KR20230117734A

KR20230117734A - 칩 포트 상태 모니터링 회로, 칩 및 통신 단말기

Info

Publication number: KR20230117734A
Application number: KR1020237020352A
Authority: KR
Inventors: 융서우 왕; 천양 가오; 성 린
Original assignee: 상하이 반칩 테크놀러지스 컴퍼니 리미티드
Priority date: 2020-11-16
Filing date: 2021-11-16
Publication date: 2023-08-09
Also published as: US20230288500A1; JP2023549413A; CN112485654A; WO2022100756A1; EP4246156A1; CN112485654B

Abstract

본 발명은 칩 포트 상태 모니터링 회로, 칩 및 통신 단말기를 개시한다. 해당 칩 포트 상태 모니터링 회로는 포트 검출 전환 회로를 통해 검출 대기 포트의 상태를 제1 비교기 및 제2 비교기로 각각 출력하는 대응하는 전압으로 전환시키고, 대응하는 입력 기준 전압과 비교한 후, 칩 ID 결정 회로에 논리 신호를 출력하여 칩 검출 대기 포트의 상태에 대응하는 칩 ID를 획득하여, 복수의 동일한 칩을 구별한다. 또한, 동적 바이어스 전류 생성 회로는 전원 전압을 설정하기 시작부터 완료되기 전까지 및 전원 전압 설정이 완료된 후 각각 제1 비교기 및 제2 비교기에 바이어스 전류 및 정적작동 지점을 제공함으로써, 통신 단말기에서 칩을 식별하기 전에 칩의 검출 대기 포트 상태에 대한 검출을 완료하여, 칩 검출 대기 포트에 대한 신속한 검출 요구를 만족시킬 뿐만 아니라, 칩 포트 상태 모니터링 회로의 정적으로 전력 소비가 낮고 실시간으로 검출하는 요구 사항을 만족시킬 수 있다.

Description

칩 포트 상태 모니터링 회로, 칩 및 통신 단말기

본 발명은, 집적 회로 기술 분야에 속하며, 칩 포트 상태 모니터링 회로에 관한 것이며, 동시에 해당 칩 포트 상태 모니터링 회로를 포함하는 집적 회로 칩 및 대응하는 통신 단말기에 관한 것이다.

집적 회로의 집적도가 부단히 증가하고 칩의 적용 환경이 부단히 다양화됨에 따라, 칩 포트 상태를 검출하는 기술에 대하여 새로운 요구가 제기되고 있다. 예를 들어, 동일한 통신 단말기에 여러 개의 동일한 칩이 적용되는 경우, 통신 단말기는 모두 동일한 칩을 식별해야 한다.

종래 기술에서는 일반적으로 칩의 하나 이상의 포트 상태를 검출한 다음 포트 상태에 따라 서로 다른 칩 ID를 출력하여 해당 통신 단말기에 식별을 제공하는 방식으로 복수의 동일한 칩을 구분한다.

각 칩의 포트에는 풀드 하이, 풀드 로우, 서스펜션의 세 가지 상태가 포함된다. 통신 단말기에서 칩을 식별하는 것은 칩 작동의 첫 단계이며, 적용 과정에서 칩 포트 상태가 변경될 수 있으므로 칩 포트 상태에 대한 검출은 빠르고 전력을 적게 소모하며 실시간으로 검출되어야 한다.

본 발명이 해결하고자 하는 우선적인 기술적 과제는 칩 포트 상태 모니터링 회로를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는 칩 포트 상태 모니터링 회로를 포함하는 칩 및 대응하는 통신 단말기를 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명은 다음과 같은 기술적 해결 방법을 사용한다.

본 발명의 실시형태에 따른 제 1 양태로서, 포트 검출 전환 회로, 기준 전압 생성 회로, 제1 비교기, 제2 비교기, 동적 바이어스 전류 생성 회로 및 칩 ID 결정 회로를 포함하는 칩 포트 상태 모니터링 회로를 제공한다. 상기 포트 검출 전환 회로, 상기 기준 전압 생성 회로 및 상기 동적 바이어스 전류 생성 회로는 각각 상기 제1 비교기 및 상기 제2 비교기에 연결되고, 상기 제1 비교기 및 상기 제2 비교기는 각각 상기 칩 ID 결정 회로에 연결된다.

상기 포트 검출 전환 회로는 칩의 검출 대기 포트에 연결되어 상기 검출 대기 포트의 상태를 상기 제1 비교기 및 상기 제2 비교기로 각각 출력될 대응하는 전압으로 전환시킨다. 상기 제1 비교기, 상기 제2 비교기는 상기 기준 전압 생성 회로에 의해 제공되는 입력 기준 전압을 수신하고, 상기 포트 검출 전환 회로에 의해 출력되는 전압을 상기 입력 기준 전압과 비교하여, 상기 칩 ID 결정 회로에 논리 신호를 출력하며, 복수의 동일한 칩을 구별하도록 상기 칩 ID 결정 회로는 상기 논리 신호에 따라 상기 검출 대기 포트 상태에 대응하는 칩 ID를 출력한다.

바람직하게는, 상기 포트 검출 전환 회로는 제1 저항 및 제2 저항을 포함하되 이에 국한되지 않는다. 상기 제1 저항 및 상기 제2 저항은 직렬로 연결되고, 상기 제1 저항 및 상기 제2 저항 사이의 연결 지점은 칩의 검출 대기 포트에 연결된다.

바람직하게는, 상기 기준 전압 생성 회로는 제3 저항, 제4 저항 및 제5 저항을 포함하되 이에 국한되지 않는다. 상기 제3 저항, 상기 제4 저항 및 상기 제5 저항은 직렬로 연결되고, 상기 제3 저항, 상기 제4 저항 및 상기 제5 저항은 각각 높은 전위 기준 전압 및 낮은 전위 기준 전압을 얻기 위해 전원 전압을 분할한다.

바람직하게는, 상기 제1 비교기는 제1 비교 유닛 및 제1 형상 드라이버 유닛을 포함하고, 상기 제1 비교 유닛은 상기 제1 형상 드라이버 유닛에 연결된다.

상기 제2 비교기는 제2 비교 유닛 및 제2 형상 드라이버 유닛을 포함하며, 상기 제2 비교 유닛은 상기 제2 형상 드라이버 유닛에 연결된다.

바람직하게는, 상기 제1 비교 유닛은, 제1 NMOS 튜브, 제2 NMOS 튜브, 제1 PMOS 튜브, 제2 PMOS 튜브, 제3 PMOS 튜브, 제4 PMOS 튜브, 제3 NMOS 튜브, 제4 NMOS 튜브, 제5 PMOS 튜브 및 제6 PMOS 튜브를 포함하되 이에 국한되지 않는다. 상기 제1 NMOS 튜브의 게이트는 상기 기준 전압 생성 회로의 높은 전위 기준 전압의 출력 단자에 연결된다. 상기 제1 NMOS 튜브의 드레인, 상기 제1 PMOS 튜브의 드레인, 상기 제2 PMOS 튜브의 게이트, 상기 제3 PMOS 튜브의 드레인과 게이트 및 상기 제4 PMOS 튜브의 게이트 사이는 상호 연결되고, 상기 제2 NMOS 튜브의 게이트는 상기 포트 검출 전환 회로에 연결된다. 상기 제2 NMOS 튜브의 드레인, 상기 제2 PMOS 튜브의 드레인, 상기 제1 PMOS 튜브의 게이트, 상기 제5 PMOS 튜브의 드레인과 게이트 및 상기 제6 PMOS 튜브의 게이트 사이는 상호 연결되고, 상기 제1 NMOS 튜브 및 상기 제2 NMOS 튜브의 소스는 각각 상기 동적 바이어스 전류 생성 회로의 제1 전류 바이어스 단자에 연결된다. 상기 제4 PMOS 튜브의 드레인, 상기 제3 NMOS 튜브의 드레인과 게이트 및 상기 제4 NMOS 튜브의 게이트 사이는 상호 연결되고, 상기 제4 NMOS 튜브의 드레인, 상기 제6 PMOS 튜브의 드레인 및 상기 제1 형상 드라이버 유닛의 입력 단자 사이는 상호 연결된다. 상기 제1 PMOS 튜브, 상기 제2 PMOS 튜브, 상기 제3 PMOS 튜브, 상기 제4 PMOS 튜브, 상기 제5 PMOS 튜브 및 상기 제6 PMOS 튜브의 소스는 각각 전원 전압에 연결되고, 상기 제3 NMOS 튜브 및 상기 제4 NMOS 튜브의 소스는 각각 접지된다.

바람직하게는, 상기 제2 비교 유닛은 제13 PMOS 튜브, 제14 PMOS 튜브, 제9 NMOS 튜브, 제10 NMOS 튜브, 제11 NMOS 튜브, 제12 NMOS 튜브, 제15 PMOS 튜브, 제16 PMOS 튜브, 제13 NMOS 튜브 및 제14 NMOS 튜브를 포함하되 이에 국한되지 않는다. 상기 제14 PMOS 튜브의 게이트는 상기 기준 전압 생성 회로의 낮은 전위 기준 전압의 출력 단자에 연결되고, 상기 제14 PMOS 튜브의 드레인, 상기 제10 NMOS 튜브의 드레인, 상기 제9 NMOS 튜브의 게이트, 상기 제13 NMOS 튜브의 드레인과 게이트 및 상기 제14 NMOS 튜브의 게이트 사이는 상호 연결된다. 상기 제13 PMOS 튜브의 게이트는 상기 포트 검출 전환 회로에 연결되고, 상기 제13 PMOS 튜브의 드레인, 상기 제9 NMOS 튜브의 드레인, 상기 제10 NMOS 튜브의 게이트, 상기 제11 NMOS 튜브의 드레인과 게이트 및 상기 제12 NMOS 튜브의 게이트 사이는 상호 연결된다. 상기 제13 PMOS 튜브 및 상기 제14 PMOS 튜브의 소스는 각각 상기 동적 바이어스 전류 생성 회로의 제2 전류 바이어스 단자에 연결되고, 상기 제12 NMOS 튜브의 드레인, 상기 제15 PMOS 튜브의 드레인과 게이트 및 상기 제16 PMOS 튜브의 게이트 사이는 상호 연결된다. 상기 제16 PMOS 튜브의 드레인, 상기 제14 NMOS 튜브의 드레인 및 상기 제2 형상 드라이버 유닛의 입력 단자 사이는 상호 연결되고, 상기 제15 PMOS 튜브 및 상기 제16 PMOS 튜브의 소스는 각각 전원 전압에 연결되며, 상기 제9 NMOS 튜브, 상기 제10 NMOS 튜브, 상기 제11 NMOS 튜브, 상기 제12 NMOS 튜브, 상기 제13 NMOS 튜브 및 상기 제14 NMOS 튜브의 소스는 각각 접지된다.

바람직하게는, 상기 동적 바이어스 전류 생성 회로는, 가동 유닛, 저전력 소전류 생성 유닛 및 저전압 고전류 생성 유닛을 포함한다. 상기 가동 유닛은 상기 저전력 소전류 생성 유닛에 연결되고, 상기 저전력 소전류 생성 유닛은 상기 저전압 고전류 생성 유닛에 연결된다.

바람직하게는, 상기 저전력 소전류 생성 유닛은, 자체 바이어스 전류 생성 모듈, 전류 미러링 모듈 및 스위치 활성화 모듈을 포함한다. 상기 자체 바이어스 전류 생성 모듈은 상기 가동 유닛 및 상기 전류 미러링 모듈에 각각 연결되고, 상기 전류 미러링 모듈은 상기 스위치 활성화 모듈에 연결된다.

바람직하게는, 상기 자체 바이어스 전류 생성 모듈은, 제20 NMOS 튜브, 제21 NMOS 튜브, 제6 저항, 제20 PMOS 튜브, 제21 PMOS 튜브, 제22 PMOS 튜브를 포함한다. 상기 제20 NMOS 튜브의 드레인은 상기 제6 저항의 일단, 상기 제21 NMOS 튜브의 게이트 및 가동 유닛에 각각 연결되고, 상기 제20 NMOS 튜브의 게이트, 상기 제6 저항의 타단, 상기 제20 PMOS 튜브의 드레인, 상기 전류 미러링 모듈 사이는 상호 연결된다. 상기 제20 PMOS 튜브의 게이트, 상기 가동 유닛, 상기 제21 PMOS 튜브의 게이트와 드레인, 상기 제22 PMOS 튜브의 드레인, 상기 제21 NMOS 튜브의 드레인, 상기 전류 미러링 모듈 사이는 상호 연결된다. 상기 제20 PMOS 튜브, 상기 제22 PMOS 튜브, 상기 제21 PMOS 튜브, 상기 소스는 각각 전원 전압에 연결되며, 상기 제20 NMOS 튜브 및 상기 제21 NMOS 튜브의 소스는 각각 접지된다.

바람직하게는, 상기 저전압 고전류 생성 유닛은, 제25 PMOS 튜브, 제26 PMOS 튜브, 제26 PMOS 튜브, 제24 NMOS 튜브, 제25 NMOS 튜브, 제26 NMOS 튜브 및 제7 저항을 포함한다. 상기 제25 PMOS 튜브의 드레인은 상기 제24 PMOS 튜브의 드레인에 연결되고, 상기 제25 PMOS 튜브의 게이트, 상기 제26 PMOS 튜브의 게이트와 드레인, 상기 제25 NMOS 튜브의 드레인 사이는 상호 연결된다. 상기 제25 NMOS 튜브의 게이트, 상기 제26 NMOS 튜브의 게이트와 드레인, 상기 제24 NMOS 튜브의 게이트, 상기 제7 저항의 일단 사이는 상호 연결되고, 상기 제24 NMOS 튜브의 드레인은 상기 제23 NMOS 튜브의 드레인에 연결되며, 상기 제7 저항의 타단은 상기 제26 PMOS 튜브의 드레인에 연결된다. 상기 제25 PMOS 튜브, 상기 제26 PMOS 튜브, 상기 제26 PMOS 튜브의 소스는 각각 전원 전압에 연결되고, 상기 제24 NMOS 튜브, 상기 제25 NMOS 튜브의 소스는 각각 접지된다.

본 발명의 실시형태에 따른 제 2 양태로서, 상술한 칩 포트 상태 모니터링 회로를 포함하는 집적 회로 칩을 제공한다.

본 발명의 실시형태에 따른 제 3 양태로서, 상술한 칩 포트 상태 모니터링 회로를 포함하는 통신 단말기를 제공한다.

본 발명 실시형태에서 제공되는 칩 포트 상태 모니터링 회로, 칩 및 통신 단말기는 한편으로, 포트 검출 전환 회로를 통해, 검출 대기 포트의 상태를 제1 비교기 및 제2 비교기로 각각 출력하는 대응하는 전압으로 전환시키고, 대응하는 입력 기준 전압과 비교한 후, 칩 ID 결정 회로에 논리 신호를 출력하여, 칩 검출 대기 포트의 상태에 대응하는 칩 ID를 획득하여, 통신 단말기에 의한 칩 식별을 용이하게 하여 복수의 동일한 칩을 구별한다. 또한, 동적 바이어스 전류 생성 회로는 전원 전압을 설정하기 시작부터 완료되지 전까지 및 전원 전압 설정이 완료된 후 각각 제1 비교기 및 제2 비교기에 바이어스 전류 및 정적작동 지점을 제공함으로써, 통신 단말기에서 칩을 식벽하기 전에 칩의 검출 대기 포트 상태에 대한 검출을 완료하여, 칩 검출 대기 포트에 대한 신속한 검출 요구를 만족시킬 뿐만 아니라, 칩 포트 상태 모니터링 회로의 정적으로 전력 소비가 낮고 실시간으로 검출하는 요구 사항을 만족시킬 수 있다.

도1은 본 발명 실시형태에서 제공되는 칩 포트 상태 모니터링 회로의 개략적인 블록도이다.
도2a 내지 도 2c는 각각 본 발명의 실시형태에서 제공되는 칩 포트 상태 모니터링 회로에서, 포트 검출 전환 회로의 실시형태를 나타내는 회로도이다.
도3은 본 발명의 실시형태에서 제공되는 칩 포트 상태 모니터링 회로에서, 기준 전압 생성 회로의 실시형태를 나타내는 회로도이다.
도4a는 본 발명의 실시형태에서 제공되는 칩 포트 상태 모니터링 회로에서, 제1 비교기의 실시형태를 나타내는 회로도이다.
도 4b는 본 발명의 실시형태에서 제공되는 칩 포트 상태 모니터링 회로에서, 제 2 비교기의 실시형태를 나타내는 회로도이다.
도 5는 본 발명의 실시형태에서 제공되는 칩 포트 상태 모니터링 회로에서, 동적 바이어스 전류 생성 회로의 실시형태를 나타내는 회로도이다.

이하, 본 발명의 기술적 내용에 대하여 도면 및 구체적인 실시형태를 결합하여 보다 상세하게 설명한다.

칩 포트의 적용 과정에서 상태의 변화에 대응하기 위해, 칩 포트를 검출하는 과정에서 속도가 빠르고, 전력 소모가 낮으며, 실시간으로 검출하는 요구를 충족시키도록 확보하여, 통신 단말기 내의 복수의 동일한 칩을 정확하게 구별할 수 있다. 도 1에 도시된 바와 같이, 본 발명의 실시형태에서 제공되는 칩 포트 상태 검출 회로는 포트 검출 전환 회로(101), 기준 전압 생성 회로(102), 제1 비교기(103), 제2 비교기(104), 동적 바이어스 전류 생성 회로(105) 및 칩 ID 결정 회로(108)를 포함한다. 포트 검출 전환 회로(101), 기준 전압 생성 회로(102) 및 동적 바이어스 전류 생성 회로(105)는 각각 제1 비교기(103) 및 제2 비교기(104)에 연결되고, 제1 비교기(103) 및 제2 비교기(104)는 각각 칩 ID 결정 회로(108)에 연결된다.

포트 검출 전환 회로(101)는 칩의 검출 대기 포트에 연결되어 검출 대기 포트의 상태를 제1 비교기(103) 및 제2 비교기(104)로 각각 출력하는 대응하는 전압으로 전환시킨다. 제1 비교기(103) 및 제2 비교기(104)는 기준 전압 생성 회로(102)에 의해 제공되는 전압 VH 및 전압 VL를 입력 기준 전압으로 사용하고, 포트 검출 전환 회로(101)에 의해 출력되는 전압을 상기 입력 기준 전압과 비교한 후, 칩 ID 결정 회로(108)에 논리 신호를 출력한다. 칩 ID 결정 회로는 상기 논리 신호에 따라, 칩에 대한 검출 대기 포트의 상태에 대응하는 칩 ID를 출력하여, 통신 단말기가 칩을 식별하고 복수의 동일한 칩을 구별하도록 한다.

도2a 내지 도2c에 도시된 바와 같이, 포트 검출 전환 회로(101)는 제1 저항(R1) 및 제2 저항(R2 )이 직렬로 연결되어 구성되지만 이에 제한되지 않는다. 칩의 검출 대기 포트 Vpin은 제1 저항(R1)과 제2 저항(R2) 사이의 연결 지점에 연결되고, 제1 저항(R1)의 타단은 전원 전압 VDD에 연결되며, 제2 저항의 타단은 그라운드에 연결된다. 제1 저항(R1)과 제2 저항(R2)은 칩 검출 대기 포트의 세 가지 상태(풀드 하이 상태, 풀드 로우 상태 및 서스펜션 상태) 사이의 전압을 세 가지 다른 전압으로 분할하는 데 사용된다.

구체적으로, 도 2a에 도시된 바와 같이, 칩의 검출 대기 포트가 풀드 하이 상태인 경우, 풀드 하이 상태에 있는 검출 대기 포트 Vpin의 전위는 전원 전압 VDD, 즉 이다. 도 2b에 도시된 바와 같이, 칩의 검출 대기 포트가 풀드 로우 상태인 경우, 풀드 로우 상태에 있는 검출 대기 포트 Vpin의 전위는 그라운드, 즉 이다. 도 2c에 도시된 바와 같이, 칩의 검출 대기 포트가 서스펜션 상태인 경우, 서스펜션 상태에 있는 검출 대기 포트 Vpin의 전위는 전원 전압 VDD를 제1 저항(R1) 및 제2 저항(R2)으로 분할하여 얻은

값, 즉 이다. 여기서, 전력 소비와 레이아우트 면적을 절충하기 위해 제1 저항(R1) 및 제2 저항(R2)의 적절한 저항 값을 선택해야 한다.

도 3에 도시된 바와 같이, 기준 전압 생성 회로(102)는 직렬로 연결된 제3 저항(R3), 제4 저항(R4) 및 제5 저항(R5)으로 구성되지만 이에 제한되지 않는다. 제3 저항(R3), 제4 저항(R4) 및 제5 저항(R5)은 전원 전압 VDD을 분할하여 각각 높은 전위 기준 전압 VH 및 낮은 전위 기준 전압 VL을 얻으며, 입력 기준 전압으로서 제1 비교기(103) 및 제2 비교기(104)에 대응하여 출력된다. 여

기서, 높은 전위 기준 전압은 이고, 낮은 전위 기준 전압은 이다.

도 4a에 도시된 바와 같이, 제1 비교기(103)는 제1 비교 유닛(1030) 및 제1 형상 드라이버 유닛(1031)을 포함하며, 제1 비교 유닛(1030)은 제1 형상 드라이버 유닛(1031)에 연결된다. 제1 비교 유닛(1030)은 제1 NMOS 튜브(401), 제2 NMOS 튜브(402), 제1 PMOS 튜브(403), 제2 PMOS 튜브(404), 제3 PMOS 튜브(405), 제4 PMOS 튜브(406), 제3 NMOS 튜브(408), 제4 NMOS 튜브(410), 제5 PMOS 튜브(411) 및 제6 PMOS 튜브(412)를 포함하되 이에 제한되지 않는다. 제1 비교 유닛(1030)의 각 부분 사이는 다음과 같이 연결된다. 제1 NMOS 튜브(401)의 게이트는 기준 전압 생성 회로(102)의 높은 전위 기준 전압의 출력 단자에 연결되고, 제1 NMOS 튜브(401)의 드레인, 제1 PMOS 튜브(403)의 드레인, 제2 PMOS 튜브(404)의 게이트, 제3 PMOS 튜브(405)의 드레인과 게이트 및 제4 PMOS 튜브(406)의 게이트 사이는 상호 연결된다. 제2 NMOS 튜브(402)의 게이트는 포트 검출 전환 회로(101)에 연결되고, 제2 NMOS 튜브(402)의 드레인, 제2 PMOS 튜브(404)의 드레인, 제1 PMOS 튜브(403)의 게이트, 제5 PMOS 튜브(411)의 드레인과 게이트 및 제6 PMOS 튜브(412)의 게이트 사이는 상호 연결된다. 제1 NMOS 튜브(401) 및 제2 NMOS 튜브(402)의 소스는 각각 동적 바이어스 전류 생성 회로(105)의 제1 전류 바이어스 단자 Ibias_N에 연결되고, 제4 PMOS 튜브(406)의 드레인, 제3 NMOS 튜브(408)의 드레인과 게이트 및 제4 NMOS 튜브(410)의 게이트 사이는 상호 연결된다. 제4 NMOS 튜브(410)의 드레인, 제6 PMOS 튜브(412)의 드레인 및 제1 형상 드라이버 유닛(1031)의 입력 단자 사이는 상호 연결되고, 제1 PMOS 튜브(403), 제2 PMOS 튜브(404), 제3 PMOS 튜브(405), 제4 PMOS 튜브(406), 제5 PMOS 튜브(411) 및 제6 PMOS 튜브(412)의 소스는 각각 전원 전압에 연결되며, 제3 NMOS 튜브(408) 및 제4 NMOS 튜브(410)의 소스는 각각 접지된다.

제1 비교기(103)의 작동 원리는 다음과 같다. 제1 비교기(103)에 의해 수신된 포트 검출 전환 회로(101)에 의해 출력되는 검출 대기 포트 Vpin의 상태에 대응하는 전압이 기준 전압 생성 회로(102)에 의해 제공되는 높은 전위 기준 전압 VH보다 높을 경우, 제2 NMOS 튜브(402)를 통해 흐르는 전류가 제1 NMOS 튜브(401)의 전류보다 크기 때문에, 제1 PMOS 튜브(403)가 도통되어 제3 PMOS 튜브(405)의 드레인 전압이 풀드 하이 된다. 이때, 제3 PMOS 튜브(405), 제4 PMOS 튜브(406), 제3 NMOS 튜브(408) 및 제4 NMOS 튜브(410)는 차단 상태에 있고, 제5 PMOS 튜브(411) 및 제6 PMOS 튜브(412)는 도통 상태로 된다. 제11 PMOS 튜브(415)와 제7 NMOS 튜브(416), 제12 PMOS 튜브(417)와 제8 NMOS 튜브(418)로 각각 구성된 인버터의 직렬 연결에 의해 얻어진 제1 형상 드라이버 유닛(1031)의 형상 드라이버의 작용에 의해, 제1 비교기(103)는 전압 출력 단자 Vout_A를 통해 높은 레벨을 출력한다.

제1 비교기(103)에 의해 수신된 포트 검출 전환 회로(101)에 의해 출력된 검출 대기 포트 Vpin 상태에 대응하는 전압이 기준 전압 생성 회로(102)에 의해 제공되는 높은 전위 기준 전압 VH보다 낮을 경우, 제2 NMOS 튜브(402)를 흐르는 전류가 제1 NMOS 튜브(401)의 전류보다 작고, 제2 PMOS 튜브(404)는 도통되고, 제5 PMOS 튜브(411)의 드레인 전압이 풀드 하이 된다. 이때, 제5 PMOS 튜브(411)와 제6 PMOS 튜브(412)는 차단 상태에 있고, 제3 PMOS 튜브(405), 제4 PMOS 튜브(406), 제3 NMOS 튜브(408) 및 제4 NMOS 튜브(410)는 도통 상태로 된다. 제11 PMOS 튜브(415)와 제7 NMOS 튜브(416), 제12 PMOS 튜브(417)와 제8 NMOS 튜브(418)로 각각 구성된 인버터를 직렬 연결하여 얻어진 제1 형상 드라이버 유닛(1031)의 형상 드라이버 작용으로 인해 제1 비교기(103)는 전압 출력 단자 Vout_A를 통해 낮은 레벨을 출력한다.

제1 비교기(103)의 기능성 온/오프를 제어하기 위해, 제3 PMOS 튜브(405)와 제4 PMOS 튜브(406) 게이트 사이에 제9 PMOS 튜브(407)가 연결되고, 제5 PMOS 튜브(411)와 제6 PMOS 튜브(412) 게이트 사이에 제10 PMOS 튜브(413)가 연결되며, 제3 NMOS 튜브(408)와 제4 NMOS 튜브(410) 게이트 사이에 제5 NMOS 튜브(409)가 연결되고, 제4 NMOS 튜브(410)와 제6 PMOS 튜브(412) 드레인 및 제1 형상 드라이버 유닛(1031)의 입력 단자 사이에 제6 NMOS 튜브(414)가 연결된다. 여기서, 제9 PMOS튜브(407), 제10 PMOS 튜브(413), 제5 NMOS 튜브(409) 및 제6 NMOS 튜브(414)는 각각 활성화 제어 튜브로서, 제1 비교기(103)의 기능성 온/오프를 제어하기 위해 각 활성화 제어 튜브의 게이트를 통해 활성화 제어 신호를 수신한다.

도 4b에 도시된 바와 같이, 제2 비교기(104)는 제2 비교 유닛(1040) 및 제2 형상 드라이버 유닛(1041)을 포함하며, 제2 비교 유닛(1040)은 제2 형상 드라이버 유닛(1041)에 연결된다. 제2 비교 유닛(1040)은 제13 PMOS 튜브(501), 제14 PMOS 튜브(502), 제9 NMOS 튜브(503), 제10 NMOS 튜브(504), 제11 NMOS 튜브(505), 제12 NMOS 튜브(506), 제15 PMOS 튜브(508), 제16 PMOS 튜브(510), 제13 NMOS 튜브(511) 및 제14 NMOS 튜브(513)를 포함하되 이에 제한되지 않는다. 제2 비교 유닛(1030)의 각 부분 사이는 다음과 같이 연결된다. 제14 PMOS 튜브(502)의 게이트는기준 전압 생성 회로(102)의 낮은 전위 기준 전압의 출력 단자에 연결되고, 제14 PMOS 튜브(502)의 드레인, 제10 NMOS 튜브(504)의 드레인, 제9 NMOS 튜브(503)의 게이트, 제13 NMOS 튜브(511)의 드레인과 게이트 및 제14 NMOS 튜브(513)의 게이트 사이는 상호 연결된다. 제13 PMOS 튜브(501)의 게이트는 포트 검출 전환 회로(101)에 연결되고, 제13 PMOS 튜브(501)의 드레인, 제9 NMOS 튜브(503)의 드레인, 제10 NMOS 튜브(504)의 게이트, 제11 NMOS 튜브(505)의 드레인과 게이트 및 제12 NMOS 튜브(506)의 게이트 사이는 상호 연결된다. 제13 PMOS 튜브(501) 및 제14 PMOS 튜브(502)의 소스는 각각 동적 바이어스 전류 생성 회로(105)의 제2 전류 바이어스 단자 Ibias_P에 연결되고, 제12 NMOS 튜브(506)의 드레인, 제15 PMOS 튜브(508)의 드레인과 게이트 및 제16 PMOS 튜브(510)의 게이트 사이는 상호 연결된다. 제16 PMOS 튜브(510)의 드레인, 제14 NMOS 튜브(513)의 드레인 및 제2 형상 드라이버 유닛(1041)의 입력 단자 사이는 상호 연결된다. 제15 PMOS 튜브(508) 및 제16 PMOS 튜브(510)의 소스는 각각 전원 전압에 연결되고, 제9 NMOS 튜브(503), 제10 NMOS 튜브(504), 제11 NMOS 튜브(505), 제12 NMOS 튜브(506), 제13 NMOS 튜브(511) 및 제14 NMOS 튜브(513)의 소스는 각각 접지된다.

제1 비교기(103)의 작동 원리는 다음과 같다. 제2 비교기(104)에 의해 수신된 포트 검출 전환 회로(101)에 의해 출력된 검출 대기 포트 Vpin 상태에 대응하는 전압이 기준 전압 생성 회로(102)에 의해 제공되는 낮은 전위 기준 전압 VL보다 높을 경우, 제14 PMOS 튜브(502)를 흐르는 전류가 제13 PMOS 튜브(501)의 전류보다 크며, 제9 NMOS 튜브(503)가 도통되어, 제11 NMOS 튜브(505)의 드레인 전압이 풀드 하이 된다. 이때, 제11 NMOS 튜브(505), 제12 NMOS 튜브(506), 제15 PMOS 튜브(508), 제16 PMOS 튜브(510)는 차단 상태에 있고, 제13 NMOS 튜브(511) 및 제14 NMOS 튜브(513)는 도통 상태로 된다. 제17 PMOS 튜브(515)와 제15 NMOS 튜브(516), 제18 PMOS 튜브(517)와 제16 NMOS 튜브(518)로 각각 구성된 인버터가 직렬로 연결되어 얻어진 제2 형상 드라이버 유닛(1041)의 형상 드라이버 작용에 의해 제2 비교기(104)는 전압 출력 단자 Vout_B를 통해 낮은 레벨을 출력한다.

제2 비교기(104)에 의해 수신된 포트 검출 전환 회로(101)에 의해 출력된 검출 대기 포트 Vpin 상태에 대응하는 전압이 기준 전압 생성 회로(102)에 의해 제공된 낮은 전위 기준 전압 VL보다 낮을 경우, 제14 PMOS 튜브(502)를 흐르는 전류가 제13 PMOS 튜브(501)의 전류보다 작고, 제10 NMOS 튜브(504)는 도통되고 제13 NMOS 튜브(511)의 드레인 전압이 풀드 로우 된다. 이때, 제13 NMOS 튜브(511) 및 제14 NMOS 튜브(513)는 차단 상태에 있으며, 제11 NMOS 튜브(505), 제12 NMOS 튜브(506), 제15 PMOS 튜브(508), 제16 PMOS 튜브(510)는 도통 상태로 된다. 제17 PMOS 튜브(515)와 제15 NMOS 튜브(516,) 제18 PMOS 튜브(517)와 제16 NMOS 튜브(518)로 각각 구성된 인버터가 직렬 연결되어 얻어진 제2 형상 드라이버 유닛(1041)의 형상 드라이버의 작용에 의해, 제2 비교기(104)는 전압 출력 단자 Vout_B를 통해 높은 레벨을 출력한다.

제2 비교기(104)의 기능성 온/오프를 제어하기 위해, 제15 PMOS 튜브(508)와 제16 PMOS 튜브(510)의 게이트 사이에 제19 PMOS 튜브(509)가 연결되고, 제11 NMOS 튜브(505)와 제12 NMOS 튜브(506)의 게이트 사이에 제17 NMOS 튜브(507)가 연결되며, 제13 NMOS 튜브(511)와 제14 NMOS 튜브(513)의 게이트 사이에 제18 NMOS 튜브(512)가 연결되고, 제16 PMOS 튜브(510)와 제14 NMOS 튜브(513)의 드레인 및 제2 형상 드라이버 유닛(1041)의 입력 단자 사이에 제19 NMOS 튜브(514)가 연결된다. 여기서, 제19 PMOS 튜브(509), 제17 NMOS 튜브(507), 제18 NMOS 튜브(512) 및 제19 NMOS 튜브(514)는 제2 비교기(104)의 기능성 온/오프를 제어하기 위해 각각 활성화 제어 튜브로서 사용되며, 각 활설화 제어 튜브의 게이트를 통해 활성화 제어 신호를 수신한다.

상이한 칩의 검출 대기 포트의 상태가 서로 다른 전압에 해당되기 때문에, 제1 비교기(103) 및 제2 비교기(104)는 제1 비교기(103) 및 제2 비교기(104)의 전압 출력 단자에 의해 출력되는 높은 레벨 또는 낮은 레벨의 서로 다른 논리 신호를 출력한다. 칩의 검출 대기 포가 풀드 하이 상태인 경우, 제1 비교기(103)는 높은 레벨을 출력하고, 제2 비교기(104)는 낮은 레벨을 출력한다. 칩의 검출 대기 포트가 풀드 로우 상태인 경우, 제1 비교기(103)는 낮은 레벨을 출력하고, 제2 비교기(104)는 높은 레벨을 출력한다. 칩의 검출 대기 포트가 서스펜션 상태인 경우, 제1 비교기(103)는 낮은 레벨을 출력하고, 제2 비교기(104)도 낮은 레벨을 출력한다.

제1 비교기(103) 및 제2 비교기(104)로부터 출력되는 다른 논리 신호는 칩 ID 결정 회로(108)에 출력되고, 칩 ID 결정 회로(108)는 미리 설정된 제1 비교기(103) 및 제2 비교기(104)에 의해 출력되는 논리 신호와 칩 ID의 대응 관계에 따라, 제1 비교기(103)와 제2 비교기(104)에 의해 실제로 출력되는 논리 신호를 결정하여, 동일한 통신 단말기에 적용되는 각 칩의 칩 ID를 확정함으로써, 통신 단말기가 모든 동일한 칩을 쉽게 식별하도록 칩 포트 상태와 칩 ID가 일일이 대응된다. 여기서, 칩 ID는 칩 제품 ID, 운영자 ID 등을 포함하되 이에 제한되지 않는다.

본 발명의 일 실시형태에서, 칩 ID 결정 회로(108)는 복수의 논리 AND게이트, 논리 NOT게이트, 논리 OR 게이트 회로 등을 포함할 수 있다. 또한, 칩의 하나의 포트는 3 가지 상태에 대응하므로, 상기 포트는 3 개의 칩 ID에 대응하게 된다. 즉, 동일한 적용 환경에서 3 개의 동일한 칩이 허용된다. 동일한 적용 환경에서 더 많은 동일한 칩이 필요한 경우, 필요한 칩의 수에 따라, 칩이 검출해야 할 포트 수를 결정할 수 있으며, 각 검출 대기 포트는 각각 본 칩 포트 상태 모니터링 회로의 포트 검출 전환 회로에 연결되면 된다. 예를 들어, 동일한 적용 환경에서 동일한 칩이 5 개가 필요한 경우, 상기 칩은 2 개의 검출 대기 포트가 각각 포트 검출 전환 회로에 연결되어야 한다.

동적 바이어스 전류 생성 회로(105)는 제1 비교기(103) 및 제2 비교기(104)가 정상적으로 작동할 수 있도록 제1 비교기(103) 및 제2 비교기(104)에 바이어스 전류를 제공한다. 도 5에 도시된 바와 같이, 동적 바이어스 전류 생성 회로(105)는 가동 유닛(1050), 저전력 소전류 생성 유닛(1051) 및 저전압 고전류 생성 유닛(1052)을 포함한다. 가동 유닛(1050)은 저전력 소전류 생성 유닛(1051)에 연결되고, 저전력 소전류 생성 유닛(1051)은 저전압 고전류 생성 유닛(1052)에 연결된다.

저전력 소전류 생성 유닛(1051) 및 저전압 고전류 생성 유닛(1052)이 각각 높은 레벨의 활성화 제어 신호를 수신하면, 저전력 소전류 생성 유닛(1051)은 온 상태에 있고, 저전압 고전류 생성 유닛(1052)은 오프 상태에 있으며, 전원 전압이 설정된 후 제1 비교기(103) 및 제2 비교기(104)에 바이어스 전류를 제공하여, 칩 포트 상태 모니터링 회로의 정적으로 전력 소비가 낮고 실시간으로 검출하는 요구 사항을 만족시킨다.

저전압 고전류 생성 유닛(1052) 및 저전력 소전류 생성 유닛(1051)이 각각 낮은 레 벨의 활성화 제어 신호를 수신하면, 저전압 고전류 생성 유닛(1052)은 온 상태에 있고, 저전력 소전류 생성 유닛(1051)은 오프 상태에 있어, 전원 전압이 설정되기 시작하여 설정이 완료되기 전까지 제1 비교기(103) 및 제2 비교기(104)에 바이어스 전류를 제공하여, 통신 단말기에 의해 칩이 인식되기 전에 칩의 검출 대기 포트 상태를 검출하도록 확보하여, 칩 검출 대기 포트에 대한 신속한 검출 요구를 만족시킨다.

도 5에 도시된 바와 같이, 저전력 소전류 생성 유닛(1051)은 자체 바이어스 전류 생성 모듈(10510), 전류 미러링 모듈(10511) 및 스위치 활성화 모듈(10512)을 포함한다. 자체 바이어스 전류 생성 모듈(10510)은 가동 유닛(1050) 및 전류 미러링 모듈(10511)에 각각 연결되고, 전류 미러링 모듈(10511)은 스위치 활성화 모듈(10512)에 연결된다. 자체 바이어스 전류 생성 모듈(10510)은 제20 NMOS 튜브(607), 제21 NMOS 튜브(609), 제6 저항(608), 제20 PMOS 튜브(610), 제21 PMOS 튜브(611) 및 제22 PMOS 튜브(612)를 포함한다. 구체적인 연결 관계는 다음과 같다. 제20 NMOS 튜브(607)의 드레인은 제6 저항(608)의 일단, 제21 NMOS 튜브(609)의 게이트 및 가동 유닛(1050)에 각각 연결되고, 제20 NMOS 튜브(607)의 게이트, 제6 저항(608)의 타단, 제20 PMOS 튜브(610)의 드레인, 전류 미러링 모듈(10511) 사이는 상호 연결된다. 제20 PMOS 튜브(610)의 게이트, 가동 유닛(1050), 제21 PMOS 튜브(611)의 게이트와 드레인, 제22 PMOS 튜브(612)의 드레인, 제21 NMOS 튜브(609)의 드레인 및 전류 미러링 모듈(10511) 사이는 상호 연결된다. 제20 PMOS 튜브(610), 제22 PMOS 튜브(612), 제21 PMOS 튜브(611)의 소스는 각각 전원 전압에 연결되고, 제20 NMOS 튜브(607) 및 제21 NMOS 튜브(609)의 소스는 각각 접지된다.

도 5에 도시된 바와 같이, 전류 미러링 모듈(10511)은 제23 PMOS 튜브(613) 및 제22 NMOS 튜브(615)를 포함한다. 제23 PMOS 튜브(613)의 게이트, 제20 PMOS 튜브(610)의 게이트, 가동 유닛(1050), 제21 PMOS 튜브(611)의 게이트와 드레인, 제22 PMOS 튜브(612)의 드레인, 제21 NMOS 튜브(609)의 드레인 사이는 상호 연결된다. 제23 PMOS 튜브(613)의 드레인은 스위치 활성화 모듈(10512)에 연결되고, 제23 PMOS 튜브(613)의 소스는 전원 전압에 연결된다. 제22 NMOS 튜브(615)의 게이트, 제20 NMOS 튜브(607)의 게이트, 제6 저항(608)의 타단 및 제20 PMOS 튜브(610)의 드레인 사이는 상호 연결된다. 제22 NMOS 튜브(615)의 드레인은 스위치 활성화 모듈(10512)에 연결되고, 제22 NMOS 튜브(615)의 소스는 접지된다.

도 5에 도시된 바와 같이, 스위치 활성화 모듈(10512)은 제24 PMOS 튜브(614) 및 제23 NMOS 튜브(616)를 포함한다. 제24 PMOS 튜브(614)의 소스는 제23 PMOS 튜브(613)의 드레인에 연결되고, 제24 PMOS 튜브(614)의 드레인은 저전압 고전류 생성 유닛(1052)에 연결된 후 동적 바이어스 전류 생성 회로(105)의 제1 전류 바이어스 단자 Ibias_N를 구성한다. 제23 NMOS 튜브(616)의 소스는 제22 NMOS 튜브(615)의 드레인에 연결되고, 제23 NMOS 튜브(616)의 드레인은 저전압 고전류 생성 유닛(1052)에 연결된 후 동적 바이어스 전류 생성 회로(105)의 제2 전류 바이어스 단자 Ibias_P를 구성한다.

도 5에 도시된 바와 같이, 저전압 고전류 생성 유닛(1052)은 제25 PMOS 튜브(617), 제26 PMOS 튜브(618), 제26 PMOS 튜브(619), 제24 NMOS 튜브(620), 제25 NMOS 튜브(621), 제26 NMOS 튜브(622) 및 제7 저항(623)을 포함한다. 구체적인 연결 관계는 다음과 같다. 제25 PMOS 튜브(617)의 드레인은 제24 PMOS 튜브(614)의 드레인에 연결되고, 제25 PMOS 튜브(617)의 게이트, 제26 PMOS 튜브(618)의 게이트와 드레인, 제25 NMOS 튜브(621)의 드레인 사이는 상호 연결된다. 제25 NMOS 튜브(621)의 게이트, 제26 NMOS 튜브(622)의 게이트 및 드레인, 제24 NMOS 튜브(620)의 게이트, 제7 저항(623)의 일단 사이는 상호 연결된다. 제24 NMOS 튜브(620)의 드레인은 제23 NMOS 튜브(616)의 드레인에 연결되고, 제7 저항(623)의 타단은 제26 PMOS 튜브(619)의 드레인에 연결되며, 제25 PMOS 튜브(617), 제26 PMOS 튜브(618) 및 제26 PMOS 튜브(619)의 소스는 각각 전원 전압에 연결되고, 제24 NMOS 튜브(620) 및 제25 NMOS 튜브(621)의 소스는 각각 접지된다.

도 5에 도시된 바와 같이, 가동 유닛(1050)은, 저전력 소전류 생성 유닛(1051)이 원하는 출력 지점에서 안정을 확보할 수 있도록 퇴행성 지점(degeneracy point)을 피하여 적절하게 가동되도록 하는 데 사용된다. 상기 가동 유닛(1050)은 제27 NMOS 튜브(601), 제28 NMOS 튜브(602), 제29 NMOS 튜브(603), 제27 PMOS 튜브(605), 제28 PMOS 튜브(606) 및 제8 저항(604)을 포함한다. 구체적인 연결은 다음과 같다. 제27 NMOS 튜브(601)의 게이트, 제28 NMOS 튜브(602)의 게이트, 제29 NMOS 튜브(603)의 게이트와 드레인 및 제8 저항(604)의 일단은 상호 연결된다. 제27 NMOS 튜브(601)의 드레인은 제28 NMOS 튜브(602)의 소스에 연결되고, 제28 NMOS 튜브(602)의 드레인은 제29 NMOS 튜브(603)의 소스에 연결된다. 제8 저항(604)의 타단은 제27 PMOS 튜브(605)의 드레인 및 제28 PMOS 튜브(606)의 게이트에 각각 연결되고, 제27 PMOS 튜브(605)의 게이트, 제23 PMOS 튜브(613)의 게이트, 제20 PMOS 튜브(610)의 게이트, 제21 PMOS 튜브(611)의 게이트와 드레인, 제22 PMOS 튜브(612)의 드레인 및 제21 NMOS 튜브(609)의 드레인 사이는 상호 연결된다. 제28 PMOS 튜브(606)의 드레인은 제20 NMOS 튜브(607)의 드레인 및 제6 저항(608)의 일단 및 제21 NMOS 튜브(609)의 게이트에 각각 연결되고, 제27 PMOS 튜브(605) 및 제28 PMOS 튜브(606)의 소스는 각각 전원 전압에 연결되며, 제27 NMOS 튜브(601)의 소스는 접지된다.

동적 바이어스 전류 생성 회로(105)의 작동 원리는 다음과 같다. 활성화 제어 신호가 낮은 레벨인 경우, 즉 전원 전압이 설정되기 시작하여 설정이 완료되기 전에, 제22 PMOS 튜브(612)가 도통되고, 제24 PMOS 튜브(614) 및 제23 NMOS 튜브(616)는 각각 차단되어, 저전력 소전류 생성 유닛(1051)이 오프된다. 이때, 저전력 소전류 생성 유닛(1051)의 자체 바이어스 전류 생성 모듈(10510)은 오프 상태에 있고, 따라서 제1 비교기(103) 및 제2 비교기(104)에 바이어스 전류 및 정적 작동 지점을 제공할 수 없는 반면, 제26 PMOS 튜브(619)는 도통되어, 저전압 고전류 생성 유닛(1052)이 온 되고, 제26 PMOS 튜브(619), 제7 저항(623) 및 제26 NMOS 튜브(622)를 통해 바이어스 전류가 생성된다. 한편으로, 상기 바이어스 전류는 제24 NMOS 튜브(620)를 통해 복제되고, 제1 전류 바이어스 단자 Ibias_N로부터 제1 비교기(103)에 바이어스 전류 및 정적 작동 지점이 제공된다. 다른 한편으로, 상기 바이어스 전류는 제25 NMOS 튜브(621)를 통해 복제되고, 제25 PMOS 튜브(617)를 제26 PMOS 튜브(618)에 미러링한 후, 제2 전류 바이어스 단자 Ibias_P로부터 제2 비교기(104)에 바이어스 전류 및 정적 작동 지점을 제공함으로써 통신 단말기가 칩을 인식하기 전에 칩의 검출 대기 포트 상태에 대한 검출을 완성하도록 확보하고, 칩 검출 대기 포트에 대한 신속한 검출 요구를 만족시킨다.

활성화 제어 신호가 높은 레벨인 경우, 즉 전원 전압이 설정된 후, 제26 PMOS 튜브(619)는 차단되어 저전압 고전류 생성 유닛(1052)이 오프 상태로 된다. 이때, 저전압 고전류 생성 유닛(1052)은 제1 비교기(103) 및 제2 비교기(104)에 바이어스 전류 및 정적 작동 지점을 제공할 수 없지만, 제22 PMOS 튜브(612)가 차단되고, 제24 PMOS 튜브(614) 및 제23 NMOS 튜브(616)가 각각 도통되어 저전력 소전류 생성 유닛(1051)이 온 된다. 이때, 자체 바이어스 전류 생성 모듈(10510)은 의 원리를 이용하여 바이어스 전류를 생성한다. 상기바이어스 전류는 제23 PMOS 튜브(613) 및 제22 NMOS 튜브(615)에 의해 각각 미러링된 후, 제24 PMOS 튜브(614) 및 제23 NMOS 튜브(616)를 통해 대응하는 전류 바이어스 단자로부터 제1 비교기(103)에 바이어스 전류 및 정적 작동 지점을 제공하여 본 칩 포트 상태 모니터링 회로가 정적이고 전력을 적게 소비하며 실시간으로 검출하는 요구 사항을 만족시킬 수 있다. 여기서, 활성화 제어 신호가 높은 레벨인 경우, 가동 유닛(1050)의 제27 NMOS 튜브(601), 제28 NMOS 튜브(602), 제29 NMOS 튜브(603), 제27 PMOS 튜브(605) 및 제8 저항(604) 분기에서 전류가 생성되며, 제28 PMOS 튜브(606)의 게이트 전압이 풀드 로우되어 도통됨으로써 저전력 소전류 생성 유닛(1051)이 정상적으로 가동되어 퇴행성 지점을 피할 수 있다.

또한, 본 발명의 실시형태에 따른 칩 포트 상태 모니터링 회로는 집적 회로 칩에 사용될 수 있다. 상기 집적 회로 칩 내의 칩 포트 상태 모니터링 회로의 구체적인 구조에 대해서는 여기서 상세히 설명하지 않는다.

상기 칩 포트 상태 모니터링 회로는 또한 검출 회로의 중요한 구성 부분으로서 통신 단말기에 사용될 수 있다. 본 명세서에서 언급되는 통신 단말기는 모바일 환경에서 사용할 수 있으며, 휴대폰, 노트북 컴퓨터, 태블릿 컴퓨터, 차량용 컴퓨터 등을 포함하는 GSM, EDGE, TD_SCDMA, TDD_LTE, FDD_LTE 등과 같은 다양한 통신 방식을 지지하는 컴퓨터 장치를 의미한다. 또한, 본 발명의 실시형태에 의해 제공되는 기술방안은 통신 기지국과 같은 회로를 검사하는 다른 적용 분야에도 응용된다.

본 발명의 실시형태에서 제공되는 칩 포트 상태 모니터링 회로, 칩 및 통신 단말기는 한편으로, 포트 검출 전환 회로를 통해 검출 대기 포트의 상태를 제1 비교기 및 제2 비교기로 각각 출력하는 대응하는 전압으로 전환시켜 대응하는 입력 기준 전압과 비교한 후 칩 ID 판단 회로에 논리 신호를 출력하여 칩이 검출 대기 포트의 상태에 대응하는 칩 ID를 획득하여 통신 단말기에 의한 칩 식별을 용이하게 하여 복수의 동일한 칩을 구별할 수 있다. 다른 한편으로, 동적 바이어스 전류 생성 회로를 통해 전원 전압이 설정되기 시작하여 설정이 완료되기 전과 전원 전압 설정이 완료된 후 각각 제 1 비교기 및 제 2 비교기에 바이어스 전류 및 정적 작동 지점을 제공하여 통신 단말기가 칩을 식별하기 전에, 칩의 검출 대기 포트 상태에 대한 검출을 완료하여, 칩 검출 대기 포트에 대한 신속한 검출 요구를 만족시킬 뿐만 아니라 칩 포트 상태 모니터링 회로의 정적으로 전력 소비가 낮고 실시간으로 검출하는 요구 사항을 만족시킨다.

이상, 본 발명에서 제공되는 칩 포트 상태 모니터링 회로, 칩 및 통신 단말기에 대해 상세하게 설명하였다. 본 분야의 일반기술자가 본 발명의 실질적인 내용을 이탈하지 않는 전제하에서 본 발명에 대한 명백한 변경은 모두 본 발명의 특허권의 보호범위에 속한다.

Claims

칩 포트 상태 모니터링 회로에 있어서,
포트 검출 전환 회로, 기준 전압 생성 회로, 제1 비교기, 제2 비교기, 동적 바이어스 전류 생성 회로 및 칩 ID 결정 회로를 포함하고,
상기 포트 검출 전환 회로, 상기 기준 전압 생성 회로 및 상기 동적 바이어스 전류 생성 회로는 각각 상기 제1 비교기 및 상기 제2 비교기에 연결되고, 상기 제1 비교기 및 상기 제2 비교기는 각각 상기 칩 ID 결정 회로에 연결되며;
상기 포트 검출 전환 회로는 칩의 검출 대기 포트에 연결되어 상기 검출 대기 포트의 상태를 각각 상기 제1 비교기 및 상기 제2 비교기로 출력될 대응하는 전압으로 전환시키며;
상기 제1 비교기 및 상기 제2 비교기는 상기 기준 전압 생성 회로에 의해 제공되는 입력 기준 전압을 수신하고, 상기 포트 검출 전환 회로에 의해 출력되는 전압을 상기 입력 기준 전압과 비교하여, 상기 칩 ID 결정 회로에 논리 신호를 출력하며, 상기 칩 ID 결정 회로는, 복수의 동일한 칩을 구별하도록 상기 논리 신호에 따라 상기 검출 대기 포트 상태에 대응하는 칩 ID를 출력하는 것을 특징으로 하는 칩 포트 상태 모니터링 회로.
제 1 항에 있어서,
상기 포트 검출 전환 회로는 제1 저항 및 제2 저항을 포함하되 이에 국한되지 않고, 상기 제1 저항 및 상기 제2 저항은 직렬로 연결되며, 상기 제1 저항 및 상기 제2 저항 사이의 연결 지점은 칩의 검출 대기 포트에 연결되는 것을 특징으로 하는 칩 포트 상태 모니터링 회로.
제 1 항에 있어서,
상기 기준 전압 생성 회로는 제3 저항, 제4 저항 및 제5 저항을 포함하되 이에 국한되지 않고, 상기 제3 저항, 상기 제4 저항 및 상기 제5 저항은 직렬로 연결되며, 상기 제3 저항, 상기 제4 저항 및 상기 제5 저항은 각각 높은 전위 기준 전압 및 낮은 전위 기준 전압을 얻기 위해 전원 전압을 분할하는 것을 특징으로 하는 칩 포트 상태 모니터링 회로.
제 1 항에 있어서,
상기 제1 비교기는 제1 비교 유닛 및 제1 형상 드라이버 유닛을 포함하며, 상기 제1 비교 유닛은 상기 제1 형상 드라이버 유닛에 연결되고,
상기 제2 비교기는 제2 비교 유닛 및 제2 형상 드라이버 유닛을 포함하며, 상기 제2 비교 유닛은 상기 제2 형상 드라이버 유닛에 연결되는 것을 특징으로 하는 칩 포트 상태 모니터링 회로.
제 4 항에 있어서,
상기 제1 비교 유닛은, 제1 NMOS 튜브, 제2 NMOS 튜브, 제1 PMOS 튜브, 제2 PMOS 튜브, 제3 PMOS 튜브, 제4 PMOS 튜브, 제3 NMOS 튜브, 제4 NMOS 튜브, 제5 PMOS 튜브 및 제6 PMOS 튜브를 포함하되 이에 국한되지 않고, 상기 제1 NMOS 튜브의 게이트는 상기 기준 전압 생성 회로의 높은 전위 기준 전압의 출력 단자에 연결되며, 상기 제1 NMOS 튜브의 드레인, 상기 제1 PMOS 튜브의 드레인, 상기 제2 PMOS 튜브의 게이트, 상기 제3 PMOS 튜브의 드레인과 게이트 및 상기 제4 PMOS 튜브의 게이트 사이는 상호 연결되고, 상기 제2 NMOS 튜브의 게이트는 상기 포트 검출 전환 회로에 연결되며, 상기 제2 NMOS 튜브의 드레인, 상기 제2 PMOS 튜브의 드레인, 상기 제1 PMOS 튜브의 게이트, 상기 제5 PMOS 튜브의 드레인과 게이트 및 상기 제6 PMOS 튜브의 게이트 사이는 상호 연결되고, 상기 제1 NMOS 튜브 및 상기 제2 NMOS 튜브의 소스는 각각 상기 동적 바이어스 전류 생성 회로의 제1 전류 바이어스 단자에 연결되며, 상기 제4 PMOS 튜브의 드레인, 상기 제3 NMOS 튜브의 드레인과 게이트 및 상기 제4 NMOS 튜브의 게이트 사이는 상호 연결되고, 상기 제4 NMOS 튜브의 드레인, 상기 제6 PMOS 튜브의 드레인 및 상기 제1 형상 드라이버 유닛의 입력 단자 사이는 상호 연결되며, 상기 제1 PMOS 튜브, 상기 제2 PMOS 튜브, 상기 제3 PMOS 튜브, 상기 제4 PMOS 튜브, 상기 제5 PMOS 튜브 및 상기 제6 PMOS 튜브의 소스는 각각 전원 전압에 연결되고, 상기 제3 NMOS 튜브 및 상기 제4 NMOS 튜브의 소스는 각각 접지되는 것을 특징으로 하는 칩 포트 상태 모니터링 회로.
제 4 항에 있어서,
상기 제2 비교 유닛은, 제13 PMOS 튜브, 제14 PMOS 튜브, 제9 NMOS 튜브, 제10 NMOS 튜브, 제11 NMOS 튜브, 제12 NMOS 튜브, 제15 PMOS 튜브, 제16 PMOS 튜브, 제13 NMOS 튜브 및 제14 NMOS 튜브를 포함하되 이에 국한되지 않고, 상기 제14 PMOS 튜브의 게이트는 상기 기준 전압 생성 회로의 낮은 전위 기준 전압의 출력 단자에 연결되고, 상기 제14 PMOS 튜브의 드레인, 상기 제10 NMOS 튜브의 드레인, 상기 제9 NMOS 튜브의 게이트, 상기 제13 NMOS 튜브의 드레인과 게이트 및 상기 제14 NMOS 튜브의 게이트 사이는 상호 연결되며, 상기 제13 PMOS 튜브의 게이트는 상기 포트 검출 전환 회로에 연결되고, 상기 제13 PMOS 튜브의 드레인, 상기 제9 NMOS 튜브의 드레인, 상기 제10 NMOS 튜브의 게이트, 상기 제11 NMOS 튜브의 드레인과 게이트 및 상기 제12 NMOS 튜브의 게이트 사이는 상호 연결되며, 상기 제13 PMOS 튜브 및 상기 제14 PMOS 튜브의 소스는 각각 상기 동적 바이어스 전류 생성 회로의 제2 전류 바이어스 단자에 연결되고, 상기 제12 NMOS 튜브의 드레인, 상기 제15 PMOS 튜브의 드레인과 게이트 및 상기 제16 PMOS 튜브의 게이트 사이는 상호 연결되며, 상기 제16 PMOS 튜브의 드레인, 상기 제14 NMOS 튜브의 드레인 및 상기 제2 형상 드라이버 유닛의 입력 단자 사이는 상호 연결되고, 상기 제15 PMOS 튜브 및 상기 제16 PMOS 튜브의 소스는 각각 전원 전압에 연결되며, 상기 제9 NMOS 튜브, 상기 제10 NMOS 튜브, 상기 제11 NMOS 튜브, 상기 제12 NMOS 튜브, 상기 제13 NMOS 튜브 및 상기 제14 NMOS 튜브의 소스는 각각 접지되는 것을 특징으로 하는 칩 포트 상태 모니터링 회로.
제 1 항에 있어서,
상기 동적 바이어스 전류 생성 회로는 가동 유닛, 저전력 소전류 생성 유닛 및 저전압 고전류 생성 유닛을 포함하며, 상기 가동 유닛은 상기 저전력 소전류 생성 유닛에 연결되고, 상기 저전력 소전류 생성 유닛은 상기 저전압 고전류 생성 유닛에 연결되는 것을 특징으로 하는 칩 포트 상태 모니터링 회로.
제 7 항에 있어서,
상기 저전력 소전류 생성 유닛은, 자체 바이어스 전류 생성 모듈, 전류 미러링 모듈 및 스위치 활성화 모듈을 포함하고, 상기 자체 바이어스 전류 생성 모듈은 상기 가동 유닛 및 상기 전류 미러링 모듈에 각각 연결되며, 상기 전류 미러링 모듈은 상기 스위치 활성화 모듈에 연결되는 것을 특징으로 하는 칩 포트 상태 모니터링 회로.
제 8 항에 있어서,
상기 자체 바이어스 전류 생성 모듈은, 제20 NMOS 튜브, 제21 NMOS 튜브, 제6 저항, 제20 PMOS 튜브, 제21 PMOS 튜브, 제22 PMOS 튜브를 포함하며, 상기 제20 NMOS 튜브의 드레인은 상기 제6 저항의 일단, 상기 제21 NMOS 튜브의 게이트 및 가동 유닛에 각각 연결되고, 상기 제20 NMOS 튜브의 게이트, 상기 제6 저항의 타단, 상기 제20 PMOS 튜브의 드레인, 상기 전류 미러링 모듈 사이는 상호 연결되며, 상기 제20 PMOS 튜브의 게이트, 상기 가동 유닛, 상기 제21 PMOS 튜브의 게이트와 드레인, 상기 제22 PMOS 튜브의 드레인, 상기 제21 NMOS 튜브의 드레인, 상기 전류 미러링 모듈 사이는 상호 연결되고, 상기 제20 PMOS 튜브, 상기 제22 PMOS 튜브, 상기 제21 PMOS 튜브, 상기 소스는 각각 전원 전압에 연결되며, 상기 제20 NMOS 튜브 및 상기 제21 NMOS 튜브의 소스는 각각 접지되는 것을 특징으로 하는 칩 포트 상태 모니터링 회로.
제 8 항에 있어서,
상기 저전압 고전류 생성 유닛은, 제25 PMOS 튜브, 제26 PMOS 튜브, 제26 PMOS 튜브, 제24 NMOS 튜브, 제25 NMOS 튜브, 제26 NMOS 튜브 및 제7 저항을 포함하며, 상기 제25 PMOS 튜브의 드레인은 상기 제24 PMOS 튜브의 드레인에 연결되고, 상기 제25 PMOS 튜브의 게이트, 상기 제26 PMOS 튜브의 게이트와 드레인, 상기 제25 NMOS 튜브의 드레인 사이는 상호 연결되며, 상기 제25 NMOS 튜브의 게이트, 상기 제26 NMOS 튜브의 게이트와 드레인, 상기 제24 NMOS 튜브의 게이트, 상기 제7 저항의 일단 사이는 상호 연결되고, 상기 제24 NMOS 튜브의 드레인은 상기 제23 NMOS 튜브의 드레인에 연결되며, 상기 제7 저항의 타단은 상기 제26 PMOS 튜브의 드레인에 연결되고, 상기 제25 PMOS 튜브, 상기 제26 PMOS 튜브, 상기 제26 PMOS 튜브의 소스는 각각 전원 전압에 연결되고, 상기 제24 NMOS 튜브 및 상기 제25 NMOS 튜브의 소스는 각각 접지되는 것을 특징으로 하는 칩 포트 상태 모니터링 회로.
제 1 항 내지 제 10 항 중 어느 한 항에 따른 칩 포트 상태 모니터링 회로를 포함하는 것을 특징으로 하는 집적 회로 칩.
제 1 항 내지 제 10 항 중 어느 한 항에 따른 칩 포트 상태 모니터링 회로를 포함하는 것을 특징으로 하는 통신 단말기.