KR20230058392A - 솔더 레지스트 레이어에 매립된 인터커넥트들을 포함하는 기판 - Google Patents

솔더 레지스트 레이어에 매립된 인터커넥트들을 포함하는 기판 Download PDF

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KR20230058392A
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resist layer
substrate
thickness
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쿤 팡
재현 연
수형 황
홍복 위
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퀄컴 인코포레이티드
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    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape

Abstract

제 1 표면 및 제 2 표면을 포함하는 코어 레이어, 코어 레이어의 제 1 표면 위에 위치된 적어도 하나의 제 1 유전체 레이어, 코어 레이어의 제 2 표면 위에 위치된 적어도 하나의 제 2 유전체 레이어, 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 고밀도 인터커넥트들, 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 인터커넥트들, 및 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 솔더 레지스트 레이어를 포함하는 기판. 고밀도 인터커넥트들과 접촉하는 솔더 레지스트 레이어의 제 1 부분은 고밀도 인터커넥트들의 두께 이하인 제 1 두께를 포함한다. 인터커넥트들과 접촉하는 솔더 레지스트 레이어의 제 2 부분은 인터커넥트들의 두께보다 큰 제 2 두께를 포함한다.

Description

솔더 레지스트 레이어에 매립된 인터커넥트들을 포함하는 기판
상호 참조 / 관련 출원에 대한 우선권 주장
본 특허 출원은 2020년 9월 2일자로 미국 특허상표국에 출원된 정규 출원 제17/010,693호에 대하여 우선권을 주장하고 그것의 이익을 주장하며, 그것의 내용은 그 전체가 이하에서 완전히 전개되는 것과 같이 그리고 모든 적용가능한 목적들을 위해 본원에 통합된다.
분야
다양한 특징들은 기판들에 관한 것으로, 보다 구체적으로는 고밀도 인터커넥트들을 포함하는 기판에 관한 것이다.
배경
도 1은 기판(102), 집적 디바이스(104) 및 집적 디바이스(106)를 포함하는 패키지(100)를 도시한다. 기판 (102) 은 적어도 하나의 유전체 레이어 (120), 복수의 인터커넥트들 (122), 및 복수의 솔더 인터커넥트들 (124) 을 포함한다. 복수의 솔더 인터커넥트들 (144) 은 기판 (102) 및 집적 디바이스 (104) 에 결합된다. 복수의 솔더 인터커넥트들 (164) 은 기판 (102) 및 집적 디바이스 (106) 에 결합된다. 고밀도 인터커넥트들을 포함하는 기판을 제조하는 것은 고가일 수 있다. 고밀도 인터커넥트들을 포함하는 저비용 기판을 제공할 필요가 계속되고 있다.
요약
다양한 특징들은 기판들에 관한 것으로, 보다 구체적으로는 고밀도 인터커넥트들(high density interconnects)을 포함하는 기판에 관한 것이다.
일 예는 제 1 표면 및 제 2 표면을 포함하는 코어 레이어, 코어 레이어의 제 1 표면 위에 위치된 적어도 하나의 제 1 유전체 레이어, 코어 레이어의 제 2 표면 위에 위치된 적어도 하나의 제 2 유전체 레이어, 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 복수의 제 1 인터커넥트들, 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 복수의 제 2 인터커넥트들, 및 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 솔더 레지스트 레이어를 포함하는 기판을 제공한다. 복수의 제 2 인터커넥트들은 복수의 제 1 인터커넥트들과 동일 평면 상에 있다. 솔더 레지스트 레이어는 제 1 두께 및 제 2 두께를 포함한다. 복수의 제 1 인터커넥트들과 접촉하는 솔더 레지스트 레이어의 제 1 부분은 복수의 제 1 인터커넥트들의 두께와 동일하거나 그보다 작은 제 1 두께를 포함한다. 복수의 제 2 인터커넥트들과 접촉하는 솔더 레지스트 레이어의 제 2 부분은 복수의 제 2 인터커넥트들의 두께보다 큰 제 2 두께를 포함한다.
다른 예는 기판 및 기판에 결합된 집적 디바이스를 포함하는 장치를 제공한다. 기판은 제 1 표면 및 제 2 표면을 포함하는 코어 레이어, 코어 레이어의 제 1 표면 위에 위치된 적어도 하나의 제 1 유전체 레이어, 코어 레이어의 제 2 표면 위에 위치된 적어도 하나의 제 2 유전체 레이어, 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 고밀도 상호연결(high-density interconnection)을 위한 수단, 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 상호연결용 수단, 및 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 솔더 레지스트 레이어를 포함한다. 상호연결용 수단은 고밀도 상호연결을 위한 수단과 동일 평면 상에 있다. 솔더 레지스트 레이어는 제 1 두께 및 제 2 두께를 포함한다. 고밀도 상호연결을 위한 수단에 접촉하는 솔더 레지스트 레이어의 제 1 부분은 고밀도 상호연결을 위한 수단의 두께와 동일하거나 그보다 작은 제 1 두께를 포함한다. 상호연결용 수단에 접촉하는 솔더 레지스트 레이어의 제 2 부분은 상호연결용 수단의 두께보다 큰 제 2 두께를 포함한다. 집적 디바이스는 기판의 표면에 결합된다. 집적 디바이스는 솔더 상호연결을 위한 수단을 통해 고밀도 상호연결을 위한 수단 및 상호연결용 수단에 결합된다.
다른 예는 기판을 제조하는 방법을 제공한다. 그 방법은 제 1 표면 및 제 2 표면을 포함하는 코어 레이어를 제공한다. 방법은 코어 레이어의 제 1 표면 위에 적어도 하나의 제 1 유전체 레이어를 형성한다. 방법은 코어 레이어의 제 2 표면 위에 적어도 하나의 제 2 유전체 레이어를 형성한다. 방법은 적어도 하나의 제 2 유전체 레이어의 표면 위에 복수의 제 1 인터커넥트들을 형성한다. 방법은 적어도 하나의 제 2 유전체 레이어의 표면 위에 복수의 제 2 인터커넥트들을 형성한다. 복수의 제 2 인터커넥트들 및 복수의 제 1 인터커넥트들은 동일한 금속 레이어 상에 위치된다. 방법은 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 솔더 레지스트 레이어를 형성한다. 방법은 솔더 레지스트 레이어가 제 1 두께 및 제 2 두께를 포함하도록 솔더 레지스트 레이어의 부분들을 제거한다. 복수의 제 1 인터커넥트들과 접촉하는 솔더 레지스트 레이어의 제 1 부분은 복수의 제 1 인터커넥트들의 두께와 동일하거나 그보다 작은 제 1 두께를 포함한다. 복수의 제 2 인터커넥트들과 접촉하는 솔더 레지스트 레이어의 제 2 부분은 복수의 제 2 인터커넥트들의 두께보다 큰 제 2 두께를 포함한다.
도면들의 간단한 설명
다양한 특징들, 성질 및 이점들은 도면들과 함께 취해질 경우에 하기에 기재된 상세한 설명으로부터 더 명백하게 될 수도 있으며, 도면들에 있어서 동일한 참조 부호들은 전체에 걸쳐 대응하게 식별한다.
도 1은 기판 및 기판에 결합된 집적 디바이스들을 포함하는 패키지의 프로파일 뷰를 예시한다.
도 2는 기판, 및 기판의 솔더 레지스트 레이어에 매립된 고밀도 인터커넥트들 및 인터커넥트들에 결합된 집적 디바이스를 포함하는 패키지의 프로파일 뷰를 예시한다.
도 3은 기판, 및 기판의 솔더 레지스트 레이어에 매립된 고밀도 인터커넥트들 및 인터커넥트들에 결합된 집적 디바이스를 포함하는 패키지의 프로파일 뷰를 예시한다.
도 4는 기판의 솔더 레지스트 레이어에 매립된 고밀도 인터커넥트들 및 인터커넥트들을 포함하는 기판의 평면도를 예시한다.
도 5는 기판의 솔더 레지스트 레이어에 매립된 고밀도 인터커넥트들 및 인터커넥트들을 포함하는 기판의 평면도를 예시한다.
도 6은 기판, 및 기판의 솔더 레지스트 레이어에 매립된 고밀도 인터커넥트들 및 인터커넥트들에 결합된 집적 디바이스를 포함하는 패키지의 프로파일 뷰를 예시한다.
도 7a 내지 도 7f는 솔더 레지스트 레이어에 매립된 고밀도 인터커넥트를 포함하는 기판을 제조하기 위한 예시적인 시퀀스를 예시한다.
도 8 은, 코어 레이어에 매립된 고밀도 인터커넥트 부분을 포함하는 기판을 제조하기 위한 방법의 예시적인 흐름도를 나타낸다.
도 9a 내지 도 9b는 솔더 레지스트 레이어에 매립된 고밀도 인터커넥트를 포함하는 기판 및 집적 디바이스를 포함하는 패키지를 제조하기 위한 예시적인 시퀀스를 나타낸다.
도 10 은 다이, 전자 회로, 집적 디바이스, 집적 수동 디바이스 (IPD), 수동 컴포넌트, 패키지, 및/또는 본 명세서에서 설명된 디바이스 패키지를 통합할 수도 있는 다양한 전자 디바이스들을 예시한다.
상세한 설명
다음의 설명에 있어서, 특정 상세들은 본 개시의 다양한 양태들의 철저한 이해를 제공하기 위해 주어진다. 하지만, 그 양태들은 이들 특정 상세들 없이 실시될 수도 있음이 당업자에 의해 이해될 것이다. 예를 들어, 회로들은, 그 양태들을 불필요한 상세로 불명료하게 하는 것을 회피하기 위해 블록도들로 도시될 수도 있다. 다른 경우들에 있어서, 널리 공지된 회로들, 구조들 및 기법들은 본 개시의 양태들을 불명료하게 하지 않도록 상세히 나타내지 않을 수도 있다.
본 개시는 제 1 표면 및 제 2 표면을 포함하는 코어 레이어, 코어 레이어의 제 1 표면 위에 위치된 적어도 하나의 제 1 유전체 레이어(예를 들어, 제 1 프리프레그 레이어), 코어 레이어의 제 2 표면 위에 위치된 적어도 하나의 제 2 유전체 레이어(예를 들어, 제 2 프리프레그 레이어), 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 복수의 고밀도 인터커넥트들(예를 들어, 제 1 인터커넥트들), 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 복수의 인터커넥트들(예를 들어, 제 2 인터커넥트들), 및 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 솔더 레지스트 레이어를 포함하는 기판을 설명한다. 복수의 인터커넥트들은 복수의 고밀도 인터커넥트들과 동일 평면 상에 있다. 솔더 레지스트 레이어는 제 1 두께 및 제 2 두께를 포함한다. 복수의 고밀도 인터커넥트와 접촉하는 솔더 레지스트 레이어의 제 1 부분은 복수의 고밀도 인터커넥트의 두께와 동일하거나 그보다 작은 제 1 두께를 포함한다. 복수의 제 2 인터커넥트들과 접촉하는 솔더 레지스트 레이어의 제 2 부분은 복수의 인터커넥트들의 두께보다 큰 제 2 두께를 포함한다. 집적 디바이스는 복수의 솔더 인터커넥트들을 통해 기판의 복수의 고밀도 인터커넥트들 및 복수의 인터커넥트들에 결합될 수도 있다. 이하에서 추가로 설명되는 바와 같이, 기판은 저 비용의 기판, 이스케이프 부분(escape portion)에서 낮은 단락 위험성을 갖는 고 신뢰성 기판을 제공한다. 또한, 기판의 비용을 감소시키는 기판에 대한 더 짧은 제조 프로세스가 제공된다.
솔더 레지스트 레이어 내에 매립된 고밀도 인터커넥트들을 포함하는 기판을 포함하는 예시적인 패키지들
도 2는 집적 디바이스 및 솔더 레지스트 레이어에 매립된 고밀도 인터커넥트들을 포함하는 기판을 포함하는 패키지(200)의 프로파일 뷰를 예시한다. 패키지(200)는 기판(202), 집적 디바이스(204), 수동 디바이스(206), 집적 디바이스(208) 및 캡슐화 층(209)을 포함한다. 집적 디바이스 (204) 는 복수의 솔더 인터커넥트들 (240) 을 통해 기판 (202) 의 제 1 표면 (예를 들어, 상부 표면) 에 결합된다. 수동 디바이스(206)(표면 실장 수동 디바이스(SMD)일 수도 있음)는 복수의 솔더 인터커넥트들(260)을 통해 기판(202)의 제 1 표면에 결합된다. 기판(202)의 제 1 표면에는 캡슐화 층(209)이 결합될 수도 있다. 캡슐화 층(209)은 집적 디바이스(204) 및 수동 디바이스(206)를 캡슐화할 수도 있다. 집적 디바이스(208)는 복수의 솔더 인터커넥트들(280)을 통해 기판(202)의 제 2 표면(예를 들어, 하부 표면)에 결합될 수도 있다.
도 2에 도시된 바와 같이, 기판(202)은 적어도 하나의 유전체 레이어(220), 복수의 인터커넥트들(222), 솔더 레지스트 레이어(250) 및 솔더 레지스트 레이어(270)를 포함한다. 솔더 레지스트 레이어(250)는 기판(202)의 제 1 표면 상에 위치할 수도 있다. 솔더 레지스트 레이어(270)는 기판(202)의 제 2 표면 상에 위치할 수도 있다. 복수의 인터커넥트들(222)로부터의 일부 인터커넥트들이 솔더 레지스트 레이어(270)에 매립될 수도 있다. 예를 들어, 복수의 인터커넥트들(222)은 복수의 고밀도 인터커넥트들(222a)(예를 들어, 복수의 제 1 인터커넥트들) 및 복수의 인터커넥트들(222b)(예를 들어, 복수의 제 2 인터커넥트들)을 포함할 수도 있다. 복수의 고밀도 인터커넥트들(222a) 및 복수의 인터커넥트들(222b)은 서로 동일 평면 상에 있을 수도 있다. 예를 들어, 복수의 고밀도 인터커넥트들(222a)은 복수의 인터커넥트들(222b)과 동일한 기판(202)의 금속 레이어 상에 위치될 수도 있다. 복수의 고밀도 인터커넥트들(222a) 및 복수의 인터커넥트들(222b)은 솔더 레지스트 레이어(270) 내에 매립된다. 기판(202)은 이스케이프 부분(224)(예를 들어, 통합 이스케이프 부분) 및 비-이스케이프 부분(226)을 포함할 수도 있다. 복수의 고밀도 인터커넥트들(222a)은 기판(202)의 이스케이프 부분(224)에 위치될 수도 있다. 기판(202)의 이스케이프 부분(224)은 기판(202)의 솔더 인터커넥트들 및 집적 디바이스의 솔더 인터커넥트들에 전기적으로 결합되도록 구성되는 인터커넥트들을 포함하는 기판(202)의 부분이다. 예를 들어, 이스케이프 부분(224)은 솔더 인터커넥트(280a) 및 적어도 하나의 솔더 인터커넥트(290)에 전기적으로 결합되도록 구성되는 인터커넥트들을 포함한다. 이스케이프 부분들은 적어도 도 4 및 도 5에서 아래에 추가로 예시되고 설명된다.
일부 구현들에서, 복수의 고밀도 인터커넥트들(222a)은 복수의 인터커넥트들(222b)의 최소 폭 및/또는 최소 간격보다 더 낮은 최소 폭 및/또는 최소 간격을 가질 수도 있다. 예를 들어, 복수의 고밀도 인터커넥트들(222a)은 (i) 8 마이크로미터의 최소 폭 및 (ii) 10 마이크로미터의 최소 간격을 갖는 인터커넥트들을 포함할 수도 있고, 복수의 인터커넥트들(222b)은 (i) 20 마이크로미터의 최소 폭 및 (ii) 25 마이크로미터의 최소 간격을 갖는 인터커넥트들을 포함할 수도 있다. 고밀도 인터커넥트가 아닌 인터커넥트는 고밀도 인터커넥트의 최소 폭 및/또는 최소 간격보다 더 낮은 최소 폭 및/또는 최소 간격을 갖는 저밀도 인터커넥트일 수도 있다.
일부 구현들에서, 복수의 고밀도 인터커넥트들(222a)은 복수의 인터커넥트들(222b)의 표면 거칠기(surface roughness)보다 낮은 표면 거칠기를 가질 수도 있다. 일부 구현들에서, 복수의 인터커넥트들(222b)은 복수의 고밀도 인터커넥트들(222a)의 표면 거칠기보다 큰 표면 거칠기를 가질 수도 있다. 예를 들어, 복수의 고밀도 인터커넥트들(222a)은 대략 0.2 내지 0.5 마이크로미터 범위의 표면 거칠기를 포함할 수도 있고, 복수의 인터커넥트들(222b)은 대략 0.6 내지 0.8 마이크로미터 범위의 표면 거칠기를 포함할 수도 있다. 이하에서 더 설명되는 바와 같이, 표면 거칠기의 차이는 기판(202)의 부분들 상에서 수행되는 샌드 블라스팅(sand blasting)에 기인할 수도 있다. 특히, 샌드 블라스팅은 복수의 고밀도 인터커넥트들(222a) 및 솔더 레지스트 레이어를 포함하는 기판의 부분에 대해 수행될 수도 있다. 고밀도 인터커넥트들의 개선된 표면 거칠기는 더 일관된 두께들을 갖는 고밀도 인터커넥트들을 제공하는 것을 돕고, 이는 기판의 신뢰성을 개선하는 것을 도울 수 있다. 고밀도 인터커넥트들의 두께에서 큰 차이들이 결합 문제들을 초래할 수도 있다. 고밀도 인터커넥트들의 표면 거칠기의 감소는 고밀도 인터커넥트들의 두께의 차이들을 감소시키는 것을 돕고, 이는 기판의 개선된 신뢰성을 제공하는 것을 도울 수도 있다. 인터커넥트의 표면의 거칠기는 상이하게 정의될 수도 있다. 예를 들어, 인터커넥트의 표면의 거칠기는 Ra(산술적 평균 편차(arithmetic mean deviation)일 수도 있음)에 의해 정의될 수도 있다. 인터커넥트의 수직 두께의 변동은 거칠기(Ra)로 정량화될 수도 있다. 예를 들어, 인터커넥트의 표면에 대한 Ra는
Figure pct00001
로서 정의될 수도 있으며, 여기서 n은 프로파일을 가로지르는 측정치들의 수이고, y i 는 인터커넥트의 공칭 표면으로부터의 수직 차이/수직 거리이다.
솔더 레지스트 레이어(270)는 상이한 두께들을 갖는 서로 다른 부분들을 포함할 수도 있다. 예를 들어, 솔더 레지스트 레이어(270)는 제 1 솔더 레지스트 레이어 부분(270a), 제 2 솔더 레지스트 레이어 부분(270b) 및 제 3 솔더 레지스트 레이어 부분(270c)을 포함할 수도 있다. 제 1 솔더 레지스트 레이어 부분(270a)은 기판(202)의 이스케이프 부분(224) 내에 위치할 수도 있다. 솔더 레지스트 레이어(270)는 제 1 두께 및 제 2 두께를 포함한다. 복수의 고밀도 인터커넥트들(222a)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 1 부분(예컨대, 270a)은 복수의 고밀도 인터커넥트들(222a)의 두께와 같거나 그보다 작은 제 1 두께를 포함한다. 복수의 고밀도 인터커넥트들(222a)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 1 부분(예컨대, 270a)은 복수의 고밀도 인터커넥트들(222a)과 접촉하고 있는 솔더 레지스트 레이어(270)의 수직 단면을 포함할 수도 있다. 복수의 인터커넥트들(222b)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 2 부분(예컨대, 270b, 270c)은 복수의 인터커넥트들(222b)의 두께보다 큰 제 2 두께를 포함한다. 복수의 인터커넥트들(222b)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 2 부분(예컨대, 270b, 270c)은 복수의 인터커넥트들(222b)과 접촉하고 있는 솔더 레지스트 레이어(270)의 수직 단면을 포함한다. 복수의 고밀도 인터커넥트들(222a)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 1 부분(예컨대, 270a)의 제 1 표면은 복수의 고밀도 인터커넥트들(222a)의 표면과 동일 평면 상에 있을 수도 있다. 복수의 고밀도 인터커넥트들(222a)이 더 낮은 최소 폭 및 최소 간격을 갖기 때문에, 복수의 인터커넥트들(222b) 위에 형성되는 솔더 레지스트 레이어와 유사한 방식으로 복수의 고밀도 인터커넥트들(222a) 위에 솔더 레지스트 레이어를 형성하는 것이 가능하지 않을 수도 있다. 복수의 고밀도 인터커넥트들(222a)은 비-솔더 마스크 정의(non-solder mask defined; NSMD) 패드 인터커넥트들인 인터커넥트들을 포함할 수도 있다. NSMD 패드 인터커넥트들은 인터커넥트들 위의 개구가 솔더 레지스트 레이어에 의해 정의되지 않는 인터커넥트들일 수도 있다. 아래에서 추가로 설명되는 바와 같이, 솔더 레지스트 레이어에서의 개구들이 고밀도 인터커넥트들(예를 들어, 222a) 위에 및/또는 그 주위에 형성될 수 있게 하는 제조 프로세스가 아래에서 설명된다. 고밀도 인터커넥트들 위 및/또는 주위의 솔더 레지스트 레이어(예를 들어, 솔더 레지스트 레이어 부분)에서의 개구는, 솔더 레지스트 레이어 부분이 고밀도 인터커넥트들의 두께와 동일하거나 그보다 작은 두께를 갖는다는 사실에 의해 존재할 수도 있다. 통상적으로, 이러한 고밀도 인터커넥트들은 너무 작고 및/또는 서로 너무 가까워서, 이러한 고밀도 인터커넥트들 위에 솔더 레지스트 레이어에 개구들을 형성하는 것이 가능하지 않다. 고밀도 인터커넥트들(예를 들어, 222a)을 노출시키는 솔더 레지스트 레이어 부분(예를 들어, 270a)에서의 개구가 없으면, 솔더 인터커넥트들(예를 들어, 280a)이 고밀도 인터커넥트들(예를 들어, 222a)에 결합될 수 없기 때문에, 기판에서의 이스케이프 부분(224)은 존재하지 않을 것이다. 그러나, 본 개시는 고밀도 인터커넥트들 위에 솔더 레지스트 레이어(예를 들어, 솔더 레지스트 레이어 부분(270a))에서의 개구들을 허용하며, 이는 고밀도 인터커넥트들을 노출시키고, 기판에서의 이스케이프 부분(224)의 형성을 허용하는 프로세스를 설명한다. 이스케이프 부분(224)은 기판(예를 들어, 224, 302)과 집적 디바이스(예를 들어, 208) 사이의 인터커넥트들의 효율적인 라우팅을 허용한다. 이러한 기술적 이점은 본 개시에서 설명된, 감소된 두께를 갖는 이스케이프 부분들, 고밀도 인터커넥트들 및/또는 솔더 레지스트 레이어 부분 중 임의의 것에 적용가능하다. 이스케이프 부분(예를 들어, 224)은 제 1 솔더 레지스트 레이어 부분(270a) 및 고밀도 인터커넥트들(예를 들어, 222a)을 포함하는 영역에 의해 정의될 수도 있다. 이스케이프 부분에 위치된 고밀도 인터커넥트들(예컨대, 222a)은 솔더 레지스트 레이어에 의해 수직으로 커버되지 않을 수도 있다.
솔더 레지스트 레이어(270)는 2개보다 많은 두께들을 가질 수도 있다는 것에 유의한다. 예를 들어, 일부 구현들에서, 이스케이프 부분(224)에 위치하는 제 1 솔더 레지스트 레이어(270a)는 하나보다 많은 두께를 가질 수도 있다. 일 예에서, (i) 복수의 고밀도 인터커넥트들(222a)로부터의 인터커넥트와 접촉하고 있는 솔더 레지스트 레이어(270)의 제 1 부분(예를 들어, 270a)의 일부는 복수의 고밀도 인터커넥트들(222a)의 두께와 동일한 제 1 두께를 포함할 수도 있고, (ii) 복수의 고밀도 인터커넥트들(222a)로부터의 다른 인터커넥트와 접촉하고 있는 솔더 레지스트 레이어(270)의 제 1 부분(예를 들어, 270a)의 다른 일부는 복수의 고밀도 인터커넥트들(222a)의 두께보다 작은 제 3 두께를 포함할 수도 있고, (iii) 복수의 인터커넥트들(222b)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 2 부분(예를 들어, 270b, 270c)은 복수의 인터커넥트들(222b)의 두께보다 큰 제 2 두께를 포함할 수도 있다.
전술한 바와 같이, 집적 디바이스(208)는 복수의 솔더 인터커넥트들(280)을 통해 기판(202)에 결합된다. 복수의 솔더 인터커넥트들(280)은 복수의 솔더 인터커넥트들(280a) 및 복수의 솔더 인터커넥트들(280b)을 포함한다. 복수의 솔더 인터커넥트들(280a)은 기판(202)의 이스케이프 부분(224)에 위치된 인터커넥트들에 결합될 수도 있다. 복수의 솔더 인터커넥트들(280a)은 복수의 고밀도 인터커넥트들(222a)에 결합된다. 집적 디바이스(208)는, 기판(202)의 이스케이프 부분(224)과 수직으로 중첩되는 영역에서 기판(202)과 집적 디바이스(208) 사이에 보이드(275)가 존재하도록 기판(202)에 결합된다. 보이드(void)는 고체 물질이 없는 적어도 하나의 영역일 수도 있다. 보이드는 캐비티(cavity)를 포함할 수도 있다. 보이드는 기체 (예를 들어, 공기) 에 의해 점유될 수도 있다. 보이드(275)에서, 복수의 솔더 인터커넥트들(280a)로부터의 적어도 하나의 솔더 인터커넥트는 솔더 레지스트 레이어(270)와 측방향으로(laterally) 접촉하지 않을 수도 있다. 복수의 솔더 인터커넥트들(280b)은 기판(202)의 비-이스케이프 부분(226)에 위치된 인터커넥트들에 결합될 수도 있다. 복수의 솔더 인터커넥트들(280b)은 복수의 인터커넥트들(222b)에 결합된다. 복수의 솔더 인터커넥트들(280b)은 솔더 레지스트 레이어(270)와 측방향으로 접촉할 수도 있다. 복수의 솔더 인터커넥트들(290)이 기판(202)의 제 2 표면에 결합된다. 복수의 솔더 인터커넥트들(290)은 집적 디바이스(208)에 측방향으로 위치될 수도 있다.
도 3은 기판(302), 집적 디바이스(204) 및 집적 디바이스(208)를 포함하는 패키지(300)를 도시한다. 패키지(300)는 패키지(200)와 유사할 수도 있고, 따라서 패키지(200)와 유사한 컴포넌트들을 포함할 수도 있고 그리고/또는 패키지(200)와 유사한 방식으로 배열될 수도 있다. 기판(302)은 기판(202)과 유사할 수도 있고, 따라서 기판(302)과 유사한 컴포넌트들을 포함할 수도 있고 그리고/또는 기판(302)과 유사한 방식으로 배열될 수도 있다. 집적 디바이스 (204) 는 복수의 솔더 인터커넥트들 (240) 을 통해 기판 (302) 의 제 1 표면 (예를 들어, 상부 표면) 에 결합된다. 집적 디바이스 (208) 는 복수의 솔더 인터커넥트들 (280) 을 통해 기판 (302) 의 제 2 표면 (예를 들어, 하부 표면) 에 결합된다.
기판 (302) 은 코어 레이어를 포함하는 적층 기판일 수도 있다. 기판(302)은 코어 레이어(320), 적어도 하나의 제 1 유전체 레이어(예를 들어, 322, 324), 적어도 하나의 제 2 유전체 레이어(예를 들어, 326, 328), 솔더 레지스트 레이어(250), 솔더 레지스트 레이어(270), 복수의 코어 인터커넥트들(321), 복수의 인터커넥트들(325) 및 복수의 인터커넥트들(327)을 포함한다. 코어 레이어 (320) 는 수지를 갖는 유리 또는 유리 섬유를 포함할 수도 있다. 하지만, 코어 레이어 (320) 는 상이한 재료들을 포함할 수도 있다. 유전체 레이어들 (322, 324, 326, 및/또는 328) 은 각각, 프리프레그 (예컨대, 프리프레그 레이어) 를 포함할 수도 있다. 유전체 레이어들 (322, 324, 326, 및/또는 328) 은 빌드업 레이어들(build up layers)일 수도 있다. 유전체 레이어들 (322, 324, 326, 및/또는 328) 은 코어 레이어 (320) 와는 상이한 재료를 포함할 수도 있다. 아래에서 더 설명되는 바와 같이, 상이한 구현들은 상이한 수들의 유전체 레이어들 및/또는 상이한 수들의 금속 레이어들을 가질 수도 있다. 도 3은 6개의 금속 레이어들(예를 들어, M1, M2, M3, M4, M4, M5, M6)을 포함하는 기판을 예시한다. 그러나, 기판은 더 많거나 적은 금속 레이어들 및/또는 더 많거나 적은 유전체 레이어들을 포함할 수도 있다. 예를 들어, 적어도 도 6에서 아래에 추가로 예시되고 설명될 바와 같이, 기판은 10개의 금속 레이어들을 포함할 수도 있다.
복수의 인터커넥트들(327)은 복수의 고밀도 인터커넥트들(327a)(예를 들어, 복수의 제 1 인터커넥트들) 및 복수의 인터커넥트들(327b)(예를 들어, 복수의 제 2 인터커넥트들)을 포함한다. 상기 코어 레이어(320)는 제 1 표면 및 제 2 표면을 포함한다. 적어도 하나의 제 1 유전체 레이어(예를 들어, 322, 324)는 코어 레이어(320)의 제 1 표면 위에 위치된다. 적어도 하나의 제 2 유전체 레이어(예를 들어, 326, 328)는 코어 레이어(320)의 제 2 표면 위에 위치된다. 복수의 고밀도 인터커넥트들(327a)은 적어도 하나의 제 2 유전체 레이어(328)의 표면 위에 위치된다. 복수의 인터커넥트들(327b)은 적어도 하나의 제 2 유전체 레이어(328)의 표면 위에 위치된다. 솔더 레지스트 레이어(270)는 적어도 하나의 제 2 유전체 레이어(328)의 표면 위에 위치된다. 복수의 고밀도 인터커넥트들(327a)은 복수의 인터커넥트들(327b)과 동일 평면 상에 있다. 복수의 고밀도 인터커넥트들(327a) 및 복수의 인터커넥트들(327b)은 기판(302)의 동일한 금속 레이어(예를 들어, M6) 상에 위치될 수도 있다. 솔더 레지스트 레이어(270)는 제 1 두께 및 제 2 두께를 포함한다. 복수의 고밀도 인터커넥트들(327a)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 1 부분(예컨대, 270a)은 복수의 고밀도 인터커넥트들(327a)의 두께와 같거나 그보다 작은 제 1 두께를 포함한다. 복수의 인터커넥트들(327b)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 2 부분(예컨대, 270b, 270c)은 복수의 인터커넥트들(327b)의 두께보다 큰 제 2 두께를 포함한다.
솔더 레지스트 레이어(270)는 2개보다 많은 두께들을 가질 수도 있다는 것에 유의한다. 예를 들어, 일부 구현들에서, 이스케이프 부분(224)에 위치하는 제 1 솔더 레지스트 레이어(270a)는 하나보다 많은 두께를 가질 수도 있다. 일 예에서, (i) 복수의 고밀도 인터커넥트들(327a)로부터의 인터커넥트와 접촉하고 있는 솔더 레지스트 레이어(270)의 제 1 부분(예를 들어, 270a)의 일부는 복수의 고밀도 인터커넥트들(327a)의 두께와 동일한 제 1 두께를 포함할 수도 있고, (ii) 복수의 고밀도 인터커넥트들(327a)로부터의 다른 인터커넥트와 접촉하고 있는 솔더 레지스트 레이어(270)의 제 1 부분(예를 들어, 270a)의 다른 일부는 복수의 고밀도 인터커넥트들(327a)의 두께보다 작은 제 3 두께를 포함할 수도 있고, (iii) 복수의 인터커넥트들(327b)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 2 부분(예를 들어, 270b, 270c)은 복수의 인터커넥트들(327b)의 두께보다 큰 제 2 두께를 포함할 수도 있다. 복수의 고밀도 인터커넥트들(327a)은 패드들(예를 들어, 패드 인터커넥트들) 및/또는 트레이스들(예를 들어, 트레이스 인터커넥트들)을 포함할 수도 있다. 일부 구현들에서, 기판(302)으로부터 멀리 향하는 복수의 고밀도 인터커넥트들(327a)로부터의 트레이스 인터커넥트들 및/또는 패드 인터커넥트들의 표면은 솔더 레지스트 레이어에 의해 커버되지 않을 수도 있다.
전술한 바와 같이, 집적 디바이스(208)는 복수의 솔더 인터커넥트들(280)을 통해 기판(302)에 결합된다. 복수의 솔더 인터커넥트들(280)은 복수의 솔더 인터커넥트들(280a) 및 복수의 솔더 인터커넥트들(280b)을 포함한다. 복수의 솔더 인터커넥트들(280a)은 기판(302)의 이스케이프 부분(224)에 위치된 인터커넥트들에 결합될 수도 있다. 복수의 솔더 인터커넥트들(280a)은 복수의 고밀도 인터커넥트들(327a)에 결합된다. 집적 디바이스(208)는, 기판(302)의 이스케이프 부분(224)과 수직으로 중첩되는 영역에서 기판(302)과 집적 디바이스(208) 사이에 보이드(275)가 존재하도록 기판(302)에 결합된다. 보이드는 고체 물질이 없는 적어도 하나의 영역일 수도 있다. 보이드는 캐비티를 포함할 수도 있다. 보이드는 기체 (예를 들어, 공기) 에 의해 점유될 수도 있다. 보이드(275)에서, 복수의 솔더 인터커넥트들(280a)로부터의 적어도 하나의 솔더 인터커넥트는 솔더 레지스트 레이어(270)와 측방향으로 접촉하지 않을 수도 있다. 복수의 솔더 인터커넥트들(280b)은 기판(302)의 비-이스케이프 부분(226)에 위치된 인터커넥트들에 결합될 수도 있다. 복수의 솔더 인터커넥트들(280b)은 복수의 인터커넥트들(327b)에 결합된다. 복수의 솔더 인터커넥트들(280b)은 솔더 레지스트 레이어(270)와 측방향으로 접촉할 수도 있다. 복수의 솔더 인터커넥트들(290)이 기판(302)의 제 2 표면에 결합된다. 복수의 솔더 인터커넥트들(290)은 집적 디바이스(208)에 측방향으로 위치될 수도 있다.
도 4는 기판(302)의 AA 단면의 평면도를 예시한다. 도 4에 도시된 바와 같이, 기판(302)은 제 1 솔더 레지스트 레이어 부분(270a), 제 2 솔더 레지스트 레이어 부분(270b), 제 3 솔더 레지스트 레이어 부분(270c), 복수의 고밀도 인터커넥트들(327a), 복수의 인터커넥트들(327b) 및 복수의 인터커넥트들(327c)을 포함하는 솔더 레지스트 레이어(270)를 포함한다. 복수의 고밀도 인터커넥트들(327a) 및 제 1 솔더 레지스트 레이어 부분(270a)은 기판(302)의 이스케이프 부분(224)에 위치된다. 복수의 인터커넥트들(327b) 및 제 2 솔더 레지스트 레이어 부분(270b)은 기판(302)의 비-이스케이프 부분(226)에 위치된다. 이스케이프 부분(224)은 비-이스케이프 부분(226)을 측방향으로 둘러쌀 수도 있다. 집적 디바이스(208)는, 기판(302)에 결합될 때, 기판(302)의 비-이스케이프 부분(226) 및 이스케이프 부분(224)과 수직으로 중첩할 수도 있다. 기판(302)은 또한 부분(426)을 포함할 수도 있다. 부분(426)은 복수의 인터커넥트들(327c)을 포함할 수도 있다. 부분(426)은 집적 디바이스(208)와 수직으로 중첩되지 않는 기판의 부분이다. 이스케이프 부분(224)은 부분(426)과 비-이스케이프 부분(226) 사이에 위치할 수도 있다. 부분(426)은, 이스케이프 부분(224)의 인터커넥트들의 최소 폭 및/또는 최소 간격보다 더 높은 최소 폭 및/또는 더 높은 최소 간격을 갖는 인터커넥트들을 포함한다. 부분(426)은 비-이스케이프 부분(226)의 인터커넥트들의 최소 폭 및/또는 최소 간격과 동일하거나 및/또는 그보다 높은 최소 폭 및/또는 최소 간격을 갖는 인터커넥트들을 포함한다.
도 5는 기판(302)의 BB 단면의 평면도를 예시한다. 도 5에 도시된 바와 같이, 기판(302)은 제 1 솔더 레지스트 레이어 부분(270a), 제 2 솔더 레지스트 레이어 부분(270b), 제 3 솔더 레지스트 레이어 부분(270c), 복수의 솔더 인터커넥트들(280a), 복수의 솔더 인터커넥트들(280b) 및 복수의 솔더 인터커넥트들(290)을 포함하는 솔더 레지스트 레이어(270)를 포함한다. 복수의 솔더 인터커넥트들(280a)은 복수의 고밀도 인터커넥트들(327a)에 결합될 수도 있다. 복수의 솔더 인터커넥트들(280a)은 캐비티(275) 내에 위치될 수도 있다. 보이드는 고체 물질이 없는 적어도 하나의 영역일 수도 있다. 보이드는 캐비티를 포함할 수도 있다. 보이드는 기체 (예를 들어, 공기) 에 의해 점유될 수도 있다. 복수의 솔더 인터커넥트들(280a)은 솔더 레지스트 레이어(270)의 측방향 접촉이 없을 수도 있다. 복수의 솔더 인터커넥트들(280b)은 복수의 인터커넥트들(327b)에 결합될 수도 있다. 복수의 솔더 인터커넥트들(280b)은 복수의 인터커넥트들(327c)에 결합될 수도 있다. 복수의 인터커넥트들(327c)은 복수의 인터커넥트들(327a)에 결합될 수도 있다. 복수의 인터커넥트들(327a)은 복수의 솔더 인터커넥트들(280a)에 결합될 수도 있다. 도 4 및 도 5의 조합은 집적 디바이스가 이스케이프 부분(224)을 통해 솔더 인터커넥트들(290)에 전기적으로 결합되도록 어떻게 구성될 수도 있는지를 예시한다. 도 4 및 도 5는 도 3에 적용될 수 있는 것으로 제한되지 않음에 유의한다. 도 4 및 도 5는 도 6에도 적용 가능할 수도 있다. 즉, 도 4 및 도 5에 도시된 평면 단면들은 아래의 도 6의 기판에도 적용가능할 수도 있다.
도 6은 솔더 레지스트 레이어에 매립된 고밀도 인터커넥트들을 포함하는 기판을 포함하는 패키지(600)의 프로파일 뷰를 예시한다. 패키지(600)는 도 3의 패키지(300)와 유사하며, 따라서 패키지(300)와 동일하거나 유사한 컴포넌트들을 포함한다. 패키지(600)는 기판(602), 집적 디바이스(204) 및 집적 디바이스(208)를 포함한다. 기판(602)은 기판(302)과 유사하며, 따라서 기판(302)과 유사한 컴포넌트들을 포함한다. 기판(302)은 6개의 금속 레이어들을 포함하는 반면, 기판(602)은 10개의 금속 레이어들을 포함한다.
기판 (602) 은 코어 레이어를 포함하는 적층 기판일 수도 있다. 기판(602)은 코어 레이어(320), 적어도 하나의 제 1 유전체 레이어(622), 적어도 하나의 제 2 유전체 레이어(626), 솔더 레지스트 레이어(250), 솔더 레지스트 레이어(270), 복수의 코어 인터커넥트들(621), 복수의 인터커넥트들(625) 및 복수의 인터커넥트들(627)을 포함한다. 코어 레이어 (320) 는 수지를 갖는 유리 또는 유리 섬유를 포함할 수도 있다. 하지만, 코어 레이어 (320) 는 상이한 재료들을 포함할 수도 있다. 유전체 레이어들(622 및/또는 626)은 각각 프리프레그(예를 들어, 프리프레그 레이어)를 포함할 수도 있다. 유전체 레이어들(622 및/또는 626)은 빌드 업 레이어들일 수도 있다. 유전체 레이어들(622 및/또는 626)은 코어 레이어(320)와 상이한 재료를 포함할 수도 있다.
복수의 인터커넥트들(627)은 복수의 고밀도 인터커넥트들(627a)(예를 들어, 복수의 제 1 인터커넥트들) 및 복수의 인터커넥트들(627b)(예를 들어, 복수의 제 2 인터커넥트들)을 포함한다. 상기 코어 레이어(320)는 제 1 표면 및 제 2 표면을 포함한다. 적어도 하나의 제 1 유전체 레이어(622)는 코어 레이어(320)의 제 1 표면 위에 위치된다. 적어도 하나의 제 2 유전체 레이어(626)는 코어 레이어(320)의 제 2 표면 위에 위치된다. 복수의 고밀도 인터커넥트들(627a)은 적어도 하나의 제 2 유전체 레이어(628)의 표면 위에 위치된다. 복수의 인터커넥트들(627b)은 적어도 하나의 제 2 유전체 레이어(628)의 표면 위에 위치된다. 솔더 레지스트 레이어(270)는 적어도 하나의 제 2 유전체 레이어(628)의 표면 위에 위치된다. 복수의 고밀도 인터커넥트들(627a)은 복수의 인터커넥트들(627b)과 동일 평면 상에 있다. 복수의 고밀도 인터커넥트들(627a)은 복수의 인터커넥트들(627b)과 동일한 기판(602)의 금속 레이어 상에 위치된다. 솔더 레지스트 레이어(270)는 제 1 두께 및 제 2 두께를 포함한다. 복수의 고밀도 인터커넥트들(627a)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 1 부분(예컨대, 270a)은 복수의 고밀도 인터커넥트들(627a)의 두께와 같거나 그보다 작은 제 1 두께를 포함한다. 복수의 인터커넥트들(627b)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 2 부분(예컨대, 270b, 270c)은 복수의 인터커넥트들(627b)의 두께보다 큰 제 2 두께를 포함한다. 복수의 고밀도 인터커넥트들(627a)은 패드들(예를 들어, 패드 인터커넥트들) 및/또는 트레이스들(예를 들어, 트레이스 인터커넥트들)을 포함할 수도 있다. 일부 구현들에서, 기판(602)으로부터 멀리 향하는 복수의 고밀도 인터커넥트들(627a)로부터의 트레이스 인터커넥트들 및/또는 패드 인터커넥트들의 표면은 솔더 레지스트 레이어에 의해 커버되지 않을 수도 있다.
솔더 레지스트 레이어(270)는 2개보다 많은 두께들을 가질 수도 있다는 것에 유의한다. 예를 들어, 일부 구현들에서, 이스케이프 부분(224)에 위치하는 제 1 솔더 레지스트 레이어(270a)는 하나보다 많은 두께를 가질 수도 있다. 일 예에서, (i) 복수의 고밀도 인터커넥트들(627a)로부터의 인터커넥트와 접촉하고 있는 솔더 레지스트 레이어(270)의 제 1 부분(예를 들어, 270a)의 일부는 복수의 고밀도 인터커넥트들(627a)의 두께와 동일한 제 1 두께를 포함할 수도 있고, (ii) 복수의 고밀도 인터커넥트들(627a)로부터의 다른 인터커넥트와 접촉하고 있는 솔더 레지스트 레이어(270)의 제 1 부분(예를 들어, 270a)의 다른 일부는 복수의 고밀도 인터커넥트들(627a)의 두께보다 작은 제 3 두께를 포함할 수도 있고, (iii) 복수의 인터커넥트들(627b)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 2 부분(예를 들어, 270b, 270c)은 복수의 인터커넥트들(627b)의 두께보다 큰 제 2 두께를 포함할 수도 있다.
전술한 바와 같이, 집적 디바이스(208)는 복수의 솔더 인터커넥트들(280)을 통해 기판(602)에 결합된다. 복수의 솔더 인터커넥트들(280)은 복수의 솔더 인터커넥트들(280a) 및 복수의 솔더 인터커넥트들(280b)을 포함한다. 복수의 솔더 인터커넥트들(280a)은 기판(602)의 이스케이프 부분(224)에 위치된 인터커넥트들에 결합될 수도 있다. 복수의 솔더 인터커넥트들(280a)은 복수의 고밀도 인터커넥트들(627a)에 결합된다. 집적 디바이스(208)는, 기판(602)의 이스케이프 부분(224)과 수직으로 중첩되는 영역에서 기판(602)과 집적 디바이스(208) 사이에 보이드(275)가 존재하도록 기판(602)에 결합된다. 보이드는 고체 물질이 없는 적어도 하나의 영역일 수도 있다. 보이드는 캐비티를 포함할 수도 있다. 보이드는 기체 (예를 들어, 공기) 에 의해 점유될 수도 있다. 보이드(275)에서, 복수의 솔더 인터커넥트들(280a)로부터의 적어도 하나의 솔더 인터커넥트는 솔더 레지스트 레이어(270)와 측방향으로 접촉하지 않을 수도 있다. 복수의 솔더 인터커넥트들(280b)은 기판(602)의 비-이스케이프 부분(226)에 위치된 인터커넥트들에 결합될 수도 있다. 복수의 솔더 인터커넥트들(280b)은 복수의 인터커넥트들(627b)에 결합된다. 복수의 솔더 인터커넥트들(280b)은 솔더 레지스트 레이어(270)와 측방향으로 접촉할 수도 있다. 복수의 솔더 인터커넥트들(290)이 기판(602)의 제 2 표면에 결합된다. 복수의 솔더 인터커넥트들(290)은 집적 디바이스(208)에 측방향으로 위치될 수도 있다.
도 3 및 도 6에 도시된 바와 같이, 기판(예를 들어, 302, 602)은 적어도 하나의 유전체 레이어(예를 들어, 322, 324, 326, 328, 622, 626), 복수의 인터커넥트들(예를 들어, 327, 627), 솔더 레지스트 레이어(250) 및 솔더 레지스트 레이어(270)를 포함한다. 솔더 레지스트 레이어(250)는 기판(예를 들어, 302, 602)의 제 1 표면 상에 위치될 수도 있다. 솔더 레지스트 레이어(270)는 기판(예를 들어, 302, 602)의 제 2 표면 상에 위치될 수도 있다. 복수의 인터커넥트들(예를 들어, 327, 627)로부터의 일부 인터커넥트들은 솔더 레지스트 레이어(270)에 매립될 수도 있다. 예를 들어, 복수의 인터커넥트들(예를 들어, 327, 627)은 복수의 고밀도 인터커넥트들(예를 들어, 327a, 627a) 및 복수의 인터커넥트들(예를 들어, 327b, 627b)을 포함할 수도 있다. 복수의 고밀도 인터커넥트들(예를 들어, 327a, 627a) 및 복수의 인터커넥트들(예를 들어, 327b, 627b)은 서로 동일 평면 상에 있을 수도 있다. 복수의 고밀도 인터커넥트들(예를 들어, 327a, 627a) 및 복수의 인터커넥트들(예를 들어, 327b, 627b)은 기판(예를 들어, 302, 602)의 동일한 금속 레이어 상에 위치될 수도 있다. 복수의 고밀도 인터커넥트들(예를 들어, 327a, 627a) 및 복수의 인터커넥트들(예를 들어, 327b, 627b)은 솔더 레지스트 레이어(270)에 매립된다. 기판(예를 들어, 302, 602)은 이스케이프 부분(224) 및 비-이스케이프 부분(226)을 포함할 수도 있다. 복수의 고밀도 인터커넥트들(예를 들어, 327a, 627a)은 기판(예를 들어, 302, 602)의 이스케이프 부분(224)에 위치될 수도 있다. 일부 구현예들에서, 복수의 고밀도 인터커넥트들(예컨대, 327a, 627a)은 복수의 인터커넥트들(예컨대, 327b, 627b)의 최소 폭 및 최소 간격보다 더 낮은 최소 폭 및 최소 간격을 가질 수도 있다. 예를 들어, 복수의 고밀도 인터커넥트들(327a, 627a)은 (i) 8 마이크로미터의 최소 폭 및 (ii) 10 마이크로미터의 최소 간격을 갖는 인터커넥트들을 포함할 수도 있고, 복수의 인터커넥트들(327b, 627b)은 (i) 20 마이크로미터의 최소 폭 및 (ii) 25 마이크로미터의 최소 간격을 갖는 인터커넥트들을 포함할 수도 있다.
일부 구현들에서, 복수의 고밀도 인터커넥트들(예를 들어, 327a, 627a)은 복수의 인터커넥트들(예를 들어, 327b, 627b)의 표면 거칠기보다 낮은 표면 거칠기를 가질 수도 있다. 일부 구현들에서, 복수의 인터커넥트들(예를 들어, 327b, 627b)은 복수의 고밀도 인터커넥트들(예를 들어, 327a, 627a)의 표면 거칠기보다 큰 표면 거칠기를 가질 수도 있다. 예를 들어, 복수의 고밀도 인터커넥트들(예를 들어, 327a, 627a)은 대략 0.2 내지 0.5 마이크로미터 범위의 표면 거칠기를 포함할 수도 있고, 복수의 인터커넥트들(예를 들어, 327b, 627b)은 대략 0.6 내지 0.8 마이크로미터 범위의 표면 거칠기를 포함할 수도 있다. 이하에서 더 설명되는 바와 같이, 표면 거칠기의 차이는 기판의 부분들 상에서 수행되는 샌드 블라스팅에 기인할 수도 있다.
용어 "고밀도 인터커넥트(들)"는 인터커넥트(들)가 기판의 다른 부분들에서 인터커넥트들(예를 들어, 코어 인터커넥트들)의 최소 라인(예를 들어, 폭), 최소 간격 및/또는 최소 피치보다 더 낮은 최소 라인(예를 들어, 폭), 최소 간격 및/또는 최소 피치를 갖는 것을 의미할 수도 있다. 복수의 고밀도 인터커넥트들(예를 들어, 222a, 327a, 627a)은 고밀도 상호연결(high-density interconnection)을 위한 수단일 수도 있다. 복수의 인터커넥트들(예를 들어, 222b, 327b, 627b)은 상호연결을 위한 수단일 수도 있다.
집적 디바이스 (예컨대, 204, 208) 는 다이 (예컨대, 반도체 베어 다이) 를 포함할 수도 있다. 집적 디바이스는 라디오 주파수 (radio frequency; RF) 디바이스, 수동 디바이스, 필터, 커패시터, 인덕터, 안테나, 송신기, 수신기, GaAs 기반 집적 디바이스, 표면 탄성파 (SAW) 필터들, 벌크 탄성파 (BAW) 필터, 발광 다이오드 (LED) 집적 디바이스, 실리콘 (Si) 기반 집적 디바이스, 실리콘 카바이드 (SiC) 기반 집적 디바이스, 프로세서, 메모리 및/또는 이들의 조합들을 포함할 수도 있다. 집적 디바이스 (예컨대, 204) 는 적어도 하나의 전자 회로 (예컨대, 제 1 전자 회로, 제 2 전자 회로 등) 를 포함할 수도 있다.
패키지(예를 들어, 200, 300, 600)는 라디오 주파수(RF) 패키지로 구현될 수도 있다. 상기 RF 패키지는 RFFE(Radio Frequency Front End Package)일 수도 있다. 패키지(예를 들어, 200, 300, 600)는 WiFi(Wireless Fidelity) 통신 및/또는 셀룰러 통신(예를 들어, 2G, 3G, 4G, 5G)을 제공하도록 구성될 수도 있다. 패키지들 (예를 들어, 200, 300, 600) 은 GSM (Global System for Mobile Communications), UMTS (Universal Mobile Telecommunications System), 및/또는 LTE (Long-Term Evolution) 를 지원하도록 구성될 수도 있다. 패키지들(예를 들어, 200, 300, 600)은 상이한 주파수들 및/또는 통신 프로토콜들을 갖는 신호들을 송신 및 수신하도록 구성될 수도 있다.
다양한 고밀도 인터커넥트들을 포함하는 다양한 기판들을 설명하였고, 이제 솔더 레지스트 레이어 내에 매립된 고밀도 인터커넥트들을 포함하는 기판을 제조하기 위한 시퀀스가 설명될 것이다. 아래에 나타낸 바와 같이, 본 개시에 설명된 기판들은 기판의 이스케이프 부분에서 낮은 짧은 위험을 갖는 저비용 기판, 고 신뢰성 기판을 제공한다. 또한, 기판은 더 짧은 제조 프로세스를 사용하여 제조될 수도 있으며, 이는 기판의 비용을 감소시키는 것을 돕는다.
솔더 레지스트 레이어에 매립된 고밀도 인터커넥트들을 포함하는 기판을 제조하기 위한 예시적인 시퀀스
도 7a 내지 도 7f는 솔더 레지스트 레이어에 매립된 고밀도 인터커넥트들을 포함하는 기판을 제공하거나 제조하기 위한 예시적인 시퀀스를 예시한다. 일부 구현들에서, 도 7a 내지 도 7f의 시퀀스는 도 3의 기판(302), 또는 본 개시에서 설명된 기판들 중 임의의 기판을 제공하거나 제조하기 위해 사용될 수도 있다.
도 7a 내지 도 7f 의 시퀀스가 기판을 제공 또는 제조하기 위한 시퀀스를 단순화 및/또는 명확화하기 위하여 하나 이상의 스테이지들을 결합할 수도 있음을 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경 또는 수정될 수도 있다. 일부 구현들에서, 프로세스들 중 하나 이상은 본 개시의 사상으로부터 일탈함 없이 대체 또는 치환될 수도 있다. 상이한 구현들이 기판을 상이하게 제조할 수도 있다.
도 7a 에 도시된 바와 같이, 스테이지 1 은, 코어 레이어 (320) 가 제공된 후의 상태를 예시한다. 코어 레이어 (320) 는 수지를 갖는 유리 또는 유리 섬유를 포함할 수도 있다. 하지만, 코어 레이어 (320) 는 상이한 재료들을 포함할 수도 있다. 코어 레이어 (320) 는 상이한 두께들을 가질 수도 있다.
스테이지 2 는, 복수의 캐비티들 (710) 이 코어 레이어 (320) 에 형성된 후의 상태를 예시한다. 복수의 캐비티들 (710) 은 레이저 프로세스 및/또는 드릴링 프로세스를 통해 형성될 수도 있다. 복수의 캐비티들 (710) 은 코어 레이어 (320) 를 통해 이동할 수도 있다.
스테이지 3 는, 복수의 코어 인터커넥트들이 복수의 캐비티들 (710) 에 형성된 후의 상태를 예시한다. 예를 들어, 제 1 복수의 코어 인터커넥트들(321)이 복수의 캐비티들(710) 내에 형성될 수도 있다. 제 1 복수의 코어 인터커넥트들(321)을 형성하기 위해 도금 프로세스가 사용될 수도 있다. 그러나, 상이한 구현들은 제 1 복수의 코어 인터커넥트들(321)을 형성하기 위해 상이한 프로세스들을 사용할 수도 있다. 제 1 복수의 코어 인터커넥트들(321)은 코어 레이어(320)에 위치된 코어 비아들을 포함할 수도 있다.
스테이지 4는 복수의 인터커넥트들(762)이 코어 레이어(320)의 제 1 표면(예를 들어, 상부 표면) 위에 형성된 후의 상태를 예시한다. 복수의 인터커넥트들(762)은 제 1 복수의 코어 인터커넥트들(321)에 결합될 수도 있다. 스테이지 4는 또한, 복수의 인터커넥트들 (764) 이 코어 레이어 (320) 의 제 2 표면 (예컨대, 하부 표면) 위에 형성된 후의 상태를 예시한다. 복수의 인터커넥트들(764)은 제 1 복수의 코어 인터커넥트들(321)에 결합될 수도 있다. 패터닝 프로세스, 스트리핑 프로세스 및/또는 도금 프로세스가, 복수의 인터커넥트들 (762) 및 복수의 인터커넥트들 (764) 을 형성하는데 사용될 수도 있다.
도 7b 에 도시된 바와 같이, 스테이지 5 는, 유전체 레이어 (322) 가 코어 레이어 (320) 의 제 1 표면 위에 형성되고 유전체 레이어 (326) 가 코어 레이어 (320) 의 제 2 표면 위에 형성된 후의 상태를 예시한다. 디포지션(deposition) 프로세스 및/또는 적층 프로세스가, 유전체 레이어들 (322 및 326) 을 형성하는데 사용될 수도 있다. 유전체 레이어들 (322 및 326) 은, 프리프레그 (예컨대, 프리프레그 레이어들) 를 포함할 수도 있다.
스테이지 6 은, 복수의 캐비티들 (770) 이 유전체 레이어 (322) 에 형성되고 복수의 캐비티들 (771) 이 유전체 레이어 (326) 에 형성된 후의 상태를 예시한다. 레이저 프로세스 (예컨대, 레이저 드릴링, 레이저 어블레이션) 가, 복수의 캐비티들 (770) 및 복수의 캐비티들 (771) 을 형성하는데 사용될 수도 있다.
스테이지 7 은, 복수의 인터커넥트들 (772) 이 유전체 레이어 (322) 및 복수의 캐비티들 (770) 위에 형성되고 그들에 결합된 후의 상태를 예시한다. 복수의 인터커넥트들 (772) 은 복수의 인터커넥트들 (762) 에 결합될 수도 있다. 스테이지 11 은 또한, 복수의 인터커넥트들 (774) 이 유전체 레이어 (326) 및 복수의 캐비티들 (771) 위에 형성되고 그들에 결합된 후의 상태를 예시한다. 복수의 인터커넥트들 (774) 은 복수의 인터커넥트들 (764) 에 결합될 수도 있다. 패터닝 프로세스, 스트리핑 프로세스 및/또는 도금 프로세스가, 복수의 인터커넥트들 (772) 및 복수의 인터커넥트들 (774) 을 형성하는데 사용될 수도 있다.
도 7c 에 도시된 바와 같이, 스테이지 8 는, 유전체 레이어 (324) 가 유전체 레이어 (322) 의 제 1 표면 위에 형성되고 그에 결합되며 유전체 레이어 (328) 가 유전체 레이어 (326) 의 제 2 표면 위에 형성되고 그에 결합된 후의 상태를 예시한다. 디포지션 프로세스 및/또는 적층 프로세스가, 유전체 레이어들 (324 및 328) 을 형성하는데 사용될 수도 있다. 유전체 레이어들 (324 및 328) 은, 프리프레그 (예컨대, 프리프레그 레이어들) 를 포함할 수도 있다.
스테이지 9 은, 복수의 캐비티들 (780) 이 유전체 레이어 (324) 에 형성되고 복수의 캐비티들 (781) 이 유전체 레이어 (328) 에 형성된 후의 상태를 예시한다. 레이저 프로세스 (예컨대, 레이저 드릴링, 레이저 어블레이션) 가, 복수의 캐비티들 (780) 및 복수의 캐비티들 (781) 을 형성하는데 사용될 수도 있다.
도 7d 에 도시된 바와 같이, 스테이지 10 은, 복수의 인터커넥트들 (782) 이 유전체 레이어 (324) 및 복수의 캐비티들 (780) 위에 형성되고 그들에 결합된 이후의 상태를 예시한다. 복수의 인터커넥트들 (782) 은 복수의 인터커넥트들 (772) 에 결합될 수도 있다. 스테이지 10 은 또한, 복수의 인터커넥트들 (784) 이 유전체 레이어 (328) 및 복수의 캐비티들 (781) 위에 형성되고 그들에 결합된 후의 상태를 예시한다. 복수의 인터커넥트들 (784) 은 복수의 인터커넥트들 (774) 에 결합될 수도 있다. 패터닝 프로세스, 스트리핑 프로세스 및/또는 도금 프로세스가, 복수의 인터커넥트들 (782) 및 복수의 인터커넥트들 (784) 을 형성하는데 사용될 수도 있다. 추가적인 유전체 레이어들 및 추가적인 인터커넥트들이, 위에서 설명된 바와 같이, 도 7c 내지 도 7d의 스테이지들 8-10을 반복함으로써 형성될 수도 있다는 것이 주목된다.
스테이지 11 은, (i) 솔더 레지스트 레이어 (250) 가 유전체 레이어 (324) 위에 형성되고 (ii) 솔더 레지스트 레이어 (270) 가 유전체 레이어 (328) 위에 형성된 후의 상태를 예시한다. 디포지션 프로세스가, 솔더 레지스트 레이어 (250) 및 솔더 레지스트 레이어 (270) 에 사용될 수도 있다.
스테이지 12는, 도 7e에 도시된 바와 같이, 건식 필름(dry film)(720)이 솔더 레지스트 레이어(270) 위에 형성되어, 솔더 레지스트 레이어(270)의 일부를 덮고 솔더 레지스트 레이어(270)의 일부를 노출시킨 후의 상태를 도시한다.
스테이지 13은 솔더 레지스트 레이어(270)의 노출된 부분이 부분적으로 제거된 후의 상태를 예시한다. 예를 들어, 스테이지 13에 도시된 바와 같이, 솔더 레지스트 레이어(270)의 부분들은, 나머지 솔더 레지스트 레이어(270)의 두께가 고밀도 인터커넥트들(327a)의 두께와 동일하거나 그보다 작도록 제거될 수도 있다. 일부 구현들에서, 솔더 레지스트 레이어(270)의 일부 부분들은 복수의 고밀도 인터커넥트들(327a)의 두께보다 더 낮은 두께를 가질 수도 있다. 일부 구현들에서, 솔더 레지스트 레이어(270)의 일부 부분들은 복수의 고밀도 인터커넥트들(327a)의 두께와 동일한 두께를 가질 수도 있다. 솔더 레지스트 레이어(270)의 일부를 제거하기 위하여 샌드 블라스팅 프로세스가 이용될 수도 있다. 솔더 레지스트 레이어(270)의 부분들을 제거하는 것은 기판(302)의 이스케이프 부분(224)에서의 솔더 레지스트 레이어(270)의 부분들을 박형화하는 것을 포함할 수도 있다. 샌드 블라스팅 공정의 하나의 효과는 복수의 고밀도 인터커넥트들(327a)의 표면이 복수의 인터커넥트들(327b)의 표면보다 낮은 표면 거칠기를 갖는다는 것이다.
스테이지 14는, 도 7f에 도시된 바와 같이, 기판(302)을 남기고 건식 필름(720)이 제거된 후의 상태를 도시한다. 전술한 바와 같이, 기판(302)은 제 1 표면 및 제 2 표면을 포함하는 코어 레이어(320), 코어 레이어의 제 1 표면 위에 위치된 적어도 하나의 제 1 유전체 레이어(예를 들어, 322), 코어 레이어(320)의 제 2 표면 위에 위치된 적어도 하나의 제 2 유전체 레이어(예를 들어, 326), 적어도 하나의 제 2 유전체 레이어(326)의 표면 위에 위치된 복수의 고밀도 인터커넥트들(327a), 적어도 하나의 제 2 유전체 레이어(326)의 표면 위에 위치된 복수의 인터커넥트들(327b), 및 적어도 하나의 제 2 유전체 레이어(326)의 표면 위에 위치된 솔더 레지스트 레이어(270)를 포함한다. 복수의 고밀도 인터커넥트들(327a)은 복수의 인터커넥트들(327b)과 동일 평면 상에 있다. 복수의 고밀도 인터커넥트들(327a) 및 복수의 인터커넥트들(327b)은 기판의 동일한 금속 레이어 상에 위치될 수도 있다. 솔더 레지스트 레이어(270)는 제 1 두께 및 제 2 두께를 포함한다. 복수의 고밀도 인터커넥트들(327a)과 접촉하고 있는 솔더 레지스트 레이어(270)의 제 1 부분은 복수의 고밀도 인터커넥트들(327a)의 두께와 같거나 그보다 작은 제 1 두께를 포함한다. 복수의 인터커넥트들(327b)과 접촉하는 솔더 레지스트 레이어 부분(270b)의 제 2 부분은 복수의 인터커넥트들(327b)의 두께보다 큰 제 2 두께를 포함한다.
솔더 레지스트 레이어에 매립된 고밀도 인터커넥트들을 포함하는 기판을 제조하기 위한 방법의 예시적인 흐름도
일부 구현들에서, 기판을 제조하는 것은 수개의 프로세스들을 포함한다. 도 8 은, 기판을 제공 또는 제조하기 위한 방법 (800) 의 예시적인 흐름도를 나타낸다. 일부 구현들에서, 도 8 의 방법 (800) 은 도 2 의 기판을 제공 또는 제조하는데 사용될 수도 있다. 예를 들어, 도 8 의 방법은 기판 (202) 을 제조하는데 사용될 수도 있다. 그러나, 도 8의 방법은, 예를 들어, 도 3 및 도 6의 기판들과 같은 본 개시에서의 임의의 기판을 제조하는 데 사용될 수도 있다.
도 8 의 방법이 기판을 제공 또는 제조하기 위한 방법을 단순화 및/또는 명확화하기 위하여 하나 이상의 프로세스들을 결합할 수도 있음을 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경 또는 수정될 수도 있다.
그 방법은 (805 에서) 코어 레이어 (예컨대, 320) 를 제공한다. 코어 레이어 (320) 는 수지를 갖는 유리 또는 유리 섬유를 포함할 수도 있다. 하지만, 코어 레이어 (320) 는 상이한 재료들을 포함할 수도 있다. 코어 레이어 (320) 는 상이한 두께들을 가질 수도 있다. 도 7a 의 스테이지 1 은, 제공되는 코어 레이어의 일 예를 예시한다.
방법은 (810에서) 코어 레이어에 복수의 캐비티들(예를 들어, 710)을 형성한다. 레이저 프로세스 또는 드릴링 프로세스가, 캐비티들을 형성하는데 사용될 수도 있다. 복수의 캐비티들은 코어 레이어 (320) 를 통해 이동할 수도 있다. 도 7a의 스테이지 2 는 코어 레이어에 캐비티들을 형성하는 예들을 예시한다.
방법은 (815에서) 복수의 캐비티들(예를 들어, 710) 내에 복수의 코어 인터커넥트(예를 들어, 321)을 형성한다. 예를 들어, 제 1 복수의 코어 인터커넥트들(321)이 복수의 캐비티들(710) 내에 형성될 수도 있다. 제 1 복수의 코어 인터커넥트들(321)을 형성하기 위해 도금 프로세스가 사용될 수도 있다. 그러나, 상이한 구현들은 제 1 복수의 코어 인터커넥트들(321)을 형성하기 위해 상이한 프로세스들을 사용할 수도 있다. 제 1 복수의 코어 인터커넥트들(321)은 코어 레이어(320)에 위치된 코어 비아들을 포함할 수도 있다. 도 7a 의 스테이지 3 는 코어 레이어에 위치된 코어 인터커넥트들의 일 예를 예시한다.
그 방법은 (820 에서) 코어 레이어의 제 1 표면 및 코어 레이어 (예컨대, 320) 의 제 2 표면 위에 복수의 인터커넥트들 (예컨대, 325, 327) 및 적어도 하나의 유전체 레이어 (예컨대, 322, 324) 를 형성한다. 패터닝 프로세스, 스트리핑 프로세스 및/또는 도금 프로세스가, 복수의 인터커넥트들을 형성하는데 사용될 수도 있다. 레이저 프로세스 (예컨대, 레이저 드릴링, 레이저 어블레이션) 가, 유전체 레이어에 복수의 캐비티들을 형성하는데 사용될 수도 있다. 디포지션 프로세스 및/또는 적층 프로세스가 적어도 하나의 유전체 레이어를 형성하는데 사용될 수도 있다. 적어도 하나의 유전체 레이어는 프리프레그 (예컨대, 프리프레그 레이어) 를 포함할 수도 있다. 도 7b 내지 도 7d 의 스테이지들 5-10 은 복수의 인터커넥트들 및 적어도 하나의 유전체 레이어 (예컨대, 프리프레그) 를 형성하는 예들을 예시한다.
그 방법은 (825 에서) 유전체 레이어의 제 1 표면 위에 적어도 하나의 솔더 레지스트 레이어 (예컨대, 250) 를 그리고 유전체 레이어의 제 2 표면 위에 적어도 하나의 솔더 레지스트 레이어 (예컨대, 270) 를 형성한다. 솔더 레지스트 레이어(250) 및 솔더 레지스트 레이어(270)를 형성하기 위하여 디포지션 프로세스를 이용할 수도 있다. 도 7d 의 스테이지 11 은 유전체 레이어들 위에 솔더 레지스트 레이어들을 형성하는 일 예를 예시한다.
방법은 (830에서) 솔더 레지스트 레이어(예를 들어, 270)의 부분들을 제거한다. 솔더 레지스트 레이어의 부분들을 제거하는 단계는 솔더 레지스트 레이어의 부분들을 박형화하는 단계를 포함할 수도 있다. 일부 구현들에서, 솔더 레지스트 레이어(270)의 일부 부분들은 복수의 고밀도 인터커넥트들(327a)의 두께보다 더 낮은 두께를 가질 수도 있다. 일부 구현들에서, 솔더 레지스트 레이어(270)의 일부 부분들은 복수의 고밀도 인터커넥트들(327a)의 두께와 동일한 두께를 가질 수도 있다. 상이한 구현들은 솔더 레지스트 레이어의 부분들을 제거하기 위해 상이한 프로세스들을 사용할 수도 있다. 솔더 레지스트 레이어(270)의 일부를 제거하기 위하여 샌드 블라스팅 프로세스가 이용될 수도 있다. 솔더 레지스트 레이어(270)의 부분들을 제거하는 것은 기판(302)의 이스케이프 부분(224)에서의 솔더 레지스트 레이어(270)의 부분들을 박형화하는 것을 포함할 수도 있다. 솔더 레지스트 레이어의 부분들을 제거하는 것은 건식 필름을 도포하는 것 및 노출된(예를 들어, 건식 필름이 없는) 솔더 레지스트 레이어의 부분들에 대해 샌드 블라스팅을 수행하는 것을 포함할 수도 있다. 샌드 블라스팅이 완료되면, 건식 필름을 제거할 수도 있다. 샌드 블라스팅 공정의 하나의 효과는 복수의 고밀도 인터커넥트들(327a)의 표면이 복수의 인터커넥트들(327b)의 표면보다 낮은 표면 거칠기를 갖는다는 것이다. 도 7e 내지 도 7f의 스테이지들 12-14 는 솔더 레지스트 레이어의 부분들을 제거하는 예를 예시한다.
방법은 (835에서) 복수의 솔더 인터커넥트들(예를 들어, 290)을 기판(예를 들어, 202, 302, 602)에 결합할 수도 있다. 예를 들어, 리플로우 프로세스가, 복수의 솔더 인터커넥트들 (290) 을 기판 (202) 의 복수의 인터커넥트들 (327) 에 결합하는데 사용될 수도 있다.
솔더 레지스트 레이어에 매립된 고밀도 인터커넥트들을 포함하는 기판을 포함하는 패키지를 제조하기 위한 예시적인 시퀀스
도 9a 내지 도 9b는 솔더 레지스트 레이어에 매립된 고밀도 인터커넥트들을 포함하는 기판을 포함하는 패키지를 제공하거나 제조하기 위한 예시적인 시퀀스를 예시한다. 일부 구현들에서, 도 9a 내지 도 9b의 시퀀스는 도 6의 패키지(600), 또는 본 개시에서 설명된 패키지들 중 임의의 패키지를 제공하거나 제조하기 위해 사용될 수도 있다.
도 9a 내지 도 9b 의 시퀀스는 패키지를 제공 또는 제조하기 위한 시퀀스를 단순화 및/또는 명료화하기 위해 하나 이상의 스테이지들을 결합할 수도 있음에 유의해야 한다. 일부 구현들에서, 프로세스들의 순서는 변경 또는 수정될 수도 있다. 일부 구현들에서, 프로세스들 중 하나 이상은 본 개시의 사상으로부터 일탈함 없이 대체 또는 치환될 수도 있다. 상이한 구현들은 패키지를 상이하게 제조할 수도 있다.
스테이지 1은, 도 9a에 도시된 바와 같이, 기판(602)이 제공된 후의 상태를 도시한다. 기판(602)은 도 7a-7f에서 설명된 프로세스를 사용하여 제공될 수도 있다. 기판(602)은 솔더 레지스트 레이어 내에 위치된(예를 들어, 매립된) 인터커넥트들을 포함한다. 솔더 레지스트 레이어 내에 위치된 인터커넥트들 중 일부는 인터커넥트들과 접촉하고 있는 솔더 레지스트 레이어의 두께와 같거나 더 큰 두께를 가질 수도 있다.
스테이지 2 는 집적 디바이스 (204) 가 복수의 솔더 인터커넥트들 (240) 을 통해 기판 (602) 에 결합된 후의 상태를 나타낸다. 기판(602)의 제 1 표면 위에 집적 디바이스(204)를 배치하기 위해 픽 앤 플레이스 프로세스(pick and place process)가 사용될 수도 있다. 솔더 리플로우 프로세스가 집적 디바이스(204)를 기판(602)에 결합하는데 사용될 수도 있다.
스테이지 3은, 도 9b에 도시된 바와 같이, 집적 디바이스(208)가 복수의 솔더 인터커넥트들(280)을 통해 기판(602)에 결합된 후의 상태를 예시한다. 기판(602)의 제 2 표면 위에 집적 디바이스(208)를 배치하기 위해 픽 앤 플레이스 프로세스가 사용될 수도 있다. 솔더 리플로우 프로세스가 집적 디바이스(208)를 기판(602)에 결합하는데 사용될 수도 있다.
스테이지 4는 복수의 솔더 인터커넥트들(290)이 기판(602)에 결합된 상태를 예시한다. 복수의 솔더 인터커넥트들(290)을 기판(602)에 결합시키기 위해 솔더 리플로우 프로세스가 사용될 수도 있다. 스테이지 4는 기판(602), 집적 디바이스(204) 및 집적 디바이스(208)를 포함하는 패키지(600)를 예시할 수도 있다. 스테이지 4 후에 또는 스테이지 4 전에, 캡슐화 층(예를 들어, 209)이 기판(602)의 제 1 표면 위에 형성될 수도 있다. 캡슐화 층은 집적 디바이스(204)를 캡슐화할 수도 있다. 캡슐화 층(209)은 몰드, 수지 및/또는 에폭시를 포함할 수도 있다. 캡슐화 층(209)은 캡슐화를 위한 수단일 수도 있다. 캡슐화 층을 형성하기 위해 압축 및 전사 성형 공정, 시트 성형 공정 또는 액상 성형 공정이 사용될 수도 있다.
예시적인 전자 디바이스들
도 10은 전술한 디바이스, 집적 디바이스, 집적 회로(IC) 패키지, 집적 회로(IC) 디바이스, 반도체 디바이스, 집적 회로, 다이, 인터포저, 패키지, 패키지-온-패키지(PoP), 시스템 인 패키지(SiP), 또는 시스템 온 칩(SoC) 중 임의의 것과 통합될 수도 있는 다양한 전자 디바이스들을 예시한다. 예를 들어, 모바일 폰 디바이스(1002), 랩톱 컴퓨터 디바이스(1004), 고정 위치 단말 디바이스(1006), 웨어러블 디바이스(1008), 또는 자동차(1010)는 본 명세서에 설명된 바와 같은 디바이스(1000)를 포함할 수도 있다. 디바이스(1000)는, 예를 들어, 본 명세서에 설명된 디바이스들 및/또는 집적 회로(IC) 패키지들 중 임의의 것일 수도 있다. 도 10에 예시된 디바이스들(1002, 1004, 1006 및 1008) 및 차량(1010)은 단지 예시적이다. 다른 전자 디바이스들은 또한, 모바일 디바이스들, 핸드헬드 개인용 통신 시스템들 (PCS) 유닛들, 휴대용 데이터 유닛들, 예컨대, 개인용 디지털 보조기들, 글로벌 포지셔닝 시스템 (GPS) 가능형 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 예컨대, 계측 판독 장비, 통신 디바이스들, 스마트폰들, 태블릿 컴퓨터들, 컴퓨터들, 웨어러블 디바이스들 (예컨대, 시계, 안경), 사물 인터넷 (IoT) 디바이스들, 서버들, 라우터들, 자동차 차량들 (예컨대, 자율 차량들) 에서 구현된 전자 디바이스들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 취출하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함하는 디바이스들 (예컨대, 전자 디바이스들) 의 그룹을 포함하지만 이에 한정되지 않는 디바이스 (1000) 를 특징으로 할 수도 있다.
도 2 내지 도 6, 도 7a 내지 도 7f, 도 8, 도 9a 내지 도 9b 및/또는 도 10 에 예시된 컴포넌트들, 프로세스들, 특징들, 및/또는 기능들 중 하나 이상은 단일 컴포넌트, 프로세스, 특징, 또는 기능으로 재배열 및/또는 결합되거나, 또는 수개의 컴포넌트들, 프로세스들, 또는 기능들로 구현될 수도 있다. 추가적인 요소들, 컴포넌트들, 프로세스들, 및/또는 기능들이 또한 본 개시로부터 벗어나지 않고 추가될 수도 있다. 또한, 도 2 내지 도 6, 도 7a 내지 도 7f, 도 8, 도 9a 내지 도 9b 및/또는 도 10 및 본 개시에서의 그것의 대응하는 설명은 다이들 및/또는 IC들에 제한되지 않는다는 것에 유의해야 한다. 일부 구현들에서, 도 2 내지 도 6, 도 7a 내지 도 7f, 도 8, 도 9a 내지 도 9b 및/또는 도 10 및 그것의 대응하는 설명은 디바이스들 및/또는 집적 디바이스들을 제조, 형성, 제공 및/또는 생성하기 위해 사용될 수도 있다. 일부 구현들에서, 디바이스는 다이, 집적 디바이스, 집적 수동 디바이스(IPD), 다이 패키지, 집적 회로(IC) 디바이스, 디바이스 패키지, 집적 회로(IC) 패키지, 웨이퍼, 반도체 디바이스, 패키지-온-패키지(PoP) 디바이스, 방열 디바이스 및/또는 인터포저를 포함할 수도 있다.
본 개시에서의 도면들은 다양한 부분들, 컴포넌트들, 오브젝트들, 디바이스들, 패키지들, 집적 디바이스들, 집적 회로들, 및/또는 트랜지스터들의 실제 표현들 및/또는 개념적 표현들을 나타낼 수도 있다는 것에 유의한다. 일부 경우들에서, 도면들은 스케일링되지 않을 수도 있다. 일부 경우들에서, 명료성을 위해, 모든 컴포넌트들 및/또는 부분들이 나타내어지지 않을 수도 있다. 일부 경우들에서, 도면들에서 다양한 부분들 및/또는 컴포넌트들의 포지션, 위치, 사이즈들 및/또는 형상들은 예시적일 수도 있다. 일부 구현들에서, 도면들에서의 다양한 컴포넌트들 및/또는 부분들은 선택적일 수도 있다.
"예시적" 이라는 단어는 "예, 실례, 또는 예시의 역할을 하는 것" 을 의미하는 것으로 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에서 설명된 임의의 구현 또는 양태는 본 개시의 다른 양태들에 비해 반드시 바람직하다거나 이로운 것으로서 해석될 필요는 없다. 유사하게, 용어 "양태들" 은 본 개시의 모든 양태들이 논의된 특징, 이점 또는 동작 모드를 포함해야 함을 요구하지는 않는다. 용어 "결합된" 은 2개의 오브젝트들 간의 직접 또는 간접 결합 (예컨대, 기계적 결합) 을 지칭하도록 본 명세서에서 사용된다. 예를 들어, 오브젝트 A 가 물리적으로 오브젝트 B 를 접촉하고 오브젝트 B 가 오브젝트 C 를 접촉하면, 오브젝트들 A 및 C 는, 서로 물리적으로 직접 접촉하지 않더라도, 서로 결합된 것으로 여전히 간주될 수도 있다. 용어 "전기적으로 결합됨” 은, 전류 (예컨대, 신호, 전력, 접지) 가 2개의 오브젝트들 사이에서 이동할 수도 있도록 2개의 오브젝트들이 직접 또는 간접적으로 함께 결합됨을 의미할 수도 있다. 전기적으로 결합되는 2 개의 오브젝트들은 2 개의 오브젝트들 사이에서 이동하는 전류를 가질 수도 있거나 갖지 않을 수도 있다. 용어들 "제 1", "제 2", "제 3" 및 "제 4” (및/또는 제 4 이상의 임의의 것) 의 사용은 임의적이다. 설명된 컴포넌트들의 임의의 것은 제 1 컴포넌트, 제 2 컴포넌트, 제 3 컴포넌트 또는 제 4 컴포넌트일 수도 있다. 예를 들어, 제 2 컴포넌트로 지칭되는 컴포넌트는 제 1 컴포넌트, 제 2 컴포넌트, 제 3 컴포넌트 또는 제 4 컴포넌트일 수도 있다. 용어 "캡슐화” 는, 오브젝트가 다른 오브젝트를 부분적으로 캡슐화(encapsulate)하거나 완전히 캡슐화할 수도 있음을 의미한다. 용어 "상부" 및 "하부” 는 임의적이다. 상부에 위치되는 컴포넌트는 하부에 위치되는 컴포넌트 위에 위치될 수도 있다. 상부 컴포넌트는 하부 컴포넌트로 간주될 수도 있고, 그 역도 마찬가지이다. 본 개시에서 설명된 바와 같이, 제 2 컴포넌트 "위에" 위치되는 제 1 컴포넌트는, 하부 또는 상부가 어떻게 임의적으로 정의되는지에 의존하여, 제 1 컴포넌트가 제 2 컴포넌트 위에 또는 아래에 위치되는 것을 의미할 수도 있다. 다른 예에 있어서, 제 1 컴포넌트는 제 2 컴포넌트의 제 1 표면 위에 (예컨대, 상에) 위치될 수도 있고, 제 3 컴포넌트는 제 2 컴포넌트의 제 2 표면 위에 (예컨대, 아래에) 위치될 수도 있으며, 여기서, 제 2 표면은 제 1 표면에 대향한다. 다른 컴포넌트 위에 위치된 하나의 컴포넌트의 맥락에서 본 출원에서 사용된 바와 같은 용어 "위에” 는 다른 컴포넌트 상에 및/또는 다른 컴포넌트 내에 (예컨대, 컴포넌트의 표면 상에 또는 컴포넌트에 매립된) 있는 컴포넌트를 의미하는데 사용될 수도 있음을 추가로 유의한다. 따라서, 예를 들어, 제 2 컴포넌트 위에 있는 제 1 컴포넌트는, (1) 제 1 컴포넌트가 제 2 컴포넌트 위에 있지만 제 2 컴포넌트와 직접 접촉하지 않는 것, (2) 제 1 컴포넌트가 제 2 컴포넌트 상에(예를 들어, 그의 표면 상에) 있는 것, 및/또는 (3) 제 1 컴포넌트가 제 2 컴포넌트 내에(예를 들어, 그 내에 매립됨) 있는 것을 의미할 수도 있다. 제 2 컴포넌트 "내에" 위치되는 제 1 컴포넌트는 제 2 컴포넌트 내에 부분적으로 위치되거나 제 2 컴포넌트 내에 완전히 위치될 수도 있다. 본 개시에서 사용된 바와 같은, 용어 "약 '값 X'", 또는 "대략 값 X" 는 '값 X' 의 10 퍼센트 이내를 의미한다. 예를 들어, 약 1 또는대략 1 의 값은 0.9-1.1 의 범위에 있는 값을 의미한다.
일부 구현들에서, 인터커넥트(interconnect)는 2 개의 포인트들, 엘리먼트들, 및/또는 컴포넌트들 사이의 전기적 연결을 용이하게 하거나 허용하는 디바이스 또는 패키지의 엘리먼트 또는 컴포넌트이다. 일부 구현들에서, 인터커넥트는 트레이스, 비아, 패드, 필러, 재배선 금속 층, 및/또는 언더 범프 금속화(under bump metallization; UBM) 층을 포함할 수도 있다. 인터커넥트는 하나 이상의 금속 컴포넌트들(예를 들어, 시드 층 + 금속 층)을 포함할 수도 있다. 일부 구현들에서, 인터커넥트는 신호(예를 들어, 데이터 신호, 접지 또는 전력)에 대한 전기 경로를 제공하도록 구성될 수도 있는 전기 전도성 재료이다. 인터커넥트는 회로의 일부일 수도 있다. 인터커넥트는 하나보다 많은 엘리먼트 또는 컴포넌트를 포함할 수도 있다. 인터커넥트는 하나 이상의 인터커넥트들에 의해 정의될 수도 있다. 상이한 구현들은 인터커넥트들을 형성하기 위해 유사하거나 상이한 프로세스들을 사용할 수도 있다. 일부 구현들에서, 인터커넥트들을 형성하기 위해 화학적 기상 증착(CVD) 프로세스 및/또는 물리적 기상 증착(PVD) 프로세스가 제공된다. 예를 들어, 스퍼터링 프로세스, 스프레이 코팅, 및/또는 도금 프로세스가 인터커넥트들을 형성하기 위해 사용될 수도 있다.
또한, 본 명세서에 포함된 다양한 개시들이 플로우차트, 흐름도, 구조도, 또는 블록도로 묘사되는 프로세스로서 설명될 수도 있다는 것에 유의한다. 비록 플로우차트가 동작들을 순차적인 프로세스로서 기술할 수도 있지만, 동작들 중 다수는 병렬로 또는 동시에 수행될 수 있다. 부가적으로, 동작들의 순서는 재배열될 수도 있다. 프로세스는 그 동작들이 완료될 때 종료된다.
본 명세서에서 설명된 본 개시의 다양한 특징들은 본 개시로부터 벗어남 없이 상이한 시스템들에서 구현될 수 있다. 본 개시의 전술한 양태들은 단지 예들일 뿐 본 개시를 한정하는 것으로서 해석되지 않아야 함에 유의한다. 본 개시의 양태들의 설명은 예시적인 것으로 의도되며 청구항들의 범위를 한정하도록 의도되지 않는다. 이와 같이, 본 교시들은 다른 타입들의 장치들에 용이하게 적용될 수 있으며, 다수의 대안들, 수정들, 및 변동들은 당업자에게 명백할 것이다.

Claims (27)

  1. 기판으로서,
    상기 기판은,
    제 1 표면 및 제 2 표면을 포함하는 코어 레이어;
    상기 코어 레이어의 제 1 표면 위에 위치된 적어도 하나의 제 1 유전체 레이어;
    상기 코어 레이어의 제 2 표면 위에 위치된 적어도 하나의 제 2 유전체 레이어;
    상기 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 복수의 제 1 인터커넥트들;
    상기 적어도 하나의 제 2 유전체 레이어의 상기 표면 위에 위치된 복수의 제 2 인터커넥트들로서, 상기 복수의 제 2 인터커넥트들은 상기 복수의 제 1 인터커넥트들과 동일 평면 상에 있는, 상기 복수의 제 2 인터커넥트들; 및
    상기 적어도 하나의 제 2 유전체 레이어의 상기 표면 위에 위치된 솔더 레지스트 레이어를 포함하고,
    상기 솔더 레지스트 레이어는 제 1 두께 및 제 2 두께를 포함하고,
    상기 복수의 제 1 인터커넥트들과 접촉하는 상기 솔더 레지스트 레이어의 제 1 부분은 상기 복수의 제 1 인터커넥트들의 두께 이하인 상기 제 1 두께를 포함하고,
    상기 복수의 제 2 인터커넥트들과 접촉하는 상기 솔더 레지스트 레이어의 제 2 부분은 상기 복수의 제 2 인터커넥트들의 두께보다 큰 상기 제 2 두께를 포함하는, 기판.
  2. 제 1 항에 있어서,
    상기 복수의 제 1 인터커넥트들과 접촉하는 상기 솔더 레지스트 레이어의 상기 제 1 부분은 상기 복수의 제 1 인터커넥트들과와 접촉하는 상기 솔더 레지스트 레이어의 수직 단면을 포함하는, 기판.
  3. 제 1 항에 있어서,
    상기 복수의 제 1 인터커넥트들은 (i) 8 마이크로미터의 최소 폭 및 (ii) 10 마이크로미터의 최소 간격을 갖는 인터커넥트들을 포함하고,
    상기 복수의 제 2 인터커넥트들은 (i) 20 마이크로미터의 최소 폭 및 (ii) 25 마이크로미터의 최소 간격을 갖는 인터커넥트들을 포함하는, 기판.
  4. 제 1 항에 있어서,
    상기 복수의 제 1 인터커넥트들은 제 1 표면 거칠기를 포함하고,
    상기 복수의 제 2 인터커넥트들은 상기 제 1 표면 거칠기보다 큰 제 2 표면 거칠기를 포함하는, 기판.
  5. 제 1 항에 있어서,
    상기 복수의 제 1 인터커넥트들은 대략 0.2 내지 0.5 마이크로미터 범위의 표면 거칠기를 포함하는, 기판.
  6. 제 5 항에 있어서,
    상기 복수의 제 2 인터커넥트들은 대략 0.6 내지 0.8 마이크로미터 범위의 표면 거칠기를 포함하는, 기판.
  7. 제 1 항에 있어서,
    상기 복수의 제 1 인터커넥트들과 접촉하는 상기 솔더 레지스트 레이어의 상기 제 1 부분의 제 1 표면은 상기 복수의 제 1 인터커넥트들의 표면과 동일 평면 상에 있는, 기판.
  8. 제 1 항에 있어서,
    상기 복수의 제 1 인터커넥트들은 상기 기판의 집적 디바이스 이스케이프 부분에 위치되는, 기판.
  9. 제 1 항에 있어서,
    상기 솔더 레지스트 레이어는 상기 제 1 두께, 상기 제 2 두께 및 제 3 두께를 포함하고,
    상기 복수의 제 1 인터커넥트들과 접촉하는 상기 솔더 레지스트 레이어의 상기 제 1 부분은 상기 복수의 제 1 인터커넥트들의 두께와 동일한 상기 제 1 두께를 포함하고,
    상기 복수의 제 1 인터커넥트들과 접촉하는 상기 솔더 레지스트 레이어의 상기 제 1 부분은 상기 복수의 제 1 인터커넥트들의 두께보다 작은 상기 제 3 두께를 포함하는, 기판.
  10. 제 1 항에 있어서,
    상기 기판은 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인용 디지털 보조기, 고정 위치 단말기, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩톱 컴퓨터, 서버, 사물 인터넷 (IoT) 디바이스, 및 자동차 차량에서의 디바이스로 이루어진 그룹으로부터 선택된 디바이스에 통합되는, 기판.
  11. 장치로서,
    기판으로서,
    제 1 표면 및 제 2 표면을 포함하는 코어 레이어;
    상기 코어 레이어의 제 1 표면 위에 위치된 적어도 하나의 제 1 유전체 레이어;
    상기 코어 레이어의 제 2 표면 위에 위치된 적어도 하나의 제 2 유전체 레이어;
    상기 적어도 하나의 제 2 유전체 레이어의 표면 위에 위치된 고밀도 상호연결을 위한 수단;
    상기 적어도 하나의 제 2 유전체 레이어의 상기 표면 위에 위치된 상호연결용 수단으로서, 상기 상호연결용 수단은 상기 고밀도 상호연결을 위한 수단과 동일 평면 상에 있는, 상기 상호연결용 수단; 및
    상기 적어도 하나의 제 2 유전체 레이어의 상기 표면 위에 위치된 솔더 레지스트 레이어로서,
    상기 솔더 레지스트 레이어는 제 1 두께 및 제 2 두께를 포함하고,
    상기 고밀도 상호연결을 위한 수단에 접촉하는 상기 솔더 레지스트 레이어의 제 1 부분은 상기 고밀도 상호연결을 위한 수단의 두께 이하인 상기 제 1 두께를 포함하고,
    상기 상호연결용 수단에 접촉하는 상기 솔더 레지스트 레이어의 제 2 부분은 상기 상호연결용 수단의 두께보다 큰 상기 제 2 두께를 포함하는, 상기 솔더 레지스트 레이어
    를 포함하는, 상기 기판, 및
    상기 기판의 표면에 결합된 집적 디바이스로서, 상기 집적 디바이스는 솔더 상호연결을 위한 수단을 통해 상기 고밀도 상호연결을 위한 수단 및 상기 상호연결용 수단에 결합되는, 상기 집적 디바이스를 포함하는, 장치.
  12. 제 11 항에 있어서,
    상기 고밀도 상호연결을 위한 수단에 접촉하는 상기 솔더 레지스트 레이어의 상기 제 1 부분은 상기 고밀도 상호연결을 위한 수단에 접촉하는 상기 솔더 레지스트 레이어의 수직 단면을 포함하는, 장치.
  13. 제 11 항에 있어서,
    상기 고밀도 상호연결을 위한 수단은 (i) 8 마이크로미터의 최소 폭 및 (ii) 10 마이크로미터의 최소 간격을 갖는 인터커넥트들을 포함하고,
    상기 상호연결용 수단은 (i) 20 마이크로미터의 최소 폭 및 (ii) 25 마이크로미터의 최소 간격을 갖는 인터커넥트들을 포함하는, 장치.
  14. 제 11 항에 있어서,
    상기 고밀도 상호연결을 위한 수단은 제 1 표면 거칠기를 포함하고,
    상기 상호연결용 수단은 상기 제 1 표면 거칠기보다 큰 제 2 표면 거칠기를 포함하는, 장치.
  15. 제 11 항에 있어서,
    상기 고밀도 상호연결을 위한 수단은 대략 0.2 내지 0.5 마이크로미터 범위의 표면 거칠기를 포함하고,
    상기 상호연결용 수단은 대략 0.6 내지 0.8 마이크로미터 범위의 표면 거칠기를 포함하는, 장치.
  16. 제 11 항에 있어서,
    상기 고밀도 상호연결을 위한 수단과 접촉하는 상기 솔더 레지스트 레이어의 상기 제 1 부분의 제 1 표면은 상기 고밀도 상호연결을 위한 수단의 표면과 동일 평면 상에 있는, 장치.
  17. 제 11 항에 있어서,
    상기 고밀도 상호연결을 위한 수단은 상기 기판의 집적 디바이스 이스케이프 부분에 위치되는, 장치.
  18. 제 17 항에 있어서,
    상기 기판의 상기 이스케이프 부분은 상기 기판에 결합된 상기 집적 디바이스의 주변부와 수직으로 중첩하고,
    상기 이스케이프 부분과 수직으로 중첩되는 영역에서 상기 기판과 상기 집적 디바이스 사이에 보이드가 위치되며,
    적어도 하나의 솔더 인터커넥트가 상기 고밀도 상호연결을 위한 수단에 결합되고,
    상기 적어도 하나의 솔더 인터커넥트는 상기 솔더 레지스트 레이어와 측방향으로 접촉하지 않는, 장치.
  19. 제 11 항에 있어서,
    상기 고밀도 상호연결을 위한 수단은 (i) 제 1 최소 폭 및 (ii) 제 1 최소 간격을 갖는 인터커넥트들을 포함하고,
    상기 상호연결용 수단은 (i) 제 2 최소 폭 및 (ii) 제 2 최소 간격을 갖는 인터커넥트들을 포함하며,
    상기 제 2 최소 폭은 상기 제 1 최소 폭보다 크고,
    상기 제 2 최소 간격은 상기 제 2 최소 간격보다 큰, 장치.
  20. 제 11 항에 있어서,
    상기 장치는 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인용 디지털 보조기, 고정 위치 단말기, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩톱 컴퓨터, 서버, 사물 인터넷 (IoT) 디바이스, 및 자동차 차량에서의 디바이스로 이루어진 그룹으로부터 선택된 디바이스를 포함하는, 장치.
  21. 기판을 제조하기 위한 방법으로서,
    제 1 표면 및 제 2 표면을 포함하는 코어 레이어를 제공하는 단계;
    상기 코어 레이어의 제 1 표면 위에 적어도 하나의 제 1 유전체 레이어를 형성하는 단계;
    상기 코어 레이어의 제 2 표면 위에 적어도 하나의 제 2 유전체 레이어를 형성하는 단계;
    상기 적어도 하나의 제 2 유전체 레이어의 표면 위에 복수의 제 1 인터커넥트들을 형성하는 단계;
    상기 적어도 하나의 제 2 유전체 레이어의 상기 표면 위에 복수의 제 2 인터커넥트들을 형성하는 단계로서, 상기 복수의 제 2 인터커넥트들 및 상기 복수의 제 1 인터커넥트들은 동일한 금속 레이어 상에 위치되는, 상기 복수의 제 2 인터커넥트들을 형성하는 단계;
    상기 적어도 하나의 제 2 유전체 레이어의 상기 표면 위에 위치된 솔더 레지스트 레이어를 형성하는 단계; 및
    상기 솔더 레지스트 레이어가 제 1 두께 및 제 2 두께를 포함하도록 상기 솔더 레지스트 레이어의 부분들을 제거하는 단계를 포함하고,
    상기 복수의 제 1 인터커넥트들과 접촉하는 상기 솔더 레지스트 레이어의 제 1 부분은 상기 복수의 제 1 인터커넥트들의 두께 이하인 상기 제 1 두께를 포함하고,
    상기 복수의 제 2 인터커넥트들과 접촉하는 상기 솔더 레지스트 레이어의 제 2 부분은 상기 복수의 제 2 인터커넥트들의 두께보다 큰 상기 제 2 두께를 포함하는, 기판을 제조하기 위한 방법.
  22. 제 21 항에 있어서,
    상기 복수의 제 1 인터커넥트들과 접촉하는 상기 솔더 레지스트 레이어의 상기 제 1 부분은 상기 복수의 제 1 인터커넥트들과와 접촉하는 상기 솔더 레지스트 레이어의 수직 단면을 포함하는, 기판을 제조하기 위한 방법.
  23. 제 21 항에 있어서,
    상기 복수의 제 1 인터커넥트들은 (i) 8 마이크로미터의 최소 폭 및 (ii) 10 마이크로미터의 최소 간격을 갖는 인터커넥트들을 포함하고,
    상기 복수의 제 2 인터커넥트들은 (i) 20 마이크로미터의 최소 폭 및 (ii) 25 마이크로미터의 최소 간격을 갖는 인터커넥트들을 포함하는, 기판을 제조하기 위한 방법.
  24. 제 21 항에 있어서,
    상기 복수의 제 1 인터커넥트들은 제 1 표면 거칠기를 포함하고,
    상기 복수의 제 2 인터커넥트들은 상기 제 1 표면 거칠기보다 큰 제 2 표면 거칠기를 포함하는, 기판을 제조하기 위한 방법.
  25. 제 21 항에 있어서,
    상기 복수의 제 1 인터커넥트들은 대략 0.2 내지 0.5 마이크로미터 범위의 표면 거칠기를 포함하고,
    상기 복수의 제 2 인터커넥트들은 대략 0.6 내지 0.8 마이크로미터 범위의 표면 거칠기를 포함하는, 기판을 제조하기 위한 방법.
  26. 제 21 항에 있어서,
    상기 솔더 레지스트 레이어의 부분들을 제거하는 단계는,
    상기 솔더 레지스트 레이어의 선택된 부분들 위에 건식 필름을 적용하는 단계;
    상기 건식 필름에 의해 덮이지 않은 상기 솔더 레지스트 레이어의 부분들을 샌드블라스팅 하는 단계; 및
    상기 건식 필름을 제거하는 단계를 포함하는, 기판을 제조하기 위한 방법.
  27. 제 21 항에 있어서,
    상기 복수의 제 1 인터커넥트들은 복수의 고밀도 인터커넥트들을 포함하고,
    상기 복수의 고밀도 인터커넥트들은 (i) 제 1 최소 폭 및 (ii) 제 1 최소 간격을 갖는 인터커넥트들을 포함하고,
    상기 복수의 제 2 인터커넥트들은 (i) 제 2 최소 폭 및 (ii) 제 2 최소 간격을 갖는 인터커넥트들을 포함하며,
    상기 제 2 최소 폭은 상기 제 1 최소 폭보다 크고,
    상기 제 2 최소 간격은 상기 제 2 최소 간격보다 큰, 기판을 제조하기 위한 방법.
KR1020237006371A 2020-09-02 2021-08-10 솔더 레지스트 레이어에 매립된 인터커넥트들을 포함하는 기판 KR20230058392A (ko)

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US17/010,693 US11551939B2 (en) 2020-09-02 2020-09-02 Substrate comprising interconnects embedded in a solder resist layer
PCT/US2021/045407 WO2022051066A1 (en) 2020-09-02 2021-08-10 Substrate comprising interconnects embedded in a solder resist layer

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