KR20230038277A - 단결정질 실리콘의 결정 단편 - Google Patents

Abstract

반도체 웨이퍼의 제조를 위한 단결정질 실리콘의 결정 단편으로서, 8 cm 이상 50 cm 이하의 길이 및 280 mm 이상 320 mm 이하의 직경을 갖고, 30 ㎛ 이하의 크기를 갖는 핀홀이 없는 상기 제조된 반도체 웨이퍼의 분율이 96.2% 초과인 결정 단편이 제공된다.

Description

단결정질 실리콘의 결정 단편

본 발명은 실리콘 유래의 반도체 웨이퍼의 제조에 특히 적합한 단일 실리콘 결정에 관한 것이다.

단결정질 반도체 웨이퍼는 현대 전자공학의 기초이다. 상기 반도체 웨이퍼 상에서 부품을 제조하는 동안에, 이들은 매우 복잡한 코팅 단계로 열 작업을 거친다.

반도체 웨이퍼, 특히 실리콘 반도체 웨이퍼는, 일반적으로 녹아뜬 영역 방법(FZ) 또는 초크랄스키법(CZ)에 의해 단결정질 막대를 우선 인상시킴으로써 제조된다. 이렇게 제조된 막대는, 해당 목적에 적합한 톱, 예컨대 와이어 톱, 내경 톱 또는 띠톱을 사용하여 결정 단편(crystal piece)으로 분할된 다음, 이러한 단편은 일반적으로 와이어 톱 또는 내경 톱에서 반도체 웨이퍼로 가공된다.

추가의 기계적, 화학-기계적 및/또는 화학적 단계 이후, 임의로 CVD에 의해 층이 적용될 수 있다.

이어서, 이렇게 제조된 이들 반도체 웨이퍼는 추가의 부품 가공에 이용될 수 있다.

적절한 품질 보증은, 구현된 제작 단계의 성공 또는 실패를 결정하는 분석 기술의 집중적인 전개를 좌우한다. 따라서 일반적으로, 한편으로는 제조 공정을 모니터링하고 다른 한편으로는 사용 불가능한 것으로 생각되는 반도체 웨이퍼를 제거하기 위해서, 일부 경우에서는 개별 처리 단계 후에 상이한 측정 기술들이 이용된다. 본원에서 반도체 웨이퍼는 일반적으로, 하나의 단일 측정 방법 또는 하나의 측정 파라미터의 결과만을 이용하여 평가된다.

석영 도가니에 유지되는 용융물로부터 초크랄스키법(CZ 방법)에 따라 단결정을 인상하는 경우에, 도가니 재료는 격자간 산소의 공급원을 형성하며, 이것은 단결정 및 그로부터 얻어지는 반도체 웨이퍼에 혼입된다. 혼입된 격자간 산소의 농도는, 예를 들어 인상 장치를 통한 아르곤의 압력 조절 및 흐름 조절에 의해, 또는 단결정을 인상하는 동안의 도가니 회전과 시드 결정 회전의 편성에 의해, 또는 용융물에 부여된 자기장의 적용에 의해, 또는 이들 수단의 조합에 의해 매우 정밀하게 제어될 수 있다. 일반적으로 말해서, CZ 방법으로 제조된 결정에서 측정된 격자간 산소 농도는 5 × 10¹⁶ at/cm³(신규 ASTM) 이상이다.

격자간 산소는 BMD(Bulk Micro Defect: 벌크 미세 결함)의 발생에 중요한 역할을 한다. BMD는 열처리 과정에서 BMD 시드의 성장에 의해 형성된 산소 침전물이다. 이들은 내부 게터, 달리 말해 불순물에 대한 에너지 싱크의 역할을 하므로, 원칙적으로 이점이 있다. 한 가지 예외는, 전자 부품이 배치되도록 의도된 위치에서의 그의 존재이다. 이러한 위치에 BMD가 형성되는 것을 방지하기 위해, 반도체 웨이퍼 상에 에피택셜층을 증착하고 에피택셜층에 배치될 전자 부품을 제공할 수 있다.

도가니는 통상적으로 이산화규소를 함유하는 물질, 예컨대 석영으로 이루어진다. 도가니는 일반적으로, 도가니 주위에 배치된 측면 히터 및 도가니 아래에 배치된 베이스 히터에 의해 용융되는 다결정질 실리콘의 청크(chunk) 및/또는 과립으로 충전된다. 용융물의 열 안정화 단계 후, 단결정질 시드 결정이 용융물에 침지되고 들어올려진다. 이 과정에서, 실리콘은 용융물에 의해 습윤화되는 시드 결정의 말단에서 결정화된다. 결정화 속도는, 시드 결정이 들어올려지는 속도(결정 상승 속도) 및 용융된 실리콘이 결정화를 겪는 계면의 온도에 실질적으로 영향을 받는다. 이러한 파라미터의 적절한 제어를 통해, 전위를 제거하기 위해서 "넥(neck)"으로 지칭되는 섹션을 먼저 인상하고, 이어서 단결정의 원추형 섹션, 마지막으로 단결정의 원통형 섹션을 인상하며, 추후 이로부터 반도체 웨이퍼가 절단 분리된다.

예를 들어, US-5 954 873 A에 기술된 바와 같이, 결정 인상 공정 동안의 상응하는 작동 파라미터는, 결정에서 결함의 반경 방향으로 균일한 분포를 달성하는 방식으로 조정된다.

WO 98/45508 A1은, 단결정의 성장 동안에 비율 v/G가 거의 변하지 않고 유지되며 단결정이 의도된 영역에서 성장할 수 있는 방식으로 인장 속도 v를 제어하기 위해서 인장 속도 v의 시간 프로파일을 어떻게 실험적으로 확인할 수 있는지를 기술하는 다수의 공보 중 하나이다. 또한, P_v 영역 및 P_i 영역의 특성화 및 차별화를 위한 검출 방법이 기술되어 있다.

도가니 재료 내의 유리된 가스 함유물, 청크 및/또는 과립을 둘러싸는 가스, 용융물에서 형성되는 산화실리콘, 및 용융물로 확산되는 가스는 모두 "핀홀" 결함(COP와 혼동되어서는 안 됨)으로 지칭되는 단결정 내의 공격자점(cavity) 형성의 가능한 요인으로 여겨진다. 이들은, 성장하는 단결정과 용융물 사이의 계면에 가스 기포가 도달하고, 단결정이 이들 기포 주위에서 결정화될 때 발생한다. 분할 평면이, 반도체 웨이퍼가 절단 분리될 때에 공격자점과 교차하는 경우, 생성된 반도체 웨이퍼는 일반적으로 수 마이크로미터 내지 수 밀리미터에 달할 수 있는 직경을 갖는 원형 오목부 또는 홀을 갖는다. 이러한 공격자점을 함유하는 반도체 웨이퍼는 전자 부품의 제조를 위한 기판 웨이퍼로 사용할 수 없다.

잉곳 단편에 형성된 핀홀의 농도는, 예를 들어 DE　102 006032431 A1에 기술된 스캐닝 초음파 방법에 의해 측정될 수 있다. 이 방법은 약 50 ㎛의 직경으로부터의 핀홀을 검출한다. 이 방법을 사용하여 각각의 경우에 핀홀의 정확한 크기를 결정하는 것은, 상대적으로 큰 측정 오류로 인해 방해를 받는다.

US-9665931 A1은 반도체 웨이퍼에서 핀홀의 농도 및 각각의 크기를 결정하기 위한 상응하는 방법을 기술한다. 이 방법을 사용하면 핀홀의 크기를 매우 정확하게 명시할 수 있다.

잉곳 단편의 핀홀 크기를 정확하게 측정할 수 있도록, 측정용 잉곳 단편은 종래 기술에 따라 DE　102　006　032431　A1에 따른 측정으로 처리되고, 발견된 핀홀의 좌표가 저장된다.

이후, 상응하는 핀홀을 함유하는 구역이 반도체 웨이퍼로 절단되고 US-9665931 A1에 기재된 방법에 의해 분석된다. 따라서, 발견된 핀홀의 크기는 이러한 방식에서 적은 퍼센트의 측정 부정확도로 결정될 수 있다.

반도체 웨이퍼 제거에 대한 정당성은, 반도체 웨이퍼의 부적합하거나 결함적인 특성이 부품 가공에서 처리는 동안에만 검출되는 경우에 적절한 비용이 발생한다는 것이다. 반대로, 재료가 사용하기에 부적합한 것으로 잘못 분류되는 경우에 반도체 웨이퍼의 제조사에 필연적으로 경제적 피해가 발생한다.

반도체 웨이퍼에 영향을 미칠 수 있는 다양한 결함이 있다. 부품 가공에 따라, 결함 유형 및 또한 그의 외관(외관의 위치 및 형태)이, 부품 가공과 관련하여 결함을 유해한 것으로 분류할지 또는 매우 중요한 것이 아닌 것으로 분류할지 여부를 결정한다.

예를 들어, 반도체 웨이퍼의 내부(즉, 표면에서 멀리 떨어져 있음)의 핀홀은 부품 가공에 대한 임의의 관찰 가능한 결과 없이 존재할 수 있다. 반면에 핀홀이 표면 위 또는 표면 근처에 위치하는 경우에, 실제로 부품 가공에 악영향을 미친다.

US 2008/0032429 A1은 이 문제를 해결하고, 결함 발생시에 반도체 웨이퍼 상의 결함 구역의 추가 이미지를 준비하고 이들 이미지를 사용하여 이 영역 내의 결함 유형을 명시하는 측정 방법에 대한 기술을 설명한다. 따라서 시스템에서 한 번 인식한 결함은, 동일한 측정 장비 상의 추가 측정 데이터를 통해 다시 측정되며, 그에 따라 결정이 확인되거나 변조된다. 이를 위해서는 분석 노력이 늘어나야 하므로 비용이 증가한다.

US 2008/0163140 A1에서, 결함이 인식된 후, 반도체 웨이퍼 상의 결함의 좌표가 저장되고, 결함에는 목표로 하는 방식으로 제2 측정 방법이 수행된다. 이 측정 단계의 목적은 결함 유형을 명확하게 식별하는 것이다. 여기서도, 추가 측정 방법을 적용으로 인해 비용이 증가한다.

선행 기술에 기술된 두 가지 방법 모두 결함이 발견되면 결함을 확인하거나 변조할 수 있다. 이를 결함 검토라고 칭한다. 두 기술 모두 목표로 하는 방식으로 추가로 구현된 측정을 이용하여, 일단 검출된 결함을 모호하지 않게 식별하는 것을 목적으로 한다.

이 추가 측정의 배경은, 현재 표준 기반으로 이용되는 측정 기술이 제한적으로만 적절한 분류를 제공한다는 것이다.

각각의 추가 측정 기술은, 첫 번째로는 비용을 발생시키고 두 번째로는 반도체 웨이퍼의 변화(예컨대 오염)를 초래할 수 있다. 이러한 변화는 부품 가공에서 이렇게 분석된 반도체 웨이퍼의 사용을 배제하게 한다. 따라서 이러한 기술은 반도체 웨이퍼의 대량 제조에는 사용될 수 없다.

결정 인상 동안에 핀홀 형성을 어떻게 억제할 수 있는지에 대한 일련의 제안도 이미 공개되었다. 이들 제안 중 다수는 도가니 재료의 특성을 개선하는 데 중점을 두고 있다.

또한 도가니의 퍼니싱(furnishing)을 최적화하는 제안(예컨대, EP 247 1980 A1)이 있는데, 이 제안은 도가니의 손상을 방지하여, 용융물에 가스 기포가 형성되는 것, 및 그에 따라 단결정의 핀홀에 형성되는 것을 방지하기 위한 것이다.

다른 제안은 청크 및/또는 과립의 용융 기간 동안에 핀홀을 억제하거나 제거하는 데 집중한다. 예를 들어, US 2011/304081 A1은 결정에서 발생하는 핀홀의 밀도를 감소시키는 방식으로, 사용되는 히터의 적절한 시간 조정 전력 분포를 통해 도가니를 관리하는 온건한 접근 방식을 권장한다.

인상된 결정의 원하는 (결함) 특성을 달성하기 위해서는, 고정된 비율로 가열 저력의 분포를 상응하게 조정할 필요가 있다. 이는, 예를 들어 DE10 339 792 A1에서 제안된 방법을 반박한다. 이러한 경우, 두 가지 목적(낮은 핀홀 농도 및 원하는 결함 특성)을 달성하는 것이 가능하다.

JP-5009097 A2는 단일 실리콘 결정의 제조 방법으로서, 폴리실리콘을 용융하는 동안에 결정 인상 유닛의 압력을 5∼60 mbar의 압력으로 감소시키고, 결정을 인상하는 동안에 압력이 100 mbar 이상인 제조 방법을 기술한다.

US 2011/214603 A1은 단일 실리콘 결정을 제조하기 위한 기술로서, 히터의 전력이 후속의 결정 인상에서보다 용융 동안에 더 높게 설정되는 것인 기술을 설명한다. 또한 용융시의 압력은 30 mbar 이하로 설정되며, 이는 후속의 결정 인상에서보다 낮은 것이다.

본 발명자들은, 표면상 결함이 없는 반도체 재료가, 상대적으로 높은 농도의 핀홀을 함유한다는 것을 인식하였다. 종래 기술에서 설명된 기술들은 문제의 일부를 해결할 수 있으나, 종래 기술에 따라 제조된 반도체 웨이퍼는 여전히 부품 제조 동안의 고장 가능성이 매우 높은 경우라는 것이 확증된다.

본 발명자들은 또한 종래 기술에서 설명된 기술이 추가적인 단점을 갖는다는 것을 인식하였다. 특히, 인상된 단일 결정은 탄소 및 철 불순물의 수준이 증가한 것으로 나타났다.

본 발명자들은 또한 종래 기술에서 제안된 방법으로는 초크랄스키법에 의해 매우 낮은 밀도의 큰 핀홀을 가질뿐만 아니라 철 및 탄소에 의한 오염도가 매우 낮은 동시에 원하는 결함 특성(무결함)을 갖는 단일 결정을 생성하는 것이 불가능하다는 것을 인식하였다.

본 발명의 목적은 전술한 단점을 갖지 않는 실리콘 결정 및 이들로부터 제조된 반도체 웨이퍼를 제공하는 것이다.

상기 목적은, 반도체 웨이퍼의 제조를 위한 단결정질 실리콘의 결정 단편으로서, 8 cm 이상 50 cm 이하의 길이 및 280 mm 이상 320 mm 이하의 직경을 갖고, 30 ㎛ 이하의 크기를 갖는 핀홀이 없는 상기 제조된 반도체 웨이퍼의 분율이 95% 초과인 결정 단편에 의해 달성된다.

상기 목적은, 종속항에 기재된 방법 및 생성물에 의해 또한 달성된다. 위에서 설명한 본 발명의 방법의 실시양태와 관련하여 보고된 특징은, 본 발명의 생서물에 대응하여 바뀔 수 있다. 반대로, 위에서 설명한 본 발명의 생성물의 실시양태에 대해 보고된 특징은, 본 발명의 방법에 대응하여 바뀔 수 있다. 본 발명의 실시양태의 이들 특징 및 다른 특징은 도면의 설명 및 청구범위에서 기술된다. 개개의 특징은 본 발명의 실시양태로서 개별적으로 또는 조합으로 실현될 수 있다. 또한, 독립적으로 보호할 수 있는 유리한 구성을 기술할 수 있다.

용어의 정의

MWS(multi wire saw: 다중 와이어 톱)는 톱질 와이어에 의해 결정 단편으로부터의 반도체 웨이퍼를 동시에 절단하는 것을 지칭한다. 이 방법의 일반적인 설명은 WO18149631 A1에 제공되어 있다.

ENG(edge notch grinding: 에지 노치 연삭)는 DE102013212850 A1에서 일반적으로 재현되는 에지 라운딩 방법을 지칭한다.

CMP(chemical mechanical polishing: 화학적 기계적 연마)는 접합되지 않은 연마제와 적절한 화학 약품을 사용하여 반도체 웨이퍼의 한쪽 면을 제거 연마하는 연마를 지칭한다. 추가의 세부 사항은 예를 들어 DE　10　2008　045　534　B4에 설명되어 있다.

양면 연마(DSP: Double-sided polishing)는 화학적-기계적 처리 단계(CMP)의 그룹으로부터의 방법이다. 반도체 웨이퍼의 DSP 처리는 예를 들어 US 2003/054650 A1에 기술되어 있고, 이 목적에 적합한 장치는 DE 100 07 390 A1에 기술되어 있다. DSP는 알칼리를 사용하는 화학적 에칭, 그리고 수성 매질에 분산되어 있고 반도체 웨이퍼와 접촉하는 비결합 연마제를 사용하는 기계적 부식을 포함하고, 상기 기계적 부식은 반도체 웨이퍼와의 접촉에 관여하는 경질 물질을 함유하지 않는 연마 클로스(cloth)에 의해 이루어지며, 이러한 방식으로 재료는 압력 및 왕복 운동 하에서 반도체 웨이퍼로부터 제거된다.

CVD는 화학 증착을 의미하며, WO19020387 A1에 일반적으로 설명되어 있다.

DDG(double-sided grinding: 양면 연삭)는 캐리어, 예컨대 연삭 디스크에 접합된 연마재를 사용하는 기계적 삭마(ablation)를 위한 기술이다. 이 방법은 DE 10 2017 215 705 A1에 예시적으로 설명되어 있다.

에칭은 반도체의 화학적인 삭마 또는 알칼리 유도형 삭마를 지칭한다. 이 방법은 US7829467 B2에 예시적으로 설명되어 있다.

엣지 라운드(에지 라운딩)는 반도체 웨이퍼의 엣지를 기계적으로 라운딩하는 것을 지칭한다.

엣지 연마(엣지 연마하기)는 반도체 웨이퍼의 엣지를 연마하는 것을 지칭한다.

저항 측정(저항)은 단결정질 실리콘의 전기 저항을 측정하는 것을 지칭한다. 이 목적상 바람직한 것은 4점 측정으로 알려진 측정 기술이지만, 다른 기술을 이용할 수도 있다.

광 산란은, 예를 들어 MO6, MO4, LLS, IR-LST(국소화된 광 산란)과 같은 측정 기술을 지칭하는 것으로 이해된다. 이 기술을 이용하면, 분석 대상, 즉 실리콘 웨이퍼를 광선으로 스캔하고, 부피 내에 또는 표면 상의 불규칙한 것에서 반사된 광 및/또는 산란된 광을 검출기를 사용하여 기록한다. 산란된 광의 경우에, 사용되는 용어는 암시야 검사이고, 반사된 광의 검출은 명시야 측정이라고 한다(SEMI 표준 M52도 참조).

적외선 탈분극(SIRD)을 이용하여, 반도체 웨이퍼를 적외선 빔으로 스캔한다. 이 스캔에서, 재료에서 가능한 국소적 응력을 결정하기 위해 반사되거나 투과된 레이저 광의 편광의 불균일성을 공간 분해능으로 기록한다.

초음파 측정(초음파)의 경우, 샘플에 초음파를 투과 조사한다. 음파가 불규칙한 것에 부딪히는 곳에서 반사가 일어나 검출된다. 여기의 샘플도 마찬가지로 스캔된다. 파동의 통과 시간 측정과 함께, 불규칙한 것의 국소적 위치를 정밀하게 결정할 수 있다.

소수 전하 캐리어의 수명 측정(수명): 결정 결함 및 불순물에 대한 펄스 응답을 준수하여, 생성된 자유 전하 캐리어의, 페르미 에너지 미만 상태로의 재결합 수명을 결정한다(참조: SEMI 표준 MF1535).

소수 전하 캐리어의 자유 경로 길이의 측정(자유 경로 길이): 이것은 수명 및 자유 확산 상수(물리 상수, 참조: SEMI 표준 MF 391)로부터 계산된다.

국소 기하학의 측정(국소 기하학): 이 기술의 경우, 샘플의 편평도 및/또는 두께의 국소적 변화는 정전 용량 측정, 간섭계 또는 삼각 측량에 의해 결정된다(SEMI 표준 M49도 참조).

현미경(전자 현미경, 가시광 파장 범위에서의 광학 현미경): 현미경은 해당 제조 단계 후, 실리콘 웨이퍼의 특정 영역을 정례적으로 모니터링하는 데 사용된다. 이들 영역에는 특히 마진 영역, 노치 영역, 레이저 마킹 영역, 웨이퍼 처리 및 배치 시스템과의 접촉 지점이 포함된다.

질량 분광법 및 X선 형광은 실리콘 내의 외부 원자의 식별(일부 경우에는 국소적 분해능을 포함함)과 그러한 원자의 농도 결정을 위해 정례적으로 이용된다.

FTIR은 층(예: 에피택셜 층 또는 산화물 층)의 두께를 확인하고, 또한 스펙트럼 분석을 통해 외부 원자, 예컨대 O, C H 및 N의 농도를 확인하는 데 사용될 수 있다.

LLS(localized light scattering: 국소화된 광 산란)는 광 산란에 의해 웨이퍼 표면 상에서 인식되는 광 산란점을 식별한다.

도 1은 플랜트 압력 p[mbar]의 함수로서의 불활성 가스의 유량 f[l/h]의 관계를 도시한다. 용융 실리콘(s)에 대한 압력과 유속 사이의 비율에 대해서, (102)로 식별된 영역은 바람직한 범위를 나타내고, (101)로 식별된 영역은 특히 바람직한 범위를 나타낸다.
당업자는 단위 l/h(시간당 리터)가 시간당 표준 리터, 즉 표준 압력 하에서 가스가 가질 수 있는 단위 시간당 부피를 가리킨다는 것을 이해한다.
도 2는 실리콘(s)을 가열하는 동안 카메라로 측정한 휘도의 일반적인 시간 프로필을, 각각의 경우에 상대 단위의 휘도 값(b)으로 도시한다.
명칭 (201)은 실리콘이 여전히 고체인 영역을 나타내고, 명칭 (203)은 실리콘이 이미 완전히 액체인 영역을 나타낸다. 명칭 (202)는 실리콘이 여전히 고체인 동시에 이미 부분적으로 액체인 영역을 나타낸다.
도 3의 세로축은 결정 단편으로부터 다듬어지고 핀홀이 없는 반도체 웨이퍼의 분율을 퍼센트로 도시한다. 여기서 명칭 A 내지 E는 다른 실험 조건을 나타내며, 나중에 설명한다.

각각의 경우에 다수의 결정을 초크랄스키 인상법에 의해 도가니로부터 인상하였다. 소수 전하 캐리어(SPV)의 평균 자유 경로 길이 및 전위되지 않은 결정의 길이를 모두 측정하였다. 결정의 전위되지 않은 분획의 길이를 이론적으로 달성 가능한 전체 길이와 관련하여 나타냈다.

결정 인상 동안에, 종래 기술로부터 공지된 수단을 무결함 결정을 생성하기 위해서 이용하였다. 이는 원칙적으로 CUSP 자기장, 수평 자기장 또는 이동 자기장을 이용하여 달성할 수 있다. 또한 이 목적을 위해, 결정 회전 및 도가니 회전을 적절하게 설정한다.

소수 전하 캐리어의 특징적인 평균 자유 경로 길이는 측정된 최대 자유 경로 길이와 관련하여 나타냈다. 이하, 이 통계는, 결정에 존재할 수 있고 이후에 실리콘에서 제조되는 부품에 지장을 줄 수 있는 가능한 불순물에 대한 품질 기준으로서 이용된다. 이론적으로 결정의 품질에 대해 다른 통계를 사용하는 것도 가능하다. 그 예로는 μPCD에 의한 수명 측정 및 대안적으로 ICP-MS에 의한 결과 실리콘의 화학적 분석이 있다. 여기서 다수의 적합한 방법이 당업자에게 이용 가능하다.

본 발명자들은 전술한 측정 기술이 적절한 기술이고 특히 쉽게 접근할 수 있는 것으로 확인하였다.

실리콘 중 탄소 농도는, 예를 들어 DE 1020 14217514 A1에 기술된 가스 융합 분석에 의해 측정하였다. 대안으로, FTIR을 사용하는 것도 가능하다.

철의 농도는 ICPMS(inductively coupled plasma - mass spectrometry: 유도 결합 플라즈마 - 질량 분석법)를 이용하여 측정하였다. 또한 적절한 보정으로 수행되는 NAA(neutron activation analysis: 중성자 활성화 분석)로로 측정할 수 있다.

인상된 각각의 단결정질 잉곳은 띠톱을 사용하여 잉곳 단편으로 분할한 후, 웨이퍼로 절단하여 핀홀, 결함 특성 및 불순물(탄소, 철)에 대해 시험하였다.

본 발명자들은 도가니가 초크랄스키법에 의해 연속적으로 복수의 결정을 인상하기 위해 사용되는 경우에, 선행 기술에 따라 제조된 도가니의 사용이 뚜렷한 단점을 갖는다는 것을 인식하였다. 또한 결정 인상은 인상 과정의 지속 시간이 길어질수록 더 어려워지는 것으로 나타났다.

종래 기술에 기술된 바와 같이, 자연적으로 얻어진 SiO₂로부터 생성되고 내부가 바륨 함유 성분으로 코팅된 도가니로 결정을 인상하는 경우, 결정의 무전위 분획의 길이는 높게 유지되지만 평균 자유 경로 길이에서 상당한 감소가 분명함을 발견하였다. 따라서, 평균 자유 경로 길이는 평균적으로 초기 값의 70%로 떨어진다. 따라서 일관된 품질의 결정을 도가니로 제조할 수 있는 경우가 아니다.

종래 기술에 기술된 바와 같이, 합성적으로 얻어진 SiO₂로부터 생성되고 내부가 바륨 함유 성분으로 코팅된 도가니를 사용하여 결정을 인상하는 경우, 측정된 자유 경로 길이에서 크게 증가된 산란이 발견된다.

최적의 조건에서도, 예를 들어, 결정은 평균 10% 작은 평균 자유 경로 길이를 나타낸다. 이 품질의 결정은 반도체 산업에 충분하지 않다. 이렇게 얻어진 결정의 무전위 부분의 길이는 또한, 상응하는 경제적 손상을 초래할 수 있는 허용할 수 없는 산란을 나타낸다.

본 발명자들은 먼저, 측정된 단점의 원인으로서 도가니 재료를 확인하였고, 단점을 제거하기 위해서 광범위한 실험을 수행하였다.

β-크리스토발라이트가 석영보다 높은 용융 온도를 갖는다는 것은 종래 기술로부터 공지되어 있다. 때때로 β-크리스토발라이트의 생성을 촉진하는 특정한 결정화 촉진제가 있다는 것도 공지되어 있다.

또 다른 공지된 사실은, 합성적으로 얻은 SiO₂로 제조된 석영 도가니가 자연적으로 얻은 SiO₂로 제조된 석영 도가니와 상이한 특성을 갖는다는 것이다.

본 발명자들은, 표면을 형성하는 용융 실리카의 내부 층이 있고 내부 층에 결정화 촉진제가 제공되는 것인 내부를 갖는 용융 실리카 도가니가, 도가니로부터 결정을 다중 인상하는 측면에서 긍정적인 특성을 나타내며, 이는 표면으로부터 일정 거리에서 합성적으로 얻은 SiO₂의 농도 C가 표면으로부터 더 멀리 떨어진 곳에서 합성적으로 얻어진 SiO₂의 농도보다 클 때에 특히 그러하다는 것을 놀랍게도 발견하였다.

여기에서 결정화 촉진제로서 특히 바람직한 효과를 갖는 물질은 바륨 및 스트론튬을 포함하며, 바륨이 특히 바람직하다.

본 발명자들은 또한, 표면으로부터의 거리가 0.4 mm 미만일 때에 합성적으로 얻은 SiO₂의 농도 C가 90% 초과일 경우에 유리하다는 것을 인식하였다.

추가의 실험은 예상외로, 거리 d의 함수로서 합성적으로 얻은 SiO₂의 농도에 적용되는 관계가 다음과 같은 경우에, 결정의 품질(SPV) 및 무전위 길이의 분율 모두와 관련하여 이점이 발생한다는 것을 밝혀냈다.

C [%] <= 100 - (d [mm] - 0.25) × 30, 및

C [%] >= 100 - (d [mm] + 0.25) × 80.

본 발명자들은 추가 실험을 통해 범위를 어느 정도 좁히는 데 성공하였으며, 거리 d의 함수로서 합성적으로 얻은 SiO₂의 농도에 적용되는 관계가 다음과 같은 경우에, 결정의 품질(SPV) 및 무전위 길이의 분율 모두와 관련하여 이점이 발생한다는 것을 발견하였다.

C [%] <= 100 - (d [mm] + 0.1) × 80, 및

C [%] >= 100 - (d [mm]- 0.05) × 36.

여기서 특히 바람직하게는, 결정 촉진제의 농도는 실리콘을 기준으로 1 ppba 미만 0.05 ppba 초과이다.

방금 설명한 도가니 재료를 사용하여 생성된 단일 결정은 이후에 반도체 웨이퍼로 가공하였다.

본 발명자들은 유해한 핀홀의 보다 우수한 검출을 제공하고 이에 따라 상응하는 중요한 척도의 보다 효과적이고 신속한 최적화를 가능하게 하기 위해서, 결정 단편을 반도체 웨이퍼로 가공하는 것이 변형되어야 한다는 것을 발견하였다.

해당 제조 단계 후에, 일반적으로 반도체 웨이퍼가 제거되거나 다음 가공 단계를 위해 승인되도록 하는 측정이 수행된다.

이 접근 방식은, 반도체 웨이퍼의 제조를 위한 개개의 제조 단계 후에 측정을 수행하고, 이러한 측정에 확실히 적합한 측정 방법을 이용하며, 결과를 데이터베이스에 저장함으로써 변형하였다. 여기서, 측정 결과와 관계없이, 개별 반도체 웨이퍼는 항상 다음 제작 단계에 대해 승인된다. 이 맥락에서 측정 결과는, 가능한 이상 또는 결함의 특성, 이러한 이상 또는 결함의 국소 좌표, 이용된 측정 방법(특정 사항을 포함함) 및 제작 단계의 특성으로 간주된다.

본 발명자들은, 수행된 모든 제조 단계 후의 전체 측정 결과 및 관련 측정이, 재료의 평가를 실질적으로 향상시킨다는 것을 인식하였다.

이 기술은 각각의 제조 단계 후의 개개의 측정 결과의 데이터 평가와 관련하여 매우 유리한 것으로 입증되었다. 다양한 공정 단계 후에 측정 데이터를 결합하면, 결함의 원인과 그에 따른 특성, 그리고 반도체 웨이퍼 상 또는 내에서의 위치를 보다 정확하게 명시할 수 있다. 부품 가공에 대한 적합성의 측면에서 반도체 웨이퍼의 관련 평가 및 결함의 식별의 품질은 그에 따라 최적화될 수 있다.

생성된 결정 단편을 초음파 측정으로 분석하고, 그 결과(결정에서의 가능한 불규칙의 좌표)를 저장하였다. 이후, 결정 단편은 이미 얻은 결과에 관계없이 MWS에 의해 반도체 웨이퍼로 절단하였다. 이후, 생성된 반도체 웨이퍼에 대해 IR 측정을 수행하고, 이러한 측정 결과를 다시 공간 분해능으로 저장하였다.

IR 측정이 비정상을 나타내는 위치에서, 종래 기술에서 2차 측정으로 제안된 바와 같이 수행된 추가적인 제어 측정은, 보다 큰 분해능에서의 추가의 IR 측정과 함께 결함에 대한 검토였다. 이러한 데이터는, 선행 기술에서 제안된 바와 같이 이상의 평가를 얻기 위해 사용하였다. 그러나 종래 기술과 달리, 유해한 결함을 나타낼 가능서이 있는 반도체 웨이퍼는 폐기하지 않고, 대신에 다음 제조 단계를 거치게 하였다. 후속 단계에도 동일한 원칙을 적용하였다. 결국, 이렇게 얻은 추가의 데이터를, 발명 기술의 차후 검증을 위한 데이터 기반으로 사용하였다.

양면 연마(DSP) 후, 얻어진 반도체 웨이퍼를 IR 측정으로 처리하였고, 데이터를 다시 공간 분해능으로 저장하였다.

CMP에 의한 반도체 웨이퍼의 추가 처리 후, 반도체 웨이퍼를 SIRD 측정으로 처리하였고, 그로부터의 데이터를 공간 분해능으로 저장하였다. 또한, CMP 후에, 반도체 웨이퍼에 전면과 후면의 광 산란 측정을 수행하고, 그 결과 데이터를 공간 분해능으로 저장하였다.

이러한 방식으로 얻은 반도체 웨이퍼 중 일부는 CVD 처리를 통해 추가 처리한 다음, 전면과 후면에서 광 산란 측정에 의해 분석하였으며, 이때 모든 데이터는 공간 분해능으로 다시 저장하였다.

이들 단계와 관련하여 수행된 측정과 함께, 이용된 제작 단계의 요약을 하기 표 1에 제시한다.

마지막으로 모든 측정 결과를 전체 평가에서 분석하였다.

여기서, 놀랍게도, 본 발명자들은 이에 따라 발견된 핀홀의 가장 작은 크기가 약 7 ㎛임을 확인하였다. 또한 발견된 핀홀의 최대 크기는 30 ㎛임을 발견하였다.

대안적으로, 약간 더 긴 시간이고 따라서 바람직하지 않지만, 얻어진 반도체 웨이퍼를 또한 적외선 현미경에 의해(예를 들어, 투과시 SIRD에 의함) 핀홀의 발생에 대해 분석할 수 있다. 측정된 핀홀의 최소 크기는 이 경우에도 마찬가지로 7 ㎛이다.

전체 결과를 살펴보면, 본 발명자들은, 이용되는 최적화된 도가니 재료에도 불구하고 상당한 정도의 핀홀이, 여전히 부품 가공에 적합하지 않은 결정 단편의 반도체 웨이퍼의 분율이 약 3.8%임을 의미한다는 것을 확인하였다. 도 3은 A열에서, 측정된 핀홀이 없는 반도체 웨이퍼의 분율(약 96.2%)을 도시한다. 측정된 철 오염은 1.0 × 10¹⁰ at/cm³ 미만이었고, 발견된 탄소 오염은 7 × 10¹⁴ at/cm³ 이하였다. 인상법을 이용하면, 1 × 10¹⁷ 내지 7 × 10¹⁷ at/cm³(신규 ASTM)의 산소 농도를 설정할 수 있었다. 저항은 1 mohmcm 내지 1 ohmcm으로 설정하였다.

변형된 도가니 재료를 사용하여, 이어서 도가니에서 폴리실리콘의 퍼니싱 및 용융을 변형하였다.

2 cm²/g 미만의 평균 질량 기반 비표면적을 갖는 실리콘을 사용하는 것이 유리한 것으로 입증되었다.

매우 특히 바람직하게는, 도가니는 1 cm²/g 미만의 질량 비표면적을 갖는 폴리실리콘으로 도가니 벽으로부터 5 cm 미만 2 cm 초과의 거리에 배향된다. 도가니 부피의 나머지 부분은 1 cm²/g 초과 5 cm²/g 미만의 질량 비표면적을 갖는 폴리실리콘으로 채워진다. 최종 결과는 도 3의 E열에 제시한다. 웨이퍼의 약 98%는 핀홀이 없다. 따라서 이 척도 역시 수율을 향상시킨다.

폴리실리콘이 용융될 때, 바람직하게는 10 mbar 이하의 압력이 결정 인상 플랜트에서 설정된다. 동시에, 바람직하게는 인상 플랜트를 통과하는 퍼징 가스의 전체 유량 f는 160을 곱한 유량 f[l/h]보다 크도록 설정된다.

도 1은 압력 p와 유량 f로 구성된 바람직한 영역을 도시한다.

특히 바람직하게는, 인상 플랜트를 통과하는 퍼징 가스의 전체 유속은, 유속 f[l/h]에 400을 곱한 것보다 크도록, 매우 바람직하게는 720을 곱한 것보다 크도록 설정된다. 이 경우에 설정된 압력은 바람직하게는 10 mbar 이하이다.

일반적으로 말해서, 유량 f를 가능한 한 높게 유지하면서 동시에 가능한 한 압력을 낮추는 것이 유리하다. 주어진 압력에 대한 최대 유량은 펌프 동력에만 의존한다.

용융 중에 사용되는 퍼징 가스는 아르곤, 헬륨, 질소 또는 이들의 조합의 가스 목록으로부터의 가스를 포함한다. 99.99 부피% 초과의 순도를 갖는 아르곤을 사용하는 것이 바람직하다.

도 3의 C열은 이 측정의 결과를 도시한다. 99% 초과의 웨이퍼는 핀홀이 없다.

추가의 실시양태에서, 제1 폴리실리콘이 액체가 되자마자, 압력(및 그에 따른 퍼징 가스의 유속)이 증가되었다. 이 경우 압력 증가는 4 mbar, 바람직하게는 8 mbar, 매우 바람직하게는 12 mbar였다.

여기서 용융 작업은, 첫 번째 실리콘이 액체가 된 시점을 결정하기 위해서, 적절한 디지털 이미지 처리 기술을 사용하는 카메라로 관찰하였다.

본 발명자들은, 분석된 이미지 데이터의 휘도의 현저한 증가를 확인할 수 있는 시간이, 고체에서 액체로 상전이가 시작되는 시간과 매우 효과적으로 연관될 수 있음을 인식하였다.

도 2는, 예를 들어, 휘도를 시간의 함수로 플롯한다. 바람직하게는 영역(201)과 영역(202) 사이의 시간에, 핀홀의 밀도와 탄소 및 철의 농도 측면에서 보다 긍정적인 효과를 달성하기 위해서 압력을 증가시켜야 한다는 것이 밝혀졌다.

도 3의 D열은 전술한 본 발명의 수단으로 달성된 결정에 대한 결과를 도시한다. 이 경우에, 99.8% 초과의 웨이퍼는 핀홀이 없다.

추가적인 실시예에서, 1 ppba 초과의 염소 함량을 갖는 폴리실리콘을 퍼니싱에 사용하였다.

여기서 본 발명자들은 놀랍게도, 1 ppba 초과의 염소 함량을 갖는 폴리실리콘의 사용이, 고온에서 염소가 필연적으로 플랜트로부터 철을 방출하고 실리콘을 오염시킬 것이라는 당업자의 가정에도 불구하고, 철 오염에 대해 추가의 긍정적인 결과를 가져온다는 것을 인식하였다. 이러한 방식으로 달성되는 Fe 오염은 5.0 × 10⁹ at/cm³ 미만인 것으로 결정되었다.

Claims (9)

1. 반도체 웨이퍼의 제조를 위한 단결정질 실리콘의 결정 단편(crystal piece)으로서,
   8 cm 이상 50 cm 이하의 길이 및 280 mm 이상 320 mm 이하의 직경을 갖고,
   결정 단편이 와이어 톱에서 반도체 산업에 적합한 반도체 웨이퍼로 절단된 후, 적외선 탈분극 측정(SIRD)으로 투과시 측정될 때 30 ㎛ 이하 7 ㎛ 초과의 크기를 갖는 핀홀이 없는 제조된 반도체 웨이퍼의 분율이 98% 초과인 결정 단편.
2. 반도체 웨이퍼의 제조를 위한 단결정질 실리콘의 결정 단편으로서,
   8 cm 이상 50 cm 이하의 길이 및 280 mm 이상 320 mm 이하의 직경을 갖고,
   30 ㎛ 이하의 크기를 갖는 핀홀이 없는 상기 제조된 반도체 웨이퍼의 분율이 96.2% 초과인 결정 단편.
3. 제1항에 있어서, 결정 단편은 격자간 산소를 1　×　10¹⁷　at/cm³ 이상, 바람직하게는 3　×　10¹⁷　at/cm³ 이상, 및 7　×　10¹⁷　at/cm³ 이하, 바람직하게는 6　×　10¹⁷　at/cm³(신규 ASTM)으로 포함하는 것인 결정 단편.
4. 제1항에 내지 제3항 중 어느 한 항에 있어서, 생성된 반도체 웨이퍼의 분율로부터의 모든 반도체 웨이퍼는, 실리콘 격자간 원자(silicon interstitial)가 우세한 영역 P_i와 실리콘 공격자점(silicon vacancy)이 우세한 영역 P_v를 둘 다 갖는 것인 결정 단편.
5. 제4항에 있어서, 영역 P_v의 면적과 영역 P_i의 면적의 합이, 반도체 웨이퍼 면적의 95% 초과, 바람직하게는 99%인 결정 단편.
6. 제5항에 있어서, 영역 P_v의 면적은 반도체 웨이퍼 면적의 10% 미만인 결정 단편.
7. 제1항 내지 제6항 중 어느 한 항에 있어서, 탄소(C) 불순물이 7 × 10¹⁴ at/cm³ 미만, 바람직하게는 5.5 × 10¹⁴ at/cm³ 미만이고, 동시에 철(Fe) 불순물이 1.0 × 10¹⁰ at/cm³ 미만, 바람직하게는 5.0 × 10⁹ at/cm³ 미만인 결정 단편.
8. 제1항 내지 제7항 중 어느 한 항에 있어서, 모든 반도체 웨이퍼 상에서 측정된 저항이 1　mohmcm 이상 1 ohmcm 이하인 결정 단편.
9. 반도체 웨이퍼의 제조 방법으로서, 제1항 내지 제8항 중 어느 한 항에 따른 결정 단편이 사용되고, 와이어 톱에 의해 반도체 웨이퍼로 절단되며, 연마되고, 임의로 에피택시로 처리되는 것인 제조 방법.

Images