KR20230020129A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지의 제조 방법 Download PDF

Info

Publication number
KR20230020129A
KR20230020129A KR1020210101795A KR20210101795A KR20230020129A KR 20230020129 A KR20230020129 A KR 20230020129A KR 1020210101795 A KR1020210101795 A KR 1020210101795A KR 20210101795 A KR20210101795 A KR 20210101795A KR 20230020129 A KR20230020129 A KR 20230020129A
Authority
KR
South Korea
Prior art keywords
connection
package substrate
insertion hole
semiconductor
chip
Prior art date
Application number
KR1020210101795A
Other languages
English (en)
Inventor
장문용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210101795A priority Critical patent/KR20230020129A/ko
Priority to US17/690,270 priority patent/US20230039094A1/en
Publication of KR20230020129A publication Critical patent/KR20230020129A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13541—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1355—Shape
    • H01L2224/13551—Shape being non uniform
    • H01L2224/13552—Shape being non uniform comprising protrusions or indentations
    • H01L2224/13553—Shape being non uniform comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/16014—Structure relative to the bonding area, e.g. bond pad the bump connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

반도체 패키지는 복수 개의 층들에 각각 구비되는 배선들을 포함하고 상부면으로부터 두께 방향으로 각각 연장하며 서로 다른 층들의 상기 배선들의 일부분들을 각각 노출시키는 삽입홀들을 갖는 패키지 기판, 상기 패키지 기판 상에 칩 패드들이 형성된 제1 면이 상기 패키지 기판의 상부면을 향하도록 배치되는 반도체 칩, 상기 칩 패드들 상에 각각 구비되며 대응하는 상기 삽입홀들 내부로 연장하여 상기 배선들의 노출된 일부분들과 전기적으로 각각 접속하는 복수 개의 접속 핀들, 및 상기 패키지 기판 상에 상기 반도체 칩을 커버하도록 구비되는 밀봉 부재를 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 플립 칩 본딩 방식에 의해 실장되는 반도체 칩을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
플립 칩을 활용한 반도체 패키지 구조는 기존의 와이어 본딩 구조에 비해 향상된 전기적 특성 및 상대적으로 더 낮은 패키지 높이를 얻을 수 있는 장점이 있다. 하지만, 플립 칩 본딩 공정의 특성 상 반도체 칩의 틸팅이 발생하고, 돌멘(dolmen) 구조의 패키지 제품의 경우, 상기 반도체 칩의 틸팅으로 인한 상기 반도체 칩과 상부 반도체 칩 사이 공간으로 밀봉 부재가 침투되는 현상이 발생하는 문제점이 있다.
본 발명의 일 과제는 구조적 안정성 및 향상된 전기적 특성을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 복수 개의 층들에 각각 구비되는 배선들을 포함하고 상부면으로부터 두께 방향으로 각각 연장하며 서로 다른 층들의 상기 배선들의 일부분들을 각각 노출시키는 삽입홀들을 갖는 패키지 기판, 상기 패키지 기판 상에 칩 패드들이 형성된 제1 면이 상기 패키지 기판의 상부면을 향하도록 배치되는 반도체 칩, 상기 칩 패드들 상에 각각 구비되며 대응하는 상기 삽입홀들 내부로 연장하여 상기 배선들의 노출된 일부분들과 전기적으로 각각 접속하는 복수 개의 접속 핀들, 및 상기 패키지 기판 상에 상기 반도체 칩을 커버하도록 구비되는 밀봉 부재를 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 상부면으로부터 순차적으로 적층된 제1 내지 제3 배선들을 포함하고 상기 상부면으로부터 두께 방향으로 서로 다른 깊이들로 각각 연장하며 상기 제1 내지 제3 배선들의 일부분들을 각각 노출시키는 제1 내지 제3 삽입홀들을 갖는 패키지 기판, 상기 패키지 기판 상에 칩 패드들이 형성된 제1 면이 상기 패키지 기판의 상부면을 향하도록 배치되는 반도체 칩, 상기 칩 패드들 상에 각각 구비되며 대응하는 상기 제1 내지 제3 삽입홀들 내부로 연장하여 상기 제1 내지 제3 배선들의 노출된 일부분들과 전기적으로 각각 접속하는 제1 내지 제3 접속 핀들을 포함하는 복수 개의 접속 핀들, 및 상기 패키지 기판 상에 상기 반도체 칩을 커버하도록 구비되는 밀봉 부재를 포함한다. 상기 제1 내지 제3 삽입홀들은 15㎛ 내지 150㎛의 범위 이내의 직경을 가지고, 상기 제1 내지 제3 접속 핀들은 5㎛ 내지 95㎛의 범위 이내의 직경을 갖는다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판의 상부면 상에 칩 패드들이 형성된 제1 면이 상기 패키지 기판을 향하도록 배치되는 제1 반도체 칩, 상기 제1 반도체 칩의 상기 칩 패드들 상에 각각 구비되는 복수 개의 접속 핀들, 상기 패키지 기판의 상부면 상에 상기 제1 반도체 칩과 이격 배치되는 적어도 하나의 지지 구조물, 상기 지지 구조물 상에 지지되도록 상기 패키지 기판 상에 탑재되는 복수 개의 제2 반도체 칩들, 및 상기 패키지 기판의 상부면 상에서 상기 지지 구조물, 상기 제1 반도체 칩 및 상기 제2 반도체 칩들을 커버하는 밀봉 부재를 포함한다. 상기 패키지 기판은 복수 개의 층들에 각각 구비되는 배선들을 포함하고, 상기 상부면으로부터 두께 방향으로 각각 연장하며 서로 다른 층들의 상기 배선들의 일부분들을 각각 노출시키는 삽입홀들을 갖는다. 상기 접속 핀들은 대응하는 상기 삽입홀들 내부로 연장하여 상기 배선들의 일부분들과 전기적으로 각각 접속한다.
예시적인 실시예들에 따르면, 반도체 패키지는 상부면으로부터 두께 방향으로 각각 연장하며 서로 다른 층들의 배선들의 일부분들을 각각 노출시키는 삽입홀들을 갖는 패키지 기판, 칩 패드들이 형성된 제1 면이 상기 패키지 기판의 상부면을 향하도록 배치되는 반도체 칩, 및 상기 칩 패드들 상에 각각 구비되며 대응하는 상기 삽입홀들 내부로 연장하여 상기 배선들의 노출된 일부분들과 전기적으로 각각 접속하는 복수 개의 접속 핀들을 포함할 수 있다.
따라서, 상기 반도체 칩은 기존의 범프들을 사용하지 않고 상기 패키지 기판에 형성된 상기 삽입홀들 내부로 삽입된 상기 접속 핀들을 매개로 하여 패키지 기판 상에 실장될 수 있다.
이에 따라, 상기 접속 핀들이 상기 삽입홀들 내부로 삽입되므로 전체 패키지 두께를 감소시킬 수 있다. 또한, 상기 반도체 칩의 상기 칩 패드들이 상기 접속 핀들에 의해 상기 패키지 기판 내부의 상기 배선들에 직접 연결되므로 라우팅(rounting) 공간을 감소시키고 전기적 특성을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3은 도 1의 반도체 패키지를 나타내는 평면도이다.
도 4 내지 도 18은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 19는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 20은 도 19의 D 부분을 나타내는 확대 단면도이다.
도 21 내지 도 26은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다. 도 3은 도 1의 반도체 패키지를 나타내는 평면도이다. 도 1은 도 3의 I-I' 라인을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(10)는 패키지 기판(100), 반도체 칩(200), 복수 개의 접속 핀들(300), 및 몰딩 부재(400)를 포함할 수 있다. 또한, 반도체 패키지(10)는 외부 접속 부재들(500)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(100)은 서로 마주보는 상부면(102)과 하부면(104)을 갖는 다층 회로 기판일 수 있다. 예를 들면, 패키지 기판(100)는 복수 개의 층들에 각각 구비되는 배선들 및 이들을 연결하기 위한 비아들을 포함하는 인쇄회로기판(PCB)일 수 있다.
구체적으로, 패키지 기판(100)은 복수 개의 적층된 절연층들(110) 및 상기 절연층들에 각각 구비되는 배선들(120a, 120b, 120c, 120d)을 포함할 수 있다.
패키지 기판(100)은 순차적으로 적층된 제1 내지 제5 절연층들(110a, 110b, 110c, 110d, 110e)을 포함할 수 있다. 제1 절연층(110a)은 상부 커버 절연층이고, 제2 절연층(110b)은 상부 절연층이고, 제3 절연층(110c)은 코어층이고, 제4 절연층(110d)은 하부 절연층이고, 제5 절연층(110e)은 하부 커버 절연층일 수 있다.
예를 들면, 상기 절연층은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지와 같은 절연성 물질을 포함할 수 있다. 상기 절연층은 유기 섬유(glass fiber) 등의 심재에 함침된 수지, 예를 들어, 프리프레그(pregreg), FR-4, BT(Bismaleimide Triazine) 등을 포함할 수 있다.
제1 배선(120a)은 제2 절연층(110b)의 상부면에 형성되고, 제2 배선(120b)은 제3 절연층(110c)의 상부면에 형성될 수 있다. 제3 배선(120c)은 제3 절연층(110c)의 하부면에 형성되고, 제4 배선(120d)은 제4 절연층(110d)의 하부면에 형성될 수 있다. 제1 내지 제4 배선들(120a, 120b, 120c, 120d)은 패키지 기판(100)의 상부면(102)으로부터 두께 방향으로 적층된 제1 내지 제4 회로층들이라 할 수 있다. 예를 들면, 상기 배선은 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다. 상기 절연층들 및 상기 도전 패턴들의 배치들 및 개수들은 예시적이며, 이에 제한되지 않음을 이해할 수 있을 것이다.
패키지 기판(100)은 상부면(102)으로부터 두께 방향으로 연장하는 서로 다른 깊이의 복수 개의 삽입홀들(112a, 112b, 112c, 112d)을 가질 수 있다. 예를 들면, 상기 삽입홀들(112a, 112b, 112c, 112d)은 15㎛ 내지 150㎛의 범위 이내의 직경을 가질 수 있다.
제1 삽입홀(112a)은 상부면(102)으로부터 제1 절연층(110a)을 두께 방향으로 연장하여 제1 배선(120a)의 일부를 노출시킬 수 있다. 제1 삽입홀(112a)은 상부면(102)으로부터 제1 깊이(D1)를 가짐으로써 상기 제1 회로층의 일부를 노출시킬 수 있다. 제1 삽입홀(112a)에 의해 노출된 제1 배선(120a)의 일부는 제1 접속 핀(300a)이 접속되는 제1 접속 패드의 역할을 수행할 수 있다.
제2 삽입홀(112b)은 상부면(102)으로부터 제1 및 제2 절연층들(110a, 110b)을 두께 방향으로 연장하여 제2 배선(120b)의 일부를 노출시킬 수 있다. 제2 삽입홀(112b)은 상부면(102)으로부터 제1 깊이(D1)보다 큰 제2 깊이(D2)를 가짐으로써 상기 제2 회로층의 일부를 노출시킬 수 있다. 제2 삽입홀(112b)에 의해 노출된 제2 배선(120b)의 일부는 제2 접속 핀(300b)이 접속되는 제2 접속 패드의 역할을 수행할 수 있다.
제3 삽입홀(112c)은 상부면(102)으로부터 제1, 제2 및 제3 절연층들(110a, 110b, 110c)을 두께 방향으로 연장하여 제3 배선(120c)의 일부를 노출시킬 수 있다. 제3 삽입홀(112c)은 상부면(102)으로부터 제2 깊이(D2)보다 큰 제3 깊이(D3)를 가짐으로써 상기 제3 회로층의 일부를 노출시킬 수 있다. 제3 삽입홀(112c)에 의해 노출된 제3 배선(120c)의 일부는 제3 접속 핀(300c)이 접속되는 제3 접속 패드의 역할을 수행할 수 있다.
제4 삽입홀(112d)은 상부면(102)으로부터 제1, 제2, 제3 및 제4 절연층들(110a, 110b, 110c, 110d)을 두께 방향으로 연장하여 제4 배선(120d)의 일부를 노출할 수 있다. 제4 삽입홀(112d)은 상부면(102)으로부터 제3 깊이(D3)보다 큰 제4 깊이(D4)를 가짐으로써 상기 제4 회로층의 일부를 노출시킬 수 있다. 제4 삽입홀(112d)에 의해 노출된 제4 배선(120d)의 일부는 제4 접속 핀(300d)이 접속되는 제4 접속 패드의 역할을 수행할 수 있다.
반도체 칩(200)은 패키지 기판(100) 상에 배치될 수 있다. 반도체 칩(200)은 접속 핀들(300)을 통해 패키지 기판(100) 상에 실장될 수 있다. 반도체 칩(200)의 평면적은 패키지 기판(100)의 평면적보다 작을 수 있다. 평면도에서 보았을 때, 반도체 칩(200)은 패키지 기판(100)의 영역 내에 배치될 수 있다.
반도체 칩(200)은 제1 면(212)에 구비된 복수 개의 칩 패드들(230)을 포함할 수 있다. 복수 개의 칩 패드들(230) 상에는 서로 다른 높이들을 각각 갖는 접속 핀들(300)이 구비될 수 있다. 접속 핀들(300)은 5㎛ 내지 95㎛의 범위 이내의 직경을 가질 수 있다.
제1 칩 패드(230a) 상에는 제1 높이(H1)를 갖는 제1 접속 핀(300a)이구비될 수 있다. 제2 칩 패드(230b) 상에는 제2 높이(H2)를 갖는 제2 접속 핀(300b)이 구비될 수 있다. 제2 높이(H2)는 제1 높이(H1)보다 더 클 수 있다. 제3 칩 패드(230c) 상에는 제3 높이(H3)를 갖는 제3 접속 핀(300c)이 구비될 수 있다. 제3 높이(H3)는 제2 높이(H2)보다 더 클 수 있다. 제4 칩 패드(230d) 상에는 제4 높이(H4)를 갖는 제4 접속 핀(300d)이 구비될 수 있다. 제4 높이(H4)는 제3 높이(H3)보다 더 클 수 있다. 예를 들면, 상기 제1 내지 제4 높이들은 15㎛ 내지 300㎛의 범위 이내에 있을 수 있다. 각 높이들의 차이, 예를 들면, 상기 제2 높이와 상기 제1 높이의 차이는 15㎛ 내지 180㎛의 범위 이내에 있을 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(100) 상에 실장될 수 있다. 이 경우에 있어서, 반도체 칩(200)은 칩 패드들(230)이 형성된 활성면, 즉 제1 면(212)이 패키지 기판(100)을 향하도록 패키지 기판(100) 상에 실장될 수 있다. 반도체 칩(200)의 제1 면(212)과 패키지 기판(100)의 상부면(102) 사이에는 언더필 부재(350)가 구비될 수 있다.
반도체 칩(200)이 패키지 기판(100) 상에 실장될 때, 칩 패드들(230)상의 접속 핀들(300)은 패키지 기판(100)에 형성된 상기 삽입홀들 내부로 삽입되고, 열 압착 공정에 의해 접속 핀들(300)은 상기 삽입홀들에 의해 노출된 상기 배선들의 일부분들과 접합될 수 있다. 접속 핀들(300)은 패키지 기판(100)의 절연층들(110)을 부분적으로 관통하여 상기 배선을 전기적으로 연결시키는 비아 역할을 수행할 수 있다.
제1 접속 핀(300a)은 제1 삽입홀(112a) 내부로 삽입되어 제1 삽입홀(112a)에 의해 노출된 제1 배선(120a)의 일부, 즉, 상기 제1 접속 패드와 전기적으로 연결될 수 있다. 제2 접속 핀(300b)은 제2 삽입홀(112b) 내부로 삽입되어 제2 삽입홀(112b)에 의해 노출된 제2 배선(120b)의 일부, 즉, 상기 제2 접속 패드와 전기적으로 연결될 수 있다. 제3 접속 핀(300c)은 제3 삽입홀(112c) 내부로 삽입되어 제3 삽입홀(112c)에 의해 노출된 제3 배선(120c)의 일부, 즉, 상기 제3 접속 패드와 전기적으로 연결될 수 있다. 제4 접속 핀(300d)은 제4 삽입홀(112d) 내부로 삽입되어 제4 삽입홀(112d)에 의해 노출된 제4 배선(120d)의 일부, 즉, 상기 제4 접속 패드와 전기적으로 연결될 수 있다.
도 2에 도시된 바와 같이, 제2 접속 핀(300b)은 접속 기둥(30) 및 접속 기둥(30)의 표면 상에 형성된 금속 접합층(32)을 포함할 수 있다. 제2 접속 핀(300b)은 열 압착 공정에 의해 제2 삽입홀(112b)에 의해 노출된 제2 배선(120b)의 일부와 접속될 수 있다. 이 때, 금속 접합층(32)은 고온에서 용융되어 접속 기둥(30)의 표면과 제2 삽입홀(112b)의 내측면 사이의 공간을 적어도 부분적으로 채울 수 있다.
도 3에 도시된 바와 같이, 반도체 칩(200)의 칩 패드들(230)은 패드 영역(R)에 어레이 형태로 배열되고, 접속 핀들(300)은 패드 영역(R) 내의 칩 패드들(230) 상에 각각 구비될 수 있다. 더미 접속 기둥들(310)은 패드 영역(R)의 외측에 네 개의 코너 영역들에 각각 구비될 수 있다. 더미 접속 기둥들(310)은 반도체 칩(200)의 제1 면(212)에 구비된 더미 패드들 상에 각각 구비될 수 있다.
더미 접속 기둥들(310)은 제1 접속 핀(300a)의 높이(H1)보다 작은 높이를 가질 수 있다. 더미 접속 기둥들(310)은 제1 접속 핀(300a)의 직경보다 큰 직경을 가질 수 있다. 더미 접속 기둥들(310)은 반도체 칩(200)의 제1 면(212)으로부터 연장하여 패키지 기판(100)의 상부면(102)을 접촉할 수 있다. 더미 접속 기둥들(310)은 반도체 칩(200)의 제1 면(212) 및 패키지 기판(100)의 상부면(102) 사이에 배치될 수 있다. 더미 접속 기둥들(310)은 반도체 칩(200)이 접속 핀들(300)을 매개로 실장될 때, 반도체 칩(200)이 패키지 기판(100) 상에 안정적으로 어태치되도록 반도체 칩(200)을 지지할 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(400)는 패키지 기판(100) 상에 형성되어 반도체 칩(200)을 외부로부터 보호할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
패키지 기판(100)의 하부면(104) 상에는 전기 신호를 제공하기 위한 외부 접속 패드들, 즉, 제5 절연층(110e)에 의해 노출된 제4 배선(120d)의 일부분들이 구비될 수 있다. 패키지 기판(100)의 상기 외부 접속 패드 상에는 외부 장치와의 전기적 연결을 위하여 외부 접속 부재(500)가 배치될 수 있다. 예를 들면, 외부 연결 부재(500)는 솔더 볼일 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 반도체 패키지(10)는 상부면(102)으로부터 두께 방향으로 각각 연장하며 서로 다른 층들의 상기 배선들의 일부분들을 각각 노출시키는 삽입홀들을 갖는 패키지 기판(100), 칩 패드들(230)이 형성된 제1 면(212)이 패키지 기판(100)의 상부면(102)을 향하도록 배치되는 반도체 칩(200) 및 칩 패드들(230) 상에 각각 구비되며 대응하는 상기 삽입홀들 내부로 연장하여 상기 배선들의 일부분들과 전기적으로 각각 접속하는 복수 개의 접속 핀들(300)을 포함할 수 있다.
따라서, 반도체 칩(200)은 기존의 범프들을 사용하지 않고 패키지 기판(100)에 형성된 상기 삽입홀들 내부로 삽입된 접속 핀들(300)에 의해 패키지 기판(100)에 실장될 수 있다.
이에 따라, 접속 핀들(300)이 상기 삽입홀들 내부로 삽입되므로 전체 패키지 두께를 감소시킬 수 있다. 또한, 반도체 칩(200)의 칩 패드들(230)이 접속 핀들(300)에 의해 패키지 기판(100)의 내부 배선들에 직접 연결되므로 라우팅(rounting) 공간을 감소시키고 전기적 특성을 향상시킬 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 18은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 5 내지 도 10은 도 4의 B 부분을 나타내는 확대 단면도들이다. 도 17은 도 16의 C 부분을 나타내는 확대 단면도이다.
도 4 내지 도 14를 참조하면, 반도체 칩의 칩 패드들(230) 상에 복수 개의 접속 핀들(300)을 형성할 수 있다.
먼저, 웨이퍼 레벨의 반도체 칩을 포함하는 웨이퍼(W)의 칩 패드들(230) 상에 접속 핀들(300)을 형성할 수 있다.
예시적인 실시예들에 있어서, 웨이퍼(W)는 기판(210) 및 기판(210)의 제1 면(212) 상에 구비된 칩 패드들(230)을 포함할 수 있다. 도면에 도시되지는 않았지만, 웨이퍼(W)는 기판(210)의 활성면 상에 층간 절연막을 포함할 수 있다. 예를 들면, 칩 패드(230)는 상기 층간 절연막의 최외각 절연층에 구비될 수 있다. 기판(210)은 회로 패턴들 및 셀들이 형성된 다이 영역(DA) 및 다이 영역(DA)을 둘러싸는 스크라이브 영역(SA)을 포함할 수 있다. 후술하는 바와 같이, 기판(210)은 웨이퍼(W)의 복수 개의 다이 영역들(DA)을 구분하는 스크라이브 영역(SA)을 따라 절단되어 개별화될 수 있다.
예를 들면, 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(210)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(210)의 상기 활성면 상에는 회로 패턴들(도시되지 않음)이 구비될 수 있다. 상기 회로 패턴들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 칩 패드(230)는 상기 층간 절연막 내의 배선들에 의해 상기 회로 소자와 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 복수 개의 칩 패드들(230) 중에서 제1 칩 패드들(230a) 상에 제1 접속 핀들(300a)을 형성할 수 있다.
먼저, 도 5에 도시된 바와 같이, 웨이퍼(W)의 전면(212)(이하에서는, 설명의 편의를 위하여 기판(210)의 제1 면이라 함) 상에 절연막 패턴(20)을 형성하여 복수 개의 상기 칩 패드들을 노출시키고, 상기 칩 패드들 상에 시드층(22)을 형성할 수 있다.
예를 들면, 절연막 패턴(20)은 산화물, 질화물 등을 포함할 수 있다. 이들을 단독 또는 이들을 혼합하여 사용할 수 있다. 또한, 절연막 패턴(20)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다. 이와 다르게, 절연막 패턴(20)은 스핀 코팅 방법 또는 스프레이 방법에 의해 형성된 폴리머(polymer) 막일 수 있다. 기판(210)의 제1 면(212) 상에 칩 패드들(230)을 노출시키는 보호막 패턴이 이미 형성되어 있는 경우, 상기 절연막 패턴을 형성하는 공정은 생략될 수 있다.
시드층(22)은 티타늄/구리(Ti/Cu), 티타늄/팔라듐(Ti/Pd), 티타늄/니켈(Ti/Ni), 크롬/구리(Cr/Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다. 시드층(22)은 스퍼터링 공정에 의해 형성될 수 있다.
이어서, 도 6에 도시된 바와 같이, 기판(210)의 제1 면(212) 상에 복수 개의 상기 칩 패드들 중에서 제1 칩 패드(230a) 상부의 시드층(22) 영역을 노출시키는 제1 개구(26)를 갖는 포토레지스트 패턴(24)을 형성할 수 있다.
기판(210)의 상기 제1 면 상에 복수 개의 상기 칩 패드들을 덮는 포토레지스트막을 형성한 후, 상기 포토레지스트막 상에 노광 공정을 수행하여 복수 개의 상기 칩 패드들 중에서 제1 칩 패드(230a) 상의 시드층(22) 영역을 노출시키는 제1 개구(26)를 갖는 포토레지스트 패턴(24)을 형성할 수 있다. 포토레지스트 패턴(24)의 두께는 이후 단계에서 형성되는 상기 제1 접속 핀의 제1 높이를 결정할 수 있다. 제1 개구(26)의 직경은 상기 제1 접속 핀의 직경을 결정할 수 있다.
도 7에 도시된 바와 같이, 포토레지스트 패턴(24)의 제1 개구(26) 내에 금속 물질을 충진하여 제1 접속 핀으로서의 접속 기둥(30)을 형성할 수 있다. 상기 금속 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt) 등을 포함할 수 있다.
도 8 내지 도 9에 도시된 바와 같이, 접속 기둥(30) 상에 금속 접합층(32)을 형성할 수 있다. 포토레지스트 패턴(24) 상에 노광 공정을 수행하여 접속 기둥(30)을 노출시키는 제2 개구(28)을 형성할 수 있다. 접속 기둥(30)의 외측면은 제2 개구(28)에 의해 완전히 노출될 수 있다. 이어서, 도금 공정을 수행하여 제2 개구(28) 내에 노출된 접속 기둥(30)의 표면 및 시드층(22) 표면 상에 금속 접합층(32)을 형성할 수 있다. 상기 금속 접합층은 상기 접속 기둥의 금속 물질보다 낮은 녹는점을 가지며 상온에서 고체 상태인 금속 물질을 포함할 수 있다. 예를 들면, 상기 금속 접합층은 솔더 물질을 포함할 수 있다.
이와 다르게, 상기 접속 기둥 상에 상기 금속 접합층을 형성하는 공정은 생략될 수 있다. 이 경우에 있어서, 패키지 기판에 형성된 삽입홀들 내에 상기 금속 접합층의 금속 물질을 채운 후에, 상기 접속 핀들을 상기 삽입홀들 내에 삽입하고 고온에서 상기 접속 핀들과 접합시켜 상기 반도체 칩을 상기 패키지 기판 상에 실장시킬 수 있다.
도 10 및 도 11에 도시된 바와 같이, 포토레지스트 패턴(24)을 제거한 후, 금속 접합층(32)을 마스크로 사용하여 외부로 노출된 시드층(22) 일부를 식각하여 시드층 패턴(23)을 형성할 수 있다. 이에 따라, 복수 개의 상기 칩 패드들 중에서 제1 칩 패드(230a) 상에 제1 높이(H1)를 갖는 제1 접속 핀(300a)을 형성할 수 있다. 제1 접속 핀(300a)은 제1 칩 패드(230a) 상에 형성된 접속 기둥(30) 및 접속 기둥(30)의 표면 상에 형성된 금속 접합층(32)을 포함할 수 있다. 제1 접속 핀(300a)은 5㎛ 내지 95㎛의 범위 이내의 직경을 가질 수 있다.
도 12를 참조하면, 복수 개의 칩 패드들(230) 중에서 제2 칩 패드(230b) 상에 제2 높이(H2)를 갖는 제2 접속 핀(300b)을 형성할 수 있다.
도 5 내지 도 10을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 제2 칩 패드(230b) 상에 제2 높이(H2)를 갖는 제2 접속 핀(300b)를 형성할 수 있다. 제2 높이(H2)는 제1 높이(H1)보다 더 클 수 있다.
도 13를 참조하면, 복수 개의 칩 패드들(230) 중에서 제3 및 제4 칩 패드(230c, 230d) 상에 제3 및 제4 접속 핀들(300c, 300d)을 각각 형성할 수 있다.
도 5 내지 도 10을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 제3 칩 패드(230c) 상에 제3 높이(H3)를 갖는 제3 접속 핀(300c)를 형성할 수 있다. 제3 높이(H3)는 제2 높이(H2)보다 더 클 수 있다.
이어서, 도 5 내지 도 10을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 제4 칩 패드(230d) 상에 제4 높이(H4)를 갖는 제4 접속 핀(300d)를 형성할 수 있다. 제4 높이(H4)는 제3 높이(H3)보다 더 클 수 있다.
예를 들면, 상기 제1 내지 제4 높이들은 15㎛ 내지 300㎛의 범위 이내에 있을 수 있다. 각 높이들의 차이, 예를 들면, 상기 제2 높이와 상기 제1 높이의 차이는 15㎛ 내지 180㎛의 범위 이내에 있을 수 있다.
이에 따라, 복수 개의 칩 패드들(230) 상에 서로 다른 높이들을 각각 갖는 접속 핀들(300)을 형성할 수 있다. 제1 내지 제4 칩 패드들(300a, 300b, 300c, 300d) 상에는 서로 다른 높이들(H1, H2, H3, H4)을 갖는 제1 내지 제4 접속 핀들(300a, 300b, 300d, 300d)이 형성될 수 있다. 제1 내지 제4 접속 핀들(300a, 300b, 300c, 300d)은 5㎛ 내지 95㎛의 범위 이내의 직경을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제4 접속 핀들(300a, 300b, 300c, 300d)을 형성하기 전에 또는 이후에, 반도체 칩(200)의 네 개의 코너 영역들에 더미 접속 기둥들(310, 도 16 참조)을 형성할 수 있다. 상기 더미 접속 기둥들은 상기 접속 핀들의 직경보다 큰 직경을 가질 수 있다. 상기 더미 접속 기둥들은 제1 접속 핀(300a)의 높이(H1)보다 작은 높이를 가질 수 있다. 더미 접속 기둥들(310)은 이후의 실장 공정에서 접속 핀들(300)을 매개로 하여 반도체 칩(200)이 패키지 기판(100) 상에 안정적으로 어태치되도록 지지할 수 있다.
도 14를 참조하면, 웨이퍼(W)를 스크라이브 영역(SA)을 따라 절단하여 개별화된 반도체 칩(200)을 형성할 수 있다.
상기 절단 공정을 수행하기 전에, 기판(210)의 제2 면(214)을 연마할 수 있다.
도 15를 참조하면, 서로 다른 깊이의 삽입홀들(112a, 112b, 112c, 112d)을 갖는 패키지 기판(100)을 제공할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(100)은 서로 마주보는 상부면(102) 및 하부면(104)을 갖는 다층 회로 기판일 수 있다. 예를 들면, 패키지 기판(100)는 복수 개의 층들에 각각 구비되는 배선들 및 이들을 연결하기 위한 비아들을 포함하는 인쇄회로기판(PCB)일 수 있다.
도 15에 도시된 바와 같이, 패키지 기판(100)은 복수 개의 적층된 절연층들(110) 및 상기 절연층들에 각각 구비되는 배선들(120a, 120b, 120c, 120d)을 포함할 수 있다.
구체적으로, 제1 내지 제5 절연층들(110a, 110b, 110c, 110d, 110e)이 순차적으로 적층될 수 있다. 제1 절연층(110a)은 상부 커버 절연층이고, 제2 절연층(110b)은 상부 절연층이고, 제3 절연층(110c)은 코어층이고, 제4 절연층(110d)은 하부 절연층이고, 제5 절연층(110e)은 하부 커버 절연층일 수 있다.
예를 들면, 상기 절연층은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지와 같은 절연성 물질을 포함할 수 있다. 상기 절연층은 유기 섬유(glass fiber) 등의 심재에 함침된 수지, 예를 들어, 프리프레그(pregreg), FR-4, BT(Bismaleimide Triazine) 등을 포함할 수 있다.
제1 배선(120a)은 제2 절연층(110b)의 상부면에 형성되고, 제2 배선(120b)은 제3 절연층(110c)의 상부면에 형성될 수 있다. 제3 배선(120c)은 제3 절연층(110c)의 하부면에 형성되고, 제4 배선(120d)은 제4 절연층(110d)의 하부면에 형성될 수 있다. 제1 내지 제4 배선들(120a, 120b, 120c, 120d)은 패키지 기판(100)의 상부면(102)으로부터 두께 방향으로 적층된 제1 내지 제4 회로층들이라 할 수 있다. 예를 들면, 상기 배선은 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다. 상기 절연층들 및 상기 도전 패턴들의 배치들 및 개수들은 예시적이며, 이에 제한되지 않음을 이해할 수 있을 것이다.
패키지 기판(100)의 절연층(110)에는 상부면(102)으로부터 연장하는 서로 다른 깊이의 복수 개의 삽입홀들(112a, 112b, 112c, 112d)을 형성할 수 있다. 상기 삽입홀들은 식각 공정 또는 레이저 드릴링 공정에 의해 형성될 수 있다.
제1 삽입홀(112a)은 상부면(102)으로부터 제1 절연층(110a)을 두께 방향으로 연장하도록 형성될 수 있다. 제1 삽입홀(112a)은 제1 배선(120a)의 일부를 노출할 수 있다. 제1 삽입홀(112a)은 상부면(102)으로부터 제1 깊이(D1)를 가짐으로써 상기 제1 회로층의 일부를 노출시킬 수 있다. 제1 삽입홀(112a)에 의해 노출된 제1 배선(120a)의 일부는 이후의 실장 공정에 의해 제1 접속 핀(300a)이 접속되는 제1 접속 패드의 역할을 수행할 수 있다.
제2 삽입홀(112b)은 상부면(102)으로부터 제1 및 제2 절연층들(110a, 110b)을 두께 방향으로 연장하도록 형성될 수 있다. 제2 삽입홀(112b)은 제2 배선(120b)의 일부를 노출할 수 있다. 제2 삽입홀(112b)은 상부면(102)으로부터 제1 깊이(D1)보다 큰 제2 깊이(D2)를 가짐으로써 상기 제2 회로층의 일부를 노출시킬 수 있다. 제2 삽입홀(112b)에 의해 노출된 제2 배선(120b)의 일부는 이후의 실장 공정에 의해 제2 접속 핀(300b)이 접속되는 제2 접속 패드의 역할을 수행할 수 있다.
제3 삽입홀(112c)은 상부면(102)으로부터 제1, 제2 및 제3 절연층들(110a, 110b, 110c)을 두께 방향으로 연장하도록 형성될 수 있다. 제3 삽입홀(112c)은 제3 배선(120c)의 일부를 노출할 수 있다. 제3 삽입홀(112c)은 상부면(102)으로부터 제2 깊이(D2)보다 큰 제3 깊이(D3)를 가짐으로써 상기 제3 회로층의 일부를 노출시킬 수 있다. 제3 삽입홀(112c)에 의해 노출된 제3 배선(120c)의 일부는 이후의 실장 공정에 의해 제3 접속 핀(300c)이 접속되는 제3 접속 패드의 역할을 수행할 수 있다.
제4 삽입홀(112d)은 상부면(102)으로부터 제1, 제2, 제3 및 제5 절연층들(110a, 110b, 110c, 110d)을 두께 방향으로 연장하도록 형성될 수 있다. 제4 삽입홀(112d)은 제4 배선(120d)의 일부를 노출할 수 있다. 제4 삽입홀(112d)은 상부면(102)으로부터 제3 깊이(D3)보다 큰 제4 깊이(D4)를 가짐으로써 상기 제4 회로층의 일부를 노출시킬 수 있다. 제4 삽입홀(112d)에 의해 노출된 제4 배선(120d)의 일부는 이후의 실장 공정에 의해 제4 접속 핀(300d)이 접속되는 제4 접속 패드의 역할을 수행할 수 있다.
도 16 및 도 17을 참조하면, 패키지 기판(100) 상에 반도체 칩(200)을 실장시킬 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(100) 상에 실장될 수 있다. 이 경우에 있어서, 반도체 칩(200)은 칩 패드들(230)이 형성된 활성면, 즉 제1 면(212)이 패키지 기판(100)을 향하도록 패키지 기판(100) 상에 실장될 수 있다. 반도체 칩(200)의 제1 면(212)과 패키지 기판(100)의 상부면(102) 사이에는 언더필 부재(350)가 구비될 수 있다.
반도체 칩(200)이 패키지 기판(100) 상에 배치될 때, 칩 패드들(230)상의 접속 핀들(300)은 패키지 기판(100)에 형성된 상기 삽입홀들 내부로 삽입되고, 열 압착 공정에 의해 접속 핀들(300)은 상기 삽입홀들에 의해 노출된 상기 배선들의 일부분들과 접합될 수 있다.
제1 접속 핀(300a)은 제1 삽입홀(112a) 내부로 삽입되어 제1 삽입홀(112a)에 의해 노출된 제1 배선(120a)의 일부, 즉, 상기 제1 접속 패드와 전기적으로 연결될 수 있다. 제2 접속 핀(300b)은 제2 삽입홀(112b) 내부로 삽입되어 제2 삽입홀(112b)에 의해 노출된 제2 배선(120b)의 일부, 즉, 상기 제2 접속 패드와 전기적으로 연결될 수 있다. 제3 접속 핀(300c)은 제3 삽입홀(112c) 내부로 삽입되어 제3 삽입홀(112c)에 의해 노출된 제3 배선(120c)의 일부, 즉, 상기 제3 접속 패드와 전기적으로 연결될 수 있다. 제4 접속 핀(300d)은 제4 삽입홀(112d) 내부로 삽입되어 제4 삽입홀(112d)에 의해 노출된 제4 배선(120d)의 일부, 즉, 상기 제4 접속 패드와 전기적으로 연결될 수 있다.
도 17에 도시된 바와 같이, 제2 접속 핀(300b)은 접속 기둥(30) 및 접속 기둥(30)의 표면 상에 형성된 금속 접합층(32)을 포함할 수 있다. 제2 접속 핀(300b)은 열 압착 공정에 의해 제2 삽입홀(112b)에 의해 노출된 제2 배선(120b)의 일부와 접속될 수 있다. 이 때, 금속 접합층(32)은 고온에서 용융되어 접속 기둥(30)의 표면과 제2 삽입홀(112b)의 내측면 사이의 공간을 적어도 부분적으로 채울 수 있다.
이와 다르게, 금속 접합층(32)이 형성되어 있지 않는 경우, 패키지 기판(100)에 형성된 상기 삽입홀들 내에 상기 금속 접합층의 금속 물질을 채운 후에, 접속 핀들(300)을 상기 삽입홀들 내에 삽입한 후 고온에서 접속 핀들(300)을 상기 배선들의 일부분들과 접합시킬 수 있다. 또는, 예를 들면, 구리-구리 본딩(Cu-Cu Bonding)에 의해 접속 핀들(300)을 상기 배선들의 일부분들과 직접 접합시킬 수 있다.
도 18을 참조하면, 패키지 기판(100) 상에 반도체 칩(200)을 커버하는 몰딩 부재(400)를 형성할 수 있다. 예를 들면, 몰딩 부재(400)는 에폭시 몰딩 컴파운드와 같은 절연 물질을 포함할 수 있다.
이어서, 패키지 기판(100)의 하부면(104) 상의 외부 접속 패드들, 즉, 제5 절연층(110e)에 의해 노출된 제4 배선(120d)의 일부분들 상에 솔더 볼과 같은 외부 접속 부재들을 형성하여 도 1의 반도체 패키지(10)을 완성할 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 20은 도 19의 D 부분을 나타내는 확대 단면도이다. 상기 반도체 패키지는 추가적인 지지 구조물 및 제2 반도체 칩들의 구성을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략하기로 한다.
도 19 및 도 20을 참조하면, 반도체 패키지(11)는 패키지 기판(100), 제1 반도체 칩(200), 복수 개의 접속 핀들(300), 지지 구조물(600), 복수 개의 제2 반도체 칩들(700) 및 밀봉 부재(800)를 포함할 수 있다. 또한, 반도체 패키지(11)는 제2 반도체 칩들(700)을 패키지 기판(100)에 전기적으로 연결시키는 도전성 연결 부재들(730)을 더 포함할 수 있다. 또한, 반도체 패키지(11)는 외부 접속 부재들(900)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(100)은 서로 마주보는 상부면(102)과 하부면(104)을 갖는 다층 회로 기판일 수 있다. 예를 들면, 패키지 기판(100)는 복수 개의 층들에 각각 구비되는 배선들 및 이들을 연결하기 위한 비아들을 포함하는 인쇄회로기판(PCB)일 수 있다.
패키지 기판(100)은 순차적으로 적층된 제1 내지 제4 배선들(120a, 120b, 120c, 120d)을 포함할 수 있다.
패키지 기판(100)은 상부면(102)으로부터 두께 방향으로 연장하는 서로 다른 깊이의 복수 개의 삽입홀들(112a, 112b, 112c, 112d)을 가질 수 있다. 예를 들면, 상기 삽입홀들(112a, 112b, 112c, 112d)은 15㎛ 내지 150㎛의 범위 이내의 직경을 가질 수 있다.
제1 삽입홀(112a)은 상부면(102)으로부터 제1 절연층(110a)을 두께 방향으로 연장하여 제1 배선(120a)의 일부를 노출시킬 수 있다. 제1 삽입홀(112a)은 상부면(102)으로부터 제1 깊이(D1)를 가짐으로써 상기 제1 회로층의 일부를 노출시킬 수 있다. 제1 삽입홀(112a)에 의해 노출된 제1 배선(120a)의 일부는 제1 접속 핀(300a)이 접속되는 제1 접속 패드의 역할을 수행할 수 있다.
제2 삽입홀(112b)은 상부면(102)으로부터 제1 및 제2 절연층들(110a, 110b)을 두께 방향으로 연장하여 제2 배선(120b)의 일부를 노출시킬 수 있다. 제2 삽입홀(112b)은 상부면(102)으로부터 제1 깊이(D1)보다 큰 제2 깊이(D2)를 가짐으로써 상기 제2 회로층의 일부를 노출시킬 수 있다. 제2 삽입홀(112b)에 의해 노출된 제2 배선(120b)의 일부는 제2 접속 핀(300b)이 접속되는 제2 접속 패드의 역할을 수행할 수 있다.
제3 삽입홀(112c)은 상부면(102)으로부터 제1, 제2 및 제3 절연층들(110a, 110b, 110c)을 두께 방향으로 연장하여 제3 배선(120c)의 일부를 노출시킬 수 있다. 제3 삽입홀(112c)은 상부면(102)으로부터 제2 깊이(D2)보다 큰 제3 깊이(D3)를 가짐으로써 상기 제3 회로층의 일부를 노출시킬 수 있다. 제3 삽입홀(112c)에 의해 노출된 제3 배선(120c)의 일부는 제3 접속 핀(300c)이 접속되는 제3 접속 패드의 역할을 수행할 수 있다.
제4 삽입홀(112d)은 상부면(102)으로부터 제1, 제2, 제3 및 제4 절연층들(110a, 110b, 110c, 110d)을 두께 방향으로 연장하여 제4 배선(120d)의 일부를 노출할 수 있다. 제4 삽입홀(112d)은 상부면(102)으로부터 제3 깊이(D3)보다 큰 제4 깊이(D4)를 가짐으로써 상기 제4 회로층의 일부를 노출시킬 수 있다. 제4 삽입홀(112d)에 의해 노출된 제4 배선(120d)의 일부는 제4 접속 핀(300d)이 접속되는 제4 접속 패드의 역할을 수행할 수 있다.
반도체 칩(200)은 패키지 기판(100) 상에 배치될 수 있다. 반도체 칩(200)은 접속 핀들(300)을 통해 패키지 기판(100) 상에 실장될 수 있다. 제1 반도체 칩(200)은 로직 회로를 포함하는 로직 칩일 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다.
반도체 칩(200)은 제1 면(212)에 구비된 복수 개의 칩 패드들(230)을 포함할 수 있다. 복수 개의 칩 패드들(230) 상에는 서로 다른 높이들을 각각 갖는 접속 핀들(300)이 구비될 수 있다.
제1 칩 패드(230a) 상에는 제1 높이(H1)를 갖는 제1 접속 핀(300a)이구비될 수 있다. 제2 칩 패드(230b) 상에는 제2 높이(H2)를 갖는 제2 접속 핀(300b)이 구비될 수 있다. 제2 높이(H2)는 제1 높이(H1)보다 더 클 수 있다. 제3 칩 패드(230c) 상에는 제3 높이(H3)를 갖는 제3 접속 핀(300c)이 구비될 수 있다. 제3 높이(H3)는 제2 높이(H2)보다 더 클 수 있다. 제4 칩 패드(230d) 상에는 제4 높이(H4)를 갖는 제4 접속 핀(300d)이 구비될 수 있다. 제4 높이(H4)는 제3 높이(H3)보다 더 클 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(100) 상에 실장될 수 있다. 이 경우에 있어서, 반도체 칩(200)은 칩 패드들(230)이 형성된 활성면, 즉 제1 면(212)이 패키지 기판(100)을 향하도록 패키지 기판(100) 상에 실장될 수 있다.
반도체 칩(200)이 패키지 기판(100) 상에 실장될 때, 칩 패드들(230)상의 접속 핀들(300)은 패키지 기판(100)에 형성된 상기 삽입홀들 내부로 삽입되고, 열 압착 공정에 의해 접속 핀들(300)은 상기 삽입홀들에 의해 노출된 상기 배선들의 일부분들과 접합될 수 있다. 접속 핀들(300)은 패키지 기판(100)의 절연층들(110)을 부분적으로 관통하여 상기 배선을 전기적으로 연결시키는 비아 역할을 수행할 수 있다.
제1 접속 핀(300a)은 제1 삽입홀(112a) 내부로 삽입되어 제1 삽입홀(112a)에 의해 노출된 제1 배선(120a)의 일부, 즉, 상기 제1 접속 패드와 전기적으로 연결될 수 있다. 제2 접속 핀(300b)은 제2 삽입홀(112b) 내부로 삽입되어 제2 삽입홀(112b)에 의해 노출된 제2 배선(120b)의 일부, 즉, 상기 제2 접속 패드와 전기적으로 연결될 수 있다. 제3 접속 핀(300c)은 제3 삽입홀(112c) 내부로 삽입되어 제3 삽입홀(112c)에 의해 노출된 제3 배선(120c)의 일부, 즉, 상기 제3 접속 패드와 전기적으로 연결될 수 있다. 제4 접속 핀(300d)은 제4 삽입홀(112d) 내부로 삽입되어 제4 삽입홀(112d)에 의해 노출된 제4 배선(120d)의 일부, 즉, 상기 제4 접속 패드와 전기적으로 연결될 수 있다.
도 20에 도시된 바와 같이, 제2 접속 핀(300b)은 접속 기둥(30) 및 접속 기둥(30)의 표면 상에 형성된 금속 접합층(32)을 포함할 수 있다. 제2 접속 핀(300b)은 열 압착 공정에 의해 제2 삽입홀(112b)에 의해 노출된 제2 배선(120b)의 일부와 접속될 수 있다. 이 때, 금속 접합층(32)은 고온에서 용융되어 접속 기둥(30)의 표면과 제2 삽입홀(112b)의 내측면 사이의 공간을 적어도 부분적으로 채울 수 있다.
예시적인 실시예들에 있어서, 지지 구조물(600)은 패키지 기판(100) 상에 제1 반도체 칩(200)과 이격 배치될 수 있다. 지지 구조물(600)은 접착 부재(610)를 이용하여 패키지 기판(100)의 상부면(102) 상에 부착될 수 있다. 지지 구조물(600)은 패키지 기판(100) 및 다른 전자 부품들 사이에 배치되어 다른 전자 부품들을 지지하는 역할을 수행할 수 있다.
지지 구조물(600)은 지지 스페이서 및 상기 지지 스페이서의 하부면에 부착된 접착 필름(610)을 포함할 수 있다. 예를 들면, 접착 필름(610)은 다이 접착 필름(DAF)을 포함할 수 있다. 상기 지지 스페이서는 다이 어태치 공정에 의해 접착 필름(610)을 이용하여 패키지 기판(100)의 상부면(102) 상에 부착될 수 있다.
2개의 지지 구조물들(600)이 제1 반도체 칩(200)의 양측에 배치될 수 있다. 패키지 기판(100)으로부터의 상기 지지 구조물의 높이는 제1 반도체 칩(200)의 높이와 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 복수 개의 제2 반도체 칩들(700)은 제1 반도체 칩(200) 및 지지 구조물(600) 상에 적층될 수 있다. 제2 반도체 칩들(700a, 700b)은 접착 부재들(710a, 710b)를 이용하여 지지 구조물(600) 상에 부착될 수 있다. 예를 들면, 상기 접착 부재는 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다. 상기 제2 반도체 칩의 평면적은 상기 제1 반도체 칩 또는 상기 지지 구조물의 평면적보다 더 클 수 있다. 따라서, 제2 반도체 칩들(700a, 700b)은 패키지 기판(100) 상에서 지지 구조물(300)에 의해 지지되어 탑재될 수 있다.
제2 반도체 칩(700)는 도전성 연결 부재들(730)에 의해 패키지 기판(100)에 전기적으로 연결될 수 있다. 구체적으로, 도전성 연결 부재(730)는 제2 반도체 칩(700)의 칩 패드를 패키지 기판(100)의 기판 패드, 즉, 제1 절연층(110a)에 의해 노출된 제1 배선(120d)의 일부분에 전기적으로 연결할 수 있다. 예를 들면, 도전성 연결 부재(730)는 본딩 와이어를 포함할 수 있다. 따라서, 제2 반도체 칩들(700)은 상기 접착 부재에 의해 지지 구조물(600) 상에 적층되고 복수 개의 도전성 연결 부재들(730)에 패키지 기판(100)에 전기적으로 연결될 수 있다.
제2 반도체 칩들(700)은 메모리 회로를 포함하는 메모리 칩을 포함할 수 있다. 예를 들면, 제2 반도체 칩들(700)은 낸드 플래시 메모리(NAND flash memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다. 상기 제2 반도체 칩들의 개수, 크기, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 밀봉 부재(800)는 패키지 기판(100) 상에 형성되어 제1 반도체 칩(200), 지지 구조물(600) 및 제2 반도체 칩들(700)을 외부로부터 보호할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
패키지 기판(100)의 하부면(104) 상에는 전기 신호를 제공하기 위한 외부 접속 패드들, 즉, 제5 절연층(110e)에 의해 노출된 제4 배선(120d)의 일부분들이 구비될 수 있다. 패키지 기판(100)의 상기 외부 접속 패드 상에는 외부 장치와의 전기적 연결을 위하여 외부 접속 부재(900)가 배치될 수 있다. 예를 들면, 외부 연결 부재(900)는 솔더 볼일 수 있다. 반도체 패키지(11)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 반도체 패키지(11)는 패키지 기판(100), 패키지 기판(100) 상에 실장되는 제1 반도체 칩(200)과 지지 구조물(600), 제1 반도체 칩(200)과 지지 구조물(600) 상에 지지되는 복수 개의 제2 반도체 칩들(700), 및 패키지 기판(100) 상에 제1 반도체 칩(200), 지지 구조물(600) 및 제2 반도체 칩들(700)을 커버하는 밀봉 부재(800)를 포함할 수 있다.
제1 반도체 칩(200)은 접속 핀들(300)을 매개로 하여 패키지 기판(100) 상에 실장될 수 있다. 반도체 칩(200)이 패키지 기판(100) 상에 실장될 때, 칩 패드들(230)상의 접속 핀들(300)은 패키지 기판(100)에 형성된 상기 삽입홀들 내부로 삽입되고, 열 압착 공정에 의해 접속 핀들(300)은 상기 삽입홀들에 의해 노출된 상기 배선들의 일부분들과 접합될 수 있다. 접속 핀들(300)은 패키지 기판(100)의 절연층들(110)을 부분적으로 관통하여 상기 배선을 전기적으로 연결시키는 비아 역할을 수행할 수 있다.
따라서, 전체 패키지 두께를 감소시키고 구조적 안정성을 향상시킬 수 있다. 이에 따라, 기존의 플립 칩 방식에 의해 실장된 제1 반도체 칩(200)의 틸팅으로 인한 제1 반도체 칩(200)과 제2 반도체 칩(700) 사이 공간으로 밀봉 부재가 침투하는 것을 방지할 수 있다.
이하에서는, 도 19의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 21 내지 도 26은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 21을 참조하면, 제1 반도체 칩(200)의 칩 패드들(230) 상에 복수 개의 접속 핀들(300)을 형성할 수 있다.
도 4 내지 도 14를 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 칩 패드들(230) 상에 서로 다른 높이들을 갖는 접속 핀들(300)을 형성할 수 있다.
제1 칩 패드(230a) 상에는 제1 높이(H1)를 갖는 제1 접속 핀(300a)이구비될 수 있다. 제2 칩 패드(230b) 상에는 제2 높이(H2)를 갖는 제2 접속 핀(300b)이 구비될 수 있다. 제2 높이(H2)는 제1 높이(H1)보다 더 클 수 있다. 제3 칩 패드(230c) 상에는 제3 높이(H3)를 갖는 제3 접속 핀(300c)이 구비될 수 있다. 제3 높이(H3)는 제2 높이(H2)보다 더 클 수 있다. 제4 칩 패드(230d) 상에는 제4 높이(H4)를 갖는 제4 접속 핀(300d)이 구비될 수 있다. 제4 높이(H4)는 제3 높이(H3)보다 더 클 수 있다. 예를 들면, 상기 제1 내지 제4 높이들은 15㎛ 내지 300㎛의 범위 이내에 있을 수 있다. 각 높이들의 차이, 예를 들면, 상기 제2 높이와 상기 제1 높이의 차이는 15㎛ 내지 180㎛의 범위 이내에 있을 수 있다. 제1 내지 제3 접속 핀들(300)은 5㎛ 내지 95㎛의 범위 이내의 직경을 가질 수 있다.
도 22를 참조하면, 패키지 기판(100)에 서로 다른 깊이의 삽입홀들(112a, 112b, 112c, 112d)을 형성할 수 있다.
예를 들면, 상기 삽입홀들은 식각 공정 또는 레이저 드릴링 공정에 의해 형성될 수 있다.
제1 삽입홀(112a)은 상부면(102)으로부터 제1 절연층(110a)을 두께 방향으로 연장하도록 형성될 수 있다. 제1 삽입홀(112a)은 제1 배선(120a)의 일부를 노출할 수 있다. 제1 삽입홀(112a)은 상부면(102)으로부터 제1 깊이(D1)를 가짐으로써 상기 제1 회로층의 일부를 노출시킬 수 있다. 제1 삽입홀(112a)에 의해 노출된 제1 배선(120a)의 일부는 이후의 실장 공정에 의해 제1 접속 핀(300a)이 접속되는 제1 접속 패드의 역할을 수행할 수 있다.
제2 삽입홀(112b)은 상부면(102)으로부터 제1 및 제2 절연층들(110a, 110b)을 두께 방향으로 연장하도록 형성될 수 있다. 제2 삽입홀(112b)은 제2 배선(120b)의 일부를 노출할 수 있다. 제2 삽입홀(112b)은 상부면(102)으로부터 제1 깊이(D1)보다 큰 제2 깊이(D2)를 가짐으로써 상기 제2 회로층의 일부를 노출시킬 수 있다. 제2 삽입홀(112b)에 의해 노출된 제2 배선(120b)의 일부는 이후의 실장 공정에 의해 제2 접속 핀(300b)이 접속되는 제2 접속 패드의 역할을 수행할 수 있다.
제3 삽입홀(112c)은 상부면(102)으로부터 제1, 제2 및 제3 절연층들(110a, 110b, 110c)을 두께 방향으로 연장하도록 형성될 수 있다. 제3 삽입홀(112c)은 제3 배선(120c)의 일부를 노출할 수 있다. 제3 삽입홀(112c)은 상부면(102)으로부터 제2 깊이(D2)보다 큰 제3 깊이(D3)를 가짐으로써 상기 제3 회로층의 일부를 노출시킬 수 있다. 제3 삽입홀(112c)에 의해 노출된 제3 배선(120c)의 일부는 이후의 실장 공정에 의해 제3 접속 핀(300c)이 접속되는 제3 접속 패드의 역할을 수행할 수 있다.
제4 삽입홀(112d)은 상부면(102)으로부터 제1, 제2, 제3 및 제5 절연층들(110a, 110b, 110c, 110d)을 두께 방향으로 연장하도록 형성될 수 있다. 제4 삽입홀(112d)은 제4 배선(120d)의 일부를 노출할 수 있다. 제4 삽입홀(112d)은 상부면(102)으로부터 제3 깊이(D3)보다 큰 제4 깊이(D4)를 가짐으로써 상기 제4 회로층의 일부를 노출시킬 수 있다. 제4 삽입홀(112d)에 의해 노출된 제4 배선(120d)의 일부는 이후의 실장 공정에 의해 제4 접속 핀(300d)이 접속되는 제4 접속 패드의 역할을 수행할 수 있다.
도 23을 참조하면, 패키지 기판(100) 상에 제1 반도체 칩(200)을 실장시킬 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 패키지 기판(100) 상에 실장될 수 있다. 이 경우에 있어서, 제1 반도체 칩(200)은 칩 패드들(230)이 형성된 활성면, 즉 제1 면(212)이 패키지 기판(100)을 향하도록 패키지 기판(100) 상에 실장될 수 있다.
제1 반도체 칩(200)이 패키지 기판(100) 상에 배치될 때, 칩 패드들(230)상의 접속 핀들(300)은 패키지 기판(100)에 형성된 상기 삽입홀들 내부로 삽입되고, 열 압착 공정에 의해 접속 핀들(300)은 상기 삽입홀들에 의해 노출된 상기 배선들의 일부분들과 접합될 수 있다.
제1 접속 핀(300a)은 제1 삽입홀(112a) 내부로 삽입되어 제1 삽입홀(112a)에 의해 노출된 제1 배선(120a)의 일부, 즉, 상기 제1 접속 패드와 전기적으로 연결될 수 있다. 제2 접속 핀(300b)은 제2 삽입홀(112b) 내부로 삽입되어 제2 삽입홀(112b)에 의해 노출된 제2 배선(120b)의 일부, 즉, 상기 제2 접속 패드와 전기적으로 연결될 수 있다. 제3 접속 핀(300c)은 제3 삽입홀(112c) 내부로 삽입되어 제3 삽입홀(112c)에 의해 노출된 제3 배선(120c)의 일부, 즉, 상기 제3 접속 패드와 전기적으로 연결될 수 있다. 제4 접속 핀(300d)은 제4 삽입홀(112d) 내부로 삽입되어 제4 삽입홀(112d)에 의해 노출된 제4 배선(120d)의 일부, 즉, 상기 제4 접속 패드와 전기적으로 연결될 수 있다.
도 24를 참조하면, 패키지 기판(100) 상에 적어도 하나의 지지 구조물(600)을 적층시킬 수 있다.
예시적인 실시예들에 있어서, 접착 필름(610)를 이용하여 패키지 기판(100)의 상부면(102) 상에 제1 반도체 칩(200)과 이격되도록 지지 구조물(60)을 부착시킬 수 있다. 2개의 지지 구조물들(600)이 제1 반도체 칩(200)의 양측에 배치될 수 있다. 예를 들면, 접착 필름(610)은 다이 접착 필름(DAF)을 포함할 수 있다. 지지 구조물(600)는 다이 어태치 공정에 의해 접착 필름(610)을 이용하여 패키지 기판(100)의 상부면(102) 상에 부착될 수 있다.
패키지 기판(100)으로부터의 상기 지지 구조물의 높이는 제1 반도체 칩(200)의 높이와 실질적으로 동일할 수 있다.
도 25를 참조하면, 복수 개의 제2 반도체 칩들(700)을 제1 반도체 칩(200) 및 지지 구조물(300) 상에 적층시킬 수 있다.
접착 부재들(710a, 710b)을 이용하여 지지 구조물(600) 상에 제2 반도체 칩들(700a, 700b)을 부착시킬 수 있다. 상기 제2 반도체 칩의 평면적은 상기 제1 반도체 칩 또는 상기 지지 구조물의 평면적보다 더 클 수 있다. 따라서, 제2 반도체 칩들(700a, 700b)은 패키지 기판(100) 상에서 지지 구조물(600)에 의해 지지되어 탑재될 수 있다.
상기 제2 반도체 칩들은 순차적 또는 지그재그 방향으로 오프셋 정렬될 수 있다. 예를 들면, 제2 반도체 칩들(700a, 700b)는 카스케이드(cascade) 구조로 적층될 수 있다. 제2 반도체 칩들(700a, 700b)은 패키지 기판(100)의 제1 측면 방향(우측 방향)으로 순차적으로 오프셋 정렬될 수 있다. 제2 반도체 칩들(700a, 700b)은 DAF와 같은 접착 필름(710)을 이용하여 제1 반도체 칩(200) 및 지지 구조물(300) 상에 부착될 수 있다.
이어서, 와이어 본딩 공정을 수행하여 제2 반도체 칩들(700a, 700b)의 칩 패드들을 패키지 기판(100)의 상부면(102) 상의 기판 패드들, 즉, 제1 절연층(110a)에 의해 노출된 제1 배선(120a)의 일부분들에 연결시킬 수 있다. 제2 반도체 칩들(700a, 700b)의 상기 칩 패드들은 도전성 연결 부재들(730), 즉, 본딩 와이어들에 의해 상기 기판 패드들에 연결될 수 있다.
도 26을 참조하면, 패키지 기판(100)의 상부면(102) 상에 제1 반도체 칩(200), 지지 구조물(300) 및 제2 반도체 칩들(700)을 커버하는 밀봉 부재(800)를 형성할 수 있다. 상기 밀봉 부재는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
이어서, 패키지 기판(100)의 하부면(104) 상의 외부 접속 패드들, 즉, 제5 절연층(110e)에 의해 노출된 제4 배선(120d)의 일부분들 상에 솔더 볼들과 같은 외부 접속 부재들(900)을 형성하여 도 19의 반도체 패키지(11)를 완성할 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11: 반도체 패키지
30: 접속 기둥 32: 금속 접합층
100: 패키지 기판
110a, 110b, 110c, 110d, 110e: 절연층
112a, 112b, 112c, 112d: 삽입홀
120a, 120b, 120c, 120d: 배선
200: 반도체 칩, 제1 반도체 칩
230, 230a, 230b, 230c, 230d: 칩 패드
300, 300a, 300b, 300c, 300d: 접속 핀
310: 더미 접속 기둥 400, 800: 밀봉 부재
500, 900: 외부 접속 부재 600: 지지 구조물
700: 제2 반도체 칩 710a, 710b: 접착 부재
730: 도전성 연결 부재

Claims (10)

  1. 복수 개의 층들에 각각 구비되는 배선들을 포함하고, 상부면으로부터 두께 방향으로 각각 연장하며 서로 다른 층들의 상기 배선들의 일부분들을 각각 노출시키는 삽입홀들을 갖는 패키지 기판;
    상기 패키지 기판 상에, 칩 패드들이 형성된 제1 면이 상기 패키지 기판의 상부면을 향하도록 배치되는 반도체 칩;
    상기 칩 패드들 상에 각각 구비되며, 대응하는 상기 삽입홀들 내부로 연장하여 상기 배선들의 노출된 일부분들과 전기적으로 각각 접속하는 복수 개의 접속 핀들; 및
    상기 패키지 기판 상에 상기 반도체 칩을 커버하도록 구비되는 밀봉 부재를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 배선들은 상기 패키지 기판의 상부면으로부터 순차적으로 적층된 제1 내지 제3 배선들을 포함하고,
    상기 삽입홀들은 상기 제1 배선의 일부를 노출시키는 제1 삽입홀, 상기 제2 배선의 일부를 노출시키는 제2 삽입홀 및 상기 제3 배선의 일부를 노출시키는 제3 삽입홀을 포함하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 접속 핀들은
    상기 제1 삽입홀 내부로 삽입되어 상기 제1 배선의 노출된 일부와 전기적으로 연결되는 제1 접속 핀;
    상기 제2 삽입홀 내부로 삽입되어 상기 제2 배선의 노출된 일부와 전기적으로 연결되는 제2 접속 핀; 및
    상기 제3 삽입홀 내부로 삽입되어 상기 제3 배선의 노출된 일부와 전기적으로 연결되는 제3 접속 핀을 포함하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 제1 접속 핀은 상기 반도체 칩의 상기 제1 면으로부터 제1 높이를 가지고, 상기 제2 접속 핀은 상기 반도체 칩의 상기 제1 면으로부터 상기 제1 높이보다 큰 제2 높이를 가지고, 상기 제3 접속 핀을 상기 반도체 핀의 상기 제1 면으로부터 상기 제2 높이보다 큰 제3 높이를 갖는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 접속 핀은 상기 반도체 칩의 상기 제1 면으로부터 연장하는 접속 기둥 및 상기 접속 기둥의 표면 상에 구비되는 금속 접합층을 포함하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 금속 접합층은 상기 접속 기둥의 표면과 상기 삽입홀의 내측면 사이의 공간을 적어도 부분적으로 채우도록 구비되는 반도체 패키지.
  7. 제 5 항에 있어서, 상기 금속 접합층은 상기 접속 기둥의 금속 물질보다 낮은 녹는점을 가지며 상온에서 고체 상태인 금속 물질을 포함하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 삽입홀은 15㎛ 내지 150㎛의 범위 이내의 직경을 가지고, 상기 접속 핀은 5㎛ 내지 95㎛의 범위 이내의 직경을 갖는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 접속 핀은 상기 반도체 칩의 상기 제1 면으로부터 15㎛ 내지 300㎛의 범위 이내의 높이를 갖는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 반도체 칩의 상기 제1 면 상의 코너 영역들에 각각 구비되며 상기 패키지 기판의 상부면과 접촉하는 복수 개의 더미 접속 기둥들을 더 포함하는 반도체 패키지.
KR1020210101795A 2021-08-03 2021-08-03 반도체 패키지 및 반도체 패키지의 제조 방법 KR20230020129A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210101795A KR20230020129A (ko) 2021-08-03 2021-08-03 반도체 패키지 및 반도체 패키지의 제조 방법
US17/690,270 US20230039094A1 (en) 2021-08-03 2022-03-09 Semiconductor package and method of manufacturing semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210101795A KR20230020129A (ko) 2021-08-03 2021-08-03 반도체 패키지 및 반도체 패키지의 제조 방법

Publications (1)

Publication Number Publication Date
KR20230020129A true KR20230020129A (ko) 2023-02-10

Family

ID=85153458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210101795A KR20230020129A (ko) 2021-08-03 2021-08-03 반도체 패키지 및 반도체 패키지의 제조 방법

Country Status (2)

Country Link
US (1) US20230039094A1 (ko)
KR (1) KR20230020129A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768109A (en) * 1991-06-26 1998-06-16 Hughes Electronics Multi-layer circuit board and semiconductor flip chip connection
US5543586A (en) * 1994-03-11 1996-08-06 The Panda Project Apparatus having inner layers supporting surface-mount components
KR100216844B1 (ko) * 1996-12-27 1999-09-01 김규현 핀 그리드 어레이 타입의 칩 스케일 반도체 패키지의 구조 및 제조방법
US6324069B1 (en) * 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US6817870B1 (en) * 2003-06-12 2004-11-16 Nortel Networks Limited Technique for interconnecting multilayer circuit boards
KR20220032970A (ko) * 2020-09-08 2022-03-15 에스케이하이닉스 주식회사 수동 소자를 포함한 스택 패키지

Also Published As

Publication number Publication date
US20230039094A1 (en) 2023-02-09

Similar Documents

Publication Publication Date Title
US10410968B2 (en) Semiconductor package and method of manufacturing the same
TWI651828B (zh) 晶片封裝結構及其製造方法
US9876002B2 (en) Microelectronic package with stacked microelectronic units and method for manufacture thereof
TWI730879B (zh) 封裝結構及其製作方法
KR20140043651A (ko) 콤포넌트 패키지용 장치 및 방법
CN115588651A (zh) 半导体封装件以及其制造方法
KR102647008B1 (ko) 팬 아웃 패키지 및 이의 형성 방법
US11810864B2 (en) Semiconductor package
US11862571B2 (en) Semiconductor package
CN113130464B (zh) 封装结构及其制造方法
KR102562315B1 (ko) 반도체 패키지
US10978431B2 (en) Semiconductor package with connection substrate and method of manufacturing the same
CN115910977A (zh) 半导体封装
JP2015523740A (ja) 再構成されたウェハレベル超小型電子パッケージ
TWI756907B (zh) 封裝結構及其製作方法
US20210233826A1 (en) Semiconductor package including heat dissipation structure
US20230326862A1 (en) Semiconductor package having an interposer and method of manufacturing semiconductor package
KR20220042705A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US20210257324A1 (en) Semiconductor package
KR20230020129A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
KR101013548B1 (ko) 스택 패키지
KR20220034596A (ko) 반도체 패키지
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
CN111710672A (zh) 一种半导体封装件及其制备方法
TWI831749B (zh) 封裝件基板及其製造方法