KR20230002266A - 표시 패널, 구동 방법 및 표시 장치 - Google Patents

표시 패널, 구동 방법 및 표시 장치 Download PDF

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KR20230002266A
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위첸 팡
윈성 샤오
하이강 칭
먀오 왕
탸오메이 장
멍치 왕
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보에 테크놀로지 그룹 컴퍼니 리미티드
청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

본 발명은 표시 패널, 구동 방법 및 표시 장치에 관한 것이다. 여기서, 표시 패널은 베이스 기판(1000), 복수의 서브 픽셀(spx), 복수의 구동선, 복수의 데이터선,게이트 구동 회로(01)를 포함하고, 복수의 클록 신호선 및 클록 신호선의 연장 방향(F1)을 따라 순차적으로 배열된 복수의 시프트 레지스터 유닛(SR2n-3, SR2n-2, SR2n-1, SR2n, SR2n+1, SR2n+2, SR2n+3, SR2n+4)을 포함하고, 복수의 클록 신호선은 복수의 클록 신호선 그룹으로 분할되고, 복수의 시프트 레지스터 유닛(SR2n-3, SR2n-2, SR2n-1, SR2n, SR2n+1, SR2n+2, SR2n+3, SR2n+4)은 복수의 레지스터 유닛 그룹으로 분할되고, 동일한 레지스터 유닛 그룹의 시프트 레지스터 유닛은 캐스케이드 연결되고, 클록 신호선의 연장 방향(F1)을 따라 인접하는 2개의 시프트 레지스터 유닛(SR2n-3, SR2n-2, SR2n-1, SR2n, SR2n+1, SR2n+2, SR2n+3, SR2n+4)은 상이한 레지스터 유닛 그룹에 위치하고, 하나의 레지스터 유닛 그룹은 하나의 클록 신호선 그룹에 대응하고, 입력 트랜지스터(M1)의 게이트는 대응하는 클록 신호선 그룹의 하나의 클록 신호선에 전기적으로 연결되고, 입력 트랜지스터(M1)의 제2 전극은 출력 트랜지스터(M3)의 게이트에 전기적으로 연결되며, 출력 트랜지스터(M3)의 제2 전극은 대응하여 적어도 하나의 구동선에 전기적으로 연결된다.

Description

표시 패널, 구동 방법 및 표시 장치
본 발명은 디스플레이 기술 분야에 관한 것이다. 특히, 본 발명은 표시 패널, 구동 방법 및 표시 장치에 관한 것이다.
디스플레이 기술의 급속한 발전과 함께 표시 장치는 고집적화 및 저비용의 발전 추세를 나타낸다. 그 중 GOA(Gate Driver on Array, 어레이 기판 행 구동) 기술은 표시 패널의 베이스 기판에 TFT(Thin Film Transistor, 박막 트랜지스터) 게이트 구동 회로를 집적하여 표시 패널의 스캔 구동을 형성하고, 게이트 집적회로(IC, Integrated Circuit)의 본딩(Bonding) 영역과 팬아웃(Fan-out) 영역의 배선 공간을 제거하여 제품 비용을 절감한다.
본 발명의 실시예에 의해 제공되는 표시 패널은
표시 영역 및 비표시 영역을 포함하는 베이스 기판을 포함하고,
여기서, 표시 영역은
복수의 서브 픽셀 - 복수의 행 및 복수의 열을 따라 매트릭스로 배열됨 - ;
복수의 구동선 - 하나의 행의 상기 서브 픽셀은 대응하여 적어도 하나의 상기 구동선에 전기적으로 연결됨 - ; 및
복수의 데이터선 - 하나의 열의 상기 서브 픽셀은 대응하여 적어도 하나의 상기 데이터선에 전기적으로 연결됨 - ; 을 포함하고,
상기 비표시 영역은 게이트 구동 회로를 포함하고,
상기 게이트 구동 회로는 복수의 클록 신호선, 및 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 복수의 시프트 레지스터 유닛을 포함하고, 상기 복수의 클록 신호선은 복수의 클록 신호선 그룹으로 분할되고,
상기 복수의 시프트 레지스터 유닛은 복수의 레지스터 유닛 그룹으로 분할되고,
동일한 상기 레지스터 유닛 그룹의 각 상기 시프트 레지스터 유닛은 캐스케이드 연결되고, 상기 클록 신호선의 연장 방향을 따라 인접하는 2개의 시프트 레지스터 유닛은 상이한 레지스터 유닛 그룹에 위치하고, 상이한 상기 레지스터 유닛 그룹은 상이한 상기 클록 신호선 그룹에 대응하고,
각각의 상기 시프트 레지스터 유닛은 입력 트랜지스터와 출력 트랜지스터를 포함하고, 상기 입력 트랜지스터의 게이트는 대응하는 상기 클록 신호선 그룹의 하나의 클록 신호선에 전기적으로 연결되고, 상기 입력 트랜지스터의 제1 전극은 입력 신호 단자에 전기적으로 연결되고, 상기 입력 트랜지스터의 제2 전극은 상기 출력 트랜지스터의 게이트에 전기적으로 연결되며, 상기 출력 트랜지스터의 제2 전극은 대응하여 적어도 하나의 구동선에 전기적으로 연결된다.
선택적으로, 본 발명의 실시예에서, 상기 표시 패널은
반도체층 - 상기 베이스 기판에 위치하고, 상기 반도체층은 상기 입력 트랜지스터의 활성층 및 상기 출력 트랜지스터의 활성층을 포함하고, 상기 활성층은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함함 - ;
게이트 절연층 - 상기 베이스 기판으로부터 멀어지는 상기 반도체층의 일 측에 위치함 - ;
제1 도전층 - 상기 베이스 기판으로부터 멀어지는 상기 게이트 절연층의 일 측에 위치하고, 상기 제1 도전층은 상기 복수의 구동선, 복수의 제1 연결선, 복수의 제2 연결선, 상기 입력 트랜지스터의 게이트 및 상기 출력 트랜지스터의 게이트를 포함하고, 하나의 상기 시프트 레지스터 유닛은 적어도 하나의 상기 제1 연결선 및 적어도 하나의 상기 제2 연결선에 대응함 - ;
제1 절연층 - 상기 베이스 기판으로부터 멀어지는 상기 제1 도전층의 일 측에 위치함 - ; 및
제2 도전층 - 상기 베이스 기판으로부터 멀어지는 상기 제1 절연층의 일 측에 위치하고, 상기 제2 도전층은 상기 복수의 데이터선, 상기 복수의 클록 신호선 및 복수의 제1 접속부를 포함하고, 여기서, 하나의 상기 제1 접속부는 하나의 상기 출력 트랜지스터의 활성층의 소스 영역에 전기적으로 연결되고, 상기 제2 도전층은 제1 전원선을 더 포함함 - ; 을 더 포함하고,
하나의 상기 시프트 레지스터 유닛 및 상기 시프트 레지스터 유닛에 대응하는 상기 클록 신호선 그룹에 대해, 상기 제1 연결선의 일단은 상기 시프트 레지스터 유닛의 입력 트랜지스터의 게이트에 전기적으로 직접 연결되고, 상기 제1 연결선의 타단은 제1 비아 홀을 통해 상기 클록 신호선 그룹의 하나의 클록 신호선에 전기적으로 연결되고, 상기 제2 연결선의 일단은 제2 비아 홀을 통해 상기 제1 접속부에 전기적으로 연결되고, 상기 제2 연결선의 타단은 제3 비아 홀을 통해 상기 클록 신호선 그룹의 다른 클록 신호선 또는 제1 전원선에 전기적으로 연결되고;
상기 제1 비아 홀, 상기 제2 비아 홀 및 상기 제3 비아 홀은 상기 제1 절연층을 관통하며 간격을 두고 배열된다.
선택적으로, 본 발명의 실시예에서, 상기 복수의 클록 신호선은 2개의 클록 신호선 그룹으로 분할되고, 상기 2개의 클록 신호선 그룹은 제1 클록 신호선 그룹 및 제2 클록 신호선 그룹을 포함하고, 여기서, 상기 제1 클록 신호선 그룹은 제1 클록 신호선 및 제2 클록 신호선을 포함하고, 상기 제2 클록 신호선 그룹은 제3 클록 신호선 및 제4 클록 신호선을 포함하며;
상기 복수의 시프트 레지스터 유닛은 2개의 레지스터 유닛 그룹으로 분할되고, 상기 2개의 레지스터 유닛 그룹은 제1 레지스터 유닛 그룹 및 제2 레지스터 유닛 그룹을 포함하고, 여기서, 상기 제1 레지스터 유닛 그룹은 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 홀수 번째 시프트 레지스터 유닛을 포함하고, 제2 레지스터 유닛 그룹은 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 짝수 번째 시프트 레지스터 유닛을 포함하며;
상기 제1 레지스터 유닛 그룹에서 캐스케이드 연결된 복수의 시프트 레지스터 유닛에 대해, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제1 클록 신호선에 전기적으로 연결되고, 상기 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제2 클록 신호선 또는 제1 전원선에 전기적으로 연결되고, 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제2 클록 신호선에 전기적으로 연결되고, 상기 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제1 클록 신호선 또는 제1 전원선에 전기적으로 연결되며;
상기 제2 레지스터 유닛 그룹에서 캐스케이드 연결된 복수의 시프트 레지스터 유닛에 대해, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제3 클록 신호선에 전기적으로 연결되고, 상기 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제4 클록 신호선 또는 제1 전원선에 전기적으로 연결되고, 상기 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제4 클록 신호선에 전기적으로 연결되고, 상기 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제3 클록 신호선 또는 제1 전원선에 전기적으로 연결된다.
선택적으로, 본 발명의 실시예에서, 각각의 상기 시프트 레지스터 유닛은 전압 레귤레이터 트랜지스터를 더 포함하고, 여기서, 상기 입력 트랜지스터의 제2 전극은 상기 전압 레귤레이터 트랜지스터의 제1 전극에 전기적으로 연결되고, 상기 전압 레귤레이터 트랜지스터의 제2 전극은 상기 출력 트랜지스터의 게이트에 전기적으로 연결되며;
상기 제2 도전층은 제1 전원선을 더 포함하고, 각 상기 전압 레귤레이터 트랜지스터의 게이트는 제4 비아 홀을 통해 상기 제1 전원선에 전기적으로 연결되며, 여기서, 상기 제4 비아 홀은 상기 제1 절연층을 관통한다.
선택적으로, 본 발명의 실시예에서, 동일한 상기 게이트 구동 회로에서, 상기 입력 트랜지스터의 상기 베이스 기판 상의 정투영(正投影)은 상기 제1 전원선의 상기 베이스 기판 상의 정투영과 상기 복수의 클록 신호선의 상기 베이스 기판 상의 정투영 사이에 위치하고;
상기 전압 레귤레이터 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 복수의 클록 신호선의 상기 베이스 기판 상의 정투영으로부터 멀어지는 상기 제1 전원선의 상기 베이스 기판 상의 정투영의 일 측에 위치하고;
상기 출력 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 제1 전원선의 상기 베이스 기판 상의 정투영으로부터 멀어지는 상기 전압 레귤레이터 트랜지스터의 상기 베이스 기판 상의 정투영의 일 측에 위치한다.
선택적으로, 본 발명의 실시예에서, 상기 시프트 레지스터 유닛은 제1 제어 트랜지스터 및 제2 제어 트랜지스터를 더 포함하고;
상기 반도체층은 상기 제1 제어 트랜지스터의 활성층 및 상기 제2 제어 트랜지스터의 활성층을 더 포함하고;
상기 제1 도전층은 상기 제1 제어 트랜지스터의 게이트 및 상기 제2 제어 트랜지스터의 게이트를 더 포함하고;
상기 제2 도전층은 제2 전원선, 복수의 제2 접속부, 및 복수의 제3 접속부를 더 포함하고, 여기서, 하나의 상기 제2 접속부는 하나의 상기 제1 제어 트랜지스터에 대응하고, 하나의 상기 제3 접속부는 하나의 상기 제2 제어 트랜지스터에 대응하며;
상기 표시 패널은
제4 도전층 - 상기 제1 절연층과 상기 제2 도전층 사이에 위치하고, 상기 제4 도전층은 복수의 제1 도전부를 포함하고, 여기서, 하나의 상기 제1 도전부는 하나의 상기 제2 제어 트랜지스터에 대응함 - ; 및
제3 절연층 - 상기 제4 도전층과 상기 제2 도전층 사이에 위치함 - ; 을 더 포함하고,
상기 제1 제어 트랜지스터의 게이트는 대응하는 제1 연결선에 전기적으로 직접 연결되고, 상기 제1 제어 트랜지스터의 활성층의 소스 영역은 제5 비아 홀을 통해 상기 제1 전원선에 전기적으로 연결되고, 상기 제1 제어 트랜지스터의 활성층의 드레인 영역은 대응하는 상기 제2 접속부를 통해 상기 제2 제어 트랜지스터의 게이트에 전기적으로 연결되며, 여기서, 상기 제5 비아 홀은 상기 제1 절연층 및 상기 제3 절연층을 관통하며;
상기 제2 제어 트랜지스터의 활성층의 소스 영역은 제6비아 홀을 통해 대응하는 상기 제3 접속부의 일단에 전기적으로 연결되고, 상기 제3 접속부의 타단은 제7비아 홀을 통해 대응하는 상기 제1 도전부의 일단에 전기적으로 연결되고, 상기 제1 도전부의 타단은 제8비아 홀을 통해 상기 제2 전원선에 전기적으로 연결되고, 상기 제2 제어 트랜지스터의 활성층의 드레인 영역은 상기 출력 트랜지스터의 활성층의 드레인 영역과 공유되며, 여기서, 상기 제6비아 홀은 상기 제1 절연층 및 상기 제3 절연층을 관통하고, 상기 제7비아 홀 및 상기 제8비아 홀은 상기 제3 절연층을 관통한다.
선택적으로, 본 발명의 실시예에서, 상기 제2 전원선의 상기 베이스 기판 상의 정투영은 상기 복수의 클록 신호선의 상기 베이스 기판 상의 정투영과 상기 게이트 구동 회로의 상기 베이스 기판 상의 정투영 사이에 위치하고;
상기 시프트 레지스터 유닛에서, 상기 제1 제어 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 입력 트랜지스터의 상기 베이스 기판 상의 정투영과 상기 제1 전원선의 상기 베이스 기판 상의 정투영 사이에 위치하고;
상기 시프트 레지스터 유닛에서, 상기 제2 제어 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 제1 전원선의 상기 베이스 기판 상의 정투영으로부터 멀어지는 상기 입력 트랜지스터의 상기 베이스 기판 상의 정투영의 일 측에 위치한다.
선택적으로, 본 발명의 실시예에서, 상기 시프트 레지스터 유닛에서, 상기 출력 트랜지스터의 활성층과 상기 제2 제어 트랜지스터의 활성층은 일체형 구조로 배치된다.
선택적으로, 본 발명의 실시예에서, 상기 시프트 레지스터 유닛은 제1 커패시터 및 제2 커패시터를 더 포함하고, 여기서, 상기 제1 커패시터의 제1 전극은 상기 제2 전원선에 전기적으로 연결되고, 상기 제1 커패시터의 제2 전극은 상기 제2 제어 트랜지스터의 게이트에 전기적으로 연결되고, 상기 제2 커패시터의 제1 전극은 상기 출력 트랜지스터의 제2 전극에 전기적으로 연결되고, 상기 제2 커패시터의 제2 전극은 상기 출력 트랜지스터의 게이트에 전기적으로 연결되며;
상기 제4 도전층은 복수의 제2 도전부를 더 포함하고, 여기서, 하나의 상기 제2 도전부는 하나의 상기 출력 트랜지스터에 대응하고;
상기 제1 도전부의 상기 베이스 기판 상의 정투영과 상기 제2 제어 트랜지스터의 게이트의 상기 베이스 기판 상의 정투영은 중첩 영역을 가지며, 상기 제1 도전부는 상기 제1 커패시터의 제1 전극으로 사용되고, 상기 제2 제어 트랜지스터의 게이트는 상기 제1 커패시터의 제2 전극으로 사용되며;
상기 제2 도전부의 상기 베이스 기판 상의 정투영과 대응하는 상기 출력 트랜지스터의 게이트의 상기 베이스 기판 상의 정투영은 중첩 영역을 가지며, 상기 제2 도전부는 상기 제2 커패시터의 제1 전극으로 사용되고, 상기 출력 트랜지스터의 게이트는 상기 제2 커패시터의 제2 전극으로 사용된다.
선택적으로, 본 발명의 실시예에서, 상기 제2 제어 트랜지스터의 게이트의 상기 베이스 기판 상의 정투영은 상기 제1 도전부의 상기 베이스 기판 상의 정투영을 커버한다.
선택적으로, 본 발명의 실시예에서, 상기 제2 제어 트랜지스터의 게이트의 상기 베이스 기판 상의 정투영과 상기 제1 도전부의 상기 베이스 기판 상의 정투영은 각각 상기 제1 전원선의 상기 베이스 기판 상의 정투영과 중첩 영역을 가진다.
선택적으로, 본 발명의 실시예에서, 상기 제8비아 홀의 상기 베이스 기판 상의 정투영은 상기 제1 전원선 및 상기 제2 전원선의 상기 베이스 기판 상의 정투영 사이에 위치하고,
상기 제7비아 홀의 상기 베이스 기판 상의 정투영은 상기 제1 전원선의 상기 베이스 기판 상의 정투영과 상기 제2 제어 트랜지스터의 활성층의 상기 베이스 기판 상의 정투영 사이에 위치한다.
선택적으로, 본 발명의 실시예에서, 상기 표시 패널은
제2 절연층 - 상기 베이스 기판으로부터 멀어지는 상기 제2 도전층의 일 측에 위치함 - ; 및
제3 도전층 - 상기 베이스 기판으로부터 멀어지는 상기 제2 절연층의 일 측에 위치하고, 상기 제2 도전층은 적어도 하나의 보조선(
Figure pct00001
)을 포함함 - ; 을 더 포함하고,
하나의 상기 보조선은 적어도 하나의 제9비아 홀을 통해 하나의 상기 클록 신호선에 전기적으로 연결되고, 상기 제9비아 홀은 상기 제2 절연층을 관통한다.
선택적으로, 본 발명의 실시예에서, 상기 클록 신호선의 상기 베이스 기판 상의 정투영은 전기적으로 연결된 보조선의 상기 베이스 기판 상의 정투영을 커버한다.
또한, 본 발명의 실시예는 상술한 표시 패널을 포함하는 표시 장치를 제공한다.
본 발명의 실시예는 상술한 표시 패널의 구동 방법을 제공하고, 상기 구동 방법은
한 프레임의 스캔 시간 내에서, 각각의 상기 시프트 레지스터 유닛이 순차적으로 작동하여 각 상기 구동선을 행 단위로 스캔하도록 제어하는 단계를 포함하고,
여기서, 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 홀수 번째 시프트 레지스터 유닛과 짝수 번째 시프트 레지스터 유닛은 상이한 클록 신호선 그룹의 제어하에 독립적으로 구동된다.
본 발명의 실시예는 상술한 표시 패널의 구동 방법을 제공하고, 상기 구동 방법은 상이한 클록 신호선 그룹에서 복수의 클록 신호선에 인가되는 신호가 활성 레벨을 유지하는 시간은 서로 중첩되지 않는 단계를 포함한다.
도 1은 본 발명의 실시예에 의해 제공되는 일부 표시 패널의 개략적인 구조도이다.
도 2는 본 발명의 실시예에 의해 제공되는 일부 서브 픽셀의 픽셀 구동 회로의 개략적인 구조도이다.
도 3은 본 발명의 실시예에 의해 제공되는 일부 픽셀 구동 회로의 신호 타이밍도이다.
도 4a는 본 발명의 실시예에 의해 제공되는 일부 시프트 레지스터 유닛의 개략적인 구조도이다.
도 4b는 본 발명의 실시예에 의해 제공되는 일부 시프트 레지스터 유닛의 신호 타이밍도이다.
도 4c는 본 발명의 실시예에 의해 제공되는 일부 게이트 구동 회로에서 출력되는 신호 타이밍도이다.
도 5a는 본 발명의 실시예에 의해 제공되는 다른 시프트 레지스터 유닛의 개략적인 구조도이다.
도 5b는 본 발명의 실시예에 의해 제공되는 다른 시프트 레지스터 유닛의 신호 타이밍도이다.
도 6은 본 발명의 실시예에 의해 제공되는 일부 게이트 구동 회로의 레이아웃 구조의 개략도이다.
도 7a는 본 발명의 실시예에 의해 제공되는 일부 반도체층의 레이아웃 구조의 개략도이다.
도 7b는 본 발명의 실시예에 의해 제공되는 일부 게이트 도전층의 레이아웃 구조의 개략도이다.
도 7c는 본 발명의 실시예에 의해 제공되는 일부 제4 도전층의 레이아웃 구조의 개략도이다.
도 7d는 본 발명의 실시예에 의해 제공되는 일부 제2 도전층의 레이아웃 구조의 개략도이다.
도 8a는 도 6에 도시된 레이아웃 구조의 개략도에서 AA' 방향을 따른 개략적인 단면 구조도이다.
도 8b는 도 6에 도시된 레이아웃 구조의 개략도에서 BB'방향을 따른 개략적인 단면 구조도이다.
도 9는 본 발명의 실시예에 의해 제공되는 또 다른 게이트 구동 회로의 레이아웃 구조의 개략도이다.
도 10은 본 발명의 실시예에 의해 제공되는 일부 제3 도전층의 레이아웃 구조의 개략도이다.
도 11은 도 9에 도시된 레이아웃 구조의 개략도에서 AA'방향을 따른 개략적인 단면 구조도이다.
도 12는 본 발명의 실시예에 의해 제공되는 또 다른 시프트 레지스터 유닛의 신호 타이밍도이다.
본 발명의 실시예의 목적, 기술 방안 및 이점을 보다 명확하게 하기 위하여, 첨부된 도면을 참조하여 본 발명의 실시예의 기술 방안을 명확하고 완전하게 설명한다. 설명된 실시예는 본 개시내용의 실시예의 전부가 아니라 일부임이 명백하다. 또한, 본 발명의 실시예와 실시예의 특징은 충돌 없이 조합될 수 있다. 본 발명의 설명된 실시예들에 기초하여, 당업자에 의해 창조적 노력 없이 획득되는 다른 모든 실시예들은 본 발명의 보호 범위 내에 속한다.
달리 정의되지 않는 한, 본 발명에서 사용되는 기술 용어 또는 과학 용어는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 이해되는 통상적인 의미를 가질 것이라는 점에 유의해야 한다. 본 발명에서 "제1", "제2" 및 유사한 용어는 임의의 순서, 수량 또는 중요도를 나타내지 않고, 단지 다양한 구성요소를 구별하기 위해 사용된다. "포함하다" 또는 "구비하다" 및 이와 유사한 단어는 이 단어 앞에 나오는 요소 또는 사물이 단어 뒤에 인용된 요소 또는 사물 및 그 등가물을 포함하지만 다른 요소 또는 사물을 배제하지 않는 것을 의미한다. "결합된" 또는 "연결된"과 같은 단어는 물리적 또는 기계적 연결에 국한되지 않고 직접적이든 간접적이든 전기적 연결을 포함할 수 있다.
첨부된 도면에서 도형의 크기 및 형상은 실제 축척을 반영하지 않으며, 단지 본 발명을 예시하기 위한 것임을 유의해야 한다. 그리고 동일하거나 유사한 참조 번호는 동일하거나 유사한 구성요소 또는 동일하거나 유사한 기능을 갖는 구성요소를 지칭한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 의해 제공되는 표시 패널은 베이스 기판(1000)을 포함할 수 있다. 여기서, 베이스 기판(1000)은 표시 영역(AA) 및 비표시 영역(BB)을 포함할 수 있다. 비표시 영역(BB)은 표시 영역을 둘러쌀 수 있다. 표시 영역(AA)은 복수의 픽셀 유닛(PX)을 포함할 수 있고, 픽셀 유닛(PX)은 복수의 서브 픽셀(spx)을 포함할 수 있다. 복수의 서브 픽셀(spx)은 복수의 행 및 복수의 열을 따라 매트릭스로 배열된다.
예시적으로, 도 1와 도 2에 도시된 바와 같이, 복수의 서브 픽셀(spx)중 적어도 하나의 서브 픽셀(spx)은 픽셀 구동 회로(0121) 및 발광 소자(0120)를 포함할 수 있다. 여기서, 픽셀 구동 회로(0121)는 트랜지스터 및 커패시터를 구비하고, 트랜지스터와 캐패시터의 상호작용을 통해 전기적 신호를 생성하고, 생성된 전기적 신호는 발광 소자(0120)의 제1 전극에 입력된다. 또한, 발광 소자(0120)의 제2 전극에 대응하는 전압을 인가함으로써 발광 소자(0120)가 발광하도록 구동할 수 있다.
도 2에 도시된 바와 같이, 픽셀 구동 회로(0121)는 구동 제어 회로(0122), 제1 발광 제어 회로(0123), 제2 발광 제어 회로(0124), 데이터 기입 회로(0126), 저장 회로(0127), 임계값 보상 회로(0128) 및 리셋 회로(0129)를 포함할 수 있다.
구동 제어 회로(0122)는 제어 단자, 제1 전극 및 제2 전극을 포함할 수 있다. 구동 제어 회로(0122)는 발광 소자(0120)가 발광하도록 구동하기 위한 구동 전류를 발광 소자(0120)에 제공하도록 구성된다. 예를 들어, 제1 발광 제어 회로(0123)는 구동 제어 회로(0122)의 제1 전극 및 제1 전압 단자(VDD)에 연결된다. 제1 발광 제어 회로(0123)는 구동 제어 회로(0122)와 제1 전압 단자(VDD) 사이의 연결을 온 또는 오프하도록 구성된다.
제2 발광 제어 회로(0124)는 구동 제어 회로(0122)의 제2 전극 및 발광 소자(0120)의 제1 전극에 전기적으로 연결된다. 제2 발광 제어 회로(0124)는 구동 제어 회로(0122)와 발광 소자(0120) 사이의 연결을 온 또는 오프하도록 구성된다.
데이터 기입 회로(0126)는 구동 제어 회로(0122)의 제1 전극에 전기적으로 연결된다. 제2 발광 제어 회로(0124)는 주사선(GA2) 상의 신호의 제어하에 데이터선(VD) 상의 신호를 저장 회로(0127)에 기입하도록 구성된다.
저장 회로(0127)는 구동 제어 회로(0122)의 제어 단자 및 제1 전압 단자(VDD)에 전기적으로 연결된다. 저장 회로(0127)는 데이터 신호를 저장하도록 구성된다.
임계값 보상 회로(0128)는 구동 제어 회로(0122)의 제어 단자 및 제2 전극에 전기적으로 연결된다. 임계값 보상 회로(0128)는 구동 제어 회로(0122)에 대한 임계값 보상을 수행하도록 구성된다.
리셋 회로(0129)는 구동 제어 회로(0122)의 제어 단자 및 발광 소자(0120)의 제1 전극에 전기적으로 연결된다. 리셋 회로(0129)는 주사선(GA1) 상의 신호의 제어하에 구동 제어 회로(0122)의 제어 단자 및 발광 소자(0120)의 제1 전극을 리셋하도록 구성된다.
여기서, 발광 소자(0120)는 OLED 및 QLED 중 적어도 하나와 같은 전계발광 다이오드로 구성될 수 있다. 여기서, 발광 소자(0120)는 적층된 제1 전극, 발광 기능층, 제2 전극을 포함할 수 있다. 예시적으로, 제1 전극은 양극일 수 있으며, 제2 전극은 음극일 수 있다. 발광 기능층은 발광층을 포함할 수 있다. 또한, 발광 기능층은 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층과 같은 필름층을 더 포함할 수 있다. 물론, 실제 적용에서 발광 소자(0120)는 실제 적용 환경의 요구 사항에 따라 설계 및 결정될 수 있으며, 여기에 제한되지 않는다.
예시적으로, 도 2에 도시된 바와 같이, 구동 제어 회로(0122)는 구동 트랜지스터(T1)를 포함하고, 구동 제어 회로(0122)의 제어 단자는 구동 트랜지스터(T1)의 게이트를 포함하고, 구동 제어 회로(0122)의 제1 전극은 구동 트랜지스터(T1)의 제1 전극을 포함하고, 구동 제어 회로(0122)의 제2 전극은 구동 트랜지스터(T1)의 제2 전극을 포함한다.
예시적으로, 도 2에 도시된 바와 같이, 데이터 기입 회로(0126)는 데이터 기입 트랜지스터(T2)를 포함한다. 저장 회로(0127)는 저장 커패시터(CST)를 포함한다. 임계값 보상 회로(0128)는 임계값 보상 트랜지스터(T3)를 포함한다. 제1 발광 제어 회로(0123)는 제1 발광 제어 트랜지스터(T4)를 포함한다. 제2 발광 제어 회로(0124)는 제2 발광 제어 트랜지스터(T5)를 포함한다. 리셋 회로(0129)는 제1 리셋 트랜지스터(T6) 및 제2 리셋 트랜지스터(T7)를 포함한다.
구체적으로, 데이터 기입 트랜지스터(T2)의 제1 전극은 구동 트랜지스터(T1)의 제1 전극에 전기적으로 연결되고, 데이터 기입 트랜지스터(T2)의 제2 전극은 데이터선(VD)에 전기적으로 연결되어 데이터 신호를 수신하도록 구성되고, 데이터 기입 트랜지스터(T2)의 게이트는 제2 주사선(GA2)에 전기적으로 연결되어 스캔 신호를 수신하도록 구성된다.
저장 커패시터(CST)의 제1 전극은 제1 전원단자(VDD)에 전기적으로 연결되고, 저장 커패시터(CST)의 제2 전극은 구동 트랜지스터(T1)의 게이트에 전기적으로 연결된다.
임계값 보상 트랜지스터(T3)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극에 전기적으로 연결되고, 임계값 보상 트랜지스터(T3)의 제2 전극은 구동 트랜지스터(T1)의 게이트에 전기적으로 연결되고, 임계값 보상 트랜지스터(T3)의 게이트는 제2 주사선(GA2)에 전기적으로 연결되어 신호를 수신하도록 구성된다.
제1 리셋 트랜지스터(T6)의 제1 전극은 리셋 신호선(VINIT)에 전기적으로 연결되어 리셋 신호를 수신하도록 구성되고, 제1 리셋 트랜지스터(T6)의 제2 전극은 구동 트랜지스터(T1)의 게이트에 전기적으로 연결되고, 제1 리셋 트랜지스터(T6)의 게이트는 제1 주사선(GA1)에 전기적으로 연결되어 신호를 수신하도록 구성된다.
제2 리셋 트랜지스터(T7)의 제1 전극은 리셋 신호선(VINIT)에 전기적으로 연결되어 리셋 신호를 수신하도록 구성되고, 제2 리셋 트랜지스터(T7)의 제2 전극은 발광 소자(0120)의 제1 전극에 전기적으로 연결되고, 제2 리셋 트랜지스터(T7)의 게이트는 제1 주사선(GA1)에 전기적으로 연결되어 신호를 수신하도록 구성된다.
제1 발광 제어 트랜지스터(T4)의 제1 전극은 제1 전원단자(VDD)에 전기적으로 연결되고, 제1 발광 제어 트랜지스터(T4)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극에 전기적으로 연결되고, 제1 발광 제어 트랜지스터(T4)의 게이트는 발광 제어선(EM)에 전기적으로 연결되어 발광 제어 신호를 수신하도록 구성된다.
제2 발광 제어 트랜지스터(T5)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극에 전기적으로 연결되고, 제2 발광 제어 트랜지스터(T5)의 제2 전극은 발광 소자(0120)의 제1 전극에 전기적으로 연결되고, 제2 발광 제어 트랜지스터(T5)의 게이트는 발광 제어선(EM)에 전기적으로 연결되어 발광 제어 신호를 수신하도록 구성된다.
발광 소자(0120)의 제2 전극은 제2 전원단자(VSS)에 전기적으로 연결된다. 여기서, 상술한 트랜지스터의 제1 전극 및 제2 전극은 실제 적용에 따라 소스 또는 드레인으로 결정될 수 있으며, 이에 제한되는 것은 아니다.
예시적으로, 제1 전원단자(VDD) 및 제2 전원단자(VSS) 중 하나는 고전압 단자이고, 다른 하나는 저전압 단자이다. 예를 들어, 도 2에 도시된 실시예에서, 제1 전원단자(VDD)는 일정한 제1 전압을 출력하는 전압원이고, 제1 전압은 양의 전압이고, 제2 전원단자(VSS)는 일정한 제2 전압을 출력하는 전압원이고, 제2 전압은 음의 전압일 수 있다. 예를 들어, 일부 실시예에서, 제2 전원단자(VSS)는 접지될 수 있다.
도 2에 도시된 픽셀 구동 회로에 대응하는 신호 타이밍도는 도 3에 도시된 바와 같다. 한 프레임의 표시 시간 내에서, 픽셀 구동 회로의 작동 과정은 T10단계, T20단계, T30단계의 3단계로 구성된다. 여기서, ga1은 제1 주사선(GA1)에서 전송되는 신호를 나타내고, ga2는 제2 주사선(GA2)에서 전송되는 신호를 나타내고, em은 발광 제어선(EM)에서 전송되는 신호를 나타낸다.
T10단계에서, 신호(ga1)는 제1 리셋 트랜지스터(T6) 및 제2 리셋 트랜지스터(T7)가 턴-온되도록 제어한다. 턴-온된 제1 리셋 트랜지스터(T6)는 리셋 신호선(VINIT)에서 전송되는 신호를 구동 트랜지스터(T1)의 게이트에 공급하여 구동 트랜지스터(T1)의 게이트를 리셋한다. 턴-온된 제2 리셋 트랜지스터(T7)는 리셋 신호선(VINIT)에서 전송되는 신호를 발광 소자(0120)의 제1 전극에 공급하여 발광 소자(0120)의 제1 전극을 리셋한다. 또한, 이 단계에서, 신호(ga2)는 데이터 기입 트랜지스터(T2) 및 임계값 보상 트랜지스터(T3) 모두가 턴-오프되도록 제어한다. 신호(em)는 제1 발광 제어 트랜지스터(T4) 및 제2 발광 제어 트랜지스터(T5) 모두가 턴-오프되도록 제어한다.
T20단계에서, 신호(ga2)는 데이터 기입 트랜지스터(T2) 및 임계값 보상 트랜지스터(T3) 모두가 턴-온되도록 제어하여, 데이터선(VD)에서 전송되는 데이터 신호가 구동 트랜지스터(T1)의 게이트를 충전할 수 있도록 하여 구동 트랜지스터(T1)의 게이트의 전압은 Vdata+|Vth|가 된다. 여기서, Vth은 구동 트랜지스터(T1)의 임계 전압을 나타내고, Vdata은 데이터 신호의 전압을 나타낸다. 또한, 이 단계에서, 신호(ga1)는 제1 리셋 트랜지스터(T6) 및 제2 리셋 트랜지스터(T7) 모두가 턴-오프되도록 제어한다. 신호(em)는 제1 발광 제어 트랜지스터(T4) 및 제2 발광 제어 트랜지스터(T5) 모두가 턴-오프되도록 제어한다.
T30단계에서, 신호(em)는 제1 발광 제어 트랜지스터(T4) 및 제2 발광 제어 트랜지스터(T5) 모두가 턴-온되도록 제어한다. 턴-온된 제1 발광 제어 트랜지스터(T4)는 제1 전원단자(VDD)의 전압(Vdd)을 구동 트랜지스터(T1)의 제1 전극에 공급하여 구동 트랜지스터(T1)의 제1 전극의 전압이 Vdd가 되도록 한다. 구동 트랜지스터(T1)는 게이트 전압Vdata+|Vth| 및 제1 전극의 전압(Vdd)에 따라 구동 전류를 생성한다. 이 구동 전류는 턴-온된 제2 발광 제어 트랜지스터(T5)를 통해 발광 소자(0120)에 공급되고, 발광 소자(0120)는 발광하도록 구동된다. 또한, 이 단계에서, 신호(ga1)는 제1 리셋 트랜지스터(T6) 및 제2 리셋 트랜지스터(T7) 모두가 턴-오프되도록 제어한다. 신호(ga2)는 데이터 기입 트랜지스터(T2) 및 임계값 보상 트랜지스터(T3) 모두가 턴-오프되도록 제어한다.
주의해야 할 점은, 본 발명의 실시예에서 서브 픽셀의 픽셀 구동 회로는 도 2에 도시된 구조 외에 다른 개수의 트랜지스터를 포함하는 구조일 수 있으며, 본 발명의 실시예는 이에 한정되는 것은 아니다.
구체적인 실시 시, 본 발명의 실시예에서, 도 1에 도시된 바와 같이, 표시 영역은 복수의 구동선 및 복수의 데이터선을 포함할 수 있고, 여기서, 서브 픽셀의 일 행은 대응하여 적어도 하나의 상기 구동선에 전기적으로 연결되고, 서브 픽셀의 일 열은 대응하여 적어도 하나의 데이터선에 전기적으로 연결된다. 예시적으로, 구동선은 복수의 주사선 및 복수의 발광 제어선 중 적어도 하나를 포함한다. 여기서, 서브 픽셀의 일 행은 대응하여 적어도 하나의 주사선 및 적어도 하나의 발광 제어선에 전기적으로 연결되고, 예시적으로, 픽셀 구동 회로가 도 2와 같은 구조로 설정되면, 서브 픽셀의 일 열은 하나의 데이터선에 전기적으로 연결될 수 있거나, 서브 픽셀의 일 열에서 서로 다른 행에 위치한 서브 픽셀은 대응하여 2개의 데이터선에 각각 전기적으로 연결될 수 있다. 서브 픽셀의 일 행은 하나의 발광 제어선에 대응된다. 복수의 주사선은 복수의 제1 주사선 및 복수의 제2 주사선을 포함할 수 있고, 서브 픽셀의 일 행은 대응하여 2개의 주사선에 전기적으로 연결되고, 즉, 서브 픽셀의 일 행은 대응하여 하나의 제1 주사선 및 하나의 제2 주사선에 전기적으로 연결된다. 또한, 인접한 두 행에서, 제1 행이 대응하여 전기적으로 연결된 제2 주사선과 제2 행이 대응하여 전기적으로 연결된 제1 주사선은 전기적으로 연결되어 동일한 신호를 전달한다.
제1 주사선 및 제2 주사선에서 신호가 전송될 수 있도록 하기 위해, 구체적인 실시 시, 본 발명의 실시예에서, 도 1 및 도 6에 도시된 바와 같이, 비표시 영역(BB)은 게이트 구동 회로(01) 및 복수의 클록 신호선을 포함할 수 있다. 여기서, 클록 신호선의 연장 방향은 주사선의 연장 방향과 상이하며, 예를 들어, 클록 신호선의 연장 방향은 주사선의 연장 방향과 교차된다. 이 복수의 클록 신호선은 주사선으로부터 멀어지는 게이트 구동 회로(01)의 일 측에 간격을 두고 배열된다. 예시적으로, 게이트 구동 회로(01)는 클록 신호선의 연장 방향(F1)을 따라 순차적으로 배열된 복수의 시프트 레지스터 유닛(SR2n-3, SR2n-2, SR2n-1, SR2n, SR2n+1, SR2n+2, SR2n+3, SR2n+4)(n은 0보다 큰 정수)을 포함할 수 있다. 예시적으로, 하나의 시프트 레지스터 유닛의 출력신호 단자(OP)가 대응하여 적어도 하나의 구동선에 전기적으로 연결되도록 할 수 있다. 예시적으로, 하나의 시프트 레지스터 유닛의 출력신호 단자(OP)가 대응하여 적어도 하나의 주사선에 전기적으로 연결되도록 할 수 있다. 하나의 시프트 레지스터 유닛의 출력신호 단자(OP)가 대응하여 적어도 하나의 발광 제어선에 전기적으로 연결되도록 할 수 있다.
또한, 클록 신호선의 연장 방향(F1)을 따라 순차적으로 배열된 복수의 시프트 레지스터 유닛(SR2n-3, SR2n-2, SR2n-1, SR2n, SR2n+1, SR2n+2, SR2n+3, SR2n+4)의 출력신호 단자(OP)는 도 4c에 도시된 신호를 출력할 수 있다. 여기서, op2n-3은 시프트 레지스터 유닛(SR2n-3)의 출력신호 단자(OP)에서 출력되는 신호이고, op2n-2는 시프트 레지스터 유닛(SR2n-2)의 출력신호 단자(OP)에서 출력되는 신호이고, op2n-1은 시프트 레지스터 유닛(SR2n-1)의 출력신호 단자(OP)에서 출력되는 신호이고, op2n은 시프트 레지스터 유닛(SR2n)의 출력신호 단자(OP)에서 출력되는 신호이고, op2n+1은 시프트 레지스터 유닛(SR2n+1)의 출력신호 단자(OP)에서 출력되는 신호이고, op2n+2는 시프트 레지스터 유닛(SR2n+2)의 출력신호 단자(OP)에서 출력되는 신호이고, op2n+3은 시프트 레지스터 유닛(SR2n+3)의 출력신호 단자(OP)에서 출력되는 신호이고, op2n+4는 시프트 레지스터 유닛(SR2n+4)의 출력신호 단자(OP)에서 출력되는 신호이다.
구체적인 실시 시, 본 발명의 실시예에서, 도 4a에 도시된 바와 같이, 시프트 레지스터 유닛은 복수의 트랜지스터를 포함할 수 있고, 복수의 트랜지스터는 입력 트랜지스터(M1), 전압 레귤레이터 트랜지스터(M2), 출력 트랜지스터(M3), 제1 제어 트랜지스터(M4), 제2 제어 트랜지스터(M5), 제6 트랜지스터(M6), 제7 트랜지스터(M7), 제8 트랜지스터(M8), 제1 커패시터(C01) 및 제2 커패시터(C02)를 포함할 수 있다. 여기서, 입력 트랜지스터(M1)의 게이트는 제1 클록 신호 단자(CK)에 전기적으로 연결되고, 입력 트랜지스터(M1)의 제1 전극은 입력 신호 단자(IP)에 전기적으로 연결되고, 입력 트랜지스터(M1)의 제2 전극은 전압 레귤레이터 트랜지스터(M2)의 제1 전극에 전기적으로 연결될 수 있다. 전압 레귤레이터 트랜지스터(M2)의 게이트는 제1 전원선(VGL)에 전기적으로 연결되고, 전압 레귤레이터 트랜지스터(M2)의 제2 전극은 출력 트랜지스터(M3)의 게이트에 전기적으로 연결되고, 출력 트랜지스터(M3)의 제1 전극은 제2 클록 신호 단자(CB)에 전기적으로 연결되고, 출력 트랜지스터(M3)의 제2 전극은 출력신호 단자(OP)에 전기적으로 연결되고, 즉, 출력 트랜지스터의 제2 전극은 대응하여 적어도 하나의 주사선에 전기적으로 연결될 수 있다.
제1 제어 트랜지스터(M4)의 게이트는 입력 트랜지스터(M1)의 게이트에 전기적으로 연결되고, 제1 제어 트랜지스터(M4)의 제1 전극은 제1 전원선(VGL)에 전기적으로 연결되고, 제1 제어 트랜지스터(M4)의 제2 전극은 제2 제어 트랜지스터(M5)의 게이트에 전기적으로 연결될 수 있다. 제2 제어 트랜지스터(M5)의 제1 전극은 제2 전원선(VGH)에 전기적으로 연결되고, 제2 제어 트랜지스터(M5)의 제2 전극은 출력 트랜지스터의 제2 전극에 전기적으로 연결될 수 있다.
제6 트랜지스터(M6)의 게이트는 입력 트랜지스터(M1)의 제2 전극에 전기적으로 연결되고, 제6 트랜지스터(M6)의 제1 전극은 제1 클록 신호 단자(CK)에 전기적으로 연결되고, 제6 트랜지스터(M6)의 제2 전극은 제1 제어 트랜지스터(M4)의 제2 전극에 전기적으로 연결될 수 있다.
제7 트랜지스터(M7)의 게이트는 제2 클록 신호 단자(CB)에 전기적으로 연결되고, 제7 트랜지스터(M7)의 제1 전극은 입력 트랜지스터(M1)의 게이트에 전기적으로 연결되고, 제7 트랜지스터(M7)의 제2 전극은 제8 트랜지스터(M8)의 제1 전극에 전기적으로 연결될 수 있다.
제8 트랜지스터(M8)의 게이트는 제1 제어 트랜지스터(M4)의 제2 전극에 전기적으로 연결되고, 제8 트랜지스터(M8)의 제2 전극은 제2 전원선(VGH)에 전기적으로 연결될 수 있다.
제1 커패시터(C01)의 제1 전극은 제2 전원선(VGH)에 전기적으로 연결되고, 제1 커패시터(C01)의 제2 전극은 제2 제어 트랜지스터(M5)의 게이트에 전기적으로 연결되고, 제2 커패시터(C02)의 제1 전극은 출력 트랜지스터의 제2 전극에 전기적으로 연결되고, 제2 커패시터(C01)의 제2 전극은 출력 트랜지스터(M3)의 게이트에 전기적으로 연결될 수 있다.
도 4a에 도시된 시프트 레지스터에 대응하는 신호 타이밍도는 도 4b에 도시된 바와 같다. 여기서, ck는 입력 트랜지스터(M1)의 게이트에 입력되는 클록 신호를 나타내고, cb는 출력 트랜지스터(M3)의 제1 전극에 입력되는 클록 신호를 나타내고, ip는 입력 신호 단자(IP)의 신호를 나타내고, op는 출력신호 단자(OP)의 신호를 나타낸다. 클록 신호(ck, cb), 입력 신호 단자(IP)의 신호(ip), 각 트랜지스터, 제1 커패시터(C01) 및 제2 커패시터(C02)의 협력을 통해, 출력 트랜지스터(M3)는 신호(op)를 출력할 수 있다. 참고로, 도 4a에 도시된 시프트 레지스터에 대응하는 신호 타이밍도는 도 4b에 도시된 신호 타이밍도 외에 다른 형태의 신호 타이밍 도일 수 있다는 점에 유의해야 한다. 이는 실제 적용 요구사항에 따라 설계에 의해 결정될 수 있으며, 이는 본 발명의 실시예에서 제한되지 않는다.
예시적으로, 본 발명의 실시예에서, 상술한 게이트 구동 회로(01) 중의 각 시프트 레지스터 유닛의 구체적인 구조는 본 발명의 도 4a에 도시된 시프트 레지스터 유닛과 기능 및 구조가 동일할 수 있다. 이러한 방식으로, 게이트 구동 회로(01)는 제1 주사선(GA1) 및 제2 주사선(GA2)에 신호를 입력할 수 있으므로, 제1 리셋 트랜지스터(T6), 제2 리셋 트랜지스터(T7), 데이터 기입 트랜지스터(T2) 및 임계값 보상 트랜지스터(T3)의 턴-온 및 턴-오프를 제어할 수 있다.
구체적인 실시 시, 본 발명의 실시예에서, 도 5a에 도시된 바와 같이, 시프트 레지스터 유닛은 복수의 트랜지스터를 포함할 수 있고, 복수의 트랜지스터는 입력 트랜지스터(M1), 출력 트랜지스터(M3), 제9 트랜지스터(M09), 제10 트랜지스터(M010), 제11 트랜지스터(M011), 제12 트랜지스터(M012), 제13 트랜지스터(M013), 제14 트랜지스터(M014), 제15 트랜지스터(M015), 제16 트랜지스터(M016), 제3 커패시터(C03), 제4 커패시터(C04) 및 제5 커패시터(C05)를 포함할 수 있다.
여기서, 입력 트랜지스터(M1)의 게이트는 제1 클록 신호 단자(CK)에 전기적으로 연결되고, 입력 트랜지스터(M1)의 제1 전극은 입력 신호 단자(IP)에 전기적으로 연결되고, 입력 트랜지스터(M1)의 제2 전극은 출력 트랜지스터(M3)의 게이트에 전기적으로 연결되고, 출력 트랜지스터(M3)의 제1 전극은 제1 전원선(VGL)에 전기적으로 연결되고, 출력 트랜지스터(M3)의 제2 전극은 출력신호 단자(OP)에 전기적으로 연결되고, 즉, 출력 트랜지스터의 제2 전극은 대응하여 적어도 하나의 발광 제어선에 전기적으로 연결될 수 있다.
제9 트랜지스터(M09)의 게이트는 입력 트랜지스터(M1)의 게이트에 전기적으로 연결되고, 제9 트랜지스터(M09)의 제1 전극은 제1 전원선(VGL)에 전기적으로 연결되고, 제9 트랜지스터(M09)의 제2 전극은 제14 트랜지스터(M014)의 게이트에 전기적으로 연결될 수 있다.
제14 트랜지스터(M014)의 제1 전극은 제2 클록 신호 단자(CB)에 전기적으로 연결되고, 제14 트랜지스터(M014)의 제2 전극은 제16 트랜지스터(M016)의 제1 전극에 전기적으로 연결될 수 있다.
제16 트랜지스터(M016)의 제2 전극은 제10 트랜지스터(M010)의 게이트에 전기적으로 연결되고, 제16 트랜지스터(M016)의 게이트는 제2 클록 신호 단자(CB)에 전기적으로 연결될 수 있다.
제10 트랜지스터(M010)의 제1 전극은 제2 전원선(VGH)에 전기적으로 연결되고, 제10 트랜지스터(M010)의 제2 전극은 출력 트랜지스터(M3)의 제2 전극에 전기적으로 연결될 수 있다.
제11 트랜지스터(M011)의 게이트는 입력 트랜지스터(M1)의 제2 전극에 전기적으로 연결되고, 제11 트랜지스터(M011)의 제1 전극은 제1 클록 신호 단자(CK)에 전기적으로 연결되고, 제11 트랜지스터(M011)의 제2 전극은 제9 트랜지스터(M09)의 제2 전극에 전기적으로 연결될 수 있다.
제12 트랜지스터(M012)의 게이트는 제2 클록 신호 단자(CB)에 전기적으로 연결되고, 제12 트랜지스터(M012)의 제1 전극은 입력 트랜지스터(M1)의 게이트에 전기적으로 연결되고, 제12 트랜지스터(M012)의 제2 전극은 제13 트랜지스터(M013)의 제1 전극에 전기적으로 연결될 수 있다.
제13 트랜지스터(M013)의 게이트는 제9 트랜지스터(M09)의 제2 전극에 전기적으로 연결되고, 제13 트랜지스터(M013)의 제2 전극은 제2 전원선(VGH)에 전기적으로 연결될 수 있다.
제5 커패시터(C05)의 제1 전극은 제2 전원선(VGH)에 전기적으로 연결되고, 제5 커패시터(C05)의 제2 전극은 제10 트랜지스터(M010)의 게이트에 전기적으로 연결되고, 제3 커패시터(C03)의 제1 전극은 제2 클록 신호 단자(CB)에 전기적으로 연결되고, 제3 커패시터(C03)의 제2 전극은 출력 트랜지스터(M3)의 게이트에 전기적으로 연결될 수 있다. 제4 커패시터(C04)의 제1 전극은 제14 트랜지스터(M014)의 게이트에 전기적으로 연결되고, 제4 커패시터(C04)의 제2 전극은 제14 트랜지스터(M014)의 제2 전극에 전기적으로 연결될 수 있다.
도 5a에 도시된 시프트 레지스터에 대응하는 신호 타이밍도는 도 5b에 도시된 바와 같다. 여기서, ck는 입력 트랜지스터(M1)의 게이트에 입력되는 클록 신호를 나타내고, cb는 제12 트랜지스터(M012)의 게이트에 입력되는 클록 신호를 나타내고, ip는 입력 신호 단자(IP)의 신호를 나타내고, op는 출력신호 단자(OP)의 신호를 나타낸다. 클록 신호(ck, cb), 입력 신호 단자(IP)의 신호(ip), 각 트랜지스터, 제1 커패시터(C01) 및 제2 커패시터(C02)의 협력을 통해, 출력 트랜지스터(M3)는 신호(op)를 출력할 수 있다. 참고로, 도 5a에 도시된 시프트 레지스터에 대응하는 신호 타이밍도는 도 5b에 도시된 신호 타이밍도 외에 다른 형태의 신호 타이밍 도일 수 있다는 점에 유의해야 한다. 이는 실제 적용 요구사항에 따라 설계에 의해 결정될 수 있으며, 이는 본 발명의 실시예에서 제한되지 않는다.
예시적으로, 본 발명의 실시예에서, 상술한 게이트 구동 회로(01) 중의 각 시프트 레지스터 유닛의 구체적인 구조는 본 발명의 도 5a에 도시된 시프트 레지스터 유닛과 기능 및 구조가 동일할 수 있다. 이러한 방식으로, 게이트 구동 회로(01)는 발광 제어선에 신호를 입력할 수 있으므로, 제1 발광 제어 트랜지스터(T4), 제2 발광 제어 트랜지스터(T5)의 턴-온 및 턴-오프를 제어할 수 있다.
실제 적용에서, 시프트 레지스터 유닛은 도 4a 및 도 5a에 도시된 구조 외에 다른 수의 트랜지스터를 포함하는 구조일 수 있으며, 본 발명의 실시예는 이를 제한하지 않는다. 이하에서는 도 4a에 도시된 시프트 레지스터 유닛의 구조를 예로 들어 설명한다.
각각의 시프트 레지스터 유닛에 대응하는 클럭 신호를 입력하기 위해, 일반적으로 2개의 클록 신호선만이 게이트 구동 회로(01) 중의 각 시프트 레지스터 유닛에 대응하는 클럭 신호를 입력하는데 사용되며, 이는 클록 신호선의 부하를 증가시킨다. 특히 대형 표시 패널에서 시프트 레지스터 유닛의 수가 증가하고 있으며, 이는 클록 신호선의 부하를 더욱 증가시키고, 더 나아가 시프트 레지스터 유닛에서 출력되는 신호의 불안정성을 증가시켜 표시 패널의 표시 효과에 영향을 미친다. 따라서, 본 발명의 실시예는 각 클록 신호선에 전기적으로 연결된 시프트 레지스터 유닛의 수를 감소시켜 클록 신호선의 부하를 줄이고 더 나아가 시프트 레지스터 유닛에서 출력되는 신호 안정성이 향상되고 표시 패널의 표시 효과가 향상되는 표시 패널, 특히 대형 표시 패널을 제공한다.
구체적인 실시 시, 본 발명의 실시예에서, 도 6에 도시된 바와 같이, 복수의 시프트 레지스터 유닛을 복수의 레지스터 유닛 그룹(GOA-m, 여기서, 1≤m≤M, m과 M은 모두 정수이다. M은 레지스터 유닛 그룹의 총 수이다. 도 6은 M=2를 예로 들음으로 분할될 수 있다. 여기서, 동일한 레지스터 유닛 그룹(GOA-m)의 각 시프트 레지스터 유닛은 캐스케이드 연결되고, 클록 신호선의 연장 방향을 따라 인접하는 2개의 시프트 레지스터 유닛은 상이한 레지스터 유닛 그룹에 위치한다. 예를 들어, 각각의 레지스터 유닛 그룹(GOA-m)에서 인접한 2개의 시프트 레지스터 유닛에 전기적으로 연결된 주사선 사이에는 적어도 하나의 다른 주사선이 배치된다. 즉, 서로 다른 레지스터 유닛 그룹의 시프트 레지스터 유닛이 교대로 배열된다.
또한, 구체적인 실시 시, 본 발명의 실시예에서, 도 6에 도시된 바와 같이, 복수의 클록 신호선은 복수의 클록 신호선 그룹(GC-m)으로 분할되고, 상이한 레지스터 유닛 그룹은 상이한 클록 신호선 그룹에 대응하고, 즉, 하나의 레지스터 유닛 그룹(GOA-m)은 대응하여 하나의 클록 신호선 그룹(GC-m)에 전기적으로 연결된다. 예시적으로, 입력 트랜지스터(M1)의 게이트는 대응하는 클록 신호선 그룹의 하나의 클록 신호선에 전기적으로 연결되고, 입력 트랜지스터(M1)의 제1 전극은 입력 신호 단자(IP)에 전기적으로 연결되고, 입력 트랜지스터(M1)의 제2 전극은 전압 레귤레이터 트랜지스터(M2)의 제1 전극에 전기적으로 연결되고, 전압 레귤레이터 트랜지스터(M2)의 제2 전극은 출력 트랜지스터(M3)의 게이트에 전기적으로 연결되고, 출력 트랜지스터(M3)의 제1 전극은 대응하는 클록 신호선 그룹의 다른 클록 신호선에 전기적으로 연결되고, 출력 트랜지스터(M3)의 제2 전극은 적어도 하나의 주사선에 대응하여 전기적으로 연결된다.
본 발명의 실시예에서, 시프트 레지스터 유닛은 그룹화되고, 하나의 레지스터 유닛 그룹은 하나의 클록 신호선 그룹에 대응하여, 클록 신호선 그룹을 통해 대응하는 레지스터 유닛 그룹에 대응하는 클록 신호를 로드한다. 이러한 방식으로, 하나의 클록 신호선에 전기적으로 연결된 시프트 레지스터 유닛의 수를 감소시킬 수 있으므로 클록 신호선의 부하를 감소시켜 시프트 레지스터 유닛에서 출력되는 신호 안정성이 향상되고 표시 패널의 표시 효과가 향상된다.
구체적인 실시 시, 시프트 레지스터 유닛의 구조가 도 4a에 도시된 경우, 하나의 시프트 레지스터 유닛은 2개의 클록 신호선에 전기적으로 연결될 수 있다. 본 발명의 실시예에서, 도 6에 도시된 바와 같이, 게이트 구동 회로(01)의 복수의 시프트 레지스터 유닛은 2개의 레지스터 유닛 그룹으로 분할될 수 있다. 복수의 클록 신호선은 2개의 클록 신호선 그룹으로 분할될 수 있다. 물론, 게이트 구동 회로(01)의 복수의 시프트 레지스터 유닛은 3, 4, 5, 6 또는 그 이상의 레지스터 유닛 그룹으로 분할될 수도 있고, 복수의 클록 신호선은 3, 4, 5, 6 또는 그 이상의 클록 신호 라인 그룹으로 분할될 수도 있고, 여기에 제한되지 않는다.
예시적으로, M=2인 경우, 도 6에 도시된 바와 같이, 상술한 2개의 레지스터 유닛 그룹은 제1 레지스터 유닛 그룹(GOA-1) 및 제2 레지스터 유닛 그룹(GOA-2)을 포함할 수 있다. 상술한 2개의 클록 신호선 그룹은 제1 클록 신호선 그룹(GC-1) 및 제2 클록 신호선 그룹(GC-2)을 포함한다. 여기서, 제1 레지스터 유닛 그룹(GOA-1)은 제1 클록 신호선 그룹(GC-1)에 전기적으로 연결되고, 제2 레지스터 유닛 그룹(GOA-2)은 제2 클록 신호선 그룹(GC-2)에 전기적으로 연결된다.
예시적으로, M=2인 경우, 도 6에 도시된 바와 같이, 제1 레지스터 유닛 그룹(GOA-1)은 클록 신호선의 연장 방향(F1)을 따라 순차적으로 배열된 홀수 번째 시프트 레지스터 유닛을 포함할 수 있다. 제1 클록 신호선 그룹(GC-1)은 제1 클록 신호선(GCK1) 및 제2 클록 신호선(GCB1)을 포함한다. 제1 레지스터 유닛 그룹(GOA-1)의 시프트 레지스터 유닛은 캐스케이드 연결된다. 예를 들어, 제1 레지스터 유닛 그룹(GOA-1)에서, 제1 스테이지 시프트 레지스터 유닛의 입력 신호 단자는 제1 프레임 트리거 신호 단자에 전기적으로 연결되고, 각각의 인접하는 2개의 스테이지 시프트 레지스터 유닛에서, 상위 스테이지 시프트 레지스터 유닛의 출력신호 단자는 하위 스테이지 시프트 레지스터 유닛의 입력 신호 단자에 전기적으로 연결된다. 예를 들어, 제1 레지스터 유닛 그룹(GOA-1)은 시프트 레지스터 유닛(SR2n-3, SR2n-1, SR2n+1, SR2n+3등)을 포함할 수 있다. 여기서, 시프트 레지스터 유닛(SR2n-3)의 출력신호 단자는 시프트 레지스터 유닛(SR2n-1)의 입력 신호 단자에 전기적으로 연결되고, 시프트 레지스터 유닛(SR2n-1)의 출력신호 단자는 시프트 레지스터 유닛(SR2n+1)의 입력 신호 단자에 전기적으로 연결되고, 시프트 레지스터 유닛(SR2n+1)의 출력신호 단자는 시프트 레지스터 유닛(SR2n+3)의 입력 신호 단자에 전기적으로 연결된다.
또한, 제1 레지스터 유닛 그룹(GOA-1)에서 캐스케이드 연결된 복수의 시프트 레지스터 유닛에 대해, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트와 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 모두 제1 클록 신호선(GCK1)에 전기적으로 연결된다. 그리고, 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극과 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 모두 제2 클록 신호선(GCB1)에 전기적으로 연결된다. 또는, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 제1 클록 신호선에 전기적으로 연결되고, 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 제1 전원선에 전기적으로 연결되고, 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 제2 클록 신호선에 전기적으로 연결되고, 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 제1 전원선에 전기적으로 연결된다.
예시적으로, M=2인 경우, 도 6에 도시된 바와 같이, 제2 레지스터 유닛 그룹(GOA-2)은 클록 신호선의 연장 방향을 따라 순차적으로 배열된 짝수 번째 시프트 레지스터 유닛을 포함할 수 있다. 제2 클록 신호선 그룹(GC-2)은 제3 클록 신호선(GCK2) 및 제4 클록 신호선(GCB2)을 포함한다. 제2 레지스터 유닛 그룹(GOA-2)의 시프트 레지스터 유닛은 캐스케이드 연결된다. 예를 들어, 제2 레지스터 유닛 그룹(GOA-2)에서, 제1 스테이지시프트 레지스터 유닛의 입력 신호 단자는 제2 프레임 트리거 신호 단자에 전기적으로 연결되고, 각각의 인접하는 2개의 스테이지 시프트 레지스터 유닛에서, 상위 스테이지 시프트 레지스터 유닛의 출력신호 단자는 하위 스테이지 시프트 레지스터 유닛의 입력 신호 단자에 전기적으로 연결된다. 예를 들어, 제2 레지스터 유닛 그룹(GOA-2)은 시프트 레지스터 유닛(SR2n-2, SR2n, SR2n+2, SR2n+4 등)을 포함할 수 있다. 여기서, 시프트 레지스터 유닛(SR2n-2)의 출력신호 단자는 시프트 레지스터 유닛(SR2n)의 입력 신호 단자에 전기적으로 연결되고, 시프트 레지스터 유닛(SR2n)의 출력신호 단자는 시프트 레지스터 유닛(SR2n+2)의 입력 신호 단자에 전기적으로 연결되고, 시프트 레지스터 유닛(SR2n+2)의 출력신호 단자는 시프트 레지스터 유닛(SR2n+4)의 입력 신호 단자에 전기적으로 연결된다.
또한, 제2 레지스터 유닛 그룹(GOA-2)에서 캐스케이드 연결된 복수의 시프트 레지스터 유닛에 대해, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트와 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 모두 제3 클록 신호선(GCK2)에 전기적으로 연결된다. 그리고, 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극과 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 모두 제4 클록 신호선(GCB2)에 전기적으로 연결된다. 또는, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 제3 클록 신호선에 전기적으로 연결되고, 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 제1 전원선에 전기적으로 연결되고, 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 제4 클록 신호선에 전기적으로 연결되고, 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 제1 전원선에 전기적으로 연결된다.
도 6은 본 발명의 일부 실시예에 의해 제공되는 게이트 구동 회로(01)의 레이아웃(Layout) 구조의 개략도이다. 도 7a내지 도 7d는 본 발명의 일부 실시예에 의해 제공되는 게이트 구동 회로(01)의 각 층의 개략도이다. 도 8a는 도 6에 도시된 게이트 구동 회로(01)의 레이아웃 구조의 개략도에서 AA' 방향을 따른 개략적인 단면 구조도이다. 도 8b는 도 6에 도시된 게이트 구동 회로(01)의 레이아웃 구조의 개략도에서 BB'방향을 따른 개략적인 단면 구조도이다. 여기서, 도 6내지 도 7d에 도시된 예는 제1 레지스터 유닛 그룹(GOA-1)에 포함된 시프트 레지스터 유닛(SR2n-3, SR2n-1, SR2n+1, SR2n+3), 제2 레지스터 유닛 그룹(GOA-2)에 포함된 시프트 레지스터 유닛(SR2n-2, SR2n, SR2n+2, SR2n+4)을 예로 든다.
예시적으로, 도 6, 도 7a 및 도 8a, 도 8b에 도시된 바와 같이, 이 게이트 구동 회로(01)의 반도체층(500)이 도시되어 있다. 반도체층(500)은 반도체 물질을 패터닝하여 형성할 수 있다. 반도체층(500)은 상술한 복수의 트랜지스터의 활성층을 제조하는 데 사용될 수 있으며, 예를 들어, 입력 트랜지스터 내지 제8 트랜지스터(M1~M8)의 활성층을 제조하는 데 사용될 수 있다. 여기서, 각 활성층은 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 포함할 수 있다. 예를 들어, 입력 트랜지스터(M1)의 채널 영역(M1-A), 전압 레귤레이터 트랜지스터(M2)의 채널 영역(M2-A), 출력 트랜지스터(M3)의 채널 영역(M3-A), 제1 제어 트랜지스터(M4)의 채널 영역(M4-A), 제2 제어 트랜지스터(M5)의 채널 영역(M5-A), 제6 트랜지스터(M6)의 채널 영역(M6-A), 제7 트랜지스터(M7)의 채널 영역(M7-A), 제8 트랜지스터(M8)의 채널 영역(M8-A)을 포함할 수 있다. 도 7a에서 직사각형 점선 상자는 전술한 트랜지스터의 채널 영역을 표시한다.
일부 실시예에서, 도 6과 도 7a에 도시된 바와 같이, 동일한 시프트 레지스터 유닛에서, 출력 트랜지스터의 활성층과 제2 제어 트랜지스터의 활성층은 일체형 구조로 배치된다.
참고로, 반도체층(500)은 또한 상술한 픽셀 구동 회로의 구동 트랜지스터(T1), 데이터 기입 트랜지스터(T2), 임계값 보상 트랜지스터(T3), 제1 발광 제어 트랜지스터(T4), 제2 발광 제어 트랜지스터(T5), 제1 리셋 트랜지스터(T6) 및 제2 리셋 트랜지스터(T7)의 활성층을 제조하는데 사용된다.
또한, 예시적으로, 반도체층(500)은 비정질 실리콘, 폴리실리콘, 산화물 반도체 물질 등으로 이루어질 수 있다. 상술한 소스 영역 및 드레인 영역은 n형 불순물 또는 p형 불순물이 도핑되어 형성된 도전성 영역일 수 있음에 유의해야 한다.
예시적으로, 도 8a 및 도 8b에 도시된 바와 같이, 상술한 반도체층(500)위에는 상술한 반도체층(500)을 보호하기 위한 게이트 절연층(640)이 형성되어 있다. 도 6, 도 7b, 도 8a 및 도 8b에 도시된 바와 같이, 이 게이트 구동 회로(01)의 제1 도전층(100)이 도시되어 있다. 제1 도전층(100)은 반도체층(500)과 절연되도록 베이스 기판(1000)으로부터 멀어지는 게이트 절연층(640)의 일 측에 배치된다. 제1 도전층(100)은 복수의 주사선, 상술한 복수의 트랜지스터의 게이트, 복수의 제1 연결선(110) 및 복수의 제2 연결선(120)을 포함할 수 있다. 예를 들어, 입력 트랜지스터(M1)의 게이트(M1-G), 전압 레귤레이터 트랜지스터(M2)의 게이트(M2-G), 출력 트랜지스터(M3)의 게이트(M3-G), 제1 제어 트랜지스터(M4)의 게이트(M4-G), 제2 제어 트랜지스터(M5)의 게이트(M5-G), 제6 트랜지스터(M6)의 게이트(M6-G), 제7 트랜지스터(M7)의 게이트(M7-G), 제8 트랜지스터(M8)의 게이트(M8-G)를 포함할 수 있다. 또한, 참고로, 제1 도전층(100)은 픽셀 구동 회로의 구동 트랜지스터(T1), 데이터 기입 트랜지스터(T2), 임계값 보상 트랜지스터(T3), 제1 발광 제어 트랜지스터(T4), 제2 발광 제어 트랜지스터(T5), 제1 리셋 트랜지스터(T6) 및 제2 리셋 트랜지스터(T7)의 게이트를 더 포함할 수 있다. 제1 도전층(100)은 발광 제어선(EM) 등을 더 포함할 수 있다. 참고로, 제1 도전층(100)의 베이스 기판(1000)상의 정투영과 반도체층(500)의 채널 영역의 베이스 기판(1000)상의 정투영이 중첩되는 부분이 상술한 트랜지스터의 게이트로 설정된다.
일부 실시예에서, 하나의 시프트 레지스터 유닛은 적어도 하나의 제1 연결선(110) 및 적어도 하나의 제2 연결선(120)에 대응한다. 하나의 시프트 레지스터 유닛 및 시프트 레지스터 유닛에 대응하는 클록 신호선 그룹에 대해, 제1 연결선(110)의 일단은 직접 시프트 레지스터 유닛의 입력 트랜지스터의 게이트에 전기적으로 연결되고, 제1 연결선(110)의 타단은 제1 비아 홀(H1)을 통해 클록 신호선 그룹의 하나의 클록 신호선에 전기적으로 연결된다. 제2 연결선의 일단은 제2 비아 홀을 통해 제1 접속부에 전기적으로 연결되고, 제2 연결선의 타단은 제3 비아 홀을 통해 클록 신호선 그룹의 다른 클록 신호선 또는 제1 전원선에 전기적으로 연결된다. 예를 들어, 제1 레지스터 유닛 그룹(GOA-1)에서, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선(110)을 통해 제1 클록 신호선(GCK1)에 전기적으로 연결되고, 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선(110)을 통해 제2 클록 신호선(GCB1)에 전기적으로 연결된다. 그리고, 제2 레지스터 유닛 그룹(GOA-2)에서, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선(110)을 통해 제3 클록 신호선(GCK2)에 전기적으로 연결되고, 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선(110)을 통해 제4 클록 신호선(GCB2)에 전기적으로 연결된다.
또한, 하나의 시프트 레지스터 유닛에 대해, 이 시프트 레지스터 유닛의 제1 제어 트랜지스터의 게이트가 대응하는 제1 연결선(110)에 전기적으로 직접 연결되어, 제1 제어 트랜지스터의 게이트와 입력 트랜지스터의 게이트가 일체로 제공되는 구조를 구현할 수 있다.
예시적으로, 도 8a 및 도 8b에 도시된 바와 같이, 상술한 제1 도전층(100)에는 전술한 제1 도전층(100)을 보호하기 위한 제1 절연층(610)이 형성된다. 도 6, 도 7c, 도 8a 및 도 8b에 도시된 바와 같이, 이 게이트 구동 회로(01)의 제4 도전층(400)이 도시되어 있다. 제4 도전층(400)은 베이스 기판(1000)으로부터 멀어지는 제1 절연층(610)의 일 측에 배치된다. 제4 도전층(400)은 복수의 제1 도전부(C01-1), 복수의 제2 도전부(C02-1) 및 복수의 제3 도전부(410)를 포함할 수 있다. 여기서, 하나의 시프트 레지스터에는 하나의 제1 도전부(C01-1)와 하나의 제2 도전부(C02-1)가 설정된다. 즉, 하나의 제1 도전부(C01-1)는 하나의 제2 제어 트랜지스터(M5)에 대응되고, 하나의 제2 도전부(C02-1)는 하나의 출력 트랜지스터(M3)에 대응된다.
예시적으로, 제1 도전부(C01-1)의 베이스 기판 상의 정투영과 제2 제어 트랜지스터(M5)의 게이트(M5-G)의 베이스 기판 상의 정투영은 중첩 영역을 가지므로, 제1 커패시터(C01)를 형성한다. 여기서, 제1 도전부(C01-1)는 제1 커패시터(C01)의 제1 전극(C01-1)으로 사용되고, 제2 제어 트랜지스터(M5)의 게이트(M5-G)는 제1 커패시터(C01)의 제2 전극으로 사용된다.
일부 실시예에서, 제2 도전부(C02-1)의 베이스 기판 상의 정투영과 출력 트랜지스터(M3)의 게이트(M3-G)의 베이스 기판 상의 정투영은 중첩 영역을 가지므로, 제2 커패시터(C02)를 형성한다. 여기서, 제2 도전부(C02-1)는 제2 커패시터(C02)의 제1 전극으로 사용되고, 출력 트랜지스터(M3)의 게이트(M3-G)는 제2 커패시터(C02)의 제2 전극으로 사용된다.
일부 실시예에서, 캐스케이드 연결된 2개의 시프트 레지스터 유닛은 하나의 제3 도전부(410)를 통해 전기적으로 연결될 수 있다. 예를 들어, 캐스케이드 연결된 2개의 시프트 레지스터 유닛에서, 상위 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 제3 도전부(410)를 통해 하위 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 제1 전극에 전기적으로 연결된다.
일부 실시예에서, 제2 제어 트랜지스터의 게이트의 베이스 기판 상의 정투영은 제1 도전부의 베이스 기판 상의 정투영을 커버할 수 있다.
참고로, 제4 도전층(400)은 상술한 픽셀 구동 회로에서의 저장 커패시터(CST)의 제1 전극 및 리셋 신호선을 더 포함할 수 있다.
예시적으로, 도 8a 및 도 8b에 도시된 바와 같이, 상술한 제4 도전층(400)에는 전술한 제4 도전층(400)을 보호하기 위한 제3 절연층(630)이 형성된다. 도 6, 도 7d, 도 8a 및 도 8b에 도시된 바와 같이, 이 게이트 구동 회로(01)의 제2 도전층(200)이 도시되어 있다. 제2 도전층(200)은 베이스 기판(1000)으로부터 멀어지는 제3 절연층(630)의 일 측에 배치된다. 제2 도전층(200)은 복수의 데이터선(VD), 제1 전원선(VGL), 제2 전원선(VGH), 복수의 클록 신호선(예를 들어, 제1 클록 신호선(GCK1), 제2 클록 신호선(GCB1), 제3 클록 신호선(GCK2), 제4 클록 신호선(GCB2)), 복수의 제1 접속부(210), 복수의 제2 접속부(220), 복수의 제3 접속부(230), 복수의 제4 접속부(240) 및 복수의 제5 접속부(250)를 포함할 수 있다. 여기서, 하나의 시프트 레지스터에는 하나의 제1 접속부(210), 하나의 제2 접속부(220), 하나의 제3 접속부(230), 하나의 제4 접속부(240), 하나의 제5 접속부(250)가 설정된다.
일부 실시예에서, 도 6 및 도 8b에 도시된 바와 같이, 하나의 제1 접속부(210)는 하나의 출력 트랜지스터에 대응하여 구비되고, 하나의 제1 접속부(210)는 제10비아 홀을 통해 하나의 출력 트랜지스터의 활성층의 소스 영역에 전기적으로 연결된다. 또한, 제2 연결선(120)의 일단은 제2 비아 홀(H2)을 통해 제1 접속부(210)에 전기적으로 연결되고, 제2 연결선(120)의 타단은 제3 비아 홀(H3)을 통해 클록 신호선에 전기적으로 연결된다.
일부 실시예에서, 도 6에 도시된 바와 같이, 하나의 제2 접속부(220)는 하나의 제1 제어 트랜지스터에 대응하여 구비되고, 제1 제어 트랜지스터의 활성층의 드레인 영역은 대응하는 제2 접속부(220)를 통해 제2 제어 트랜지스터의 게이트에 전기적으로 연결된다.
일부 실시예에서, 도 6 및 도 8a에 도시된 바와 같이, 하나의 제3 접속부(230)는 하나의 제2 제어 트랜지스터에 대응된다. 제2 제어 트랜지스터의 활성층의 소스 영역은 제6비아 홀(H6)을 통해 대응하는 제3 접속부(230)의 일단에 전기적으로 연결되고, 제3 접속부(230)의 타단은 제7비아 홀(H7)을 통해 대응하는 제1 도전부의 일단에 전기적으로 연결되고, 제1 도전부의 타단은 제8비아 홀(H8)을 통해 제2 전원선에 전기적으로 연결되고, 제2 제어 트랜지스터의 활성층의 드레인 영역은 출력 트랜지스터의 활성층의 드레인 영역과 공유된다.
일부 실시예에서, 도 6및 도 8a에 도시된 바와 같이, 하나의 제4 접속부(240)는 하나의 제6 트랜지스터(M6)에 대응된다. 제4 접속부(240)의 일단은 제11비아 홀(H11)을 통해 입력 트랜지스터(M1)의 게이트(M1-G)에 전기적으로 연결되고, 제4 접속부(240)의 타단은 제12비아 홀을 통해 제6 트랜지스터(M6)의 활성층의 소스 영역에 전기적으로 연결된다.
일부 실시예에서, 도 6및 도 8a에 도시된 바와 같이, 하나의 제5 접속부(250)는 하나의 전압 레귤레이터 트랜지스터(M2)에 대응된다. 제5 접속부(250)의 일단은 제13비아 홀(H13)을 통해 전압 레귤레이터 트랜지스터(M2)의 활성층의 드레인 영역에 전기적으로 연결되고, 제5 접속부(250)의 타단은 제14비아 홀(H14)을 통해 출력 트랜지스터(M3)의 게이트에 전기적으로 연결된다.
참고로, 다른 트랜지스터 간의 전기적 연결 관계는 전기적 연결을 달성하기 위해 다른 접속부를 사용할 수 있으며 여기에서 자세히 설명하지 않는다.
일부 실시예에서, 도 6에 도시된 바와 같이, 제1 레지스터 유닛 그룹(GOA-1)에서, 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극(예를 들어, 출력 트랜지스터의 활성층의 소스 영역)은 대응하는 제2 연결선(120)을 통해 제2 클록 신호선(GCB1)에 전기적으로 연결되고, 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극(예를 들어, 출력 트랜지스터의 활성층의 소스 영역)은 대응하는 제2 연결선(120)을 통해 제1 클록 신호선(GCK1)에 전기적으로 연결된다. 제2 레지스터 유닛 그룹(GOA-2)에서, 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극(예를 들어, 출력 트랜지스터의 활성층의 소스 영역)은 대응하는 제2 연결선(120)을 통해 제4 클록 신호선(GCB2)에 전기적으로 연결되고, 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선(120)을 통해 제3 클록 신호선(GCK2)에 전기적으로 연결된다.
일부 실시예에서, 도 6, 도 8a 및 도 8b에 도시된 바와 같이, 각 전압 레귤레이터 트랜지스터의 게이트는 제4 비아 홀(H4)을 통해 제1 전원선에 전기적으로 연결되어 대응하는 전압신호가 전압 레귤레이터 트랜지스터의 게이트에 입력된다.
일부 실시예에서, 도 6, 도 8a및 도 8b에 도시된 바와 같이, 동일한 게이트 구동 회로(01)에서, 입력 트랜지스터의 베이스 기판 상의 정투영은 제1 전원선의 베이스 기판 상의 정투영과 복수의 클록 신호선의 베이스 기판 상의 정투영 사이에 위치한다. 전압 레귤레이터 트랜지스터의 베이스 기판 상의 정투영은 복수의 클록 신호선의 베이스 기판 상의 정투영으로부터 멀어지는 제1 전원선의 베이스 기판 상의 정투영의 일 측에 위치한다. 출력 트랜지스터의 베이스 기판 상의 정투영은 제1 전원선의 베이스 기판 상의 정투영으로부터 멀어지는 전압 레귤레이터 트랜지스터의 베이스 기판 상의 정투영의 일 측에 위치한다.
일부 실시예에서, 도 6, 도 8a및 도 8b에 도시된 바와 같이, 제1 제어 트랜지스터의 활성층의 소스 영역은 제5 비아 홀(H5)을 통해 제1 전원선에 전기적으로 연결되어 대응하는 전압신호가 제1 제어 트랜지스터의 활성층의 소스 영역에 입력된다.
일부 실시예에서, 도 6에 도시된 바와 같이, 제2 전원선의 베이스 기판 상의 정투영은 복수의 클록 신호선의 베이스 기판 상의 정투영과 게이트 구동 회로(01)의 베이스 기판 상의 정투영 사이에 위치한다. 또한, 시프트 레지스터 유닛에서, 제1 제어 트랜지스터의 베이스 기판 상의 정투영은 입력 트랜지스터의 베이스 기판 상의 정투영과 제1 전원선의 베이스 기판 상의 정투영 사이에 위치한다. 시프트 레지스터 유닛에서, 제2 제어 트랜지스터의 베이스 기판 상의 정투영은 제1 전원선의 베이스 기판 상의 정투영으로부터 멀어지는 입력 트랜지스터의 베이스 기판 상의 정투영의 일 측에 위치한다.
일부 실시예에서, 도 6에 도시된 바와 같이, 제2 제어 트랜지스터의 게이트의 베이스 기판 상의 정투영과 제1 도전부의 베이스 기판 상의 정투영은 각각 제1 전원선의 베이스 기판 상의 정투영과 중첩 영역을 가진다.
일부 실시예에서, 도 6에 도시된 바와 같이, 제8비아 홀(H8)의 베이스 기판 상의 정투영은 제1 전원선 및 제2 전원선의 베이스 기판 상의 정투영 사이에 위치하고, 제7비아 홀(H7)의 베이스 기판 상의 정투영은 제1 전원선의 베이스 기판 상의 정투영과 제2 제어 트랜지스터의 활성층의 베이스 기판 상의 정투영 사이에 위치한다.
도 8a및 도 8b에 도시된 바와 같이, 반도체층(500)과 제1 도전층(100) 사이에는 게이트 절연층(640)이 배치되고, 제1 도전층(100)과 제4 도전층(400) 사이에는 제1 절연층(610)이 배치되고, 제4 도전층(400)과 제2 도전층(200) 사이에는 제3 절연층(630)이 배치되고, 제2 도전층(200)과 제3 도전층(300) 사이에는 제2 절연층(620)이 배치된다. 여기서, 상술한 각 비아 홀은 간격을 두고 배치된다. 또한, 제1 비아 홀(H1), 제2 비아 홀(H2), 제3 비아 홀(H3), 제4 비아 홀(H4), 제11비아 홀(H11) 및 제14비아 홀(H14)은 제1 절연층 및 제3 절연층을 관통한다. 제5 비아 홀(H5), 제6비아 홀(H6), 제12비아 홀 및 제13비아 홀(H13)은 제1 절연층, 제3 절연층 및 게이트 절연층을 관통한다. 제7비아 홀(H7) 및 제8비아 홀(H8)은 제3 절연층을 관통한다.
도 9는 본 발명의 실시예에 의해 제공되는 다른 표시 패널의 개략적인 구조도로서, 전술한 실시예의 실시방식을 변형한 것이다. 이하, 본 실시예와 전술한 실시예 사이의 차이점에 대해서만 설명하고, 유사점은 여기에서 반복하지 않는다.
예시적으로, 도 9 내지 도 11에 도시된 바와 같이, 제2 도전층(200)에는 전술한 제2 도전층(200)을 보호하기 위한 제2 절연층(620)이 형성된다. 도 9 내지 도 11에 도시된 바와 같이, 이 게이트 구동 회로(01)의 제3 도전층(300)이 도시되어 있다. 제3 도전층(300)은 베이스 기판(1000)으로부터 멀어지는 제2 절연층(620)의 일 측에 배치된다. 또한, 제3 도전층(300)은 적어도 하나의 보조선을 포함할 수 있다. 여기서, 하나의 보조선은 적어도 하나의 제9비아 홀(H9)을 통해 하나의 클록 신호선에 전기적으로 연결되고, 제9비아 홀(H9)은 제2 절연층(620)을 관통한다.
일부 실시예에서, 도 9에 도시된 바와 같이, 클록 신호선의 베이스 기판 상의 정투영은 전기적으로 연결된 보조선의 베이스 기판 상의 정투영을 커버할 수 있다. 또한, 클록 신호선의 베이스 기판 상의 정투영과 전기적으로 연결된 보조선의 베이스 기판 상의 정투영은 중첩될 수 있다. 이와 같이 보조선의 점유 면적을 줄일 수 있어 비표시 영역(BB)의 점유 면적을 줄일 수 있다.
일부 실시예에서, 도 9에 도시된 바와 같이, 제2 도전층은 복수의 보조선을 포함할 수 있고, 하나의 보조선은 복수의 제9비아 홀(H9)을 통해 하나의 클록 신호선에 전기적으로 연결된다. 이는 각 클록 신호선의 저항을 감소시킬 수 있다.
일부 실시예에서, 도 9에 도시된 바와 같이, 인접하는 2 개의 클록 신호선마다 제9 비아홀(H9)은 엇갈리게 배치될 수 있다. 이와 같이, 제9 비아홀(H9)이 분산 배치되어 균일도가 향상될 수 있다.
일부 실시예에서, 도 9에 도시된 바와 같이, 제9비아 홀(H9)의 베이스 기판 상의 정투영과 제1 비아 홀(H1) 및 제3 비아 홀(H3)의 베이스 기판 상의 정투영은 중첩되지 않으므로, 전기 연결의 정확도를 향상시킬 수 있다.
동일한 발명의 개념에 기초하여, 본 발명의 실시예는 표시 패널의 구동 방법을 제공하고, 상기 구동 방법은 한 프레임의 스캔 시간 내에서, 각각의 시프트 레지스터 유닛이 순차적으로 작동하여 각 구동선을 행 단위로 스캔하도록 제어하는 단계를 포함하고,
여기서, 클록 신호선의 연장 방향을 따라 순차적으로 배열된 홀수 번째 시프트 레지스터 유닛과 짝수 번째 시프트 레지스터 유닛은 상이한 클록 신호선 그룹의 제어하에 독립적으로 구동된다.
예시적으로, 도 4c, 도 6 및 도 12에 도시된 바와 같이, 한 프레임의 스캔 시간 내에서, 홀수 번째 시프트 레지스터 유닛(즉, 제1 레지스터 유닛 그룹(GOA-1))은 제1 클록 신호선(GCK1) 및 제2 클록 신호선(GCB1)으로부터 입력되는 클록 신호의 제어하에 작동하여 전기적으로 연결된 주사선에 신호를 입력한다. 또한, 짝수 번째 시프트 레지스터 유닛(즉, 제2 레지스터 유닛 그룹(GOA-2))은 제3 클록 신호선(GCK2) 및 제4 클록 신호선(GCB2)으로부터 입력되는 클록 신호의 제어하에 작동하여 전기적으로 연결된 주사선에 신호를 입력한다. 따라서 각 주사선은 행별로 스캔될 수 있다.
도 12에는 제1 클록 신호선(GCK1)에서 전송되는 신호(gck1), 제2 클록 신호선(GCB1)에서 전송되는 신호(gcb1), 제3 클록 신호선(GCK2)에서 전송되는 신호(gck2), 제4 클록 신호선(GCB2)에서 전송되는 신호(gcb2)가 도시된다.
본 발명의 실시예는 표시 패널의 구동 방법을 제공하고, 상기 구동 방법은 상이한 클록 신호선 그룹에서 복수의 클록 신호선에 인가되는 신호가 활성 레벨을 유지하는 시간은 서로 중첩되지 않는 단계를 포함한다. 예를 들어, 도 12에 도시된 바와 같이, 클록 신호선에 인가되는 신호의 활성 레벨은 로우 레벨이고, 각 클록 신호선에 인가되는 신호의 로우 레벨은 중첩되지 않는다.
동일한 발명의 개념에 기초하여, 본 발명의 실시예는 상술한 본 발명의 실시예가 제공하는 표시 패널을 포함하는 표시 장치를 더 제공한다. 이 표시 장치의 구현에 대해서는 전술한 표시 패널의 실시예를 참조할 수 있으며, 중복되는 설명은 생략한다.
구체적인 실시 시, 본 발명의 실시예에서, 표시 장치는 휴대폰, 태블릿 컴퓨터, TV, 모니터, 노트북 컴퓨터, 디지털 액자, 네비게이터 등과 같이 디스플레이 기능을 가진 모든 제품 또는 구성 요소일 수 있다. 이 표시 장치의 다른 필수 구성 요소는 당업자에 의해 이해되어야 하며 여기서 반복되지 않으며 본 발명의 제한으로 간주되어서도 안 된다.
본 발명의 바람직한 실시예가 설명되었지만, 이러한 실시예에 대한 추가적인 변경 및 수정은 일단 기본적인 발명 개념이 이해되면 당업자에게 발생할 수 있다. 따라서, 첨부된 특허청구범위는 본 개시내용의 범위 내에 속하는 바람직한 실시예 및 모든 변경 및 수정을 포함하는 것으로 해석되도록 의도된다.
명백하게, 당업자는 본 발명의 실시예의 사상 및 범위를 벗어나지 않고 본 발명의 실시예에 다양한 변경 및 수정을 가할 수 있다. 따라서, 본 발명의 실시예의 이러한 수정 및 변형이 본 발명의 청구범위 및 그 균등물의 범위 내에 있는 한, 본 발명은 또한 이러한 수정 및 변형을 포함하도록 의도된다.

Claims (17)

  1. 표시 영역 및 비표시 영역을 포함하는 베이스 기판을 포함하고,
    여기서, 표시 영역은
    복수의 서브 픽셀 - 복수의 행 및 복수의 열을 따라 매트릭스로 배열됨 - ;
    복수의 구동선 - 하나의 행의 상기 서브 픽셀은 대응하여 적어도 하나의 상기 구동선에 전기적으로 연결됨 - ; 및
    복수의 데이터선 - 하나의 열의 상기 서브 픽셀은 대응하여 적어도 하나의 상기 데이터선에 전기적으로 연결됨 - ; 을 포함하고,
    상기 비표시 영역은 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로는 복수의 클록 신호선, 및 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 복수의 시프트 레지스터 유닛을 포함하고, 상기 복수의 클록 신호선은 복수의 클록 신호선 그룹으로 분할되고,
    상기 복수의 시프트 레지스터 유닛은 복수의 레지스터 유닛 그룹으로 분할되고,
    동일한 상기 레지스터 유닛 그룹의 각 상기 시프트 레지스터 유닛은 캐스케이드 연결되고, 상기 클록 신호선의 연장 방향을 따라 인접하는 2개의 시프트 레지스터 유닛은 상이한 레지스터 유닛 그룹에 위치하고, 상이한 상기 레지스터 유닛 그룹은 상이한 상기 클록 신호선 그룹에 대응하고,
    각각의 상기 시프트 레지스터 유닛은 입력 트랜지스터와 출력 트랜지스터를 포함하고, 상기 입력 트랜지스터의 게이트는 대응하는 상기 클록 신호선 그룹의 하나의 클록 신호선에 전기적으로 연결되고, 상기 입력 트랜지스터의 제1 전극은 입력 신호 단자에 전기적으로 연결되고, 상기 입력 트랜지스터의 제2 전극은 상기 출력 트랜지스터의 게이트에 전기적으로 연결되며, 상기 출력 트랜지스터의 제2 전극은 대응하여 적어도 하나의 구동선에 전기적으로 연결되는
    표시 패널.
  2. 제1항에 있어서,
    상기 표시 패널은
    반도체층 - 상기 베이스 기판에 위치하고, 상기 반도체층은 상기 입력 트랜지스터의 활성층 및 상기 출력 트랜지스터의 활성층을 포함하고, 상기 활성층은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함함 - ;
    게이트 절연층 - 상기 베이스 기판으로부터 멀어지는 상기 반도체층의 일 측에 위치함 - ;
    제1 도전층 - 상기 베이스 기판으로부터 멀어지는 상기 게이트 절연층의 일 측에 위치하고, 상기 제1 도전층은 상기 복수의 구동선, 복수의 제1 연결선, 복수의 제2 연결선, 상기 입력 트랜지스터의 게이트 및 상기 출력 트랜지스터의 게이트를 포함하고, 하나의 상기 시프트 레지스터 유닛은 적어도 하나의 상기 제1 연결선 및 적어도 하나의 상기 제2 연결선에 대응함 - ;
    제1 절연층 - 상기 베이스 기판으로부터 멀어지는 상기 제1 도전층의 일 측에 위치함 - ; 및
    제2 도전층 - 상기 베이스 기판으로부터 멀어지는 상기 제1 절연층의 일 측에 위치하고, 상기 제2 도전층은 상기 복수의 데이터선, 상기 복수의 클록 신호선 및 복수의 제1 접속부(
    Figure pct00002
    )를 포함하고, 여기서, 하나의 상기 제1 접속부는 하나의 상기 출력 트랜지스터의 활성층의 소스 영역에 전기적으로 연결되고, 상기 제2 도전층은 제1 전원선을 더 포함함 - ; 을 더 포함하고,
    하나의 상기 시프트 레지스터 유닛 및 상기 시프트 레지스터 유닛에 대응하는 상기 클록 신호선 그룹에 대해, 상기 제1 연결선의 일단은 상기 시프트 레지스터 유닛의 입력 트랜지스터의 게이트에 전기적으로 직접 연결되고, 상기 제1 연결선의 타단은 제1 비아 홀을 통해 상기 클록 신호선 그룹의 하나의 클록 신호선에 전기적으로 연결되고, 상기 제2 연결선의 일단은 제2 비아 홀을 통해 상기 제1 접속부에 전기적으로 연결되고, 상기 제2 연결선의 타단은 제3 비아 홀을 통해 상기 클록 신호선 그룹의 다른 클록 신호선 또는 제1 전원선에 전기적으로 연결되고;
    상기 제1 비아 홀, 상기 제2 비아 홀 및 상기 제3 비아 홀은 상기 제1 절연층을 관통하며 간격을 두고 배열되는
    표시 패널.
  3. 제2항에 있어서,
    상기 복수의 클록 신호선은 2개의 클록 신호선 그룹으로 분할되고, 상기 2개의 클록 신호선 그룹은 제1 클록 신호선 그룹 및 제2 클록 신호선 그룹을 포함하고, 여기서, 상기 제1 클록 신호선 그룹은 제1 클록 신호선 및 제2 클록 신호선을 포함하고, 상기 제2 클록 신호선 그룹은 제3 클록 신호선 및 제4 클록 신호선을 포함하며;
    상기 복수의 시프트 레지스터 유닛은 2개의 레지스터 유닛 그룹으로 분할되고, 상기 2개의 레지스터 유닛 그룹은 제1 레지스터 유닛 그룹 및 제2 레지스터 유닛 그룹을 포함하고, 여기서, 상기 제1 레지스터 유닛 그룹은 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 홀수 번째 시프트 레지스터 유닛을 포함하고, 제2 레지스터 유닛 그룹은 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 짝수 번째 시프트 레지스터 유닛을 포함하며;
    상기 제1 레지스터 유닛 그룹에서 캐스케이드 연결된 복수의 시프트 레지스터 유닛에 대해, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제1 클록 신호선에 전기적으로 연결되고, 상기 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제2 클록 신호선 또는 제1 전원선에 전기적으로 연결되고, 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제2 클록 신호선에 전기적으로 연결되고, 상기 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제1 클록 신호선 또는 제1 전원선에 전기적으로 연결되며;
    상기 제2 레지스터 유닛 그룹에서 캐스케이드 연결된 복수의 시프트 레지스터 유닛에 대해, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제3 클록 신호선에 전기적으로 연결되고, 상기 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제4 클록 신호선 또는 제1 전원선에 전기적으로 연결되고, 상기 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제4 클록 신호선에 전기적으로 연결되고, 상기 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제3 클록 신호선 또는 제1 전원선에 전기적으로 연결되는
    표시 패널.
  4. 제3항에 있어서,
    각각의 상기 시프트 레지스터 유닛은 전압 레귤레이터 트랜지스터를 더 포함하고, 여기서, 상기 입력 트랜지스터의 제2 전극은 상기 전압 레귤레이터 트랜지스터의 제1 전극에 전기적으로 연결되고, 상기 전압 레귤레이터 트랜지스터의 제2 전극은 상기 출력 트랜지스터의 게이트에 전기적으로 연결되며;
    상기 제2 도전층은 제1 전원선을 더 포함하고, 각 상기 전압 레귤레이터 트랜지스터의 게이트는 제4 비아 홀을 통해 상기 제1 전원선에 전기적으로 연결되며, 여기서, 상기 제4 비아 홀은 상기 제1 절연층을 관통하는
    표시 패널.
  5. 제4항에 있어서,
    동일한 상기 게이트 구동 회로에서, 상기 입력 트랜지스터의 상기 베이스 기판 상의 정투영(正投影)은 상기 제1 전원선의 상기 베이스 기판 상의 정투영과 상기 복수의 클록 신호선의 상기 베이스 기판 상의 정투영 사이에 위치하고;
    상기 전압 레귤레이터 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 복수의 클록 신호선의 상기 베이스 기판 상의 정투영으로부터 멀어지는 상기 제1 전원선의 상기 베이스 기판 상의 정투영의 일 측에 위치하고;
    상기 출력 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 제1 전원선의 상기 베이스 기판 상의 정투영으로부터 멀어지는 상기 전압 레귤레이터 트랜지스터의 상기 베이스 기판 상의 정투영의 일 측에 위치하는
    표시 패널.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 시프트 레지스터 유닛은 제1 제어 트랜지스터 및 제2 제어 트랜지스터를 더 포함하고;
    상기 반도체층은 상기 제1 제어 트랜지스터의 활성층 및 상기 제2 제어 트랜지스터의 활성층을 더 포함하고;
    상기 제1 도전층은 상기 제1 제어 트랜지스터의 게이트 및 상기 제2 제어 트랜지스터의 게이트를 더 포함하고;
    상기 제2 도전층은 제2 전원선, 복수의 제2 접속부, 및 복수의 제3 접속부를 더 포함하고, 여기서, 하나의 상기 제2 접속부는 하나의 상기 제1 제어 트랜지스터에 대응하고, 하나의 상기 제3 접속부는 하나의 상기 제2 제어 트랜지스터에 대응하며;
    상기 표시 패널은
    제4 도전층 - 상기 제1 절연층과 상기 제2 도전층 사이에 위치하고, 상기 제4 도전층은 복수의 제1 도전부를 포함하고, 여기서, 하나의 상기 제1 도전부는 하나의 상기 제2 제어 트랜지스터에 대응함 - ; 및
    제3 절연층 - 상기 제4 도전층과 상기 제2 도전층 사이에 위치함 - ; 을 더 포함하고,
    상기 제1 제어 트랜지스터의 게이트는 대응하는 제1 연결선에 전기적으로 직접 연결되고, 상기 제1 제어 트랜지스터의 활성층의 소스 영역은 제5 비아 홀을 통해 상기 제1 전원선에 전기적으로 연결되고, 상기 제1 제어 트랜지스터의 활성층의 드레인 영역은 대응하는 상기 제2 접속부를 통해 상기 제2 제어 트랜지스터의 게이트에 전기적으로 연결되며, 여기서, 상기 제5 비아 홀은 상기 제1 절연층 및 상기 제3 절연층을 관통하며;
    상기 제2 제어 트랜지스터의 활성층의 소스 영역은 제6비아 홀을 통해 대응하는 상기 제3 접속부의 일단에 전기적으로 연결되고, 상기 제3 접속부의 타단은 제7비아 홀을 통해 대응하는 상기 제1 도전부의 일단에 전기적으로 연결되고, 상기 제1 도전부의 타단은 제8비아 홀을 통해 상기 제2 전원선에 전기적으로 연결되고, 상기 제2 제어 트랜지스터의 활성층의 드레인 영역은 상기 출력 트랜지스터의 활성층의 드레인 영역과 공유되며, 여기서, 상기 제6비아 홀은 상기 제1 절연층 및 상기 제3 절연층을 관통하고, 상기 제7비아 홀 및 상기 제8비아 홀은 상기 제3 절연층을 관통하는
    표시 패널.
  7. 제6항에 있어서,
    상기 제2 전원선의 상기 베이스 기판 상의 정투영은 상기 복수의 클록 신호선의 상기 베이스 기판 상의 정투영과 상기 게이트 구동 회로의 상기 베이스 기판 상의 정투영 사이에 위치하고;
    상기 시프트 레지스터 유닛에서, 상기 제1 제어 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 입력 트랜지스터의 상기 베이스 기판 상의 정투영과 상기 제1 전원선의 상기 베이스 기판 상의 정투영 사이에 위치하고;
    상기 시프트 레지스터 유닛에서, 상기 제2 제어 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 제1 전원선의 상기 베이스 기판 상의 정투영으로부터 멀어지는 상기 입력 트랜지스터의 상기 베이스 기판 상의 정투영의 일 측에 위치하는
    표시 패널.
  8. 제7항에 있어서,
    상기 시프트 레지스터 유닛에서, 상기 출력 트랜지스터의 활성층과 상기 제2 제어 트랜지스터의 활성층은 일체형 구조로 배치되는
    표시 패널.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 시프트 레지스터 유닛은 제1 커패시터 및 제2 커패시터를 더 포함하고, 여기서, 상기 제1 커패시터의 제1 전극은 상기 제2 전원선에 전기적으로 연결되고, 상기 제1 커패시터의 제2 전극은 상기 제2 제어 트랜지스터의 게이트에 전기적으로 연결되고, 상기 제2 커패시터의 제1 전극은 상기 출력 트랜지스터의 제2 전극에 전기적으로 연결되고, 상기 제2 커패시터의 제2 전극은 상기 출력 트랜지스터의 게이트에 전기적으로 연결되며;
    상기 제4 도전층은 복수의 제2 도전부를 더 포함하고, 여기서, 하나의 상기 제2 도전부는 하나의 상기 출력 트랜지스터에 대응하고;
    상기 제1 도전부의 상기 베이스 기판 상의 정투영과 상기 제2 제어 트랜지스터의 게이트의 상기 베이스 기판 상의 정투영은 중첩 영역을 가지며, 상기 제1 도전부는 상기 제1 커패시터의 제1 전극으로 사용되고, 상기 제2 제어 트랜지스터의 게이트는 상기 제1 커패시터의 제2 전극으로 사용되며;
    상기 제2 도전부의 상기 베이스 기판 상의 정투영과 대응하는 상기 출력 트랜지스터의 게이트의 상기 베이스 기판 상의 정투영은 중첩 영역을 가지며, 상기 제2 도전부는 상기 제2 커패시터의 제1 전극으로 사용되고, 상기 출력 트랜지스터의 게이트는 상기 제2 커패시터의 제2 전극으로 사용되는
    표시 패널.
  10. 제9항에 있어서,
    상기 제2 제어 트랜지스터의 게이트의 상기 베이스 기판 상의 정투영은 상기 제1 도전부의 상기 베이스 기판 상의 정투영을 커버하는
    표시 패널.
  11. 제10항에 있어서,
    상기 제2 제어 트랜지스터의 게이트의 상기 베이스 기판 상의 정투영과 상기 제1 도전부의 상기 베이스 기판 상의 정투영은 각각 상기 제1 전원선의 상기 베이스 기판 상의 정투영과 중첩 영역을 가지는
    표시 패널.
  12. 제6항 내지 제11항 중 어느 한 항에 있어서,
    상기 제8비아 홀의 상기 베이스 기판 상의 정투영은 상기 제1 전원선 및 상기 제2 전원선의 상기 베이스 기판 상의 정투영 사이에 위치하고,
    상기 제7비아 홀의 상기 베이스 기판 상의 정투영은 상기 제1 전원선의 상기 베이스 기판 상의 정투영과 상기 제2 제어 트랜지스터의 활성층의 상기 베이스 기판 상의 정투영 사이에 위치하는
    표시 패널.
  13. 제2항 내지 제12항 중 어느 한 항에 있어서,
    상기 표시 패널은
    제2 절연층 - 상기 베이스 기판으로부터 멀어지는 상기 제2 도전층의 일 측에 위치함 - ; 및
    제3 도전층 - 상기 베이스 기판으로부터 멀어지는 상기 제2 절연층의 일 측에 위치하고, 상기 제2 도전층은 적어도 하나의 보조선(
    Figure pct00003
    )을 포함함 - ; 을 더 포함하고,
    하나의 상기 보조선은 적어도 하나의 제9비아 홀을 통해 하나의 상기 클록 신호선에 전기적으로 연결되고, 상기 제9비아 홀은 상기 제2 절연층을 관통하는
    표시 패널.
  14. 제13항에 있어서,
    상기 클록 신호선의 상기 베이스 기판 상의 정투영은 전기적으로 연결된 보조선의 상기 베이스 기판 상의 정투영을 커버하는
    표시 패널.
  15. 제1항 내지 제14항 중 어느 한 항에 따른 표시 패널을 포함하는
    표시 장치.
  16. 제1항 내지 제14항 중 어느 한 항에 따른 표시 패널의 구동 방법에 있어서,
    한 프레임의 스캔 시간 내에서, 각각의 상기 시프트 레지스터 유닛이 순차적으로 작동하여 각 상기 구동선을 행 단위로 스캔하도록 제어하는 단계를 포함하고,
    여기서, 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 홀수 번째 시프트 레지스터 유닛과 짝수 번째 시프트 레지스터 유닛은 상이한 클록 신호선 그룹의 제어하에 독립적으로 구동되는
    표시 패널의 구동 방법.
  17. 제16항에 있어서,
    상이한 클록 신호선 그룹에서 복수의 클록 신호선에 인가되는 신호가 활성 레벨을 유지하는 시간은 서로 중첩되지 않는 단계를 포함하는
    표시 패널의 구동 방법.
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