KR20220167339A - 멀티-레벨 자체-선택 메모리 디바이스 - Google Patents
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Abstract
멀티-레벨 자체-선택 메모리 디바이스와 관련된 방법, 시스템 및 장치가 설명된다. 자체-선택 메모리 셀은 자체-선택 메모리 셀의 상이한 임계 전압으로 표시되는 하나 이상의 데이터 비트를 저장할 수 있다. 자체-선택 메모리 셀에서 고정 레벨의 전압 또는 고정 레벨의 전류를 유지하는 하나 이상의 지속시간을 수정함으로써 상이한 임계 전압을 구축하도록 프로그래밍 펄스가 변경될 수 있다. 자체-선택 메모리 셀은 칼코게나이드 합금을 포함할 수 있다. 칼코게나이드 합금에서 원소의 불균일한 분포는 자체-선택 메모리 셀의 특정 임계 전압을 결정할 수 있다. 프로그래밍 펄스의 형상은 자체-선택 메모리 셀의 요망 논리 상태에 기초하여 칼코게나이드 합금에서 원소의 분포를 수정하도록 구성될 수 있다.
Description
상호 참조
본 특허 출원은 2017년 12월 14일자로 출원된 "Multi-Level Self-Selecting Memory Device"라는 제목의 Redaelli, 등의 미국 특허 출원 제15/842,496호에 대한 우선권을 주장하는, 2018년 11월 30일 출원된 "Multi-Level Self-Selecting Memory Device"라는 제목의 Redaelli, 등의 PCT 출원PCT/US2018/063309호에 대한 우선권을 주장하며, 그 각각의 출원은 본 양수인에게 양도되었고, 그 각각의 전문이 본 명세서에 참고로 포함된다.
배경
다음은 일반적으로 메모리 어레이를 동작시키는 것에 관한 것으로, 보다 상세하게는 멀티-레벨 자체-선택 메모리 디바이스에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치에 정보를 저장하기 위해 널리 사용된다. 메모리 디바이스의 상이한 상태를 프로그래밍하여 정보가 저장된다. 예를 들어, 이진 장치에는 종종 논리 "1" 또는 논리 "0"으로 표시되는 두 가지 상태가 있다. 다른 시스템에서, 2개보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 장치의 구성요소는 메모리 디바이스에 저장된 상태를 읽거나 감지할 수 있다. 정보를 저장하기 위해, 전자 장치의 구성요소는 메모리 디바이스에 상태를 기록 또는 프로그램할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM), 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 외부 전원이 없는 경우에도 장시간 동안 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 셀은 외부 전원에 의해 주기적으로 갱신되지 않으면 시간이 지남에 따라 저장된 상태를 잃을 수 있다.
메모리 디바이스를 개선하는 것은 일반적으로 다른 메트릭 중에서도, 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 보유 증가, 전력 소비 감소 또는 제조 비용 감소를 포함할 수 있다. 비트 당 비용을 감소시키기 위해 물리적 메모리 셀 밀도를 증가시키지 않고 논리 메모리 셀 밀도를 증가시키기 위해 메모리 셀에 하나보다 많은 비트의 정보를 저장하는 것이 바람직할 수 있다.
도 1은 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 3차원 메모리 셀 어레이를 갖는 메모리 디바이스 다이어그램의 예를 도시한다.
도 2는 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 3차원 메모리 어레이의 예를 도시한다.
도 3은 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지요망 임계 전압 분포의 예를 도시한다.
도 4는 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 전기 펄스의 실시예를 도시한다.
도 5는 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 칼코게나이드 합금의 구성요소의 공간 분포의 예를 도시한다.
도 6은 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지요망 임계 전압 대 프로그래밍 전류(VTH-IPROG) 플롯의 예를 도시한다.
도 7 및 도 8은 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 장치의 블록도를 도시한다.
도 9는 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 메모리 어레이를 포함하는 시스템의 블록도를 도시한다.
도 10 내지 도 13은 본 개시의 실시예들에 따른 멀티-레벨 자체-선택 메모리 디바이스를 위한 방법들을 도시한다.
도 2는 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 3차원 메모리 어레이의 예를 도시한다.
도 3은 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지요망 임계 전압 분포의 예를 도시한다.
도 4는 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 전기 펄스의 실시예를 도시한다.
도 5는 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 칼코게나이드 합금의 구성요소의 공간 분포의 예를 도시한다.
도 6은 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지요망 임계 전압 대 프로그래밍 전류(VTH-IPROG) 플롯의 예를 도시한다.
도 7 및 도 8은 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 장치의 블록도를 도시한다.
도 9는 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 메모리 어레이를 포함하는 시스템의 블록도를 도시한다.
도 10 내지 도 13은 본 개시의 실시예들에 따른 멀티-레벨 자체-선택 메모리 디바이스를 위한 방법들을 도시한다.
칼코게나이드 합금을 포함하는 자체-선택 메모리 셀은 다양한 형상의 프로그래밍 펄스를 사용하여 1보다 큰 비트의 데이터를 저장하도록 프로그래밍될 수 있다. 프로그래밍 펄스의 형상은 양 또는 음의 극성 및 상이한 진폭을 가질 수 있다. 프로그래밍 펄스의 전체 형상은 프로그래밍 펄스의 극성 및 진폭을 변경시킴으로써, 그리고, 양 또는 음의 극성에서 고정된 레벨의 전압 또는 고정된 레벨의 전류를 유지할 수 있는 하나 이상의 지속시간을 수정함으로써 변경될 수 있다. 일부 경우에, 프로그래밍 펄스의 형상은 전압 레벨 또는 전류 레벨이 변하는 부분(예를 들어, 램프 전압, 램프 전류)을 포함할 수 있다.
일부 경우에, 프로그래밍 펄스는 칼코게나이드 합금의 국부적 조성을 변화시킬 수 있다. 이러한 변형은 프로그래밍 펄스에 의해 확립된 전계에 기초하여 칼코게나이드 합금의 성분(요소, 부분 또는 하위 성분으로 지칭될 수 있음)의 이동의 결과일 수 있다. 칼코게나이드 합금을 통해 흐르는 전류는 합금을 가열할 수 있다. 일부 경우에, 칼코게나이드 합금의 가열은 성분의 이동을 촉진할 수 있다. 프로그래밍 펄스의 극성이 반전되면, 칼코게나이드 합금을 가로지르는 전기장의 방향이 반전될 수 있다. 결과적으로, 일부 경우에, 요소의 이동 방향은 또한 칼코게나이드 합금의 국부적 조성에 추가 변화를 발생시키기 위해 반전될 수 있다. 일부 예들에서, 프로그래밍 펄스의 진폭이 변경될 때, 전계의 강도가 변경될 수 있다. 일부 경우에, 전기장의 강도의 이러한 변화는 전기장 아래에서 요소의 이동의 순 플럭스를 변경시킬 수 있는 반면, 전류의 양은 칼코게나이드 합금의 가열을 수정하도록 변경될 수 있다.
결과적으로, 합금에서 성분의 불균일한 분포가 발생하여, 프로그래밍 펄스를 인가할 때 합금 조성이 국소적으로 변할 수 있다. 판독 펄스가 자체-선택 메모리 셀에 인가될 때, 자체-선택 메모리 셀은 (예를 들어, 국소 농도에 기초하여) 합금 내 성분의 농도에 의해 설정될 수 있는 특정 임계 전압(VTH)을 나타낼 수 있다. 따라서, 자체-선택 메모리 셀의 다수의 임계 전압(예를 들어, 3 개 이상의 VTH 레벨)은 프로그래밍의 적절한 형상을 결정 및 인가함으로써 멀티-레벨 셀 동작을 가능하게하는 하나보다 많은 비트의 데이터를 저장하도록 설정될 수 있다 펄스. 일부 경우에, 자체-선택 메모리 셀은 1 비트의 데이터를 저장하기 위해 2 개의 VTH 레벨을 포함할 수 있다.
일부 실시예에서, 자체-선택 메모리 디바이스가 1비트보다 많은 데이터를 저장할 수 있도록, 상이한 형상의 프로그래밍 펄스가 주어진 칼코게나이드 합금에 대해 상이한 임계 전압 레벨을 구축하는데 사용될 수 있다. 프로그래밍 펄스의 형상은 셀에 사용된 칼코게나이드 합금에 기초하여 구성될 수 있다. 예를 들어, 상이한 칼코게나이드 합금이 자체-선택 메모리 디바이스에 사용될 수 있으며, 여기서 합금은 비교적 단순한 형상을 갖는 프로그래밍 펄스에 응답하여 합금의 조성을 국부적으로 수정하기에 더 적합하다. 자체-선택 메모리 디바이스 또는 멀티-레벨 디바이스에 사용하기 위해 특정 칼코게나이드 합금을 선택할 때 고려해야할 다른 요소에는 제조 공정 중 합금의 열 안정성, 제조 공정 중 합금의 기계적 안정성, 자체-선택 메모리 디바이스의 전기적 특성(예를 들어, 사이클링 성능, 시간에 따른 VTH 안정성, 데이터 보유 능력, 선택-해제 바이어스 하의 누설 전류 레벨), 또는 이들의 조합을 포함할 수 있다.
위에서 소개된 본 개시의 특징들은 크로스-포인트 아키텍처를 갖는 메모리 어레이와 관련하여 아래에 더 설명된다. 다음에, 일부 실시예에서 멀티-레벨 자체-선택 메모리 디바이스와 관련된 메모리 어레이를 동작시키기 위한 특정 예가 설명된다. 본 개시의 이들 및 다른 특징들은 멀티-레벨 자체-선택 메모리 디바이스에 관한 장치 다이어그램, 시스템 다이어그램 및 흐름도를 참조하여 추가로 설명되고 설명된다.
도 1은 본 개시의 실시예에 따른 예시적인 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 전자 메모리 장치로 지칭될 수도 있다. 도 1은 메모리 디바이스(100)의 다양한 구성요소 및 특징의 예시적인 표현이다. 이와 같이, 메모리 디바이스(100)의 실제 물리적 위치가 아니라 기능적 상호 관계를 나타내는 것으로 도시된 메모리 디바이스(100)의 구성요소 및 특징이 이해되어야 한다. 도 1의 예시적인 예에서, 메모리 디바이스(100)는 3차원(3D) 메모리 어레이(102)를 포함한다. 3D 메모리 어레이(102)는 상이한 상태를 저장하도록 프로그램 가능할 수 있는 메모리 셀(105)을 포함한다. 일부 실시예에서, 각각의 메모리 셀(105)은 논리 0 및 논리 1로 표시되는 2 개의 상태를 저장하도록 프로그램 가능할 수 있다. 일부 실시예에서, 메모리 셀(105)은 2 개보다 많은 논리 상태를 저장하도록 구성될 수 있다. 메모리 셀(105)은 일부 실시예에서 자체-선택 메모리 셀을 포함할 수 있다. 비록 도 1에 포함된 일부 요소들이 수치 표시와 함께 라벨링되지만, 도면에 도시된 특징의 가시성 및 선명도를 증가시키기 위한 노력으로, 동일하거나 유사한 것이면서도, 대응하는 요소가 라벨링되지 않는다.
일부 경우에, 메모리 셀(예를 들어, 자체-선택 메모리 셀)은 그와 관련된 임계 전압을 가질 수 있는 비정질 상태로 유지되는 재료, 즉, 인가 전압이 임계 전류를 넘은 후 전류가 흐를 수 있는 재료를 포함할 수 있다. 따라서, 인가된 전압이 임계 전압보다 작으면, 유의미한 양의 전류가 흐를 수 없다. 일부 실시예에서, 전류 흐름 또는 이의 부족은 선택된 메모리 셀에 저장된 정보를 판독하기 위해 도 1을 참조하여 설명된 바와 같이 감지 구성요소(125)에 의해 감지될 수 있다. 일부 실시 형태에서, 재료는 칼코게나이드 합금일 수 있다. 칼코게나이드 합금의 조성은 프로그래밍 펄스를 인가할 때 국부적으로 변형될 수 있고, 메모리 셀(105)은 특정 개수의 상이한 임계 전압 레벨(예를 들어, 3 개 이상의 임계 전압 레벨)을 나타낼 수 있다. 따라서, 메모리 셀(105)은 1보다 큰 비트의 데이터를 저장할 수 있다. 후술하는 바와 같이, 임계 전압으로 표현되는 메모리 셀(105)의 논리 상태를 설정하는 것은 메모리 소자를 가열함으로써 도움을 받을 수 있다.
3D 메모리 어레이(102)는 서로의 상부에 형성된 2 개 이상의 2차원(2D) 메모리 어레이를 포함할 수 있다. 이는 2D 어레이와 비교하여 단일 다이 또는 기판 상에 배치되거나 생성될 수 있는 다수의 메모리 셀을 증가시킬 수 있으며, 이는 결국 생산 비용을 감소 시키거나 메모리 디바이스의 성능을 증가시키거나 또는 둘 다를 향상시킬 수 있다. 도 1에 도시된 예에 기초하여, 메모리 어레이(102)는 2 개의 레벨의 메모리 셀(105)을 포함하고, 따라서 3D 메모리 어레이로 간주될 수 있으며; 그러나 레벨 수는 2 개로 제한되지 않는다. 메모리 셀(105)이 각 레벨에 걸쳐 서로 정렬(정확하게, 겹치거나 또는 대략적으로)될 수 있도록 각 레벨이 정렬 또는 위치되어, 메모리 셀 스택(145)을 형성할 수 있다. 일부 경우에, 메모리 셀 스택(145)은 서로 위에 놓인 다수의 자체-선택 메모리 셀을 포함할 수 있고, 아래에 설명된 것처럼 액세스 라인을 공유할 수 있다. 일부 경우에, 자체-선택 메모리 셀은 멀티-레벨 저장 기술을 사용하여 1보다 큰 비트의 데이터를 저장하도록 구성된 멀티-레벨 자체-선택 메모리 셀일 수 있다.
일부 실시예에서, 메모리 셀(105)의 각 행은 액세스 라인(110)에 연결되고, 메모리 셀(105)의 각 열은 비트 라인(115)에 연결된다. 액세스 라인(110)과 비트 라인(115)은 서로 실질적으로 직교할 수 있고, 메모리 셀 어레이를 생성할 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145) 내의 2 개의 메모리 셀(105)은 비트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 비트 라인(115)은 상부 메모리 셀(105)의 하부 전극 및 하부 메모리 셀(105)의 상부 전극과 전기 통신할 수 있다. 다른 구성이 가능할 수 있으며, 예를 들어, 제 3 층이 액세스 라인(110)을 하부 층과 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 액세스 라인(110) 및 비트 라인(115)과 같은 2 개의 전도성 라인의 교차점에 위치될 수 있다. 이 교차점은 메모리 셀의 어드레스로 지칭될 수 있다. 타겟 메모리 셀(105)은 통전 액세스 라인(110)과 비트 라인(115)의 교차점에 위치된 메모리 셀(105)일 수 있고; 즉, 액세스 라인(110) 및 비트 라인(115)은 그들의 교차점에서 메모리 셀(105)을 읽거나 쓰기 위해 통전(energize)될 수 있다. 동일한 액세스 라인(110) 또는 비트 라인(115)과 전자 통신하는(예를 들어, 연결된) 다른 메모리 셀(105)은 타겟없는(untargeted) 메모리 셀(105)로 지칭될 수 있다.
위에서 논의된 바와 같이, 전극은 메모리 셀(105) 및 액세스 라인(110) 또는 비트 라인(115)에 연결될 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 경우에 따라 메모리 셀(105)에 대한 전기 접점으로서 채용될 수 있다. 전극은 메모리 디바이스(100)의 요소 또는 구성요소들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다. 일부 실시예에서, 메모리 셀(105)은 제 1 전극과 제 2 전극 사이에 위치하는 칼코게나이드 합금을 포함할 수 있다. 제 1 전극의 일측은 액세스 라인(110)에 연결되고 제 1 전극의 타 측은 칼코게나이드 합금에 결합될 수 있다. 또한, 제 2 전극의 일측은 비트 라인(115)에 연결되고 제 2 전극의 타 측은 칼코게나이드 합금에 결합될 수 있다. 제 1 전극과 제 2 전극은 동일한 재료(예를 들어, 탄소)일 수도 있고는 다를 수도 있다.
판독 및 기록과 같은 동작은 액세스 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)에 대해 수행될 수 있다. 일부 실시예에서, 액세스 라인(110)은 워드 라인(110)으로도 알려져 있으며, 비트 라인(115)은 디지트 라인(115)으로도 알려져 있다. 워드 라인 및 비트 라인 또는 그 유사체에 대한 언급은 이해 또는 동작의 손실없이 상호 교환 가능하다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금, 탄소, 전도성으로 도핑된 반도체, 또는 다른 전도성 재료, 합금, 화합물 등과 같은 전도성 재료로 제조될 수 있다.
일부 아키텍처에서, 셀의 로직 저장 디바이스(예를 들어, PCM 셀의 저항, FeRAM 셀의 커패시터)는 선택 구성요소에 의해 디지트 라인으로부터 전기적으로 분리될 수 있다. 워드 라인(110)은 선택 구성요소에 연결되어 이를 제어할 수 있다. 예를 들어, 선택 구성요소는 트랜지스터일 수 있고 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화시키는 것은 메모리 셀(105)의 커패시터와 그에 대응하는 디지트 라인(115) 사이의 전기적 연결 또는 폐쇄 회로를 이끈다. 그 후 디지트 라인은 메모리 셀(105)을 판독 또는 기록하기 위해 액세스될 수 있다. 메모리 셀(105) 선택시, 결과적인 신호는 저장된 논리 상태를 결정하는데 사용될 수 있다. 일부 경우에, 제 1 논리 상태는 전류가 없거나 무시할 정도로 작은 전류에 대응할 수 있는 반면, 제 2 논리 상태는 유한 전류에 대응할 수 있다. 일부 경우에, 메모리 셀(105)은 2 개의 단자를 갖는 자체-선택 메모리 셀을 포함할 수 있고, 별도의 선택 구성요소를 이용하지 않을 수 있다. 이와 같이, 자체-선택 메모리 셀의 일 단자는 워드 라인(110)에 전기적으로 연결될 수 있고, 자체-선택 메모리 셀의 다른 단자는 디지트 라인(115)에 전기적으로 연결될 수 있다.
메모리 셀들(105)에 대한 액세스는 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화할 수 있다. 예를 들어, 메모리 어레이(102)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(110) 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(115)을 포함할 수 있으며, M과 N은 어레이 크기에 따라 달라진다. 따라서, 워드 라인(110) 및 디지트 라인(115), 예를 들어 WL_2 및 DL_3을 활성화함으로써, 그들의 교차점에 있는 메모리 셀(105)이 액세스될 수 있다.
액세스 시에, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 구성요소(125)에 의해 판독 또는 감지될 수 있다. 예를 들어, 전압이 (대응하는 워드 라인(110) 및 비트 라인(115)을 사용하여) 메모리 셀(105)에 인가될 수 있고, 결과적인 전류의 존재는 메모리 셀(105)의 인가된 전압 및 임계 전압에 의존할 수 있다. 일부 경우에, 하나보다 많은 전압이 인가될 수 있다. 또한, 인가된 전압이 전류 흐름을 초래하지 않으면, 감지 구성요소(125)에 의해 전류가 검출될 때까지 다른 전압이 인가될 수 있다. 전류 흐름을 초래한 전압을 평가함으로써, 메모리 셀(105)의 저장된 논리 상태가 결정될 수 있다. 어떤 경우에는 전류 흐름이 감지될 때까지 전압이 크기가 증가할 수 있다. 다른 경우에는, 전류가 검출될 때까지 기결정된 전압들이 순차적으로 인가될 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고, 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 임계 전압에 의존할 수 있다.
일부 실시예에서, 자체-선택 메모리 셀에 저장된 3 개 이상의 임계 전압 레벨 중 하나를 결정하기 위해 일련의 미리 정해진 전압이 인가될 수 있다. 미리 결정된 전압 레벨은 선형 모드에서 자체-선택 메모리 셀의 특정 임계 전압을 검출하기 위해 크기가 증가할 수 있다. 대안적으로, 미리 결정된 전압 레벨은 이진 검색 모드에서 자체-선택 메모리 셀의 특정 임계 전압을 검출하기 위해 크기가 증가 또는 감소될 수 있다. 미리 결정된 전압 레벨은 자체-선택 메모리 셀을 프로그래밍하는데 사용되는 전압과 동일한 극성을 가질 수 있다. 미리 결정된 전압 레벨은 자체-선택 메모리 셀을 프로그래밍하는데 사용되는 전압과 반대 극성을 가질 수 있다. 기결정된 전압의 범위는 자체-선택 메모리 셀의 임계 전압의 범위에 의해 결정될 수 있다.
감지 구성요소(125)는 신호의 차이를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이는 래칭(latching)으로 지칭될 수 있다. 메모리 셀(105)의 검출된 논리 상태는 그 후 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 구성요소(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는 감지 구성요소(125)는 열 디코더(130) 또는 행 디코더(120)와 연결되거나 전자 통신할 수 있다. 도 1은 또한 감지 구성요소(125a)를(점선 박스로) 배열하는 대안적인 옵션을 도시한다. 당업자는 감지 구성요소가 기능적 목적을 잃지 않으면서 열 디코더 또는 행 디코더와 연관될 수 있음을 이해할 것이다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 유사하게 활성화함으로써 설정 또는 기록될 수 있고, 적어도 하나의 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀(105)에 기록될 데이터, 예를 들어 입/출력(135)을 받아 들일 수 있다. 칼코게나이드 합금을 포함하는 자체-선택 메모리 셀의 경우, 프로그래밍 펄스를 인가함으로써, 예를 들어 합금의 국부 조성을 변경함으로써, 데이터를 저장하도록 메모리 셀(105)이 기록될 수 있다. 프로그래밍 펄스는 자체-선택 메모리 셀에서 설정될 특정 임계 전압에 따라 다양한 형상을 가질 수 있다. 이 프로세스는 도 4 내지 도 6을 참조하여 아래에서 더 상세히 논의된다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 열화 또는 파괴할 수 있고, 재기록 또는 리프레시 동작은 원래 논리 상태를 메모리 셀(105)로 복귀시키기 위해 수행될 수 있다. DRAM에서, 커패시터는 감지 작업 중에 부분적으로 또는 완전히 방전되어, 저장된 논리 상태가 손상될 수 있다. 감지 동작 후에 논리 상태가 재기록될 수 있다. 또한, 단일 워드 라인(110)을 활성화하면, 행의 모든 메모리 셀이 방전될 수 있고, 따라서, 행 내의 몇몇 또는 모든 메모리 셀(105)이 재기록될 필요가 있을 수 있다. 그러나, 자체-선택 메모리, PCM, FeRAM 또는 3D NAND 메모리와 같은 비휘발성 메모리에서, 메모리 셀(105)에 액세스하는 것은 논리 상태를 파괴하지 않을 수 있고, 따라서 메모리 셀(105)은 액세스 후 재기록되지 않을 수 있다.
메모리 제어기(140)는 다양한 구성요소, 예를 들어 행 디코더(120), 열 디코더(130) 및 감지 구성요소(125)를 통해 메모리 셀(105)의 동작(예를 들어, 판독, 기록, 재기록, 리프레시, 방전)을 제어할 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130) 및 감지 구성요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 위치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 메모리 제어기(140)는 자체-선택 메모리 셀의 요망 논리 상태와, 자체-선택 메모리 셀의 요망 논리 상태에 대응하는 임계 전압에 기초하여 프로그래밍 펄스의 형상을 결정할 수 있고, 자체-선택 메모리 셀에 프로그래밍 펄스를 인가할 수 있다. 일반적으로, 본 명세서에서 논의된 인가 전압 또는 전류의 진폭, 형상, 극성 및/또는 지속시간은 조정되거나 변경될 수 있으며, 메모리 디바이스(100)를 동작 시키는데 논의된 다양한 동작에 대해 상이할 수 있다. 더욱이, 메모리 어레이(102) 내의 하나의, 다수의, 또는 모든 메모리 셀들(105)은 동시에 액세스될 수 있고; 예를 들어, 메모리 어레이(102)의 다수 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀 그룹(105)이 단일 논리 상태로 설정되는 리셋 동작 동안 동시에 액세스될 수 있다.
도 2는 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 3D 메모리 어레이(202)의 예를 도시한다. 메모리 어레이(202)는 도 1을 참조하여 설명된 메모리 어레이(102)의 일부의 예일 수 있다. 메모리 어레이(202)는 기판(204) 위에 위치된 메모리 셀의 제 1 어레이 또는 데크(205) 및 제 1 어레이 또는 데크(205) 상부에 메모리 셀의 제 2 어레이 또는 데크(210)를 포함할 수 있다. 메모리 어레이(202)는 도 1을 참조하여 설명된 바와 같은, 워드 라인(110) 및 비트 라인(115)의 예일 수 있는, 워드 라인(110-a) 및 워드 라인(110-b), 및 비트 라인(115-a)을 또한 포함할 수 있다. 제 1 데크(205) 및 제 2 데크(210)의 메모리 셀은 각각 하나 이상의 자체-선택 메모리 셀을 가질 수 있다. 비록 도 2에 도시된 일부 요소들이 수치 표시와 함께 라벨링되지만, 다른 대응하는 요소들은 라벨링되지 않으며, 이는 도시되는 특징부들의 가시성 및 선명도를 증가시키기 위한 노력으로서, 이들이 동일하거나 유사한 것일 수 있다.
제 1 데크(205)의 자체-선택 메모리 셀은 제 1 전극(215-a), 칼코게나이드 합금(220-a) 및 제 2 전극(225-a)을 포함할 수 있다. 또한, 제 2 메모리 데크(210)의 자체-선택 메모리 셀은 제 1 전극(215-b), 칼코게나이드 합금(220-b) 및 제 2 전극(225-b)을 포함할 수 있다. 제 1 데크(205) 및 제 2 데크(210)의 자체-선택 메모리 셀은, 일부 실시예에서, 각각의 데크(205 및 210)의 대응하는 자체-선택 메모리 셀이 도 1을 참조하여 설명된 바와 같이 비트 라인(115) 또는 워드 라인(110)을 공유할 수 있도록 공통 전도성 라인을 가질 수 있다. 예를 들어, 제 2 데크(210)의 제 1 전극(215-b) 및 제 1 데크(205)의 제 2 전극(225-a)은 비트 라인(115-a)에 연결되어, 비트 라인(115-a)이 수직으로 인접한 자체-선택 메모리 셀에 의해 공유될 수 있다. 일부 실시예에서, 제 2 데크(210)의 제 1 전극(215-b)이 추가 비트 라인과 결합되도록, 그리 제 1 데크(205)의 제 2 전극(225-a)이 비트 라인(115-a)과 결합될 수 있도록 추가 비트 라인(도시되지 않음)이 추가될 수 있다. 추가 비트 라인은 (예를 들어, 추가 비트 라인과 비트 라인(115-a) 사이에 절연 재료를 가짐으로써) 비트 라인(115-a)으로부터 전기적으로 분리될 수 있다. 결과적으로, 제 1 데크(205)와 제 2 데크(210)는 분리될 수 있는 반면, 각각의 데크(205, 210)는 서로 독립적일 수 있다.
메모리 어레이(202)의 아키텍처는 메모리 셀이 도 2에 도시된 바와 같이 워드 라인과 비트 라인 사이의 토폴로지 교차점에서 형성되는 크로스-포인트 아키텍처로 지칭될 수 있다. 이러한 크로스-포인트 아키텍처는 다른 메모리 아키텍처에 비해 생산 비용이 저렴한 비교적 고밀도 데이터 스토리지를 제공할 수 있다. 예를 들어, 크로스-포인트 아키텍처는 다른 아키텍처에 비해 감소된 면적 및 결과적으로 증가된 메모리 셀 밀도를 갖는 메모리 셀을 가질 수 있다. 예를 들어, 아키텍처는 3-단자 선택 구성요소를 갖는 경우처럼 6F2 메모리 셀 영역을 갖는 다른 아키텍처에 비해 4F2 메모리 셀 영역을 가질 수 있으며, 여기서 F는 최소 특징부 크기이다. 예를 들어, DRAM은 각각의 메모리 셀에 대한 선택 구성요소로서 3-단자 디바이스인 트랜지스터를 사용할 수 있고 크로스-포인트 아키텍처에 비해 보다 큰 메모리 셀 영역을 가질 수 있다.
일부 아키텍처(도시되지 않음)에서, 복수의 워드 라인은 평행한 평면 또는 기판에 평행한 티어 상에 형성될 수 있다. 복수의 워드 라인은 복수의 비트 라인 각각이 수직으로 정렬된 홀 세트를 관통하도록 워드 라인의 평면에 직교하게 형성된 복수의 비트 라인을 허용하도록 복수의 홀을 포함하도록 구성될 수 있다(가령, 워드 라인의 평면 및 수평 기판에 대해 수직으로 배치된 비트 라인). 저장 요소를 포함하는 메모리 셀(예를 들어, 칼코게나이드 합금을 포함하는 자체-선택 메모리 셀)은 워드 라인과 비트 라인의 교차점(예를 들어, 수직으로 정렬된 홀 세트에서 워드 라인과 비트 라인 사이의 공간)에 형성될 수 있다. 도 1을 참조하여 위에서 설명된 것과 유사한 방식으로, 메모리 셀들(예를 들어, 칼코게나이드 합금을 포함하는 자체-선택 메모리 셀들)은 각각의 액세스 라인들(예를 들어, 비트 라인 및 워드 라인)을 선택함으로써 그리고 전압 또는 전류 펄스를 인가함으로써 동작될 수 있다.
도 2의 예가 2 개의 메모리 데크를 도시하지만, 다른 구성이 가능하다. 일부 실시예에서, 자체-선택 메모리 셀의 단일 메모리 데크가 기판(204) 위에 구성될 수 있고, 이는 2차원 메모리로 지칭될 수 있다. 일부 실시예에서, 메모리 셀의 3 개 또는 4 개의 메모리 데크는 3차원 교차점 아키텍처에서 유사한 방식으로 구성될 수 있다. 일부 실시예에서, 하나 이상의 메모리 데크는 칼코게나이드 합금(220)을 포함하는 자체-선택 메모리 셀을 포함할 수 있다. 칼코게나이드 합금(220)은 칼코게나이드 글래스, 예를 들어, 셀레늄(Se), 텔루륨(Te), 비소(As), 안티몬(Sb), 탄소(C), 게르마늄(Ge) 및 실리콘(Si)의 합금을 포함할 수 있다. 일부 실시 형태에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 합금은 SAG- 합금으로 지칭될 수 있다. 일부 실시예에서, SAG- 합금은 실리콘(Si)을 포함할 수 있고 이러한 칼코게나이드 합금은 SiSAG- 합금으로 지칭될 수 있다. 일부 실시 양태에서, 칼코게나이드 글래스는 각각 원자 또는 분자 형태의 수소(H), 산소(O), 질소(N), 염소(Cl) 또는 불소(F)와 같은 추가 원소를 포함할 수 있다.
일부 실시예들에서, 칼코게나이드 합금(220)을 포함하는 자체-선택 메모리 셀은 비트 라인(115) 및 워드 라인(110)을 사용하여 자체-선택 메모리 셀에 프로그래밍 펄스를 인가함으로써 특정 임계 전압을 나타내도록 프로그래밍될 수 있다. 3개 이상의 임계 전압 레벨 중 하나인 특정 임계 전압은 칼코게나이드 합금(220)의 국부 조성 변화에 의해 구축될 수 있다. 이러한 칼코게나이드 합금(220)의 국부적 조성의 변형은 앞서 설명한 칼코게나이드 합금의 하나 이상의 요소의 이동에 의해 확립될 수 있다. 일부 실시 양태에서, 칼코게나이드 합금의 셀레늄 및/또는 다른 원소는 칼코게나이드 합금(220) 내에 불균일한 농도 프로파일(들)을 나타낼 수 있고, 따라서 인가된 프로그래밍 펄스에 응답하여 칼코게나이드 합금(220)의 국소 조성을 변형시킬 수 있다. 프로그래밍 펄스는 자체-선택 메모리 셀을 위해 의도된 특정 임계 전압 레벨에 따라 다양한 형상(예를 들어, 복수의 전압 또는 전류 레벨 및 지속시간)을 가질 수 있다.
후속하여, 일부 실시예에서, 미리 결정된 전압들을 갖는 일련의 판독 펄스가 비트 라인(115) 및 워드 라인(110)을 사용하여 자체-선택 메모리 셀에 인가될 수 있다. 판독 펄스의 미리 결정된 전압 레벨은 자체-선택 메모리 셀의 특정 임계 전압을 검출하기 위해 크기가 증가 또는 감소할 수 있다. 일부 실시예들에서, 미리 결정된 판독 펄스의 전압은 자체-선택 메모리 셀을 프로그래밍하는데 사용되는 프로그래밍 펄스의 전압과 동일한 극성을 가질 수 있다. 일부 실시예들에서, 판독 펄스의 미리 결정된 전압은 자체-선택 메모리 셀을 프로그래밍하는데 사용되는 프로그래밍 펄스의 전압과 반대 극성을 가질 수 있다.
도 3은 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 메모리 셀 임계 전압(VTH) 분포(300)의 예를 도시한다. 자체-선택 메모리 셀은 멀티-레벨 저장 기술을 사용하여 다중 비트의 데이터를 포함하는 논리 상태를 저장하도록 구성될 수 있다. 일부 자체-선택 메모리 셀에서, 칼코게나이드 합금은 멀티-레벨 저장을 위한 상이한 임계 전압을 달성하도록 변형될 수 있다. 이러한 방식으로 합금을 수정하는 경우, 논리 상태에 대한 정확한 전압 임계 값은 소정의 분포에 따라 예상 값과 다를 수 있다. VTH 분포(300)는 전압 임계 값이 자체-선택 메모리 셀에서 중간 값 주위에서 어떻게 변할 수 있는지를 도시한다.
VTH 분포(300)는 하나 이상의 메모리 셀의 임계 전압(x-축)의 함수로서 VTH를 갖는 다수의 메모리 셀(y-축)을 도시한다. 일부 실시예에서, 자체-선택 메모리 셀은 도 1 및 도 2를 참조하여 설명된 바와 같이 칼코게나이드 합금을 포함할 수 있다. VTH 분포(300)는 셀당 적어도 2 비트를 저장하는 멀티-레벨 셀 동작 방식을 나타낼 수 있다. 분포(310)는 VTH1의 중간 VTH 값을 나타낼 수 있다. 유사하게, 분포(320, 330 및 340)는 각각 VTH2, VTH3 및 VTH4의 중간 VTH 값을 나타낼 수 있다. 분포들(310, 320, 330 및 340)은 셀당 2 비트를 저장하는 4 개의 논리 상태 중 하나, 즉 00, 01, 10 및 11을 각각 나타낼 수 있다. 일부 실시예에서, 2 개의 분포는 중첩 부분을 가질 수 있으므로, 2 개의 분포 사이에 명확한 분리를 갖지 않을 수 있다. 일부 실시예들에서, 각각의 분포는 그 중간 VTH 주위에서 대칭적이지 않을 수 있다. 일부 실시 양태에서, 각각의 분포는 상이한 범위의 VTH 값을 나타낼 수 있다.
분포(예를 들어, 분포(310))의 최고 전압과 인접한 분포(예를 들어, 분포(320))의 최저 전압 사이의 전압 차이는 판독 윈도우(예를 들어, 판독 윈도우(350))라고 지칭될 수 있다. 일부 실시예들에서, 판독 윈도우는 양 또는 음일 수 있다. 일부 실시예들에서, 판독 윈도우는 판독 펄스와 연관된 전압 레벨과 관련될 수 있다. 예를 들어, 자체-선택 메모리 셀에 인가된 판독 펄스의 전압 레벨은, 자체-선택 메모리 셀이 실제 펄스의 전압보다 낮은 임계 전압(예를 들어, VTH 분포(310)의 일부일 수 있는 임계 전압) 또는 높은 임계 전압(예를 들어, VTH 분포(320), VTH 분포(330) 또는 VTH 분포(340)의 일부일 수 있는 임계 전압)을 나타내는 지 여부를 결정하기 위해 판독 윈도우(예를 들어, 판독 윈도우(350)) 내에 속해야 한다. 이러한 결정은 판독 펄스를 인가할 때 자체-선택 메모리 셀이 턴-온되었는지(예를 들어, 자체-선택 메모리 셀의 VTH가 판독 펄스의 전압보다 낮음)에 기초하여 이루어질 수 있다. 자체-선택 메모리 셀이 켜지지 않는 경우(예를 들어, 자체-선택 메모리 셀의 VTH가 판독 펄스의 전압보다 높음), 판독 펄스의 전압은 분포(320, 330, 또는 340)의 일부일 수 있는 자체-선택 메모리 셀의 특정 VTH를 결정하기 위해 소정 값(예를 들어, 판독 윈도우(360) 또는 판독 윈도우(370)에 대응하는 값)으로 증가할 수 있다.
일부 실시 양태에서, 칼코게나이드 합금의 국소 조성물의 변형은 자체-선택 메모리 셀의 상이한 VTH 값(예를 들어, VTH1, VTH2, VTH3 또는 VTH4)을 생성할 수 있다. 도 4에 도시된 바와 같은 프로그래밍 펄스 형상의 변형이 자체-선택 메모리 셀에 인가되어, 칼코게나이드 합금을 통해 흐르는 전류에 의해 합금을 가열하면서 칼코게나이드 합금의 요소를 이동시키도록 전기장의 강도를 변형시킴으로써 칼코게나이드 합금의 국부 조성 변화를 생성할 수 있다.
도 4는 본 개시의 다양한 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 전기 펄스(400)의 예를 도시한다. 400의 전기 펄스는 시간(x-축)에 대하여 자체-선택 메모리 셀에 인가된 다양한 형상의 전압 또는 전류(y-축)를 도시한다. 자체-선택 메모리 셀에 인가되는 프로그래밍 펄스에 대해 극성 및 진폭의 변화를 포함하는 다양한 형상이 결정될 수 있다. 다음의 일부 예는 예시 목적으로 전압 레벨에서 자체-선택 메모리 셀에 인가되는 다양한 형상의 프로그래밍 펄스를 설명한다. 전류 레벨에서 자체-선택 메모리 셀에 인가되는 다양한 형상의 프로그래밍 펄스가 기능을 잃지 않고 유사하게 사용될 수 있음을 이해해야 한다.
펄스(410-a 및 410-b)는 직사각형 펄스로 지칭될 수 있다. 펄스(410-a)는 양의 극성을 갖고, 고정된 레벨의 전압 진폭(V1 또는 V2)이 유지되는 단일 지속시간(T1)을 갖는다. 전압(V0)은 펄스의 기준선을 나타내고, 일부 실시예에서, 제 1 전압(예를 들어, 접지, 가상 접지, 대략 0V)에 있을 수 있다. 일부 실시예에서, T1은 수십 나노초(nsec) 길이, 예를 들어 20 내지 40 nsec일 수 있다. 일부 실시예들에서, V1은 자체-선택 메모리 셀을 통해 흐르는 대략 50 마이크로암페어(μA)의 전류 레벨에 대응하고, V2는 자체-선택 메모리 셀을 통해 흐르는 대략 100 μA의 전류 레벨에 대응할 수 있다. 일부 실시예들에서, 조성(예를 들어, 비소, 게르마늄, 셀레늄 또는 이들의 임의의 조합을 포함하는 합금)을 갖는 칼코게나이드 합금을 갖는 자체-선택 메모리 셀은 V1을 갖는 직사각형 펄스(410) 또는 V2를 갖는 직사각형 펄스(410)를 수신할 때 임계 전압에서 유의미한 차이를 나타내지 않을 수 있다. 이러한 칼코게나이드 합금의 거동은 그의 결정학적 구조에 기인할 수 있으며, 합금의 하나 이상의 요소의 공간 프로파일 분포에서 상당한 순 변화를 개시하기 위해 직사각형 펄스 진폭에서보다 큰 변화를 가질 수 있다.
반대로, 일부 실시예에서, 변형된 칼코게나이드 합금을 갖는 자체-선택 메모리 셀은 직사각형 펄스(410)에 V1을 인가하거나 직사각형 펄스(410)에 V2를 인가할 때 임계 전압에서 상당한 차이를 나타낼 수 있다. 이러한 변형은 상기 열거된 하나 이상의 원소를 첨가함으로써 칼코게나이드 합금 내 원자의 배열, 유형 또는 비율을 변화시킴으로써 달성될 수 있다. 일부 실시예들에서, 자체-선택 메모리 셀의 임계 전압의 상당한 차이를 초래하는 전류 레벨은 자체-선택 메모리 셀의 물리적 크기, 자체-선택 메모리 셀에 사용되는 칼코게나이드 합금, 또는 이들의 조합에 따라 다를 수 있다.
음의 극성을 갖는 펄스(410-b)는 일부 실시예에서 칼코게나이드 합금을 갖는 자체-선택 메모리 셀이 펄스(410-a)와는 상이한 임계 전압을 생성하기 위해 사용될 수 있다. 펄스(410-b)의 지속시간은 T1과 동일하거나 상이할 수 있다. 펄스(410-b)와 관련된 전압 진폭, -V1 및 -V2는 펄스(410-a)의 크기(V1 및 V2)와 동일하거나 상이할 수 있다. 즉, 펄스(410-b)는 극성을 제외하고 펄스(410-a)와 동일한 전체 형상을 가질 수 있다. 위에서 논의된 바와 같이, 자체-선택 메모리 셀에 인가된 펄스 극성의 반전은 칼코게나이드 합금을 가로지르는 전기장의 방향을 반전시킬 수 있고, 칼코게나이드 합금의 원소의 상이한 분포를 초래할 수 있다(예를 들어, 반전).
결과적으로, 자체-선택 메모리 셀은 자체-선택 메모리 셀이 펄스(410-a) 또는 펄스(410-b)를 사용하여 프로그램되었는지에 따라 판독 액세스 동작 동안 상이한 임계 전압을 나타낼 수 있다. 또한, 프로그래밍 펄스 진폭(예를 들어, V1 또는 V2)은 임계 전압을 다르게 설정하기 위해 칼코게나이드 합금의 원소의 분포를 추가로 수정하기 위해 증가 또는 감소될 수 있다. 따라서, 프로그래밍 펄스의 극성 및 진폭 모두를 수정함으로써 1보다 큰 비트의 데이터가 자체-선택 메모리 셀에 저장될 수 있다. 일부 경우에, 프로그래밍 펄스는 양극성 부분 및 음극성 부분을 포함할 수 있다. 예를 들어, 프로그래밍 펄스는 펄스(410-a 및 410-b)의 조합을 포함할 수 있다.
펄스들(420-a 및 420-b)은 스테어케이스-다운(staircase down) 펄스들로 지칭될 수 있다. 일부 경우에, 펄스(420-a 및/또는 420-b)는 스테어케이스-업 펄스(도시되지 않음)로 변경될 수 있다. 펄스(420-a)는 양의 극성에서 고정 레벨의 전압 진폭(예를 들어, V3, V4, V5 또는 V6)을 유지하는 하나보다 많은 지속시간(가령, T2a, T2b, T2c, T2d)을 가진다. 전체 지속시간(T2)은 하나보다 많은 지속시간의 합일 수 있다. 일부 실시예에서, T2는 수십 나노초 길이, 예를 들어 20 내지 40 nsec일 수 있다. 이에 대응하여, 각각의 지속시간, 예를 들어 T2a, T2b, T2c 및 T2d는 길이가 대략 5 내지 10 nsec일 수 있다. 일부 실시예들에서, 각각의 지속시간은 상이할 수 있다. 일부 실시예들에서, 대략 50 내지 100 μA의 전체 전류 레벨이 자체-선택 메모리 셀을 통해 흐를 수 있다.
조성을 갖는 칼코게나이드 합금(예를 들어, 비소, 게르마늄, 셀레늄 또는 이들의 임의의 조합을 포함하는 합금)을 갖는 자체-선택 메모리 셀은 자체-선택 메모리 셀을 프로그래밍하기 위해 V2의 직사각형 펄스(410-a) 또는 스테어케이스-다운 펄스(420-a)를 수신할 때 임계 전압에서 상당한 차이를 나타낼 수 있다. 상이한 임계 전압을 나타내는 이러한 칼코게나이드 합금의 거동은 이러한 합금의 하나 이상의 원소의 공간 프로파일 분포의 상당한 순 변화에 기인할 수 있다.
공간 프로파일 분포의 이러한 변화는 스테어케이스-다운 펄스(420-a)가 인가될 때 발생할 수 있는데, 이는 직사각형 펄스(410-a)의 전압 진폭 V2에 비교할 때 지속시간(T2a) 동안 전압 진폭(V6)에 대응하는 합금 간 더 강한 전계에 적어도 부분적으로 기인한다. 스테어케이스-다운 펄스(420-a)의 나머지 지속시간, 예를 들어, T2b, T2c 및 T2d 동안 전기장은 칼코게나이드 합금을 통해 흐르는 전류가 하나 이상의 요소의 이동을 돕기 위해 열 에너지를 제공하는 동안 하나 이상의 요소의 이동을 추가로 촉진할 수 있다.
또한, 음의 극성을 갖는 펄스(420-b)는 자체-선택 메모리 셀을 프로그래밍하는데 사용될 수 있다. 펄스(420-b)는 극성을 제외하고 펄스(420-a)와 동일한 전체 형상을 가질 수 있다. 위에서 논의된 바와 같이, 펄스(420-b)의 반대 극성은 칼코게나이드 합금의 하나 이상의 원소의 공간 분포의 역전을 초래할 수 있으며, 이는 역시 상이한 임계 전압을 생성할 수 있다. 따라서, 다양한 형상의 프로그래밍 펄스(예를 들어, 프로그래밍 펄스의 극성 및 진폭 모두)는 1보다 큰 비트의 데이터를 저장하기 위해 상이한 임계 전압을 나타내도록 특정 칼코게나이드 합금을 갖는데 사용될 수 있다. 일부 실시예들에서, 지속시간과 연관된 고정 전압 레벨은 자체-선택 메모리 셀의 임계 전압을 설정하기 위해 증가 또는 감소될 수 있다. 일부 실시예들에서, 스테어케이스-업 펄스(도시되지 않음)는 자체-선택 메모리 셀에 1보다 큰 비트의 데이터를 저장하는데 사용될 수 있다. 일부 경우에, 프로그래밍 펄스는 양극성 부분 및 음극성 부분을 포함할 수 있다. 예를 들어, 프로그래밍 펄스는 펄스(410-a, 410-b, 420-a, 420-b)의 일부 또는 이들의 조합을 포함할 수 있다.
펄스(430-a 및 430-b)는 상향 삼각 펄스라고 지칭될 수 있다. 펄스(430-a)는 하향 삼각 펄스(도시되지 않음)로 변경될 수 있음을 이해해야 한다. 이러한 하향 삼각 펄스는, 지속시간의 수가 증가하고 각 지속시간 동안 유지되는 각각의 고정 전압 레벨 사이의 차이가 감소되는, 펄스(420-a)의 극단적인 경우로 간주될 수 있다. 일부 실시예에서, 펄스(430-a 및 430-b)는 연속적으로, 예를 들어 계단없이, 전압이 변하는 상향 삼각 펄스(도시되지 않음)를 포함할 수 있다. 일부 실시예들에서, 상향 삼각 펄스가 판독 펄스로서 사용될 수 있다.
예를 들어, 상향 삼각 판독 펄스가 자체-선택 메모리 셀에 인가될 때, 자체-선택 메모리 셀이 온 상태가 되는 지속시간(즉, 상향 삼각 판독 펄스의 전압 레벨이 자체-선택 메모리 셀의 특정 임계 전압보다 커질 때). 자체-선택 메모리 셀의 특정 임계 전압에 대응할 수 있다. 따라서, 자체-선택 메모리 셀의 특정 임계 전압과 관련된 특정 논리 상태를 결정하는 것은 상향 삼각 판독 펄스를 인가함으로써, 그리고 자체-선택 메모리 셀이 턴-온하기 위해 경과된 시간을 모니터링함으로써, 가능할 수 있다. 위에서 논의된 바와 같이, 프로그래밍 펄스는 양극성 또는 음극성일 수 있다. 판독 펄스는 자체-선택 메모리 셀의 동작 동안 양 또는 음의 단일 극성을 유지할 수 있다.
상향 삼각 판독 펄스의 최대 전압 레벨(예를 들어, V7)은 자체-선택 메모리 셀에 저장된 논리 상태와 관련된 최고 임계 전압에 기초하여 결정될 수 있다. 상향 삼각 판독 펄스와 관련된 전압 레벨의 범위(예를 들어, V7과 V0 사이의 차이)는 자체-선택 메모리 셀에 저장된 논리 상태와 연관된 임계 전압의 범위(가령, 도 3을 참조하여 설명한 분포(310) 내지 분포(340))에 기초하여 결정될 수 있다. 지속시간(T3)은 프로그래밍 동작 동안 전압 레벨의 범위 및 임계 전압 배치의 입도에 기초하여 결정될 수 있다. 일부 실시예들에서, 상향 삼각 판독 펄스와 관련된 전압 레벨의 범위는 상향 삼각 판독 펄스의 초기 값(예를 들어, V0)을 판독 윈도우(가령, 판독 윈도우(360)) 내의 전압으로 설정함으로써 관심있는 임계 전압 분포(예를 들어, 분포(330) 및 분포(340))의 서브세트를 검출하도록 수정될 수 있다. 유사하게, 상향 삼각 판독 펄스의 최대 전압 레벨(예를 들어, V7)은 최대 전압 레벨을 판독 윈도우(가령, 판독 윈도우(350)) 내의 전압으로 설정함으로써 임계 전압 분포(예를 들어, 분포(310))의 서브 세트를 검출하도록 수정될 수 있다.
예로서, 4 개의 논리 상태를 나타내는 임계 전압의 총 범위가 동일하게 유지되는 것으로 가정하면, 판독 윈도우가 비교적 큰 경우(예를 들어, 도 3의 판독 윈도우(350)는 임계 전압 분포(310, 320)가 그 중간 전압 VTH1 및 VTH2 주위에서 비교적 좁음을 표시하면서 비교적 큼), 판독 윈도우가 비교적 작은 경우에 비해 펄스(430)의 각각의 고정 전압 레벨 사이의 차이는 상대적으로 클 수 있고, T3는 상대적으로 짧을 수 있다(예를 들어, 도 3의 판독 윈도우(350)는 분포(310 및 320)가 그들의 중간 전압(VTH1 및 VTH2) 주위에서 비교적 넓을 수 있음을 나타내면서 비교적 작음). 일부 경우에, 프로그래밍 펄스는 양극성 부분 및 음극성 부분을 포함할 수 있다. 예를 들어, 프로그래밍 펄스는 펄스(410-a, 410-b, 420-a, 420-b, 430-a, 430-b)의 일부 또는 이들의 조합을 포함할 수 있다.
펄스(440-a 및 440-b)는 종류의 칼코게나이드 합금(예를 들어, 비소, 게르마늄, 셀레늄, 실리콘, 또는 이들의 조합을 포함하는 합금)을 포함하는 자체-선택 메모리 셀의 특정 임계 전압을 생성하도록 결정된 프로그래밍 펄스의 형상을 나타낼 수 있다. 일부 실시예들에서, 전체 지속시간(T4)은 T1 또는 T2와 유사하게 수십 나노초 길이, 예를 들어 20 내지 40 nsec일 수 있다. 전압 레벨(예를 들어, V8, V9 또는 V10)은 자체-선택 메모리 셀의 원하는 특정 임계 전압에 의해 결정될 수 있다. T4 동안 자체-선택 메모리 셀을 통해 흐르는 전체 전류 레벨은 50μA에서 120μA까지 다양할 수 있고, 다수의 중간 값(예: 70μA 및 90μA)을 갖는다. 각 지속시간(T4a, T4b, T4c)은 동일하거나 상이할 수 있다. 지속 시간의 수는 펄스(440-a)에 도시된 바와 같이 3일 수 있고, 또는, 펄스(410-a)에 도시된 바와 같이 보다 작거나, 펄스(420-a)에 도시된 바와 같이 보다 클 수 있다.
일부 실시예들에서, 메모리 제어기는 자체-선택 메모리 셀의 요망 논리 상태 및 대응하는 임계 전압을 결정할 수 있고, 요망 논리 상태는 1보다 큰 비트의 데이터를 나타낸다. 메모리 제어기는 자체-선택 메모리 셀의 임계 전압에 기초하여 프로그래밍 펄스의 극성 및 진폭을 결정할 수 있다. 프로그래밍 펄스의 형상의 이러한 결정은 어느 극성을 이용할 지의 결정과, 고정 전압 진폭을 유지하는 하나 이상의 지속시간의 결정, 또는, 프로그래밍 펄스의 형상 변화를 야기하도록 자체 선택 메모리 셀에 흐르는 전류 레벨의 변화를 포함할 수 있다. 일부 경우에, 프로그래밍 펄스는 양극성 부분 및 음극성 부분을 포함할 수 있다. 예를 들어, 프로그래밍 펄스는 펄스(410-a, 410-b, 420-a, 420-b, 430-a, 430-b, 440-a, 440-b) 또는 이들의 조합의 일부를 포함할 수 있다.
상술한 바와 같이, 프로그래밍 펄스의 다양한 펄스 형상은 자체-선택 메모리 셀에 1보다 큰 비트의 데이터를 저장하는데 사용될 수 있다. 주어진 칼코게나이드 합금에 대해 둘 이상의 고유한 임계 전압 분포를 확립하기 위해 복잡한 펄스 형상(예를 들어, 펄스(420), 펄스(440) 또는 다양한 펄스의 조합)이 바람직할 수 있다. 반대로, 간단한 펄스 형상(예를 들어, 펄스(410))는 다른 칼코게나이드 합금에 대한 둘 이상의 고유한 임계 전압 분포를 확립하기 위해 사용될 수 있다. 위에서 논의된 바와 같이, 자체-선택 메모리 디바이스를 설계하기 위한 특정 칼코게나이드 합금의 선택은 제조 프로세스 동안 합금의 열적 및 기계적 안정성과, 자체-선택 메모리 디바이스의 전기적 특성(예를 들어, 사이클링 성능, 시간에 따른 VTH 안정성, 데이터 보유 능력, 선택 해제 바이어스 하의 누설 전류 레벨)), 또는 이들의 조합과 같은 다른 고려 사항을 포함할 수 있다.
도 5는 본 개시의 다양한 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 칼코게나이드 합금의 성분의 공간 분포(500)의 도면을 도시한다. 칼코게나이드 합금의 성분의 공간 분포(500)는 자체-선택 메모리 셀의 액세스 동작 동안 인가된 프로그래밍 펄스에 의해 설정될 수 있다. 공간 분포들(500)은 자체-선택 메모리 셀의 임계 전압을 결정할 수 있고 자체-선택 메모리 셀의 임계 전압은 자체-선택 메모리 셀에 저장된 논리 상태를 결정할 수 있다.
다이어그램(501)은 제 1 전극(505)과 제 2 전극(515) 사이에 위치된 칼코게나이드 합금(510)을 도시한다. 칼코게나이드 합금(510), 제 1 전극(505) 및 제 2 전극(515)의 복합 스택은 도 2를 참조하여 예시된 자체-선택 메모리 디바이스의 일부의 예(예를 들어, 225-a, 220-a 및 215-a를 포함하는 복합 스택)일 수 있다. 일부 실시예에서, 다이어그램(501)은 특정 칼코게나이드 합금에서 일 성분의 공간 분포를 예시할 수 있다. 칼코게나이드 합금(510)의 균일한 쉐이딩(shading)은 자체-선택 메모리 디바이스가 전기적 스트레스를 겪지 않고 제조될 때 칼코게나이드 합금(510) 내의 성분의 균일한 분포를 나타낼 수 있다. 다이어그램(501)은 도시된 특징의 가시성 및 선명도를 증가시키기 위한 노력으로 성분의 공간 분포를 도시하지만, 본 개시는 불균일한 공간 분포를 나타내는 단일 성분으로 제한되지 않는다.
제 1 전극(505)과 제 2 전극(515) 사이의 칼코게나이드 합금(510)의 성분의 공간 프로파일은 제 1 전극(505) 또는 제 2 전극(515)으로부터의 거리의 함수로서 성분의 농도로서 표현될 수 있다. 농도는 축으로 표현될 수 있으며, 도 5에 도시되는 바와 같이, 525-a는 칼코게나이드 합금(510)과 제 1 전극(505) 사이의 제 1 계면을 나타내고, 525-b는 칼코게나이드 합금(510)과 제 2 전극(515) 사이의 제 2 계면을 나타내고 있다. 농도 프로파일(520)은 자체-선택 메모리 디바이스가 전기적 스트레스를 겪지 않고 제조될 때 성분의 균일한 분포를 나타낼 수 있다. 도 5에 도시된 일부 요소들이 수치 표시와 함께 라벨링되었으나, 도시된 특징의 가시성 및 선명도를 증가시키기 위한 노력으로, 동일하거나 유사한 것임에도, 다른 대응하는 요소는 라벨링되지 않았다.
칼코게나이드 합금(510)에 프로그래밍 펄스가 인가되어 자체-선택 메모리 셀을 프로그래밍할 수 있다. 프로그래밍 펄스는 도 4를 참조하여 예시된 다양한 펄스 형상 중 하나일 수 있다. 프로그래밍 펄스는 액세스 라인(예를 들어, 도 2를 참조하여 예시된 바와 같은 비트 라인(115-a))과 전기적으로 연결된 제 1 전극(505)과 다른 액세스 라인(가령, 도 2를 참조하여 예시된 워드 라인(110-a))에 전기적으로 연결된 제 2 전극(515) 사이의 전압 차를 이용하여 칼코게나이드 합금(510)에 인가될 수 있다. 대안으로, 프로그래밍 펄스는 액세스 라인(예를 들어, 도 2를 참조하여 예시된 바와 같은 비트 라인(115-a))에 전기적으로 연결된 제 1 전극(505)으로부터 다른 액세스 라인(예를 들어, 도 2를 참조하여 예시된 바와 같은 워드 라인(110-a))에 전기적으로 연결된 제 2 전극(515)으로 흐르는 전류를 이용하여 칼코게나이드 합금(510)에 인가될 수 있다.
프로그래밍 펄스의 극성은 2 개의 전극 중 어느 것이 다른 전극에 비해 더 높은 전위 레벨을 취하고 따라서 칼코게나이드 합금(510)의 원소의 상이한 공간 프로파일을 초래할 수 있는지를 결정할 수 있다. 프로그래밍 펄스에 대해 두 극성 모두 구현될 때, 자체-선택 메모리 디바이스의 주변 회로는 양쪽 극성의 다양한 프로그래밍 펄스 형상을 생성하도록 설계될 수 있다. 일부 실시예에서, 판독 펄스는 전극(505, 515)에 전기적으로 연결된 액세스 라인(예를 들어, 도 2를 참조하여 예시된 바와 같이 비트 라인(115-a) 및 워드 라인(110-a))의 조합을 선택함으로써 프로그래밍 펄스와 유사한 방식으로 칼코게나이드 합금(510)에 인가될 수 있다. 일부 실시예에서, 판독 펄스는 단일 극성을 가질 수 있다.
칼코게나이드 합금(510)에 프로그래밍 펄스가 인가되면, 제 1 전극(505)과 제 2 전극(515) 사이의 전위차로 인해 칼코게나이드 합금(510)에 전계가 형성될 수 있으며, 전류가 칼코게나이드 합금(510)에 흐를 수 있다. 전기장의 영향 하에서, 칼코게나이드 합금(510)의, 이온 형태를 취할 수도 있는, 성분(요소 또는 부분으로 지칭될 수 있음)은 제 1 전극(505) 또는 제 2 전극(515)을 향해 이동할 수 있다.
칼코게나이드 합금(510)을 통해 흐르는(예를 들어, 동시에 또는 다른 방식으로) 전류는 칼코게나이드 합금(510)이 나타낼 수 있는 저항으로 인해 칼코게나이드 합금(510)을 가열할 수 있다. 이러한 가열은 전기장 아래에 있는 칼코게나이드 합금(510)에서의 이온 이동을 보조하거나 촉진할 수 있다. 그 결과, 칼코게나이드 합금(510) 내에서 성분의 공간 분포의 불균일한 비대칭 프로파일이 칼코게나이드 합금(510)에 프로그래밍 펄스를 인가하는 것에 응답하여 발전될 수 있다. 또한, 도 4에 도시된 바와 같이, 프로그래밍 펄스의 다양한 형상은, 가열 강도와 관련하여 전기장의 방향 및 크기를 수정함으로써 일 성분의 공간 분포의 다양한 프로파일을 생성할 수 있다. 이러한 불균일한 비대칭 공간 분포는 칼코게나이드 합금(510)의 조성의 국소적 변동을 초래할 수 있다. 일부 실시예에서, 칼코게나이드 합금(510)의 이러한 국소적 조성 변화는 칼코게나이드 합금(510)의 저항의 국소적 변동을 초래할 수 있다.
도 5에는 다이어그램 501-a, 501-b, 501-c 및 501-d로 표시되는 칼코게나이드 합금(510)의 4가지 상태가 또한 도시된다. 예를 들어, 칼코게나이드 합금(510-a)의 불균일 쉐이딩은 프로그래밍 펄스의 인가에 응답하여 확립된 칼코게나이드 합금(510)의 성분의 불균일한 공간 분포를 나타낼 수 있다. 다시 말해서, 어두운 음영 영역은 밝은 음영 영역과 비교할 때 더 높은 농도의 성분을 갖는 칼코게나이드 합금(510)의 일부를 나타낼 수 있다. 이에 상응하여, 농도 프로파일(520-a, 520-b, 520-c 및 520-d)은 제 1 전극(505)과 제 2 전극(515) 사이의 거리의 함수로서 칼코게나이드 합금(510)의 성분의 불균일한 공간 분포를 나타낼 수 있다. 농도 프로파일은 도 5에 도시된 바와 같이 선형 또는 비선형일 수 있다. 인가되는 프로그래밍 펄스의 극성에 따라 음영 및 프로파일이 역전될 수 있음을 이해해야 한다(예를 들어, 다이어그램(501-c)과 비교될 때 다이어그램(501-a) 또는 프로파일(520-d)과 비교될 때 프로파일(520-b)). 또한, 도 4를 참조하여 설명된 바와 같이 상이한 형상을 갖는 프로그래밍 펄스를 인가함으로써 추가적인 농도 프로파일(도 5에 도시되지 않음)이 얻어 질 수 있음을 이해해야 한다. 추가 농도 프로파일은 도 5에 도시된 농도 프로파일보다 보다 급격한 농도 프로파일 또는 중간 레벨의 농도 구배를 가질 수 있다. 이와 같이, 본 발명은 도 5에 도시된 4 개의 상이한 농도 프로파일을 갖는 예시적인 예에 제한되지 않는다.
각 다이어그램(501-a, 501-b, 501-c 또는 501-d)은 칼코게나이드 합금(510)에 인가되는 특정 프로그래밍 펄스와 관련될 수 있다. 예를 들어, 다이어그램(501-a)은 전압 진폭 V1을 갖는 펄스(410-a)가 인가된 후 칼코게나이드 합금의 성분의 농도 프로파일로 칼코게나이드 합금(510)의 상태를 나타낼 수 있고, 다이어그램(501-b)은 전압 진폭 V2를 갖는 펄스(410-a)가 인가된 후 칼코게나이드 합금의 성분의 농도 프로파일로 칼코게나이드 합금(510)의 상태를 나타낼 수 있다. 또한, 다이어그램(501-c)은 전압 진폭 -V1을 갖는 펄스(410-b)가 인가된 후 칼코게나이드 합금의 성분의 농도 프로파일의 관점에서 칼코게나이드 합금(510)의 상태를 나타낼 수 있는 반면, 다이어그램(501-d)은 전압 진폭 -V2를 갖는 펄스(410-b)가 인가된 후 칼코게나이드 합금의 성분의 농도 프로파일의 관점에서 칼코게나이드 합금(510)의 상태를 나타낼 수 있다. 다른 형태의 프로그래밍 펄스, 예를 들어 도 4에 도시된 펄스(420) 또는 펄스(440)가 칼코게나이드 합금(510)의 성분의 특정 불균일 농도 프로파일 또는 특정 국소 조성 변화, 또는 칼코게나이드 합금(510) 내의 특정 국소 저항 변화를 목표로하기 위해 펄스 극성 및 전체 전압(또는 전류) 진폭의 변화와 조합하여 사용될 수 있고, 이는 또한, 자체-선택 메모리 셀의 특정 임계 전압을 생성할 수 있다.
칼코게나이드 합금(510)의 성분의 특정 불균일한 비대칭 농도 프로파일은 판독 펄스가 인가될 때 칼코게나이드 합금(510)을 포함하는 자체-선택 메모리 디바이스의 특정 임계 전압에 대응할 수 있다. 전술한 바와 같이, 비정질 칼코게나이드 합금을 포함하는 메모리 셀(예를 들어, 자체-선택 메모리 셀)은 그와 관련된 임계 전압을 가질 수 있다 - 즉, 인가된 판독 전압이 임계 전압을 초과한 후에 상당한 양의 전류가 흐를 수 있다. 따라서, 인가된 판독 전압이 자체-선택 메모리 셀의 임계 전압보다 작으면, 유의미한 양의 전류가 흐르지 않을 수 있다. 일부 실시예에서, 전류 흐름 또는 이의 부족은 도 1을 참조하여 설명된 바와 같이 감지 구성요소(125)에 의해 감지되어, 선택된 자체-선택 메모리 셀에 저장된 정보를 판독할 수 있다. 일부 실시예에서, 임계 값 거동은 칼코게나이드 합금(510)의 일 성분의 국소 농도, 또는 국소 조성, 또는 국소 저항에 따라 달라질 수 있다. 일부 실시예에서, 자체-선택 메모리 디바이스의 특정 임계 전압은 제 1 전극(505) 또는 제 2 전극(515)에서 또는 그 근처에서 칼코게나이드 합금(510)의 구성 성분의 농도에 기초하여 결정될 수 있다. 따라서, 칼코게나이드 합금(510)의 성분의 농도 프로파일의 관점에서 다이어그램(501-a, 501-b, 501-c, 501-d)으로 표시되는 칼코게나이드 합금(510)의 4 가지 상이한 상태는, 자체-선택 메모리 디바이스의 4개의 특정 임계 전압(예를 들어, 도 6에 도시된 바와 같이 VTH1, VTH2, VTH3 및 VTH4)을 나타낼 수 있고, 따라서, 셀 당 2비트를 저장하는 멀티-레벨 셀 구성을 나타낼 수 있다. 다이어그램 501-a, 501-b, 501-c 또는 501-d로 표시되는 칼코게나이드 합금(510)의 각각의 상태는 00, 01, 10 및 11의 4 가지 상이한 논리 상태 중 하나를 나타낼 수 있다. 추가 논리 상태(예를 들어, 00, 01, 10 및 11의 4 개보다 많은 논리 상태)는 도 4를 참조하여 설명된 바와 같이 상이한 형상의 프로그래밍 펄스를 인가함으로써 얻어 질 수 있다. 예를 들어, 자체-선택 메모리 셀의 8 개의 상이한 임계 전압 분포(도시되지 않음)는 자체-선택 메모리 셀에 인가된 프로그래밍 펄스 형상을 수정함으로써 자체-선택 메모리 셀에 저장된 3 비트의 정보를 표현하는 것이 가능할 수 있다.
메모리 제어기가 자체-선택 메모리 셀의 특정 임계 전압을 얻기 위해 프로그래밍 펄스의 형상을 결정할 때, 메모리 제어기는 자체-선택 메모리 셀의 현재 상태 및 자체-선택 메모리 셀의 원하는 특정 임계 전압에 기초하여 프로그래밍 펄스의 극성 및 진폭을 결정할 수 있다. 예를 들어, V1을 갖는 직사각형 펄스(410-a)는 자체-선택 메모리 셀이 현재 VTH1의 임계 전압을 나타내는 경우 자체-선택 메모리 셀이 VTH2를 생성하기에 충분할 수 있다. 그러나, -V2를 갖는 직사각형 펄스(410-b)는 동일한 자체-선택 메모리 셀이 VTH4를 생성하기 위해 사용될 수 있다. 대안으로, 상이한 극성 및 진폭을 갖는 펄스(440)의 상이한 형상은 상이한 상태, 자체-선택 메모리 셀의 논리 상태가 논리 상태 00(예를 들어, VTH1)에서 논리 상태 11(예를 들어, VTH4)로 또는 논리 상태 10(예를 들어, VTH3)으로부터 논리 상태 11(가령, VTH4)로 변화하는 경우, 등등에 대해 결정될 수 있다.
도 6은 본 개시의 다양한 실시예에 따라 멀티-레벨 자체-선택 메모리 디바이스를 지요망 임계 전압 대 프로그래밍 전류(VTH-IPROG) 플롯(600)의 예를 도시한다. 자체-선택 메모리 디바이스는 도 5를 참조하여 예시된 바와 같이 제 1 전극(505) 및 제 2 전극(515), 또는, 도 2를 참조하여 예시된 바와 같이 제 1 전극(215-a) 및 제 2 전극(225-a)을 포함하는 복합 스택의 일부일 수 있는 칼코게나이드 합금(510)을 포함할 수 있다. VTH-IPROG 플롯(600)에서, 자체-선택 메모리 디바이스의 임계 전압은 수평축(즉, x-축)에서의 프로그래밍 펄스와 관련된 전류의 함수로서 수직축(즉, y-축)으로 표현된다. 전류의 방향이 반대일 수 있다는 것을 이해해야 한다(예를 들어, 양의 방향으로 I3 및 I4 및 음의 방향으로 I1 및 I2). 도 6에서, 다이어그램(501-a, 501-b, 501-c 및 501-d)으로 나타낸 칼코게나이드 합금(510)의 4가지 상태와 임계 전압 분포(300)가 병치되어있다. VTH-IPROG 플롯(600)은 00, 01, 10 또는 11 중 하나의 논리 상태에 각각 대응하는 4 개의 구별 가능한 임계 전압 분포에 의해 표현되는 바와 같이 셀당 2 비트를 저장하는 자체-선택 메모리 디바이스의 4 가지 논리 상태를 나타낼 수 있다. 특정 논리 상태의 중간 VTH 주변의 변화(예를 들어, 00의 논리 상태의 VTH1)는 실제 프로그래밍 전류의 변동 및 결과적인 VTH 값으로 인한 임계 전압의 변동을 나타낼 수 있다.
프로그래밍 전류 IPROG의 극성의 변화는 자체-선택 메모리 셀에서의 임계 전압의 변화에 대응할 수 있다. 또한, 한 방향으로의 프로그래밍 전류 IPROG의 증가 또는 감소는 자체-선택 메모리 셀의 임계 전압의 증가 또는 감소에 대응할 수 있다. 예를 들어, 자체-선택 메모리 셀에 프로그래밍 펄스(예를 들어, 칼코게나이드 합금(510)을 통해 흐르는 전류 I3을 유발하는 프로그래밍 펄스)가 인가되면, 자체-선택 메모리 셀은 VTH1에 해당하는 임계 전압을 나타낼 수 있다. 자체-선택 메모리 디바이스에 프로그래밍 펄스(예를 들어, 칼코게나이드 합금(510)을 통해 흐르는 전류 I4를 야기하는 프로그래밍 펄스)가 인가되면, 자체-선택 메모리 디바이스는 VTH2에 대응하는 임계 전압을 나타낼 수 있다. 이러한 임계 전압의 증가는 도 5를 참조하여 예시된 바와 같이 다이어그램(501-a)과 다이어그램(501-b) 사이의 전극에서 또는 그 근처에서 일 성분의 상이한 농도 프로파일에 기인할 수 있고, 따라서, 증가된 프로그래밍 전류 IPROG에 의해 확립된 칼코게나이드 합금의 상이한 국소 조성 또는 칼코게나이드 합금의 상이한 국소 저항력에 기인할 수있다. 또한, 자체-선택 메모리 셀에 반대 극성의 프로그래밍 펄스(예를 들어, 반대 방향으로 칼코게나이드 합금(510)에 흐르는 전류 I2를 일으키는 프로그래밍 펄스)가 인가되면, 자체-선택 메모리 셀은 VTH3에 해당하는 임계 전압을 나타낼 수 있다. 자체-선택 메모리 셀의 임계 전압의 이러한 증가는 도 5를 참조하여 예시된 바와 같이 다이어그램(501-a)과 다이어그램(501-c) 사이의 성분의 농도 프로파일의 반전에 기인할 수 있다. 더 작은 단계를 사용하여 프로그래밍 전류 레벨을 조정함으로써 4 개보다 많은 임계 전압 레벨이 구현될 수 있다. 예를 들어, I3 및 I4와 동일한 극성이지만 중간 진폭(예를 들어, I3보다 크지만 I4보다 작은)을 갖는 프로그래밍 펄스는 각각 다른 임계 전압(예: , VTH1보다 크고 VTH2보다 작은 임계 전압)을 특징으로하는 성분의 상이한 농도 프로파일 및/또는 국소 농도로 나타날 수 있다.
따라서, 극성 및 진폭에 의해 결정된 프로그래밍 펄스의 형상은 칼코게나이드 합금(510)에서의 전기장에서 상이한 강도 및 상이한 방향을 생성하도록 수정될 수 있다. 전기장에서의 상이한 강도 및 방향은 칼코게나이드 합금(510)의 성분의 공간 분포를 변경할 수 있다. 다시 말해서, 프로그래밍 펄스의 형상은 멀티-레벨 셀 동작을 가능하게하기 위해 자체-선택 메모리 셀에서 임계 전압을 달성하도록 수정될 수 있다. 도 6의 예는 4 개의 상이한 논리 상태를 갖는 셀당 2 비트를 저장하는 멀티-레벨 셀 방식을 도시하지만, 본 개시는 셀당 2 비트로 제한되지 않는다.
도 7은 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 메모리 어레이(705)의 블록도(700)를 도시한다. 메모리 어레이(705)는 전자 메모리 장치로 지칭될 수 있으며, 본 명세서에 기술된 메모리 디바이스(100)의 구성요소의 예일 수 있다.
메모리 어레이(705)는 하나 이상의 메모리 셀(710), 메모리 제어기(715), 워드 라인(720), 기준 구성요소(730), 감지 구성요소(735), 디지트 라인(740) 및 래치(745)를 포함할 수 있다. 이러한 구성요소들은 서로 전자 통신하고 여기에 설명된 기능들 중 하나 이상을 수행할 수 있다. 일부 경우에, 메모리 셀(710)은 자체-선택 메모리 셀을 포함할 수 있다. 일부 경우에, 메모리 제어기(715)는 바이어싱 구성요소(750) 및 타이밍 구성요소(755)를 포함할 수 있다. 일부 경우에, 감지 구성요소(735)는 기준 구성요소(730)로서 기능할 수 있다. 다른 경우에, 기준 구성요소(730)는 선택적일 수 있다. 또한, 도 7은 감지 구성요소(736), 래치(746), 기준 구성요소(731)(점선 박스로), 기준 라인(761) 및 감지 제어 라인(765)을 배열하는 대안의 개략적인 옵션을 도시한다. 감지 구성요소 및 관련 구성요소(즉, 래치, 기준 구성요소, 기준 라인 및 감지 제어 라인)는 기능적 용도를 잃지않으면서 열 디코더 또는 행 디코더와 연관될 수 있다.
메모리 제어기(715)는 도 1 및 도 2를 참조하여 기술된 워드 라인(110), 디지트 라인(115) 및 감지 구성요소(125)의 예일 수 있는 워드 라인(720), 디지트 라인(740) 및 감지 구성요소(735)와 전자 통신할 수 있다. 메모리 어레이(705)의 구성요소들은 서로 전자 통신할 수 있고 도 1 내지 도 6을 참조하여 설명된 기능들의 양상들을 수행할 수 있다. 경우에 따라, 기준 구성요소(730), 감지 구성요소(735) 및 래치(745)는 메모리 제어기(715)의 구성요소일 수 있다.
몇몇 실시예에서, 디지트 라인(740)은 감지 요소(735) 및 자체-선택 메모리 셀(710)과 전자 통신한다. 자체-선택 메모리 셀(710)은 하나의 논리 상태(가령, 제 1, 2, 또는 3 논리 상태)로 기록될 수 있다. 워드 라인(720)은 메모리 제어기(715) 및 자체-선택 메모리 셀(710)과 전자 통신할 수 있다. 감지 구성요소(735)는 메모리 제어기(715), 디지트 라인(740), 래치(745) 및 기준 라인(760)과 전자 통신할 수 있다. 기준 구성요소(730)는 메모리 제어기(715) 및 기준 라인(760)과 전자 통신할 수 있다. 감지 제어 라인(765)은 감지 구성요소(735) 및 메모리 제어기(715)와 전자 통신할 수 있다. 이러한 구성요소들은 앞서 연결되지 않은 구성요소에 추가하여, 다른 구성요소, 연결, 또는 버스를 통해, 메모리 어레이(705)의 내부 및 외부의 다른 구성요소와 또한 전자 통신할 수 있다.
메모리 제어기(715)는 이러한 다양한 노드에 전압을 인가함으로써 워드 라인(720) 또는 디지트 라인(740)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소(750)는 상술된 바와 같이 자체-선택 메모리 셀(710)을 판독 또는 기록하도록 자체-선택 메모리 셀(710)을 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 일부 경우들에서, 메모리 제어기(715)는 여기에 설명된 바와 같이 행 디코더, 열 디코더, 또는 둘 모두를 포함할 수 있다. 이에 따라, 메모리 제어기(715)가 도 1을 참조하여 예시된 바와 같이 하나 이상의 자체-선택 메모리 셀(105)에 액세스할 수 있게 된다. 바이어싱 구성요소(750)는 또한 감지 구성요소(735)에 대한 기준 신호를 생성하기 위해 기준 구성요소(730)에 전압을 제공할 수 있다. 또한, 바이어싱 구성요소(750)는 감지 구성요소(735)의 동작을 위한 전압을 제공할 수 있다.
일부 실시예에서, 메모리 제어기(715)는 타이밍 구성요소(755)를 사용하여 그 동작을 수행할 수 있다. 예를 들어, 타이밍 구성요소(755)는 여기서 논의된 판독 및 기록과 같은 메모리 기능 수행을 위한 전압 인가 및 스위칭을 위한 타이밍을 포함한, 다양한 워드 라인 선택 또는 비트 라인 바이어싱의 타이밍을 제어할 수 있다. 일부 경우에, 타이밍 구성요소(755)는 바이어싱 구성요소(750)의 동작을 제어할 수 있다.
기준 구성요소(730)는 감지 구성요소(735)에 대한 기준 신호를 생성하기 위한 다양한 구성요소를 포함할 수 있다. 기준 구성요소(730)는 기준 신호를 생성하도록 구성된 회로를 포함할 수 있다. 일부 경우에, 기준 구성요소(730)는 다른 자체-선택 메모리 셀(105)을 사용하여 구현될 수 있다. 감지 구성요소(735)는 자체-선택 메모리 셀(710)로부터의 신호를 (디지트 라인(740)을 통해) 기준 구성요소(730)로부터의 기준 신호와 비교할 수 있다. 논리 상태를 결정할 때, 감지 구성요소는 그 후 출력을 래치(745)에 저장할 수 있고, 여기서 메모리 어레이(705)가 그 일부분인 전자 장치의 동작에 따라 사용될 수 있다. 감지 구성요소(735)는 래치(745) 및 자체-선택 메모리 셀(710)과 전자 통신하는 감지 증폭기를 포함할 수 있다.
메모리 제어기(715) 및/또는 그 다양한 하위 구성요소 중 적어도 일부는 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 메모리 제어기(715) 및/또는 그 다양한 하위 구성요소 중 적어도 일부의 기능은 범용 프로세서, 디지털 신호 프로세서(DSP), ASIC(application-specific integrated circuit), FPGA(field-programmable gate array) 또는 다른 프로그램 가능 논리 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는 본 개시에 기술된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 실행될 수 있다. 메모리 제어기(715) 및/또는 그 다양한 서브-구성요소 중 적어도 일부는 기능의 일부가 하나 이상의 물리적 장치에 의해 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여, 다양한 위치에 물리적으로 위치될 수 있다. 일부 실시예에서, 메모리 제어기(715) 및/또는 그 다양한 서브 구성요소 중 적어도 일부는 본 개시의 다양한 실시예에 따라 별개의 개별 구성요소일 수 있다. 다른 예들에서, 메모리 제어기(715) 및/또는 그것의 다양한 서브 구성요소들 중 적어도 일부는 본 개시의 다양한 실시예에 따라 I/O 구성요소, 트랜시버, 네트워크 서버, 다른 컴퓨팅 장치, 본 개시에 기술된 하나 이상의 다른 구성요소, 또는 이들의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 다른 하드웨어 구성요소와 결합될 수 있다.
메모리 제어기(715)는 자체-선택 메모리 셀의 요망 논리 상태를 결정할 수 있고(요망 논리 상태는 1보다 큰 비트의 데이터를 나타냄), 자체-선택 메모리 셀의 요망 논리 상태에 기초하여 프로그래밍 펄스의 극성 및 진폭을 결정할 수 있으며, 프로그래밍 펄스의 극성 및 진폭을 결정하는 것에 기초하여 자체-선택 메모리 셀에 프로그래밍 펄스를 인가할 수 있다.
메모리 제어기(715)는 또한 복수의 전압 및 단일 극성을 갖는 판독 펄스를 식별하고, 판독 펄스를 식별하는 것에 기초하여 자체-선택 메모리 셀에 판독 펄스를 인가하며, 판독 펄스 인가에 기초하여 자체-선택 메모리 셀의 임계 전압을 검출하고, 자체-선택 메모리 셀의 임계 전압을 검출하는 것에 기초하여 자체-선택 메모리 셀의 논리 상태를 결정하며, 논리 상태는 1보다 큰 비트의 데이터를 나타낸다.
메모리 제어기(715)는 또한 칼코게나이드 합금을 포함하는 자체-선택 메모리 셀의 요망 임계 전압을 결정할 수 있고 - 칼코게나이드 합금의 제 1 측은 제 1 전극과 계면을 이루고, 칼코게나이드 합금의 제 2 측은 제 2 전극과 계면을 이루며, 자체-선택 메모리 셀의 요망 논리 상태에 대응하는 요망 임계 전압은 1보다 큰 비트의 데이터를 나타냄 - 자체-선택 메모리 셀의 요망 임계 전압에 기초하여 프로그래밍 펄스의 극성 및 진폭을 결정하며, 프로그래밍 펄스의 극성 및 진폭을 결정하는 것에 기초하여 프로그래밍 펄스를 자체-선택 메모리 셀에 인가함으로써 칼코게나이드 합금의 적어도 일부의 공간 분포를 변경하고, 자체-선택 메모리 셀의 요망 임계 전압은 칼코게나이드 합금의 적어도 일부의 공간 분포에 기초한다.
메모리 제어기(715)는 또한 칼코게나이드 합금을 포함하는 자체-선택 메모리 셀의 요망 논리 상태를 결정할 수 있고(요망 논리 상태는 1보다 큰 비트의 데이터를 나타냄), 자체-선택 메모리 셀의 요망 논리 상태에 기초하여 프로그래밍 펄스의 형상을 결정할 수 있으며, 프로그래밍 펄스의 형상을 결정하는 것에 기초하여 자체-선택 메모리 셀에 프로그래밍 펄스를 인가할 수 있다.
도 8은 본 개시의 실시예들에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 메모리 제어기(815)의 블록도(800)를 도시한다. 메모리 제어기(815)는 도 7 및 도 9를 참조하여 설명된 메모리 제어기(715 및 915)의 양태의 예일 수 있다. 메모리 제어기(815)는 바이어싱 구성요소(820), 타이밍 구성요소(825), 프로그래밍 구성요소(830) 및 판독 구성요소(840)를 포함할 수 있다. 이들 모듈들 각각은 서로 직접 또는 (예를 들어, 하나 이상의 버스를 통해) 간접적으로 통신할 수 있다.
일부 실시예들에서, 바이어싱 구성요소(820)는 프로그래밍 펄스의 극성 및 진폭을 결정하는 것에 기초하여 프로그래밍 펄스를 자체-선택 메모리 셀에 인가하고, 칼코게나이드 합금의 가열에 기초하여 칼코게나이드 합금의 제 1 측과 칼코게나이드 합금의 제 2 측 사이에서 칼코게나이드 합금의 적어도 일부분의 순 움직임을 개시하며, 자체-선택 메모리 셀에 프로그래밍 펄스를 인가함에 기초하여 칼코게나이드 합금의 국부 조성을 변경시키도록 전기장 하에서 적어도 일부분의 순 움직임을 생성할 수 있다.
일부 실시예들에서, 바이어싱 구성요소(820)는 판독 펄스를 식별하는 것에 기초하여 판독 펄스를 자체-선택 메모리 셀에 인가하고, 프로그래밍 펄스의 극성 및 진폭 결정에 기초하여 자체 선택 메모리 셀에 프로그래밍 펄스를 인가함으로써 칼코게나이드 합금의 적어도 일부의 공간 분포를 변경할 수 있으며, 자체-선택 메모리 셀의 요망 임계 전압은 칼코게나이드 합금의 적어도 일부의 공간 분포에 기초한다.
일부 실시예들에서, 바이어싱 구성요소(820)는 프로그래밍 펄스의 형상을 결정하는 것에 기초하여 프로그래밍 펄스를 자체-선택 메모리 셀에 인가할 수 있고, 프로그래밍 펄스가 인가될 때 적어도 하나의 지속시간 동안 전계 하에서 자체 선택 메모리 셀에 흐르는 전류를 이용하여 칼코게나이드 합금을 가열하며, 전류 생성에 기초하여 칼코게나이드 합금을 가열하고, 또는, 자체-선택 메모리 셀을 통해 흐르는 전류에 기초하여 칼코게나이드 합금의 온도 변화를 개시할 수 있다.
일부 경우에, 프로그래밍 펄스를 자체-선택 메모리 셀에 인가하는 단계는 프로그래밍 펄스의 극성 및 진폭에 기초하여 칼코게나이드 합금에서의 전기장을 이용하여 칼코게나이드 합금을 가로지르는 전기장을 이용하여 칼코게나이드 합금의 적어도 일부의 순 움직임을 개시하는 단계를 포함할 수 있다. 일부 경우에, 프로그래밍 펄스를 자체-선택 메모리 셀에 인가하는 것은 프로그래밍 펄스의 극성 및 진폭에 기초하여 칼코게나이드 합금을 가로질러 전기장을 확립하고 칼코게나이드 합금을 가열(예를 들어, 동시에 가열)함으로써 칼코게나이드 합금의 국부적 조성을 수정하는 것을 포함할 수 있다. 일부 경우에, 자체-선택 메모리 셀은 칼코게나이드 합금의 제 1 측과 접촉하는 제 1 전극 사의 제 1 계면과, 칼코게나이드 합금의 제 2 측과 접촉하는 제 2 전극 사이의 제 2 계면을 포함할 수 있고, 여기서 자체-선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계는 칼코게나이드 합금을 통해 흐르는 전류를 생성하는 단계를 더 포함한다.
일부 실시예들에서, 타이밍 구성요소(825)는 하나 이상의 지속시간 동안 유지될 제 1 극성을 갖는 프로그래밍 펄스의 전류 진폭을 설정할 수 있다. 일부 경우에, 프로그래밍 펄스의 형상을 결정하는 것은 제 1 극성을 갖는 고정 전압 진폭을 유지하는 하나 이상의 지속시간을 결정하는 것을 포함할 수 있다.
일부 실시예들에서, 프로그래밍 구성요소(830)는 자체-선택 메모리 셀의 요망 논리 상태를 결정할 수 있고(요망 논리 상태는 1보다 큰 비트의 데이터를 나타냄), 프로그래밍 펄스가 자체-선택 메모리 셀에 인가될 때 각각의 지속시간 동안 칼코게나이드 합금을 가로지르는 전기장의 강도, 방향, 또는 둘 모두를 변경하도록 프로그래밍 펄스의 형태를 변경할 수 있다.
일부 실시예들에서, 프로그래밍 구성요소(830)는 자체-선택 메모리 셀의 현재 상태 및 자체-선택 메모리 셀의 요망 논리 상태에 기초하여 프로그래밍 펄스의 극성을 결정할 수 있고, 자체-선택 메모리 셀의 요망 논리 상태는 임계 전압 분포와 연계되며, 자체-선택 메모리 셀의 임계 전압 분포는 칼코게나이드 합금의 국부 조성에 적어도 부분적으로 기초하여 설정되고, 하나 이상의 지속시간 동안 유지될 극성을 가진 프로그래밍 펄스의 전압 진폭을 설정하며, 하나 이상의 지속시간 동안 제 1 전극과 연계된 프로그래밍 펄스의 전류 진폭을 설정하고, 자체 선택 메모리 셀의 요망 논리 상태 및 자체 선택 메모리 셀의 현재 논리 상태에 기초하여 프로그래밍 펄스의 극성 또는 진폭을 결정하며, 극성 및 진폭은 프로그래밍 펄스의 형상을 규정한다.
일부 실시예들에서, 프로그래밍 구성요소(830)는 복수의 전압 및 단일 극성을 갖는 판독 펄스를 식별하고, 판독 펄스와 동일한 극성을 갖는 프로그래밍 펄스를 사용하여 자체-선택 메모리 셀을 프로그래밍하며, 자체-선택 메모리 셀의 요망 논리 상태에 기초한 프로그래밍 펄스의 극성 및 진폭을 결정할 수 있다.
일부 실시예들에서, 프로그래밍 구성요소(830)는 칼코게나이드 합금을 포함하는 자체 선택 메모리 셀의 요망 임계 전압을 결정할 수 있고, 칼코게나이드 합금의 제 1 측은 제 1 전극과 계면을 이루고, 칼코게나이드 합금의 제 2 측은 제 2 전극과 계면을 이루며, 자체 선택 메모리 셀의 요망 논리 상태에 대응하는 요망 임계 전압은 1보다 큰 비트의 데이터를 나타낸다.
일부 실시예들에서, 프로그래밍 구성요소(830)는 자체-선택 메모리 셀의 요망 임계 전압에 기초하여 프로그래밍 펄스의 극성 및 진폭을 결정하고, 자체-선택 메모리 셀의 제 1 계면에서 칼코게나이드 합금의 적어도 일부의 농도에 기초하여 자체 선택 메모리 셀의 요망 임계 전압을 설정할 수 있다.
일부 실시예들에서, 프로그래밍 구성요소(830)는 칼코게나이드 합금을 포함하는 자체-선택 메모리 셀의 요망 논리 상태를 결정할 수 있고(요망 논리 상태는 1보다 큰 비트의 데이터를 나타냄), 자체-선택 메모리 셀의 요망 논리 상태에 기초하여 프로그래밍 펄스의 형상을 결정할 수 있으며, 판독 펄스와는 다른 극성을 갖는 프로그래밍 펄스를 사용하여 자체-선택 메모리 셀을 프로그래밍할 수 있다.
일부 경우에, 프로그래밍 펄스의 극성 및 진폭을 결정하는 것은 자체-선택 메모리 셀의 현재 상태 및 자체-선택 메모리 셀의 요망 논리 상태에 기초하여 프로그래밍 펄스의 극성을 설정하는 것을 포함할 수 있다. .
일부 실시예들에서, 판독 구성요소(835)는 판독 펄스를 인가하는 것에 기초하여 자체-선택 메모리 셀의 임계 전압을 검출하고, 자체 선택 메모리 셀의 임계 전압 검출에 기초하여 자체-선택 메모리 셀의 논리 상태를 결정할 수 있으며, 논리 상태는 1보다 큰 비트의 데이터를 나타낸다.
도 9는 본 개시의 실시예에 따른 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 장치(905)를 포함하는 시스템(900)의 도면을 도시한다. 장치(905)는 예를 들어, 도 1을 참조하여, 전술한 바와 같은 메모리 디바이스(100)의 구성요소의 예이거나 이를 포함할 수 있다. 장치(905)는 메모리 제어기(915), 메모리 셀(920), 기본 입/출력 시스템(BIOS) 구성요소(925), 프로세서(930), I/O 제어기(935), 및 주변장치 구성요소(940)를 포함한, 송신 및 수신을 위한 구성요소들을 포함하는 양방향 음성 및 데이터 통신을 위한 구성요소들을 포함할 수 있다. 이들 구성요소는 하나 이상의 버스(예를 들어, 버스(910))를 통해 전자 통신할 수 있다.
메모리 셀들(920)은 여기에 설명된 바와 같이 정보(즉, 논리 상태의 형태)를 저장할 수 있다. 일부 실시예에서, 메모리 셀(920)은 자체-선택 메모리 셀을 포함하는 크로스-포인트 메모리 어레이를 포함할 수 있다. 메모리 제어기(915)는 크로스-포인트 어레이와 결합되어, 도 8을 참조하여 앞서 설명한 바와 같이, 액세스 동작(예를 들어, 프로그래밍 또는 판독)을 수행하도록 동작 가능하다. 일부 실시예들에서, 메모리 제어기(915)는 프로그래밍 펄스의 극성을 생성하는 주변 회로를 포함할 수 있다. 일부 실시예에서, 크로스-포인트 메모리 어레이는 칼코게나이드 합금을 각각 포함하는 자체 선택 메모리 셀의 2개 이상의 데크를 포함할 수 있고, 칼코게나이드 합금의 제 1 측은 제 1 전극과 계면을 이루고, 칼코게나이드 합금의 제 2 측은 제 2 전극과 계면을 이룬다. 일부 실시예에서, 자체-선택 메모리 셀은 제 1 전극과 계면을 이루는 칼코게나이드 합금의 제 1 측의 제 1 영역과, 제 2 전극과 계면을 이루는 칼코게나이드 합금의 제 2 측의 제 2 영역을 가질 수 있다.
BIOS 구성요소(925)는 다양한 하드웨어 구성요소를 초기화하고 실행할 수 있는 펌웨어로서 동작된 BIOS를 포함하는 소프트웨어 구성요소다. BIOS 구성요소(925)는 또한 프로세서와 다양한 다른 구성요소, 예를 들어 주변장치 구성요소, 입/출력 제어 구성요소, 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(925)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 그외 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(930)는 지능형 하드웨어 장치(예를 들어, 범용 프로세서, DSP, 중앙 처리 장치(CPU), 마이크로제어기, ASIC, FPGA, 프로그램가능 논리 장치, 이산 게이트 또는 트랜지스터 로직 구성요소, 이산 하드웨어 구성요소, 또는 이들의 임의의 조합)를 포함할 수 있다. 일부 경우에, 프로세서(930)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기는 프로세서(930)에 통합될 수 있다. 프로세서(930)는 다양한 기능(예를 들어, 멀티-레벨 자체-선택 메모리 디바이스를 지원하는 기능 또는 작업)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능 명령어를 실행하도록 구성될 수 있다.
I/O 제어기(935)는 장치(905)에 대한 입력 및 출력 신호를 관리할 수 있다. I/O 제어기(935)는 또한 장치(905)에 통합되지 않은 주변 장치를 관리할 수 있다. 일부 경우에, I/O 제어기(935)는 외부 주변 장치에 대한 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우에, I/O 제어기(935)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수 있다. 다른 경우에, I/O 제어기(935)는 모뎀, 키보드, 마우스, 터치 스크린 또는 유사한 장치를 나타내거나 이와 상호 작용할 수 있다. 일부 경우에, I/O 제어기(935)는 프로세서의 일부로서 구현될 수 있다. 일부 경우에, 사용자는 I/O 제어기(935)를 통해 또는 I/O 제어기(935)에 의해 제어되는 하드웨어 구성요소를 통해 장치(905)와 상호 작용할 수 있다.
주변장치 구성요소(940)는 임의의 입력 또는 출력 장치, 또는 그러한 장치에 대한 인터페이스를 포함할 수 있다. 예는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB(범용 직렬 버스) 제어기, 직렬 또는 병렬 포트 또는 PCI(Peripheral Component Interconnect) 또는 AGP(Accelerated Graphics Port) 슬롯과 같은 주변 장치 카드 슬롯을 포함할 수 있다.
입력 장치(945)는 장치(905) 또는 그 구성요소에 입력을 제공하는 장치(905) 외부의 장치 또는 신호를 나타낼 수 있다. 여기에는 사용자 인터페이스 또는 다른 장치와의 또는 다른 장치 간의 인터페이스가 포함될 수 있다. 일부 경우에, 입력(945)은 I/O 제어기(935)에 의해 관리될 수 있고, 주변장치 구성요소(940)를 통해 장치(905)와 상호 작용할 수 있다.
출력 장치(950)는 또한 장치(905) 또는 그 임의의 구성요소로부터 출력을 수신하도록 구성된 장치(905) 외부의 장치 또는 신호를 나타낼 수 있다. 출력(950)의 예는 디스플레이, 오디오 스피커, 인쇄 장치, 다른 프로세서 또는 인쇄 회로 보드 등을 포함할 수 있다. 일부 경우에, 출력(950)은 주변장치 구성요소(940)를 통해 장치(905)와 인터페이스하는 주변 요소일 수 있다. 일부 경우에, 출력(950)은 I/O 제어기(935)에 의해 관리될 수 있다.
장치(905)의 구성요소는 그 기능을 수행하도록 설계된 회로를 포함할 수 있다. 이것은 다양한 회로 요소, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 본원에 기술된 기능을 수행하도록 구성된 다른 활성 또는 비활성 요소를 포함할 수 있다. 장치(905)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대 전화, 웨어러블 전자 장치, 개인 전자 장치, 등일 수 있다. 또는 장치(905)는 이러한 장치의 일부 또는 양태일 수 있다.
도 10은 본 개시의 실시예들에 따른 멀티-레벨 자체-선택 메모리 디바이스를 위한 방법(1000)을 예시하는 흐름도를 도시한다. 방법(1000)의 동작은 여기에 설명된 메모리 디바이스(100) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작은 도 1 및 도 7 내지 9를 참조하여 설명된 바와 같이 메모리 제어기에 의해 수행될 수 있다. 일부 실시예에서, 메모리 디바이스(100)는 후술하는 기능을 수행하기 위해 디바이스의 기능 요소를 제어하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안으로, 메모리 디바이스(100)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능들의 양상들을 수행할 수 있다.
블록(1005)에서, 메모리 디바이스(100)는 자체-선택 메모리 셀의 요망 논리 상태를 결정할 수 있으며, 요망 논리 상태는 1보다 큰 비트의 데이터를 나타낸다. 블록(1005)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1005)의 동작의 양태는 도 7 내지 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1010)에서, 메모리 디바이스(100)는 자체-선택 메모리 셀의 요망 논리 상태에 적어도 부분적으로 기초하여 프로그래밍 펄스의 극성 및 진폭을 결정할 수 있다. 블록(1010)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1010)의 동작의 양상들은 도 7 내지 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1015)에서, 메모리 디바이스(100)는 프로그래밍 펄스의 극성 및 진폭을 결정하는 것에 적어도 부분적으로 기초하여 프로그래밍 펄스를 자체-선택 메모리 셀에 인가할 수 있다. 블록(1015)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1015)의 동작의 양상들은 도 7 내지 9를 참조하여 설명된 바와 같이 바이어싱 구성요소에 의해 수행될 수 있다.
일부 경우에, 방법(1000)은 또한 자체-선택 메모리 셀의 요망 논리 상태를 결정하는 단계(요망 논리 상태는 1보다 큰 비트의 데이터를 나타냄), 자체 선택 메모리 셀의 요망 논리 상태에 적어도 부분적으로 기초하여 프로그래밍 펄스의 극성 및 진폭을 결정하는 단계, 및 프로그래밍 펄스의 극성 및 진폭 결정에 적어도 부분적으로 기초하여 자체-선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계를 포함한다. 일부 경우에, 자체-선택 메모리 셀은 칼코게나이드 합금을 포함하고, 칼코게나이드 합금의 제 1 측이 제 1 전극과 계면을 이루고 칼코게나이드 합금의 제 2 측이 제 2 전극과 계면을 이루며, 자체 선택 메모리 셀의 요망 논리 상태는 임계 전압 분포와 연계되고, 자체-선택 메모리 셀의 임계 전압 분포는 칼코게나이드 합금의 국부적 조성에 적어도 부분적으로 기초하여 설정된다.
일부 경우에, 프로그래밍 펄스를 자체-선택 메모리 셀에 인가하는 것은 칼코게나이드 합금을 가로질러 전기장을 설정하고 프로그래밍 펄스의 극성 및 진폭에 기초하여 칼코게나이드 합금을 가열(예를 들어, 동시에 가열)함으로써 칼코게나이드 합금의 국부적 조성을 변경하는 단계를 포함할 수 있다. 일부 경우에, 칼코게나이드 합금의 적어도 일부는 실리콘(Si), 셀레늄(Se), 비소(As) 또는 게르마늄(Ge)을 포함하고, 방법(1000)은 자체-선택 메모리 셀에 프로그래밍 펄스를 인가함에 적어도 부분적으로 기초하여 칼코게나이드 합금의 국부적 조성을 변경하기 위해 전기장 하에서 적어도 일부의 순 운동을 생성하는 단계를 포함할 수 있다.
일부 경우에, 프로그래밍 펄스는 자체-선택 메모리 셀에 인가된 전압 차이 또는 자체-선택 메모리 셀을 통해 흐르는 전류를 포함한다. 몇몇 경우에, 방법(1000)은 자체-선택 메모리 셀의 현재 상태 및 자체-선택 메모리 셀의 요망 논리 상태에 적어도 부분적으로 기초하여 프로그래밍 펄스의 극성을 결정하는 단계를 포함할 수 있다. 일부 경우에, 방법(1000)은 하나 이상의 지속시간 동안 유지될 극성을 갖는 프로그래밍 펄스의 전압 진폭을 설정하거나 하나 이상의 지속시간 동안 제 1 전극과 연관된 프로그래밍 펄스의 전류 진폭을 설정하는 단계를 포함할 수 있다. 일부 경우에, 방법(1000)은 자체-선택 메모리 셀의 현재 논리 상태 및 자체-선택 메모리 셀의 요망 논리 상태에 기초하여 프로그래밍 펄스의 극성 또는 진폭을 결정하는 단계를 포함할 수 있으며, 여기서 극성 및 진폭은 프로그래밍 펄스의 형상을 정의한다.
일부 경우에, 프로그래밍 펄스는 제 1 극성을 갖는 제 1 전압 진폭, 제 1 극성을 갖는 제 2 전압 진폭, 제 2 극성을 갖는 제 1 전압 진폭 또는 제 2 극성을 갖는 제 2 전압 진폭을 포함할 수 있다. 일부 경우에, 프로그래밍 펄스는 제 1 전극으로부터 흐르는 전류의 제 1 전류 진폭, 제 1 전극으로부터 흐르는 전류의 제 2 전류 진폭, 제 1 전극으로 흐르는 전류의 제 1 전류 진폭, 또는 제 1 전극으로 흐르는 전류의 제 2 전류 진폭을 포함할 수 있다.
일부 실시예들에서, 멀티-레벨 자체-선택 메모리 디바이스를 위한 장치가 설명된다. 장치는 자체-선택 메모리 셀의 요망 논리 상태를 결정하기 위한 수단(요망 논리 상태는 1보다 큰 비트의 데이터를 나타냄), 자체 선택 메모리 셀의 요망 논리 상태에 적어도 부분에 기초하여 프로그래밍 펄스의 극성 및 진폭을 결정하기 위한 수단, 및 프로그래밍 펄스의 극성 및 진폭 결정에 적어도 부분적으로 기초하여 프로그래밍 펄스를 자체-선택 메모리 셀에 인가하기 위한 수단을 포함할 수 있다.
일부 경우에, 장치는 칼코게나이드 합금을 가로질러 전기장을 설정하고 프로그래밍 펄스의 극성 및 진폭에 적어도 부분적으로 기초하여 칼코게나이드 합금을 가열(예를 들어, 동시에 가열)함으로써 칼코게나이드 합금의 국부 조성을 변경하기 위한 수단을 포함할 수 있다. 일부 경우에, 장치는 프로그래밍 펄스를 자체-선택 메모리 셀에 인가하는 것에 적어도 부분적으로 기초하여 칼코게나이드 합금의 국부 조성을 변경시키도록 전기장 아래에서 적어도 일부의 순 운동을 생성하기 위한 수단을 포함할 수 있고, 여기서 칼코게나이드 합금의 적어도 일부는 실리콘(Si), 셀레늄(Se), 비소(As) 또는 게르마늄(Ge)을 포함한다.
일부 경우에, 장치는 자체-선택 메모리 셀의 현재 상태 및 자체-선택 메모리 셀의 요망 논리 상태에 적어도 부분적으로 기초하여 프로그래밍 펄스의 극성을 결정하기 위한 수단을 포함할 수 있다. 일부 경우에, 장치는 하나 이상의 지속시간 동안 유지될 극성을 갖는 프로그래밍 펄스의 전압 진폭을 설정하거나 하나 이상의 지속시간 동안 제 1 전극과 관련된 프로그래밍 펄스의 전류 진폭을 설정하기 위한 수단을 포함할 수 있다. 일부 경우에, 장치는 자체-선택 메모리 셀의 현재 논리 상태 및 자체-선택 메모리 셀의 요망 논리 상태에 기초하여 프로그래밍 펄스의 극성 또는 진폭을 결정하기 위한 수단을 포함할 수 있으며, 여기서 극성 및 진폭은 프로그래밍 펄스의 형상을 정의한다.
도 11은 본 개시의 실시예들에 따른 멀티-레벨 자체-선택 메모리 디바이스를 위한 방법(1100)을 예시하는 흐름도를 도시한다. 방법(1100)의 동작은 여기에 설명된 바와 같이 메모리 디바이스(100) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작은 도 1 및 도 7 내지 9를 참조하여 설명된 바와 같이 메모리 제어기에 의해 수행될 수 있다. 일부 실시예에서, 메모리 디바이스(100)는 후술하는 기능을 수행하기 위해 장치의 기능 요소를 제어하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안으로, 메모리 디바이스(100)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능들의 양상들을 수행할 수 있다.
블록(1105)에서, 메모리 디바이스(100)는 복수의 전압 및 단일 극성을 갖는 판독 펄스를 식별할 수 있다. 블록(1105)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1105)의 동작의 양태는 도 1 및 도 7 내지 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1110)에서, 메모리 디바이스(100)는 판독 펄스를 식별하는 것에 적어도 부분적으로 기초하여 판독 펄스를 자체-선택 메모리 셀에 인가할 수 있다. 블록(1110)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1110)의 동작의 양상들은 도 1 및 도 7 내지 9를 참조하여 설명된 바와 같이 바이어싱 구성요소에 의해 수행될 수 있다.
블록(1115)에서, 메모리 디바이스(100)는 판독 펄스의 인가에 적어도 부분적으로 기초하여 자체-선택 메모리 셀의 임계 전압을 검출할 수 있다. 블록(1115)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1115)의 동작의 양상들은 도 1 및 도 7 내지 9를 참조하여 설명된 바와 같이 판독 구성요소에 의해 수행될 수 있다.
블록(1120)에서, 메모리 디바이스(100)는 자체-선택 메모리 셀의 임계 전압을 검출하는 것에 적어도 부분적으로 기초하여 1보다 큰 비트의 데이터를 나타내는 자체-선택 메모리 셀의 논리 상태를 결정할 수 있다. 블록(1120)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1120)의 동작의 양상들은 도 1 및 도 7 내지 9를 참조하여 설명된 바와 같이 판독 구성요소에 의해 수행될 수 있다.
일부 경우에, 방법(1100)은 복수의 전압 및 단일 극성을 갖는 판독 펄스를 식별하는 단계, 판독 펄스를 식별하는 것에 적어도 부분적으로 기초하여 판독 펄스를 자체-선택 메모리 셀에 인가하는 단계, 상기 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 자체-선택 메모리 셀의 임계 전압을 검출하는 단계, 및 자체-선택 메모리 셀의 임계 전압을 검출하는 것에 적어도 부분적으로 기초하여 상기 자체-선택 메모리 셀의 논리 상태를 결정하는 단계를 포함할 수 있으며, 상기 논리 상태는 1보다 큰 비트의 데이터를 나타낸다. 일부 경우에, 방법(1100)은 판독 펄스와 동일한 극성을 갖는 프로그래밍 펄스를 사용하여 자체-선택 메모리 셀을 프로그래밍하는 단계를 포함할 수 있다. 일부 경우에, 방법(1100)은 판독 펄스와는 다른 극성을 갖는 프로그래밍 펄스를 사용하여 자체-선택 메모리 셀을 프로그래밍하는 단계를 포함할 수 있다.
일부 경우에, 판독 펄스는 미리 결정된 전압 범위 내에서 시간에 대해 일정한 전압 증가율을 가질 수 있고, 미리 결정된 전압 범위는 1보다 큰 비트의 데이터를 저장하는 자체-선택 메모리 셀 저장의 임계 전압의 범위와 연관된다. 일부 경우에, 판독 펄스는 복수의 지속시간을 포함할 수 있고, 복수의 지속시간의 각각의 지속시간은 복수의 전압 중 일 전압과 연관된다.
일부 실시예들에서, 멀티-레벨 자체-선택 메모리 디바이스를 위한 장치가 설명된다. 장치는 복수의 전압 및 단일 극성을 갖는 판독 펄스를 식별하기 위한 수단, 판독 펄스를 식별하는 것에 적어도 부분적으로 기초하여 판독 펄스를 자체-선택 메모리 셀에 인가하기 위한 수단, 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 임계 전압을 검출하기 위한 수단, 및 자체-선택 메모리 셀의 임계 전압을 검출하는 것에 적어도 부분적으로 기초하여 자체-선택 메모리 셀의 논리 상태를 결정하기 위한 수단을 포함할 수 있고, 논리 상태는 1보다 큰 비트의 데이터를 나타낸다.
일부 경우에, 장치는 판독 펄스와 동일한 극성을 갖는 프로그래밍 펄스를 사용하여 자체-선택 메모리 셀을 프로그래밍하기 위한 수단을 포함할 수 있다. 일부 경우에, 장치는 판독 펄스와는 다른 극성을 갖는 프로그래밍 펄스를 사용하여 자체-선택 메모리 셀을 프로그래밍하기 위한 수단을 포함할 수 있다.
도 12는 본 개시의 실시예들에 따른 멀티-레벨 자체-선택 메모리 디바이스를 위한 방법(1200)을 예시하는 흐름도를 도시한다. 방법(1200)의 동작은 여기에 설명된 바와 같이 메모리 디바이스(100) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1200)의 동작은 도 1 및 도 7 내지 9를 참조하여 설명된 바와 같이 메모리 제어기에 의해 수행될 수 있다. 일부 예들에서, 메모리 디바이스(100)는 후술하는 기능들을 수행하기 위해 장치의 기능 요소들을 제어하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안으로, 메모리 디바이스(100)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능들의 양상들을 수행할 수 있다.
블록(1205)에서, 메모리 디바이스(100)는 칼코게나이드 합금을 포함하는 자체 선택 메모리 셀의 요망 임계 전압을 결정할 수 있고, 칼코게나이드 합금의 제 1 측은 제 1 전극과 계면을 이루고, 칼코게나이드 합금의 제 2 측은 제 2 전극과 계면을 이루며, 자체 선택 메모리 셀의 요망 논리 상태에 대응하는 요망 임계 전압은 1보다 큰 비트의 데이터를 나타낸다. 블록(1205)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1205)의 동작의 양상들은 도 1 및 도 7 내지 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1210)에서, 메모리 디바이스(100)는 자체-선택 메모리 셀의 요망 임계 전압에 적어도 부분적으로 기초하여 프로그래밍 펄스의 극성 및 진폭을 결정할 수 있다. 블록(1210)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1210)의 동작의 양태는 도 1 및 도 7 내지 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1215)에서, 메모리 디바이스(100)는 프로그래밍 펄스의 극성 및 진폭 결정에 적어도 부분적으로 기초하여 자체 선택 메모리 셀에 프로그래밍 펄스를 인가함으로써 칼코게나이드 합금의 적어도 일부의 공간 분포를 변경시킬 수 있고,자체-선택 메모리 셀의 요망 임계 전압은 칼코게나이드 합금의 적어도 일부의 공간 분포에 적어도 부분적으로 기초한다. 블록(1215)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1215)의 동작의 양상들은 도 1 및 7 내지 9를 참조하여 설명된 바와 같이 바이어싱 구성요소에 의해 수행될 수 있다.
일부 경우에, 방법(1200)은 칼코게나이드 합금을 포함하는 자체 선택 메모리 셀의 요망 임계 전압을 결정하는 단계 - 칼코게나이드 합금의 제 1 측은 제 1 전극과 계면을 이루고, 칼코게나이드 합금의 제 2 측은 제 2 전극과 계면을 이루며, 자체-선택 메모리 셀의 요망 논리 상태에 대응하는 요망 임계 전압은 1보다 큰 비트의 데이터를 나타냄 - 자체 선택 메모리 셀의 요망 임계 전압에 적어도 부분적으로 기초하여 프로그래밍 펄스의 극성 및 진폭을 결정하는 단계 - 및, 프로그래밍 펄스의 극성 및 진폭 결정에 적어도 부분적으로 기초하여, 자체-선택 메모리 셀에 프로그래밍 펄스를 인가함으로써 칼코게나이드 합금의 적어도 일부의 공간 분포를 변경하는 단계를 포함하며, 자체-선택 메모리 셀의 요망 임계 전압은 칼코게나이드 합금의 적어도 일부의 공간적 분포에 적어도 부분적으로 기초한다.
일부 경우에, 프로그래밍 펄스의 극성 및 진폭을 결정하는 단계는 자체-선택 메모리 셀의 현재 상태 및 자체-선택 메모리 셀의 요망 논리 상태에 적어도 부분적으로 기초하여 프로그래밍 펄스의 극성을 설정하는 단계와, 하나 이상의 지속시간 동안 유지될 제 1 극성을 갖는 프로그래밍 펄스의 전류 진폭을 설정하는 단계를 포함할 수 있다. 일부 경우에, 프로그래밍 펄스를 자체-선택 메모리 셀에 인가하는 단계는 프로그래밍 펄스의 극성 및 진폭에 적어도 부분적으로 기초하여 칼코게나이드 합금을 가로지르는 전기장을 사용하여 칼코게나이드 합금의 적어도 일부의 순 움직임을 개시하는 단계와, 자체-선택 메모리 셀을 통해 흐르는 전류에 적어도 부분적으로 기초하여 칼코게나이드 합금의 온도 변화를 개시하는 단계를 포함할 수 있다. 일부 경우에, 방법(1200)은 자체-선택 메모리 셀의 제 1 계면에서 칼코게나이드 합금의 적어도 일부의 농도에 적어도 부분적으로 기초하여 자체-선택 메모리 셀의 요망 임계 전압을 설정하는 단계를 포함할 수 있다. .
일부 실시예들에서, 멀티-레벨 자체-선택 메모리 디바이스를 위한 장치가 설명된다. 이 장치는 칼코게나이드 합금을 포함하는 자체 선택 메모리 셀의 요망 임계 전압을 결정하기 위한 수단 - 칼코게나이드 합금의 제 1 측이 제 1 전극과 계면을 이루고, 칼코게나이드 합금의 제 2 측이 제 2 전극과 계면을 이루며, 자체-선택 메모리 셀의 요망 논리 상태에 대응하는 요망 임계 전압은 1보다 큰 비트의 데이터를 나타냄 - 자체 선택 메모리 셀의 요망 임계 전압에 적어도 부분적으로 기초하여 프로그래밍 펄스의 극성 및 진폭을 결정하기 위한 수단, 및 프로그래밍 펄스의 극성 및 진폭을 결정하는 것에 적어도 부분적으로 기초하여 자체-선택 메모리 셀에 프로그래밍 펄스를 인가함으로써 칼코게나이드 합금의 적어도 일부의 공간 분포를 변경하기 위한 수단을 포함할 수 있고, 자체-선택 메모리 셀의 요망 임계 전압은 칼코게나이드 합금의 적어도 일부의 공간 분포에 적어도 부분적으로 기초한다.
일부 경우에, 장치는 자체-선택 메모리 셀의 현재 상태 및 자체-선택 메모리 셀의 요망 논리 상태에 적어도 부분적으로 기초하여 프로그래밍 펄스의 극성을 설정하는 수단과, 하나 이상의 지속시간 동안 유지될 제 1 극성을 갖는 프로그래밍 펄스의 전류 진폭을 설정하기 위한 수단을 포함할 수 있다. 일부 경우에, 장치는 프로그래밍 펄스의 극성 및 진폭에 적어도 부분적으로 기초하여 칼코게나이드 합금을 가로지르는 전기장을 사용하여 칼코게나이드 합금의 적어도 일부의 순 움직임을 개시하기 위한 수단과, 자체-선택 메모리 셀을 통해 흐르는 전류에 적어도 부분적으로 기초하여 칼코게나이드 합금의 온도 변화를 개시하기 위한 수단을 포함할 수 있다. 일부 경우에, 장치는 자체-선택 메모리 셀의 제 1 계면에서 칼코게나이드 합금의 적어도 일부의 농도에 적어도 부분적으로 기초하여 자체-선택 메모리 셀의 요망 임계 전압을 설정하기 위한 수단을 포함할 수 있다.
도 13은 본 개시의 실시예들에 따른 멀티-레벨 자체-선택 메모리 디바이스를 위한 방법(1300)을 예시하는 흐름도를 도시한다. 방법(1300)의 동작은 여기에 설명된 바와 같이 메모리 디바이스(100) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1300)의 동작은 도 1 및 도 7 내지 9를 참조하여 설명된 바와 같이 메모리 제어기에 의해 수행될 수 있다. 일부 실시예에서, 메모리 디바이스(100)는 후술하는 기능을 수행하기 위해 장치의 기능 요소를 제어하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안으로, 메모리 디바이스(100)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능들의 양상들을 수행할 수 있다.
블록(1305)에서, 메모리 디바이스(100)는 칼코게나이드 합금을 포함하는 자체-선택 메모리 셀의 요망 논리 상태를 결정할 수 있으며, 요망 논리 상태는 1보다 큰 비트의 데이터를 나타낸다. 블록(1305)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1305)의 동작의 양상들은 도 1 및 도 7 내지 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1310)에서, 메모리 디바이스(100)는 자체-선택 메모리 셀의 요망 논리 상태에 적어도 부분적으로 기초하여 프로그래밍 펄스의 형상을 결정할 수 있다. 블록(1310)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1310)의 동작의 양상들은 도 1 및 도 7 내지 9를 참조하여 설명된 프로그래밍 구성요소에 의해 수행될 수 있다.
블록(1315)에서, 메모리 디바이스(100)는 프로그래밍 펄스의 형상을 결정하는 것에 적어도 부분적으로 기초하여 프로그래밍 펄스를 자체-선택 메모리 셀에 인가할 수 있다. 블록(1315)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 블록(1315)의 동작의 양상들은 도 1 및 도 7 내지 9를 참조하여 설명된 바와 같이 바이어싱 구성요소에 의해 수행될 수 있다.
일부 경우에, 방법(1300)은 칼코게나이드 합금을 포함하는 자체-선택 메모리 셀의 요망 논리 상태를 결정하는 단계(요망 논리 상태는 1보다 큰 비트의 데이터를 나타냄), 자체-선택 메모리 셀의 요망 논리 상태에 적어도 부분적으로 기초하여 프로그래밍 펄스의 형상을 결정하는 단계, 및 프로그래밍 펄스의 형상을 결정하는 것에 적어도 부분적으로 기초하여 프로그래밍 펄스를 자체-선택 메모리 셀에 인가하는 단계를 포함한다. 일부 경우에, 프로그래밍 펄스의 형상을 결정하는 것은 제 1 극성을 갖는 고정 전압 진폭을 유지하는 하나 이상의 지속시간을 결정하는 단계를 포함할 수 있다.
일부 경우에, 방법(1300)은 프로그래밍 펄스가 자체 선택 메모리 셀에 인가될 때 각각의 지속시간 동안 칼코게나이드 합금을 가로지르는 전기장의 세기, 또는 방향 또는 세기 및 방향을 변경하기 위해 프로그래밍 펄스의 형상을 변화시키는 단계 및 프로그래밍 펄스가 인가될 때 적어도 하나의 지속시간 동안 전기장 하에서 자체-선택 메모리 셀을 통해 흐르는 전류를 사용하여 칼코게나이드 합금을 가열하는 단계를 포함할 수 있다. 일부 경우에, 자체-선택 메모리 셀은 칼코게나이드 합금의 제 1 측과 접촉하는 제 1 전극 사이의 제 1 계면과, 칼코게나이드 합금의 제 2 측과 접촉하는 제 2 전극 사이의 제 2 계면을 포함할 수 있고, 자체-선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계는 칼코게나이드 합금을 통해 흐르는 전류를 생성하는 단계, 전류 생성에 적어도 부분적으로 기초하여 칼코게나이드 합금을 가열하는 단계, 및 칼코게나이드 합금의 가열에 적어도 부분적으로 기초하여 칼코게나이드 합금의 제 1 측과 칼코게나이드 합금의 제 2 측 사이에서 칼코게나이드 합금의 적어도 일부의 순 움직임을 개시하는 단계를 더 포함할 수 있다.
일부 실시예들에서, 멀티-레벨 자체-선택 메모리 디바이스를 위한 장치가 설명된다. 이 장치는 칼코게나이드 합금을 포함하는 자체-선택 메모리 셀의 요망 논리 상태를 결정하기 위한 수단 - 요망 논리 상태는 1보다 큰 비트의 데이터를 나타냄 - , 상기 자체-선택 메모리 셀의 요망 논리 상태에 적어도 부분적으로 기초하여 프로그래밍 펄스의 형상을 결정하기 위한 수단, 및 상기 프로그래밍 펄스의 형상을 결정하는 것에 적어도 부분적으로 기초하여 상기 프로그래밍 펄스를 상기 자체-선택 메모리 셀에 인가하기 위한 수단을 포함할 수 있다. 일부 경우에, 장치는 제 1 극성을 갖는 고정 전압 진폭을 유지하는 하나 이상의 지속시간을 결정하기 위한 수단을 포함할 수 있다.
일부 경우에, 장치는 프로그래밍 펄스가 자체-선택 메모리 셀에 인가될 때 각각의 지속시간 동안 칼코게나이드 합금을 가로지르는 전기장의 세기, 또는 방향 또는 세기 및 방향을 변경하기 위해 프로그래밍 펄스의 형상을 변화시키는 수단과, 프로그래밍 펄스가 인가될 때 적어도 하나의 지속시간 동안 전기장 하에서 자체-선택 메모리 셀을 통해 흐르는 전류를 사용하여 칼코게나이드 합금을 가열하기 위한 수단을 포함할 수 있다. 일부 경우에, 장치는 칼코게나이드 합금을 통해 흐르는 전류를 생성하기 위한 수단, 전류 생성에 적어도 부분적으로 기초하여 칼코게나이드 합금을 가열하기 위한 수단, 및 칼코게나이드 합금의 가열에 적어도 부분적으로 기초하여 칼코게나이드 합금의 제 1 측과 칼코게나이드 합금의 제 2 측 사이의 칼코게나이드 합금의 적어도 일부의 순 움직임을 개시하기 위한 수단을 포함할 수 있다.
일부 경우에, 멀티-레벨 자체-선택 메모리 디바이스에 액세스하기 위한 방법은 전극과의 계면을 갖는 칼코게나이드 합금을 포함하는 자체-선택 메모리 셀의 임계 전압을 결정하는 단계를 포함할 수 있고, 요망 논리 상태에 대응하는 임계 전압은 1보다 큰 비트의 데이터를 나타낸다. 일부 경우에, 자체-선택 메모리 셀의 임계 전압은 계면에서 칼코게나이드 합금의 국부적 조성에 적어도 부분적으로 기초하여 설정된다. 일부 경우에, 자체-선택 메모리 셀의 임계 전압은 계면에서 칼코게나이드 합금의 하나 이상의 성분의 농도에 비례한다. 일부 경우에, 방법은 또한 자체-선택 메모리 셀의 임계 전압을 결정하는 것에 적어도 부분적으로 기초하여 단일 극성을 갖는 프로그래밍 펄스의 형상을 결정하는 단계를 포함할 수 있다. 일부 경우에, 이 방법은 또한 프로그래밍 펄스의 형상 결정에 적어도 부분적으로 기초하여 자체-선택 메모리 셀에 프로그래밍 펄스를 인가하는 단계를 포함할 수 있다.
위에서 설명된 방법들은 가능한 구현들을 설명하고, 동작들 및 단계들은 재배치되거나 달리 수정될 수 있고 다른 구현들이 가능하다는 것을 주목해야 한다. 또한, 둘 이상의 방법으로부터의 실시 양태가 조합될 수 있다.
본 명세서에 기술된 정보 및 신호는 다양한 상이한 기술 및 기술 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 나타낼 수 있다. 일부 도면은 단일 신호로서 신호들을 도시할 수 있으며; 그러나, 신호가 신호들의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭을 가질 수 있음을 당업자는 이해할 것이다.
본원에 사용된 용어 "가상 접지"는 대략 0 볼트(0V)의 전압에서 유지되지만 접지와 직접 연결되지 않은 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압이 일시적으로 변동하고 정상 상태에서 약 0V로 돌아갈 수 있다. 가상 접지는 연산 증폭기 및 저항으로 구성된 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현들도 가능하다. "가상 접지되는" 또는 "가상 접지된"은 약 0V에 연결된 것을 의미한다.
"전자 통신"및 "결합된"이라는 용어는 구성요소들 사이의 전자 흐름을 지원하는 구성요소들 간의 관계를 지칭한다. 이것은 구성요소들 간의 직접적인 연결을 포함하거나 중간 구성요소를 포함할 수 있다. 전자 통신에서 또는 서로 결합된 구성요소는 전자 또는 신호를 능동적으로 교환할 수 있고(예를 들어, 통전 회로에서), 또는, 전자 또는 신호를 능동적으로 교환하지 않을 수 있으나(예를 들어, 무 전압 회로에서), 회로 통전시 전자 또는 신호를 교환하도록 구성 및 동작할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2 개의 구성요소는 전자 통신 상태에 있거나, 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 결합될 수 있다.
본원에서 사용되는 용어 "실질적으로"는 수정된 특성(예를 들어, 실질적으로 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가까울 것을 의미한다.
본원에 사용된 용어 "전극"은 전기 전도체를 지칭할 수 있고, 일부 경우에는 메모리 셀 또는 메모리 어레이의 다른 구성요소에 대한 전기 접점으로서 사용될 수 있다. 전극은 메모리 디바이스(100)의 요소 또는 구성요소 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
칼코게나이드 재료는 원소 S, Se 및 Te 중 하나 이상을 포함하는 물질 또는 합금일 수 있다. 칼코게나이드 재료는 S, Se, Te, Ge, As, Al, Si, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)의 합금을 포함할 수 있다. 칼코게나이드 재료 및 합금의 예는 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge- Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te- Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있지만, 이에 제한되지는 않는다. 본원에 사용된 하이픈화된 화학 조성물 표기법은 특정 화합물 또는 합금에 포함된 원소를 나타내며, 표시된 원소를 포함하는 모든 화학량론을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 물질의 다른 예는 이종 금속 산화물 물질 또는 둘 이상의 금속, 예를 들어 전이 금속, 알칼리 토금속 및/또는 희토류 금속을 포함하는 혼합 원자체 산화물(mixed valence oxide)을 포함할 수 있다. 실시예는 메모리 셀의 메모리 요소와 관련된 특정 가변 저항 재료(들)로 제한되지 않는다. 예를 들어, 가변 저항 재료의 다른 예는 메모리 요소를 형성하는데 사용될 수 있으며, 특히 칼코게나이드 재료, 거대 자기 저항 재료 또는 폴리머계 재료를 포함할 수 있다.
용어 "분리된"(isolated)은 현재 구성요소들 사이에 전자가 흐를 수 없는 구성요소간 관계를 지칭하고, 구성요소들 간에 개방 회로가 있는 경우 구성요소들은 서로로부터 분리된다. 예를 들어, 스위치로 물리적으로 연결된 두 구성요소는 스위치가 열려있을 때 서로 분리될 수 있다.
메모리 디바이스(100)를 포함하여 여기에서 논의된 장치는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨, 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-글라스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 SOI(silicon-on-insulator) 기판 또는 다른 기판상의 반도체 재료의 에피택셜 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도성은 인, 붕소 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타내고 소스, 드레인 및 게이트를 포함하는 3-단자 디바이스를 포함할 수 있다. 단자는 전도성 재료, 예를 들어 금속을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 고농도로 도핑 된, 예를 들어 축퇴된, 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n 형인 경우(즉, 다수의 캐리어가 전자인 경우), FET는 n 형 FET라고 지칭될 수 있다. 채널이 p 형인 경우(즉, 다수의 캐리어가 정공인 경우), FET는 p 형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n 형 FET 또는 p 형 FET에 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 여기에 기술된 설명은 예시적인 구성을 기술하고, 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예를 나타내지는 않는다. 본 명세서에서 사용된 용어 "예시적인"은 "예, 실례 또는 예시로서 제공되는"을 의미하며, "바람직한" 또는 "다른 예보다 유리한" 것은 아니다. 상세한 설명은 기술된 기술의 이해를 제공하기 위한 특정 세부 사항을 포함한다. 그러나, 이들 기술은 이들 특정 세부 사항 없이도 실시될 수 있다. 일부 예에서, 공지된 구조 및 장치는 설명된 예의 개념을 모호하게하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소는 유사한 구성요소를 구별하는 대시 및 제 2 라벨로 참조 라벨을 따름으로써 식별될 수 있다. 명세서에서 제 1 참조 라벨만 사용되는 경우, 설명은 제 2 참조 라벨에 상관없이 동일한 제 1 참조 라벨을 갖는 유사한 구성요소 중 어느 하나에 적용될 수 있다.
본 명세서에 기술된 정보 및 신호는 다양한 다른 기술 및 기술 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 나타낼 수 있다.
본원의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 본 명세서에 기술된 기능을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능 논리 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는, 구성요소, 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 장치의 조합(예를 들어, DSP(digital signal processor) 및 마이크로 프로세서, 다중 마이크로 프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 구성)으로 구현될 수 있다.
본 명세서에 기술된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 개시 및 첨부된 청구의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 상술된 기능들은 프로세서, 하드웨어, 펌웨어, 하드와 이어링 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구 범위를 포함하여 본원에서 항목 목록(예를 들어, "~중 적어도 하나" 또는 "~중 하나 이상"과 같은 문구로 시작되는 항목 목록)에 사용되는 "또는"은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적인 리스트를 나타낸다. 또한, 본 명세서에서 사용된 어구 "~에 기초하여"는 폐쇄된 조건 세트에 대한 참조로 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여" 기술된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B에 기초할 수 있다. 다시 말해서, 본 명세서에서 사용된 "~에 기초하여"라는 문구는 "적어도 부분적으로 기초하여"의 문구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는 비일시적 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게하는 임의의 매체를 포함하는 통신 매체를 모두 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 제한없이, 비일시적 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치, 또는, 명령어 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있고 범용 또는 특수 목적 컴퓨터 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는, 다른 임의의 비일시적 매체를 포함할 수 있다. 또한, 모든 연결은 컴퓨터 판독 가능 매체로 적절히 지칭된다. 예를 들어, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL(Digital Subscriber Line) 또는 무선 기술, 가령, 적외선, 라디오 및 마이크로파를 사용하여 웹 사이트, 서버 또는 기타 원격 소스로부터 소프트웨어를 전송하는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), DSL(digital subscriber line) 또는 무선 기술, 가령, 적외선, 라디오 및 마이크로파가 매체의 정의에 포함된다. 본 명세서에 사용된 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며, 디스크(disk)가 일반적으로 자기적으로 데이터를 재생하고 디스크(disc)는 레이저를 이용하여 광학적으로 데이터를 재생한다. 상기의 조합은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서의 설명은 당업자체 본 개시를 이용하거나 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정은 당업자에게 명백할 것이며, 본 명세서에 정의된 일반적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형에 적용될 수도 있다. 따라서, 본 개시는 여기에 설명된 예 및 설계에 제한되지 않고, 여기에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 따라야 한다.
Claims (25)
- 복수의 전압 및 단일 극성을 갖는 판독 펄스를 식별하는 단계;
상기 판독 펄스를 식별하는 것에 적어도 부분적으로 기초하여 판독 펄스를 자체-선택 메모리 셀에 인가하는 단계;
상기 판독 펄스의 인가에 적어도 부분적으로 기초하여 상기 자체-선택 메모리 셀의 임계 전압을 검출하는 단계; 및
상기 자체-선택 메모리 셀의 임계 전압을 검출하는 것에 적어도 부분적으로 기초하여 상기 자체-선택 메모리 셀의 논리 상태를 결정하는 단계 - 상기 임계 전압은 상기 자체-선택 메모리 셀의 이온 농도의 분포에 의해 설정되고, 상기 논리 상태는 1보다 큰 비트의 데이터를 나타냄 - 를 포함하는 방법. - 제 1 항에 있어서,
판독 펄스와 동일한 극성을 갖는 프로그래밍 펄스를 사용하여 자체-선택 메모리 셀을 프로그래밍하는 단계를 더 포함하는, 방법. - 제 1 항에 있어서,
판독 펄스와는 다른 극성을 갖는 프로그래밍 펄스를 사용하여 상기 자체-선택 메모리 셀을 프로그래밍하는 단계를 더 포함하는, 방법. - 제 1 항에 있어서, 상기 판독 펄스는 미리 결정된 전압 범위 내에서 시간에 대한 일정한 전압 증가율을 갖는, 방법.
- 제 4 항에 있어서, 상기 미리 결정된 전압 범위는 1보다 큰 비트의 데이터를 저장하는 상기 자체-선택 메모리 셀의 임계 전압의 범위와 관련되는, 방법.
- 제 1 항에 있어서, 상기 판독 펄스는 복수의 지속시간을 포함하고, 상기 복수의 지속시간의 각 지속시간은 상기 복수의 전압의 일 전압씩과 관련되는, 방법.
- 제 1 항에 있어서, 상기 임계 전압은 상기 자체-선택 메모리 셀의 3개 이상의 임계 전압 분포 중 하나에 대응하며; 또한, 상기 판독 펄스의 상기 복수의 전압 중 일 전압은 상기 3개 이상의 임계 전압 분포 중 제1 임계 전압 분포의 최고 전압과 상기 3개 이상의 임계 전압 분포 중 제2 임계 전압 분포의 최저 전압 사이에 있는, 방법.
- 제 7 항에 있어서, 상기 3개 이상의 임계 전압 분포는 각각의 전압 범위에 대응하고, 상기 제1 임계 전압 분포 및 상기 제2 임계 전압 분포는 상기 각각의 전압 범위에 관하여 서로에 대해 연속적인, 방법.
- 제 1 항에 있어서,
상기 자체-선택 메모리 셀의 상기 임계 전압에 적어도 부분적으로 기초하여 펄스 형상을 갖는 프로그래밍 펄스를 사용하여 상기 자체-선택 메모리 셀을 프로그래밍하는 단계를 더 포함하는, 방법. - 제 1 항에 있어서,
제1 프로그래밍 펄스 및 상기 제1 프로그래밍 펄스와 상이한 전압을 갖는 제2 프로그래밍 펄스의 조합을 사용하여 상기 자체-선택 메모리 셀을 프로그래밍하는 단계를 더 포함하는, 방법. - 제 10 항에 있어서, 상기 제1 프로그래밍 펄스 또는 상기 제2 프로그래밍 펄스 중 적어도 하나는 스테어케이스-다운 또는 스테어케이스-업 펄스 형상을 포함하는, 방법.
- 제 10 항에 있어서, 상기 제1 프로그래밍 펄스 또는 상기 제2 프로그래밍 펄스 중 적어도 하나는 상향 삼각 또는 하향 삼각 펄스 형상을 포함하는, 방법.
- 메모리 디바이스로서,
하나 이상의 자체-선택 메모리 셀을 포함하는 메모리 어레이; 및
상기 메모리 어레이와 결합된 제어기를 포함하며, 상기 제어기는:
복수의 전압 및 단일 극성을 갖는 판독 펄스를 식별하도록 동작가능하고;
상기 판독 펄스를 식별하는 것에 적어도 부분적으로 기초하여 상기 하나 이상의 자체-선택 메모리 셀 중의 자체-선택 메모리 셀에 상기 판독 펄스를 인가하도록 동작 가능하며;
상기 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 상기 자체-선택 메모리 셀의 임계 전압을 검출하도록 동작가능하고; 그리고,
상기 자체-선택 메모리 셀의 상기 임계 전압을 검출하는 것에 적어도 부분적으로 기초하여 상기 자체-선택 메모리 셀의 논리 상태를 결정 - 상기 임계 전압은 상기 자체-선택 메모리 셀의 이온 농도의 분포에 의해 설정되고, 상기 논리 상태는 1보다 큰 비트의 데이터를 나타냄 - 하도록 동작가능한, 메모리 디바이스. - 제 13 항에 있어서, 상기 제어기는:
상기 판독 펄스와 동일한 극성을 갖는 프로그래밍 펄스를 사용하여 상기 자체-선택 메모리 셀을 프로그램하도록 더 동작가능한, 메모리 디바이스. - 제 13 항에 있어서, 상기 제어기는:
상기 판독 펄스와 상이한 극성을 갖는 프로그래밍 펄스를 사용하여 상기 자체-선택 메모리 셀을 프로그램하도록 더 동작가능한, 메모리 디바이스. - 제 13 항에 있어서, 상기 판독 펄스는 미리 결정된 전압 범위 내에서 시간에 대한 일정한 전압 증가율을 갖는, 메모리 디바이스.
- 제 16 항에 있어서, 상기 미리 결정된 전압 범위는 1보다 큰 비트의 데이터를 저장하는 상기 자체-선택 메모리 셀의 상기 임계 전압의 범위와 관련되는, 메모리 디바이스.
- 제 13 항에 있어서, 상기 판독 펄스는 복수의 지속시간을 포함하고, 상기 복수의 지속시간의 각 지속시간은 상기 복수의 전압의 일 전압씩과 관련되는, 메모리 디바이스.
- 제 13 항에 있어서, 상기 임계 전압은 상기 자체-선택 메모리 셀의 3개 이상의 임계 전압 분포 중 하나에 대응하며; 또한, 상기 판독 펄스의 상기 복수의 전압 중 일 전압은 상기 3개 이상의 임계 전압 분포 중 제1 임계 전압 분포의 최고 전압과 상기 3개 이상의 임계 전압 분포 중 제2 임계 전압 분포의 최저 전압 사이에 있는, 메모리 디바이스.
- 제 19 항에 있어서, 상기 3개 이상의 임계 전압 분포는 각각의 전압 범위에 대응하고, 상기 제1 임계 전압 분포 및 상기 제2 임계 전압 분포는 상기 각각의 전압 범위에 관하여 서로에 대해 연속적인, 메모리 디바이스.
- 제 13 항에 있어서, 상기 제어기는:
상기 자체-선택 메모리 셀의 상기 임계 전압에 적어도 부분적으로 기초하여 펄스 형상을 갖는 프로그래밍 펄스를 사용하여 상기 자체-선택 메모리 셀을 프로그램하도록 더 동작가능한, 메모리 디바이스. - 제 13 항에 있어서, 상기 제어기는:
제1 프로그래밍 펄스 및 상기 제1 프로그래밍 펄스와 상이한 전압을 갖는 제2 프로그래밍 펄스의 조합을 사용하여 상기 자체-선택 메모리 셀을 프로그래밍하도록 더 동작가능한, 메모리 디바이스. - 제 13 항에 있어서, 상기 메모리 어레이는 크로스-포인트 메모리 어레이를 포함하는, 메모리 디바이스.
- 방법으로서,
복수의 전압 및 단일 극성을 갖는 판독 펄스를 식별하는 단계 - 상기 판독 펄스는 복수의 지속시간을 포함하고, 상기 복수의 지속시간의 각 지속시간은 상기 복수의 전압의 각각의 전압과 관련됨 -;
상기 판독 펄스를 식별하는 것에 적어도 부분적으로 기초하여 자체-선택 메모리 셀에 상기 판독 펄스를 인가하는 단계;
상기 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 상기 자체-선택 메모리 셀의 임계 전압을 검출하는 단계; 및
상기 자체-선택 메모리 셀의 상기 임계 전압을 검출하는 것에 적어도 부분적으로 기초하여 2 이상의 비트의 데이터를 나타내는 상기 자체-선택 메모리 셀의 논리 상태를 결정하는 단계 - 상기 임계 전압은 상기 자체-선택 메모리 셀의 이온 농도의 분포에 의해 설정되고, 상기 임계 전압은 상기 자체-선택 메모리 셀의 3개 이상의 임계 전압 분포 중 하나에 대응하고, 상기 판독 펄스의 상기 복수의 전압 중 일 전압은 상기 3개 이상의 임계 전압 분포 중 제1 임계 전압 분포의 최고 전압과 상기 3개 이상의 임계 전압 분포 중 제2 임계 전압 분포의 최저 전압 사이에 있음 - 를 포함하는, 방법. - 제 1 항에 있어서, 상기 자체-선택 메모리 셀은 3차원 크로스-포인트 어레이에 포함되는, 방법.
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