KR20220166786A - 반도체 제조 방법 및 반도체 제조 장치 - Google Patents

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Abstract

처리의 효율이나 수율을 향상시킨 반도체 디바이스를 제조할 수 있는 반도체 제조 방법 또는 반도체 제조 장치를 제공하기 위해서, 전형 금속 원소를 포함하는 처리 대상의 막이 표면에 배치된 반도체 웨이퍼를 처리실 내에 배치하고, 상기 처리실 내에 루이스 염기성의 부분 분자 구조를 갖는 유기 화합물을 포함하는 유기 가스를 공급하면서 당해 가스를 상기 막에 흡착시킨 후에 상기 웨이퍼의 온도를 높여서 상기 막 표면에 유기 금속 착체를 형성하여 기화해서 탈리시키는 제 1 공정을 적어도 1 회 행한 후에, 상기 유기 화합물을 포함하는 유기 가스를 공급하면서 낮은 온도로 상기 가스를 상기 막 표면에 흡착시킨 후에 상기 가스의 공급을 정지하고 나서 상기 웨이퍼의 온도를 단계적으로 높여서 상기 막 표면에 형성된 유기 금속 착체를 기화해 탈리시키는 제 2 공정을 적어도 1 회 행하여 상기 처리 대상의 막을 에칭한다.

Description

반도체 제조 방법 및 반도체 제조 장치
본 발명은 반도체 제조 방법 및 반도체 제조 장치에 관한 것이다.
최첨단의 반도체 디바이스에 대한 소형화, 고속·고성능화, 전력절약화의 요구는, 점점 가속되고 있다. 특히 반도체 디바이스의 내부에서는, 다양한 새로운 재료의 채용이 진행되고 있으며, 이들 다종다양한 재료(도체막, 절연막)를 나노미터 레벨의 초고정밀도로, 소위 원자층 레벨에서 가공(성막 및 에칭)하는 것이 요구되고 있다.
이러한 원자층 레벨의 에칭을 실현하는 기술의 일례가, 특허문헌 1에 나타나는 바와 같이 종래부터 알려져 있다. 이 종래 기술에서는, 기판 상에 형성된 처리 대상의 막으로서의 Al2O3막이나 HfO2막, ZrO2막을 원자층 레벨의 초고정밀도로 가공하기 위해서, F(불소) 등의 할로겐을 함유하는 반응성 가스를 피가공막과 반응시켜서 불화물로 변환한 후, 추가로 배위자 교환제가 되는 유기 금속 화합물을 포함하는 가스를 공급해서 당해 불화물과 반응시켜서 휘발성을 갖는 유기 금속 착체 화합물로 변환해서 휘발 제거하고 있다. 보다 구체적으로는, Al2O3막의 경우에는, F 함유의 반응성 가스와 반응시켜서 AlFx(불화알루미늄물)로 변환하고, 배위자 교환제인 트리알킬알루미늄과 반응시켜서 Al(CH3)Fx-1로 변환하고, 200∼300℃의 가열 하에서 휘발 제거한다는 일련의 처리에 의해 Al2O3막을 원자층 레벨의 고정밀도한 에칭 가공을 행하는 것이, 특허문헌 1에 기재되어 있다.
일본국 특표2018-500767호 공보
본원 발명자는, 다종다양한 원소를 포함하는 재료를 나노미터 레벨 혹은 원자층 레벨의 고정밀 가공하는 기술을 검토했다. 특히, 다종의 재료가 다중으로 적층한 막 구조(다층막의 막 구조)에 적용 가능한 원자층 레벨의 에칭이라는 관점에서, 다양한 기술의 검토·검증을 진행시켜 왔다. 이러한 다종의 재료가 다중으로 적층한 다층막의 막 구조에 대해서는, 층간 확산의 방지라고 하는 관점에서는 비교적 저온으로 실시 가능한 에칭 기술이 필요해질 것으로 생각된다.
한편, 상기 특허문헌 1은 400℃ 이하에서 선택적인 에칭을 실현할 수 있는 기술을 개시하고 있으며, 이 점에서 유망한 기술로 보여진다. 그러나, 발명자들의 검토에 따르면, 다음의 점에 대해 고려가 부족해 있어 문제가 생기고 있었던 것이 판명되었다.
즉, 이 종래 기술에서는, 불소(F) 성분을 함유한 반응성 가스와, 배위자 교환제라고 하는 2종류의 다른 가스를 이용해서 Al2O3 등의 처리 대상의 막층과 반응시키기 때문에, 가스 공급 계통 및 그 제어가 복잡해지고, 에칭을 실행하기 위한 처리 장치(에칭 처리 장치)가 대형화·고액화되어 버린다고 하는 문제가 있다.
또한, 이 종래 기술에서는, F 함유의 반응성 가스에 의한 처리와, 배위자 교환제에 의한 처리 사이에는, 2종류의 가스가 혼합하는 것을 방지하기 위해 챔버 내의 가스 치환을 행하고 있으며, 이들 가스끼리가 챔버 내에서 혼합해서 반응하는 것을 억제하기 위한 기간이 필요하게 된다. 2종류의 가스가 각각 공급되어서 발생되는 처리의 공정에서는, 제 1 공정에서는 반응이 휴지한 상태에서 그 공정이 정지되며, 제 2 공정의 반응이 개시될 때까지의 동안, 제 1 가스 공급이 정지된다. 그리고, 제 2 가스 공급이 개시되어도 즉시 제 2 반응이 개시되지 않으며, 추가로 제 2 공정의 개시까지 시간을 요하게 되어 버린다.
이 때문에, 요구되는 에칭량을 달성하기까지의 처리에 요하는 시간이 길어지고, 결과적으로, 처리의 스루풋이 손상되어 버린다고 하는 문제도 있다.
또한, 배위자 교환제로서의 가스가 공급되어 생성된 휘발성을 갖는 유기 금속 착체 화합물은, 통상, 열적으로는 충분히 안정하지가 않다. 이 때문에, 처리 대상의 막 구조의 표면으로부터 휘발된 후에 챔버 밖으로 배출될 때까지의 동안에, 그 일부가 열분해되어 챔버 내에서 체류해 버리고, 이들은 미립자로 되어서 다시 기판의 표면에 재부착해서 이물로 되어, 처리의 수율이 손상되어 버릴 우려가 있었다.
본 발명은, 처리의 효율이나 수율을 향상시킨 반도체 디바이스를 제조할 수 있는 반도체 제조 방법 및 반도체 제조 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 대표적인 본 발명에 따른 본 발명의 반도체 제조 방법의 하나는,
전형 금속 원소를 포함하는 처리 대상의 막이 표면에 배치된 웨이퍼를 처리실 내에 배치하는 공정과, 상기 처리실 내에 루이스 염기성의 부분 분자 구조를 갖는 유기 화합물을 포함하는 유기 가스를 공급하는 공정과, 상기 웨이퍼의 온도를 상승시켜서 유지하는 공정을 구비하고,
상기 웨이퍼의 온도를 상승시켜서 유지하는 공정에 있어서, 상기 막과 상기 유기 화합물을 포함하는 유기 가스가 반응하여 형성된 유기 금속 착체의 막을 기화해서 탈리시키는 휘발 공정을 포함하는 것에 의해 달성된다.
또한 대표적인 본 발명에 따른 본 발명의 반도체 제조 장치의 하나는,
내부에 처리실을 갖는 용기와, 상기 처리실 내에 배치되어 전형 금속 원소를 포함하는 처리 대상의 막이 표면에 배치된 웨이퍼가 그 위에 배치되는 스테이지와, 루이스 염기성의 부분 분자 구조를 갖는 유기 화합물을 포함하는 유기 가스를 상기 처리실 내에 공급하는 처리 가스 공급 장치와, 상기 웨이퍼를 가열하는 가열 장치를 구비하는 반도체 제조 장치로서,
상기 유기 화합물을 포함하는 유기 가스의 공급 동작에 따라, 상기 웨이퍼의 온도를 상승시켜서 유지하도록 상기 가열 장치를 동작시키는 제어부를 갖는 것에 의해 달성된다.
본 발명에 따르면, 처리의 효율이나 수율을 향상시킨 반도체 디바이스를 제조할 수 있는 반도체 제조 방법 및 반도체 제조 장치를 제공할 수 있다. 상기한 것 이외의 과제, 구성 및 효과는, 이하의 실시형태의 설명에 의해 명백해진다.
도 1은 본 발명의 실시형태에 따른 반도체 제조 장치의 전체의 구성 개략을 모식적으로 나타내는 종단면도이다.
도 2는 도 1에 나타내는 실시형태에 따른 반도체 제조 장치가 웨이퍼 상에 미리 배치된 피처리막층을 처리하는 동작의 흐름을 나타내는 플로우차트이다.
도 3은 도 1에 나타내는 실시형태에 따른 반도체 제조 장치가 도 2에 나타내는 처리를 실시할 때의 시간의 추이에 대한 동작의 흐름을 모식적으로 나타내는 타임차트이다.
도 4는 도 1에 나타내는 실시형태에 따른 반도체 제조 장치가 도 2에 나타내는 처리를 실시할 때의 시간의 추이에 대한 동작의 흐름을 모식적으로 나타내는 타임차트이다.
도 5는 도 1에 나타내는 실시형태의 변형예에 따른 반도체 제조 장치가 실시하는 웨이퍼 상의 피처리막의 에칭 처리의 시간의 추이에 대한 동작의 흐름을 모식적으로 나타내는 타임차트이다.
도 6은 도 1 내지 5에 나타낸 본 발명의 실시형태 또는 변형예에서 처리용의 가스로서 사용되는 유기 가스의 분자 구조의 예를 모식적으로 나타내는 분자 구조식을 나타내는 도면이다.
발명자들은, 다종다양한 금속(천이 금속, 전형 금속)을 함유하는 여러 가지의 상태의 막(금속막, 산화막, 질화막)의 에칭이 진행되고 있는 동안의 반응 기구에 대해 다양한 관점에서 검증 및 재검토를 행하여, 루이스 염기적인 부분 분자 구조를 분자 내에 갖는 가스에 피에칭막을 노출시키는 것에 의해, 열안정성이 높으며, 또한, 고휘발성의 금속 착체가 1스텝으로 생성된다고 하는 현상을 찾아내고, 이 현상을 활용해서 고효율의 에칭을 실현할 수 있다는 지견을 얻었다.
루이스 염기적인 부분 분자 구조를 분자 내에 갖는 유기 화합물을 포함하는 유기 가스는, 그 루이스 염기 부분에 분자 밖으로 공여 가능한 비공유 전자쌍을 갖고 있다. 루이스 염기 부분은 피에칭막의 금속 원소의 양전하에 이 비공유 전자쌍을 공여함으로써, 전자공여+역공여형의 강고한 배위 결합을 형성해서 열적으로 안정한 착체 화합물을 형성한다. 본 실시형태에서는, 이러한 결합형으로 되는 특정한 분자 구조를 갖는 유기성 물질을 채용함으로써, 상기 종래 기술의 과제인 유기 금속 착체의 열적 불안정성을 해소할 수 있다.
또한, 이와 같이 하여 생성되는 열적으로 안정한 착체 화합물의 내부에서는, 피에칭막의 금속 원소의 양전하가, 에칭 가스 중에 포함되어 있는 루이스 염기적인 부분 분자 구조로부터 공여되는 비공유 전자쌍에 의해 전하적으로 중화된다. 이에 의해, 인접 분자간에 작용하는 정전적 인력이 소멸하여 휘발성(승화성)을 높일 수 있다. 또한, 루이스 염기적인 부분 분자 구조를 분자 내에 갖는 가스에 피에칭막을 노출시키는 것에 의해 고휘발성의 금속 착체가 생성된다. 이 공정에 의해, 반응 휴지 시간을 사이에 두고 복수의 공정을 실시하는 종래 기술과 비교하여, 소정의 양의 에칭을 단시간에 행할 수 있고, 처리의 효율이 향상된다.
[실시형태]
이하, 본 발명의 실시형태에 대해, 도 1 내지 도 6을 참조하면서 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능을 갖는 구성 요소에 대해서는, 동일한 부호를 부여하는 것에 의해 중복 설명을 생략하는 것으로 한다.
도 1은, 본 발명의 실시형태에 따른 반도체 제조 장치의 전체의 구성 개략을 모식적으로 나타내는 종단면도이다.
처리실(1)은, 원통형을 가진 금속제의 용기인 베이스 챔버(11)의 내측에 구성되며, 그 안에는 피처리 시료인 웨이퍼(2)(이하 웨이퍼(2)로 기재함)를 재치하기 위한 웨이퍼 스테이지(4)(이하, 스테이지(4)로 기재함)가 설치되어 있다. 본 실시형태에서는, ICP(Inductively Coupled Plasma: 유도 결합 플라스마) 방전 방식의 플라스마원을 이용하고 있으며, 구체적으로는 처리실(1)의 상방에는, 석영 챔버(12)와 ICP 코일(34) 및 고주파 전원(20)을 구비한 플라스마원이 설치되어 있다. 여기에서, ICP 코일(34)은, 석영 챔버(12)와 베이스 챔버(11) 사이에 배치되어 있다.
또한, 본원 발명은 반드시 ICP 플라스마를 사용하는 예에 한정되지는 않으며, 플라스마원을 생략한 최소 구성의 처리실에서도 실시 가능하다. 그러나, 본원 발명이 대상으로 하는 처리보다 전의 공정, 혹은 후의 공정에 있어서, ICP 플라스마를 이용한 프로세스, 예를 들면 원자층마다 정밀 제어하면서 재료 적층하는 ALD(Atomic Layer Deposition) 처리나, 플라스마를 이용한 ALE(Plasma Enhanced Atomic Layer Etching) 처리 등을 실시하는 경우가 많은 것을 감안하여, 도 1에 나타낸 바와 같은, ICP 플라스마원을 탑재한 장치 구성인 것이 바람직하다.
ICP 코일(34)에는, 플라스마 생성을 위한 고주파 전원(20)이 정합기(22)를 통해 접속되어 있으며, 그 고주파 전력의 주파수는 13.56MHz 등의, 수십MHz의 주파수대를 사용하는 것으로 한다. 석영 챔버(12)의 상부에는 천판(天板)(6)이 설치되어 있다. 천판(6)에는 샤워 플레이트(5)가 설치되어 있고, 그 하부에는 가스 분산판(17)이 설치되어 있다. 처리실(1) 내에 웨이퍼(2)의 처리를 위해 공급되는 가스(처리 가스)는, 가스 분산판(17)의 외주(外周)로부터 처리실(1) 내로 도입된다.
본 실시형태에서 사용하는 처리 가스는, 매스플로우 컨트롤러 제어부(51) 내에 배치되며, 가스종마다 설치된 매스플로우 컨트롤러(대표해서 50을 부여함)에 의해, 각 가스종마다 공급 유량이 조정 제어된다. 도 1에서는, Ar, O2, H2의 3종류의 처리 가스가 각각 대응하는 매스플로우 컨트롤러(50-1, 50-2, 50-3)에 의해 제어 공급되는 구성예를 예시하고 있다. 단, 여기에는 기재되어 있지 않은 다른 처리 가스, 예를 들면, 하이드로플루오로카본 CHFx나 클로로카본 CHClx 등의 할로겐계 유기 가스, CH4나 CH3OCH3 등의 비할로겐계 유기 가스 등을 각각에 적용하는 매스플로우 컨트롤러와 함께 사용하는 것도 문제 없다.
또한, 도 1의 매스플로우 컨트롤러 제어부(51)는, 웨이퍼(2)의 이면(裏面)과 웨이퍼(2)가 재치되는 스테이지(4)의 유전체막 상면 사이에 공급되는 He의 냉각 가스의 유량 조절을 행하는 매스플로우 컨트롤러(50-4)도 병설된 구성예이다. 다른 구성예로서, He의 유량 조절용의 매스플로우 컨트롤러 제어부를 별도로 마련하는 구성이어도 상관없다.
본 실시형태에서는, 처리 가스의 적어도 일부에는, 액체 원료를 유기 가스 기화 공급기(처리 가스 공급 장치)(47)를 이용하여 기화시킨 유기 가스가 사용된다. 액체 원료로서는, 상온에서 액체인 경우뿐만아니라, 고체를 융해 액화, 혹은 용매 등에 용해하여 용해 액화한 액화 원료여도 된다. 고체를 융해 액화하여 이루어지는 액화 원료의 경우에는, 무화기를 사용해서 극미세 입자화시키면 용이하게 기화시킬 수 있고, 고농도 증기를 이용하기 쉽다. 또한, 용매 등에 용해하여 용해 액화하여 이루어지는 액화 원료의 경우에는, 기화 후의 압력은 당해 원료의 증기압과 용매의 증기압의 합이며, 역으로 말하면, 용해 액화에 의해 처리 가스 중의 유효 성분의 공급 농도의 조정이 용이해진다.
유기 가스 기화 공급기(47)의 내부에는 액체 원료인 약액(44)을 수납하는 탱크(45)가 있으며, 탱크(45)의 주위에 설치된 히터(46)에 의해 약액(44)이 가열되어, 탱크(45) 상부에 약액(44)의 증기가 가득찬다. 약액(44)은, 웨이퍼(2) 상에 형성되어 있는 Al2O3를 함유하는 막을, 열적으로 안정하면서, 또한, 휘발성의 유기 금속 착체로 변환하기 위한 성분인 루이스 염기적인 부분 분자 구조를 분자 내에 갖는 유기 화합물을 포함하는 유기 가스 원료가 되는 액체이다. 약액(44)의 증기는 매스플로우 컨트롤러(50-5)에서 소망의 유량, 속도가 되도록 제어되면서, 처리실(1) 내에 주입된다.
약액(44)의 증기가 처리실(1) 내에 도입되지 않는 동안, 밸브(53) 및 밸브(54)를 닫아서 처리실(1)로부터 차단한다. 또한 약액(44)의 증기를 흘려보내는 배관은, 필요에 따라, 그 내벽 표면에서 약액(44)의 증기가 응축·결로되지 않도록 배관을 가열 혹은 보온하고, 또한 필요에 따라, 약액(44)의 증기가 처리실(1) 내에 도입되지 않는 동안에는 가온한 퍼지 가스를, 약액(44)의 증기를 흘려보내는 배관 내에 유통시켜 둔다. 또한, 적절하게, 매스플로우 컨트롤러(50-5)와 처리실(1) 사이의 배관의 온도 및 압력을 모니터하는 것을 통해 증기가 응축·결로되는 예조를 검지하고, 필요에 따라 가온 조건을 조정하면 된다.
또한, 약액(44)의 증기를 흘려보내는 배관 내벽 표면에, 약액(44)의 증기 유기 가스의 분자가 흡착·흡장하여 배관이 부식되는 것을 피하기 위해서, 매스플로우 컨트롤러(50-5)로부터 처리실(1)에 약액(44)의 증기를 공급하는 처리가 종료된 후에는, Ar 등의 불활성 가스 혹은 약액(44)을 용해 가능한 용매 등의 증기를, 약액(44)의 증기를 흘려보내는 배관 내에 유통시켜서 잔류 가스를 몰아내는 가스 퍼지의 기구(도시하지 않음)와, 가스 퍼지 후에 당해 배관 내를 진공으로 유지하기 위한 기구(도시하지 않음)도 설치되어 있다. 이들 기구(가스 퍼지 기구 및 진공 기구)에 의해, 만일, 당해 배관 내에 약액(44)의 증기가 응축·결로되었을 경우에도, 다음의 웨이퍼의 처리에 대한 악영향을 최소화할 수 있다.
처리실(1)의 하부는 처리실을 감압하기 위해서, 진공 배기 배관(16)에 의해, 배기 기구(15)에 접속되어 있다. 배기 기구(15)는, 예를 들면, 터보 분자 펌프나 메커니컬 부스터 펌프나 드라이 펌프로 구성되는 것으로 한다. 또한, 배기 유로 내에 있어서 가로지르는 방향으로 축을 가지고 배치되어 축 둘레로 회전하는 복수매의 판 형상의 플랩이나, 배기 유로 내부를 그 축 방향을 가로질러서 이동하는 판 부재로 구성된 조압(調壓) 기구(14)가, 배기 기구(15)의 상류측에 설치되어 있다. 조압 기구(14)는, 배기 기구(15)의 동작에 의해 처리실(1) 내로부터 배출되는 내부의 가스나 플라스마(10)의 입자의 유량을, 진공 배기 배관(16)의 축 방향에 수직한 면에서의 단면적인 유로 단면적을 증감시켜서 조절하여, 처리실(1)이나 방전 영역(3)의 압력을 조정할 수 있다.
본 실시형태의 IR 램프 유닛은 가열 장치를 구성하고, 스테이지(4)의 상면 상방에서 링 형상으로 배치된 IR 램프(62), IR 램프(62)의 상방에서 이것을 덮어 배치되어 IR 램프(62)로부터 방사되는 가시광 및 적외선의 파장 영역을 포함하는 전자파를 반사하는 반사판(63), 및 광 투과창(74)을 구비하고 있다. 본 실시형태에서는, IR 램프(62) 및 반사판(63)의 상대적인 위치를 최적화함으로써 재치면에 얹어진 웨이퍼(2) 표면에서의 조도(照度)의 불균일이 억제된다. 또한, 조도의 불균일을 저감하기 위해서, 광 투과창(74)의 적어도 일부에 대해서, 마이크로 렌즈 어레이 광학계(도시하지 않음)가 배치되어 있어도 된다.
본 실시형태의 IR 램프(62)는, 베이스 챔버(11) 또는 원통형을 가진 스테이지(4)의 상하 방향의 중심축의 주위에, 동심 형상 또는 나선 형상으로 배치된 다중의 원관(円管) 형상의 램프가 사용되지만, 처리에 적합한 웨이퍼(2)의 가열이 실현 가능하다면, 다른 구성이어도 된다. 또한, IR 램프(62)로부터 방사되는 전자파는, 가시광의 영역 내지 적외광의 영역의 파장의 광을 주로 하는 전자파를 방출하는 것으로 한다. 여기에서는 이러한 광을 IR 광이라고 부른다.
도 1에 나타낸 구성에서는, IR 램프(62)로서 직경이 서로 다른 3주(周)분의 IR 램프(62-1, 62-2, 62-3)가 동축으로 설치되어 있는 예를 나타냈지만, 2주 혹은 4주 이상 등 설치수는 임의이다. 또한, IR 램프(62)의 상방에는 IR 광을 하방을 향해서 반사하기 위한 반사판(63)이 설치되어 있다.
IR 램프(62)에는 IR 램프용 전원(64)이 접속되어 있고, 그 도중에는, 고주파 전원(20)에서 발생하는 플라스마 생성용의 고주파 전력의 노이즈가 IR 램프용 전원(64)에 유입되지 않도록 하기 위한 고주파 컷 필터(미도시)가 설치되어 있다. 또한, IR 램프(62-1, 62-2, 62-3)에 공급하는 전력을, 서로 독립적으로 제어할 수 있는 기능이 IR 램프용 전원(64)에는 부여되어 있고, 그것에 의해 웨이퍼(2)를 가열하기 때문에 생성되는 전자파의 조사량의 직경 방향 분포를 조절할 수 있도록 되어 있다.
IR 램프 유닛의 중앙에는, 매스플로우 컨트롤러(50)(50-1∼50-3 및 50-5)로부터 공급되는 처리 가스를 석영 챔버(12)의 하방에 있는 처리실(1)의 측에 흘려보내기 위한, 가스 유로(75)가 배치되어 있다. 이 가스 유로(75)에는, 석영 챔버(12)에서 발생시킨 플라스마의 성분 중에서 이온이나 전자를 차폐하고, 중성 가스나 중성 라디칼만을 투과시키기 위한, 복수의 관통 구멍이 마련된 슬릿판(이온 차폐판)(78)이 배치되어 있다.
석영 챔버(12) 내부의 방전 영역(3) 안에 플라스마가 형성되지 않을 경우에는, 매스플로우 컨트롤러(50)(50-1∼50-3 및 50-5)로부터 석영 챔버(12) 내부로 공급되는 처리 가스로서, 이온이나 전자가 포함되지 않는, 소위 중성 가스를 사용한다. 이 경우에는, 슬릿판(78)은, 가스 유로(75)로부터 처리실(1) 내부로 유입되는 처리 가스의 흐름을 소정의 개소(箇所)의 관통 구멍을 통과시키는 것에 의해 정류하는 정류판으로서 기능한다.
또한, 관통 구멍의 치수나 배치는, 매스플로우 컨트롤러(50)(50-1∼50-3 및 50-5)로부터 공급되는 처리 가스가 관통 구멍을 통과할 때에, 처리 가스를 처리에 적합한 온도로 예열할 수 있도록 적절하게 배치되어 있다. 또한, 슬릿판(78)은, 상기 예열 기능을 발휘할 수 있도록, 투광성을 가진 광 투과창(74)의 중앙부에서, 일체로 형성된 원통형 부분에 둘러싸여진 가스 유로(75) 내에서 상하 방향의 적절한 높이 위치에 배치되어, 원통형부를 통해 IR 램프 유닛으로부터의 IR 광을 조사 가능하다.
스테이지(4)에는, 스테이지(4)를 냉각하기 위한 냉매의 유로(39)가 내부에 형성되어 있고, 유로(39)에는 칠러(38)에 의해 냉매가 순환 공급되도록 되어 있다. 또한, 웨이퍼(2)를 정전 흡착에 의해 스테이지(4)에 고정하기 위해, 판 형상의 전극판인 정전 흡착용 전극(30)이 스테이지(4)에 메워넣어져 있고, 각각에 정전 흡착용의 DC(Direct Current: 직류) 전원(31)이 접속되어 있다.
또한, 웨이퍼(2)를 효율적으로 냉각하기 위해서, 스테이지(4)에 재치된 웨이퍼(2)의 이면과 스테이지(4) 사이에, 개폐하는 밸브가 그 위에 배치된 공급 경로를 통해서 매스플로우 컨트롤러(50-4)에 의해 유량, 속도가 적절하게 조절된 He 가스를 공급할 수 있도록 되어 있다. He 가스는, 공급 경로와 연통해서 연결된 스테이지(4) 내부의 통로를 지나, 웨이퍼(2)가 얹어지는 스테이지(4) 상면에 배치된 개구로부터 웨이퍼(2)의 이면과 스테이지(4) 상면 사이의 극간(隙間)에 도입되어, 웨이퍼(2)와 스테이지(4) 및 내부의 유로(39)를 흐르는 냉매 사이의 열전달을 촉진한다.
또한, 정전 흡착용 전극(30)을 작동시켜서 웨이퍼(2)를 정전 흡착한 채로 가열이나 냉각을 행했을 때에, 웨이퍼(2)와 스테이지(4)를 구성하는 부재 사이의 열팽창율의 차이에 기인해서 웨이퍼(2)의 이면이 마찰되어 손상되거나 진애(塵埃)가 생기거나 하는 것을 억제하기 위해서, 스테이지(4) 상면의 웨이퍼(2)가 얹어지는 재치면은 폴리이미드 등의 수지로 코팅되어 있다. 또한, 스테이지(4)의 적어도 웨이퍼 재치면에 실시하는 코팅은, 매스플로우 컨트롤러(50-1, 50-2, 50-3, 50-5)를 거쳐서 공급되는 처리 가스 혹은 그 플라스마에 의해, 스테이지(4)가 부식되거나 변질되거나 하는 것도 억제한다.
또한, 스테이지(4)의 내부에는, 스테이지(4)의 온도를 측정하기 위한 열전쌍(70)이 설치되어 있고, 이 열전쌍은 열전쌍 온도계(71)에 접속되어 있다.
또한, 웨이퍼(2)의 온도를 측정하기 위한 광파이버(92-1, 92-2)가, 스테이지(4)에 재치된 웨이퍼(2)의 중심부 부근, 웨이퍼(2)의 직경 방향 미들(middle) 부근, 웨이퍼(2)의 외주 부근의 3개소에 설치되어 있다. 광파이버(92-1)는, 외부 IR 광원(93)으로부터의 IR 광을 웨이퍼(2)의 이면에까지 유도해서 웨이퍼(2)의 이면에 조사한다. 한편, 광파이버(92-2)는, 광파이버(92-1)에 의해 조사된 IR 광 중 웨이퍼(2)에서 투과·반사된 IR 광을 모아서 분광기(96)에 전송한다.
외부 IR 광원(93)에서 생성된 외부 IR 광은, 광로를 온/오프시키기 위한 광로 스위치(94)에 전송된다. 그 후, 광분배기(95)에서 복수(도 2의 경우는 3개로 분기)로 분기된 광로에 분배된 외부 IR 광은, 3계통의 광파이버(92-1)를 통해서 웨이퍼(2)의 이면측의 각각의 위치에 조사된다.
웨이퍼(2)에서 흡수·반사된 외부 IR 광은, 광파이버(92-2)에 의해 분광기(96)에 전송되고, 검출기(97)에서 스펙트럼 강도의 파장 의존성의 데이터를 얻는다. 그리고 얻어진 스펙트럼 강도의 파장 의존성의 데이터는 제어부(40)의 연산부(41)에 보내져서, 흡수 파장이 산출되고, 이것을 기준으로 웨이퍼(2)의 온도를 구할 수 있다. 또한, 광파이버(92-2)의 도중에는 광멀티플렉서(98)가 설치되어 있고, 분광 계측하는 광에 대하여, 웨이퍼 중심, 웨이퍼 미들, 웨이퍼 외주의 어느 계측점에 있어서의 광을 분광 계측할지를 전환할 수 있도록 되어 있다. 이에 의해 연산부에서는, 웨이퍼 중심, 웨이퍼 미들, 웨이퍼 외주마다의 각각의 온도를 구할 수 있다.
도 1에 있어서, 부호 60은 석영 챔버(12)를 덮는 용기를 나타내고, 부호 81은 스테이지(4)와 베이스 챔버(11)의 저면 사이를 진공 봉지(封止)하기 위한 O링을 나타내고 있다.
제어부(40)는, 고주파 전원(20)으로부터 ICP 코일(34)로의 고주파 전력 공급의 온/오프를 제어하며, 또한, 매스플로우 컨트롤러 제어부(51)를 제어해서, 각각의 매스플로우 컨트롤러(50)로부터 석영 챔버(12)의 내부로 공급하는 가스의 종류 및 유량을 조정한다. 이 상태에서 제어부(40)는 추가로 배기 기구(15)를 작동시킴과 함께 조압 기구(14)를 제어해서, 처리실(1)의 내부가 소망의 압력으로 되도록 조정한다.
또한, 제어부(40)는, 정전 흡착용의 DC 전원(31)을 작동시켜서 웨이퍼(2)를 스테이지(4)에 정전 흡착시키고, He 가스를 웨이퍼(2)와 스테이지(4) 사이에 공급하는 매스플로우 컨트롤러(50-4)를 작동시킨다. 이러한 상태에서, 제어부(40)는, 열전쌍 온도계(71)에서 측정한 스테이지(4)의 내부의 온도, 및 검출기(97)에서 계측한 웨이퍼(2)의 중심부 부근, 반경 방향 미들부 부근, 외주 부근의 스펙트럼 강도 정보에 의거하여 연산부(41)에서 구한 웨이퍼(2)의 온도 분포 정보에 의거해서, 웨이퍼(2)의 온도가 소정의 온도 범위로 되도록 IR 램프용 전원(64), 칠러(38)를 제어한다.
다음으로, 도 2 내지 도 5를 사용해서, 본 실시형태의 반도체 제조 장치가 웨이퍼(2)를 처리하는 흐름을 설명한다. 도 2는, 도 1에 나타내는 실시형태에 따른 반도체 제조 장치가 웨이퍼 상에 미리 배치된 처리 대상의 막층을 처리하는 동작의 흐름을 나타내는 플로우차트이다. 특히 본 예에서는, 처리 대상의 막층으로서 Al2O3 등의 전형 금속 원소(Si나 C 등 4가 원소 이외의 전형 금속 원소)를 함유하는 막을 에칭하는 처리에 대해서 설명한다. 또한, 당해 처리에 따른 반도체 제조 장치(100)의 각 공정에서 실시되는 처리실(1) 내에의 처리 가스의 도입이나, IR 램프(62)의 IR 파장역의 것을 포함하는 전자장의 조사에 의한 웨이퍼(2)의 가열 등의 동작은, 제어부(40)에 의해서 제어된다.
이하, 웨이퍼(2) 상면에 배치된 처리 대상의 막층을 처리하는 각 공정에 대해서 설명한다.
본 실시형태에서는, 도 1에는 도시하고 있지 않은 베이스 챔버(11)의 원통형의 측벽에 연결된 다른 진공 용기인 진공 반송 용기 내부의 공간 내에, 복수의 암(arm)을 구비한 반송용 로봇이 설치되어 있다. 웨이퍼(2)의 에칭 처리를 개시하기 전의 단계로서, 반송용 로봇 암 선단의 핸드 상에 유지된 웨이퍼(2)가, 진공 반송 용기 내의 당해 반송용의 공간 내를 통해서 반송되어, 처리실 내외를 관통하는 게이트를 지나, 처리실(1) 내에 도입된다. 스테이지(4) 상면 상방에서 지지되어 있는 웨이퍼(2)는, 스테이지(4)에 전달된다.
스테이지(4)에 전달된 웨이퍼(2)는, 스테이지(4) 상에 흡착 유지된다. 즉, 스테이지(4)의 상면에 배치되어, 웨이퍼(2)의 재치면을 구성하는 산화알루미늄이나 산화이트륨을 포함하는 유전체제의 막 상에 유지된 웨이퍼(2)는, 유전체제의 막 내에 배치된 텅스텐 등 금속제의 막에 공급된 직류 전력에 의해 발생된 정전기력에 의한 막 상면의 파지(把持)력에 의해 흡착 고정된다.
웨이퍼(2)의 표면에는 소망의 패턴 형상으로 가공된 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막 표면이 미리 성막되어 있고, 그 일부가 노출된 상태로 되어 있다. 피처리막은, PVD(물리적 기상 성장: Physical Vapor Deposition)법, ALD(원자층 퇴적: Atomic Layer Deposition)법, CVD(화학적 기상 성장: Chemical Vapor Deposition)법 등을 사용하여 소망 막두께가 되도록 성막되지만, 소망 패턴 형상이 되도록 포토리소그래피 기술을 사용해서 가공되어 있는 경우도 있다.
본 실시형태의 반도체 제조 장치(100)에서는, 처리 대상의 막층의 표면의 노출된 부분을 선택적인 에칭에 의해 제거한다. 이 선택 에칭 시에, 이하에 설명하는 바와 같은 플라스마를 이용하지 않는 드라이 에칭 기술을 적용하는 것을 특징으로 한다.
스테이지(4) 상에 웨이퍼(2)가 흡착되어 유지된 상태에서, 웨이퍼(2)와 스테이지(4) 사이의 극간에 매스플로우 컨트롤러(50-4)에 의해서 유량 제어된 He의 냉각 가스가 스테이지(4)의 개구부로부터 도입되어서, 양자 사이의 열전달이 촉진되어 웨이퍼(2)의 온도가 조절된다.
웨이퍼(2)를 스테이지(4) 상에 흡착 유지시킨 후, 처리실(1)의 내부를 감압하여 웨이퍼(2)를 가열한다. 웨이퍼(2)가 가열되어 승온됨으로써, 웨이퍼(2)의 표면에 흡착되어 있는 기체(수증기 등)나 이물이 탈리된다. 웨이퍼(2)의 표면에 흡착되어 있는 가스 성분이 충분히 탈리된 것이 확인되면, 처리실(1) 내부를 감압한 상태로 유지한 채, 웨이퍼(2)의 가열을 정지하고 웨이퍼(2)의 냉각을 개시한다. 이 공정에 있어서 가열이나 냉각은 공지의 수단을 이용할 수 있으며, 예를 들면 스테이지(4) 내부에 배치된 히터로부터의 열전도나 램프로부터 방사된 광의 복사에 의한 것 등 공지의 수단을 이용할 수 있다.
이들 이외의 수단, 예를 들면, 처리실(1) 내에 형성한 플라스마에 의한 표면의 회화(灰化)(애싱)나 클리닝 등을 이용해서 웨이퍼(2)에 부착된 이물을 제거해도 된다. 또한, 웨이퍼(2)의 표면이 충분히 청정하고 흡착·부착물 등이 없는 것이 확실한 경우 등, 이 웨이퍼 가열 공정은 생략해도 되지만, 처리실(1)을 웜업(warm up)한다는 관점에서, 실시하는 것이 바람직하다.
본 실시형태의 스테이지(4)는 스테이지(4)의 온도를 측정하기 위한 열전쌍(70)을 내장하고 있으며, 이 열전쌍(70)으로부터의 신호는 열전쌍 온도계(71)에 의해 온도 정보로 변환되어, 그 지시하는 온도가, 미리 정해진 소정의 온도에 도달했는지의 여부가, 제어부(40)에 의해 판정된다. 본 실시형태에서는, 제 1 온도(상세한 것은 후술)에 도달한 것이 판정되면, 웨이퍼(2)의 피처리막에 대한 에칭 가공 처리가 개시된다.
웨이퍼(2)의 온도가 저하해서 미리 정해진 제 1 온도 혹은 그 이하에 도달한 것이 제어부(40)에서 판정되면, 도 2에 나타내진 플로우차트에 따라 웨이퍼(2)의 처리가 행해진다. 또한, 웨이퍼(2) 처리의 개시 전, 예를 들면 처리실(1) 내에 반입되기 전에, 웨이퍼(2)의 처리 대상의 막을 처리할 때의 가스의 종류나 유량, 처리실(1) 내의 압력 등의 처리의 조건, 소위 처리의 레시피가 제어부(40)에서 검출된다.
예를 들면, 제어부(40)는, 웨이퍼(2)의 각인 등을 판독하는 등의 방법으로 각 웨이퍼(2)의 ID 번호를 취득하고, 그 ID 번호를 이용하여, 도시하지 않은 네트워크 등 통신용의 설비를 통해서 생산 관리 데이터베이스로부터 대응하는 데이터를 참조할 수 있다. 이 데이터 참조에 의해, 당해 ID 번호에 대응하는 웨이퍼(2)의 처리의 이력이나 에칭 처리의 대상이 되는 피처리막의 조성이나 두께, 형상, 당해 대상의 피처리막을 에칭하는 양(목표로 하는 나머지 막두께, 에칭하는 깊이)이나 에칭의 종점의 조건 등의 데이터를 취득하고, 웨이퍼(2)에 실시하는 처리의 양에 따라, 그 다음에 행하는 복수의 처리의 스텝의 흐름(플로우)을 선택할 수 있다.
예를 들면, 웨이퍼(2)에 실시하는 처리가, 피처리막을 그 개시 전의 두께(초기의 두께)로부터 소정의 나머지 두께까지 에칭하는 처리의 양(에칭 깊이)이 소정의 크기(δ0)인 임계값, 예를 들면, 0.5㎚보다 작은 0.2㎚의 Al2O3막을 제거하는 에칭 처리인 것이 제어부(40)에 의해 판정된 것으로 한다. 이러한 경우, 제어부(40)는, 알루미늄(3+) 및 산소(2-)의 이온 반경은 각각 약 0.5옹스트롬, 약 1.3옹스트롬이기 때문에, 원자 또는 분자층 거의 1층분의 Al2O3를 제거하는 처리를 실행하는 것으로 결정한다. 또한 제어부(40)는, 도 2의 스텝 S102에 있어서 「가공 잔량≤임계값」으로 판정된 후에 이행하는 공정A의 플로우(S103A→S104A→S105A→S106A→S107A)에 따라서, 막의 처리를 실시하도록 반도체 제조 장치(100)를 구성하는 각부에 그 동작을 조절 제어하는 신호를 발신한다.
한편, 제어부(40)에 의해, 웨이퍼(2)에 대한 처리가 Al2O3막을 상기 소정의 임계값을 초과한 값, 예를 들면 5㎚ 두께만큼 에칭 제거하는 처리인 것으로 판정되었을 경우에는, 10층분 이상, 20층 가까운 Al2O3층을 제거하지 않으면 안 된다. 이러한 경우, 상기의 1층씩 에칭할 경우에는 당해 처리를 10회 이상 반복하게 되고, 처리의 시간이 n배로 커져서 생산성이 손상되어버릴 우려가 있다.
그래서, 본 실시형태에서는, 상기의 경우에는, 스텝 S102에 있어서의 복수층(예를 들면 7∼8층 혹은 그 이상)을 모아서 제거하고, 그 후에 남은 막층을 1층씩 제거하는 처리를 행한다. 본 실시형태에서는, 이러한 경우에 도 2의 스텝 S102에 있어서 「가공 잔량>임계값」으로 판정된 후로 이행하는 공정B의 플로우(S103B→S104B→S105B→S106B)에 따라서, 처리 대상의 막을 적어도 1 회 실시해서 처리한 후, 공정A의 플로우(S103A→S104A→S105A→S106A→S107A)를 실시하고, 공정B의 플로우와 공정A의 플로우의 합계로 Al2O3막을 5㎚ 두께로 제거한다.
도 2의 플로우차트에 대해서, 구체적으로 설명한다.
최초의 스텝 S101은, 웨이퍼(2)의 상면에 미리 형성된 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막에 대해서, 에칭되어야 할 나머지 막두께를 판정하는 스텝이다. 본 스텝에서는, 피처리막에 대하여 웨이퍼(2)가 반입되고 나서 처음으로 에칭 처리를 실시하는 경우, 및 이미 에칭 처리가 실시되어 있을 경우의 양쪽의 경우에 있어서, 당해 웨이퍼(2)를 이용해서 제조되는 반도체 디바이스의 설계, 사양의 값을 적절하게 참조하여, 피처리막의 나머지 막두께(이하, 가공 잔량)가 제어부(40)에 있어서 판정된다.
제어부(40)의 연산부(41)는, 내부에 배치된 기억 장치에 저장된 소프트웨어를 판독하고, 이것에 기재된 알고리즘에 따라, 처리실(1)에 반입되기 전의 당해 웨이퍼(2)에 실시된 처리에 의한 누적의 가공의 양(누적 가공량)의 값과, 처리실(1)에 반입된 후에 실시된 처리에 의한 누적 가공량을 산출하고, 웨이퍼(2)를 이용하여 제조되는 반도체 디바이스의 설계, 사양의 값에 의거해서 추가의 가공이 필요한지의 여부를 판정한다.
즉, 제어부(40)에 의해 가공 잔량이 0, 또는 미리 정해져 가공 잔량이 0으로 간주할 수 있는 정도로 충분히 작은 것으로 간주되는 값보다 작다고 판정되었을 경우에는, 처리 대상의 막에 대하여 본 실시형태에 의한 처리를 종료한다. 필요에 따라, 본 실시형태에 따르지 않는 처리, 예를 들면, ICP 플라스마를 이용하는 RIE 에칭을 행해도 된다.
스텝 S101에서, 제어부(40)에 의해 가공 잔량이 0 혹은 충분히 작은 값보다 크다고 판정되었을 경우에는, 플로우는 다음 스텝 S102로 이행한다. 스텝 S102에서는, 제어부(40)에 의해 가공 잔량이 소정의 임계값(δ0)과 비교되어, 소정의 임계값(δ0)보다 많은지 적은지(큰지 작은지)가 판정된다. 임계값(δ0)보다 많다고 판정되었을 경우에는 플로우는 스텝 S103B로 이행하고, 임계값(δ0)과 같거나 적다고 판정되었을 경우에는 플로우는 스텝 S103A로 이행한다.
본 실시형태에 따른 반도체 제조 장치(100)에 있어서 처리실(1)에 반송된 웨이퍼(2)에 대하여 도 2에 흐름이 나타내진 처리가 적어도 1 회 실시된 결과로서의 누적 가공량은, 스텝 S102∼스텝 S109로 이루어지는 1그룹의 처리 사이클의 누적 횟수와, 미리 취득된 당해 처리 사이클 1 회당의 가공량(가공 레이트)으로부터 간이적으로 구할 수 있다. 혹은, 당해 누적 가공량은 웨이퍼(2)의 표면 분석이나 막두께 모니터링 장치(도시하지 않음)의 출력 결과, 가공 형상이나 표면 거칠기 등을 검출한 결과나, 이들의 조합을 사용하여 누적 가공량을 구할 수도 있지만, 필요에 따라, 사이클 가공 레이트로부터의 간이적으로 산출된 누적 가공량을 수정하거나 보정하는 것이 바람직하다.
스텝 S102에서 제어부(40)에 의해 가공 잔량이 소정의 임계값보다 크다고 판정되었을 경우에는, 스텝 S103B로 이행하고, 이후 스텝 S105B까지의 공정(공정B)이 실시된다. 한편, 스텝 S102에서 제어부(40)에 의해 가공 잔량이 소정의 임계값과 같거나 작다고 판정되었을 경우에는, 스텝 S103A로 이행하고, 이후 스텝107A까지의 플로우의 공정(공정A)이 실시된다. 이들 스텝에서는, 처리 대상의 막의 에칭 처리가 실시되어 나머지 막두께가 저감된다.
다음으로, 도 2와 함께 도 3 또는 도 4를 참조해서, 본 실시형태의 반도체 제조 장치(100)가 실시하는 웨이퍼(2)의 처리의 흐름을, 공정A 및 공정B의 조작의 흐름과 함께 설명한다. 도 3 및 4는, 도 1에 나타내는 반도체 제조 장치(100)가 도 2에 나타내는 웨이퍼(2) 상의 피처리막의 에칭 처리를 실시할 때의 시간의 추이에 대한 동작의 흐름을 모식적으로 나타내는 타임차트이다.
특히, 도 3, 4에 나타내진 것은, 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막을 반도체 제조 장치(100)에서 에칭할 때의 타임차트이며, 도 3은 스텝 S102에 있어서 「가공 잔량>임계값」의 경우에 실시되는 공정B, 도 4는 「가공 잔량≤임계값」의 경우에 실시되는 공정A의 전형적인 예이다. 이들 도면은, 본 실시형태의 에칭 처리 중의 웨이퍼(2)의 온도, 가스 공급 및 배기의 동작을 모식적으로 나타낸 것이며, 실제로 발생하는 온도, 온도 구배나 필요한 제어 시간은 피에칭재, 착체화재의 종류, 반도체 디바이스의 구조 등에 의존하여 서로 다른 경우가 있다.
상술한 바와 같이, 스테이지(4)의 내부에는, 스테이지(4)의 온도를 측정하기 위한 열전쌍(70)이나 웨이퍼 온도를 검지하기 위한 광파이버(92) 등이 복수 개소에 배치되어 있고, 각각 대응하는 열전쌍 온도계(71)나 검출기(97) 등에 접속되어 있다. 단, 웨이퍼(2)나 웨이퍼 스테이지(4)의 온도를 적절하게 계측하기 위한 수단이면, 측온 수단으로서 대체 가능하다. 이들 측온 수단에 의해 얻어진 신호에 의거하여, 스테이지(4)가 미리 정해진 소정의 온도, 예를 들면 제 1 온도에 도달한 것이 제어부(40)에 의해 검출되면, 웨이퍼(2)의 피처리막을 에칭하는 처리의 하나의 사이클이 종료된다.
스텝 S102의 판정 결과가 「가공 잔량>임계값」으로 되었을 경우에는, 스텝 S103B로 이행하고, 제어부(40)의 제어에 의해 탱크(45)에 모인 약액(44)의 증기의 공급이 개시된다. 약액(44)의 증기는, 처리실(1) 내부에 재치된 웨이퍼(2)에 형성되는 반도체 디바이스 내의 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막을, 휘발성을 갖는 유기 금속 착체로 변환하기 위한 성분이며, 루이스 염기적인 부분 분자 구조를 분자 내에 갖는 유기 화합물을 포함하는 에칭 처리의 유기 가스이다. 탱크(45)에 모인 약액(44)의 증기로부터 얻어진 당해 유기 가스는, 가스 공급의 매스플로우 컨트롤러(50-5)에 의해 유량 또는 속도가 처리에 적합한 범위 내의 값이 되도록 조절되어서 공급된다.
또한, 이 유기 가스는, 피처리막과 반응하여 유기 금속 착체로 변화시키는 가스이므로, 이하, 착체화 가스라고도 호칭한다. 본 실시형태에서는, 당해 착체화 가스의 공급 조건(공급량, 공급 압력, 공급 시간, 가스 온도 등)이나 착체화 가스의 종류는, 당해 반도체 디바이스 내의 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막의 원소 조성, 형상, 막두께나 당해 피처리막을 포함하는 막 구조의 형상이나 치수를 고려해서 미리 선택되어, 제어부(40)의 기억 장치 내에 저장된 소프트웨어에 기재된 알고리즘에 따라 선택된다. 또한, 그 공급은 제어부(40)가 기억 장치 내에 저장된 소프트웨어에 기재된 알고리즘에 따라 선택하고, 지령 신호로서 가스 공급의 매스플로우 컨트롤러(50-5) 등에 발신한다.
스텝 S103B는, 웨이퍼(2)에 형성되는 반도체 디바이스 내의 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막의 표면에 착체화 가스 분자의 물리 흡착층을 형성시키는 공정이다. 이 공정은, 웨이퍼(2)의 온도를 착체화 가스의 비점과 동등하거나 그보다 낮은 온도 범위로 유지해서 실시된다.
또한, 본 실시형태에서는, 소망의 정밀도와 양을 고려하여 선택된 에칭할 필요 최소한의 층수의 물리 흡착층이 형성되었다고 판정되었을 경우에는, 스텝 S103B의 공정은 종료되는 것이며, 장시간 계속될 필요는 없다. 물리 흡착층이 형성되었다고 판정된 후에도 계속될 경우에는, 착체화 가스가 소비된다. 피가공 시료의 소망의 범위를 필요 최소한의 수층 정도의 물리 흡착층이 피복될 때까지의 시간은, 처리 대상의 막 구조의 형상이나 목표의 가공 후의 형상 등에도 의존하므로, 반도체 디바이스를 제조하는 양산의 공정의 개시 전에 미리 실험이나 시험 등의 결과에 의거해서 안전 여유도를 포함한 값으로 설정하는 것이 바람직하다.
스텝 S103B에 있어서 소정의 착체화 가스를 공급한 후, 스텝 S104B로 이행하고, 제어부(40)의 제어에 의해, 착체화 가스의 공급이 계속되고 있는 상태에서 IR 램프(62)에 IR 램프용 전원(64)으로부터 전력을 공급하여 적외선의 파장 영역을 포함하는 전자파를 방사시켜, 웨이퍼(2)에 전자파를 조사한다. 이에 의해, 웨이퍼(2)가 가열되어서 신속하게 제 2 온도로 승온된다. 이 스텝에서는, 웨이퍼(2)를 가열하여 제 1 온도보다 높은 소정의 제 2 온도까지 승온시켜서 그 온도로 유지한다. 이에 의해, 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막 표면이 반응 활성화되어, 막 표면에 물리 흡착하고 있는 착체화 가스의 분자의 흡착 상태가 물리 흡착 상태로부터 화학 흡착 상태로 변화된다.
또한, 다음의 스텝 S105B(휘발 공정)에 있어서, 제어부(40)의 제어에 의해, 처리실(1) 내의 웨이퍼(2)에의 착체화 가스의 공급을 유지한 채, IR 램프(62)로부터의 IR 광을 조사해서 웨이퍼(2)를 가열하고, 웨이퍼(2)의 온도를 제 2 온도보다 높은 제 4 온도로 승온시킨다. 이 스텝에서는,
(1) 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막 표면에 생성된 유기 금속 착체가 휘발하여 당해 막 표면으로부터 이탈 제거되는 제 1 과정과,
(2) 계속적으로 공급되고 있는 착체화 가스가 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막 표면과 반응하여 휘발성의 유기 금속 착체로 변환되는 제 2 과정이 병행해서 진행된다.
여기에서, 착체화 가스가 Al2O3막 표면과 반응하여 휘발성의 유기 금속 착체로 변환되는 공정을, 유기 금속 착체의 막을 형성하는 막형성 공정이라고 한다. 또한, 유기 금속 착체의 막을 휘발시키는 공정을, 휘발 공정이라고 한다.
이 스텝 S105B에 대해서, 피처리막 표면의 특정한 작은 영역을 미시적으로 보면, 당해 영역의 막 표면에서 (제 1 과정）→（제 2 과정）→（제 1 과정）→（제 2 과정)이라는 순서로, 막 표면의 착체의 휘발(탈리)에 의한 제거와, 새로운 착체의 변환 및 형성이, 단속적 혹은 단계적으로 진행되지만, 당해 피처리막의 표면을 전체적으로 보았을 경우에는, 실질적으로는 연속적인 에칭이 진행되는 것으로 파악할 수 있다.
스텝 S105B에 있어서, 소정의 시간 동안, 착체화 가스의 웨이퍼(2)에의 공급과, 웨이퍼(2)가 이전의 스텝에서 형성된 유기 금속 착체가 휘발해 탈리하는 제 4 온도로 유지되어서 상기 실질 연속적인 에칭이 계속된 후, 스텝 S106B로 이행하여 착체화 가스의 공급이 정지된다. 상기 스텝 S101 내지 S105B의 공정이 실시되고 있는 동안에는, 처리실(1)에 연통된 진공 배기 배관(16)을 통한 배기 펌프를 포함하는 배기 기구(15)는, 연속해서 구동되어 처리실(1) 내를 계속 배기하고 있고, 처리실(1) 내의 가스나 생성물의 입자가 처리실(1) 외부에 배출됨과 함께 압력이 저감된다.
스텝 S106B에서는 제어부(40)의 제어에 의해 착체화 가스의 공급이 정지되므로, 피처리막 유래의 휘발성의 유기 금속 착체를 포함하는 처리실(1) 내의 가스는 모두 처리실(1) 외부로 배기되어, 처리실(1)의 내부의 압력은 저하한다. 이 때, 착체화 가스를 공급하기 위한 배관, 예를 들면 가스 공급의 매스플로우 컨트롤러(50-5)로부터 처리실(1)까지의 가스 공급용의 경로 내에 체류하고 있는 미반응의 착체화 가스도, 처리실(1)을 경유해서 진공 배기 배관(16) 및 배기 기구(15)를 통해 처리실(1) 외부로 배출된다. 또한, 스텝 S106B에서 착체화 가스의 공급이 정지된 후에 있어서도, 웨이퍼(2)의 냉각을 포함하는 복수의 공정에 있어서 배기가 계속해서 행해진다.
한편, 스텝 S102의 판정 결과가 「가공 잔량≤임계값」으로 되었을 경우에는, 스텝 S103A로 이행하고, 제어부(40)는, 반도체 제조 장치(100)의 처리실(1) 내에 배치된 웨이퍼(2) 상의 천이 금속을 함유하는 막을 휘발성의 유기 금속 착체로 변환하기 위한 착체화 가스의 공급을 개시한다. 제어부(40)에 있어서 스텝 S103A에서 필요 최소한의 층수의 물리 흡착층이 형성된 것이 검출된 후, 스텝 S104B로 이행하고, IR 램프(62)로부터의 IR 광의 조사에 의해 웨이퍼(2)를 가열하여 온도를 신속하게 제 1 온도보다 높은 제 2 온도로 승온시킨다.
공정B의 경우와 마찬가지로, 착체화 가스를 공급할 때의 조건(공급량, 공급 압력, 공급 시간, 온도)이나 착체화 가스의 종류(조성)는, 제조하는 디바이스의 구조뿐만아니라, 당해 4가를 제외하는 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3 함유 막의 원소 조성, 형상, 막두께, 디바이스 내의 막 구성, 착체화 가스의 비점 등을 고려하여 선택되고, 제어부(40)로부터의 지령 신호에 따라서 조절, 설정된다. 또한, 스텝 S104A에서는, 스텝 S104B의 경우와 마찬가지로, 웨이퍼(2)가 제 2 온도로 승온된 후에 그 온도로 유지되는 것에 의해, 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막 표면이 반응 활성화되고, 그 결과로서, 착체화 가스의 흡착 상태가 물리 흡착 상태로부터 화학 흡착 상태로 변화된다.
스텝 S104A 혹은 스텝 S104B의 처리에 의해 착체화 가스는, 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막의 표면에 화학 흡착한 상태가 되지만, 이 상태에서는, 착체화 가스의 분자와 피처리막에 포함되는 전형 금속 원자, 예를 들면 피처리막이 Al2O3막인 경우의 Al 원자 사이는 화학적 결합으로 강고하게 고정되어 있다. 바꿔 말하면, 착체화 가스 분자는, 전형 금속 함유 막의 표면에 "핀 고정"되어 있다고도 할 수 있으며, 그 결과로서, 착체화 가스 분자가 전형 금속 함유 막의 표면으로부터 확산해 가는 확산 속도는 느리다.
Al2O3를 함유하는 막의 표면에 형성된 화학 흡착층을 통해, 착체화 가스 분자가 Al2O3를 함유하는 막의 내부로 확산하는 속도는, 특히 느리다. 막 내부로의 확산이 느린 것에 기인하는 레벨링(표면 균질화) 효과에 의해, 스텝 S103A 내지 S107A의 경로에 의해 피처리막의 표면 요철이 평활화된다.
다음의 스텝 S105A에서는 제어부(40)의 제어에 의해 착체화 가스의 공급을 정지하고, 처리실(1)의 내부를 배기한다. 처리실(1)의 내부를 배기하는 것에 의해, 피처리막의 표면에 화학 흡착하고 있는 상태의 착체화 가스를 제외하고, 미흡착 상태나 물리 흡착 상태로 되어 있는 착체화 가스가 처리실(1)의 밖으로 배출되어 웨이퍼(2)의 표면으로부터 제거된다. 또한, 착체화 가스를 공급하기 위한 배관, 예를 들면 가스 공급의 매스플로우 컨트롤러(50-5)로부터 처리실(1)까지의 가스 공급의 경로 내에 체류하고 있는 미반응의 착체화 가스도, 처리실(1)을 경유해서 가스 퍼지 기구(도시하지 않음)나 배기 기구를 통해, 처리실(1)의 외부로 배출된다.
다음으로, 제어부(40)로부터의 지령 신호에 따라, 스텝 S104A로부터 계속해서 조사되는 IR 램프(62)로부터의 IR 광의 조사량이 증대되어서 웨이퍼(2)의 온도를, 제 2 온도와 같거나 보다 높은 제 3 온도로 승온시킨다(스텝 S106A). 웨이퍼(2)는 제 3 온도에서 소정의 기간만 유지된다. 이 공정에 있어서, 제 3 온도로의 승온 및 당해 온도가 소정 기간 유지되는 것에 의해, 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막 표면에 화학 흡착하고 있는 상태의 착체화 가스의 분자는, 막 표면의 피처리막과의 사이의 착체화 반응에 의해, 휘발성의 유기 금속 착체로 서서히 변환된다. 이 스텝에서는, 상술한 바와 같이, 화학 흡착 고정화되어 있는 것 이외에는 착체화 가스는 처리실(1)로부터 배출되고 있고, 유기 금속 착체층의 생성량은 실질적으로 화학 흡착층의 양에 의해 지배적으로 영향을 받아, 유기 금속 착체층의 두께는 화학 흡착층의 두께와 동등 혹은 그 이하로 된다.
본 실시형태의 다음 스텝으로서, 제어부(40)의 제어에 의해, 계속해서 출사되고 있는 IR 램프(62)로부터의 IR 광강도를 더욱 증대하여, 웨이퍼(2)를 가열해서, 웨이퍼(2)의 온도를 제 3 온도보다 높은 제 4 온도로 승온시킨 후, 웨이퍼(2)의 온도를 제 4 온도로 유지한다(스텝 S107A: 휘발 공정). 이 공정에 있어서, 이전의 스텝 S106A에서 형성된 유기 금속 착체가 휘발해 탈리하는 온도가 유지되어, 당해 유기 금속 착체가 처리 대상의 막의 표면으로부터 제거된다.
스텝 S103A→스텝 S104A→스텝 S105A→스텝 S106A→스텝 S107A의 일련의 복수 공정으로 구성되는 공정A와, 스텝 S103B→스텝 S104B→스텝 S105B→스텝 S106B의 일련의 복수 공정으로 구성되는 공정B는, 웨이퍼(2)를 제 2 온도로 승온시켜서 천이 금속을 함유하는 막의 표면에 화학 흡착층을 생성하는 점은 같다. 그러나, 당해 화학 흡착층이 유기 금속 착체로 변환되는 스텝 이후는, 양자는 서로 다른 동작 또는 동작의 흐름을 갖고 있다.
즉, 착체화 가스의 공급을 정지한 상태에서 유기 금속 착체가 휘발하여 제거되는 제 4 온도까지, 당해 유기 금속 착체, 또는 이것을 표면에 갖는 막의 온도가 상승하면, 화학 흡착층으로부터 변환된 1층으로부터 수층 정도의 유기 금속 착체의 휘발 제거가 종료되고, 그 바로 아래에 있는 전형 금속 원소를 함유하는 피처리막이 처리실(1) 내에 노출된 시점에서 반응은 종식된다.
한편, 착체화 가스의 공급을 계속한 채로 유기 금속 착체가 휘발하여 제거되는 제 4 온도까지 승온하면, 화학 흡착층으로부터 변환된 1층∼수층 정도의 유기 금속 착체의 휘발 제거가 종료되고, 그 바로 아래에 있는 미반응의 피처리막이 노출되면, 그 노출된 피처리막은 제 4 온도로 가온되어서 반응 활성도가 증가하고 있으므로, 착체화 가스와의 접촉에 의해 직접적으로 유기 금속 착체로 변환된다. 또한, 생성한 유기 금속 착체는 신속하게 휘발해 제거되는 것에 의해, 전체적으로 연속적인 처리 대상의 막의 에칭이 진행된다.
스텝 S103B→스텝 S104B→스텝 S105B→스텝 S106B의 일련의 복수 공정으로 구성되는 공정B는, 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막이 직접적으로 유기 금속 착체로 변환되어, 더욱 휘발해 제거되는 반응이다. 이 때문에, 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막 표면에 존재하는 화학적으로 고활성인 미소 영역, 예를 들면, 결정립계나 특정한 결정 방위 등이 우선적으로 유기 금속 착체로 변환되어서 제거되는 현상이 발생한다. 또한, 화학 흡착층이 생성될 때에는 자기 조직적인 면배향 성장 과정으로 되지만, 공정B에서는 이 자기 조직적인 면배향 성장 과정을 거치지 않은 채로 직접적으로 유기 금속 착체층이 생성되는 것으로 되므로, 그 유기 금속 착체층은 배향성을 거의 갖지 않는다. 그 결과로서, 처리 후의 피처리막의 표면은 평탄화되지 않고, 오히려, 요철이 증대하여 조면화(粗面化)가 진행된다.
한편, 스텝 S103A→스텝 S104A→스텝 S105A→스텝 S106A→스텝 S107A로 이루어지는 일련의 프로세스로 구성되는 공정A에서는, 화학 흡착층이 형성될 때의 자기 조직적 배향의 작용, 및 자기 조직적으로 배향 성장한 화학 흡착층 내에서 착체화 가스 분자의 확산 속도가 억제되는 작용에 의해, 처리 후의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막의 표면은 평탄화가 진행되게 된다.
또한, 공정A, 공정B의 어느 것의 경우에 있어서도, 본 예의 제 4 온도는, 착체화 가스 분자 분해 개시 온도나 유기 금속 착체 분자의 분해 개시 온도보다 낮으며, 또한, 유기 금속 착체 분자의 기산(氣散) 개시 온도보다 높아지도록, 웨이퍼(2)의 처리 전에 사전에 평가를 행한 후에 설정된다. 또한, 유기 금속 착체 분자의 분해 개시 온도와 기산 개시 온도의 온도차가 작고, 반도체 제조 장치(100)의 사양, 예를 들면, 스테이지(4) 상면의 면방향에 대한 온도의 균일성의 특성을 감안하여 당해 온도차가 불충분할 경우에는, 유기 금속 착체 분자의 기산 개시 온도를 저하시키기 위한 기존의 방법, 예를 들면, 평균 자유 공정을 넓히기 위해 처리실(1) 내를 감압하는 등의 방법을 적용해도 된다.
사전의 평가에 의해, 유기 금속 착체 분자의 분해 개시 온도가 기산 개시 온도보다 저온인 것으로 판명되었을 경우에는, 당해 피가공막의 재질과 당해 에칭용 유기 가스 분자의 조합이 부적절하므로, 후술하는 에칭용 유기 가스의 후보 재료 중에서 다른 물질을 다시 선정한다. 또한, 이 당해 피가공막의 재질과 당해 에칭용 유기 가스 분자의 조합의 부정합(不整合)을 적극적으로 활용하는 것에 의해, 다층막 구조 중 특정 재질의 층만을 선택적으로 에칭할 수 있다(상세 후술).
다음으로, 스텝 S108로 이행해서 웨이퍼(2)의 냉각을 개시하게 되지만, 스텝 S108의 개시 전에 착체화 가스를 확실하게 배기하는 처리를 행한다. 스텝 S108의 개시 전의 시점에서 이미 착체화 가스의 공급은 정지하고, 또한, 착체화 가스를 공급하기 위한 배관, 구체적으로는 매스플로우 컨트롤러(50-5)로부터 처리실(1)까지의 배관 내에 잔류·체류하고 있는 미반응의 착체화 가스도 이미 배기가 완료되어 있어야 한다. 그러나, 어떠한 트러블·상정외 이벤트 등에 의해 착체화 가스가 어딘가에 잔류하고 있을 경우에는, 그것이 이물 발생 원인이 될 리스크가 있으므로, 처리실(1)을 경유해서 진공 배기 배관(16) 및 배기 기구(15)에 의해 배출하는 조작을 만약을 위해서 다시 실시한다.
또한, 착체화 가스가 배관 내벽에 흡착·흡장하고 있을 리스크도 배제하기 위해, 스텝 S108로 이행하기 전에, 매스플로우 컨트롤러(50-5)로부터 처리실(1)까지의 배관 내를 불활성 가스로 채우고 나서 배기하는, 소위 퍼지 조작도 행한다. 가스 공급의 매스플로우 컨트롤러(50-1, 50-2, 50-3, 50-4, 50-4)로부터 처리실(1)까지의 배관 내에 잔류·체류하고 있는 가스를 확실하게 배기하기 위해서, 필요에 따라, 폐기 가스 경로(도시하지 않음)를 설치한다.
공정A, B의 어느 것의 플로우의 경우에도, 다음으로, 스텝 S108로 이행해서 웨이퍼(2)의 냉각이 개시되고, 스텝 S109에 있어서, 웨이퍼(2)의 온도가 소정의 제 1 온도에 도달한 것을 검출할 때까지, 스텝 S108에 의한 웨이퍼(2)의 냉각이 계속된다.
웨이퍼 냉각을 행하는 스텝 S108에서는, 웨이퍼 스테이지(4)와 웨이퍼(2) 사이에 냉각 가스를 공급하는 것이 바람직하다. 냉각 가스로서는, 예를 들면 He이나 Ar 등이 적합하며, He 가스를 공급하면 짧은 시간에 냉각할 수 있으므로 가공 생산성이 높아진다. 또한, 상술한 바와 같이, 웨이퍼 스테이지(4)의 내부에는 칠러(38)에 접속된 유로(냉각용 순환 배관)(39)가 설치되어 있으므로, 웨이퍼 스테이지(4) 상에 정전 흡착하고 있는 것만으로 He 등의 냉각 가스를 흘려보내지 않는 상태에서도 웨이퍼(2)는 서서히 냉각된다.
웨이퍼(2)의 온도가 제 1 온도에 도달한 것이 제어부(40)에 의해 판정되어, 제 1 회째 사이클 처리가 종료된 후, 스텝 S101로 돌아가서 가공 잔량이 0에 도달했는지의 여부가 판정된다. 상기한 바와 같이, 가공 잔량이 0에 도달한 것이 제어부(40)에 의해 판정되면, 웨이퍼(2)의 피처리막의 에칭 처리가 종료되고, 가공 잔량이 0보다 크다고 판정되었을 경우에는 다시 스텝 S102로 이행해서 공정A 또는 공정B의 어느 것의 처리가 실시된다.
구체적으로는, 스텝 S102의 판정 결과에 의해 「가공 잔류물이 크다」로 되었을 경우에는, 상술한 바와 같이, 스텝 S103B, S104B, S105B, S106B, S108, S109의 순서로 처리를 행한다. 한편, 스텝 S102의 판정 결과가 「가공 잔류물이 작다」로 되었을 경우에는, 스텝 S103A, S104A, S105A, S106A, S107A, S108, S109의 순서로 처리를 행한다.
도 2에 나타내고 있지 않지만, 웨이퍼(2)의 처리를 종료할 경우에는, 제어부(40)의 제어에 의해, 매스플로우 컨트롤러(50-4)로부터 공급되고 있었던 냉각용의 가스의 공급이 정지된다. 또한, 제어부(40)의 제어에 의해, He 가스 공급 경로와 진공 배기 배관(16) 사이를 접속하는 폐기 가스 경로 상에 배치된 밸브(52)가 닫힘에서 열림으로 되어서 웨이퍼(2)의 이면으로부터 He 가스를 배출하는 공정과, 또한, 웨이퍼(2)의 정전 흡착의 해제의 공정이 실시된다.
이 후에, 베이스 챔버(11)의 웨이퍼 반입출(搬入出) 게이트(도시하지 않음)를 통하여, 처리 완료 웨이퍼(2)가 반송 로봇에 전달되고, 다음으로 처리되어야 할 미처리 웨이퍼(2)가 반입된다. 당연히, 다음으로 처리되어야 할 미처리 웨이퍼(2)가 없을 경우에는 웨이퍼 반입출 게이트가 폐색되어서, 반도체 제조 장치(100)에 의한 반도체 디바이스의 동작이 정지된다.
본 실시형태에서는, 상기의 공정A, 공정B의 각각에서 설정되는 제 2 온도, 제 3 온도, 제 4 온도는, 공정A, 공정B 사이에서 반드시 같은 값일 필요는 없다. 웨이퍼(2)의 처리 전에 사전에 신중하게 검토되어서 적절한 당해 온도의 범위가 설정된다. 제어부(40)는, 대상 웨이퍼(2)의 피처리막의 사양에 따라서 각 사이클의 공정A, 공정B의 웨이퍼(2)의 처리의 조건으로서 각 스텝의 온도를 설정한다.
도 2에 나타내진 본 예의 공정A의 플로우 및 공정B의 플로우의 최초의 공정인 스텝 S103A 또는 스텝 S103B의 공정은, 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막의 표면에 착체화 가스의 물리 흡착층을 형성하는 처리의 공정이며, 착체화 가스의 비점과 동등하거나 그보다 낮은 제 1 온도로 웨이퍼(2)를 유지해서 실시된다. 착체화 가스의 상세는 후술하지만, 루이스 염기적인 부분 분자 구조를 분자 내에 갖는 유기 화합물을 주된 유효 성분으로서 포함하는 유기물을 포함하는 가스(유기 가스)이다. 이러한 유기 가스로서, 예를 들면 비점 약 200℃의 유기 가스를 이용할 경우에는, 스텝 S103A 또는 스텝 S103B의 처리는, 예를 들면 180℃ 정도, 혹은 최고값이 200℃ 이하인 범위 내의 온도로 웨이퍼(2)가 유지되어서 실시된다.
본 실시형태의 상기 공정에 있어서, 루이스 염기적인 부분 분자 구조를 분자 내에 갖는 유기 화합물을 주된 유효 성분으로서 포함하는 유기물을 포함하는 가스(유기 가스)의 주성분으로서 적합한, 비점 약 200℃의 유기물의 일례인 메톡시아세트산을 사용할 경우에는, 바람직한 제 1 온도는 100℃ 정도 내지 180℃이며, 더 바람직하게는 120℃ 내지 160℃의 범위이다. 제 1 온도가 100℃를 하회(下回)하면, 다음 공정인 스텝 S104A 또는 스텝 S104B로 이행하는 단계에서, 웨이퍼(2)의 온도를 이들 스텝에서 실현하는 값까지 변화시키기 위한 시간을 길게 필요로 하기 때문에, 생산성이 낮아져버릴 우려가 있다. 한편, 반대로 제 1 온도가 180℃를 상회(上回)하면, 메톡시아세트산의 흡착 효율(부착 특성)이 저하해버리기 때문에, 단시간에 소정량의 흡착을 행하게 하기 위해서 메톡시아세트산의 가스 유량을 크게 하지 않으면 안 되고, 가스의 소비량이 증대하여 운전 비용이 증대해버릴 우려가 있다.
도 2 내지 4에 나타낸 바와 같이, 본 실시형태의 스텝 S103A 또는 스텝 S103B에 있어서 물리 흡착층이 형성된 후에는, 스텝 S104A, S104B에 있어서 IR 램프용 전원(64)으로부터 IR 램프(62)에 전력이 공급되고, IR 램프(62)로부터의 전자파가 조사되어서 웨이퍼(2)가 가열되어, 웨이퍼(2)의 온도는 신속하게 제 2 온도로 상승한다. 본 실시형태에서는 이들 공정에 있어서, 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막의 표면의 착체화 가스의 흡착 상태를 물리 흡착 상태로부터 화학 흡착 상태로 변화시켜 당해 표면 화학 흡착층이 형성된다. 이 공정에 있어서의 웨이퍼(2)의 승온은, 피처리막의 표면에 흡착한 착체화 가스의 분자에 열에 의한 활성화 에너지를 주어, 그 흡착 상태에 변화를 야기한다.
이러한 제 2 온도는, 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막의 표면의 상태와, 착체화 가스의 특성(반응성)의 양자의 영향을 고려해서 결정된다. 피처리막으로서의 Al2O3막에 대하여, 예를 들면, 메톡시아세트산을 주성분으로 하는 착체화 가스가 공급되었을 경우, 제 2 온도의 적합한 범위는 120℃ 내지 210℃ 정도가 된다. 메톡시아세트산을 주성분으로 하는 착체화 가스가 이용되는 경우에는, 120℃보다 낮으면 화학 흡착층으로 변환시키는데 필요한 시간이 길어지고, 나아가서는 웨이퍼(2)의 에칭 처리에 필요로 하는 시간이 길어져서 처리의 효율이 손상되고, 210℃를 초과하면 화학 흡착 상태로 머무르지 않고 유기 금속 착체로까지 변환되어버려, 처리 후의 처리 대상의 막층의 나머지 막두께의 정밀도가 저하해버릴 우려가 있다.
다음으로, 제어부(40)에 의해 취득된 정보에 포함되는 처리의 조건으로서 웨이퍼(2)에 실시되는 처리의 대상의 막을 에칭하는 양이 클 경우, 예를 들면, Al2O3막의 표면으로부터 두께 2㎚ 초과를 에칭으로 제거할 경우에는, 스텝 S105B의 처리로서, 이하의 처리가 행해진다. 즉, 예를 들면, 착체화 가스(예를 들면 메톡시아세트산 등)의 공급을 유지한 상태에서, IR 램프(62)로부터의 전자파의 조사에 의한 가열을 더욱 계속함과 함께, IR 램프(62)에 공급하는 전력을 증대하여 전자파의 단위 시간당의 방사의 양을 증대시켜서 웨이퍼(2)의 온도를 제 4 온도에까지 승온시킨다.
본 실시형태에 있어서, 당해 제 4 온도는, 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3를 함유하는 피처리막의 표면 재료와 착체화 가스가 반응하여 생성되는 휘발성 유기 금속 착체의 열분해가 발생하는 온도보다 낮으며, 또한, 승화 혹은 기산이 개시되는 온도와 같거나 또는 그 이상의 온도로 설정된다. 또한, 본 예의 공정B에서는, 스텝 S105B에 있어서 웨이퍼(2)의 온도를 제 4 온도로 설정한 후, 적어도 스텝 S106B에서 착체화 가스의 공급이 정지될 때까지 기간, 웨이퍼(2)의 온도가 제 4 온도로 유지된다. 이러한 플로우에 의해, 공정B에 있어서 웨이퍼(2) 상의 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막을 함유하는 막의 표면이 실질적으로 연속해서 에칭된다.
한편, 제어부(40)에 의해 취득된 정보에 포함되는 처리의 조건으로서 웨이퍼(2)에 실시되는 처리의 대상의 막을 에칭하는 양이 적을 경우, 예를 들면, Al2O3막을 0.2㎚ 두께분만큼 제거하는 처리의 경우에는, 스텝 S105A 이후의 처리로서, 이하의 일련의 공정이 행해진다. 즉, 메톡시아세트산 등의 착체화 가스의 공급을 정지하고, 처리실(1)의 내부를 배기(스텝 S105A) 후에, IR 램프(62)를 이용해서 웨이퍼(2)를 가열하여 제 3 온도까지 승온시킨다(스텝 S106A). Al2O3막의 온도가 제 3 온도로 소정 기간 유지되는 것에 의해서, 당해 Al2O3막의 표면에 생성된 화학 흡착층이 유기 금속 착체로 변환된다.
본 실시형태의 제 3 온도는, 제 2 온도와 동등하거나 또는 이보다 높으며 또한 유기 금속 착체 분자의 기산 개시 온도보다 낮은 범위 내의 온도로 설정된다. 당해 제 3 온도는, 다른 온도와 마찬가지로, 반도체 제조 장치(100)나 제어부(40)에서의 온도 제어의 안정성이나, 열전쌍 온도계(71) 혹은 그 대체의 온도 검출기를 이용한 웨이퍼(2)나 웨이퍼 스테이지(4)의 온도 검출의 정밀도 등을 고려하여, 상술한 적정 온도 범위 내에서 설정된다.
본 발명자의 검토에 의하면, 전형 금속 원소를 함유하는 피처리막으로서 Al2O3막, 착체화 가스로서 메톡시아세트산을 주성분으로 하는 혼합 가스를 이용하는 에칭 처리의 경우에는, 유기 금속 착체 분자의 기산 개시 온도는 270℃ 부근이었다. 이를 감안하여, 본 발명자들은 제 3 온도로서 120℃ 내지 250℃ 전후의 범위 내의 값이 적절한 것으로 판단하고, 본 실시형태에서는 당해 온도 범위 내의 값이 제 3 온도로서 설정된다.
또한, 스텝 S106A로서 IR 램프(62)로부터 웨이퍼(2)에 전자파의 조사가 계속되어 당해 제 3 온도로 웨이퍼(2)가 소정의 기간 유지된 후에, 스텝 S107A의 처리로서 IR 램프(62)의 출력 및 방사되는 전자파의 단위 시간당의 강도가 증대되어, 웨이퍼(2)가 더 가열된다. 그 결과, 웨이퍼(2)의 온도가 보다 높은 제 4 온도로 승온되고, 이것이 소정의 기간 유지된다. 웨이퍼(2)의 온도가 제 4 온도로 유지되는 것에 의해, 화학 흡착층으로부터 변환된 유기 금속 착체가 휘발하여 처리 대상의 막층의 상면으로부터 제거된다.
본 예에서는, 스텝 S107A 개시 시점에서 유기 금속 착체는 1 내지 수층, 보다 상세하게는 많더라도 5층 정도밖에 생성되고 있지 않으므로, 제 4 온도에 도달 후에는, 처리 대상막의 상면을 구성하는 유기 금속 착체는 신속하게 휘발되어 제거된다. 유기 금속 착체의 층이 제거되면, 그 바로 아래에 있어서 미반응의 상태의 전형 금속 원소를 함유하는 피처리막, 혹은 피처리막 아래에 배치되어 있는 실리콘 화합물 등의 층이 노출된 시점에서, 본 실시형태에 있어서의 피처리막을 에칭하거나 혹은 제거하는 반응으로서의 하나의 사이클은 종료된다.
또한, 전형 금속 원소를 함유하는 피처리막으로서 예를 들면 Al2O3막, 착체화 가스로서 메톡시아세트산을 주성분으로 하는 혼합 가스를 이용한 처리의 경우, 제 4 온도의 적합한 값으로서는 270℃ 내지 400℃의 범위에서 선택된다. 270℃보다 저온이면 승화·기산하는 속도가 느려서 처리의 효율이 손상되어버리며, 반대로 400℃를 초과하면 유기 금속 착체가 승화·기산하는 과정에서 당해 착체의 일부가 열분해되어서 이물화되어, 웨이퍼(2) 표면이나 처리실(1) 내부에 이물이 부착되는 등의 우려가 커진다.
다음으로, 상기 실시형태의 에칭을 행하는 처리의 플로우의 다른 예를 설명한다.
도 5는, 본 실시형태의 변형예에 따른 반도체 제조 장치가 실시하는 피처리막의 에칭 처리의 시간의 추이에 대한 동작의 흐름을 모식적으로 나타내는 타임차트이다. 본 변형예에 대해서는, 도 1, 2를 참조하여 다른 점을 주로 해서 설명한다.
본 예에 있어서도, 상기 실시형태와 마찬가지로 웨이퍼(2)가 처리실(1) 내에 도입되어서 스테이지(4)에 전달된 후, 그 재치면을 구성하는 유전체제의 막 상에 얹어져 흡착 고정되어서 유지된 상태에서, 필요에 따라, 웨이퍼(2)와 스테이지(4) 사이의 극간에 He 가스가 도입되어서 웨이퍼(2)의 온도가 조절된다. 온도 검지기를 내장하는 스테이지(4)의 각 측온 검지기의 온도가 미리 정해진 소정의 온도, 본 예에서는 예를 들면 제 1 온도 혹은 그보다 낮은 온도에 도달한(본 예에서는 냉각된) 것이 제어부(40)에 의해 검출되면, 웨이퍼(2)의 표면에 미리 배치된 4가 원소 이외의 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막을 가공하여 반도체 디바이스의 회로 구조를 형성하기 위한 에칭 처리가 개시된다.
우선, 도 2에 나타낸 실시형태와 마찬가지로, 스텝 S101, S102가 순차 행해져, 에칭 처리의 가공 잔량의 검출 공정과, 당해 잔량과 미리 정해진 임계값의 비교 공정이 실시된다.
다음으로, 스테이지(4) 내의 온도 검지기로부터의 출력을 받은 제어부(40)에 의해, 웨이퍼(2)의 온도가 미리 규정된 제 1 온도 혹은 그 이하인 것이 판정된 후, 처리실(1) 내에 처리용 가스로서의 착체화 가스를 공급하여, 전형 금속 원소를 함유하는 피처리막, 예를 들면 Al2O3막의 표면에 착체화 가스의 분자를 흡착시켜서 물리 흡착층을 형성시키는 처리(스텝 S103C라 함)가 개시된다.
본 예에서는, 스텝 S103C를 개시한 후, 신속하게 IR 램프(62)에 전력을 공급해서 적외선을 출사하고, 이에 의해 웨이퍼(2)를 가열하여 신속하게 제 2 온도로 승온시킨다. 스텝 S103C는, 미리 정해진 기간 동안, 웨이퍼(2)가 제 2 온도로 유지되면서 처리실(1) 내의 웨이퍼 상면에의 착체화 가스의 공급이 계속된다. 이 때문에, 스텝 S103C의 기간 중에, 전형 금속 원소를 함유하는 피처리막의 표면에 착체화 가스 성분의 물리 흡착층이 형성되는 반응과, 당해 물리 흡착층이 화학 흡착층으로 전환되는 전환 반응이 병렬해서 연속적으로 진행된다.
그 때, 상술한 바와 같이, 피처리막의 표면에 형성된 화학 흡착층을 통해서 피처리막의 내부로 착체화 가스 분자가 확산하는 속도는 느리므로, 화학 흡착층의 막두께는 처리 시간에 대하여 포화한다. 개략 제 2 온도로 유지하면서, 소정의 시간, 착체화 가스의 공급을 계속하는 처리를 행해서 화학 흡착층의 막두께가 포화한 후에, 다음의 스텝(스텝 S104C라 함)에서 착체화 가스의 공급을 정지한다.
도 5에 예시한 프로세스 플로우에서는, 착체화 가스를 공급하는 스텝 S103C의 실시 전의 단계, 바꿔 말하면 웨이퍼(2)의 온도가 미리 규정된 제 1 온도 혹은 그 이하의 시점부터 배기 기구(15)를 구동시켜, 조압 기구(14), 진공 배기 배관(16) 등을 사용해서 처리실(1)의 내부압이 감압 상태로 유지되는 상태로 되어 있다. 이 때문에, 스텝 S104C에서 착체화 가스의 공급을 정지하면, 표면에 화학 흡착하고 있는 상태의 착체화 가스를 남기는 것 외에는, 미흡착 상태나 물리 흡착 상태로 되어 있는 착체화 가스는 모두 처리실(1)의 밖으로 배기·제거된다. 또한, 처리실(1)의 내벽 등에 물리 흡착한 에칭용 유기 가스를 처리실(1)의 밖으로의 배기·제거를 촉진하기 위해서 소량의 Ar 가스를 처리실(1) 내부에 계속 공급하는 것이 바람직하다.
Ar 가스의 공급량이나 처리실(1) 내의 압력은, 피처리막이나 착체화 가스의 조성에 따라서 적절하게 조정이 필요하지만, 메톡시아세트산을 주성분으로 하는 착체화 가스를 이용해서 Al2O3막을 에칭하는 경우에는, Ar 공급량은 200sccm 이하, 처리실 내 압력은 0.5 내지 3.0Torr 정도가 바람직하고, 더 바람직하게는 Ar 공급량은 개략 100sccm, 처리실 내 압력은 1.5Torr 정도이다. Ar 공급량이 200sccm을 초과해서 커지면, 처리실(1) 내에서의 착체화 가스의 유효 농도가 낮아져서 피가공막 표면에의 흡착 효율이 저하하여, 에칭 속도의 저하를 초래할 리스크가 높아진다. 또한, 처리실 내 압력이 0.5Torr를 하회하면, 처리실(1) 내에서의 착체화 가스의 체류 시간이 짧아져서 착체화 가스의 사용 효율이 저하할 리스크가 높아진다. 처리실 내 압력이 3Torr를 상회하도록 조절하기 위해서는, Ar 공급량을 200sccm 혹은 그 이상으로 설정하게 되고, 피가공막 표면에의 착체화 가스의 흡착 효율이 저하하여, 에칭 속도의 저하를 초래할 위험성이 높아진다.
다음으로, IR 램프(62)를 사용한 적외선 가열에 의해 제 4 온도에까지 승온시키고, 소정의 시간, 개략 그 온도로 유지하는 스텝(스텝 S106C라 함)을 실시한다. 제 4 온도로의 승온 및 온도 유지의 과정에서 화학 흡착층으로부터 유기 금속 착체로의 변환과 당해 기 금속 착체의 휘발 제거가 진행된다. 피처리막으로서 Al2O3막, 메톡시아세트산을 주성분으로 하는 착체화 가스를 이용했을 경우, 제 4 온도의 적합한 범위는 270∼400℃이다. 270℃보다 저온이면 승화·기산이 느려서 실용적인 에칭 속도를 얻을 수 없고, 반대로 400℃를 초과하면 유기 금속 착체가 승화·기산하는 과정에서 400℃ 이하의 개소에 당해 유기 금속 착체의 일부가 열분해되어서 이물화되어, 웨이퍼(2)의 표면이나 처리실(1) 내에 재부착할 리스크가 높아진다.
유기 금속 착체의 휘발 제거가 종료되고, 그 바로 아래에 있어서 미반응의 상태의 전형 금속 원소를 함유하는 피처리막, 혹은 피처리막 아래에 배치되어 있는 실리콘 화합물 등의 층이 노출된 시점에서, 1사이클 분의 처리는 종료된다. 그 후, IR 램프(62)를 사용한 적외선 가열을 정지하면, 웨이퍼(2)로부터의 방열에 의해 온도가 내려가기 시작한다. 웨이퍼(2)의 온도가 제 2 온도 혹은 그 이하의 온도에 도달하면, 1사이클 분의 처리가 종료된다.
이 후에, 스텝 S102를 거쳐서 스텝 S103C의 처리로부터 시작되는 제 2 회째 이후 사이클 처리를 소망의 횟수 반복하는 것에 의해, 소정막 두께의 에칭을 실현할 수 있다. 도 5에 예시한 프로세스 플로우는, 도 4에 예시한 프로세스 플로우의 간략판이고, 온도 계층을 줄이고, 또한 특히 시간이 걸리는 스텝 S108의 냉각 처리의 온도 폭을 좁힌 것에 의해 1사이클당의 시간이 단축되어 있다.
다음으로, 또 다른 변형예를 설명한다.
이 변형예에서 사용하는 웨이퍼(2)의 표면에는 소망의 패턴 형상으로 가공된 전형 금속 원소를 함유하는 제 1 피처리막, 예를 들면 Al2O3막 이외에, 주기표 제 5 주기보다 아래의 천이 금속 원소를 함유하는 제 2 피처리막, 예를 들면 La2O3막이 미리 성막되어 있고, 그 일부가 노출된 상태로 되어 있다. 이 실시형태에서는, 제 1 피처리막, 예를 들면 전형 금속 원소를 함유하는 Al2O3막과 제 2 피처리막, 예를 들면 천이 금속 원소를 함유하는 La2O3막을 각각 선택적으로 에칭하기 위해서, 제 1 피처리막을 에칭하기 위한 제 1 착체화 가스와, 제 2 피처리막을 에칭하기 위한 제 2 착체화 가스를 구분하여 사용한다.
보다 구체적으로 설명하면, 웨이퍼(2)는 제 1 피처리막의 예로서 전형 금속 원소를 함유하는 Al2O3막(1.0㎚ 두께)과, 제 2 피처리막의 예로서 천이 금속 원소를 함유하는 La2O3막(1.0㎚ 두께)이 교대로 겹쳐 쌓여서, Al2O3-La2O3-Al2O3-La2O3라는 적층부의 일부가 노출된 상태이다. 이러한 다중 적층 구조를 갖는 웨이퍼(2)는 상기와 마찬가지로 처리실(1) 내에 도입되어서, 웨이퍼 스테이지(4) 상의 소정의 장소에 파지 흡착 고정되어, 각 층의 에칭 가공량이 판정된다. 가공해야 할 두께에 따라, 도 2를 사용하여 설명한 공정A 혹은 공정B의 프로세스 선정을 행하고, 상기와 마찬가지로 각각 처리를 행할 때에, 이종(異種) 적층부를 선택적으로 에칭할 경우에는, 본 변형예에서는, Al2O3막(1.0㎚ 두께)만을 에칭하는 스텝과, La2O3막(1.0㎚ 두께)만을 에칭하는 스텝을 순차 실시한다.
이하에, Al2O3막(1.0㎚ 두께)만의 에칭을 행한 후에, La2O3막(1.0㎚ 두께)만의 에칭을 실시하는 처리 플로우의 예를 설명한다. 우선 처음에, Al2O3막의 에칭에 적합한 제 1 착체화 가스로서, 예를 들면 메톡시아세트산을 매스플로우 컨트롤러(도시하지 않음)로부터 공급하여 Al2O3막의 에칭을 행한다. 그 때, 에칭 제거해야 할 막두께에 관계없이, 먼저, 도 2의 공정A에 따라서 최표면층만의 에칭 처리를 실시하지만, 스텝 S103A의 단계에서, Al2O3막의 최표면층, La2O3막의 최표면층에는 메톡시아세트산과의 반응에 의해, 각각, 메톡시아세트산과 Al이 복합화한 유기 Al 착체층, 메톡시아세트산과 La이 복합화한 유기 La 착체층을 1층∼수층만 생성하고 있다.
이 때 생성되는 메톡시아세트산과 Al이 복합화하여 이루어지는 유기 Al 착체는 열적으로 비교적 안정하며, 상술한 바와 같이, 270℃ 부근에서 승화 제거된다. 한편, 메톡시아세트산과 La에 유래하는 유기 La 착체는 250℃ 이상에서는 열분해되기 때문에, 메톡시아세트산과 Al이 복합화하여 이루어지는 유기 Al 착체를 승화 제거시키는 조건 하에서는, 메톡시아세트산과 La에 유래하는 유기 La 착체는 승화 제거되는 것이 아니라, 열분해되어, La2O3막 표면에만 선택적으로 고착된 탄소계 잔사로 변환된다. 이렇게 해서 La2O3막 표면에만 탄소계 잔사가 생성되면, 이 탄소계 잔사가 하드 마스크로서 작용하게 되어, 제 2 사이클 이후에는 La2O3막은 에칭되지 않는다.
한편, Al2O3막의 표면에는 탄소계 잔사가 생성되지 않으므로, 제 2 사이클 이후에도 Al2O3막의 에칭은 진행된다. 제 2 사이클에서는, 스텝 S102에서 가공해야 할 잔막을 판정한다. 잔막량이 소정의 임계값 0.5㎚보다 크다고 판단되면, 도 2의 공정B에서 실질 연속적인 에칭을 적어도 1 회 실시하고, 그 후, 제 3 사이클 이후에는 소망의 Al2O3 막두께가 에칭될 때까지, 도 2의 공정 플로우에 따라 처리를 진행한다. 상술한 바와 같이, 제 2 사이클 이후의 처리에 있어서, La2O3막 표면에는 선택적으로 탄소계 잔사가 고착되어 있으므로, La2O3막은 에칭되지 않는다.
소망 두께의 Al2O3막의 에칭이 종료되면, 우선 처음에, 애싱이나 플라스마 클리닝 등의 잔사 제거 처리 기술을 이용해서 La막 상에 고착되어 있는 탄소계 잔사를 제거한다. 애싱이나 플라스마 클리닝 처리는, 탄소계 잔사 제거의 종점을 검지하기 위한 수단(도시하지 않음)과 병용하는 것이 바람직하다. 본 변형예에서는, 예를 들면, 플라스마 스펙트럼를 해석하는 등의 종점 검지법을 이용할 수 있다.
다음으로, La2O3막의 에칭에 적합한 제 2 착체화 가스로서, 예를 들면, 일본 특개 2018-186149호 공보 기재의 헥사플루오로아세틸아세톤과 디에틸렌글리콜디메틸에테르의 혼합 가스를 매스플로우 컨트롤러(도시하지 않음)로부터 공급하여, La2O3막의 에칭을 행한다. 그 때, 이 제 2 착체화 가스는 Al2O3막의 최표면층과는 반응하지 않고, 휘발성의 유기 Al 착체층은 생성되지 않는다. 한편, 제 2 착체화 가스는 La2O3막 최표면층과 반응하여, 휘발성의 유기 La 착체층을 생성한다. 따라서, 헥사플루오로아세틸아세톤과 디에틸렌글리콜디메틸에테르의 혼합 가스를 매스플로우 컨트롤러(도시하지 않음)로부터 공급하는 것 이외에는, Al2O3 단층 막을 에칭 제거하는 플로우와 마찬가지로, 도 2의 공정B 및 공정A를 순차 적용함으로써, La2O3막을 에칭 제거할 수 있는 것이다.
이렇게 해서, 메톡시아세트산, 헥사플루오로아세틸아세톤, 디에틸렌글리콜디메틸에테르라는 다종류의 가스를 구분하여 사용하는 것에 의해, Al2O3-La2O3-Al2O3-La2O3라는 적층막을 제거할 수 있다. 여기서 예시한 것 이외의 막재료의 조합 및 제거해야 할 막두께의 경우에는, 적당히, 사전에 적절한 착체화 가스를 선정하면, 다종류의 적층막에서도 에칭이 가능하다.
다음으로, 도 6을 사용하여 본원 발명에 적합한 착체화 가스의 성분에 대해서 설명한다. 도 6은, 도 1 내지 5에 나타낸 본 실시형태 또는 변형예에서 처리용의 가스로서 사용되는 유기 가스의 분자 구조의 예를 모식적으로 나타내는 도면이다.
착체화 가스의 주된 유효 성분은, 전형 금속 원자에 대하여 적어도 2좌 이상의 배위 결합을 형성할 수 있는 유기 화합물, 소위 다좌 배위자 분자로서, 할로겐을 포함하지 않으며, 또한, 하기 분자 구조식(1) 혹은 분자 구조식(2)의 구조를 갖는 적어도 1종류 혹은 복수 종류의 성분을 혼합하고, 필요에 따라, 이들을 적절한 희석재에 용해시켜서 얻어지는 액체를 착체화 가스 원료가 되는 약액(44)으로서 사용한다. 희석재에 용해시킨 액체를 사용하는 것에 의해, 희석재가 하기 분자 구조식(1) 혹은 분자 구조식(2)의 구조를 갖는 성분의 기화를 촉진하고, 또한, 기화한 희석재가 캐리어 가스로서 기능하는 것에 의해, 스무드한 공급이 가능해진다.
분자 구조식(1): 도 6의 (a)에 예시되는 분자 구조이며, 카르복실기를 갖고, 카르복실기가 결합하고 있는 탄소 원자에 인접해서 결합하고 있는 탄소 원자 상에 루이스 염기성을 갖고, 비공유 전자쌍을 가지는 부분 구조인 OH기, OCH3기, NH2기, N(CH3)2기 등을 갖는다.
분자 구조식(2): 도 6의 (b)에 예시되는 분자 구조이며, 카르보닐기를 갖는 지방족 4원환 화합물이며, 당해 카르보닐기는 비공유 전자쌍을 가지는 부분 구조인 O, S 혹은 NH와 결합하고 있다.
도 6의 (a)에 예시되는 분자 구조에서는 루이스 산적인 특성을 갖는 부분 구조인 카르복실기와, 루이스 염기성을 갖는 부분 구조인 OH기, OCH3기, NH2기를 동일 분자 내에 가지고, 분자 내에서 산·염기가 부분 중화한 구조를 갖는 특징이 있다. 이러한 분자 내 부분 중화 구조인 것에 의해 비교적 저온으로 휘발하기 쉬워지고 있어, 비교적 간이한 구조의 유기 가스 기화 공급기(47)이라도 효율적으로 기화할 수 있다.
한편, 도 6의 (a)의 X=CH3, Y=O, R1=R2=R3=H, Z=OH의 경우가 메톡시아세트산이다. 메톡시아세트산에서는, Y=O의 비공유 전자쌍과 그에 대항하는 위치에 있는 카르복실기의 OH의 비공유 전자쌍이 금속 원소에 공여되는 형태로 2개의 배위 결합이 생성되어 유기 금속 착체가 된다. 상술한 바와 같이, 이 배위 결합은, 전자공여+역공여형의 강고한 결합이며, 또한 그 결합을 2개소에서 형성하고 있기 때문에, 얻어진 메톡시아세트산 금속 착체는 열적으로 안정한 착체 화합물이다.
단순한 아세트산이나 단순한 포름산과 전형 금속의 반응으로 얻어지는 금속아세트산염이나 금속포름산염에서는, 결합은 1개소이다. 상기의 예에 있어서 중간에서 생성되는 유기 금속 착체는, 이들 카르복실산염류와 비교해서 열적인 안정성은 현저하게 개선되어 있고, 그 결과로서, 기산 제거되기 쉬운 성질을 갖고 있다.
도 6의 (b)에 예시되는 분자 구조는, 카르보닐기를 갖는 지방족 4원환 화합물이다. 당해 카르보닐기에는 비공유 전자쌍을 가지는 부분 구조인 O, S, NH가 결합되어 있다. 도 6의 (a)의 구조보다 분자 단면적이 작고, 도 6의 (a)의 화합물과 비교해도 더욱 저온에서 휘발하기 쉬워지고 있어, 비교적 간이한 구조의 유기 가스 기화 공급기(47)에서도 효율적으로 기화할 수 있다.
이 분자 구조를 가지는 물질을 전형 금속 원소를 함유하는 막재료와 접촉시키면, 소(小)원환에 기인하는 변형 에너지를 개방하는 반응이 유도되어서, 전형 금속 원소를 환 내에 받아들인 유기 금속 착체가 된다. 이 때에 형성되는 결합은, 전자공여+역공여형의 강고한 결합이며, 결합이 2개소에서 형성되어 있기 때문에, 얻어진 환상의 유기 금속 착체는 열적으로 높은 안정성을 가진 착체 화합물이며, 그 결과로서, 기산 제거되기 쉬운 성질을 갖고 있다.
본 실시형태에 따르면, 생성되는 열적으로 안정한 착체 화합물의 내부에서는, 피에칭막의 금속 원소의 양전하가 에칭 가스 중에 포함되어 있는 루이스 염기적인 부분 분자 구조로부터 공여되는 비공유 전자쌍에 의해 전하적으로 중화되어 있다. 이에 의해, 인접 분자간에 작용하는 정전적 인력이 소멸하여 휘발성(승화성)이 높아져, 높은 효율로 에칭을 행할 수 있다.
또한, 루이스 염기적인 부분 분자 구조를 분자 내에 갖는 가스에 피에칭막이 노출되는 것에 의해 높은 휘발성을 갖는 금속 착체가 생성되므로, 종래 기술과 같이 반응 휴지 기간을 사이에 두고 2종류의 서로 다른 가스를 각각 이용한 반응에 의한 2개의 공정을 실시하는 것과 비교해서, 단시간에 처리를 진행시킬 수 있어 처리의 효율을 향상시킬 수 있다.
또한, 높은 휘발성을 가진 금속 착체의 화합물은 열에 대하여 상대적으로 높은 안정성을 갖고, 휘발한 후에 다시 열분해되어 챔버 내에 체류해서 이물을 발생하는 것이 억제되어, 처리의 수율이 향상된다. 이와 같이, 본 발명에 따르면, 금속막의 표면 조면화를 억제하고, 높은 효율의 에칭을 실현하여, 수율을 향상시킨 반도체 제조 방법 또는 반도체 제조 장치를 제공할 수 있다.
1…처리실, 2…웨이퍼, 3…방전 영역, 4…스테이지, 5…샤워 플레이트, 6…천판, 10…플라스마, 11…베이스 챔버, 12…석영 챔버, 14…조압 기구, 15…배기 기구, 16…진공 배기 배관, 17…가스 분산판, 20…고주파 전원, 22…정합기, 25…고주파 컷 필터, 30…정전 흡착용 전극, 31…DC 전원, 34…ICP 코일, 38…칠러, 39…냉매 유로, 40…제어부, 41…연산부, 44…약액, 45…탱크, 46…히터, 47…유기 가스 기화 공급기(처리 가스 공급 장치), 50…가스 공급의 매스플로우 컨트롤러, 51…매스플로우 컨트롤러 제어부, 52,53,54…밸브, 60…용기, 62…IR 램프, 63…반사판, 64…IR 램프용 전원, 70…열전쌍, 71…열전쌍 온도계, 74…광 투과창, 75…가스 유로, 78…슬릿판, 81…O링, 92…광파이버, 93…외부 IR 광원, 94…광로 스위치, 95…광분배기, 96…분광기, 97…검출기, 98…광멀티플렉서, 100…반도체 제조 장치

Claims (15)

  1. 전형 금속 원소를 포함하는 처리 대상의 막이 표면에 배치된 웨이퍼를 처리실 내에 배치하는 공정과, 상기 처리실 내에 루이스 염기성의 부분 분자 구조를 갖는 유기 화합물을 포함하는 유기 가스를 공급하는 공정과, 상기 웨이퍼의 온도를 상승시켜서 유지하는 공정을 구비하고,
    상기 웨이퍼의 온도를 상승시켜서 유지하는 공정에 있어서, 상기 막과 상기 유기 화합물을 포함하는 유기 가스가 반응하여 형성된 유기 금속 착체의 막을 기화해서 탈리시키는 휘발 공정을 포함하는, 반도체 제조 방법.
  2. 제 1 항에 있어서,
    상기 유기 화합물을 포함하는 유기 가스를 공급하면서 상기 웨이퍼의 온도를 소정 온도로 유지하는 것에 의해, 상기 유기 금속 착체의 막의 형성과, 상기 유기 금속 착체의 막의 기화를 반복하는 반도체 제조 방법.
  3. 제 1 항에 있어서,
    상기 유기 화합물을 포함하는 유기 가스의 공급을 정지한 후, 상기 웨이퍼의 온도를 상승시켜서 유지하고, 상기 휘발 공정이 행해지는 반도체 제조 방법.
  4. 제 3 항에 있어서,
    상기 웨이퍼의 온도를 적어도 2단계로 상승시키는 반도체 제조 방법.
  5. 제 1 항에 있어서,
    상기 막이 이종(異種)의 금속 원소를 포함하는 복수의 피처리막으로 형성되어 있고, 상기 각 피처리막과 반응하여 유기 금속 착체의 막을 형성하는 상기 유기 화합물을 포함하는 유기 가스를 구분 사용하여, 선택적으로 에칭하는 반도체 제조 방법.
  6. 제 1 항에 있어서,
    상기 막의 가공 잔량을 판정하고,
    상기 막의 가공 잔량이 임계값을 초과하고 있었을 경우에, 상기 유기 화합물을 포함하는 유기 가스를 공급하면서 상기 웨이퍼의 온도를 소정 온도로 상승시켜서 유지하는 것에 의해, 상기 유기 금속 착체의 막의 형성과, 상기 유기 금속 착체의 막의 기화를 반복하는 처리를 행하고,
    상기 막의 가공 잔량이 임계값 이하일 경우에, 상기 유기 화합물을 포함하는 유기 가스의 공급을 정지한 후, 상기 웨이퍼의 온도를 상승시켜서 유지하고, 상기 휘발 공정을 행하는 반도체 제조 방법.
  7. 제 1 항에 있어서,
    상기 유기 가스가, 다좌(多座) 배위자 분자이며 할로겐을 포함하지 않고, 또한 카르복실기를 갖고, 카르복실기가 결합하고 있는 탄소 원자에 인접해서 결합하고 있는 탄소 원자 상에 루이스 염기성을 갖고, 비공유 전자쌍을 가지는 부분 구조인 OH기, OCH3기, NH2기, N(CH3)2기를 갖는 유기 화합물을 성분으로서 포함하는 가스인 반도체 제조 방법.
  8. 제 1 항에 있어서,
    상기 유기 가스가, 메톡시아세트산을 포함하는 가스인 반도체 제조 방법.
  9. 제 1 항에 있어서,
    상기 유기 가스가, 카르보닐기를 갖는 지방족 4원환 화합물이며, 당해 카르보닐기는 비공유 전자쌍을 가지는 부분 구조인 O, S 혹은 NH와 결합하고 있는 유기 가공물을 성분으로서 포함하는 가스인 반도체 제조 방법.
  10. 내부에 처리실을 갖는 용기와, 상기 처리실 내에 배치되어 전형 금속 원소를 포함하는 처리 대상의 막이 표면에 배치된 웨이퍼가 그 위에 배치되는 스테이지와, 루이스 염기성을 갖는 유기 화합물을 포함하는 유기 가스를 상기 처리실 내에 공급하는 처리 가스 공급 장치와, 상기 웨이퍼를 가열하는 가열 장치를 구비하는 반도체 제조 장치로서,
    상기 유기 화합물을 포함하는 유기 가스의 공급 동작에 따라, 상기 웨이퍼의 온도를 상승시켜서 유지하도록 상기 가열 장치를 동작시키는 제어부를 갖는 반도체 제조 장치.
  11. 제 10 항에 있어서,
    상기 제어부는, 상기 처리 가스 공급 장치에 의해, 상기 처리실 내에 상기 유기 화합물을 포함하는 유기 가스를 공급함으로써 상기 유기 가스를 상기 막에 흡착시켜서 형성된 유기 금속 착체의 막이, 기화해서 탈리되는 온도까지 상기 웨이퍼의 온도가 상승하도록, 상기 가열 장치를 제어하는 반도체 제조 장치.
  12. 제 11 항에 있어서,
    상기 제어부는 상기 막의 가공 잔량을 판정하고,
    상기 막의 가공 잔량이 임계값을 초과하고 있었을 경우에, 상기 유기 화합물을 포함하는 유기 가스를 공급하면서 상기 웨이퍼의 온도를 소정 온도로 상승시켜서 유지하는 것에 의해, 상기 유기 금속 착체의 막의 형성과, 상기 유기 금속 착체의 막의 기화를 반복하는 처리를 행하고,
    상기 막의 가공 잔량이 임계값 이하일 경우에, 상기 유기 화합물을 포함하는 유기 가스의 공급을 정지한 후, 상기 웨이퍼의 온도를 상승시켜서 유지하도록 제어하는, 반도체 제조 장치.
  13. 제 10 항에 있어서,
    상기 유기 가스가, 다좌 배위자 분자이며 할로겐을 포함하지 않고, 또한 카르복실기를 갖고, 카르복실기가 결합하고 있는 탄소 원자에 인접해서 결합하고 있는 탄소 원자 상에 루이스 염기성을 갖고, 비공유 전자쌍을 가지는 부분 구조인 OH기, OCH3기, NH2기, N(CH3)2기를 갖는 유기 화합물을 성분으로서 포함하는 가스인 반도체 제조 장치.
  14. 제 10 항에 있어서,
    상기 유기 가스가, 메톡시아세트산을 포함하는 가스인 반도체 제조 장치.
  15. 제 10 항에 있어서,
    상기 유기 가스가, 카르보닐기를 갖는 지방족 4원환 화합물이며, 당해 카르보닐기는 비공유 전자쌍을 가지는 부분 구조인 O, S 혹은 NH와 결합하고 있는 유기 가공물을 성분으로서 포함하는 가스인 반도체 제조 장치.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018500767A (ja) 2014-12-18 2018-01-11 ザ リージェンツ オブ ザ ユニバーシティ オブ コロラド，ア ボディー コーポレイトＴＨＥ ＲＥＧＥＮＴＳ ＯＦ ＴＨＥ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＣＯＬＯＲＡＤＯ，ａ ｂｏｄｙ ｃｏｒｐｏｒａｔｅ 逐次的な自己制御熱反応を使用する原子層エッチング（ａｌｅ）の新規の方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4663059B2 (ja) * 2000-03-10 2011-03-30 東京エレクトロン株式会社 処理装置のクリーニング方法
US7357138B2 (en) 2002-07-18 2008-04-15 Air Products And Chemicals, Inc. Method for etching high dielectric constant materials and for cleaning deposition chambers for high dielectric constant materials
JP5259125B2 (ja) * 2006-08-24 2013-08-07 富士通セミコンダクター株式会社 基板処理方法、半導体装置の製造方法、基板処理装置および記録媒体
JP5811540B2 (ja) * 2011-01-25 2015-11-11 東京エレクトロン株式会社 金属膜の加工方法及び加工装置
JP6339963B2 (ja) 2015-04-06 2018-06-06 東京エレクトロン株式会社 エッチング方法
JP7062658B2 (ja) * 2016-12-09 2022-05-06 エーエスエム アイピー ホールディング ビー．ブイ． 熱原子層エッチングプロセス
WO2020157954A1 (ja) * 2019-02-01 2020-08-06 株式会社日立ハイテクノロジーズ エッチング方法およびプラズマ処理装置
KR102342124B1 (ko) * 2019-02-14 2021-12-22 주식회사 히타치하이테크 반도체 제조 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018500767A (ja) 2014-12-18 2018-01-11 ザ リージェンツ オブ ザ ユニバーシティ オブ コロラド，ア ボディー コーポレイトＴＨＥ ＲＥＧＥＮＴＳ ＯＦ ＴＨＥ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＣＯＬＯＲＡＤＯ，ａ ｂｏｄｙ ｃｏｒｐｏｒａｔｅ 逐次的な自己制御熱反応を使用する原子層エッチング（ａｌｅ）の新規の方法

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