KR20220165765A - 실리콘 온 절연체 웨이퍼를 사용한 배면 조명 센서 및 센서의 제조 방법 - Google Patents

실리콘 온 절연체 웨이퍼를 사용한 배면 조명 센서 및 센서의 제조 방법 Download PDF

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KR20220165765A
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압바스 하다디
시시르 얄라만칠리
존 필덴
융-호 알렉스 추앙
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케이엘에이 코포레이션
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Abstract

이미지 센서는 먼저 SOI 웨이퍼의 얇은 상부 단결정 실리콘 기판을 고농도 p형으로 도핑한 다음에, 상부 실리콘 기판의 상부 표면 상에 상대적으로 저농도 p 도핑된 에피택시얼층을 형성함으로써 제조되며, 여기서 이들 두 공정들 동안의 p형 도핑 레벨들은 상부 실리콘 기판 내에서 p형 도펀트 농도 구배를 생성하도록 제어된다. 감지 (회로) 요소들 및 관련 금속 인터커넥트들이 에피택시얼층 상에 제조되고, 그 다음에 SOI 웨이퍼의 핸들링 기판 및 산화물층이 상부 실리콘 기판 또는 에피택시얼층 중 어느 하나의 하측 표면을 노출시키도록 적어도 부분적으로 제거되며, 그 다음에 순수 붕소층이 노출된 하부 표면 상에 형성된다. p형 도펀트 농도 구배는 상부 실리콘/에피택시얼층 계면 부근의 최대 레벨로부터 에피택시얼층의 상부 표면에서의 최소 농도 레벨로 단조 감소한다.

Description

실리콘 온 절연체 웨이퍼를 사용한 배면 조명 센서 및 센서의 제조 방법
관련 출원/특허
본 출원은 "BACK-ILLUMINATED SENSOR AND A METHOD OF MANUFACTURING A SENSOR USING A SILICON ON INSULATING WAFER"라는 명칭으로 2020년 4월 8일에 출원된 미국 특허 가출원 제63/006,724호의 우선권을 주장하고, 이의 전문이 본원에 원용된다. 본 출원은 또한 "BACK-ILLUMINATED SENSOR AND A METHOD OF MANUFACTURING A SENSOR"라는 명칭으로 2019년 9월 5일에 출원된 미국 출원 제16/562,396호, 및 모두 Chern 외의 "Back-illuminated sensor with boron layer"라는 명칭의 미국 특허 제9,496,425호, 제9,818,887호, 제10,121,914호, 및 제10,446,696호에 관한 것이다. 이러한 특허들 및 출원들은 본원에 원용된다.
기술분야
본 출원은 심 UV(DUV) 및 진공 UV(VUV) 파장들의 방사선을 감지하기에 적합한 이미지 센서들, 및 그러한 이미지 센서들을 제조하기 위한 방법들에 관한 것이다. 이들 센서들은 포토마스크, 레티클, 또는 웨이퍼 검사 시스템들 및 다른 적용예들에 사용하기에 적합하다.
집적 회로 산업은 집적 회로들, 포토마스크들, 레티클들, 태양 전지들, 전하 결합 디바이스들 등의 훨씬 더 작은 피처들을 분해(resolve)할 뿐만 아니라, 그 피처 사이즈들 가량 또는 그보다 더 작은 사이즈들을 갖는 결함들을 검출하기 위해 점점 더 높은 분해능을 갖는 검사 툴들을 요구한다.
단파장, 예를 들어, 약 250 nm보다 짧은 파장에서 작동하는 검사 시스템들은 많은 경우에 이러한 해상도를 제공할 수 있다. 특히 포토마스크 또는 레티클 검사의 경우, 패턴들에 의해 야기되는 검사 광의 위상 변위들이 리소그래피 동안 야기되는 것들과 동일하거나 매우 유사할 것이기므로, 리소그래피에 사용될 파장과 동일하거나 가까운, 즉, 현 세대의 리소그래피의 경우 193.4 nm에 가깝고 미래의 EUV 리소그래피의 경우에는 13.5 nm에 가까운 파장을 사용하여 검사하는 것이 바람직하다. 반도체 패터닝된 웨이퍼들을 검사하는 데, 근 UV, DUV, 및/또는 VUV 범위들 내의 파장들을 포함하는 파장 범위와 같은 비교적 넓은 범위의 파장들에 걸쳐 작동하는 검사 시스템들이 바람직할 수 있는데, 이는 넓은 범위의 파장들이 개별 파장에서 반사율의 큰 변화를 야기할 수 있는 층 두께들 또는 패턴 치수들의 작은 변화에 대한 민감도를 감소시킬 수 있기 때문이다.
포토마스크들, 레티클들, 및 반도체 웨이퍼들 상의 작은 결함들 또는 입자들을 검출하기 위해, 높은 신호 대 잡음비가 요구된다. 고속으로 검사할 때 높은 신호 대 잡음비를 보장하기 위해서는 높은 광량 자속 밀도가 요구되는데, 이는 검출되는 광자들의 수의 통계적 변동(푸아송(Poisson) 잡음)이 신호 대 잡음 비에 대한 근본적인 한계이기 때문이다. 많은 경우에, 픽셀당 대략 100,000개 이상의 광자들이 필요하다. 검사 시스템들은 전형적으로 단지 잠깐씩 중단되었다가 하루 24시간 사용되기 때문에, 센서들은 단지 작동 수개월 후에 다량의 방사선에 노출된다.
250 nm의 진공 파장을 갖는 광자는 대략 5 eV의 에너지를 갖는다. 이산화실리콘의 밴드갭은 약 10 eV이다. 이러한 파장 광자들은 실리콘 이산화물에 의해 흡수될 수 없는 것처럼 보일 수 있지만, 실리콘 표면 상에 성장된 실리콘 이산화물은 실리콘 이산화물 구조가 실리콘 결정의 구조와 완벽하게 일치할 수 없기 때문에, 실리콘과의 계면에서 몇몇 단글링 본드(dangling bond)들을 가져야 한다. 또한, 단일 이산화물은 비정질이기 때문에, 물질 내에 단글링 본드들이 존재할 것이다. 실제로, 산화물 내에, 뿐만 아니라 기저 반도체에 대한 계면에 무시할 수 없는 밀도의 결함들 및 불순물들이 존재할 것이며, 이는 DUV 파장들, 특히 약 250 nm 파장보다 짧은 파장들을 갖는 광자들을 흡수할 수 있다. 또한, 높은 방사속 밀도 하에서, 두 개의 고에너지 광자들은 매우 짧은 시간 간격(나노초 또는 피코초) 내에 동일한 위치 부근에 도달할 수 있으며, 이는 연달은 두 흡수 이벤트들에 의해 또는 2-광자 흡수에 의해 전자들이 실리콘 이산화물의 전도대로 여기되게 할 수 있다.
검사, 계측, 및 관련 적용예들에 사용되는 센서들에 대한 추가 요건은 고감도이다. 상술한 바와 같이, 높은 신호 대 잡음비가 요구된다. 센서가 입사 광자들의 많은 부분을 신호로 변환하지 않는다면, 더 효율적인 센서를 갖는 검사 또는 계측 시스템과 비교하여 동일한 검사 또는 측정 속도를 유지하기 위해 더 높은 강도의 광원이 요구될 것이다. 더 높은 강도의 광원은 계기 광학계 및 검사되거나 측정되는 샘플을 더 높은 광 강도에 노출시킬 것이며, 가능하게는 시간이 지나면서 손상 또는 열화를 야기할 것이다. 더 높은 강도의 광원은 또한, 더 고가이거나, 특히 DUV 및 VUV 파장들에서 이용가능하지 않을 수 있다. 실리콘은 그에 입사하는 DUV 및 VUV 광의 높은 비율을 반사한다. 예를 들어, 193 nm 파장 부근에서, 표면 상에 2 nm 산화물층(예를 들어, 자연 산화물층)을 갖는 실리콘은 그에 입사하는 광의 대략 65%를 반사한다. 실리콘 표면 상에 약 21 nm의 산화물층을 성장시키는 것은 193 nm 부근 파장들에 대해 반사율을 40%에 가깝게 감소시킨다. 40% 반사율을 갖는 검출기는 65% 반사율을 갖는 검출기보다 상당히 더 효율적이지만, 더 낮은 반사율, 및 이로 인한 더 높은 효율이 바람직하다.
DUV 및 VUV 파장들은 실리콘에 의해 강하게 흡수된다. 이러한 파장들은 실리콘 표면의 약 10 nm 또는 수십 nm 내에서 대부분 흡수될 수 있다. DUV 또는 VUV 파장들에서 작동하는 센서의 효율은 흡수된 광자들에 의해 생성된 전자들의 일부가 전자들이 재결합하기 전에 얼마나 많이 수집될 수 있는지에 의존한다. 실리콘 이산화물은 낮은 밀도의 결함들을 갖는 실리콘과 고품질 계면을 형성할 수 있다. 반사 방지 코팅들에 통상적으로 사용되는 물질들을 다수 포함하는 기타 물질들 대부분은 실리콘 상에 직접 퇴적되는 경우, 실리콘 표면에 매우 높은 밀도의 전기적 결함들을 초래한다. 실리콘 표면 상의 높은 밀도의 전기적 결함들은 가시 파장들에서 작동하도록 의도된 센서에 대해 문제가 되지 않을 수 있는데, 이는 그러한 파장들이 전형적으로 흡수되기 전에 실리콘으로 약 100 nm 이상 이동할 수 있고, 이에 따라 실리콘 표면 상의 전기적 결함들에 의해 거의 영향을 받지 않을 수 있기 때문이다. 그러나, DUV 및 VUV 파장들은 실리콘 표면에 매우 가깝게 흡수되어, 표면 상의 전기적 결함들 및/또는 표면 상의 층(들) 내의 트랩된 전하들로 인해, 생성된 전자들의 상당 부분이 실리콘 표면에서 또는 그 부근에서 재결합하여 손실될 수 있어, 저효율 센서를 초래할 수 있다.
모두 Chern 외의 미국 특허 제9,496,425호, 제9,818,887호, 및 제10,121,914호는 적어도 이미지 센서의 노출된 배면 표면 상에 퇴적된 붕소층을 포함하는 이미지 센서 구조체들 및 이미지 센서들을 제조하는 방법들을 기술한다. 약 400℃ 내지 450℃ 범위 및 약 700℃ 내지 800℃ 범위를 포함하는 붕소의 퇴적을 위한 상이한 온도 범위들이 개시된다. 본 발명자들은 붕소에 대한 더 높은 퇴적 온도, 이를테면 약 600℃ 내지 약 900℃의 퇴적 온도의 한 가지 이점이 그러한 온도에서 붕소가 실리콘으로 확산되어 감광성 배면 표면 상에 매우 얇은 고농도 p형 도핑 실리콘층을 제공한다는 것임을 발견하였다. 이러한 p형 도핑 실리콘층은 표면으로부터 실리콘층으로 전자들을 가속시키는 정전기장을 표면 부근에 생성하기 때문에, DUV 및 VUV 방사선에 대한 높은 양자 효율을 보장하는 데 중요하다. p형 실리콘은 또한, 실리콘의 배면 표면의 전도성을 증가시키며, 이는 센서의 전면 표면 상의 전극들 상의 신호들의 스위칭에 의해 유도되는 접지 전류에 대해 리턴 경로가 필요하므로, 이미지 센서의 고속 작동에 중요하다.
그러나, 450℃보다 높은 처리 온도는 종래의 CMOS 회로들을 포함하는 반도체 웨이퍼들 상에서는 사용될 수 없는데, 이는 450℃가 CMOS 디바이스들을 제조하는 데 통상적으로 사용되는 알루미늄 및 구리와 같은 금속들의 융점에 가깝기 때문이다. 고온, 이를테면 450℃ 초과의 온도에서, 이들 금속들은 팽창하고, 연화되며, 박리될 수 있다. 또한, 고온에서, 구리는 실리콘을 통해 쉽게 확산될 수 있으며, 이는 CMOS 회로들의 전기적 속성들을 변형시킬 것이다. 임의의 금속들이 위에 퇴적되기 전에 웨이퍼를 얇게 하는 것은 600℃ 내지 900℃의 온도에서 전술한 특허들에 설명된 바와 같이 붕소층이 배면 표면 상에 퇴적될 수 있게 하여, 붕소층의 퇴적 동안 또는 그 후에 붕소가 표면으로 확산될 수 있게 한다. 후속해서, 금속 인터커넥트들이 전방 표면 상에 형성될 수 있다. 웨이퍼의 이미지 센서 영역들이 예를 들어, 약 25 ㎛ 이하의 두께로 박형화된 후에, 박형화된 영역은 상당히 뒤틀릴 수 있고, 수십 미크론 이상의 고저간 비편평성을 가질 수 있다. 이에 따라, 비편평성에 의해 야기되는 임의의 오정렬에도 불구하고 라인들 및 비아들이 연결하는 것을 보장하기 위해, 수 미크론 이상의 폭과 같은 비교적 넓은 금속 인터커넥트 라인들 및 비아들을 사용하는 것이 필요하다. 이러한 넓은 금속 인터커넥트들 및 비아들은 이들 라인들 및 비아들과 연관된 단위 면적당 커패시턴스를 증가시킨다. 또한, 넓은 인터커넥트들 및 비아들은 약 백만 개 이상의 픽셀들을 갖는 대면적 센서 상의 모든 신호들을 인터커넥트하는 것을 어렵게 하거나 불가능하게 할 수 있다. 일부 경우들에서, 폴리실리콘 점퍼들이 금속 인터커넥트들을 연결하는 데 필요할 수 있지만, 폴리실리콘은 임의의 금속보다 훨씬 더 높은 저항률을 가지므로, 이러한 점퍼들의 사용은 센서의 최대 작동 속도를 제한할 수 있다.
따라서, 상기한 단점들의 일부 또는 전부를 극복하면서도 열화하지 않고 고에너지 광자들을 효율적으로 검출할 수 있는 이미지 센서가 요구된다. 특히, 비교적 편평한 웨이퍼(즉, 약 10 ㎛ 이하의 편평도를 가짐) 상의 금속 인터커넥트들의 형성을 허용하면서 그 배면 표면 상에 붕소층 및 붕소 도핑을 갖는 배면 박형 이미지 센서를 제조하는 방법은 더 미세한 설계 규칙들(이를테면 0.35 ㎛ 공정 또는 더 미세한 공정에 대응하는 설계 규칙들)의 사용을 가능하게 할 것이다. 이러한 방법은 플로팅 확산과 같은 중요한 피처들에 더 좁은 금속 라인들이 연결하는 것을 허용하여, 더 작은 플로팅 확산 커패시턴스 및 더 높은 전하 대 전압 변환 효율을 가능하게 할 것이다. 더 미세한 설계 규칙들은 또한, 센서의 단위 면적당 더 많은 인터커넥트 라인들을 허용하고, 이미지 센서 상의 회로들을 연결함에 있어서 더 많은 유연성을 허용한다.
SOI 웨이퍼들 상에 DUV, VUV, EUV, X선들 및/또는 하전 입자들(이를테면 전자들)을 이미징하기 위한 높은 양자 효율(높은 QE)을 갖는 이미지 센서들 및 이미지 센서들을 제조하는 방법들이 설명된다. 이들 이미지 센서들은 높은 방사속 하에서 긴 수명의 작동이 가능하다. 이들 방법들은 반도체 물질(바람직하게는 실리콘)의 층 내에 감광성 능동 및/또는 수동 회로 요소들을 형성하는 공정 단계뿐만 아니라, 센서의 전기 요소들 사이에 금속 인터커넥트들을 형성하는 공정 단계를 포함한다. 이들 이미지 센서들은 미세 금속 인터커넥트들 및 비아들(이를테면, 약 0.35 ㎛, 또는 더 미세한 설계 규칙들에 부합하는 것들)을 포함할 수 있는 한편, 비정질 붕소층으로 코팅된 배면 표면을 갖고 붕소층에 바로 인접한 고농도 도핑된 p형 실리콘 층을 갖는다. 금속 인터커넥트는 텅스텐, 알루미늄, 구리, 또는 알려져 있는 CMOS 공정들로 인터커넥들을 제조하는 데 사용되는 다른 금속들을 포함할 수 있다.
이미지 센서를 제조하는 예시적인 방법은 실리콘 온 절연체(SOI) 웨이퍼의 얇은 상부 실리콘 기판을 고농도로 p 도핑하기 위해 붕소층을 이용하는 단계, 및 그 다음에 상부 실리콘 기판 내에서(즉, 에피택시얼층의 하부 부근에서) p형 도펀트(예를 들어, 붕소) 원자들의 최대 농도 레벨을 갖고 에피택시얼층의 상부 표면 부근에서 p형 도펀트 원자들의 최소 농도 레벨을 갖는 단조 감소하는 p형 도펀트 농도 구배(도핑 프로파일)를 발생시키는 방식으로 상부 실리콘 기판 상에 에피택시얼층을 발생시키는 단계에 의해 시작한다. 얇은 상부 실리콘 기판을 도핑하는 것은 예를 들어, 상부 실리콘 기판 상에 비정질 붕소층을 형성하고, 고온(즉, 800℃ 이상)에서 붕소 드라이브-인 어닐링을 수행하며, 그 다음에 드라이브-인 어닐링 동안 또는 그 후에(즉, 에피택시얼층을 형성하기 전에) 붕소층을 제거함으로써 수행된다. 원하는 도핑 구배를 갖는 에피택시얼층을 발생시키는 것은 고농도 p 도핑된 얇은 상부 실리콘으로부터 에피택시얼 실리콘으로의 붕소 확산이 에피택시얼 실리콘 내에서 원하는 p형 도펀트 농도 구배를 발생시키하도록, 고온(즉, 적어도 800℃)에서 상부 실리콘 기판 상에 진성 또는 저농도 p 도핑 에피택시얼 실리콘을 성장시키는 것을 포함한다. 그 다음에, 회로 요소들이 예를 들어, 표준 CMOS 제조 공정들을 사용하여 에피택시얼층의 상측 (상대적으로 저농도 p 도핑된) 표면 상에 형성되고, 그 다음에 금속 인터커넥트들(라인들 및 비아들)이 이들 회로 요소들을 함께 연결하기 위해 형성된다. 그 다음에, SOI 웨이퍼의 두꺼운 핸들링 기판 및 중간 절연체층이 활성 센서 배면 표면 영역들에 충돌하는 광에 대한 이미지 센서의 감도를 증가시키기 위해 상부 실리콘 기판 또는 에피택시얼층 중 어느 하나의 배면(하측) 표면을 노출시키도록 박형화된다(즉, 적어도 부분적으로 제거된다). 일부 실시예들에서, 박형화 공정 동안 상부 실리콘 기판의 일부 또는 전부가 노출된 배면 표면 영역들의 p형 도핑 레벨을 최대화하도록 제거된다. 일 실시예에서, 핸들링 기판, 절연체/산화물, 및 상부 실리콘 기판의 제거는 알려져 있는 건식 에칭, 습식 에칭, 및/또는 기계식 폴리싱 기술들을 사용하여 수행된다. 그 다음에, 영구 (제2) 비정질 순수 붕소층이 노출된 배면 표면 영역 상에 직접 형성되고, 선택 사항으로서 하나 이상의 반사 방지층이 제2 비정질 붕소층의 표면 상에 형성된다. 대안적인 실시예에서, 얇은 금속 코팅이 하전 입자들(예를 들어, 전자들), EUV, 또는 X선들의 검출을 용이하게 하기 위해 붕소층 상에 퇴적될 수 있다. 이러한 얇은 금속 코팅은 또한, 미광에 대한 센서의 감도를 감소시킬 수 있고, 센서의 표면을 보호할 수 있으며, 센서 표면으로부터 탄소 및 유기 분자들과 같은 오염물의 인 시츄 세정을 용이하게 할 수 있다.
이미지 센서를 제조하는 다른 방법은 상술한 단조 감소하는 도핑 농도 구배를 갖는 에피택시얼층을 생성하는 단계, 및 그 다음에 상술한 공정들을 사용하여 에피택시얼층 상에 회로 요소들 및 인터커넥트들을 형성하는 단계를 수반한다. 그 다음에, 선택 사항으로서 보호층이 회로 요소들 상에/위에 형성되고, 그 다음에 제2 핸들링 웨이퍼가 회로 요소들 및 인터커넥트들 위에 본딩된다. 그 다음에, SOI 웨이퍼의 적어도 일부분(즉, 전체 핸들링 기판, 절연체/산화물층, 및 상부 실리콘 기판의 일부 또는 전부)는 나머지 상부 실리콘 기판 또는 에피택시얼층 물질 중 어느 하나에 의해 형성되는 배면 센서 표면을 노출시키기 위해 제거되며, 여기서 노출된 배면 센서 표면은 단조 감소하는 도핑 농도 구배의 최대 붕소 도핑 농도 레벨을 규정한다(즉, 붕소 도핑 농도 레벨은 노출된 배면 센서 표면, 및 회로 요소들이 형성되는 에피택시얼층의 상측 표면 으로부터 단조 감소한다). 그 다음에, 후속해서 형성되는 순수 붕소층은 화학 기상 퇴적(chemical vapor deposition, CVD) 또는 분자 빔 에피택시(molecular beam epitaxy, MBE)에 의해 450℃ 이하의 온도에서 퇴적되고, 그 다음에 선택 사항으로서 보호층이 형성되며, 그 다음에 하나 이상의 반사 방지 코팅층이 회로 요소들 및 인터커넥트들에 대한 열 관련 손상을 방지하기 위해 원자층 퇴적(atomic-layer deposition, ALD), 또는 450℃ 미만에서 수행될 수 있는 다른 공정에 의해 형성된다.
본원에서 설명되는 이미지 센서들은 CCD(전하 결합 디바이스) 또는 CMOS(상보적 금속 산화물 반도체) 기술을 사용하여 제조될 수 있다. 이미지 센서들은 2차원(2D) 에어리어 센서(area sensor)들, 또는 1차원(1D) 라인 센서(line sensor)들일 수 있다.
도 1은 본 발명에 따라 생성된 예시적인 이미지 센서를 도시한 단면도이다.
도 2는 실시예에 따라 이미지 센서를 제조하기 위한 예시적인 방법을 도시한 흐름도이다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 및 도 3f는 도 2의 방법에 따라 이미지 센서를 제조하기 위해 이용되는 예시적인 공정들을 도시한 측단면도들이다.
도 4는 다른 실시예에 따라 이미지 센서를 제조하기 위한 예시적인 방법을 도시한 흐름도이다.
도 5a, 도 5b, 도 5c, 도 5d, 및 도 5e는 도 4의 방법에 따라 이미지 센서를 제조하기 위해 이용되는 예시적인 공정들을 도시한 측단면도들이다.
도 6a, 도 6b, 및 도 6c는 본 발명의 다른 실시예에 따라 이미지 센서를 제조하기 위해 이용되는 예시적인 공정들을 도시한 측단면도들이다.
청구되는 본 발명 내용이 특정 실시예들의 관점에서 설명될 것이지만, 본원에서 제시되는 모든 이점들과 특징들을 제공하지는 않는 실시예들을 포함하는 다른 실시예들도 또한 본 개시의 범위 내이다. 본 개시의 범위로부터 벗어나지 않으면서 다양한 구조적, 논리적, 공정 단계, 및 전자적 변경들이 이루어질 수 있다. 따라서, 본 개시의 범위는 첨부된 청구범위를 참조하여서만 정의된다.
이하의 설명은 당업자가 본 개시 내용을 만들고 사용할 수 있게 하기 위해 제시되며, 이는 특정 적용예 및 이의 요건들과 관련하여 제공된다. 본원에서 사용될 때, "상부", "하부", "전", "전면", "배면", "위", "아래", "상측", "상향", 및 "하측"과 같은 방향 용어들은 설명을 위해 상대적인 위치들을 제공하는 것으로 의도되고, 절대적인 기준 프레임을 지정하는 것으로 의도되지 않는다. 바람직한 실시예에 대한 다양한 변형이 당업자들에게 명백할 것이고, 본원에서 정의되는 일반 원리들은 다른 실시예들에 적용될 수 있다. 따라서, 본 개시는 도시되고 설명되는 실시예들로 제한되는 것으로 의도되는 것이 아니라, 본원에서 개시되는 신규한 특징들 및 원리들에 부합하는 최광의의 범위를 따라야 한다.
도 1은 본 발명의 예시적인 실시예에 따른, 심자외선(DUV) 방사, 진공 자외선(VUV) 방사, 극자외선(EUV) 방사 또는 하전 입자들을 감지하도록 구성된 이미지 센서(100)의 일부를 도시한 측단면도이다. 이미지 센서(100)는 일반적으로, 실리콘 기판(103), 실리콘 기판(103)의 상측 표면(103U) 상에 배치된 에피택시얼층(104), 에피택시얼층(104)의 상측 표면(104U) 상에 배치된 적어도 하나의 회로 요소(110) 및 관련 인터커넥트들(120), 실리콘 기판(103)의 하측 표면(103L) 상에 배치된 순수 붕소층(106), 및 순수 붕소층(106)의 하측(배면 또는 외향) 표면 상에 배치된 선택 사항적인 반사 방지 코팅(108)을 포함한다.
실리콘 기판(103)은 에피택시얼층(104)의 하측 표면(104L)과 실리콘 기판/에피택시얼층 계면을 형성하는 상측 표면(103U)을 갖는 상대적으로 고농도 p형으로 도핑된 단결정 실리콘 층이고, 실리콘 기판(103)의 하측 표면(103L)은 순수 붕소층(106)의 상측 표면(106U)과 실리콘/붕소 계면을 형성한다. 일 실시예에서 실리콘 기판(103)의 두께(T1)는 5 nm 내지 100 nm 범위 내이다.
에피택시얼층(104)은 후술되는 제조 기술들을 사용하여 상측 표면(103U) 상에 호모에피택시얼 성장되거나 다른 방식으로 형성되는 단결정 실리콘의 층이다. 일 실시예에서, 에피택시얼층(104)은 10 ㎛ 내지 40 ㎛ 범위 내의 두께(T2)를 갖는다.
회로 요소(110) 및 인터커넥트들(120)은 알려져 있는 반도체 제조 기술들을 사용하여 에피택시얼층(104)의 상측 표면(104U) 상에(즉, 상측 표면(104U)으로 그리고/또는 상측 표면(104U) 위에) 형성되고, 센서 디바이스(예를 들어, 포토다이오드와 같은 감광성 디바이스) 및 관련 제어 트랜지스터들을 포함한다. 본원에서 사용될 때, 어구 "회로 요소"는 전하 결합 디바이스들 및 포토다이오드들과 같은 감광성 디바이스들, 트랜지스터들, 다이오드들, 저항기들, 및 커패시터들과 같은 다른 반도체 디바이스들을 지칭하고, 용어 "인터커넥트들"은 반도체 디바이스들 사이에서 신호들을 전달하는 전기 인터커넥션(보통 금속 라인들 및 비아들로 지칭됨)을 지칭한다. 본원에서 언급되는 회로 요소들은 포토리소그래피, 퇴적, 에칭, 확산, 이온 주입, 및 어닐링을 포함하지만 이에 제한되지 않는 표준 반도체 제조 공정들을 사용하여 형성된다. 도 1에 도시된 예시적인 실시예에서, 회로 요소(110)는 상측 표면(104U)으로부터 에피택시얼층(104)의 대응하는 부분들까지 연장되는 이격된 n+ 도핑 확산 영역들(111-11, 111-12 및 111-13), 및 상측 표면(104U)으로부터 개재 게이트 산화물층들에 의해 각각 분리되는 다결정 실리콘(폴리실리콘) 게이트 구조체들(113-21 및 113-22)을 포함한다. 인터커넥트들(120)은 제1 유전체 영역(122) 내에/상에 형성된 제1 금속 라인들(121), 제2 유전체층(124) 내에 형성된 제2 금속 라인들(123), 제1 금속 비아들(125) 및 제2 금속 비아들(127)을 포함하며, 이들은 모두 회로 요소(110) 위에 형성되고 알려져 있는 기술들을 사용하여 회로 요소(110)의 관련 영역들에 동작 가능하게 전기적으로 연결된다. 제1 금속 라인들(121)은 회로 요소(110) 위에 퇴적된 하나 이상의 유전체층(122) 내에 또는 상에 형성되고, 제1 금속 비아들(125)은 알려져 있는 비아 형성 기술들을 사용하여 유전체층들(122)을 관통해 연장된다. 제2 금속 라인들(123)은 제1 금속 라인들(121) 위에 배치된 하나 이상의 제2 유전체층들(124) 내에 형성되고, 제2 금속 비아들(127)은 유전체층들(122 및 124) 중 하나 또는 양자를 관통해 연장된다. 일 실시예에서, 보호층(도 1에 도시되지 않음)이 제1 금속 라인들(121)과 제2 금속 라인들(123) 사이에 형성되고, 모든 제2 금속 비아들(127)은 텅스텐, 알루미늄, 및 구리 중 적어도 하나를 포함하고 이 보호층을 관통해 연장된다. 도 1에 도시된 회로 요소(110)를 형성하는 예시적인 확산 영역들 및 게이트 구조체들은 예시적인 금속 인터커넥트들(120)과 함께, 예시 목적들을 위해 임의로 구성되고, 예시적인 회로 요소 구조체들을 설명하기 위한 목적으로만 제공되며, 기능적 센서 디바이스를 나타내거나 첨부된 청구범위를 제한하는 것으로 의도되지 않는다.
순수 붕소층(106) 및 선택 사항으로서 반사 방지 코팅(108)은 회로 요소들(110) 및 인터커넥트들(120)의 형성 후에 수행되는 배면 처리 동안 후술되는 기술들을 사용하여 형성된다. 순수 붕소층(106)은 80% 이상의 붕소 농도를 포함하며, 상호 확산된 실리콘 원자들 및 산소 원자들이 나머지 20% 이하를 주로 구성한다. 일 실시예에서, 순수 붕소층(106)은 2 nm 내지 20 nm 범위 내의 두께(T3)를 갖는다. 하나의 특정 실시예에서, 순수 붕소층(106)의 두께(T3)는 3 nm 내지 10 nm 범위 내이고, 선택 사항으로서 보호층(예를 들어, 얇은 금속층, 도시되지 않음) 및 하나 이상의 반사 방지 코팅(예를 들어, 실리콘 이산화물)층(108)이 순수 붕소층(106)의 하측(외향) 표면(106L) 상에 퇴적된다. 본 발명에 따라 생성된 이미지 센서들에 관한 추가적인 구조들 및 세부사항들은 이하의 예시적인 생성 방법 설명에서 제공된다.
도 1의 우측을 참조하면, 본 발명의 양태에 따르면, 실리콘 기판(103) 및 에피택시얼층(104)은 도시된 실시예에서 실리콘 기판(103)의 하측 표면(103L)과 일치하는 배면 센서 표면에서 나타나는 최대 농도 레벨(np-max)을 갖고 최대 농도 레벨(np-max)로부터 에피택시얼층(104)의 상측 표면(104U)에서 나타나는 최소 도핑 농도 레벨(np-min)까지 Y축 방향으로 단조 감소하는 p형(예를 들어, 붕소) 도펀트 농도 구배(dnp)를 나타내기 위해 후술되는 방법들을 사용하여 처리된다. 일 실시예에서, 최대 농도 레벨(np-max)은 약 1018 cm-3(즉, 세제곱 센티미터당 1018 붕소 원자) 내지 1021 cm-3 범위 내이고, 최소 도핑 농도 레벨(np-min)은 약 1013 cm-3 내지 1014 cm-3 범위 내이다. 일 실시예에서, 실리콘 기판(103) 내에서 발생되는 도펀트 농도 구배(dnp)의 일부는 실질적으로 편평하다(즉, 하측 표면(104L)과 상측 표면(103U)에 의해 규정되는 실리콘 기판/에피택시얼층 계면에서 나타나는 중간 도펀트 레벨(np-int)이 하측 표면(103L)에서의 최대 농도 레벨(np-max)과 실질적으로 동일하게 된다).
도 2는 실리콘 온 절연체(SOI) 웨이퍼를 사용하여 이미지 센서를 제조하기 위한 예시적인 방법 200을 도시하고, 도 3a 내지 도 3f는 방법 200의 실행 동안 다양한 공정 단계들에서의 예시적인 SOI 웨이퍼를 도시한다. 도 3a를 참조하면, 제조 공정의 시작 시에, SOI 웨이퍼(300)는 노출된 상측(제1) 표면(303U), 및 개재 절연체(산화물)층(302)을 거쳐 비교적 두꺼운 핸들링 기판(301)에 부착되는 반대편의 하측(제2) 표면(303L)을 갖는 비교적 얇은 상부(전면) 실리콘 기판(303)을 포함한다. SOI 웨이퍼(300)는 제조 공정의 시작 전에 제조 또는 입수되며, 핸들링 웨이퍼(301) 및 산화물층(302)은 표준 조성들 및 두께들을 갖는다. 바람직한 실시예들에서, SOI 웨이퍼(300)는 상부 실리콘 기판(303)이 5 nm 내지 100 nm 범위 내의 두께를 갖고, 진성 또는 저농도 p형 도핑 단결정 실리콘으로 구성되는 것을 특징으로 한다.
블록 201(도 2)을 참조하면, 붕소 확산 공정을 통해 SOI 웨이퍼의 상부 실리콘 기판 내에서 높은 붕소 도핑 농도 레벨(즉, 1018 cm-3 이상)을 발생시키기 위해 붕소층이 이용된다. 도 3a 및 도 3b에 도시된 실시예에서, SOI 웨이퍼(300)의 상부 실리콘 기판 내에 원하는 높은 붕소 도핑 농도 레벨을 생성하기 위해 붕소층(310)을 이용하는 것은 제1 붕소층(310)을 형성하는 것(도 3a를 참조하여 도시되고 설명됨), 및 그 다음에 붕소 드라이브-인 및 붕소 제거 양자를 순차적으로 또는 동시에 수행하도록 SOI 웨이퍼(300)를 처리하는 것(도 3b를 참조하여 도시되고 설명됨)을 포함한다.
도 3a를 참조하면, 붕소층(310)은 상측 표면(303U) 상에 형성되고, 2 nm 내지 10 nm 범위 내의 두께(T4)를 갖는 (본원에서 정의된 바와 같은) 순수 비정질 붕소를 포함한다. 바람직한 실시예에서, 붕소층(310)은 SOI 웨이퍼(300)가 CVD 챔버 내에 배치되고 600℃ 내지 800℃ 범위 내의 고온으로 가열되면서 화학 기상 퇴적(CVD) 공정을 사용하여 형성된다. 다른 실시예들에서, 결과적인 붕소 퇴적물은 순수하고 클린하다는 것을 전제로, 붕소층(310)을 생성하기 위해 다른 공정들(예를 들어, 스퍼터링 또는 분자 빔 에피택시(MBE))이 이용될 수 있다.
도 3b는 원하는 높은 붕소 도핑 농도 레벨을 발생시키고 붕소층(310)을 상측 표면(303U)으로부터 완전히 제거하기 위해 사용되는 처리 동안 또는 그 후의 SOI 웨이퍼(300)를 도시한다. 상부 실리콘 기판은 도 3b의 참조 번호 303A를 사용하여 식별되며, 여기서 첨자 "A"는 붕소 확산 공정으로부터 기인하는 고농도 p 도핑 실리콘을 도 3a의 초기 저농도 도핑 상부 실리콘 기판(303)과 구별하기 위해 이용된다. 바람직한 실시예에서, 붕소 확산은 800℃ 내지 900℃ 범위 내의 온도에서 수행되는 CVD 붕소 드라이브-인 어닐링 공정을 사용하여 인 시츄로(예를 들어, 붕소층(310)을 형성하기 위해 이용된 동일한 CVD 챔버를 사용하여) 수행된다. 다른 실시예들에서, 붕소는 H2 또는 N2 분위기에서 임의의 깨끗한 챔버를 사용하여 고온에서 드라이브-인될 수 있다. 바람직한 실시예에서, 붕소 제거는 또한, 800℃ 내지 900℃ 범위 내의 온도에서의 수소 환경에서 붕소 퇴적 직후에(즉, 붕소 드라이브-인과 동시에) 인 시츄로 수행되며, 이에 의해 붕소층(310)의 노출된 부분이 수소와 반응하고 붕소층의 표면을 이탈하면서, 붕소가 상측 표면(303U)을 통해 상부 실리콘 기판(303A)으로 확산된다. 이들 조건들 하에서, 붕소층(310)의 전형적인 제거 속도는 30분 내지 60분 기간에 3 nm 내지 5 nm이다(즉, 더 얇은 붕소층들은 30분 미만이 필요하고, 더 두꺼운 층들은 1시간 넘게 필요하다). 붕소층(310)이 완전히 사라진 후에, 상부 실리콘 기판(303A)은 고농도로(예를 들어, 1018 cm-3 내지 1021 cm-3 범위 내의 붕소 농도 레벨로) 도핑되고, 도펀트 프로파일은 비교적 균일할 것이다. 붕소층 형성 및 처리(즉, 드라이브-인 및 제거) 양자를 인 시츄로 수행함으로써 제공되는 이점은 (도 3c를 참조하여 후술되는) 에피택시얼 성장이 붕소층 제거를 완료한 직후에(즉, 추가적인 세정 공정 필요 없이) 수행될 수 있다는 것이다. 대안적인 실시예에서, SOI 웨이퍼(300)는 퇴적/확산 챔버로부터 제거되고, 붕소층(310)은 질산 침지(또는 다른 산화 침지)를 사용하여 제거된 다음에, 에피택시얼 성장은 상측 표면(303U)으로부터 산화물을 세정한 후에 수행된다.
블록 202(도 2)를 참조하면, 그 다음에 에피택시얼 실리콘층이 단조 감소하는 붕소 농도 구배(예를 들어, 도 1을 참조하여 도시되고 상술된 구배(dnp))를 갖는 에피택시얼층을 제공하는 방식으로 상부 실리콘 기판 상에/위에 생성된다. 일 실시예에서, 상부 실리콘 기판으로부터 에피택시얼층 물질로의 붕소 확산을 원하는 단조 감소하는 붕소 농도 구배를 생성하는 속도로 향상시키는 조건들 하에서 진성 또는 저농도 p 도핑 에피택시얼 실리콘이 고농도 도핑 상부 실리콘 기판의 상측 표면 상에 성장된다. 도 3c는 이차 붕소 확산이 원하는 도핑 구배(예를 들어, 도 1을 참조하여 설명된 구배(dnp))를 발생시키는 동안 에피택시얼층(304)이 상측 표면(303U) 상에/위에 형성된 후의 SOI 웨이퍼를 도시한다. 첨자 "B"는 이차 붕소 확산 후의 상부 실리콘 기판(303B)과 고농도 p 도핑 상부 실리콘 기판(303A)(도 3b 참조) 사이의 차이를 나타내기 위해 사용된다는 점에 유의한다. 바람직한 일 실시예에서, 에피택시얼층(304)이 붕소층의 제거 직후에, CVD 공정으로 800℃ 내지 1250℃ 범위 내의 온도에서 수소에 의한 실란 또는 클로로실란 가스(예를 들어, SiH4, SiCl4, SiHCl3, SiH2Cl2 또는 SiH3Cl) 중 적어도 하나의 분해를 사용하여 인 시츄 성장된다. CVD 공정 동안 에피택시얼층 내의 낮은 p형 도핑을 위해 디보란이 가스 혼합물에 첨가될 수 있다. 일부 실시예들에서, 실리콘 에피택시는 분자 빔 에피택시(MBE)를 사용하여 수행될 수 있다. 일부 실시예들에서, 상부 실리콘 기판(303B)으로부터 에피택시얼층(304)으로 원하는 단조 감소하는 도핑 농도 구배를 생성하기 위해 p형 도펀트(예를 들어, 붕소) 원자들이 고농도 p 도핑 상부 실리콘 기판으로부터 에피택시얼층(304)으로 이동(확산)되게 하기 위해 에피택시얼 실리콘 성장 후에 800℃ 초과의 온도에서의 드라이브-인 어닐링이 수행될 수 있다.
블록 203(도 2 참조) 및 도 3d를 참조하면, 그 다음에, 전면 회로 구조체들(요소들)(110) 및 연관된 인터커넥트들(120)이 리소그래피, 퇴적, 에칭, 이온 주입, 및 어닐링과 같은 표준 반도체 제조 공정들을 사용하여 에피택시얼층(304) 상에/위에 제조된다. 이들 요소들 및 인터커넥트들과 관련된 목적 및 추가적인 세부사항들은 도 1을 참조하여 위에서 제공되었므로, 여기서는 간결하게 하기 위해 세부사항들은 생략한다. 전하 결합 디바이스(CCD) 및/또는 CMOS 센서 요소들 및 디바이스들이 또한, 블록 203의 제조 공정 동안 생성될 수 있다. 전면 요소들 및 디바이스들은 SOI 웨이퍼의 전면 상의 에피택시얼층(304) 내에 생성되고, 이에 따라 전면 회로 요소들로서 지칭된다. 전면 처리 동안, 폴리-Si 인터커넥트들 및 금속 인터커넥트들의 형성이 또한, 다른 고온 공정들과 함께 수행될 수 있다. 인터커넥트들(120)이 (후술되는) 배면 박형화 공정 이전에 웨이퍼 상에 형성되기 때문에, 이들 인터커넥트들은 통상의 서브-마이크론 CMOS 처리 기술들을 사용하여 형성될 수 있고, 고밀도 금속 인터커넥트들의 다수의 층들을 포함할 수 있다. 인터커넥트들은 Al, Cu, 또는 다른 금속으로 형성될 수 있다.
블록 204(도 2 참조)를 참조하면, 선택 사항으로서 보호층이 (후술되는) 후속 처리 동안 회로 요소들을 보호하기 위해 회로 요소들 위에 형성된다. 도 3e의 상측 부분을 참조하면, 보호층(320)은 인터커넥트들(120) 위에 형성되는 것으로서 나타내어진다. 일부 실시예들에서, 보호층(320)은 많은 다른 물질들 중에서도, 플라즈마 강화 화학 기상 퇴적(plasma enhanced chemical vapor deposition, PECVD)을 사용하여 퇴적되는 실리콘 질화물층을 포함할 수 있다.
블록 205(도 2 참조) 및 도 3e를 참조하면, 그 다음에, 이미지 센서의 광활성 영역에서 상부 실리콘 기판(303B)의 하측 표면(303L)을 노출시키기 위해 핸들링 실리콘 기판의 적어도 일부분 및 산화물층의 적어도 일부분을 제거(박형화)하기 위해 배면 박형화 공정이 수행된다. 도시된 실시예에서, 이러한 제거(박형화) 공정은 상부 실리콘 기판(303B)의 노출된 하측 표면(303L) 주위에 잔류 핸들링 웨이퍼 부분들(310A) 및 잔류 산화물층 부분들(302A)을 유지하면서, 배면 센서 표면(즉, 배면 조명 이미지 센서의 감광성 영역)을 나타내는 하측 표면(303L)의 일부분을 노출시키기 위해 핸들링 및 산화물 물질을 그라인딩 및/또는 에칭함으로써 수행된다. 에칭은 특히, KOH 또는 TMAH와 같은 알칼리 용액을 사용하는 습식 에칭 방법들에 의해 수행될 수 있다. 핸들링 기판과 산화물층 사이의 실리콘 기판-산화물 계면은 습식 에칭을 위한 자연. 에칭 스톱으로서 작용한다. 산화물층은 불산(hydrofluoric acid) 및/또는 BOE(buffered oxide etch)를 사용하여 제거될 수 있다. 상부 실리콘 기판과 산화물층 사이의 상부 실리콘-산화물 계면은 산화물 에칭을 위한 자연 에칭 스톱으로서 작용한다. 대안적으로, 실리콘 및 산화물층은 또한, 특히, SF6, O2, 및 C4F8 등과 같은 에칭 가스들을 이용하여 건식 에칭 방법들, 이를테면 반응성 이온 에칭(reactive ion etching, RIE) 및/또는 유도 결합 플라즈마 반응성 이온 에칭(inductively coupled plasma reactive ion etching, ICPRIE)에 의해 제거될 수 있다. 도 6a 내지 도 6c를 참조하여 후술되는 바와 같이, 상부 실리콘 기판의 일부 또는 전부가 또한 박형화 공정 동안 제거될 수 있으며, 이에 의해 에피택시얼층(304)에 의해 배면 센서 표면이 형성될 것이다.
블록 206(도 2 참조) 및 도 3f를 참조하면, 그 다음에, 순수 붕소층(306) 및 선택 사항으로서 반사 방지층(도시되지 않음)이 상부 실리콘 기판(303B)의 노출된 하측 표면(303L)(또는 대안적으로, 상부 실리콘 기판(303B)이 제거된 에피택시얼층(304)의 노출 하측 표면) 위에 퇴적된다. 바람직한 실시예들에서, 하측 표면(303L)은 붕소 퇴적을 수행하기 전에 세정되고 준비된다. 일 실시예에서, 이러한 세정은 RCA 1 및 2 세정 후에 표면 산화물을 제거하기 위해 희석된 HF 또는 BOE(buffered oxide etch)을 이용하는 표준 RCA 1 및 2 세정 공정들을 사용하여 수행될 수 있다. 바람직한 실시예들에서, 고순도 붕소 퇴적은 CVD 공정에서 전면 금속 인터커넥트들에 대한 임의의 손상을 피하기 위해 낮은 온도(즉, 450℃ 미만, 이를테면 300℃ 내지 450℃ 범위 내의 온도)에서 디보란과 수소의 조합을 사용하여 수행된다. 붕소층(306)의 두께는 완성된 이미지 센서의 동작의 타겟 파장 범위 및 핀 홀들을 피하기 위해 필요한 최소 두께에 기초하여 결정된다. 전형적인 두께는 2 nm 내지 20 nm 범위일 수 있다. 웨이퍼가 상승된 온도에서 유지되는 시간은 전면 금속 인터커넥트들의 손상을 피하기 위해 최소로 유지되어야 한다.
블록 208(도 2의 하단)에 나타내어진 바와 같이, 그 다음에, 일부 실시예들에서, 완성된 이미지 센서가 패키징된다. 패키지는 기판에 대한 칩의 플립-칩 본딩 또는 와이어 본딩을 포함할 수 있다. 패키지는 관심 파장들을 투과시키는 윈도우를 포함할 수 있거나, 진공 시일을 위한 계면에 대한 시일 또는 플랜지를 포함할 수 있다. 전자 충격(electron-bombarded) 이미지 센서 실시예들에서, 패키지는 시일된 진공관뿐만 아니라 포토캐소드(photocathode)와 같은 다른 구성요소들을 포함할 수 있다.
도 4는 실리콘 온 절연체(SOI) 웨이퍼로 시작하여 이미지 센서를 제조하기 위한 대안적인 예시적인 방법 400을 도시하고, 도 5a 내지 도 5f는 방법 400의 실행 동안 다양한 공정 단계들에서의 예시적인 SOI 웨이퍼를 도시한다. 간결하게 하기 위해, 공정 200(도 2 및 도 3a 내지 도 3c)을 참조하여 상술된 구조체들 및 공정들과 실질적으로 동일한 방법 400에 의해 생성되는 구조체들 및 공정들은 도 5a 내지 도 5e에 통합된다. 예를 들어, 도 5a는 블록들 301 및 302(도 3) 및 블록들 401과 402(도 4)와 연관된 공정들의 완료 후의 SOI 웨이퍼(300)의 처리된 층들을 도시하며, 여기서 상부 Si 층(303B)은 개재 산화물(절연체)층(302)을 거쳐 Si 핸들링 기판(301)에 연결되고, 에피택시얼층(304)은 상술된 단조적으로 변화하는 도핑 농도 구배를 발생시키는 방식으로 상부 실리콘 기판(303B) 상에 형성된다. 도 3a 및 도 3b를 참조하여 위에서 제공된 설명은 블록들 401 및 402와 관련하여 수행되는 유사한 예시적인 공정들을 설명하는 것으로서 이해되고, 이에 따라 여기서는 반복되지 않을 것이다. 유사하게, 도 5a는 블록 303(도 3) 및 블록 403(도 4)에 따라 에피택시얼층(304)의 상측 표면(304U) 상에 형성되는 회로 요소들(110) 및 인터커넥트들(120)을 도시한다.
블록 404(도 4) 및 도 5a를 참조하면, 전면 보호 물질(예를 들어, 실리콘 질화물)이 도 3c를 참조하여 상술된 방식으로 에피택시얼층(304) 상에 이전에 제조되었던 인터커넥트들(120) 위의 상측 표면(120U) 상에 알려져 있는 제조 공정들(예를 들어, PECVD)을 사용하여 퇴적되거나 다른 방식으로 형성된다.
블록 405(도 4) 및 도 5b를 참조하면, 그 다음에, 핸들링 웨이퍼(제2 핸들링 기판)(501)가 알려져 있는 기술들을 사용하여 전면에(예를 들어, 보호층(510)의 상측 표면(510U))에 부착되며, 이에 의해 핸들링 웨이퍼(501)는 에피택시얼층(304) 상에 형성된 요소들 및 인터커넥트들을 추가로 보호하고, 후술되는 배면 처리 스테이지들을 위한 베이스 웨이퍼로서의 역할을 한다. 예시적인 실시예들에서, 핸들링 웨이퍼(501)는 실리콘 웨이퍼, 석영 웨이퍼, 또는 다른 적절한 물질로 만들어진 웨이퍼를 포함한다. 일부 실시예들에서, 핸들링 웨이퍼(501)는 상측 표면(120U)에 직접(즉, 개재 보호층(510)을 생략함으로써) 부착될 수 있다. 대안적인 실시예(도시되지 않음)에서, 보호층(510)은 핸들링 웨이퍼(501) 대신에(즉, 제2 핸들링 기판이 생략될 수 있음), 또는 이에 더하여 사용될 수 있다. 일 실시예에서, 회로 요소들(110)에 대한 전면 연결을 용이하게 하기 위해 핸들링 웨이퍼(501)를 통해 추가적인 비아 구조체들(도시되지 않음)이 형성된다.
블록 406(도 4) 및 도 5c를 참조하면, 그 다음에, 배면 센서 표면(예를 들어, 상부 실리콘 기판(303B)의 하측 표면(303L))이 노출되도록 시작 SOI 웨이퍼의 핸들링 기판 및 산화물층을 (적어도 부분적으로) 제거하는 배면 처리가 수행된다. 일 실시예에서, 제거 공정은 후속 붕소층 형성을 위한 준비에서의 하측 표면(303L)의 세정 및 처리를 포함하여, 도 3e를 참조하여 상술된 그라인딩 및/또는 에칭 공정들의 조합을 사용하여 수행된다. 이 단계에서, 상부 실리콘 기판(303B)의 일부 또는 전부는 예를 들어, 에칭 또는 폴리싱에 의해 제거될 수 있다.
블록 407(도 4) 및 도 5d를 참조하면, 그 다음에, 순수 붕소층(506)이 예를 들어, 도 3f 를 참조하여 상술된 공정들을 사용하여, 상부 실리콘 기판(303B)의 하측 표면(303L) 상에 형성된다.
블록 408(도 4 참조) 및 도 5e를 참조하면, 반사 방지 물질이 순수 붕소층(506)의 하측 표면(506L) 상에 퇴적되거나 다른 방식으로 형성되어, 하나 이상의 반사 방지층(508)을 생성한다. 이 층들 중 적어도 하나는 ALD 공정, 또는 450℃ 미만의 온도를 필요로 하는 다른 공정을 사용하여 퇴적될 수 있다. 대안적인 실시예에서, 얇은 금속 코팅이 붕소층(506) 상에(즉, 반사 방지층(508) 대신에 또는 이에 더하여) 퇴적될 수 있다. 얇은 금속 코팅은 센서가 하전 입자들(이를테면 전자들), EUV, 또는 X선을 검출하기 위해 사용될 때 특히 유용할 수 있다. 이러한 얇은 금속 코팅은 미광에 대한 센서의 감도를 감소시킬 수 있고, 센서의 표면을 보호할 수 있으며, 센서 표면으로부터 탄소 및 유기 분자들과 같은 오염물의 인 시츄 세정을 용이하게 할 수 있다.
블록 409(도 4)에 도시된 바와 같이, 그 다음에, 도 5e에 도시된 완성된 이미지 센서는 상술된 패키징 기술들 중 어느 하나를 사용하여 패키징될 수 있다.
도 6a 내지 도 6c는 상부 실리콘 기판 낸에서 발생되는 도핑 프로파일이 도 3e 및 도 5c를 참조하여 상술된 배면 박형화 공정들 동안 상부 실리콘 기판의 일부 또는 전부(즉, 원래의 SOI 웨이퍼의 핸들링 기판 및 산화물층과 함께)의 제거를 필요로 하는 예시적인 조건들을 도시한다. 즉, 도 1을 간단히 참조하면, 예시적인 이상적인 상부 실리콘 도핑 프로파일이 최대 붕소 농도 레벨(np-max)과 중간 도핑 농도(np-int) 사이에서 연장되는 구배(dnp)의 부분에 의해 도시되며, 여기서 최대 붕소 농도 레벨(np-max)은 하측 표면(103U)에서 나타나고, 도핑 농도는 하측 표면(103U)과 상부 실리콘/에피택시얼층 계면 사이에서 단조적으로 감소한다(또는 편평하게 유지된다). 이러한 이상적인 상부 실리콘 도핑 프로파일이 발생될 때, 배면 박형화 공정은 SOI 웨이퍼의 핸들링 기판 및 산화물층이 제거된 후에(즉, 상부 실리콘 기판 중 어느 것도 제거할 필요 없이) 종료될 수 있다. 그러나, 실제로, 최대 붕소 농도 레벨은 상부 실리콘 기판의 상측 표면과 하측 표면 사이의 어딘가에서 나타나며, 이는 도 6b 및 도 6c를 참조하여 후술되는 바와 같이, 상부 실리콘 기판 중 적어도 일부의 제거를 필요로 한다.
도 6a는 상기의 상부 실리콘 기판(603)으로부터의 붕소 확산이 상부 실리콘 기판(603)의 상측 표면(603U)에 인접하여 배치된 원래의 최대 붕소 농도 레벨(np-max10)로부터 에피택시얼층(604)의 상측 표면(604U)에 인접하여 배치된 최소 붕소 도핑 농도 레벨(np-min1)로 에피택시얼층(604) 내에서 단조 감소하는 붕소 도핑 농도 구배(dnp1)를 발생시키도록, 붕소층(도시되지 않음)이 상부 실리콘 기판(603) 내의 높은 붕소 도핑 농도 레벨로 이용된 후에, 그리고 에피택시얼층(604)이 상부 실리콘 기판(603) 상에 형성된 후에, 개재 절연체(산화물)층(602)을 거쳐 핸들링 기판(601)에 부착된 부 실리콘 기판(603)을 갖는 SOI 웨이퍼 상에 형성된 부분적으로 완성된 센서(600A)를 도시한다. 그러나, 최대 붕소 농도 레벨(np-max10)은 상부 실리콘 기판(603)의 상측 표면(603U)과 원래의 하측 표면(603L0) 사이에 위치된 레벨에서 나타나며, 이는 일부 경우들에서 최적의 센서 성능을 위해 요구되는 바와 같이, 붕소 도핑 농도 구배(dnp1)가 상부 실리콘 기판(603)의 원래의 하측 표면(603L0)과 에피택시얼층(604)의 상측 표면(604U) 사이에서 단조 감소하지 못한다는 것을 의미한다. 구체적으로, 상측 표면(603U)에서 나타나는 제1 중간 붕소 농도 레벨(np-int11) 및 원래의 하측 표면(603L0)에서 나타나는 제2 붕소 농도 레벨(np-int12)이 최대 붕소 농도 레벨(np-max10) 미만이다. "딥(dip)"(즉, 최대 붕소 농도 레벨(np-max10)과 제2 붕소 농도 레벨(np-int12) 사이에서의 농도 구배 레벨의 작은 감소)은 예를 들어, 에피택시얼 실리콘 성장 동안 상부 실리콘 기판(603)으로부터 산화물층(602)으로의 하향 붕소 확산으로 인해 일어나고, 이러한 딥이 일어나는 Y축 위치는 예를 들어, 에피택시얼 실리콘 성장 동안의 온도 및 피크 붕소 농도 레벨에 의존한다.
도 6b를 참조하면, 도핑 농도 구배(dnp1)를 "픽스(fix)" 위해, 박형화 공정이 최대 붕소 농도 레벨(np-max10)과 원래의 하측 표면(603L0) 사이에 위치된 상부 실리콘층(603)의 적어도 일부분(즉, 핸들 기판(601) 및 산화물층(602)의 전체와 함께)의 제거를 포함하도록 배면 처리를 수행하는 것이 필요하며, 이에 의해 최대 붕소 농도 레벨(np-max10)은 수정된 하측 표면(603L1)과 일치한다. 즉, 상부 실리콘층(603)의 도시된 하측 부분을 제거하는 것은 최대 붕소 농도 레벨(np-max10)이 배면 센서 표면(즉, 수정된 하측 표면(603L1))에서 일어나고 상측 표면(604U)까지 Y축 방향으로 단조 감소하도록 도핑 농도 구배(dnp1)를 효과적으로 조정한다. 상술한 바와 같이, 배면 처리 직후에는 수정된 하측 표면(603L1) 상의 붕소의 퇴적 및 도 2의 블록들 206 내지 208과 도 4의 블록 407 내지 409를 참조하여 상술된 추가적인 공정들이 뒤따른다.
도 6c는 도핑 농도 구배(dnp1)를 픽스하는 것에 대한 대안적인 접근법을 도시하며, 여기서 배면 처리는 박형화 공정이 상부 실리콘층(603)의 전체(즉, 핸들 기판(601) 및 산화물층(602)의 전체와 함께)의 제거를 포함하도록 수행되며, 이에 의해 새로운 배면 센서 표면은 에피택시얼층(604)의 하측 표면(604L)을 노출시킴으로써 규정된다. 이에 따라, 도핑 농도 구배(dnp1)는 붕소 농도 레벨(np-int11)과 동일한 새로운 최대 붕소 농도 레벨(np-max11)을 갖고, 새로운 배면 센서 표면(즉, 하측 표면(604L))으로부터 상측 표면(604U)까지 Y축 방향으로 단조 감소한다는 점에서 "픽스"된다. 상부 실리콘층(603)이 완전히 제거되면, 붕소가 노출된 하측 표면(604L) 상에 퇴적되고, 도 2의 블록들 206 내지 208 및 도 4의 블록들 407 내지 409를 참조하여 상술된 추가적인 공정들이 수행된다.
상기한 예들은 본원에서 개시된 본 발명의 범위를 제한하는 것으로 의도되지 않는다. 이들은 단지 SOI 웨이퍼의 상부 실리콘 기판이 어떻게 둘 다 원하는 p형 도펀트 농도 구배를 포함하도록 처리된 다음, 이의 감광성 표면 상에 붕소층이 코팅될 수 있는지의 예시들로서 의도된다. 상부 실리콘 기판이 붕소에 인접하여 최대값을 갖는 p형 도펀트의 농도 구배를 포함하기 때문에, 이미지 센서는 상부 실리콘 및 에피택시얼층들을 단지 수 nm, 또는 수십 nm 관통할 수 있는 단파장 광, 또는 저에너지 하전 입자들에 대해서도 높은 효율을 갖는다.
상술한 본 발명의 구조체들 및 방법들의 다양한 실시예들은 단지 본 발명의 원리들을 설명하는 것일 뿐이고, 본 발명 범위를 설명된 특정 실시예들로 제한하는 것으로 의도되지 않는다. 예를 들어, 추가적인 단계들이 도 2 및 도 4에 도시된 흐름도에 추가될 수 있거나, 도시된 단계들 중 일부가 도시된 것과 상이한 시퀀스로 행해질 수 있다. 따라서, 본 발명은 이하의 청구범위 및 그 균등물에 의해서만 제한된다.

Claims (22)

  1. 노출된 제1 표면, 및 개재 절연체층을 거쳐 핸들링 기판에 부착되는 반대편의 제2 표면을 갖는 상부 실리콘 기판을 포함하는 실리콘 온 절연체(silicon-on-insulator, SOI) 웨이퍼 상에 이미지 센서를 제조하는 방법으로서,
    상기 상부 실리콘 기판 내에서 제1 붕소 도핑 농도 레벨을 발생시키기 위해 제1 붕소층을 이용하는 단계;
    상기 상부 실리콘 기판의 제1 표면 상에 에피택시얼층을 발생시키는 단계;
    상기 에피택시얼층의 제1 표면 상에 회로 요소들을 형성하는 단계;
    상기 상부 실리콘 기판의 제2 표면이 노출되도록 상기 핸들링 기판 및 상기 개재 절연체층을 제거하는 단계; 및
    상기 상부 실리콘 기판의 노출된 제2 표면 상에 순수 붕소층을 형성하는 단계를 포함하며,
    상기 붕소층을 이용하는 단계 및 상기 에피택시얼층을 발생시키는 단계는 상기 상부 실리콘 기판으로부터의 상기 에피택시얼층으로의 붕소 확산이 상기 상부 실리콘 기판 내에 배치된 최대 붕소 농도 레벨로부터 상기 에피택시얼층의 제1 표면에 인접한 최소 붕소 도핑 농도 레벨까지 단조 감소하는 붕소 도핑 농도 구배를 발생시키도록 집합적으로 수행되는 것인, 이미지 센서를 제조하는 방법.
  2. 제1항에 있어서, 상기 제1 붕소 농도 레벨을 발생시키기 위해 상기 비정질 붕소층을 이용하는 단계는:
    상기 상부 실리콘 기판의 제1 표면 상에 제1 붕소층을 형성하는 단계; 및
    상기 제1 붕소층으로부터의 붕소 확산이 상기 상부 실리콘 기판 내에서 초기 붕소 도핑 농도 레벨을 발생시키도록, 그리고 상기 제1 붕소층이 상기 상부 실리콘 기판의 제1 표면으로부터 완전히 제거되도록 상기 SOI 웨이퍼를 처리하는 단계를 포함하는 것인, 이미지 센서를 제조하는 방법.
  3. 제2항에 있어서, 상기 제1 붕소층을 형성하는 단계는 600℃ 내지 800℃ 범위 내의 온도에서 CVD 공정을 사용하여 붕소를 퇴적하는 단계를 포함하는 것인, 이미지 센서를 제조하는 방법.
  4. 제2항에 있어서, 상기 초기 붕소 도핑 농도 레벨을 발생시키기 위한 처리는 800℃ 내지 900℃ 범위 내의 온도에서 드라이브-인 어닐링(drive-in anneal)을 수행하는 것을 포함하는 것인, 이미지 센서를 제조하는 방법.
  5. 제2항에 있어서, 상기 제1 붕소층을 제거하기 위한 처리는 800℃ 내지 900℃ 범위 내의 온도에서 수소 분위기에서 상기 SOI 웨이퍼를 유지하는 것을 포함하는 것인, 이미지 센서를 제조하는 방법.
  6. 제5항에 있어서, 상기 처리는 동시에 상기 초기 붕소 도핑 농도 레벨을 발생시키고 상기 제1 붕소층을 제거하는 것을 포함하는 것인, 이미지 센서를 제조하는 방법.
  7. 제2항에 있어서, 상기 제1 붕소층을 형성하는 단계, 상기 드라이브-인 어닐링을 수행하는 단계, 상기 제1 붕소층을 제거하는 단계, 및 상기 에피택시얼층을 발생시키는 단계 각각은 상기 SOI 웨이퍼가 CVD 챔버 내에 유지되면서 수행되는 것인, 이미지 센서를 제조하는 방법.
  8. 제1항에 있어서, 상기 순수 붕소층의 표면 상에 반사 방지층을 퇴적하는 단계를 더 포함하는, 이미지 센서를 제조하는 방법.
  9. 제1항에 있어서, 상기 핸들링 기판 및 상기 개재 절연체층을 제거하는 단계 전에 상기 회로 요소들 위에 상기 에피택시얼층 상에 보호층을 형성하는 단계를 더 포함하는, 이미지 센서를 제조하는 방법.
  10. 제1항에 있어서, 상기 핸들링 기판 및 상기 개재 절연체층을 제거하는 단계 전에 상기 회로 요소들 위에 상기 에피택시얼층에 제2 핸들링 기판을 부착하는 단계를 더 포함하는, 이미지 센서를 제조하는 방법.
  11. 제1항에 있어서, 상기 핸들링 기판 및 상기 개재 절연체층을 제거하는 단계는 상기 상부 실리콘 기판의 일부를 제거하는 단계를 더 포함하는, 이미지 센서를 제조하는 방법.
  12. 노출된 제1 표면, 및 개재 절연체층을 거쳐 핸들링 기판에 부착되는 반대편의 제2 표면을 갖는 상부 실리콘 기판을 포함하는 실리콘 온 절연체(SOI) 웨이퍼 상에 이미지 센서를 제조하는 방법으로서,
    상기 상부 실리콘 기판 내에서 제1 붕소 도핑 농도 레벨을 발생시키기 위해 제1 붕소층을 이용하는 단계;
    상기 상부 실리콘 기판으로부터의 붕소 확산이 상기 상부 실리콘 기판의 제1 표면에 인접하여 배치된 최대 붕소 농도 레벨로부터 상기 에피택시얼층의 제2 표면에 인접하여 배치된 최소 붕소 도핑 농도 레벨까지 상기 에피택시얼층 내에서 단조 감소하는 붕소 도핑 농도 구배를 발생시키도록, 상기 상부 실리콘 기판의 제1 표면 상에 에피택시얼층을 발생시키는 단계;
    상기 에피택시얼층의 제2 표면 상에 회로 요소들을 형성하는 단계;
    상기 에피택시얼층의 제3 표면이 노출되도록 상기 핸들링 기판, 상기 개재 절연층 및 상기 상부 실리콘 기판을 제거하는 단계; 및
    상기 에피택시얼층의 노출된 제3 표면 상에 순수 붕소층을 형성하는 단계를 포함하는, 이미지 센서를 제조하는 방법.
  13. 제12항에 있어서, 상기 제1 붕소 농도 레벨을 발생시키기 위해 상기 비정질 붕소층을 이용하는 단계는:
    상기 상부 실리콘 기판의 제1 표면 상에 제1 붕소층을 형성하는 단계; 및
    상기 제1 붕소층으로부터의 붕소 확산이 상기 상부 실리콘 기판 내에서 초기 붕소 도핑 농도 레벨을 발생시키도록, 그리고 상기 제1 붕소층이 상기 상부 실리콘 기판의 제1 표면으로부터 완전히 제거되도록 상기 SOI 웨이퍼를 처리하는 단계를 포함하는 것인, 이미지 센서를 제조하는 방법.
  14. 제13항에 있어서, 상기 제1 붕소층을 형성하는 단계는 600℃ 내지 800℃ 범위 내의 온도에서 CVD 공정을 사용하여 붕소를 퇴적하는 단계를 포함하는 것인, 이미지 센서를 제조하는 방법.
  15. 제13항에 있어서, 상기 초기 붕소 도핑 농도 레벨을 발생시키기 위한 처리는 800℃ 내지 900℃ 범위 내의 온도에서 드라이브-인 어닐링을 수행하는 것을 포함하는 것인, 이미지 센서를 제조하는 방법.
  16. 제13항에 있어서, 상기 제1 붕소층을 제거하기 위한 처리는 800℃ 내지 900℃ 범위 내의 온도에서 수소 분위기에서 상기 SOI 웨이퍼를 유지하는 것을 포함하는 것인, 이미지 센서를 제조하는 방법.
  17. 제13항에 있어서, 상기 처리는 동시에 상기 초기 붕소 도핑 농도 레벨을 발생시키고 상기 제1 붕소층을 제거하는 것을 포함하는 것인, 이미지 센서를 제조하는 방법.
  18. 제13항에 있어서, 상기 제1 붕소층을 형성하는 단계, 상기 드라이브-인 어닐링을 수행하는 단계, 상기 제1 붕소층을 제거하는 단계, 및 상기 에피택시얼층을 발생시키는 단계 각각은 상기 SOI 웨이퍼가 CVD 챔버 내에 유지되면서 수행되는 것인, 이미지 센서를 제조하는 방법.
  19. 제12항에 있어서, 상기 순수 붕소층의 표면 상에 반사 방지층 하나를 퇴적하는 단계를 더 포함하는, 이미지 센서를 제조하는 방법.
  20. 심자외선(DUV) 방사, 진공 자외선(VUV) 방사, 극자외선(EUV) 방사, 및 하전 입자들 중 적어도 하나를 감지하기 위한 이미지 센서로서,
    제1 표면 및 반대편의 제2 표면을 갖는 단결정 실리콘 기판;
    상기 단결정 실리콘 기판(103)의 제1 표면과 계면을 형성하는 제3 표면을 갖는 에피택시얼층 ― 상기 에피택시얼층은 상기 제3 표면의 반대편에 배치된 제4 표면을 가짐 ―;
    상기 에피택시얼층의 제4 표면 상에 형성된 회로 요소들 및 금속 인터커넥트들; 및
    상기 단결정 실리콘 기판(103)의 제2 표면 상에 형성된 순수 붕소층을 포함하며,
    상기 단결정 실리콘 기판 및 상기 에피택시얼층은 집합적으로, 붕소 원자들의 농도가 상기 단결정 실리콘 기판의 제2 표면에서 나타나는 최고 붕소 농도 레벨로부터 상기 에피택시얼층의 제4 표면에서의 최저 붕소 농도 레벨로 단조 감소하도록 구성된 붕소 농도 구배를 포함하는 것인, 이미지 센서.
  21. 제20항에 있어서,
    상기 제1 표면과 상기 제2 표면 사이에서 측정되는 상기 단결정 실리콘 기판의 두께가 5 nm 내지 100 nm 범위 내이고,
    상기 제3 표면과 상기 제4 표면 사이에서 측정되는 상기 에피택시얼층의 두께는 10 ㎛ 내지 40 ㎛ 범위 내이며,
    상기 순수 붕소층은 2 nm 내지 20 nm 범위 내의 두께를 갖는 것인, 이미지 센서.
  22. 제20항에 있어서, 상기 회로 요소들 위에 상기 에피택시얼층에 부착된 핸들링 웨이퍼를 더 포함하는, 이미지 센서.
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