KR20220164410A - 젖음성 플랭크의 패키지 구조와 그 제작방법 및 수직 패키지 모듈 - Google Patents

젖음성 플랭크의 패키지 구조와 그 제작방법 및 수직 패키지 모듈 Download PDF

Info

Publication number
KR20220164410A
KR20220164410A KR1020220049760A KR20220049760A KR20220164410A KR 20220164410 A KR20220164410 A KR 20220164410A KR 1020220049760 A KR1020220049760 A KR 1020220049760A KR 20220049760 A KR20220049760 A KR 20220049760A KR 20220164410 A KR20220164410 A KR 20220164410A
Authority
KR
South Korea
Prior art keywords
chip
package
semi
finished product
layer
Prior art date
Application number
KR1020220049760A
Other languages
English (en)
Inventor
시안밍 첸
레이 펑
번샤 황
원스 왕
Original Assignee
주하이 엑세스 세미컨덕터 컴퍼니., 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드 filed Critical 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드
Publication of KR20220164410A publication Critical patent/KR20220164410A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4817—Conductive parts for containers, e.g. caps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H01L23/08—Containers; Seals characterised by the material of the container or its electrical properties the material being an electrical insulator, e.g. glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/328—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0801—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/08111—Disposition the bonding area being disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
    • H01L2224/0903—Bonding areas having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/09102—Disposition the bonding areas being at different heights
    • H01L2224/09103—Disposition the bonding areas being at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/16013—Structure relative to the bonding area, e.g. bond pad the bump connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/16014—Structure relative to the bonding area, e.g. bond pad the bump connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H01L2224/16058—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H01L2224/16059—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17183—On contiguous sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64—Heat extraction or cooling elements
    • H01L33/642—Heat extraction or cooling elements characterized by the shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Auxiliary Devices For And Details Of Packaging Control (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 젖음성 플랭크의 패키지 구조와 그 제작방법 및 수직 패키지 모듈을 개시한다. 패키지 구조는 패키지 캐비티가 설치되고, 측벽 및 상기 패키지 캐비티의 외측에 측벽 패드가 설치되는 제1 유전체층; 패키지 캐비티 내에 패키징되고, 능동면의 핀이 제1 유전체층의 제1 면을 향하는 칩; 제1 유전체층의 제1 면에 설치되고, 측벽 패드 및 칩의 능동면 상의 핀과 직접 또는 간접적으로 연결되는 회로층을 포함한다. 종래의 패키지 구조에 비해, 본 발명의 실시예는 칩의 핀을 통해 회로층을 인출하며 본딩 와이어 또는 금속 범프를 없애므로 패키지체의 부피를 줄이는 동시에, 전기 신호의 전달 거리를 단축시켜 패키지 구조의 소형화를 구현하는데 유리하며, 전기 신호 전달에서의 손실 및 지연을 최적화할 수 있고, AOI(automatic optical inspection)를 통해 납땜 성능을 측정할 수 있으므로 제품의 신뢰성을 향상시킬 수 있다.

Description

젖음성 플랭크의 패키지 구조와 그 제작방법 및 수직 패키지 모듈 {Packaging structure with wetting side surface, manufacturing method thereof and vertical packaging module}
본 발명은 반도체 패키지 기술 분야에 관한 것으로서, 특히 젖음성(
Figure pat00001
) 플랭크(
Figure pat00002
)의 패키지 구조와 그 제작방법 및 수직 패키지 모듈에 관한 것이다.
반도체 패키지 기술에서, 금속 범프(Bump, 범프라고도 칭함)의 플립 범프 패키지 기술에 기반하든지, 핀의 실장 및 삽입연결, 와이어 본딩 등 패키지 기술에 기반하든지 모두 칩 위에 금속 범프 또는 와이어를 배치하여 와이어 프레임 또는 IC 기판과 연결하는 전기적 연결 포인트로 사용해야 한다. 전기 신호를 전달하는 과정에서, 전달 거리가 길어지고 와이어 사이에 기생 인덕턴스가 존재하므로 높은 손실 및 높은 지연을 발생시킬 뿐만 아니라 패키지 사이즈를 소형화할 수 없다.
BGA 또는 LGA 패키지 기술은 반도체 패키지 기술에서 흔히 보는 일반적인 패키지 기술로서, 금속 접속 포인트 형식의 패키지로 기존의 니들 핀을 대체하였다. 하지만, 일반적으로 제품의 외관으로부터 그 솔더 범프, 특히 저부의 솔더 범프의 성능이 양호한지 여부를 바로 판단할 수 없으므로 패키지 제품 사용 시의 신뢰성 및 안정성에 영향을 미치게 된다.
I/O 개수가 증가함에 따라, 와이어 본딩의 패키징 방식은 더 이상 패키징 수요를 만족시킬 수 없게 되었다. 면적이 일정한 패키지 구조는 또한 솔더 볼의 증가를 제한하였다. 현재, 이러한 문제를 해결하기 위하여, 칩에 재분포 회로층을 배치하여 간격을 넓혀 새로운 전기적 접촉부재를 제조함으로써 BGA 또는 LGA 패키지체를 형성하고 있다. 그러나 이 방법은 양품율을 저하시키고 패키지 원가의 증가를 초래하게 된다. 또한, 패키지체의 패드가 패키지체의 저부에 위치하므로 소자를 표면 실장 방식으로 인쇄 수직 패키지 모듈에 장착할 수 밖에 없다. 소자가 회로를 통해 하부로 열을 방출하거나 소자의 이면으로부터 능동적으로 열을 방출해야 하므로 측면에 수직 조립하는 시나리오에 적용할 수 없어 특정 반도체의 특정 소자의 다 방향 송수신 요구를 만족할 수 없다.
본 발명은 관련 기술의 기술과제 중 적어도 하나를 해결하기 위해 안출된 것으로서, 본 발명은 젖음성 플랭크의 패키지 구조와 그 제작방법 및 수직 패키지 모듈을 제안하여 납땜 습윤가능한 측벽 패드를 구비하고, 칩의 핀을 통해 회로층을 인출하며 본딩 와이어 또는 금속 범프를 없애므로 패키지체의 부피를 줄일 뿐만 아니라 전기 신호의 전달 거리를 단축시킬 수 있다.
제1 측면에 따르면, 본 발명의 실시예에 따른 젖음성 플랭크의 패키지 구조는,
패키지 캐비티가 설치되고, 측벽 및 상기 패키지 캐비티의 외측에 제1 측벽 패드가 설치되는 제1 유전체층; 상기 패키지 캐비티 내에 패키징되고, 능동면의 핀이 상기 제1 유전체층의 제1 면을 향하는 칩; 상기 제1 유전체층의 제1 면에 설치되고, 상기 제1 측벽 패드 및 상기 칩의 능동면 상의 핀과 직접 또는 간접적으로 연결되는 회로층을 포함한다.
본 발명의 일부 실시예에 따르면, 상기 회로층은 상기 제1 측벽 패드와 직접적으로 연결되거나 제2 도전성 비아 포스트를 통해 상기 제1 측벽 패드와 연결되며, 상기 회로층은 또한 상기 칩의 능동면 상의 핀과 직접적으로 연결되거나 제1 도전성 비아 포스트를 통해 상기 칩의 능동면 상의 핀과 연결된다.
본 발명의 일부 실시예에 따르면, 상기 회로층의 층수는 복수 층이고, 이웃하는 두 상기 회로층 사이는 제3 도전성 비아 포스트를 통해 연결된다.
본 발명의 일부 실시예에 따르면, 상기 제1 유전체층의 제2 면에는 방열층이 설치되고, 상기 방열층은 상기 칩의 방열면과 직접적으로 연결되거나 제1 열전도성 비아 포스트를 통해 상기 칩의 방열면과 연결된다.
본 발명의 일부 실시예에 따르면, 상기 회로층에 저부 패드가 설치되고, 상기 제1 측벽 패드 및 상기 저부 패드 중 적어도 하나에 솔더 볼이 실장되어 있다.
본 발명의 일부 실시예에 따르면, 상기 칩의 능동면에 기능 영역이 설치되고, 상기 기능 영역은 상기 제1 유전체층으로부터 노출된다.
본 발명의 일부 실시예에 따르면, 상기 칩의 능동면에 투명색의 제2 표면 보호층이 설치되어 있다.
본 발명의 일부 실시예에 따르면, 상기 칩의 능동면에 비투명색의 제2 표면 보호층이 설치되고, 상기 제2 표면 보호층에 상기 기능 영역과 대응하는 창구 형성부가 설치되어 있다.
제2 측면에 따르면, 본 발명의 실시예에 따른 패키지 구조의 제작방법은,
하나의 유전체 프레임을 제공하는 단계, -상기 유전체 프레임에 하나 이상의 패키지 캐비티가 설치되고, 상기 유전체 프레임에서 상기 패키지 캐비티의 외측에 제1 금속 포스트가 설치되며, 상기 제1 금속 포스트의 양 단면은 상기 유전체 프레임의 마주하는 양면에 각각 노출됨-;
패키징 대상이 되는 칩을 상기 패키지 캐비티 내에 패키징하여 제1 반제품을 얻는 단계, -여기서, 상기 칩의 능동면 상의 핀은 상기 제1 반제품의 제1 면을 향함-;
상기 제1 반제품의 제1 면에 회로층을 제작하여 제2 반제품을 얻는 단계, -여기서, 상기 회로층은 상기 제1 금속 포스트 및 상기 칩의 능동면 상의 핀에 직접 또는 간접적으로 연결됨-;
상기 제2 반제품을 절단하여 제1 측벽 패드를 구비한 패키지 유닛을 얻는 단계, -여기서, 하나 이상의 절단 경로는 상기 제1 금속 포스트를 경과함-;을 포함한다.
본 발명의 일부 실시예에 따르면, 상기 제1 반제품의 제1 면에 회로층을 제작하는 단계는,
상기 칩의 능동면 상의 핀이 상기 제1 반제품의 제1 면을 향하되, 상기 제1 반제품의 제1 면에 노출된 경우, 상기 제1 반제품의 제1 면에 상기 회로층을 제작하여 상기 제2 반제품을 얻는 단계를 포함하고, 여기서, 상기 회로층은 상기 칩의 능동면 상의 핀과 직접적으로 연결된다.
본 발명의 일부 실시예에 따르면, 상기 제1 반제품의 제1 면에 회로층을 제작하는 단계는,
상기 칩의 능동면 상의 핀이 상기 제1 반제품의 제1 면을 향하되, 상기 제1 반제품 내에 매립된 경우, 상기 제1 반제품의 제1 면에 제1 비아홀을 형성하는 단계, -상기 제1 비아홀은 상기 칩의 능동면 상의 핀과 연통됨-;
전기 도금 방식으로 상기 제1 비아홀 내에 제1 도전성 비아 포스트를 가공하는 단계, -여기서, 상기 제1 도전성 비아 포스트의 제1 단은 상기 칩의 능동면 상의 핀과 연결되고, 상기 제1 도전성 비아 포스트의 제2 단은 상기 제1 반제품의 제1 면에 노출됨-;
상기 제1 반제품의 제1 면에 상기 회로층을 제작하여 상기 제2 반제품을 얻는 단계, -여기서, 상기 회로층은 상기 제1 도전성 비아 포스트와 연결되고, 상기 제1 도전성 비아 포스트를 통해 상기 칩의 능동면 상의 핀과 연결됨-;을 포함한다.
본 발명의 일부 실시예에 따르면, 상기 회로층의 층수는 복수 층이고, 이웃하는 두 상기 회로층 사이는 제3 도전성 비아 포스트를 통해 연결되고, 최외층의 상기 회로층은 제4 도전성 비아 포스트를 통해 상기 제1 금속 포스트와 연결된다.
본 발명의 일부 실시예에 따르면, 상기 제1 반제품의 제1 면에 회로층을 제작하는 단계는,
상기 칩의 능동면 상의 핀이 상기 제1 반제품의 제1 면을 향하되, 상기 칩의 방열면이 상기 제1 반제품 내에 매립된 경우, 상기 제1 반제품의 제2 면에 제2 비아홀을 형성하는 단계, -상기 제2 비아홀은 상기 칩의 방열면과 연통됨-;
전기 도금 방식으로 상기 제2 비아홀 내에 제1 열전도성 비아 포스트를 가공하는 단계, -여기서, 상기 제1 열전도성 비아 포스트의 제1 단은 상기 칩의 방열면과 연결되고, 상기 제1 열전도성 비아 포스트의 제2 단은 상기 제1 반제품의 제2 면에 노출됨-;
상기 제1 반제품의 제1 면에 상기 회로층을 제작하고, 상기 제1 반제품의 제2 면에 방열층을 제작하여 상기 제2 반제품을 얻는 단계, -여기서, 상기 방열층은 상기 제1 열전도성 비아 포스트와 연결됨-;을 포함한다.
본 발명의 일부 실시예에 따르면, 상기 제1 반제품의 제1 면에 회로층을 제작하는 단계는,
상기 칩의 능동면 상의 핀이 상기 제1 반제품의 제1 면을 향하되, 상기 칩의 방열면이 상기 제1 반제품의 제2 면에 노출된 경우, 상기 제1 반제품의 제1 면에 상기 회로층을 제작하며, 상기 제1 반제품의 제2 면에 방열층을 제작하여 상기 제2 반제품을 얻는 단계, -여기서, 상기 방열층은 상기 칩의 방열면과 직접적으로 연결됨-;을 포함한다.
본 발명의 일부 실시예에 따르면, 상기 칩의 능동면에 기능 영역이 설치되고 패키징 대상이 되는 칩을 상기 패키지 캐비티 내에 패키징하는 단계는,
상기 패키지 캐비티의 저부에 하나의 임시 적재면을 제공하는 단계;
상기 칩을 상기 패키지 캐비티 내에 실장하고, 상기 칩의 능동면을 상기 임시 적재면에 실장하는 단계;
패키징 재료를 이용하여 상기 칩을 패키징하는 단계;
상기 임시 적재면을 제거하여 상기 칩의 능동면 상의 기능 영역을 노출시키는 단계를 포함한다.
본 발명의 일부 실시예에 따르면, 상기 제2 반제품을 절단한 후,
상기 칩의 능동면에 투명색의 제2 표면 보호층을 가공하는 단계를 더 포함한다.
본 발명의 일부 실시예에 따르면, 상기 제2 반제품을 절단한 후,
상기 칩의 능동면에 비투명색의 제2 표면 보호층을 가공하는 단계;
상기 기능 영역과 대응하는 상기 제2 표면 보호층 위치에 창구를 형성하는 단계를 더 포함한다.
제3 측면에 따르면, 본 발명의 실시예에 따른 패키지 구조는 제2 측면에 따른 상기 패키지 구조의 제작방법을 통해 얻는다.
제4 측면에 따르면, 본 발명의 실시예에 따른 수직 패키지 모듈은 제1 측면에 따른 상기 패키지 구조 또는 제3 측면에 따른 상기 패키지 구조를 포함한다.
제5 측면에 따르면, 본 발명의 실시예에 따른 수직 패키지 모듈은, 인쇄회로기판; 제2 측벽 패드가 설치되고, 상기 제2 측벽 패드를 통해 상기 인쇄회로기판에 용접되며 제1 면이 상기 인쇄회로기판에 수직인 패키지 유닛; 상기 패키지 유닛 내에 패키징되어 상기 제2 측벽 패드와 전기적으로 연결되고, 상기 패키지 유닛의 제1 면을 향하는 기능 영역을 구비한 패키지 소자를 포함한다.
본 발명의 일부 실시예에 따르면, 상기 인쇄회로기판의 표면 또는 측면에 오목부가 설치되고, 상기 오목부 내에 제1 패드가 설치되며, 상기 제2 측벽 패드는 상기 제1 패드와 용접 연결된다.
본 발명의 일부 실시예에 따르면, 상기 인쇄회로기판의 상표면 또는 하표면에 돌기부가 설치된다.
본 발명의 일부 실시예에 따르면, 상기 돌기부에 제2 패드가 설치되고, 상기 패키지 유닛에 저부 패드가 더 설치되며, 상기 저부 패드는 상기 제2 패드와 용접 연결된다.
본 발명의 부가적인 측면과 실시예의 장점들은 다음의 상세한 설명을 통해 세부적으로 제공되며, 다음의 상세한 설명으로부터 부분적으로 명확하게 되거나 또는 본 발명의 실시예의 실시로부터 이해하게 될 것이다.
본 발명의 실시예에 따른 패키지 구조는 적어도 다음 유익한 효과가 있다.
종래의 패키지 구조에 비해, 본 발명의 실시예에 납땜 습윤가능한 측벽 패드가 설치되고 칩의 핀을 통해 회로층을 인출하며, 본딩 와이어 또는 금속 범프를 없애므로 패키지체의 부피를 줄이는 동시에, 전기 신호의 전달 거리를 단축시켜 패키지 구조의 소형화를 구현하는데 유리하며, 전기 신호 전달에서의 손실 및 지연을 최적화할 수 있다. 제1 측벽 패드를 납땜 습윤할 때, AOI(automatic optical inspection)를 통해 제1 측벽 패드의 납땜 습윤 상황을 검사하여 납땜의 품질 상태를 판단함으로써 칩의 납땜 성능의 유효성을 판단할 수 있어 관련 전자 제품의 조립 신뢰성을 향상시키는데 유리하며, Automotive Grade의 요구를 만족시킬 수 있다.
본 발명의 실시예에 따른 패키지 구조의 제작방법은 적어도 다음 유익한 효과가 있다.
본 발명의 실시예에 따른 패키지 구조의 제작방법을 통해 패키지 구조를 얻을 수 있는데, 종래의 패키지 구조에 비해, 본 발명의 실시예는 납땜 습윤 가능한 제1 측벽 패드를 제작할 수 있고, 칩의 핀을 통해 회로층을 인출하며, 본딩 와이어 또는 금속 범프를 없애므로 패키지체의 부피를 줄이는 동시에, 전기 신호의 전달 거리를 단축시켜 패키지 구조의 소형화를 구현하는데 유리할 뿐만 아니라 전기 신호 전달에서의 손실 및 지연을 최적화할 수 있다. 제1 측벽 패드를 납땜 습윤할 때, AOI(automatic optical inspection)를 통해 제1 측벽 패드의 납땜 습윤 상황을 검사하여 납땜의 품질 상태를 판단함으로써 칩의 납땜 성능의 유효성을 판단할 수 있어 관련 전자 제품의 조립 신뢰성을 향상시키는데 유리하며, Automotive Grade의 요구를 만족시킬 수 있다.
본 발명의 실시예에 따른 수직 패키지 모듈은 적어도 다음 유익한 효과가 있다.
본 발명은 패키지 유닛에 제2 측벽 패드를 설치함으로써 평면의 표면 실장 방식을 수직 실장 방식으로 변경하여 실장 면적을 축소시켜 수직 패키지 모듈의 소형화 및 고밀도화에 유리하며, 수직 실장 방식은 패키지 소자가 광, 전자파, 적외선 등 신호에 대한 송신, 전달, 수신 또는 탐측 방향을 단일 방향에서 복수의 선택가능한 방향으로 변경시켜 신호 송수신 등 관련 기능을 구현할 수 있고, 수직 패키지 모듈의 설계 난이도를 낮추고, 수직 조립 공정의 난이도를 낮추는데 유리할 뿐만 아니라 보드 레벨(board-level) 조립의 신뢰성을 향상시킨다.
본 발명의 상기 및/또는 부가적인 측면과 장점들은 이하 첨부된 도면을 결합하여 설명된 실시예에 의해 더욱 명확해지고 쉽게 이해할 수 있다.
도 1은 본 발명의 실시예에 따른 패키지 구조의 첫 번째 개략적인 구성도이다.
도 2는 도 1에 도시된 패키지 구조의 개략적인 저면도이다.
도 3은 본 발명의 실시예에 따른 패키지 구조의 두 번째 개략적인 구성도이다.
도 4는 본 발명의 실시예에 따른 패키지 구조의 세 번째 개략적인 구성도이다.
도 5는 본 발명의 실시예에 따른 패키지 구조의 네 번째 개략적인 구성도이다.
도 6은 본 발명의 실시예에 따른 패키지 구조의 다섯 번째 개략적인 구성도이다.
도 7은 본 발명의 실시예에 따른 패키지 구조의 여섯 번째 개략적인 구성도이다.
도 8a는 본 발명의 실시예에 따른 패키지 구조의 일곱 번째 개략적인 구성도이다.
도 8b는 본 발명의 실시예에 따른 패키지 구조의 여덟 번째 개략적인 구성도이다.
도 8c는 본 발명의 실시예에 따른 패키지 구조의 아홉 번째 개략적인 구성도이다.
도 9 내지 도 20은 본 발명의 실시예에 따른 패키지 구조의 제작방법의 중간 과정을 나타낸 개략도이다.
도 21은 본 발명의 실시예에 따른 수직 패키지 모듈의 첫 번째 개략적인 구성도이다.
도 22a, 도 22b, 도 22c, 도 22d는 각각 본 발명의 실시예에 따른 패키지 유닛이 인쇄회로기판에 다른 개수로 분포된 평면도이다.
도 23은 본 발명의 실시예에 따른 수직 패키지 모듈의 두 번째 개략적인 구성도이다.
도 24는 본 발명의 실시예에 따른 수직 패키지 모듈의 세 번째 개략적인 구성도이다.
이하에서는 본 발명의 실시예를 상세하게 설명한다. 상기 실시예의 예들은 첨부된 도면에 도시되며, 동일 또는 유사한 부호는 동일 또는 유사한 소자; 또는 동일 또는 유사한 기능을 갖는 소자를 나타낸다. 이하, 첨부된 도면을 참조하여 설명한 실시예는 본 발명을 예시적으로 설명하는데 사용될 뿐, 본 발명을 한정하는 것으로 이해해서는 안된다.
본 발명의 설명에서, 여러 개는 하나 또는 복수를 나타내고, 복수는 두 개 또는 두 개 이상을 나타낸다. "보다 크다", "보다 작다", "초과" 등은 그 수 자체를 포함하지 않으며 "이상", "이하", "이내" 등은 그 수 자체를 포함하는 것으로 이해해야 한다. "제1", "제2"는 기술적 특징을 구분하기 위한 목적으로 사용될 뿐, 상대적인 중요도를 지시하거나 암시; 또는 지시한 기술적 특징의 개수 또는 지시한 기술적 특징의 선후관계를 암시하는 것은 아니다.
본 발명의 설명에서 설치, 장착, 연결 등은 별도로 한정하지 않은 한, 일반적인 의미로 이해되어야 하며 본 발명이 속한 기술분야의 기술자는 기술적 방안의 구체적인 내용을 결합하여 상기 용어가 본 발명에서의 구체적인 의미를 합리적으로 확정할 수 있다.
실시예 1
도 1 및 도 2를 참조하면, 본 실시예에 개시된 젖음성 플랭크의 패키지 구조는 제1 유전체층(110), 칩(200)(마이크로회로, 마이크로칩 또는 집적회로라고도 칭함) 및 회로층(300)을 포함하고, 제1 유전체층(110)의 재료는 글라스 클로스(Glass cloth), 고분자 폴리머 또는 세라믹 재료 중 1종 이상이고, 제1 유전체층(110)에 패키지 캐비티(101)가 설치되고, 구체적으로 패키지 캐비티(101)는 제1 유전체층(110)의 중부에 위치하고, 제1 유전체층(110)의 측벽 및 패키지 캐비티(101)의 외측에 제1 측벽 패드(120)가 설치되고, 제1 측벽 패드(120)의 개수는 칩(200)의 능동면 상의 핀(201)의 개수 및 실제 배선 요구에 의해 결정되고, 칩(200)은 패키지 캐비티(101) 내에 패키징되며, 칩(200)의 능동면 상의 핀(201)은 제1 유전체층(110)의 제1 면을 향한다. 여기서, 칩(200)을 패키징하는 패키징 재료(103)는 아지노모토(Ajinomoto) 빌드-업 재료(buildup material), 폴리머 기질의 재료, 감광성 절연재료, 패키지 몰딩재 또는 폴리이미드 등일 수 있으며, 패키징 재료(103)는 칩(200)을 패키지 캐비티(101) 내에 감싸되, 칩(200)의 일부가 패키징 재료(103)로부터 노출되게 함으로써 전기적 연결 또는 방열 연결을 구현하도록 한다. 도 1, 도 3 및 도 4을 참조하면, 회로층(300)은 제1 유전체층(110)의 제1 면에 설치되고, 회로층(300)은 제1 측벽 패드(120) 및 칩(200)의 능동면 상의 핀(201)에 직접 또는 간접적으로 연결되어 제1 측벽 패드(120)와 칩(200)의 능동면 상의 핀(201) 사이의 전기적 연결을 구현한다. 핀(201)은 제1 유전체층(110)의 마주하는 두 표면 중 하나를 향할 수 있는데, 설명의 편의를 위하여, 본 발명의 실시예는 핀(201)이 향하는 방향을 기준으로 제1 유전체층(110)의 제1 면을 결정하고, 다시 말해, 제1 유전체층(110)은 핀(201)이 향하는 일면을 제1 면으로 하는 것을 이해하게 될 것이다.
종래의 패키지 구조에 비해, 본 발명의 실시예는 칩(200)의 핀을 통해 회로층(300)을 인출하며, 본딩 와이어 또는 금속 범프를 없애므로 패키지체의 부피를 줄이는 동시에, 전기 신호의 전달 거리를 단축시켜 패키지 구조의 소형화를 구현하는데 유리할 뿐만 아니라 전기 신호 전달에서의 손실 및 지연을 최적화할 수 있다. 게다가, 본 실시예는 제1 측벽 패드(120)를 설치함으로써 단위 면적의 패키지 구조에 더 많은 패드를 배치할 수 있어 지속적으로 증가하는 I/O 개수의 수요를 만족시킬 수 있다. 제1 측벽 패드(120)의 설계는 패키지 구조의 표면 실장, 측면 실장 또는 수직 실장을 구현함으로써 더 많은 시나리오에서 실장하는 수요를 만족시켜 패키지 구조의 적용성을 향상시키는데 유리하다. 후속 사용에 있어서, 제1 측벽 패드(120)를 납땜 습윤할 때, AOI(automatic optical inspection)를 통해 제1 측벽 패드(120)의 납땜 습윤 상황을 검사하여 납땜의 품질 상태를 판단함으로써 칩의 납땜 성능의 유효성을 판단할 수 있어 관련 전자 제품의 조립 신뢰성을 향상시키는데 유리하며, Automotive Grade의 요구를 만족시킬 수 있다.
설계에 따라, 회로층(300)과 제1 측벽 패드(120) 및 칩(200)의 능동면 상의 핀(201) 사이의 연결 방식은 직접 연결 또는 간접 연결일 수 있다. 여기서, 도 1 또는 도 3을 참조하면, 회로층(300)은 제1 측벽 패드(120) 및 칩(200)의 능동면 상의 핀(201)과 직접적으로 연결되고; 도 4를 참조하면, 회로층(300)은 제1 측벽 패드(120)와 직접적으로 연결되고, 회로층(300)은 제1 도전성 비아 포스트(301)를 통해 칩(200)의 능동면 상의 핀(201)과 연결되며; 도 5를 참조하면, 회로층(300)은 제2 도전성 비아 포스트(302)를 통해 제1 측벽 패드(120)와 연결되고, 회로층(300)은 제1 도전성 비아 포스트(301)를 통해 칩(200)의 능동면 상의 핀(201)과 연결된다. 따라서, 본 실시예는 회로층(300)과 제1 측벽 패드(120)의 직접 연결 또는 제2 도전성 비아 포스트(302)를 통해 제1 측벽 패드(120)와의 연결을 구현할 수 있으며, 또한 회로층(300)과 칩(200)의 능동면 상의 핀(201)의 직접 연결 또는 제1 도전성 비아 포스트(301)를 통해 칩(200)의 능동면 상의 핀(201)과의 연결을 구현할 수 있다.
도 5, 도 6 및 도 7를 참조하면, 회로층(300)은 1층 또는 복수 층이므로 더 많은 배선 수요를 만족할 수 있다. 회로층(300)이 복수 층인 경우, 이웃하는 두 회로층(300) 사이는 제3 도전성 비아 포스트(303)를 통해 서로 연결되고, 최외층의 회로층(300)은 제4 도전성 비아 포스트(304)를 통해 제1 측벽 패드(120)와 연결된다.
도 5 또는 도 7를 참조하면, 제1 유전체층(110)의 제2 면에 방열층(400)이 설치되어 칩(200)의 방열 효율을 높이고, 칩(200)의 작업 온도를 낮추는데 유리하므로 칩(200)의 동작 신뢰성을 향상시킨다. 여기서, 방열층(400)은 칩(200)의 방열면과 직접적으로 연결되거나 제1 열전도성 비아 포스트(401)를 통해 칩(200)의 방열면과 연결된다. 구체적으로, 도 5를 참조하면, 방열층(400)은 칩(200)의 방열면과 직접적으로 연결되고; 도 7를 참조하면, 방열층(400)은 제1 열전도성 비아 포스트(401)를 통해 칩(200)의 방열면과 연결된다.
계속하여 도 5 또는 도 7을 참조하면, 사용 시 제1 측벽 패드(120)에 솔더 볼(600)을 실장하거나 회로판에 솔더 페이스트(Solder paste)를 프린트하여 회로판과 쉽게 연결되도록 한다. 물론, 일부 패키지 구조에서, 회로층(300)에 저부 패드가 설치되어 있는데, 실제 용접 수요에 따라, 제1 측벽 패드(120) 및 저부 패드 중 적어도 하나에 솔더 볼(600)을 실장하여 표면 실장, 측면 실장 또는 수직 실장을 구현하도록 한다.
유의해야 할 것은, 패키지 구조를 보호하기 위하여, 패키지 구조에 제1 표면 보호층(510)이 구비되고, 구체적으로, 제1 표면 보호층(510)은 회로층(300)을 피복하며, 방열층(400)이 설치되어 있는 경우, 제1 표면 보호층(510)은 방열층(400)도 피복한다. 제1 표면 보호층(510)은 솔더 레지스트 층 또는 플라스틱 패키징 층일 수 있으며, 물리적 보호 및 습기 격리 기능을 구현한다.
도 8a를 참조하면, 실제 응용에서, 칩(200)의 종류에 따라 칩(200)의 능동면이 향하는 방향이 상이할 수 있다. 예를 들어, 칩(200)이 LED, 광 수신 부재 또는 센서 칩 등 어셈블리인 경우, 칩(200)의 능동면에 기능 영역(202)이 설치되고, 기능 영역(202)은 제1 유전체층(110)으로부터 노출된다. 즉, 칩(200)의 능동면이 패키지 캐비티(101)의 외측을 향하므로 신호 송신, 신호 수신, 신호 전달 또는 신호 탐측 등 기능을 수행하도록 한다.
도 8b를 참조하면, 일부 타입의 칩인 경우, 예를 들어, 방수 기능을 요구하는 칩은, 칩(200)에 대한 보호를 강화하기 위하여, 칩(200)의 능동면에 투명색의 제2 표면 보호층(520)을 설치한다. 제2 표면 보호층(520)의 재료에 따라, 제2 표면 보호층(520)은 상이한 보호 작용을 한다. 예를 들어, 물리적 보호 및 습기 격리 역할을 한다.
물론, 도 8c를 참조하면, 제2 표면 보호층(520)의 재료에 따라, 칩(200)의 능동면 상에 비투명색의 제2 표면 보호층(520)을 설치할 수 있다. 제2 표면 보호층(520)에 기능 영역(202)과 대응하는 창구 형성부를 형성하여 기능 영역(202)을 제외하고 피복한다. 이로써 기능 영역(202)의 노출을 통해 신호 송신, 신호 수신, 신호 전달 또는 신호 탐측 등 기능을 수행하도록 한다.
실시예 2
본 발명의 실시예는 패키지 구조의 제작방법을 제공한다. 이 방법은 단계 S100, 단계 S200, 단계 S300 및 단계 S400을 포함하고, 이하에서는 각 단계를 상세히 설명한다.
S100: 도 9 및 도 10을 참조하면, 패키지 구조의 제1 유전체층(110)을 형성하는 하나의 유전체 프레임(100)을 제공한다. 유전체 프레임(100)에 하나 이상의 패키지 캐비티(101)가 설치되고, 유전체 프레임(100)에서 패키지 캐비티(101)의 외측에 제1 금속 포스트(102)가 설치되며, 제1 금속 포스트(102)의 양 단면은 유전체 프레임(100)의 마주하는 양면에 노출되어 있다. 본 실시예에서, 패키지 캐비티(101)는 유전체 프레임(100)의 마주하는 양면과 각각 연통되는 캐비티이며, 유전체 프레임(100)의 재료는 글라스 클로스(Glass cloth), 고분자 폴리머 또는 세라믹 재료 중 1종 이상이다. 설명의 편의를 위하여, 본 실시예의 유전체 프레임(100)에는 4*3=12 개의 패키지 캐비티(101)가 배열되어 있고, 동일한 행에서 유전체 프레임(100)의 이웃하는 패키지 캐비티(101) 사이에 제1 금속 포스트(102)가 설치되고, 유전체 프레임(100)의 양 측벽이면서 패키지 캐비티(101)의 일측에 마찬가지로 제1 금속 포스트(102)가 설치된다.
S200: 도 11을 참조하면, 패키징 대상이 되는 칩(200)을 패키지 캐비티(101) 내에 패키징하여 제1 반제품을 얻는다. 여기서, 칩(200)의 능동면 상의 핀(201)은 제1 반제품의 제1 면을 향한다. 칩(200)의 패키징 방식은 라미이네이팅, 사출성형 또는 압연 공정 등 방식을 통해 수행되며, 여기서, 칩(200)을 패키징하는 패키징 재료(103)는 아지노모토(Ajinomoto) 빌드-업 재료(buildup material), 폴리머 기질의 재료, 감광성 절연재료, 패키지 몰딩재 또는 폴리이미드 등일 수 있으며, 패키징 재료(103)는 칩(200)을 패키지 캐비티(101) 내에 감싸되, 칩(200)의 일부가 패키징 재료(103)로부터 노출되게 함으로써 전기 연결 또는 방열 연결을 구현하도록 한다.
S300: 도 12를 참조하면, 제1 반제품의 제1 면에 회로층(300)을 제작하여 제2 반제품을 얻는다. 여기서, 회로층(300)은 제1 금속 포스트(102) 및 칩(200)의 능동면 상의 핀(201)과 직접 또는 간접적으로 연결되어 제1 금속 포스트(102)와 칩(200)의 능동면 상의 핀(201) 사이의 전기적 연결을 구현한다. 종래의 패키지 구조에 비해, 본 발명의 실시예는 칩(200)의 핀을 통해 회로층(300)을 인출하며, 본딩 와이어 또는 금속 범프를 없애므로 패키지체의 부피를 줄이는 동시에, 전기 신호의 전달 거리를 단축시켜 패키지 구조의 소형화를 구현하는데 유리할 뿐만 아니라 전기 신호 전달에서의 손실 및 지연을 최적화할 수 있다.
S400: 계속하여 도 12를 참조하면, 제2 반제품을 절단하여 제1 측벽 패드(120)를 구비한 패키지 유닛을 얻는다. 여기서, 하나 이상의 절단 경로가 제1 금속 포스트(102)를 지나며, 절단 방식은 레이저 절단 또는 기계 절단일 수 있다. 동일한 행에 놓인 이웃하는 두 패키지 캐비티(101)에 대해, 동일한 열에 놓인 제1 금속 포스트(102)의 중심 연결선(도면 내의 점선과 같음)을 절단 경로로 정하고, 절단 경로를 따라 절단하여 제1 금속 포스트(102)의 단면이 유전체 프레임(100)의 표면에 노출되게 하여 제1 측벽 패드(120)를 형성한 다음, 1차 절단된 반제품을 2차 등분 절단하여 패키지 유닛을 얻는다. 제1 측벽 패드(120)의 설계는 패키지 구조로 하여금 단위 면적에 더 많은 패드를 배치하게 함으로써 지속적으로 증가하는 I/O 개수의 수요를 만족시킬 수 있다. 제1 측벽 패드(120)의 설계는 패키지 구조의 표면 실장, 측면 실장 또는 수직 실장을 구현함으로써 더 많은 시나리오에서 실장하는 수요를 만족시켜 패키지 구조의 적용성을 향상시키는데 유리하다.
단계 S300에서 제1 반제품의 제1 면에 회로층(300)을 제작하는 단계에 대하여, 본 실시예는 두 가지 구현 방식을 개시한다. 첫째, 제1 반제품의 제1 면에 회로층(300)을 제작하는 단계는 단계 S310을 포함하는 것이다.
S310: 도 11 및 도 12를 참조하면, 칩(200)의 능동면 상의 핀(201)은 제1 반제품의 제1 면을 향하되, 제1 반제품의 제1 면에 노출된 경우, 제1 반제품의 제1 면에 회로층(300)을 제작하여 제2 반제품을 얻는다. 여기서, 회로층(300)은 칩(200)의 능동면 상의 핀(201)과 직접 연결된다. 이해해야 할 것은, 칩(200)의 실장 과정은 패키지 캐비티(101)의 저부에 임시 적재면을 제공하는 방식을 통해 칩(200)의 능동면 상의 핀(201)이 제1 반제품의 제1 면을 향하면서 제1 반제품의 제1 면에 노출되게 할 수 있다. 한편, 회로층(300)의 제작방법은 패턴 전사 및 패턴 전기 도금 방식으로 구현 가능하다. 이는 본 기술분야의 일반 기술자에게 있어서 공지 기술에 속하므로 본 실시예에서는 더 이상 중복하여 설명하지 않겠다.
둘째, 제1 반제품의 제1 면에 회로층(300)을 제작하는 단계는 다음 단계를 포함한다.
S321: 도 13 및 도 14를 참조하면, 칩(200)의 능동면 상의 핀(201)이 제1 반제품의 제1 면을 향하되, 제1 반제품 내에 매립된 경우, 제1 반제품의 제2 면에 제2 비아홀(104)을 형성하고, 여기서 제2 비아홀(104)은 칩(200)의 능동면 상의 핀(201)과 연통된다. 본 실시예에서, 제1 비아홀(104)은 레이저 천공(laser drilling) 방식으로 가공하여 형성된다.
S322: 도 15를 참조하면, 전기 도금 방식으로 제1 비아홀(104) 내에 제1 도전성 비아 포스트(301)를 가공한다. 여기서, 제1 도전성 비아 포스트(301)의 제1 단은 칩(200)의 능동면 상의 핀(201)과 연결되고, 제1 도전성 비아 포스트(301)의 제2 단은 제1 반제품의 제1 면에 노출된다.
S323: 계속하여 도 15를 참조하면, 제1 반제품의 제1 면에 회로층(300)을 제작하여 제2 반제품을 얻는다. 여기서, 회로층(300)은 제1 도전성 비아 포스트(301)와 연결되고, 제1 도전성 비아 포스트(301)를 통해 칩(200)의 능동면 상의 핀(201)과 연결된다. 이와 같은 설치 방식을 통해, 칩(200)의 능동면 상의 핀(201)을 패키징 재료(103) 내에 패키징할 수 있고, 칩(200)과 제1 금속 포스트(102)의 전기적 연결을 구현할 수 있어 습기가 칩(200)에 미치는 영향을 줄이고, 칩(200)의 동작 안정성을 향상시키는데 유리하다.
유의해야 할 것은, 패키징 재료(103)의 두께가 두꺼운 경우, 도 14를 참조하면, 단계 S321에서 제1 비아홀(104)의 개수는 복수이고, 복수의 제1 비아홀(104)은 제1 금속 포스트(102) 및 칩(200)의 능동면 상의 핀(201)과 대응하여 연통되고; 상응하게, 도 15를 참조하면, 단계 S322에서, 전기 도금 방식으로 대응되는 제1 비아홀(104) 내에 제2 도전성 비아 포스트(302) 및 제1 도전성 비아 포스트(301)를 각각 가공한다. 여기서, 제2 도전성 비아 포스트(302)의 제1 단은 제1 금속 포스트(102)와 연결되고, 제1 도전성 비아 포스트(301)의 제1 단은 칩(200)의 능동면 상의 핀(201)과 연결되며, 제2 도전성 비아 포스트(302)의 제2 단과 제1 도전성 비아 포스트(301)의 제2 단은 모두 제1 반제품의 제1 면에 노출되며; 단계 S323에서, 제1 반제품의 제1 면에 회로층(300)을 제작한 후, 회로층(300)은 제2 도전성 비아 포스트(302) 및 제1 도전성 비아 포스트(301)와 각각 연결하므로 회로층(300)이 제2 도전성 비아 포스트(302)를 통해 제1 금속 포스트(102)와 연결되고, 회로층(300)이 제1 도전성 비아 포스트(301)를 통해 칩(200)의 능동면 상의 핀(201)과 연결 가능하다. 그러므로 회로층(300)은 제1 금속 포스트(102) 및 칩(200)의 능동면 상의 핀(201)과 간접적으로 연결할 수 있다.
도 16를 참조하면, 본 실시예에서, 회로층(300)은 복수 층이고, 이웃하는 두 회로층(300) 사이는 제3 도전성 비아 포스트(303)를 통해 연결되고, 최외층의 회로층(300)은 제4 도전성 비아 포스트(304)를 통해 제1 금속 포스트(102)와 연결된다. 여기서, 복수 층의 회로층(300)을 가공하는 방법은 패턴 전사, 패턴 전기 도금, 적층 및 라미네이팅 등 공정으로 구현 가능한다. 마찬가지로, 제3 도전성 비아 포스트(303) 및 제4 도전성 비아 포스트(304)의 가공 방법도 패턴 전사, 패턴 전기 도금, 적층 및 라미네이팅 등 공정을 통해 구현 가능하다. 이는 본 기술분야의 일반 기술자에게 있어서 공지 기술에 속하므로 본 실시예에서는 더 이상 중복하여 설명하지 않겠다. 이와 같은 설치 방식을 통해, 본 실시예는 복수 층의 팬-아웃 패키지 구조를 제작할 수 있으므로 배선 밀도를 높이는데 유리하다.
칩(200)의 방열 효율을 높이기 위하여, 제1 반제품 위에 방열층(400)을 형성할 수 있다. 여기서, 방열층(400)은 단계 S300에서 함께 제작할 수 있는데, 본 실시예는 두가지 구현 방식을 제공한다.
첫째, 상기 단계 S300에서 제1 반제품의 제1 면에 회로층(300)을 제작하는 단계는 다음 단계를 포함한다.
도 17를 참조하면, 칩(200)의 능동면 상의 핀(201)이 제1 반제품의 제1 면을 향하되, 칩(200)의 방열면이 제1 반제품 내에 매립된 경우, 제1 반제품의 제2 면에 제2 비아홀(105)을 형성한다. 제2 비아홀(105)은 칩(200)의 방열면과 연통되어 있다. 본 실시예에서, 칩(200)의 방열면은 칩(200)의 이면에 위치하고, 칩(200)의 방열면과 칩(200)의 능동면 상의 핀(201)은 칩(200)의 마주하는 양면에 각각 위치한다.
도 18를 참조하면, 전기 도금 방식으로 제2 비아홀(105) 내에 제1 열전도성 비아 포스트(401)를 가공한다. 여기서, 제1 열전도성 비아 포스트(401)의 제1 단은 칩(200)의 방열면과 연결되고, 제1 열전도성 비아 포스트(401)의 제2 단은 제1 반제품의 제2 면에 노출된다.
계속하여 도 18를 참조하면, 제1 반제품의 제1 면에 회로층(300)을 제작하고, 제1 반제품의 제2 면에 방열층(400)을 제작하여 제2 반제품을 얻는다. 여기서, 방열층(400)은 제1 열전도성 비아 포스트(401)와 연결된다. 방열층(400)의 제작방법은 패턴 전사 및 패턴 전기 도금 방식을 통해 구현 가능하므로 본 실시예에서는 중복하여 설명하지 않겠다.
둘째, 상기 단계 S300에서 제1 반제품의 제1 면에 회로층(300)을 제작하는 단계는 다음 단계를 포함한다.
도 14 및 도 15를 참조하면, 칩(200)의 능동면 상의 핀(201)이 제1 반제품의 제1 면을 향하되, 칩(200)의 방열면이 제1 반제품의 제2 면에 노출된 경우, 제1 반제품의 제1 면에 회로층(300)을 제작하고, 제1 반제품의 제2 면에 방열층(400)을 제작하여 제2 반제품을 얻는다. 여기서, 방열층(400)은 칩(200)의 방열면과 직접적으로 연결된다. 회로층(300)의 제작방법은 상기 구현 방식을 참조할 수 있으므로 중복하여 설명하지 않겠다.
상기 단계 S300에서 제1 반제품의 제1 면에 회로층(300)을 제작한 후, 다음 단계를 포함한다.
도 19 또는 도 20을 참조하면, 제1 반제품에 제1 표면 보호층(510)을 추가하여 제2 반제품을 얻는다. 제1 표면 보호층(510)운 솔더 레지스트 층 또는 플라스틱 패키징 층일 수 있으며, 물리적 보호 및 습기 격리 기능을 구현한다. 방열층(400)이 가공되어 있는 경우, 패턴 전사 공정, 플라즈마 식각 또는 레이저 공정을 통해 제1 표면 보호층(510)을 부분적으로 제거하여 대응되는 방열 금속을 노출시킨다. 여기서, 제1 표면 보호층(510)의 플라스틱 패키징 재료는 패키징 재료(103)일 수 있다.
계속하여 도 19 또는 도 20을 참조하면, 패키지 유닛을 얻은 후, 제1 측벽 패드(120)에 대해 볼 실장처리하여 제1 측벽 패드(120)에 연결구조를 가공할 수 있다. 유의해야 할 것은, 일부 패키지 구조에서, 회로층(300)에 저부 패드가 설치되고, 제1 표면 보호층(510)에 저부 패드를 노출하는 창구 형성부가 설치되어 있다. 이때, 제1 측벽 패드(120) 및 저부 패드에 대해 볼 실장처리하여 제1 측벽 패드(120) 및 저부 패드에 연결구조를 형성할 수 있다.
실제 응용에서, 칩(200)의 종류에 따라 칩(200)의 능동면의 방향은 상이할 수 있다. 예를 들어, 칩(200)이 LED, 광 수신기 또는 센서 칩 등 어셈블리인 경우, 칩(200)의 능동면에 기능 영역(202)이 설치된다.
기능 영역(202)을 제1 유전체층(110)으로부터 노출시키기 위하여, 상기 단계 S200에서 패키징 대상이 되는 칩(200)을 패키지 캐비티(101) 내에 패키징하는 단계는 다음 단계를 포함한다.
S210: 패키지 캐비티(101)의 저부에 하나의 임시 적재면(미도시)을 제공한다. 여기서, 임시 적재면은 유전체 프레임(100)의 저부에 설치된 임시 적재판이거나 유전체 프레임(100)의 저부에 접착된 접지 또는 접착 테이프일 수 있다.
S220: 칩(200)을 패키지 캐비티(101) 내에 실장하고, 칩(200)의 능동면을 임시 적재면에 실장한다. 이로써 칩(200)의 능동면이 유전체 프레임(100)의 저부와 가지런히 정렬되게 하는 바, 즉 제1 유전체층(110)의 표면과 가지런히 정렬되게 한다.
S230: 패키징 재료(103)를 이용하여 칩(200)을 패키징한다. 칩(200)의 능동면이 임시 적재면에 실장되므로, 패키징 시 패키징 재료(103)는 칩(200)의 능동면을 제외하고 피복할 수 있다. 이로써 패키징 재료(103)가 칩(200) 전체를 피복하지 않도록 한다.
S240: 임시 적재면을 제거하여 칩(200)의 능동면 상의 기능 영역(202)을 노출시킨다. 칩(200)의 능동면이 임시 적재면에 실장되므로, 임시 적재면을 제거하면, 칩(200)의 능동면이 노출하게 되는데, 패키징된 후의 구조는 도 8a를 참조할 수 있다. 물론, 칩(200)의 능동면에 핀(201)이 설치된 경우, 핀(201)이 제1 유전체층(110)으로부터의 노출을 구현할 수 있다. 칩(200)을 보호하기 위하여, 상기 단계 S400에서 제2 반제품을 절단한 후 다음 단계를 포함한다.
S520: 칩(200)의 능동면에 투명색의 제2 표면 보호층(520)을 가공한다. 그 구조는 도 8b를 참조할 수 있다.
상기 단계 S400에서, 제2 표면 보호층(520)의 재료에 따라 제2 표면 보호층(520)의 가공 방식은 상이할 수 있다. 예를 들어, 제2 반제품을 절단한 후 다음 단계를 더 포함한다.
S521: 칩(200)의 능동면에 비투명색의 제2 표면 보호층(520)을 가공하고;
S522: 기능 영역(202)과 대응하는 제2 표면 보호층(520) 위치에 창구를 형성한다. 그 구조는 도 8c를 참조할 수 있다. 이로써 기능 영역(202)을 피함으로써, 신호 송신, 신호 수신, 신호 전달 또는 신호 탐측 등 기능을 수행하도록 기능 영역(202)을 노출시킬 수 있다.
실시예 3
본 발명의 실시예는 패키지 구조를 개시하는데, 이는 실시예 2에 따른 패키지 구조의 제작방법에 의해 얻어진다. 종래의 패키지 구조에 비해, 본 발명의 실시예는 칩(200)의 핀을 통해 회로층(300)을 인출하며, 본딩 와이어 또는 금속 범프를 없애므로 패키지체의 부피를 줄이는 동시에, 전기 신호의 전달 거리를 단축시켜 패키지 구조의 소형화를 구현하는데 유리할 뿐만 아니라 전기 신호 전달에서의 손실 및 지연을 최적화할 수 있다. 게다가, 본 실시예는 제1 측벽 패드(120)를 설치함으로써 단위 면적의 패키지 구조에 더 많은 패드를 배치할 수 있어 지속적으로 증가하는 I/O개수의 수요를 만족시킬 수 있다. 제1 측벽 패드(120)의 설계는 패키지 구조의 표면 실장, 측면 실장 또는 수직 실장을 구현함으로써 더 많은 시나리오에서 실장하는 수요를 만족시켜 패키지 구조의 적용성을 향상시키는데 유리하다. 추후 사용에 있어서, 제1 측벽 패드(120)를 납땜 습윤할 때, AOI(automatic optical inspection)를 통해 제1 측벽 패드(120)의 납땜 습윤을 상황을 검사하여 납땜의 품질 상태를 판단함으로써 칩의 납땜 성능의 유효성을 판단할 수 있어 관련 전자 제품의 조립 신뢰성을 향상시키는데 유리하며. Automotive Grade의 요구를 만족시킬 수 있다.
실시예 4
본 발명의 실시예는 수직 패키지 모듈을 개시한다. 이는 실시예 1의 패키지 구조 또는 실시예 3의 패키지 구조를 포함한다. 본 발명의 실시예는 칩(200)의 능동면 상의 핀을 통해 회로층(300)을 인출하며, 본딩 와이어 또는 금속 범프를 없애므로 패키지체의 부피를 줄이는 동시에, 전기 신호의 전달 거리를 단축시켜 패키지 구조의 소형화를 구현하는데 유리하며, 전기 신호 전달에서의 손실 및 지연을 최적화할 수 있다. 한편, 본 실시예는 제1 측벽 패드(120)를 설치함으로써 단위 면적의 패키지 구조에 더 많은 패드를 배치할 수 있어 지속적으로 증가하는 I/O개수의 수요를 만족시킬 수 있다. 제1 측벽 패드(120)의 설계는 패키지 구조의 표면 실장, 측면 실장 또는 수직 실장을 구현함으로써 더 많은 시나리오에서 실장하는 수요를 만족시켜 패키지 구조의 적용성을 향상시키는데 유리하다.
실시예 5
도 21를 참조하면, 본 발명의 실시예는 수직 패키지 모듈을 개시한다. 이는, 인쇄회로기판(700), 패키지 유닛(800) 및 패키지 소자(810)를 포함한다. 패키지 유닛(800)에는 제2 측벽 패드(820)가 설치되고, 제2 측벽 패드(820)를 통해 인쇄회로기판(700)에 용접되며, 패키지 유닛(800)의 제1 면은 인쇄회로기판(700)과 수직을 이루고, 패키지 소자(810)는 기능 영역(811)을 구비한다. 여기서, 기능 영역(811)은 실시예 1의 기능 영역(202)에 해당되며, 기능 영역(811)은 신호 송신단, 신호 수신단, 신호 전달단 또는 신호 탐측단일 수 있다. 물론, 기능 영역(811)은 신호 송신단 및 신호 수신단을 통합한 신호 송수신단일 수도 있다. 기능 영역(811)은 공기 중에 노출되거나 보호 재료에 의해 피복되어 보호받을 수도 있으며, 패키지 소자(810)는 패키지 유닛(800) 내에 패키징되어 제2 측벽 패드(820)와 전기적으로 연결되며, 패키지 소자(810)의 기능 영역(811)은 패키지 유닛(800)의 제1 면을 향한다. 이를 통해 패키지 소자(810)의 신호 전달 방향이 인쇄회로기판(700)에 있는 가상 평면에 평행 또는 실질적 평행을 이룰 수 있다. 이해해야 할 것은, 기능 영역(811)은 패키지 유닛(800)의 두 마주하는 표면 중 하나를 향할 수 있다. 설명의 편의를 위하여, 본 발명의 실시예는 기능 영역(811)이 향하는 방향을 기준으로 패키지 유닛(800)의 제1 면을 정하고, 다시 말해, 패키지 유닛(800)은 기능 영역(811)이 향하는 일면을 제1 면으로 한다. 유의해야 할 것은, 본 실시예에 따른 "신호 전달 방향"은 패키지 소자(810)에서 송신하거나 수신하는 신호(예를 들어, 광 신호)가 어느 가상 직선 경로를 따라 전달되는 것을 의미한다. 상기 직선 경로의 지시 방향이 바로 신호 전달 방향이다. 본 실시예에 따른 "실질적 평행"은 패키지 소자(810)의 신호 전달 방향과 인쇄회로기판(700)이 위치한 가상 평면 사이의 협각이 일정한 오차 범위, 예를 들어, ≤3° 또는 ≤5°인 것을 의미한다. 본 실시예의 패키지 유닛(800)은 인쇄회로기판(700)에 수직으로 조립되어 패키지 소자(810)를 위해 정면, 이면 및 측면에서 모두 능동적으로 방열하는 수직 조립 구조를 제공할 수 있어, 패키지 소자(810)의 방열 효율을 향상시키는데 유리하다.
중복 설명을 방지하기 위하여, 본 실시예의 패키지 유닛(800)의 구체적 구조는 실시예 1을 참조할 수 있다. 예를 들어, 패키지 소자(810)의 핀을 통해 회로층을 인출하며, 본딩 와이어 또는 금속 범프를 없애므로 패키지체의 부피를 줄이는 동시에, 전기 신호의 전달 거리를 단축시켜 패키지 구조의 소형화를 구현하는데 유리할 뿐만 아니라 전기 신호 전달에서의 손실 및 지연을 최적화할 수 있다. 다른 일 예를 들면, 패키지 유닛(800)에 방열층이 설치되고, 방열층은 패키지 소자(810)와 직접 또는 간접적으로 연결되어 패키지 소자(810)의 방열 효율을 향상시킨다. 본 실시예의 수직 조립 구조는 패키지 소자(810)의 정면 또는 이면에 설치된 방열층을 공기 중에 노출시켜 추후 풍냉 또는 수냉 등 방식으로 능동적으로 방열할 수 있으므로 방열 효율을 향상시키는데 유리하다. 여기서, 본 실시예의 패키지 소자(810)는 LED, 광 수신 부재 또는 센서 칩 등일 수 있다. 인쇄회로기판(700)의 내부 또는 표면에 와이어링(710) 및/또는 패드가 설치되고, 인쇄회로기판(700)에 다른 소자, 예를 들어, 능동 소자(720)(예컨대, 칩 또는 스위치 튜브 등) 및 수동 소자(730)(예컨대, 저항 또는 커패시턴스 등)를 더 실장할 수 있고, 소자 사이는 와이어링(710)를 통해 연결될 수 있다. 패키지 소자(810)가 광 송수신 소자이고, 능동 소자가 광 송수신 소자의 구동 제어칩(ASIC)인 경우, 광 송수신 소자와 그 ASIC의 통합을 구현할 수 있다.
패키지 소자가 패키징된 일반 패키지 유닛인 경우, 패키지 소자의 기능 영역(811)은 패키지 유닛의 정면을 향하고, 패키지 유닛의 패드는 일반적으로 저부에 배치된다. 그러므로 패키지 유닛이 표면 실장 기술을 통해 인쇄회로기판에 실장된 후, 패키지 소자의 신호 전달 방향은 인쇄회로기판이 위치한 가상 평면에 수직일 수 밖에 없으므로 패키지 소자의 신호 전달 방향이 단일 방향을 가지게 되고; 또한 구조 설계 및 생산 공정 둥 원인으로 패키지 유닛은 일반적으로 직사각형 구조를 가지게 되는데, 일반적으로 면적이 큰 일면이 인쇄회로기판과 연결되므로 실장 면적이 증가한다.
본 실시예는 패키지 유닛(800)에 제2 측벽 패드(820)를 설치함으로써 평면의 표면 실장 방식을 수직 실장 방식으로 변경하여 실장 면적을 감소하고, 수직 패키지 모듈의 소형화 및 고밀도화에 유리하다. 한편, 수직 실장 방식은 패키지 소자(810)가 광, 전자파, 적외선 등 신호에 대한 송신, 전달, 수신 또는 탐측 방향을 단일 방향에서 복수의 선택가능한 방향으로 변경시킬 수 있다. 예를 들어, 도 22a, 도 22b, 도 22c 및 도 22d를 참조하면, 도면에 각각 6개, 4개, 3개 및 2개의 패키지 유닛(800)이 배열된 경우를 도시하고 있으며, 도면의 점선은 신호 전달 방향을 나타내며, 신호 전달 방향은 인쇄회로기판(700)이 위치한 가상 평면과 평행을 이루고, 패키지 유닛(800)의 개수 및 실장 방향을 조절하여 복수의 방향으로 향하는 실장 어레이(예컨대, LED 어레이 또는 안테나 어레이)를 구현할 수 있으며, 신호 송수신 등 관련 기능을 구현할 수 있고, 수직 패키지 모듈의 설계 난이도를 낮추고 수직 조립 공정 난이도를 낮추는데 유리할 뿐만 아니라 보드 레벨(board-level) 조립의 신뢰성을 향상시킨다.
도 21 또는 도 23을 참조하면, 인쇄회로기판(700)의 표면 또는 측면에 오목부(701)가 설치되고, 오목부(701) 내에 제1 패드(702)가 설치되며, 제2 측벽 패드(820)는 제1 패드(702)와 용접 연결된다. 예를 들어, 도 21를 참조하면, 오목부(701)는 오목홈 구조이고, 제1 패드(702)는 오목홈 내에 설치되고, 패키지 유닛(800)을 실장한 후, 액체 충진제를 이용하여 오목홈 내의 공간을 채운 후 열경화 또는 광경화 방식으로 충진제를 경화시켜 패키지 유닛(800)의 실장 안정성을 향상시킨다. 또 다른 예를 들어, 도 23를 참조하면, 오목부(701)는 인쇄회로기판(700)의 가장자리에 설치된 모서리가 빠진 오목부이며, 제1 패드(702)는 모서리가 빠진 오목부 내에 설치된다. 여기서, 제1 패드(702)는 평면 패드 또는 직각 패드이다. 제1 패드(702)가 직각 패드인 경우, 패키지 유닛(800)에 저부 패드가 더 설치되고, 패키지 유닛(800)의 제2 측벽 패드(820) 및 저부 패드는 직각 패드와 용접 연결되어 패키지 유닛(800)의 실장 안정성을 향상시킨다.
도 24를 참조하면, 인쇄회로기판(700)의 표면에 돌기부(703)가 설치되되, 여기서, 돌기부(703)는 칼럼, 보스 또는 수직벽 등 구조일 수 있으며, 돌기부(703)의 측벽에 제2 패드(704)가 설치되고, 패키지 유닛(800)에는 저부 패드가 더 설치되며, 저부 패드는 제2 패드(704)와 용접 연결된다. 이와 같이, 제2 측벽 패드(820)와 제1 패드(702)의 용접 연결, 그리고 저부 패드와 제2 패드(704)의 용접 연결을 통해 패키지 유닛(800)의 실장 안정성을 향상시킬 수 있다. 게다가, 입체 공간을 충분히 이용하여 배선 면적을 증가시킴으로써 소자의 집성 밀도를 높일 수 있다. 이해해야 할 것은, 돌기부(703)에 복수의 측벽이 있고, 디자인 레이아웃 요구에 따라 돌기부(703)의 하나 또는 복수의 측벽에 제2 패드(704)를 설치하여 하나 또는 복수의 패키지 유닛(800)을 실장할 수 있다.
이상, 본 발명의 실시예에 대해 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 기술분야의 일반 기술자는 그 지식범위 내에서 본 발명의 사상을 벗어나지 않은 전제하에 다양한 변화를 진행할 수 있다.

Claims (23)

  1. 패키지 캐비티(101)가 설치되고, 측벽 및 상기 패키지 캐비티(101)의 외측에 제1 측벽 패드(120)가 설치되는 제1 유전체층(110);
    상기 패키지 캐비티(101) 내에 패키징되고, 능동면의 핀(201)이 상기 제1 유전체층(110)의 제1 면을 향하는 칩(200);
    상기 제1 유전체층(110)의 제1 면에 설치되고, 상기 제1 측벽 패드(120) 및 상기 칩(200)의 능동면 상의 핀(201)과 직접 또는 간접적으로 연결되는 회로층(300)을 포함하는 것을 특징으로 하는 젖음성 플랭크의 패키지 구조.
  2. 청구항 1에 있어서,
    상기 회로층(300)은 상기 제1 측벽 패드(120)와 직접 연결되거나 제2 도전성 비아 포스트(302)를 통해 상기 제1 측벽 패드(120)와 연결되며, 상기 회로층(300)은 또한 상기 칩(200)의 능동면 상의 핀(201)과 연결되거나 제1 도전성 비아 포스트(301)를 통해 상기 칩(200)의 능동면 상의 핀(201)과 연결되는 것을 특징으로 하는 젖음성 플랭크의 패키지 구조.
  3. 청구항 2에 있어서,
    상기 회로층(300)의 층수는 복수 층이며, 이웃하는 두 상기 회로층(300) 사이는 제3 도전성 비아 포스트(303)를 통해 연결되는 것을 특징으로 하는 젖음성 플랭크의 패키지 구조.
  4. 청구항 1에 있어서,
    상기 제1 유전체층(110)의 제2 면에는 방열층(400)이 설치되고, 상기 방열층(400)은 상기 칩(200)의 방열면과 직접적으로 연결되거나 제1 열전도성 비아 포스트(401)를 통해 상기 칩(200)의 방열면과 연결되는 것을 특징으로 하는 젖음성 플랭크의 패키지 구조.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 회로층(300)에 저부 패드가 설치되고, 상기 제1 측벽 패드(120) 및 상기 저부 패드 중 적어도 하나에 솔더 볼(600)이 실장되어 있는 것을 특징으로 하는 젖음성 플랭크의 패키지 구조.
  6. 청구항 1에 있어서,
    상기 칩(200)의 능동면에 기능 영역(202)이 설치되고, 상기 기능 영역(202)은 상기 제1 유전체층(110)으로부터 노출되는 것을 특징으로 하는 젖음성 플랭크의 패키지 구조.
  7. 청구항 6에 있어서,
    상기 칩(200)의 능동면에 투명색의 제2 표면 보호층(520)이 설치되는 것을 특징으로 하는 젖음성 플랭크의 패키지 구조.
  8. 청구항 6에 있어서,
    상기 칩(200)의 능동면에 비투명색의 제2 표면 보호층(520)이 설치되고, 상기 제2 표면 보호층(520)에 상기 기능 영역(202)과 대응하는 창구 형성부가 설치되는 것을 특징으로 하는 젖음성 플랭크의 패키지 구조.
  9. 하나의 유전체 프레임(100)을 제공하는 단계, -상기 유전체 프레임(100)에 하나 이상의 패키지 캐비티(101)가 설치되고, 상기 유전체 프레임(100)에서 상기 패키지 캐비티(101)의 외측에 제1 금속 포스트(102)가 설치되고, 상기 제1 금속 포스트(102)의 양 단면은 상기 유전체 프레임(100)의 마주하는 양면에 각각 노출됨-;
    패키징 대상이 되는 칩(200)을 상기 패키지 캐비티(101) 내에 패키징하여 제1 반제품을 얻는 단계, -여기서, 상기 칩(200)의 능동면 상의 핀(201)은 상기 제1 반제품의 제1 면을 향함-;
    상기 제1 반제품의 제1 면에 회로층(300)을 제작하여 제2 반제품을 얻는 단계, -여기서, 상기 회로층(300)은 상기 제1 금속 포스트(102) 및 상기 칩(200)의 능동면 상의 핀(201)에 직접 또는 간접적으로 연결됨-;
    상기 제2 반제품을 절단하여 제1 측벽 패드(120)를 구비한 패키지 유닛을 얻는 단계, -여기서, 하나 이상의 절단 경로는 상기 제1 금속 포스트(102)를 경과함-;을 포함하는 것을 특징으로 하는 패키지 구조의 제작방법.
  10. 청구항 9에 있어서,
    상기 제1 반제품의 제1 면에 회로층(300)을 제작하는 단계는,
    상기 칩(200)의 능동면 상의 핀(201)이 상기 제1 반제품의 제1 면을 향하되, 상기 제1 반제품의 제1 면에 노출된 경우, 상기 제1 반제품의 제1 면에 상기 회로층(300)을 제작하여 상기 제2 반제품을 얻는 단계를 포함하고, 여기서, 상기 회로층(300)은 상기 칩(200)의 능동면 상의 핀(201)과 직접적으로 연결되는 것을 특징으로 하는 패키지 구조의 제작방법.
  11. 청구항 9에 있어서,
    상기 제1 반제품의 제1 면에 회로층(300)을 제작하는 단계는,
    상기 칩(200)의 능동면 상의 핀(201)이 상기 제1 반제품의 제1 면을 향하되, 상기 제1 반제품 내에 매립된 경우, 상기 제1 반제품의 제1 면에 제1 비아홀(104)을 형성하는 단계, -상기 제1 비아홀(104)은 상기 칩(200)의 능동면 상의 핀(201)과 연통됨-;
    전기 도금 방식으로 상기 제1 비아홀(104) 내에 제1 도전성 비아 포스트(301)를 가공하는 단계, -여기서, 상기 제1 도전성 비아 포스트(301)의 제1 단은 상기 칩(200)의 능동면 상의 핀(201)과 연결되고, 상기 제1 도전성 비아 포스트(301)의 제2 단은 상기 제1 반제품의 제1 면에 노출됨-;
    상기 제1 반제품의 제1 면에 상기 회로층(300)을 제작하여 상기 제2 반제품을 얻는 단계, -여기서, 상기 회로층(300)은 상기 제1 도전성 비아 포스트(301)와 연결되고, 상기 제1 도전성 비아 포스트(301)를 통해 상기 칩(200)의 능동면 상의 핀(201)과 연결됨-;을 포함하는 것을 특징으로 하는 패키지 구조의 제작방법.
  12. 청구항 10 또는 청구항 11에 있어서,
    상기 회로층(300)의 층수는 복수 층이고, 이웃하는 두 상기 회로층(300) 사이는 제3 도전성 비아 포스트(303)를 통해 연결되고, 최외층의 상기 회로층(300)은 제4 도전성 비아 포스트(304)를 통해 상기 제1 금속 포스트(102)와 연결되는 것을 특징으로 하는 패키지 구조의 제작방법.
  13. 청구항 9에 있어서,
    상기 제1 반제품의 제1 면에 회로층(300)을 제작하는 단계는,
    상기 칩(200)의 능동면 상의 핀(201)이 상기 제1 반제품의 제1 면을 향하되, 상기 칩(200)의 방열면이 상기 제1 반제품 내에 매립된 경우, 상기 제1 반제품의 제2 면에 제2 비아홀(105)을 형성하는 단계, -상기 제2 비아홀(105)은 상기 칩(200)의 방열면과 연통됨-;
    전기 도금 방식으로 상기 제2 비아홀(105) 내에 제1 열전도성 비아 포스트(401)를 가공하는 단계, -여기서, 상기 제1 열전도성 비아 포스트(401)의 제1 단은 상기 칩(200)의 방열면과 연결되고, 상기 제1 열전도성 비아 포스트(401)의 제2 단은 상기 제1 반제품의 제2 면에 노출됨-;
    상기 제1 반제품의 제1 면에 상기 회로층(300)을 제작하고, 상기 제1 반제품의 제2 면에 방열층(400)을 제작하여 상기 제2 반제품을 얻는 단계, -여기서, 상기 방열층(400)은 상기 제1 열전도성 비아 포스트(401)와 연결됨-;을 포함하는 것을 특징으로 하는 패키지 구조의 제작방법.
  14. 청구항 9에 있어서,
    상기 제1 반제품의 제1 면에 회로층(300)을 제작하는 단계는,
    상기 칩(200)의 능동면 상의 핀(201)이 상기 제1 반제품의 제1 면을 향하되, 상기 칩(200)의 방열면이 상기 제1 반제품의 제2 면에 노출된 경우, 상기 제1 반제품의 제1 면에 상기 회로층(300)을 제작하며, 상기 제1 반제품의 제2 면에 방열층(400)을 제작하여 상기 제2 반제품을 얻는 단계, -여기서, 상기 방열층(400)은 상기 칩(200)의 방열면과 직접적으로 연결됨-;을 포함하는 것을 특징으로 하는 패키지 구조의 제작방법.
  15. 청구항 9에 있어서,
    상기 칩(200)의 능동면에 기능 영역(202)이 설치되고 패키징 대상이 되는 칩(200)을 상기 패키지 캐비티(101) 내에 패키징하는 단계는,
    상기 패키지 캐비티(101)의 저부에 하나의 임시 적재면을 제공하는 단계;
    상기 칩(200)을 상기 패키지 캐비티(101) 내에 실장하고, 상기 칩(200)의 능동면을 상기 임시 적재면에 실장하는 단계;
    패키징 재료(103)를 이용하여 상기 칩(200)을 패키징하는 단계;
    상기 임시 적재면을 제거하여 상기 칩(200)의 능동면 상의 기능 영역(202)을 노출시키는 단계를 포함하는 것을 특징으로 하는 패키지 구조의 제작방법.
  16. 청구항 15에 있어서,
    상기 제2 반제품을 절단한 후,
    상기 칩(200)의 능동면에 투명색의 제2 표면 보호층(520)을 가공하는 단계를 더 포함하는 것을 특징으로 하는 패키지 구조의 제작방법.
  17. 청구항 15에 있어서,
    상기 제2 반제품을 절단한 후,
    상기 칩(200)의 능동면에 비투명색의 제2 표면 보호층(520)을 가공하는 단계;
    상기 기능 영역(202)과 대응하는 상기 제2 표면 보호층(520) 위치에 창구를 형성하는 단계를 더 포함하는 것을 특징으로 하는 패키지 구조의 제작방법.
  18. 청구항 9 내지 청구항 17 중 어느 한 항에 따른 패키지 구조의 제작방법을 통해 얻는 것을 특징으로 하는 젖음성 플랭크의 패키지 구조.
  19. 청구항 1 내지 청구항 8 중 어느 한 항에 따른 젖음성 플랭크의 패키지 구조 또는 청구항 18에 따른 젖음성 플랭크의 패키지 구조를 포함하는 수직 패키지 모듈.
  20. 인쇄회로기판(700);
    제2 측벽 패드(820)가 설치되고, 상기 제2 측벽 패드(820)를 통해 상기 인쇄회로기판(700)에 용접되며, 제1 면이 상기 인쇄회로기판(700)에 수직인 패키지 유닛(800);
    상기 패키지 유닛(800) 내에 패키징되어 상기 제2 측벽 패드(820)와 전기적으로 연결되고, 상기 패키지 유닛(800)의 제1 면을 향하는 기능 영역(811)을 구비한 패키지 소자(810)를 포함하는 것을 특징으로 하는 수직 패키지 모듈.
  21. 청구항 20에 있어서,
    상기 인쇄회로기판(700)의 표면 또는 측면에 오목부(701)가 설치되고, 상기 오목부(701) 내에 제1 패드(702)가 설치되며, 상기 제2 측벽 패드(820)는 상기 제1 패드(702)와 용접 연결되는 것을 특징으로 하는 수직 패키지 모듈.
  22. 청구항 20 또는 청구항 21에 있어서,
    상기 인쇄회로기판(700)의 상표면 또는 하표면에 돌기부(703)가 설치되는 것을 특징으로 하는 수직 패키지 모듈.
  23. 청구항 22에 있어서,
    상기 돌기부(703)에 제2 패드(704)가 설치되고, 상기 패키지 유닛(800)에 저부 패드가 더 설치되며, 상기 저부 패드는 상기 제2 패드(704)와 용접 연결되는 것을 특징으로 하는 젖음성 플랭크의 패키지 구조.
KR1020220049760A 2021-06-03 2022-04-21 젖음성 플랭크의 패키지 구조와 그 제작방법 및 수직 패키지 모듈 KR20220164410A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202110618463.4A CN113555326A (zh) 2021-06-03 2021-06-03 可润湿侧面的封装结构与其制作方法及垂直封装模块
CN202110618463.4 2021-06-03

Publications (1)

Publication Number Publication Date
KR20220164410A true KR20220164410A (ko) 2022-12-13

Family

ID=78130253

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220049760A KR20220164410A (ko) 2021-06-03 2022-04-21 젖음성 플랭크의 패키지 구조와 그 제작방법 및 수직 패키지 모듈

Country Status (5)

Country Link
US (1) US20220392862A1 (ko)
JP (1) JP2022186602A (ko)
KR (1) KR20220164410A (ko)
CN (1) CN113555326A (ko)
TW (1) TWI809797B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118266085A (zh) * 2022-11-16 2024-06-28 英诺赛科（珠海）科技有限公司 氮化物基半导体电路及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359343A (ja) * 2001-05-31 2002-12-13 Nec Corp 半導体装置
TW200802634A (en) * 2006-06-02 2008-01-01 Siliconware Precision Industries Co Ltd Semiconductor package and method for fabricating the same
US20080197478A1 (en) * 2007-02-21 2008-08-21 Wen-Kun Yang Semiconductor device package with die receiving through-hole and connecting through-hole and method of the same
KR100885924B1 (ko) * 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
JP2009302221A (ja) * 2008-06-12 2009-12-24 Nec Electronics Corp 電子装置及びその製造方法
US10199311B2 (en) * 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
KR101107770B1 (ko) * 2009-05-26 2012-01-20 일진반도체 주식회사 발광 다이오드 패키지 및 백라이트 유닛
CN101587847B (zh) * 2009-06-15 2011-01-12 美新半导体（无锡）有限公司 利用pcb基板进行垂直互连的多芯片组件封装方法
CN103280424B (zh) * 2012-12-12 2015-10-28 贵州振华风光半导体有限公司 一种高集成度功率厚膜混合集成电路的集成方法
KR102157942B1 (ko) * 2014-09-26 2020-09-21 인텔 코포레이션 플렉시블 패키징 아키텍처
CN104793298B (zh) * 2015-04-13 2017-03-22 华进半导体封装先导技术研发中心有限公司 一种带侧面焊盘的载板结构及其制作方法
US10930581B2 (en) * 2016-05-19 2021-02-23 Stmicroelectronics S.R.L. Semiconductor package with wettable flank
CN107768323B (zh) * 2017-11-24 2023-12-05 安徽芯动联科微系统股份有限公司 抗高过载电子器件封装管壳
JP7299121B2 (ja) * 2019-09-26 2023-06-27 京セラ株式会社 回路基板、電子部品および電子モジュール
CN111863775B (zh) * 2020-06-16 2022-07-26 珠海越亚半导体股份有限公司 散热兼电磁屏蔽嵌埋封装结构及其制作方法和基板
CN111564374A (zh) * 2020-07-15 2020-08-21 珠海越亚半导体股份有限公司 封装基板制作方法
CN111599797B (zh) * 2020-07-27 2020-10-27 甬矽电子(宁波)股份有限公司 柔性基板堆叠封装结构和柔性基板堆叠封装方法
CN112164677A (zh) * 2020-08-25 2021-01-01 珠海越亚半导体股份有限公司 一种线路预排布散热嵌埋封装结构及其制造方法
CN112702836B (zh) * 2020-12-28 2022-03-15 华进半导体封装先导技术研发中心有限公司 一种带侧壁焊盘的载片结构及其制作方法

Also Published As

Publication number Publication date
JP2022186602A (ja) 2022-12-15
TWI809797B (zh) 2023-07-21
TW202249188A (zh) 2022-12-16
CN113555326A (zh) 2021-10-26
US20220392862A1 (en) 2022-12-08

Similar Documents

Publication Publication Date Title
KR101874057B1 (ko) 패키지 적층체를 구비한 집적회로 패키지 시스템 및 그 제조 방법
KR100480515B1 (ko) 반도체 장치
US7388295B2 (en) Multi-chip module
US6400010B1 (en) Substrate including a metal portion and a resin portion
US7098533B2 (en) Printed circuit board with a heat dissipation element and package comprising the printed circuit board
US7554806B2 (en) Interface module-mounted LSI package
US20050122698A1 (en) Module board having embedded chips and components and method of forming the same
CN113130434B (zh) 封装结构及其制造方法
US7863729B2 (en) Circuit board structure embedded with semiconductor chips
US8981543B2 (en) Semiconductor package and method of forming the same
KR102228633B1 (ko) 모듈레이터와 크랙 억제 구조를 가진 리드프레임 기판 및 이를 이용한 플립 칩 조립체
KR100625064B1 (ko) 고배선 능력 마이크로비어 기판
US20230096506A1 (en) Semiconductor package with an antenna substrate
US6759753B2 (en) Multi-chip package
KR20220164410A (ko) 젖음성 플랭크의 패키지 구조와 그 제작방법 및 수직 패키지 모듈
EP4027383B1 (en) Embedded packaging structure, preparation method thereof, and terminal device
CN114488419A (zh) 一种光模块封装结构
EP0475223A2 (en) Method of fabricating integrated circuit chip package
US20060289986A1 (en) In-package connection between integrated circuit dies via flex tape
TWI819923B (zh) 天線封裝結構
KR102609591B1 (ko) 안테나를 포함하는 반도체 패키지
CN117525059A (zh) 一种小型化高密度模组

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal