KR20220150500A - 표시 장치 - Google Patents

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KR20220150500A
KR20220150500A KR1020210057484A KR20210057484A KR20220150500A KR 20220150500 A KR20220150500 A KR 20220150500A KR 1020210057484 A KR1020210057484 A KR 1020210057484A KR 20210057484 A KR20210057484 A KR 20210057484A KR 20220150500 A KR20220150500 A KR 20220150500A
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김혁
최양화
황정환
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 제1기판과, 제1 기판 상에서 제1 방향으로 연장된 스캔라인과, 제1 방향과 교차하는 제2 방향으로 연장된 데이터라인과, 제2 방향으로 연장된 센싱라인과, 스캔라인 및 데이터라인에 전기적으로 연결된 스위칭 트랜지스터과, 스위칭 트랜지스터에 전기적으로 연결된 구동 트랜지스터와, 구동 트랜지스터와 전기적으로 연결되며 센싱라인에 전기적으로 연결된 센싱 트랜지스터와, 제1 기판과 센싱 트랜지스터의 센싱 반도체층 사이에 위치하는 제1 절연층과, 스위칭 트랜지스터, 구동 트랜지스터, 센싱 트랜지스터 상의 비아절연층과, 비아절연층 상에 위치하는 제1 전극, 제1 전극 상의 발광층, 및 발광층 상의 제2 전극을 포함하는 발광다이오드 를 포함하며, 센싱라인은 제1 절연층의 아래에 배치되되 발광다이오드의 상기 제1 전극에 중첩된 표시 장치를 개시한다.

Description

표시 장치{Display device}
본 발명의 표시 장치에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는 표시 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 표시 장치가 소개되고 있다.
표시 장치는 스스로 빛을 방출하지 않고 백라이트의 빛을 이용하는 액정표시 장치, 또는 빛을 방출할 수 있는 표시요소를 포함하는 발광 표시 장치를 포함할 수 있다. 발광 표시 장치는 발광층을 포함하는 표시요소들을 포함할 수 있다.
본 발명의 실시예들은 표시 장치에 관한 것으로, 보다 구체적으로 발광 표시 장치에 관한 구조를 제공한다.
본 발명의 일 실시예는, 제1기판; 제1 기판 상에서 제1 방향으로 연장된 스캔라인; 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터라인; 상기 제2 방향으로 연장된 센싱라인; 상기 스캔라인 및 상기 데이터라인에 전기적으로 연결된 스위칭 트랜지스터; 상기 스위칭 트랜지스터에 전기적으로 연결된 구동 트랜지스터; 상기 구동 트랜지스터와 전기적으로 연결되며, 상기 센싱라인에 전기적으로 연결된 센싱 트랜지스터; 상기 제1 기판과 상기 센싱 트랜지스터의 센싱 반도체층 사이에 위치하는 제1 절연층; 상기 스위칭 트랜지스터, 상기 구동 트랜지스터, 상기 센싱 트랜지스터 상의 비아절연층; 상기 비아절연층 상에 위치하는 제1 전극, 상기 제1 전극 상의 발광층, 및 상기 발광층 상의 제2 전극을 포함하는 발광다이오드;를 포함하며, 상기 센싱라인은 상기 제1 절연층의 아래에 배치되되,상기 발광다이오드의 상기 제1 전극에 중첩된 표시 장치를 개시한다.
상기 센싱 트랜지스터의 상기 센싱 반도체층은 상기 발광다이오드의 상기 제1 전극에 중첩할 수 있다.
상기 센싱라인과 중첩하며, 상기 센싱 트랜지스터의 센싱 게이트전극과 동일한 층 상에 배치되는 보조 센싱라인을 더 포함할 수 있다.
상기 보조 센싱라인은 상기 발광다이오드의 상기 제1 전극에 중첩할 수 있다.
상기 보조 센싱라인은 상기 센싱 게이트전극과 동일한 물질을 포함할 수 있다.
상기 보조 센싱라인 상에 배치되며, 상기 보조 센싱라인과 상기 센싱 트랜지스터의 상기 센싱 반도체층을 전기적으로 연결하는 연결부재를 더 포함할 수 있다.
상기 센싱 반도체층의 일부 및 상기 센싱라인을 전기적으로 연결하는 연결부재를 더 포함할 수 있다.
상기 센싱 반도체층 상의 제2 절연층; 및 상기 제2 절연층 상의 제3 절연층;을 더 포함하고, 상기 센싱 반도체층은 상기 제2 절연층 상에 위치하는 센싱 게이트전극을 포함하며, 상기 연결부재는 상기 제3 절연층 상에 위치할 수 있다.
상기 센싱라인 상에 배치되되 상기 센싱라인의 일부와 중첩하고, 상기 센싱라인에 접속된 도전편을 더 포함할 수 있다.
상기 도전편은 상기 제3 절연층 상에 배치되며, 상기 발광다이오드의 상기 제1 전극과 비중첩할 수 있다.
상기 도전편은 상기 제1 방향으로의 폭이 상기 제2 방향으로의 길이 보다 작을 수 있다.
상기 제2 방향을 따라 연장된 공통전압라인; 및 상기 공통전압라인 상에 배치되며 상기 공통전압라인과 전기적으로 연결된 보조 공통전압라인;을 더 포함할 수 있다.
상기 보조 공통전압라인은, 상기 공통전압라인과 중첩하는 메인 부분; 및 상기 메인 부분으로부터 연장되며, 상기 센싱라인 및 상기 발광다이오드의 상기 제1 전극과 중첩하는 연장 부분;을 포함할 수 있다.
본 발명의 다른 실시예는, 발광다이오드들을 포함하는 발광 패널; 및 상기 발광 패널 상에 배치되며, 상기 발광다이오드들에서 방출되는 빛을 변환 또는 투과하는 컬러 패널;을 포함하되, 상기 발광 패널은,제1 기판; 상기 제1 기판 상에서 제1 방향으로 연장된 스캔라인; 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터라인; 상기 제2 방향으로 연장된 센싱라인; 상기 스캔라인 및 상기 데이터라인에 전기적으로 연결된 스위칭 트랜지스터; 상기 스위칭 트랜지스터에 전기적으로 연결된 구동 트랜지스터; 상기 구동 트랜지스터와 전기적으로 연결되며, 상기 센싱라인에 전기적으로 연결된 센싱 트랜지스터; 및 상기 제1 기판과 상기 센싱 트랜지스터의 센싱 반도체층 사이에 위치하는 제1 절연층;을 포함하고, 상기 센싱라인은, 상기 발광다이오드들 중 어느 하나의 발광다이오드의 제1 전극에 중첩하되, 상기 제1 절연층의 아래에 배치된, 표시 장치를 개시한다.
상기 센싱라인과 중첩하며, 상기 센싱 트랜지스터의 센싱 게이트전극과 동일한 층 상에 배치되는 보조 센싱라인을 더 포함할 수 있다.
상기 보조 센싱라인은 상기 발광다이오드의 상기 제1 전극에 중첩하며 상기 센싱 게이트전극과 동일한 물질을 포함할 수 있다.
상기 센싱 반도체층의 일부 및 상기 센싱라인을 전기적으로 연결하는 연결부재를 더 포함할 수 있다.
상기 센싱 반도체층 상의 제2 절연층; 및 상기 제2 절연층 상의 제3 절연층;을 더 포함하고, 상기 센싱 반도체층은 상기 제2 절연층 상에 위치하는 센싱 게이트전극을 포함하며, 상기 연결부재는 상기 제3 절연층 상에 위치할 수 있다.
상기 센싱라인 상에 배치되되 상기 센싱라인의 일부와 중첩하고, 상기 센싱라인에 접속된 도전편을 더 포함할 수 있다.
상기 도전편은 상기 제3 절연층 상에 배치되며, 상기 발광다이오드의 상기 제1 전극과 비중첩할 수 있다.
상기 제2 방향을 따라 연장된 공통전압라인; 및 상기 공통전압라인 상에 배치되며 상기 공통전압라인과 전기적으로 연결된 보조 공통전압라인;을 더 포함하며, 상기 보조 공통전압라인의 상기 센싱라인 및 상기 발광다이오드의 상기 제1 전극과 중첩할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 따르면, 센싱라인 및 주변 전극(예컨대, 발광다이오드의 제1 전극) 사이의 기생 커패시턴스를 방지할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치의 II - II'선에 따른 단면도이다.
도 1c는 도 1b의 색변환-투과층의 각 부분들 나타낸다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 발광 패널에 포함된 발광다이오드 및 발광다이오드에 전기적으로 연결된 화소회로를 나타낸 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 발광 패널의 화소회로들을 나타낸 평면도이다.
도 4는 도 3의 화소회로들 상에 배치된 발광다이오드들을 나타낸 평면도이다.
도 5는 도 4의 V-V'선에 따른 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 발광 패널의 화소회로들을 나타낸 평면도이다.
도 7은 도 6의 화소회로들 상에 배치된 발광다이오드들을 나타낸 평면도이다.
도 8은 도 7의 VIII- VIII'선에 따른 단면도이다.
도 9는 도 7의 IX-IX'선에 따른 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 발광 패널의 화소회로들을 나타낸 평면도이다.
도 11은 도 10의 화소회로들 상에 배치된 발광다이오드들을 나타낸 평면도이다.
도 12는 도 11의 XII- XII'선에 따른 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 발광 패널의 화소회로들을 나타낸 평면도이다.
도 14는 도 13의 화소회로들 상에 배치된 발광다이오드들을 나타낸 평면도이다.
도 15는 도 14의 XV- XV'선에 따른 단면도이다.
도 16은 도 15의 XVI- XVI'선에 따른 단면도이다.
도 17은 본 발명의 다른 실시예에 따른 발광 패널의 화소회로들을 나타낸 평면도이다.
도 18는 도 17의 화소회로들 상에 배치된 발광다이오드들을 나타낸 평면도이다.
도 19는 도 18의 XIX-XIX'선에 따른 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이고, 도 1b는 본 발명의 일 실시예에 따른 표시 장치의 II - II'선에 따른 단면도이며, 도 1c는 도 1b의 색변환-투과층의 각 부분들 나타낸다.
도 1a를 참조하면, 표시 장치(DV)는 표시영역(DA) 및 표시영역(DA)에 외측의 비표시영역(NDA)을 포함할 수 있다. 표시 장치는 표시영역(DA)에 x-y평면 상에서 2차원적으로 배열된 복수의 화소들의 어레이를 통해 이미지를 제공할 수 있다.
각 화소는 소정의 색상의 빛을 방출할 수 있는 영역으로, 표시 장치(DV)는 화소들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있다. 예컨대, 각 화소는 적색, 녹색, 또는 청색의 빛을 방출할 수 있다.
비표시영역(NDA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)에는 화소회로들에 전기적 신호나 전원을 제공하기 위한 드라이버 또는 메인전원라인이 배치될 수 있다. 비표시영역(NDA)에는 전자소자나 인쇄회로기판이 전기적으로 연결될 수 있는 영역인 패드가 포함할 수 있다.
표시영역(DA)은 도 1a에 도시된 바와 같이 사각형을 포함한 다각형의 형상을 가질 수 있다. 예컨대, 표시영역(DA)은 가로의 길이가 세로의 길이 보다 큰 직사각형의 형상을 갖거나, 가로의 길이가 세로의 길이 보다 작은 직사각형의 형상을 갖거나, 정사각형의 형상을 가질 수 있다. 또는, 표시영역(DA)은 타원 또는 원형과 같이 다양한 형상을 가질 수 있다.
일부 실시예로서, 표시 장치(DV)는 두께 방향(예, z방향)으로 적층된 발광 패널(1) 및 컬러 패널(2)을 포함할 수 있다. 도 1b를 참조하면, 발광 패널(1)은 제1 기판(10) 상의 제1 내지 제3 화소회로(PC1, PC2, PC3), 및 이들에 각각 연결된 제1 내지 제3 발광다이오드(LED1, LED2, LED3)를 포함할 수 있다.
제1 내지 제3 발광다이오드(LED1, LED2, LED3)에서 방출된 광(예컨대, 청색광 Lb)은 컬러 패널(2)을 통과하면서 적색의 광(Lr), 녹색의 광(Lg), 및 청색의 광(Lb)으로 변환되거나 투과될 수 있다. 적색의 광(Lr)이 방출되는 영역이 적색의 화소(Pr), 녹색의 광(Lg)이 방출되는 영역이 녹색의 화소(Pg), 청색의 광(Lb)이 방출되는 영역이 청색의 화소(Pb)에 해당할 수 있다.
컬러 패널(2)은 제1 색변환부(40a), 제2 색변환부(40b), 및 투과부(40c)를 포함하는 색변환-투과층, 및 제1 컬러필터(30a), 제2 컬러필터(30b), 및 제3 컬러필터(30c)를 포함하는 컬러층을 포함할 수 있다.
컬러 패널(2)의 제1 색영역은 서로 중첩된 제1 색변환부(40a) 및 제1 컬러필터(30a)를 포함하고, 제2 색영역은 서로 중첩된 제2 색변환부(40b) 및 제2 컬러필터(30b)를 포함하며, 제3 색영역은 서로 중첩된 투과부(40c) 및 제3 컬러필터(30c)를 포함할 수 있다.
컬러 패널(2)은 제1 내지 제3 색영역 각각을 둘러싸게 배치된 차광영역을 포함할 수 있다. 차광영역은 제2 기판(20) 상의 제1 차광층(21)을 포함할 수 있다. 제1 차광층(21)은 적색의 화소(Pr), 녹색의 화소(Pg), 및 청색의 화소(Pb)에 대응하는 부분이 제거되면서 형성된 복수의 홀들을 포함할 수 있다. 제1 차광층(21)은 비화소영역(NPA)에 위치하는 물질 부분을 포함하며, 물질 부분은 빛을 흡수할 수 있는 다양한 물질을 포함할 수 있다.
차광영역은 제1 차광층(21) 상의 제2 차광층(22)을 포함할 수 있다. 제2 차광층(22)도 비화소영역(NPA)에 위치하는 물질 부분을 포함할 수 있다. 제2 차광층(22)은 빛을 흡수할 수 있는 다양한 물질을 포함할 수 있다. 제2 차광층(22)은 전술한 제1 차광층(21)과 동일한 물질을 포함하거나, 서로 다른 물질을 포함할 수 있다. 제1 차광층(21) 및/또는 제2 차광층(22)은 산화크롬 또는 산화몰리브덴 등의 불투명 무기 절연 물질이거나, 블랙 수지 등의 불투명 유기 절연 물질을 포함할 수 있다.
발광 패널(1)의 제1 발광다이오드(LED1)에서 방출된 청색광은 컬러 패널(2)의 제1 색영역을 통과할 수 있다. 컬러 패널(2)을 통과하면서 청색광은 적색의 광(Lr)로 변환 및 필터링될 수 있다. 제1 색영역에 구비된 제1 색변환부(40a) 및 제1 컬러필터(30a)는 제1 발광다이오드(LED1)에 중첩하게 배치된다. 제1 발광다이오드(LED1)에서 방출된 청색광(Lb)은 제1 색변환부(40a)에서 변환된 후 제1 컬러필터(30a)를 통과할 수 있다.
제1 색변환부(40a)는 입사되는 청색광(Lb)을 적색의 광(Lr)으로 변환할 수 있다. 제1 색변환부(40a)는 도 1c에 도시된 바와 같이, 제1 감광성 폴리머(1151), 제1 감광성 폴리머(1151)에 분산된 제1 양자점(1152)들과 제1 산란입자(1153)들을 포함할 수 있다.
제1 양자점(1152)들은 청색광(Lb)에 의해 여기되어 청색광의 파장보다 긴 파장을 갖는 적색의 광(Lr)을 등방성으로 방출할 수 있다. 제1 감광성 폴리머(1151)는 광 투과성을 갖는 유기 물질일 수 있다. 제1 산란입자(1153)들은 제1 양자점(1152)들에 흡수되지 못한 청색광(Lb)을 산란시켜 더 많은 제1 양자점(1152)들이 여기되도록 함으로써, 색변환 효율을 증가시킬 수 있다. 제1 산란입자(1153)들은 예를 들어, 산화 티타늄(TiO2)과 같은 금속 산화물이거나 금속을 포함하는 입자일 수 있다. 제1 양자점(1152)들은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
제1 색변환부(40a)에 의해 변환된 적색의 광(Lr)은 제1 컬러필터(30a)를 통과하면서 색 순도가 향상될 수 있다. 제1 컬러필터(30a)는 제1 컬러(예, 적색)의 안료 또는 염료를 포함할 수 있다.
발광 패널(1)의 제2 발광다이오드(LED2)에서 방출된 청색광은 컬러 패널(2)의 제2 색영역을 통과할 수 있다. 컬러 패널(2)을 통과하면서 청색광은 녹색의 광(Lg)로 변환 및 필터링될 수 있다. 제2 색영역에 구비된 제2 색변환부(40b) 및 제2 컬러필터(30b)는 제2 발광다이오드(LED2)에 중첩하게 배치된다. 제2 발광다이오드(LED2)에서 방출된 청색광(Lb)은 제2 색변환부(40b)에서 변환된 후 제2 컬러필터(30b)를 통과할 수 있다.
제2 색변환부(40b)는 입사되는 청색광(Lb)을 녹색의 광(Lg)으로 변환할 수 있다. 제2 색변환부(40b)는 제2 컬러필터(30b)와 중첩하게 배치될 수 있다. 제2 색변환부(40b)는 도 1c에 도시된 바와 같이, 제2 감광성 폴리머(1161), 제2 감광성 폴리머(1161)에 분산된 제2 양자점(1162)들과 제2 산란입자(1163)들을 포함할 수 있다.
제2 양자점(1162)들은 청색광(Lb)에 의해 여기되어 청색광의 파장보다 긴 파장을 갖는 녹색의 광(Lg)을 등방성으로 방출할 수 있다. 제2 감광성 폴리머(1161)는 광 투과성을 갖는 유기물일 수 있다.
제2 산란입자(1163)들은 제2 양자점(1162)들에 흡수되지 못한 청색광(Lb)을 산란시켜 더 많은 제2 양자점(1162)들이 여기되도록 함으로써, 색변환 효율을 증가시킬 수 있다. 제2 산란입자(1163)들은, 예를 들어, 산화 티타늄(TiO2)과 같은 금속 산화물이거나 금속을 포함하는 입자일 수 있다. 제2 양자점(1162)들은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
일부 실시예로서, 제1 양자점(1151) 및 제2 양자점(1162)들과 동일한 물질일 수 있다. 이 경우, 제1 양자점(1152)들의 크기는 제2 양자점(1162)들의 크기 보다 클 수 있다.
제2 색변환부(40b)에 의해 변환된 녹색의 광(Lg)은 제2 컬러필터(30b)를 통과하면서 색 순도가 향상될 수 있다. 제2 컬러필터(30b)는 제2 컬러(예, 녹색)의 안료 또는 염료를 포함할 수 있다.
발광 패널(1)의 제3 발광다이오드(LED3)에서 방출된 청색광은 컬러 패널(2)의 제3 색영역을 통과할 수 있다. 제3 색영역에 구비된 투과부(40c) 및 제3 컬러필터(30c)는 제3 발광다이오드(LED3)에 중첩하게 배치된다. 제3 발광다이오드(LED3)에서 방출된 청색광(Lb)은 색 변환 없이 투과부(40c)를 통과한 후 제3 컬러필터(30c)를 지나 외부로 방출될 수 있다.
투과부(40c)는 투과부(40c)로 입사하는 청색광(Lb)을 변환하지 않고 청색광(Lb)을 투과할 수 있다. 투과부(40c)는 도 1c에 도시된 바와 같이, 제3 산란입자(1173)들이 분산된 제3 감광성 폴리머(1171)를 포함할 수 있다. 제3 감광성 폴리머(1171)는, 예를 들어, 실리콘 수지, 에폭시 수지 등의 광 투과성을 갖는 유기 물질일 수 있으며, 제1 및 제2 감광성 폴리머(1151, 1161)와 동일한 물질일 수 있다. 제3 산란입자(1173)들은 청색광(Lb)을 산란시켜 방출할 수 있으며, 제1 및 제2 산란입자(1153, 1163)들과 동일한 물질일 수 있다. 예컨대, 제3 산란입자(1173)는 산화 티타늄(TiO2)과 같은 금속 산화물이거나 금속을 포함할 수 있다.
투과부(40c)를 지난 청색광(Lb)은 제3 컬러필터(30c)를 통과하면서 색 순도가 향상될 수 있다.
제1 내지 제3 발광다이오드(LED1, LED2, LED3)는 유기물을 포함하는 유기 발광다이오드를 포함할 수 있다. 다른 실시예로, 제1 내지 제3 발광다이오드(LED1, LED2, LED3)는 무기물을 포함하는 무기 발광다이오드일 수 있다. 무기발광다이오드는 무기물 반도체 기반의 재료들을 포함하는 PN 접합 다이오드를 포함할 수 있다. PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시켜 소정의 색상의 빛을 방출할 수 있다. 전술한 무기발광다이오드는 수~수백 마이크로미터 또는 수~수백 나노미터의 폭을 가질 수 있다. 일부 실시예에서, 발광다이오드(LED)는 양자점을 포함하는 발광다이오드일 수 있다. 전술한 바와 같이, 발광다이오드(LED)의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
전술한 구조를 갖는 표시 장치(EV)는 휴대폰(mobile phone), 텔레비전, 광고판, 모니터, 태블릿 PC, 노트북 등을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 발광 패널에 포함된 발광다이오드 및 발광다이오드에 전기적으로 연결된 화소회로를 나타낸 등가회로도이다.
도 2를 참조하면, 발광다이오드, 예컨대 발광다이오드(LED)의 제1 전극(예, 애노드)은 화소회로(PC)에 연결되고, 발광다이오드(LED)의 제2 전극(예, 캐소드)은 공통전원전압(ELVSS)을 제공하는 공통전압라인(VSL)에 연결될 수 있다. 발광다이오드(LED)는 화소회로(PC)로부터 공급되는 전류량에 상응하는 휘도로 발광할 수 있다.
도 2의 발광다이오드(LED)는 앞서 도 1b에 도시된 제1 내지 제3 발광다이오드(LED1, LED2, LED3) 각각에 해당하며, 도 2의 화소회로(PC)는 앞서 도 1b에 도시된 제1 내지 제3 화소회로(PC1, PC2, PC3) 각각에 해당할 수 있다.
화소회로(PC)는 데이터신호에 대응하여 구동전원전압(ELVDD)으로부터 발광다이오드(LED)를 경유하여 공통전원전압(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 화소회로(PC)는 구동 트랜지스터(M1), 스위칭 트랜지스터(M2), 센싱 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
구동 트랜지스터(M1), 스위칭 트랜지스터(M2), 센싱 트랜지스터(M3) 각각은, 산화물 반도체로 구성된 반도체층을 포함하는 산화물 반도체 박막 트랜지스터이거나, 폴리 실리콘으로 구성된 반도체층을 포함하는 실리콘 반도체 박막 트랜지스터일 수 있다. 트랜지스터의 타입에 따라 제1 전극은 소스전극 및 드레인전극 중 하나일 수 있고, 제2 전극은 소스전극 및 드레인전극 중 다른 하나일 수 있다.
구동 트랜지스터(M1)의 제1 전극은 구동전원전압(ELVDD)을 공급하는 구동전압라인(VDL)에 연결되고, 제2 전극은 발광다이오드(LED)의 제1 전극에 연결될 수 있다. 구동 트랜지스터(M1)의 게이트전극은 제1 노드(N1)에 연결될 수 있다. 구동 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 구동전원전압(ELVDD)으로부터 발광다이오드(LED)를 흐르는 전류량을 제어할 수 있다.
스위칭 트랜지스터(M2)는 스위칭 트랜지스터일 수 있다. 스위칭 트랜지스터(M2)의 제1 전극은 데이터라인(DL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다. 스위칭 트랜지스터(M2)의 게이트전극은 스캔라인(SL)에 연결될 수 있다. 스위칭 트랜지스터(M2)는 스캔라인(SL)으로 주사신호가 공급될 때 턴-온되어 데이터라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
센싱 트랜지스터(M3)는 초기화 트랜지스터 및/또는 센싱 트랜지스터일 수 있다. 센싱 트랜지스터(M3)의 제1 전극은 제2 노드(N2)에 연결될 수 있고, 제2 전극은 센싱라인(SEL)에 연결될 수 있다. 센싱 트랜지스터(M3)의 게이트전극은 제어라인(CL)에 연결될 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 예컨대, 스토리지 커패시터(Cst)의 제1 커패시터전극은 구동 트랜지스터(M1)의 게이트전극에 연결되고, 스토리지 커패시터(Cst)의 제2 커패시터전극은 발광다이오드(LED)의 제1 전극에 연결될 수 있다.
일 실시예로서, 영상 표시 구간에서 회소 회로(pc)의 구동 방법은 다음과 같다.
스위칭 트랜지스터(M2)가 스캔라인(SL)의 온 전압을 수신하는 제1구간에서, 스위칭 트랜지스터(M2)는 스캔신호의 온 전압에 응답하여 턴-온된다. 스위칭 트랜지스터(M2)가 턴-온되면, 데이터라인(DL)의 데이터 전압은 제1 노드(N1)에 연결된 구동 트랜지스터(M1)의 게이트전극에 인가되고, 스토리지 커패시터(Cst)에 저장된다.
구동 트랜지스터(M1)는 데이터 전압에 기초하여 턴-온하고, 구동전원전압(ELVDD)에 의해 구동 전류가 발광다이오드(LED)의 제1 전극(예, 애노드)으로 흐른다. 데이터 전압에 대응하는 구동 전류에 의해 발광다이오드(LED)는 발광하여 영상을 표시할 수 있다.
센싱 트랜지스터(M3)가 제어라인(CL)의 온 전압을 수신하는 제2구간에서, 센싱 트랜지스터(M3)는 제어신호의 온 전압에 응답하여 턴-온된다. 센싱라인(SEL)의 초기화 전압은 제2 노드(N2), 예컨대 발광다이오드(LED)의 제1 전극에 인가된다. 이에 따라, 발광다이오드(LED)의 제1 전극은 초기화될 수 있다.
센싱 구간에서 회소 회로(pc)의 구동 방법은 다음과 같다.
스위칭 트랜지스터(M2)는 스캔 신호의 오프 전압에 응답하여 턴-오프하고, 센싱 트랜지스터(M3)는 제어신호의 오프 전압에 응답하여 턴-오프한다. 이에 따라, 구동 트랜지스터(M1)의 전극 및 발광다이오드(LED)의 제1 전극에 연결된 제2 노드(N2)에 인가된 센싱 신호는 센싱라인(SEL)을 통해 제어부(또는 센싱부)로 제공될 수 있다. 제어부는 센싱 신호를 이용하여 디지털 데이터인 센싱 데이터를 생성하며, 센싱 데이터를 이용하여 영상 데이터를 보상 및 보정할 수 있다.
도 2에서는 구동 트랜지스터(M1), 스위칭 트랜지스터(M2), 및 센싱 트랜지스터(M3)를 NMOS로 도시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 구동 트랜지스터(M1), 스위칭 트랜지스터(M2), 및 센싱 트랜지스터(M3) 중 적어도 하나는 PMOS로 형성될 수 있다.
도 2에는 3개의 트랜지스터들이 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 화소회로(PC)는 4개 또는 그 이상의 트랜지스터들을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 발광 패널의 화소회로들을 나타낸 평면도이고, 도 4는 도 3의 화소회로들 상에 배치된 발광다이오드들을 나타낸 평면도이다. 도 4는 일 실시예로서, 발광다이오드가 유기 발광다이오드인 경우로 설명한다.
도 3을 참조하면, 스캔라인(SL) 및 제어라인(CL)은 x방향을 따라 연장되고, 복수의 데이터라인들, 예컨대 제1 내지 제3 데이터라인(DL1, DL2, DL3)은 x방향과 교차하는 y방향을 따라 연장될 수 있다. 센싱라인(SEL), 구동전압라인(VDL), 및 공통전압라인(VSL)은 y방향을 따라 연장될 수 있다.
일부 실시예로서, 인접한 두 개의 공통전압라인(VSL)들은 상호 이격되어 배치되되, 제1 내지 제3 데이터라인(DL1, DL2, DL3), 센싱라인(SEL), 및 구동전압라인(VDL)이 전술한 두 개의 인접한 공통전압라인(VSL)들 사이에 배치될 수 있다. 센싱라인(SEL), 및 구동전압라인(VDL)은 서로 이웃한 채 어느 하나의 공통전압라인(VSL)과 인접하게 배치될 수 있다. 제1 내지 제3 데이터라인(DL1, DL2, DL3)은 서로 이웃한 채 다른 하나의 공통전압라인(VSL)과 인접하게 배치될 수 있다. 예컨대, 후술할 제1 내지 제3 스토리지 커패시터(Cst1, Cst2, Cst3)을 중심으로 일측(예, 좌측)에는 센싱라인(SEL) 및 구동전압라인(VDL)이 배치되고, 타측(예, 우측)에는 제1 내지 제3 데이터라인(DL1, DL2, DL3)이 배치될 수 있으며, 이와 같은 구조를 통해 표시 패널의 공간을 효율적으로 사용할 수 있다.
공통전압라인(VSL) 및 구동전압라인(VDL)과 교차하도록, 예컨대 x방향을 따라 보조라인(AL)들이 연장될 수 있다. 보조라인(AL)들은 제1 내지 제3 스토리지 커패시터(Cst1, Cst2, Cst3)을 사이에 두고 상호 이격될 수 있다. 예컨대, 어느 하나의 보조라인(AL)은 스캔라인(SL)과 인접하게 배치될 수 있으며, 다른 하나의 보조라인(AL)은 제어라인(CL)과 인접하게 배치될 수 있다. 보조라인(AL)들 중 하나는 공통전압라인(VSL)과 전기적으로 연결될 수 있다. 일 실시예로, 도 4에 도시된 바와 같이 어느 하나의 보조라인(AL)은 공통전압라인(VSL)과 전기적으로 연결되고, 다른 하나의 보조라인(AL)은 공통전압라인(VSL)과 전기적으로 연결되지 않을 수 있다. 다른 실시예로, 인접한 보조라인(AL)들 중 어느 하나는 공통전압라인(VSL)과 전기적으로 연결되고 다른 하나는 구동전압라인(VDL)과 전기적으로 연결될 수 있다.
표시 패널은 도 3에 도시된 구조가 x방향과 y방향을 따라 반복된 구조를 포함할 수 있으며, 따라서 표시 패널에 구비된 복수의 보조라인(AL)과 복수의 공통전압라인(VSL)은 평면상에서 메쉬 구조를 이룰 수 있다. 마찬가지로, 전기적으로 연결된 복수의 보조라인(AL)과 복수의 구동전압라인(VDL)은 평면상에서 메쉬 구조를 이룰 수 있다.
평면상에서 이웃한 공통전압라인(VSL)들 및 이웃한 보조라인(AL)들에 의해 둘러싸인 대략 사각형의 공간에는, 트랜지스터들 및 스토리지 커패시터들이 배치될 수 있다. 전술한 트랜지스터들 및 스토리지 커패시터들은 각각 해당하는 발광다이오드에 전기적으로 연결될 수 있으며, 이와 관련하여 도 4는 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3)의 제1 전극(211, 212, 213)들이 각각 해당하는 화소회로에 전기적으로 연결된 것을 도시한다.
제1 유기 발광다이오드(OLED1)의 제1 전극(211)은 제1 화소회로(PC1)와 전기적으로 연결되며, 제1 화소회로(PC1)는 도 3에 도시된 바와 같이 제1 구동 트랜지스터(M11), 제1 스위칭 트랜지스터(M12), 제1 센싱 트랜지스터(M13), 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다.
제2 유기 발광다이오드(OLED2)의 제1 전극(212)은 제2 화소회로(PC2)와 전기적으로 연결되며, 제2 화소회로(PC2)는 제2 구동 트랜지스터(M21), 제2 스위칭 트랜지스터(M22), 제2 센싱 트랜지스터(M23), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
제3 유기 발광다이오드(OLED3)의 제1 전극(213)은 제3 화소회로(PC3)와 전기적으로 연결되며, 제3 화소회로(PC3)는 제3 구동 트랜지스터(M31), 제3 스위칭 트랜지스터(M32), 제3 센싱 트랜지스터(M33), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다.
제1 내지 제3 스토리지 커패시터(Cst1, Cst2, Cst3)들은 일 방향, 예컨대 y방향을 따라 배열될 수 있다. 제1 스토리지 커패시터(Cst1)는 상대적으로 제어라인(CL)에 가장 가까이 배치되고, 제3 스토리지 커패시터(Cst3)는 상대적으로 스캔라인(SL)에 가장 가까이 배치될 수 있으며, 제1 스토리지 커패시터(Cst1)와 제3 스토리지 커패시터(Cst3) 사이에 제2 스토리지 커패시터(Cst2)가 배치될 수 있다.
제1 구동 트랜지스터(M11)는 제1 구동 반도체층(A11), 제1 구동 게이트전극(G11)을 포함할 수 있다. 제1 구동 반도체층(A11)은 산화물 반도체 또는 실리콘계 반도체를 포함할 수 있다. 제1 구동 반도체층(A11)은 제1 저저항영역(B11) 및 제2 저저항영역(C11)을 포함할 수 있으며, 제1 저저항영역(B11) 및 제2 저저항영역(C11) 사이에는 제1 채널영역이 구비될 수 있다. 제1 저저항영역(B11) 및 제2 저저항영역(C11)은 제1 채널영역 보다 저항이 작은 영역으로서, 불순물의 도핑 공정 또는 도체화 공정을 통해 형성될 수 있다. 제1 구동 게이트전극(G11)은 제1 구동 반도체층(A11)의 제1 채널영역과 중첩할 수 있다. 제1 저저항영역(B11) 및 제2 저저항영역(C11) 중 어느 하나는 소스영역에 해당하고 다른 하나는 드레인영역에 해당할 수 있다.
제1 구동 반도체층(A11)의 제1 저저항영역(B11) 및 제2 저저항영역(C11) 중 어느 하나는 제1 스토리지 커패시터(Cst1)에 연결될 수 있고, 다른 하나는 구동전압라인(VDL)에 연결될 수 있다. 예컨대, 제1 저저항영역(B11)은 제1 콘택홀(CT1)을 통해 제1 스토리지 커패시터(Cst1)의 제2 커패시터전극(CE2)의 일부(예컨대 제2 커패시터전극의 제2 서브전극(CE2t))에 연결될 수 있다. 제2 저저항영역(C11)은 제2 콘택홀(CT2)을 통해 제1 연결부재(first connector, NM1)에 접속되고 제1 연결부재(NM1)는 제3 콘택홀(CT3)을 통해 구동전압라인(VDL)에 접속될 수 있다. 제2 저저항영역(C11)은 제1 연결부재(NM1)를 통해 구동전압라인(VDL)에 전기적으로 연결될 수 있다.
제1 스위칭 트랜지스터(M12)는 제1 스위칭 반도체층(A12), 제1 스위칭 게이트전극(G12)을 포함할 수 있다. 제1 스위칭 반도체층(A12)은 산화물 반도체 또는 실리콘계 반도체를 포함할 수 있다. 제1 스위칭 반도체층(A12)은 제1 저저항영역(B12) 및 제2 저저항영역(C12)을 포함할 수 있으며, 제1 저저항영역(B12) 및 제2 저저항영역(C12) 사이에는 제2 채널영역이 구비될 수 있다. 제1 스위칭 게이트전극(G12)은 제1 스위칭 반도체층(A12)의 제2 채널영역과 중첩할 수 있다. 제1 스위칭 게이트전극(G12)은 스캔라인(SL)의 일부, 예컨대 스캔라인(SL)과 교차하는 방향으로 연장된 브랜치(이하, 제1 브랜치라 함, SL-B)의 일부에 해당할 수 있다.
스캔라인(SL)은 제1 내지 제3 스위칭 트랜지스터(M12, M22, M32)의 게이트전극을 포함할 수 있다. 예컨대, 스캔라인(SL)은 y방향으로 연장된 제1 브랜치(SL-B)를 포함할 수 있으며, 제1 브랜치(SL-B)의 부분들은 제1 내지 제3 스위칭 트랜지스터(M12, M22, M32)의 게이트전극에 해당할 수 있다. 제1 브랜치(SL-B)는 제1 내지 제3 스토리지 커패시터(Cst1, Cst2, Cst3)의 그룹, 그리고 제1 내지 제3 데이터라인(DL1, DL3, DL3)의 그룹 사이로 연장될 수 있다.
제1 스위칭 반도체층(A12)의 제1 저저항영역(B12) 및 제2 저저항영역(C12) 중 하나는 제1 데이터라인(DL1)에 전기적으로 연결될 수 있고, 다른 하나는 제1 스토리지 커패시터(Cst1)에 전기적으로 연결될 수 있다. 예컨대, 제1 저저항영역(B12)은 제4 콘택홀(CT4)을 통해 제2 연결부재(NM2)에 연결될 수 있고, 제2 연결부재(NM2)는 제5 콘택홀(CT5)을 통해 제1 스토리지 커패시터(Cst1)의 제1 커패시터전극(CE1)에 연결될 수 있다. 따라서, 제1 저저항영역(B12)은 제1 연결부재(NM1)에 의해 제1 스토리지 커패시터(Cst1)의 제1 커패시터전극(CE1)에 전기적으로 연결될 수 있다. 제2 저저항영역(C12)은 제6 콘택홀(CT6)을 통해 제3 연결부재(NM3)에 연결되고, 제3 연결부재(NM3)는 제7 콘택홀(CT7)을 통해 제1 데이터라인(DL1)에 연결될 수 있다. 제2 저저항영역(C12)은 제3 연결부재(NM3)에 의해 제1 데이터라인(DL1)에 연결될 수 있다.
제1 센싱 트랜지스터(M13)는 제1 센싱 반도체층(A13), 제1 센싱 게이트전극(G13)을 포함할 수 있다. 제1 센싱 반도체층(A13)은 산화물 반도체 또는 실리콘계 반도체를 포함할 수 있다. 제1 센싱 반도체층(A13)은 제1 저저항영역(B13) 및 제2 저저항영역(C13)을 포함할 수 있으며, 제1 저저항영역(B13) 및 제2 저저항영역(C13) 사이에는 제3 채널영역이 구비될 수 있다. 제1 센싱 게이트전극(G13)은 제1 센싱 반도체층(A13)의 제3 채널영역과 중첩할 수 있다.
제어라인(CL)은 제1 내지 제3 센싱 트랜지스터(M13, M23, M33)의 게이트전극을 포함할 수 있다. 예컨대, 제어라인(CL)은 y방향으로 연장된 브랜치(이하, 제2 브랜치라 함, CL-B)를 포함할 수 있으며, 제2 브랜치(CL-B)의 일 부분들은 제1 내지 제3 센싱 트랜지스터(M13, M23, M33)의 게이트전극에 해당할 수 있다. 제2 브랜치(CL-B)는 구동전압라인(VDL) 및 센싱라인(SEL) 사이로 연장될 수 있다.
제1 센싱 반도체층(A13)의 제1 저저항영역(B13) 및 제2 저저항영역(C13) 중 하나는 센싱라인(SEL)에 전기적으로 연결될 수 있고, 다른 하나는 제1 스토리지 커패시터(Cst1)에 전기적으로 연결될 수 있다. 예컨대, 제1 저저항영역(B13)은 제8 콘택홀(CT8)을 통해 보조 센싱라인(a-SEL)에 연결되고, 보조 센싱라인(a-SEL)은 제9 콘택홀(CT9)을 통해 센싱라인(SEL)에 연결될 수 있다. 따라서 제1 저저항영역(B13)은 보조 센싱라인(a-SEL)을 통해 센싱라인(SEL)에 전기적으로 연결될 수 있다. 보조 센싱라인(a-SEL)은 센싱라인(SEL)과 중첩한 채 센싱라인(SEL)의 연장 방향(y방향)을 따라 연장될 수 있다. 평면상에서, 보조 센싱라인(a-SEL)은 스캔라인(SL)과 제어라인(CL) 사이에 배치되며 스캔라인(SL)과 제어라인(CL) 사이의 이격 거리(y방향으로의 이격 거리) 보다 작은 길이를 가질 수 있다. 제2 저저항영역(C13)은 제10 콘택홀(CT10)을 통해 제1 스토리지 커패시터(Cst1)의 제2 커패시터전극(CE2)의 일부, 예컨대 제2 커패시터전극의 제2 서브전극(CE2t)에 전기적으로 연결될 수 있다.
제1 스토리지 커패시터(Cst1)는 적어도 두 개의 전극을 포함할 수 있다. 일 실시예로, 제1 스토리지 커패시터(Cst1)는 제1 커패시터전극(CE1) 및 제2 커패시터전극(CE2)을 포함할 수 있다.
제1 커패시터전극(CE1)은 제1 구동 게이트전극(G11)과 일체로 형성될 수 있다. 달리 말하면, 제1 커패시터전극(CE1)의 일부는 제1 구동 게이트전극(G11)을 포함할 수 있다.
제2 커패시터전극(CE2)은 제1 커패시터전극(CE1)의 아래에 배치된 제1 서브전극(CE2b)과 제1 커패시터전극(CE1)의 위에 배치된 제2 서브전극(CE2t)을 포함할 수 있다. 제1 서브전극(CE2b)과 제2 서브전극(CE2t)은 제11 콘택홀(CT11)을 통해 접속할 수 있다.
제2 구동 트랜지스터(M21) 및 제3 구동 트랜지스터(M31)의 구체적 구조 및 물질은 앞서 설명한 제1 구동 트랜지스터(M11)의 구조와 동일하다. 제2 스위칭 트랜지스터(M22) 및 제3 스위칭 트랜지스터(M32)는 각각 제2 데이터라인(DL2) 및 제3 데이터라인(DL3)에 연결된 점을 제외하고는 앞서 설명한 제1 스위칭 트랜지스터(M12)와 동일하다. 제2 센싱 트랜지스터(M23) 및 제3 센싱 트랜지스터(M33)의 구체적 구조 및 물질은 앞서 설명한 제1 센싱 트랜지스터(M13)의 구조와 동일하다. 제2 스토리지 커패시터(Cst2) 및 제3 스토리지 커패시터(Cst3)의 구조는 앞서 설명한 제1 스토리지 커패시터(Cst1)의 구조와 동일하다.
제1 유기 발광다이오드(OLED1)는, 도 4에 도시된 바와 같이 제1 비아홀(VH1)을 통해 제1 화소회로와 전기적으로 연결될 수 있다. 예컨대, 제1 유기 발광다이오드(OLED1)의 제1 전극(211)은 제1 비아홀(VH1)을 통해 제1 스토리지 커패시터(Cst1)의 제2 서브전극(CE2t, 도 3)에 접속할 수 있다.
제2 유기 발광다이오드(OLED2)는, 도 4에 도시된 바와 같이 제2 비아홀(VH2)을 통해 제2 화소회로와 전기적으로 연결될 수 있다. 예컨대, 제2 유기 발광다이오드(OLED2)의 제1 전극(212)은 제2 비아홀(VH2)을 통해 제2 스토리지 커패시터(Cst2)의 제2 서브전극에 접속할 수 있다.
제3 유기 발광다이오드(OLED3)는, 도 4에 도시된 바와 같이 제3 비아홀(VH3)을 통해 제3 화소회로와 전기적으로 연결될 수 있다. 예컨대, 제3 유기 발광다이오드(OLED3)의 제1 전극(213)은 제3 비아홀(VH3)을 통해 제3 스토리지 커패시터(Cst3)의 제2 서브전극에 접속할 수 있다.
도 3 및 도 4에 도시된 바와 같이, 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3)의 제1 전극(211, 212, 213)은 그 아래의 구성요소들, 예컨대 라인, 스토리지 커패시터, 및/또는 트랜지스터의 일 부분들과 중첩할 수 있으나, 센싱라인(SEL) 및 센싱라인(SEL)에 전기적으로 연결된 보조 센싱라인(a-SEL)과 중첩하지 않을 수 있다. 이와 관련하여, 도 4는 제1 유기 발광다이오드(OLED1)의 제1 전극(211)은 제1 센싱 트랜지스터(M13)의 일부, 제2 센싱 트랜지스터(M23)의 일부, 구동전압라인(VDL)의 일부에 중첩하지만, 센싱라인(SEL) 및 보조 센싱라인(a-SEL)과 비중첩하는 것을 도시한다.
도 5는 도 4의 V-V'선에 따른 단면도이다.
제1 기판(10) 상에 센싱라인(SEL)이 배치되며, 제1 기판(10)은 글래스재 또는 수지재를 포함할 수 있다. 글래스재는 SiO2를 주성분으로 하는 투명한 글래스를 포함할 수 있다. 수지재는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트, 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트 등과 같은 고분자 수지를 포함할 수 있다. 제1 기판(10)이 전술한 고분자 수지를 포함하는 경우, 플렉서블, 롤러블, 벤더블 특성을 가질 수 있다.
센싱라인(SEL)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti)과 같은 금속을 포함할 수 있다. 센싱라인(SEL)은 제1 기판(10)의 바로 위에 배치되며 제1 기판(10)과 직접 접촉할 수 있다. 또는, 센싱라인(SEL)과 제1 기판(10) 사이에는 절연층이 배치될 수 있다.
버퍼층(101, 제1 절연층)은 센싱라인(SEL) 상에 배치될 수 있으며, 반도체층은 버퍼층(101) 상에 배치될 수 있다. 이와 관련하여, 도 5는 제1 센싱 트랜지스터(M13)의 제1 센싱 반도체층(A13)이 버퍼층(101) 상에 형성된 것을 도시한다. 도 5에 도시되지 않았으나, 다른 트랜지스터들의 반도체층들도 모두 버퍼층(101) 상에 형성될 수 있다.
버퍼층(101)은 불순물이 반도체층으로 침투하는 것을 방지할 수 있다. 버퍼층(101)은 실리콘나이트라이드, 실리콘옥사이드, 및/또는 실리콘옥시나이트라이드와 같은 무기절연물을 포함할 수 있다.
게이트 절연층(103, 제2 절연층)은 반도체층 상에 형성된다. 이와 관련하여 도 5는 게이트 절연층(103)이 제1 센싱 반도체층(A13) 상에 위치하는 것을 도시한다. 게이트 절연층(103)은 실리콘나이트라이드, 실리콘옥사이드, 및/또는 실리콘옥시나이트라이드와 같은 무기절연물을 포함하거나 유기절연물을 포함할 수 있다. 게이트 절연층(103)은 전술한 물질의 단층 또는 다층 구조를 포함할 수 있다.
게이트전극은 게이트 절연층(103)을 사이에 두고 해당하는 반도체층의 채널영역과 중첩할 수 있다. 이와 관련하여, 도 5는 제1 센싱 게이트전극(G13)이 게이트 절연층(103)을 사이에 두고 제1 센싱 반도체층(A13)의 채널영역과 중첩하여 배치된 것을 도시한다. 제1 센싱 반도체층(A13)은 제1 센싱 게이트전극(G13)과 중첩하는 채널영역 및 채널영역의 양측에 배치된 제1 및 제2 저저항영역(B13, C13)을 포함할 수 있다. 제1 센싱 게이트전극(G13)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며, 전술한 물질을 포함하는 단층 또는 다층 구조를 포함할 수 있다.
층간절연층(105, 제3 절연층)은 게이트전극 상에 형성될 수 있다. 이와 관련하여, 도 5는 제1 센싱 게이트전극(G13) 상의 층간절연층(105)을 도시한다. 층간절연층(105)은 실리콘나이트라이드, 실리콘옥사이드, 및/또는 실리콘옥시나이트라이드와 같은 무기절연물을 포함하거나 유기절연물을 포함할 수 있다.
보조 센싱라인(a-SEL)은 층간절연층(105) 상에 배치되며, 층간절연층(105)을 관통하는 콘택홀을 통해 센싱라인(SEL)에 전기적으로 연결될 수 있다. 예컨대, 보조 센싱라인(a-SEL)은 버퍼층(101), 게이트 절연층(103) 및 층간절연층(105)을 관통하는 제9 콘택홀(CT9)을 통해 센싱라인(SEL)에 전기적으로 연결될 수 있다. 보조 센싱라인(a-SEL)은 소정의 길이를 가지고 형성된 채 센싱라인(SEL)과 전기적으로 연결되기에 센싱라인(SEL)의 저항에 따른 국소적 전압 강하를 방지할 수 있다. 보조 센싱라인(a-SEL)의 일 부분은 게이트 절연층(103) 및 층간절연층(105)을 관통하는 제8 콘택홀(CT8)을 통해 센싱 반도체층에 전기적으로 연결될 수 있다. 이와 관련하여, 보조 센싱라인(a-SEL)이 제8 콘택홀(CT8)을 통해 제1 센싱 반도체층(A13)의 제1 저저항영역(B13)에 접속한 것을 도시한다. 제1 센싱 반도체층(A13)의 제2 저저항영역(C13)은 제10 콘택홀(CT10)을 통해 제2 커패시터전극, 예컨대 제2 서브전극(CE2t)에 전기적으로 연결될 수 있다.
비아절연층(107)은 보조 센싱라인(a-SEL) 상에 배치될 수 있다. 비아절연층(107)은 유기절연물 및/또는 무기절연물을 포함할 수 있다. 유기절연물은 예컨대, Polymethylmethacrylate(PMMA)나 Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 블렌드 등을 포함할 수 있다.
발광다이오드의 제1 전극은 비아절연층(107) 상에 배치될 수 있다. 이와 관련하여, 도 5는 제1 유기 발광다이오드(OLED1)의 제1 전극(211)이 비아절연층(107) 상에 배치된 것을 도시한다.
제1 전극(211) 상에는 제1 전극(211)의 일부를 노출하는 개구를 갖는 뱅크층(109)이 배치되며, 뱅크층(109)의 개구를 통해 제1 전극(211)과 중첩하도록 발광층(221) 및 제2 전극(231)이 배치될 수 있다. 제 1 전극(211)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO) 또는 알루미늄아연산화물(AZO)과 같은 투명도전성산화물을 포함할 수 있다. 다른 실시예로, 제1 전극(211)은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 다른 실시예로, 제1 전극(211)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다. 일부 실시예로, 제1 전극(211)은 ITO층, Ag층, ITO층의 3층 구조일 수 있다. 도 5는 제1 유기 발광다이오드(OLED1)의 제1 전극(211)에 대하여 설명하고 있으나, 제2 및 제3 유기 발광다이오드(OLED2, OLED3)의 제1 전극(212, 213)은 제1 유기 발광다이오드(OLED1)의 제1 전극(211)과 동일한 층 상에 배치되며 동일한 물질을 포함할 수 있다.
발광층(221)은 청색의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 발광층(221)은 제1 기판(10)을 전체적으로 커버하도록 형성될 수 있다. 예컨대, 발광층(221)은 도 4을 참조하여 설명한 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3, 도 4)을 전체적으로 커버하도록 일체로 형성할 수 있다. 제2 전극(231)도 제1 기판(10)을 전체적으로 커버하도록 형성될 수 있다.
제2 전극(231)은 반투과 또는 투과 전극일 수 있다. 제2 전극(231)은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 초박막금속을 포함하는 반투과 전극일 수 있다. 제2 전극(231)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO) 또는 알루미늄아연산화물(AZO)과 같은 투명도전성산화물을 포함할 수 있다.
도 4 및 도 5를 참조하면, 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3)의 제1 전극(211, 212, 213)은 센싱라인(SEL) 및 센싱라인(SEL)에 전기적으로 연결된 보조 센싱라인(a-SEL)과 중첩하지 않는다.
본 발명의 비교예로서, 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3)이 센싱라인(SEL) 및 센싱라인(SEL)에 전기적으로 연결된 보조 센싱라인(a-SEL)과 중첩하는 경우, 보조 센싱라인(a-SEL)과 어느 하나의 발광다이오드의 제1 전극 사이에 발생하는 기생 커패시턴스가 발생할 수 있다. 전술한 기생 커패시턴스는 다른 화소의 휘도에 영향을 미칠 수 있다. 또한, 전술한 기생 커패시턴스는 센싱 트랜지스터(예컨대, 제1 내지 제3 센싱 트랜지스터, M13, M23, M33)를 이용한 센싱 동작시 센싱되는 전류 값을 변경시켜 정확한 센싱이 불가능한 문제가 있다. 그러나 본 발명의 일 실시예에 따르면, 도 4 및 도 5에 도시된 바와 같이, 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3)을 센싱라인(SEL) 및 센싱라인(SEL)에 전기적으로 연결된 보조 센싱라인(a-SEL)과 중첩하지 않게 설계함으로써 전술한 문제를 방지할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 발광 패널의 화소회로들을 나타낸 평면도이고, 도 7은 도 6의 화소회로들 상에 배치된 발광다이오드들을 나타낸 평면도이고, 도 8은 도 7의 VIII- VIII'선에 따른 단면도이며, 도 9는 도 7의 IX-IX'선에 따른 단면도이다. 도 7은 발광다이오드가 유기 발광다이오드인 것으로 설명하며, 이와 관련하여 제1 내지 제3 비아홀(VH1, VH2, VH3)을 통해 해당하는 화소회로에 전기적으로 연결된 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3)을 도시한다.
도 6을 참조하면, 발광 패널은 x방향을 따라 연장된 스캔라인(SL), 제어라인(CL), 및 보조라인(AL)을 포함하며, y방향을 따라 연장된 제1 내지 제3 데이터라인(DL1, DL2, DL3), 센싱라인(SEL), 구동전압라인(VDL), 및 공통전압라인(VSL)을 포함할 수 있다.
두 개의 인접한 공통전압라인(VSL) 사이에는 제1 내지 제3화소회로에 해당하는 트랜지스터들 및 스토리지 커패시터들이 배치될 수 있으며, 이와 관련하여 도 6은 제1 내지 제3 구동 트랜지스터(M11, M21, M31), 제1 내지 제3 스위칭 트랜지스터(M12, M22, M32), 제1 내지 제3 센싱 트랜지스터(M13, M23, M33), 및 제1 내지 제3 스토리지 커패시터(Cst1, Cst2, Cst3)을 도시한다.
앞서 도 3을 참조하여 설명한 실시예에 따르면 센싱라인(SEL)과 전기적으로 연결된 보조 센싱라인(a-SEL)이 센싱라인(SEL)과 중첩하되, 게이트전극, 예컨대 제1 센싱 게이트전극(G13)의 위에 배치된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 보조 센싱라인(a-SEL')은 트랜지스터들의 게이트전극 및/또는 제1 커패시터전극과 동일한 층 상에 배치되며, 동일한 물질로 형성될 수 있다. 이와 관련하여, 도 6 내지 도 8은 보조 센싱라인(a-SEL')이 제1 브랜치(SL-B), 제2 브랜치(CL-B), 및 제1 커패시터전극(CE1)과 동일한 층 상에 배치되고 동일한 물질을 포함하는 것을 도시한다.
보조 센싱라인(a-SEL')은 센싱라인(SEL)과 동일한 방향을 따라 연장될 수 있다. 보조 센싱라인(a-SEL')은 스캔라인(SL)과 제어라인(CL) 사이의 이격 거리(예, y 방향으로의 이격 거리) 보다 작은 길이를 갖도록 연장될 수 있다.
보조 센싱라인(a-SE'L)은 연결부재를 통해 보조 센싱라인(a-SEL')의 아래에 배치된 센싱라인(SEL)과 전기적으로 연결될 수 있다. 이와 관련하여, 도 6은 보조 센싱라인(a-SEL')이 제4 연결부재(NM4)와 제6 연결부재(NM6)를 통해 센싱라인(SEL)과 전기적으로 연결된 것을 도시한다.
제4 연결부재(NM4)는 센싱라인(SEL) 및 보조 센싱라인(a-SEL') 상에 배치되며, 제12 콘택홀(CT12)을 통해 센싱라인(SEL)에 접속하고 제13 콘택홀(CT13)을 통해 보조 센싱라인(a-SEL')에 접속할 수 있다. 제6 연결부재(NM6)는 센싱라인(SEL) 및 보조 센싱라인(a-SEL') 상에 배치되며, 제15 콘택홀(CT15)을 통해 센싱라인(SEL)에 접속하고 제16 콘택홀(CT16)을 통해 보조 센싱라인(a-SEL')에 접속할 수 있다.
제4 연결부재(NM4)는 센싱라인(SEL)과 센싱 트랜지스터, 예컨대 제3 센싱 트랜지스터(M33)를 전기적으로 연결할 수 있다. 제4 연결부재(NM4)는 제14 콘택홀(CT14)을 통해 제3 센싱 트랜지스터(M33)의 센싱 반도체층에 접속될 수 있다. 다른 센싱 트랜지스터, 예컨대 제1 및 제2 센싱 트랜지스터(M13, M23)은 각각 제5 연결부재(NM5)를 통해 센싱라인(SEL)과 전기적으로 연결될 수 있다. 예컨대, 각각의 제5 연결부재(NM5)는 제19 콘택홀(CT19)을 통해 센싱라인(SEL)에 연결된 보조 센싱라인(a-SEL')에 접속하고, 제20 콘택홀(CT20)을 통해 제1 및 제2 센싱 트랜지스터(M13, M23)의 저저항영역(예, 도 8의 B13)에 접속할 수 있다. 도 8을 참조하면, 제1 센싱 트랜지스터(M13)의 저저항영역(B13, C13) 중 하나는 제19 및 제20콘택홀(CT19, CT20)을 통해 제5 연결부재(NM5)에 연결될 수 있고 다른 하나는 제10콘택홀(CT10)을 통해 제2서브전극(CE2t)에 연결될 수 있다.
도 6은 보조 센싱라인(a-SEL')의 y방향으로의 길이가 스캔라인(SL)과 제어라인(CL) 사이의 이격거리 보다 작으며 따라서 보조 센싱라인(a-SEL')이 스캔라인(SL) 및 제어라인(CL)과 비중첩하는 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 보조 센싱라인(a-SEL')은 스캔라인(SL) 및 제어라인(CL)과 다른 층 상에 형성되기에, 보조 센싱라인(a-SEL')의 일부는 스캔라인(SL) 및 제어라인(CL) 중 어느 하나와 중첩하게 연장될 수 있다. 예컨대, 도 6에 도시된 보조 센싱라인(a-SEL')의 일 부분은 제어라인(CL)과 중첩하도록 제어라인(CL)의 아래로 연장될 수 있으며, 이 경우 제6 연결부재(NM6)는 생략될 수 있다.
도 6 및 후술할 도 8에 도시된 바와 같이 보조 센싱라인(a-SEL')이 게이트전극 및/또는 제1 커패시터전극과 동일한 층 상에 배치되는 경우, 유기 발광다이오드의 제1 전극은 도 7 및 도 8에 도시된 바와 같이 보조 센싱라인(a-SEL') 및 센싱라인(SLE)과 중첩하게 배치될 수 있다. 이와 관련하여, 도 7은 제1 유기 발광다이오드(OLED1)의 제1 전극(211)이 센싱라인(a-SEL') 및 센싱라인(SLE)과 중첩한 것을 도시한다. 제1 유기 발광다이오드(OLED1)의 제1 전극(211)은 제1 센싱 트랜지스터(M13), 제2 센싱 트랜지스터(M23), 및 구동전압라인(VDL)에 중첩할 수 있다. 예컨대, 제1 유기 발광다이오드(OLED1)의 제1 전극(211)은 제1 센싱 트랜지스터(M13)의 제1 센싱 반도체층(A13) 및 제1 센싱 게이트전극(G13)에 중첩하고, 제2 센싱 트랜지스터(M23)의 제2 센싱 반도체층 및 제2 센싱 게이트전극에 중첩하며, 구동전압라인(VDL)에 중첩할 수 있다.
도 8을 참조하면, 공통전압라인(VSL), 센싱라인(SEL), 및 구동전압라인(VDL)은 제1 기판(10) 상에 배치되며, 버퍼층(101)은 공통전압라인(VSL), 센싱라인(SEL), 및 구동전압라인(VDL) 상에 배치될 수 있다. 도 8에 도시되지 않았으나, 도 6에 도시된 제1 내지 제3 데이터라인(DL1, DL2, DL3)도 센싱라인(SEL)과 동일한 층, 예컨대 제1 기판(10) 상에 배치될 수 있다.
공통전압라인(VSL) 상에는 공통전압라인(VSL)에 전기적으로 연결된 보조 공통전압라인이 배치될 수 있다. 이와 관련하여, 도 7 및 도 8은 제1 보조 공통전압라인(a-VSL) 및 제2 보조 공통전압라인(a'-VSL)을 도시한다. 제1 보조 공통전압라인(a-VSL)은 층간절연층(105) 상에 배치되며, 버퍼층(101), 게이트 절연층(103) 및 층간절연층(105)을 관통하는 제17 콘택홀(CT17)을 통해 공통전압라인(VSL)에 전기적으로 연결될 수 있다. 제2 보조 공통전압라인(a'-VSL)은 게이트 절연층(103) 상에 배치되며, 버퍼층(101) 및 게이트 절연층(103)을 관통하는 제18 콘택홀(CT18)을 통해 공통전압라인(VSL)에 전기적으로 연결될 수 있다.
보조 센싱라인(a-SEL')은 게이트전극, 예컨대 제1 센싱 게이트전극(G13)과 동일한 층 상에 배치될 수 있다. 예컨대, 보조 센싱라인(a-SEL')은 게이트 절연층(103) 상에 배치될 수 있다. 보조 센싱라인(a-SEL')은 센싱라인(SEL)과 중첩하게 배치되되, 보조 센싱라인(a-SEL')과 센싱라인(SEL) 상에 배치된 제6 연결부재(NM6)를 통해 센싱라인(SEL)과 전기적으로 연결될 수 있다. 제6 연결부재(NM6)는 제15 콘택홀(CNT15)을 통해 센싱라인(SEL)과 접속하고 제16 콘택홀(CNT16)을 통해 보조 센싱라인(a-SEL')과 접속할 수 있다.
버퍼층(101) 상에는 반도체층이 배치되며, 이와 관련하여 도 8은 제1 센싱 트랜지스터(M13)의 제1 센싱 반도체층(A13)이 버퍼층(101) 상에 배치된 것을 도시하며, 도 8에 도시되지 않았으나 다른 트랜지스터들의 반도체층도 버퍼층(101) 상에 배치됨은 앞서 설명한 바와 같다.
제1 센싱 반도체층(A13)은 게이트 절연층(103)을 사이에 두고 제1 센싱 게이트전극(G13, 제어라인의 제2 브랜치(CL-B)의 일부)과 중첩하는 채널영역 및 채널영역 양측의 제1 및 제2 저저항영역(B13, C13)을 포함한다. 제1 저저항영역(B13)은 센싱라인(SEL)과 전기적으로 연결될 수 있다. 제5 연결부재(NM5)는 제6 연결부재(NM6)와 마찬가지로 층간절연층(105) 상에 배치되며, 층간절연층(105)의 제19 콘택홀(CT19)을 통해 보조 센싱라인(SEL)에 접속되고 층간절연층(105) 및 게이트 절연층(103)을 관통하는 제20 콘택홀(CT20)을 통해 제1 저저항영역(B13)에 접속할 수 있다. 제2 저저항영역(C13)은 제1 스토리지 커패시터(Cst1, 도 6)의 전극, 예컨대 층간절연층(105) 상의 제2서브전극(CE2t)에 접속할 수 있다.
제1 유기 발광다이오드(OLED1)의 제1 전극(211)은 비아절연층(107) 상에 배치되되, 도 7 및 도 8에 도시된 바와 같이 센싱라인(SEL) 및 보조 센싱라인(a-SEL')에 중첩할 수 있다. 제1 유기 발광다이오드(OLED1)는 제1 전극(211) 상에 배치된 발광층(221) 및 제2 전극(231)을 포함할 수 있다.
앞서 도 3 내지 도 5를 참조하여 설명한 실시예에 따르면 보조 센싱라인(a-SEL)이 층간절연층(105) 상에 배치되므로, 유기 발광다이오드의 제1 전극과 보조 센싱라인(a-SEL)이 중첩하는 경우 이들 사이에 기생 커패시턴스가 야기되는 문제가 있었으나, 도 8에 도시된 실시예에 따르면 보조 센싱라인(a-SEL')이 게이트 절연층(103) 상에 형성되기에 제1 전극(211)과 보조 센싱라인(a-SEL') 사이의 수직거리(z방향으로의 거리)를 충분히 확보할 수 있으며 제1 전극(211)과 보조 센싱라인(a-SEL') 사이의 기생 커패시턴스의 발생을 최소화할 수 있다. 따라서, 센싱라인(SEL) 및 보조 센싱라인(a-SEL')의 위치에 제한없이 제1 유기 발광다이오드(OLED1)의 제1 전극(211)을 배치할 수 있다.
표시 장치가 비교적 큰 사이즈의 표시영역을 구비하는 경우, 표시영역을 가로지르는 센싱라인(SEL)의 길이에 따라 저항이 증가하게 된다. 그러나, 전술한 바와 같이 게이트 절연층(103) 상의 보조 센싱라인(a-SEL')을 통해 센싱라인(SEL)의 길이 증가에 따른 전압 강하를 방지하면서 동시에 전술한 기생 커패시턴스의 발생을 최소화할 수 있다.
제5 연결부재(NM5)가 보조 센싱라인(a-SEL')과 전기적으로 연결되어 있으며 제5 연결부재(NM5)가 제1 전극(211)의 일 부분과 중첩하므로, 이론적으로 이들 사이에 기생 커패시턴스가 발생할 수 있다. 그러나, 제5 연결부재(NM5)의 면적이 매우 작으므로, 전술한 기생 커패시턴스 발생은 매우 미미한 정도이며, 따라서 센싱 정보의 왜곡의 문제는 거의 발생하지 않는다.
도 9를 참조하면, 센싱라인(SEL)은 y방향을 따라 연장된다. 보조 센싱라인(a-SEL')이 게이트 절연층(103) 상에 배치됨은 앞서 도 8을 참조하여 설명한 바와 같다. 도 9는 보조 센싱라인(a-SEL') 상에 배치된 제4 연결부재(NM4)를 통해 보조 센싱라인(a-SEL')과 센싱라인(SEL)이 전기적으로 연결된 것을 도시한다. 제4 연결부재(NM4)는 층간절연층(105) 상에 배치되며, 층간절연층(105)을 관통하는 제13 콘택홀(CT13)을 통해 보조 센싱라인(a-SEL')에 접속되고, 층간절연층(105), 게이트 절연층(103) 및 버퍼층(101)을 관통하는 제12 콘택홀(CT12)을 통해 센싱라인(SEL)에 접속될 수 있다.
제4 연결부재(NM4)는 도 9에 도시된 바와 같이 스캔라인(SL) 및 보조라인(AL)과 동일한 층, 예컨대 층간절연층(105) 상에 배치될 수 있다. 도 9에 도시되지 않았으나, 제어라인(CL, 도 6)도 층간절연층(105) 상에 배치될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 발광 패널의 화소회로들을 나타낸 평면도이고, 도 11은 도 6의 화소회로들 상에 배치된 발광다이오드들을 나타낸 평면도이고, 도 12는 도 11의 XII- XII'선에 따른 단면도이다.
도 10을 참조하면, 발광 패널은 x방향을 따라 연장된 스캔라인(SL), 제어라인(CL), 및 보조라인(AL)을 포함하며, y방향을 따라 연장된 제1 내지 제3 데이터라인(DL1, DL2, DL3), 센싱라인(SEL), 구동전압라인(VDL), 및 공통전압라인(VSL)을 포함할 수 있다.
두 개의 인접한 공통전압라인(VSL) 사이에는 제1 내지 제3화소회로에 해당하는 트랜지스터들 및 스토리지 커패시터들이 배치될 수 있으며, 이와 관련하여 도 10은 제1 내지 제3 구동 트랜지스터(M11, M21, M31), 제1 내지 제3 스위칭 트랜지스터(M12, M22, M32), 제1 내지 제3 센싱 트랜지스터(M13, M23, M33), 및 제1 내지 제3 스토리지 커패시터(Cst1, Cst2, Cst3)을 도시한다.
발광다이오드의 제1 전극은 그 아래의 트랜지스터(들) 및/또는 라인과 중첩할 수 있다. 일 실시예로, 도 11에 도시된 바와 같이 제1 유기 발광다이오드(OLED1)의 제1 전극(211)은 제1 센싱 트랜지스터(M13), 제2 센싱 트랜지스터(M23), 및 구동전압라인(VDL)에 중첩할 수 있다. 예컨대, 제1 유기 발광다이오드(OLED1)의 제1 전극(211)은 제1 센싱 트랜지스터(M13)의 제1 센싱 반도체층(A13) 및 제1 센싱 게이트전극(G13)에 중첩하고, 제2 센싱 트랜지스터(M23)의 제2 센싱 반도체층 및 제2 센싱 게이트전극에 중첩하며, 구동전압라인(VDL)에 중첩할 수 있다.
도 10은 보조 공통전압라인(a-VSL, a'-VSL)을 도시하며, 해당 구조는 앞서 도 6 및 도 8을 참조하여 설명한 바와 같다. 도 10에 도시된 보조 공통전압라인(a-VSL, a'-VSL)의 구조는 도 3을 참조하여 설명한 실시예 및 이하 후술할 실시예들(도 13, 도 17)에도 적용될 수 있다.
앞서 도 3 및 도 6을 참조하여 설명한 실시예에 따르면 센싱라인(SEL)과 전기적으로 연결된 보조 센싱라인(a-SEL, a-SEL')이 센싱라인(SEL)과 중첩하게 배치된 것을 도시하고 있으나, 도 10의 실시예에 따르면 발광 패널은 보조 센싱라인(a-SEL, a-SEL')을 포함하지 않는다. 유기 발광다이오드의 제1 전극, 예컨대 제1유기 발광다이오드(OLED1)의 제1 전극(211)은 도 11에 도시된 센싱라인(SEL)과 중첩하게 배치될 수 있다.
센싱라인(SEL)은 센싱 트랜지스터들, 예컨대 제1 내지 제3 센싱 트랜지스터(M13, M23, M33)에 전기적으로 연결된다. 이와 관련하여, 도 10은 제7 연결부재(NM7)를 통해 센싱라인(SEL)과 제1 내지 제3 센싱 트랜지스터(M13, M23, M33)가 전기적으로 연결된 것을 도시한다.
도 12를 참조하면, 센싱라인(SEL)은 제1 기판(10) 상에 배치되며, 버퍼층(101)으로 커버될 수 있다. 버퍼층(101) 상에는 앞서 설명한 바와 같이 반도체층이 배치될 수 있으며, 이와 관련하여 도 12는 제1 센싱 반도체층(A13)을 도시한다.
제1 센싱 반도체층(A13)은 제1 센싱 게이트전극(G13)에 중첩하는 채널영역 및 채널영역의 양측에 구비된 제1 저저항영역(B13) 및 제2 저저항영역(C13)을 구비한다. 제1 저저항영역(B13)은 제7 연결부재(NM7)를 통해 센싱라인(SEL)에 접속될 수 있다. 제7 연결부재(NM7)는 버퍼층(101), 게이트 절연층(103) 및 층간절연층(105)을 관통하는 제21 콘택홀(CT21)을 통해 센싱라인(SEL)이 접속하고, 게이트 절연층(103) 및 층간절연층(105)을 관통하는 제22 콘택홀(CT22)을 통해 제1 저저항영역(B13)에 접속할 수 있다. 제2 저저항영역(C13)은 제10 콘택홀(CT10)을 통해 제2 커패시터전극, 예컨대 제2 서브전극(CE2t)에 전기적으로 연결될 수 있다.
제1 유기 발광다이오드(OLED1)는 비아절연층(107) 상에 배치된 채 센싱라인(SEL)과 중첩할 수 있다. 이와 관련하여 도 12는 제1유기 발광다이오드(OLED1)의 제1 전극(211)이 비아절연층(107) 상에 위치하되, 센싱라인(SEL)과 중첩하는 것을 도시한다. 제1 유기 발광다이오드(OLED1)는 제1 전극(211) 상의 발광층(221) 및 제2 전극(231)을 포함하며 그 구체적 구조 및 물질은 앞서 설명한 바와 같다.
도 12에 도시된 실시예에 따르면, 층간절연층(105) 상에 보조 센싱라인(a-SEL, 도 3)이 구비되지 않으므로 보조 센싱라인과 제1 전극(211) 사이에 기생 커패시턴스가 발생하지 않으며, 센싱라인(SEL)과 제1 전극(211) 사이의 거리(z방향으로의 거리)가 충분히 확보되기에, 센싱라인(SEL)과 제1 전극(211) 사이에 기생 커패시턴스가 발생하지 않는다. 제7 연결부재(NM7)가 센싱라인(SEL)과 전기적으로 연결된 채 z방향을 따라 제1 유기 발광다이오드(OLED1)의 제1 전극(211)과 중첩하지만, 제7 연결부재(NM7)와 제1 전극(211)의 중첩 면적이 매우 작기 때문에 기생 커패시턴스의 발생에 따른 센싱 정보의 왜곡은 발생하지 않을 수 있다. 따라서, 센싱라인(SEL)의 위치에 구애받지 않고 제1 전극(211)을 배치할 수 있으며 제1유기 발광다이오드(OLED1)의 발광면적(개구율)을 충분히 확보할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 발광 패널의 화소회로들을 나타낸 평면도이고, 도 14는 도 13의 화소회로들 상에 배치된 발광다이오드들을 나타낸 평면도이다.
도 13을 참조하면, 발광 패널은 두 개의 인접한 공통전압라인(VSL) 사이에 배치된 제1 내지 제3화소회로에 해당하는 트랜지스터들 및 스토리지 커패시터들을 포함할 수 있다. 도 13에 도시된 바와 같이, 제1 내지 제3 구동 트랜지스터( M11, M21, M31), 제1 내지 제3 스위칭 트랜지스터(M12, M22, M32), 제1 내지 제3 센싱 트랜지스터(M13, M23, M33), 및 제1 내지 제3 스토리지 커패시터(Cst1, Cst2, Cst3)는, 두 개의 인접한 공통전압라인(VSL) 및 두 개의 인접한 보조라인(AL)들 사이의 영역에 배치될 수 있다.
도 13에 도시된 화소회로들의 구성은 앞서 도 10을 참조하여 설명한 구조를 포함하되, 센싱라인(SEL) 상에 배치된 도전편(conductive piece)을 더 포함할 수 있다. 이와 관련하여, 도 13은 센싱라인(SEL) 상에 중첩하되, 평면 상에서 스캔라인(SL)과 제어라인(CL) 사이에 위치하는 두 개의 도전편, 예컨대 제1 도전편(CP1) 및 제2 도전편(CP2)을 도시한다. 도 13은 두 개의 도전편을 개시하나, 도전편의 개수는 다앙하게 변경될 수 있다. 예컨대, 스캔라인(SL)과 제어라인(CL) 사이에는 한 개의 도전편이 위치하거나, 세 개 이상의 도전편이 위치할 수 있다.
도전편, 예컨대 제1 도전편(CP1) 및 제2 도전편(CP2)은 센싱라인(SEL)과 전기적으로 연결되어 센싱라인(SEL)의 저항을 감소시킬 수 있다. 제1 도전편(CP1) 및 제2 도전편(CP2)은 제23 콘택홀(CT23)을 통해 센싱라인(SEL)에 접속될 수 있다. 제1 도전편(CP1) 및 제2 도전편(CP2)은 각각 센싱라인(SEL)의 길이 방향(y방향)을 따라 연장된 길이가 x방향으로의 폭 보다 클 수 있다. 예컨대, 도 13에 도시된 바와 같이 제1 도전편(CP1)의 x방향으로의 폭(W)이 y방향으로의 길이(L) 보다 작은 것을 도시한다. 도 13은 제1 도전편(CP1)의 폭(W)과 길이(L)에 대하여 도시하고 있으나, 제2 도전편(CP2)도 방향으로의 폭이 y방향으로의 길이보다 작을 수 있음은 물론이다.
이 때, 도전편은 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3)의 제1 전극(211, 212, 213)과 중첩하지 않는다. 이와 관련하여, 도 14는 제1 도전편(CP1) 및 제2 도전편(CP2)이 제1 전극(211)을 중심으로 상호 이격되어 배치된 것을 도시한다.
도 15는 도 14의 XV- XV'선에 따른 단면도이고, 도 16은 도 15의 XVI- XVI'선에 따른 단면도이다.
도 15를 참조하면, 제1 도전편(CP1)은 센싱라인(SEL)과의 사이에 절연층을 개재한 채 센싱라인(SEL) 상에 배치될 수 있다. 제1 도전편(CP)은 버퍼층(101), 게이트 절연층(103) 및 층간절연층(105)을 관통하는 제23 콘택홀(CT23)을 통해 센싱라인(SEL)과 접속될 수 있다. 제1 도전편(CP1)은 층간절연층(105) 상에 배치될 수 있다.
센싱라인(SEL)은 센싱 트랜지스터에 전기적으로 연결된다. 이와 관련하여 도 15는 층간절연층(105) 상의 제7 연결부재(NM7)가 제21 콘택홀(CT21)을 통해 센싱라인(SEL)에 접속되고, 제22 콘택홀(CT22)을 통해 제1 센싱 반도체층(A13)의 제1 저저항영역(B13)에 접속된 것을 도시한다. 제1 센싱 반도체층(A13)을 포함하는 제1 센싱 트랜지스터(M13)의 구조는 앞서 설명한 바와 같다.
유기 발광다이오드의 제1 전극, 예컨대 제1 유기 발광다이오드(OLED1)의 제1 전극(211)은 제1 도전편(CP1)과 중첩하지 않는다. 센싱라인(SEL)과 접속된 제1 도전편(CP1)은 소정의 길이를 가지고 형성(예컨대, 접속된 제1 도전편(CP1)은 x방향으로의 폭이 y방향으로의 길이 보다 작음)되기에 센싱라인(SEL)의 저항을 감소시킬 수 있다. 센싱라인(SEL)에 연결된 제7 연결부재(NM7)가 층간절연층(105) 상에서 제1 유기 발광다이오드(OLED1)의 제1 전극(211)과 중첩하지만, 제7 연결부재(NM7)와 제1 유기 발광다이오드(OLED1)의 제1 전극(211)의 중첩 면적이 매우 작으므로, 기생 커패시턴스에 의한 센싱 정보 왜곡의 문제는 무시할 수 있다. 즉, 도 13 및 도 14를 참조하면, x방향으로의 폭이 y방향으로의 길이 보다 작고 발광다이오드의 제1 전극과 비중첩하는 도전편, 예컨대 제1 및 제2 도전편(CP1, CP2)을 통해 센싱라인(SEL)의 저항을 줄이면서 기생 커패시턴스의 발생을 방지할 수 있다.
도 16을 참조하면, 제2 도전편(CP2)은 층간절연층(105) 상에 배치될 수 있다. 제2 도전편(CP2)은 센싱라인(SEL)과의 사이에 개재된 절연층, 예컨대 버퍼층(101), 게이트 절연층(103) 및 층간절연층(105)을 관통하는 제23 콘택홀(CT23)을 통해 센싱라인(SEL)과 접속될 수 있다. 제2 도전편(CP2)은 제1 도전편(CP1)과 마찬가지로 소정의 길이(예컨대, y방향으로의 길이가 x방향으로의 폭 보다 큼)를 가지며 센싱라인(SEL)에 전기적으로 연결되어 센싱라인(SEL)의 저항을 줄일 수 있다.
제2 도전편(CP2)은 제7 연결부재(NM7)와 일체일 수 있다. 도 14 및 도 15에 도시된 바와 같이, 제1 유기 발광다이오드(OLED1)의 제1 전극(211)에 중첩하며 제1 및 제2 센싱 트랜지스터(M13, M23) 각각에 전기적으로 연결된 제7 연결부재(NM7)는 제1 도전편(CP1)과 상호 이격된다. 반면, 제1 유기 발광다이오드(OLED1)의 제1 전극(211)에 비중첩하는 연결부재, 예컨대 제3 센싱 트랜지스터(M33)에 전기적으로 연결된 제7 연결부재(NM7)는 제2 도전편(CP2)과 일체로 형성될 수 있다.
제7 연결부재(NM7)는 제3 센싱 트랜지스터(M33)의 제3 센싱 반도체층(A33)의 제1 저저항영역(B33)에 접속될 수 있다. 제3 센싱 반도체층(A33)의 제2 저저항영역(C33)은 제2 커패시터 전극, 예컨대 제2 서브전극(CE2t)에 접속될 수 있다.
도 14 내지 도 16에 도시된 바와 같이, 제1 도전편(CP1) 및 제2 도전편(CP2)은 제1 전극(211)에 중첩하지 않는다. 즉, 제1 기판(10)에 수직한 방향(z방향)에서 사영하였을 때, 제1 전극(211)은 제1 도전편(CP1) 및 제2 도전편(CP2)과 중첩하지 않는다. 제1 도전편(CP1) 및 제2 도전편(CP2)은 센싱라인(SEL)과 전기적으로 연결되기에 제1 전극(211)과 제2 도전편(CP2) 사이에 기생 커패시턴스가 생기는 경우, 기생 커패시턴스에 의해 센싱라인(SEL)을 통한 센싱 정보 획득이 어렵다. 그러나, 제2 도전편(CP2)이 제1 유기 발광다이오드(OLED1)의 제1 전극(211)과 중첩하지 않는 경우, 센싱라인(SEL)의 저항을 줄이면서 기생 커패시턴스의 발생을 방지할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 발광 패널의 화소회로들을 나타낸 평면도이고, 도 18는 도 17의 화소회로들 상에 배치된 발광다이오드들을 나타낸 평면도이고, 도 19는 도 18의 XIX-XIX'선에 따른 단면도이다.
도 17을 참조하면, 발광 패널은 x방향을 따라 연장된 스캔라인(SL), 제어라인(CL), 및 보조라인(AL)을 포함하며, y방향을 따라 연장된 제1 내지 제3 데이터라인(DL1, DL2, DL3), 센싱라인(SEL), 구동전압라인(VDL), 및 공통전압라인(VSL)을 포함할 수 있다.
두 개의 인접한 공통전압라인(VSL) 사이에는 제1 내지 제3화소회로에 해당하는 트랜지스터들 및 스토리지 커패시터들이 배치될 수 있으며, 이와 관련하여 도 17은 제1 내지 제3 구동 트랜지스터( M11, M21, M31), 제1 내지 제3 스위칭 트랜지스터(M12, M22, M32), 제1 내지 제3 센싱 트랜지스터(M13, M23, M33), 및 제1 내지 제3 스토리지 커패시터(Cst1, Cst2, Cst3)을 도시한다.
도 17에 도시된 화소회로들의 구조는 앞서 도 10을 참조하여 설명한 구조를 포함하되, 공통전압라인(VSL)에 전기적으로 연결된 보조 공통전압라인의 일부가 센싱라인(SEL)과 유기 발광다이오드의 제1 전극 사이로 연장된 점에서 차이가 있다.
공통전압라인(VSL) 상에는 공통전압라인(VSL)에 전기적으로 연결된 보조 공통전압라인이 배치될 수 있다. 이와 관련하여, 도 17은 제1 보조 공통전압라인(a-VSL) 및 제2 보조 공통전압라인(a'-VSL)을 도시한다.
제1 보조 공통전압라인(a-VSL)은 층간절연층(105) 상에 배치되고, 제2 보조 공통전압라인(a'-VSL)은 게이트 절연층(103) 상에 배치될 수 있다. 제1 보조 공통전압라인(a-VSL)은 도 17 및 도 19에 도시된 바와 같이 제24 콘택홀(CT24)을 통해 공통전압라인(VSL)에 전기적으로 연결될 수 있다. 유사하게, 제2 보조 공통전압라인(a'-VSL)은 도 17 및 도 19에 도시된 바와 같이 제25 콘택홀(CT25)을 통해 공통전압라인(VSL)에 전기적으로 연결될 수 있다.
공통전압라인(VSL)과 전기적으로 연결된 제1 보조 공통전압라인(a-VSL) 및 제2 보조 공통전압라인(a'-VSL) 중 적어도 어느 하나는, 공통전압라인(VSL)과 중첩하는 메인 부분, 및 메인 부분으로부터 연장되되 센싱라인(SEL)과 유기 발광다이오드의 제1 전극 사이에 위치하는 연장 부분을 포함할 수 있다. 센싱라인(SEL)과 유기 발광다이오드의 제1 전극 사이로 연장된 제1 보조 공통전압라인(a-VSL) 및 제2 보조 공통전압라인(a'-VSL) 중 적어도 어느 하나의 연장 부분은, 정전압인 공통전압라인(VSL)과 같은 전압 레벨을 가질 수 있으며, 센싱라인(SEL)과 유기 발광다이오드의 제1 전극 간의 기생 커패시턴스를 억제할 수 있다.
이와 관련하여, 도 18 및 도 19는 제1 보조 공통전압라인(a-VSL)이 메인 부분(a-VSLm) 및 메인 부분(a-VSLm)으로부터 연장되되 제1유기 발광다이오드(OLED1)의 제1 전극(211)과 센싱라인(SEL) 사이에 개재되는 연장 부분(a-VSLe)을 포함하는 것을 도시한다. 제1 보조 공통전압라인(a-VSL)의 메인 부분(a-VSLm)은 공통전압라인(VSL)에 중첩하고, 제1 보조 공통전압라인(a-VSL)의 연장 부분(a-VSLe)은 제1 유기 발광다이오드(OLED1)의 제1 전극(211)과 센싱라인(SEL) 각각에 중첩할 수 있다. 제1 기판(10)에 수직한 방향(z방향)에서 사영하였을 때, 제1 유기 발광다이오드(OLED1)의 제1 전극(211)의 일부, 제1 보조 공통전압라인(a-VSL)의 연장 부분(a-VSLe)의 일부, 및 센싱라인(SEL)의 일부는 서로 중첩할 수 있다.
도 19는 제2 커패시터전극 중 제2서브전극(CE2t)과 동일한 층 상에 형성되고 동일한 물질을 포함하는 제1 보조 공통전압라인(a-VSL)의 연장 부분(a-VSLe)이 제1 유기 발광다이오드(OLED1)의 제1 전극(211)과 센싱라인(SEL) 사이에 개재되는 것을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 제2 보조 공통전압라인(a'-VSL)의 일부가 유기 발광다이오드(OLED1)의 제1 전극(211)과 센싱라인(SEL) 사이에서 이들과 중첩할 수 있다. 제2 보조 공통전압라인(a'-VSL)은 제1 센싱 게이트전극(G13)과 동일한 층 상에 형성되며 동일한 물질을 포함할 수 있다.
도 3 내지 도 19를 참조하여 설명한 실시예들에 따르면, 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3) 중 제1 유기 발광다이오드(OLED1)의 제1 전극(211)이 제1 센싱 트랜지스터(M11)와 중첩하는 것을 도시하고 있다. 예컨대, 전술한 실시예들은 제1 유기 발광다이오드(OLED1)의 제1 전극(211)이 제1 센싱 트랜지스터(M11)의 센싱 반도체층(A13) 및 센싱 게이트전극(G13)에 중첩하는 것을 설명하고 있으나 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3)의 배치는 도 4, 도 7, 도 11, 도 4, 도 18에 도시된 것과 달리 배치될 수 있으며, 이 경우 제2 및 제3 유기 발광다이오드(OLED2, OLED3) 중 어느 하나의 제1 전극이 제1 센싱 트랜지스터(M11)와 중첩할 수 있다.
도 3 내지 도 19를 참조하여 설명한 실시예들에 따르면, 발광다이오드, 예컨대 유기 발광다이오드의 제1 전극이 제1 센싱 트랜지스터(M11)와 중첩하는 것을 설명하고 있으나 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 유기 발광다이오드의 제1 전극은 제1 센싱 트랜지스터(M11)가 아닌 다른 센싱 트랜지스터, 예컨대 제2 및/또는 제3 센싱 트랜지스터(M12, M13)에 중첩할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
DV: 표시 장치
1: 발광 패널
2: 컬러 패널
SL: 스캔라인
CL: 제어라인
DL1, DL2, DL3: 제1 내지 제3 데이터라인
Cst1, Cs2, Cst3: 제1 내지 제3 스토리지 커패시터
VDL: 구동전압라인
VSL: 공통전압라인
SEL: 센싱라인
a-SEL, a-SEL': 보조 센싱라인
M11, M21, M31: 제1 내지 제3 구동 트랜지스터
M12, M22, M32: 제1 내지 제3 스위칭 트랜지스터
M13, M23, M33: 제1 내지 제3 센싱 트랜지스터

Claims (21)

  1. 제1 기판;
    제1 기판 상에서 제1 방향으로 연장된 스캔라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터라인;
    상기 제2 방향으로 연장된 센싱라인;
    상기 스캔라인 및 상기 데이터라인에 전기적으로 연결된 스위칭 트랜지스터;
    상기 스위칭 트랜지스터에 전기적으로 연결된 구동 트랜지스터;
    상기 구동 트랜지스터와 전기적으로 연결되며, 상기 센싱라인에 전기적으로 연결된 센싱 트랜지스터;
    상기 제1 기판과 상기 센싱 트랜지스터의 센싱 반도체층 사이에 위치하는 제1 절연층;
    상기 스위칭 트랜지스터, 상기 구동 트랜지스터, 상기 센싱 트랜지스터 상의 비아절연층;
    상기 비아절연층 상에 위치하는 제1 전극, 상기 제1 전극 상의 발광층, 및 상기 발광층 상의 제2 전극을 포함하는 발광다이오드;를 포함하며,
    상기 센싱라인은 상기 제1 절연층의 아래에 배치되되,상기 발광다이오드의 상기 제1 전극에 중첩된,
    표시 장치.
  2. 제1항에 있어서,
    상기 센싱 트랜지스터의 상기 센싱 반도체층은 상기 발광다이오드의 상기 제1 전극에 중첩하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 센싱라인과 중첩하며, 상기 센싱 트랜지스터의 센싱 게이트전극과 동일한 층 상에 배치되는 보조 센싱라인을 더 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 보조 센싱라인은 상기 발광다이오드의 상기 제1 전극에 중첩하는, 표시 장치.
  5. 제3 항에 있어서,
    상기 보조 센싱라인은 상기 센싱 게이트전극과 동일한 물질을 포함하는, 표시 장치.
  6. 제3 항에 있어서,
    상기 보조 센싱라인 상에 배치되며, 상기 보조 센싱라인과 상기 센싱 트랜지스터의 상기 센싱 반도체층을 전기적으로 연결하는 연결부재를 더 포함하는, 표시 장치.
  7. 제1 항에 있어서,
    상기 센싱 반도체층의 일부 및 상기 센싱라인을 전기적으로 연결하는 연결부재를 더 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 센싱 반도체층 상의 제2 절연층; 및
    상기 제2 절연층 상의 제3 절연층;을 더 포함하고,
    상기 센싱 반도체층은 상기 제2 절연층 상에 위치하는 센싱 게이트전극을 포함하며, 상기 연결부재는 상기 제3 절연층 상에 위치하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 센싱라인 상에 배치되되 상기 센싱라인의 일부와 중첩하고, 상기 센싱라인에 접속된 도전편을 더 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 도전편은 상기 제3 절연층 상에 배치되며, 상기 발광다이오드의 상기 제1 전극과 비중첩하는, 표시 장치.
  11. 제9 항에 있어서,
    상기 도전편은 상기 제1 방향으로의 폭이 상기 제2 방향으로의 길이 보다 작은, 표시 장치.
  12. 제8 항에 있어서,
    상기 제2 방향을 따라 연장된 공통전압라인; 및
    상기 공통전압라인 상에 배치되며 상기 공통전압라인과 전기적으로 연결된 보조 공통전압라인;을 더 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 보조 공통전압라인은,
    상기 공통전압라인과 중첩하는 메인 부분; 및
    상기 메인 부분으로부터 연장되며, 상기 센싱라인 및 상기 발광다이오드의 상기 제1 전극과 중첩하는 연장 부분;을 포함하는, 표시 장치.
  14. 발광다이오드들을 포함하는 발광 패널; 및
    상기 발광 패널 상에 배치되며, 상기 발광다이오드들에서 방출되는 빛을 변환 또는 투과하는 컬러 패널;을 포함하되,
    상기 발광 패널은,
    제1 기판;
    상기 제1 기판 상에서 제1 방향으로 연장된 스캔라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터라인;
    상기 제2 방향으로 연장된 센싱라인;
    상기 스캔라인 및 상기 데이터라인에 전기적으로 연결된 스위칭 트랜지스터;
    상기 스위칭 트랜지스터에 전기적으로 연결된 구동 트랜지스터;
    상기 구동 트랜지스터와 전기적으로 연결되며, 상기 센싱라인에 전기적으로 연결된 센싱 트랜지스터; 및
    상기 제1 기판과 상기 센싱 트랜지스터의 센싱 반도체층 사이에 위치하는 제1 절연층;을 포함하고,
    상기 센싱라인은, 상기 발광다이오드들 중 어느 하나의 발광다이오드의 제1 전극에 중첩하되, 상기 제1 절연층의 아래에 배치된,
    표시 장치.
  15. 제14 항에 있어서,
    상기 센싱라인과 중첩하며, 상기 센싱 트랜지스터의 센싱 게이트전극과 동일한 층 상에 배치되는 보조 센싱라인을 더 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 보조 센싱라인은 상기 발광다이오드의 상기 제1 전극에 중첩하며 상기 센싱 게이트전극과 동일한 물질을 포함하는, 표시 장치.
  17. 제14 항에 있어서,
    상기 센싱 반도체층의 일부 및 상기 센싱라인을 전기적으로 연결하는 연결부재를 더 포함하는, 표시 장치.
  18. 제17 항에 있어서,
    상기 센싱 반도체층 상의 제2 절연층; 및
    상기 제2 절연층 상의 제3 절연층;을 더 포함하고,
    상기 센싱 반도체층은 상기 제2 절연층 상에 위치하는 센싱 게이트전극을 포함하며, 상기 연결부재는 상기 제3 절연층 상에 위치하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 센싱라인 상에 배치되되 상기 센싱라인의 일부와 중첩하고, 상기 센싱라인에 접속된 도전편을 더 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 도전편은 상기 제3 절연층 상에 배치되며, 상기 발광다이오드의 상기 제1 전극과 비중첩하는, 표시 장치.
  21. 제14 항에 있어서,
    상기 제2 방향을 따라 연장된 공통전압라인; 및
    상기 공통전압라인 상에 배치되며 상기 공통전압라인과 전기적으로 연결된 보조 공통전압라인;을 더 포함하며,
    상기 보조 공통전압라인의 상기 센싱라인 및 상기 발광다이오드의 상기 제1 전극과 중첩하는, 표시 장치.

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