KR20220131396A - 단일 반도체 다이에서 모놀리식 통합 및/또는 이기종 통합을 최적화하기 위한 통합 스케일링 및 스트레칭 플랫폼 - Google Patents

단일 반도체 다이에서 모놀리식 통합 및/또는 이기종 통합을 최적화하기 위한 통합 스케일링 및 스트레칭 플랫폼 Download PDF

Info

Publication number
KR20220131396A
KR20220131396A KR1020220029992A KR20220029992A KR20220131396A KR 20220131396 A KR20220131396 A KR 20220131396A KR 1020220029992 A KR1020220029992 A KR 1020220029992A KR 20220029992 A KR20220029992 A KR 20220029992A KR 20220131396 A KR20220131396 A KR 20220131396A
Authority
KR
South Korea
Prior art keywords
monolithic die
circuit
die
monolithic
processing unit
Prior art date
Application number
KR1020220029992A
Other languages
English (en)
Inventor
춘 루 차오-
Original Assignee
인벤션 앤드 콜라보레이션 라보라토리 피티이. 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인벤션 앤드 콜라보레이션 라보라토리 피티이. 엘티디. filed Critical 인벤션 앤드 콜라보레이션 라보라토리 피티이. 엘티디.
Publication of KR20220131396A publication Critical patent/KR20220131396A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/781—On-chip cache; Off-chip memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Electroluminescent Light Sources (AREA)
  • Optical Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Measuring Fluid Pressure (AREA)

Abstract

본 발명은 제 1기술 노드에 기반하여 제조된 제 1도식 회로를 포함하는 단일 모놀리식 다이를 제공한다. 단일 모놀리식 다이의 다이 면적은 제 1기술 노드를 기반으로 만들어진 제 2도식 회로를 갖는 또 다른 모놀리식 다이의 다이 면적보다 작다. 제 1도식 회로는 제 2도식 회로와 동일하고 제 1도식 회로는 SRAM 회로, 논리 회로, SRAM과 논리 회로의 조합 또는 주요 기능 블록 회로이다.

Description

단일 반도체 다이에서 모놀리식 집적 및/또는 이종 집적을 최적화하는 집적 스케일링 및 스트레칭 플랫폼{INTEGRATED SCALING AND STRETCHING PLATFORM FOR OPTIMIZING MONOLITHIC INTEGRATION AND/OR HETEROGENEOUS INTEGRATION IN A SINGLE SEMICONDUCTOR DIE}
본 발명은 모놀리식 반도체 다이에 관한 것으로, 특히, 최소 피처 크기를 축소하지 않고 모놀리식 반도체 다이에서 SRAM 회로 및 논리 회로의 크기를 효과적으로 축소할 수 있는 집적 스케일링 및 스트레칭 플랫폼에 기반하여 최적화된 모놀리식 반도체 다이에 관한 것이다.
IT 시스템은 공장, 의료 및 운송을 포함한 사업 및 기업 전반에 걸쳐 빠르게 발전하고 있다. 오늘날 시스템 온 칩(System on Chip, SOC) 또는 인공지능(Artifactual Intelligence, AI)은 공장을 보다 스마트하게 만들고, 환자 결과를 보다 좋게 개선하며, 자율 주행 차량의 안전성을 높이는 IT 시스템의 핵심이다. 제조 장비, 센서, 머신 비전 시스템으로부터의 데이터는 1일당 총 1페타바이트에 쉽게 도달할 수 있다. 그러므로, 이러한 페타바이트 데이터를 처리하려면 고성능 컴퓨팅 (High Performance Computing, HPC) SOC 또는 AI 칩이 필요하다.
일반적으로 말해, AI 칩은 그래픽 처리 유닛(Graphic Processing Unit, GPU), 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array, FPGA), 어플리케이션 특정 IC(Application Specific IC, ASIC)로 분류할 수 있다. 원래, 병렬 컴퓨팅을 사용하여 그래픽 처리 어플리케이션을 처리하도록 설계된 GPU는 AI 학습에 점점 더 자주 사용하기 시작했다. GPU의 학습 속도와 효율성은 일반적으로 범용 CPU보다 10~1000배 더 높다. FPGA는 서로 상호 작용하는 논리 블록을 가지며, 특정 알고리즘을 돕도록 엔지니어들이 설계할 수 있고, AI 추론에 적합하다. 더 빠른 출시 기간, 더 낮은 비용 및 유연성으로 인해, FPGA는 비록 더 큰 크기, 더 느린 속도 및 더 많은 전력 소비 같은 단점을 갖고 있어도, ASIC 설계보다 선호한다. FPGA의 유연성으로 인해, 요구조건에 따라 FPGA의 임의 부분을 부분적으로 프로그래밍할 수 있다. FPGA의 추론 속도와 효율성은 범용 CPU보다 10~100배 더 높다. 반면, ASIC는 회로에 직접 맞춰져 있으며, 일반적으로는 FPGA보다 더 효율적이다. 맞춤형 ASIC의 경우, 학습/추론 속도와 효율성이 범용 CPU보다 10~1000배 더 높을 수 있다. 그러나, AI 알고리즘이 계속 발전함에 따라 맞춤형 제작이 더 쉬운 FPGA와는 달리, ASIC는 신규 AI 알고리즘이 개발됨에 따라, 서서히 구식이 되어 가고 있다.
GPU, FPGA 및 ASIC (또는 다른 유사한 SOC, CPU, NPU 등)에 관계없이, 논리 회로와 SRAM 회로는 2개의 주요 회로이며, 이들 조합은 AI 칩 크기의 약 90%를 점유한다. AI 칩의 나머지 10%는 I/O 패드 회로를 포함할 수 있다. 그럼에도 불구하고, AI 칩을 제조하기 위한 스케일링 공정/기술 노드는, 이들이 더 나은 효율성과 성능을 제공하기 때문에, AI 기계를 효율적이고 빠르게 학습시키기 위해 AI 칩 제조를 위한 스케일링 공정/기술 노드에 대한 필요성이 점점 더 커지고 있다. 집적회로에서 성능 및 비용의 개선은 주로, 무어의 법칙에 따른 공정 스케일링 기술에 의해 달성되었지만, 기술 노드(“λ” 또는 “F”) 또는 28nm에서 3~5nm까지의 최소 피처 크기(minimum feature size)에 따른 이러한 스케일링은 많은 기술적인 어려움에 직면하여, 반도체 산업에서의 R&D 및 자본 투자 비용이 급격히 증가하고 있다.
예를 들어, 증가된 저장 밀도를 위한 SRAM 장치의 스케일링, 낮은 대기 전력 소비를 위한 작동 전압(VDD)의 감소, 및 더 큰 용량의 SRAM을 실현하기 위해 필요한 향상된 수율은, 달성하기 점점 더 어려워지고 있다. 28nm (이하)까지 제조 공정의 소형화는 하나의 도전과제이다. 도 1a는 SRAM 셀 아키텍처, 즉 6-트랜지스터 (six-transistor, 6-T) SRAM 셀을 나타낸다. 이 셀은 2개의 교차 결합형 인버터 (PMOS 풀업 트랜지스터(PU-1, PU-2) 및 NMOS 풀다운 트랜지스터(PD-1, PD-2))와 2개의 액세스 트랜지스터 (NMOS 패스 게이트 트랜지스터(PG-1, PG- 2))로 구성된다. 고전압(high level voltage, VDD)은 PMOS 풀업 트랜지스터(PU-1, PU-2)에 접속되고, 저전압(low level voltage, VSS)은 NMOS 풀다운 트랜지스터(PD-1, PD-2)에 접속된다. 워드 라인(WL)이 이네이블되면 (즉, 어레이에서 행이 선택되면), 액세스 트랜지스터가 턴온되어, 스토리지 노드(Node-1/Node-2)를 수직으로 연장되는 비트 라인(BL, BL Bar)에 연결한다. 도 1b는 SRAM내 6개의 트랜지스터들 간의 레이아웃 및 연결을 나타내는 “스틱 선도”를 도시한다. 스틱 선도는 보통 활성 영역(수직 적색)과 게이트 라인(수평 청색)만 포함한다. 물론, 한편으로는 6개의 트랜지스터에 직접 접속되고, 다른 한편으로는 워드 라인(WL), 비트 라인(BL, BL Bar), 고전압(VDD), 및 저전압(VSS) 등에 접속되는 콘택이 여전히 많이 있다.
최소 피처 크기가 감소할 경우, λ2 또는 F2로 표시되는 SRAM 셀의 전체 면적이 급격히 증가하는 몇 가지 이유를 다음과 같이 설명할 수 있다. 종래의 6T SRAM은 다수의 배선을 사용하여 연결된 6개의 트랜지스터를 가지며, 이는 트랜지스터의 게이트 레벨 (“게이트(Gate)”)과 소스 영역 및 드레인 영역의 확산 레벨 (일반적으로 “확산(Diffusion)”이라고 부름)을 연결하는 제 1배선층(M1)을 갖는다. M1만을 사용하여 다이 크기의 확대 없이, (워드 라인(WL) 및/또는 비트 라인(BL, BL Bar) 등의) 신호 전송을 용이하게 하기 위해, 제 2배선층(M2) 및/또는 제 3배선층(M3)을 증가시킬 필요가 있다. 다음에, M2를 M1에 연결하기 위해, 몇 가지 유형의 전도성 재료로 구성된 구조(비아-1)가 형성된다. 따라서, M1에 대한 콘택(Contact)(Con) 연결을 통해 확산으로 형성되는 수직 구조, 즉 “Diffusion-Con-M1”이 있다. 마찬가지로, 콘택 구조를 통해 게이트를 M1에 연결하는 또 다른 구조가 “게이트-Con-M1”로 형성될 수 있다. 추가로, 비아1을 통해 M1 배선에서 M2배선까지 연결되는 배선 구조를 형성할 필요가 있는 경우는, “M1-비아1-M2”로 명명한다. 게이트 레벨에서 M2 배선까지의 보다 복잡한 배선 구조는 “게이트-Con-M1-비아-M2”로 설명할 수 있다. 또한, 적층 배선 시스템은 “M1-비아1-M2-비아2-M3” 또는 “M1-비아1-M2-비아2-M3-비아3-M4” 구조 등을 가질 수 있다. 2개의 액세스 트랜지스터 (도 1a에 도시된 바와 같이, NMOS 패스 게이트 트랜지스터(PG-1, PG-2) 내의 게이트 및 확산은 제 2배선층(M2) 또는 제 3배선층(M3)에 배치될 워드 라인(WL) 및/또는 비트 라인(BL, BL Bar)에 연결되어야 한다. 종래의 SRAM에서 이러한 금속 연결은 먼저 배선층(M1)을 통과해야 한다. 즉, SRAM의 최신 배선 시스템은 M1 구조를 우회하지 않고 게이트 또는 확산을 M2에 직접 연결하는 것이 가능하지 않을 수 있다. 그 결과, 하나의 M1 배선과 다른 M1 배선 사이에 필요한 공간이 다이 크기를 증가시키며, 일부 경우에는 배선 연결이 M2를 직접 사용하는 효율적인 채널링 의도를 차단하여 M1 영역을 억제할 수 있다. 또한, 비아1과 콘택 사이에 자기 정렬 구조를 형성함과 동시에, 비아1과 콘택 모두를 그들 각자의 배선 시스템에 연결하는 데에는 약간의 어려움이 있다.
또한, 종래의 6T SRAM 셀에 있어서, 가까운 이웃 내에서 서로 나란히 형성된 p-기판과 n-웰의 일부 인접 영역 내부에 각각 배치되는 적어도 하나의 NMOS 트랜지스터와 하나의 PMOS 트랜지스터가 있으며, n+/p/n/p+ 기생 바이폴라 소자라고 부르는 기생 접합 구조는 도 2a에 도시된 바와 같이, NMOS 트랜지스터의 n+ 영역에서 시작하여 p-웰, 인접한 n-웰, 및 추가로 PMOS 트랜지스터의 p+ 영역까지 그의 윤곽에 의해 형성된다. n+/p 접합 또는 p+/n 접합에서 발생하는 상당한 노이즈가 있고, 이 n+/p/n/p+ 접합을 통해 매우 큰 전류가 비정상적으로 흐를 수 있으며, 이는 CMOS 회로의 일부 작동을 정지시켜 전체 칩의 오작동을 일으킬 수 있다. 이러한 래치업(Latch-up)이라고 부르는 비정상적인 현상은 CMOS의 작동에 악영향을 주며, 이는 반드시 피해야 한다. 확실히 CMOS와 관련한 하나의 약점인 래치업에 대한 내성을 높이는 한 가지 방법으로, n+ 영역에서 p+ 영역까지의 거리를 증가시키는 것이 있다. 따라서, 래치업 문제를 피하기 위해 n+ 영역에서 p+ 영역까지의 거리를 증가시키면, SRAM 셀의 크기도 늘어나게 된다.
28nm 이하 (소위 “최소 피처 크기”, “λ” 또는 “F”)까지 제조 공정을 소형화하더라도, 콘택 크기들 간의 간섭, 및 워드 라인(WL), 비트 라인(BL, BL Bar), 고전압(VDD) 및 저전압(VSS) 등을 연결하는 금속 와이어의 레이아웃들 간의 간섭으로 인해, λ2 또는 F2로 표시되는 SRAM 셀의 전체 면적은, 도 2b에 도시된 바와 같이, 최소 피처 크기가 감소할 경우 급격히 증가한다 (J. Chang et al., “15.1 A 5nm 135Mb SRAM in EUV and High-Mobility-Channel FinFET Technology with Metal Coupling and Charge-Sharing Write-Assist Circuitry Schemes for High-Density and Low-VMIN Applications,” 2020 IEEE International Solid- State Circuits Conference - (ISSCC), 2020, pp. 238-240에서 인용함).
유사한 상황이 논리 회로 스케일링에서도 발생한다. 증가된 저장 밀도를 위한 논리 회로의 스케일링, 더 낮은 대기 전력 소비를 위한 작동 전압(Vdd)의 감소, 및 대용량 논리 회로를 구현하는데 필요한 향상된 수율은, 달성하기 점점 더 어려워지고 있다. 표준 셀은 통상적으로 사용되며, 논리 회로의 기본 요소이다. 표준 셀은 기본 논리 기능 셀 (예컨대, 인버터 셀, NOR 셀, 및 NAND 셀)을 포함할 수 있다. 마찬가지로, 28nm 이하까지 제조 공정을 소형화하더라도, 콘택 크기들 간의 간섭 및 금속 와이어 레이아웃들 간의 간섭으로 인해, λ2 또는 F2로 표시되는 표준 셀의 전체 면적은 최소 피처 크기가 감소할 경우, 급격히 증가한다. 도 3a는 한 반도체 회사(삼성)의 5nm (UHD) 표준 셀의 PMOS 및 NMOS 트랜지스터들 간의 레이아웃 및 연결을 나타내는 “스틱 선도”를 도시한다. 이 스틱 선도는 주로 활성 영역(수평 막대) 및 게이트 라인(수직 백색 막대)을 나타낸다. 이하, 활성 영역은 “핀(fin)”이라고 명명할 수 있다. 물론, 여전히 많은 콘택은 한편으로, PMOS 및 NMOS 트랜지스터에 직접 접속되고, 다른 한편으로는 입력 단자, 출력 단자, 고전압(VDD) 및 저전압(VSS) (또는 접지 “GND”) 등에 접속된다. 특히, 각 트랜지스터는, 이 트랜지스터의 채널을 형성하는 2개의 활성 영역 또는 핀(수평 짙은 회색 막대로 표시됨)을 포함하고 있어, W/L 비율이 허용 가능한 범위 내에서 유지될 수 있도록 한다.
인버터 셀의 면적 크기는 X×Y이며, 여기서 X=2×Cpp, Y=셀_높이, Cpp는 접촉 폴리 피치(Contacted poly pitch, Cpp)의 거리이다. 일부 활성 영역 또는 핀 (“더미 핀(dummy fin)”이라고 부르며, 수평 옅은 회색 막대로 표시됨)은 이러한 표준 셀의 PMOS/NMOS에서 이용되지 않는데, 그에 대한 잠재적인 이유는 PMOS와 NMOS 간의 래치업 문제와 관련이 있을 수 있다. 따라서, 도 3a의 PMOS와 NMOS 간의 래치업 거리는 3×Fp이며, 여기서 Fp는 핀 피치(fin pitch)이다. 삼성 5nm (UHD) 표준 셀의 Cpp (54nm) 및 셀_높이 (216nm)에 관한 이용가능한 데이터를 기반으로, 셀 면적은 X×Y로 계산하며 23328nm2 (또는 933.12λ2, 여기서 람다(λ)는 5nm로서 최소 피처 크기이다)와 같을 수 있다. 도 3b는 삼성 5nm (UHD) 표준 셀과 그의 치수를 나타낸다. 도 3b에 도시된 바와 같이, PMOS와 NMOS 간의 래치업 거리는 15λ, Cpp는 10.8λ, 셀 높이는 43.2λ이다.
면적 크기 (2Cpp×셀_높이) 대 3개 파운드리의 상이한 공정 기술 노드에 관한 스케일링 추세는 도 3c와 같이 도시할 수 있다. 기술 노드가 (예컨대, 22nm에서 5nm로) 감소함에 따라, λ2 단위로 기존 표준 셀 (2Cpp×셀_높이) 영역 크기가 급격히 증가하는 것은 분명하다. 종래의 표준 셀에서, 기술 노드가 작을수록 λ2 단위로 면적은 커진다. SRAM 또는 논리 회로에 관계없이, 이러한 λ2의 급격한 증가는, λ가 감소함에 따라 게이트 콘택/소스 콘택/드레인 콘택의 크기를 비례적으로 축소하는데 따른 어려움, PMOS와 NMOS 간의 래치업 거리를 비례적으로 축소하는데 따른 어려움, 및 λ의 감소로 인한 금속층의 간섭 등에 의해 초래될 수 있다.
또 다른 관점에서, 임의의 SOC, AI, 네트워크 처리 유닛(Network Processing Unit, NPU), GPU, CPU, FPGA 등은 현재 가능한 한 많은 회로를 배치하기 위해 모놀리식 집적을 사용하고 있다. 그러나, 도 4a에 도시된 바와 같이, 각 모놀리식 다이의 다이 면적을 최대화하는 것은, 최신의 기존 포토리소그래피 노광 툴로 인해 확장하기 어려운 리소그래피 스테퍼의 최대 레티클 크기에 의해 제한받게 된다. 예를 들어, 도 4b에 도시된 바와 같이, 현재의 i193 및 EUV 리소그래피 스테퍼는 최대 레티클 크기를 가지므로, 모놀리식 SOC 다이의 스캐너 최대 필드 면적(Scanner Maximum Field Area, SMFA)은 26mm × 33mm, 또는 858mm²이다 (https://en.wikichip.org/wiki/mask). 그러나, AI 목적을 위해, 고급 소비자 GPU는 500-600mm²에서 실행되는 것으로 보인다. 결과적으로, SMFA의 한계 내에서 단일 모놀리식 다이에 GPU 및 FPGA 같은 2개 이상의 주요 기능 블록을 만드는 것이 점점 더 어려워지거나 불가능해지고 있다. 또한, 가장 널리 사용되는 6-트랜지스터 CMOS SRAM 셀은 2개의 주요 블록 모두에 대해 충분히 eSRAM 크기를 증가시키기에는 너무 크다. 또한, 외부 DRAM 용량을 확장할 필요가 있으나, 이산 PoP (Package on Package (패키지 온 패키지), 예를 들어, HBM 대 SOC) 또는 POD (Package DRAM on SOC Die (SOC 다이 상의 패키지 DRAM)는 열악한 다이 대 다이(die-to-die) 또는 패키지 대 칩 신호 배선 (package-to-chip signal interconnections)의 원하는 성능을 달성하는데 따른 어려움에 의해 여전히 제약받고 있다.
따라서, 기술 노드 또는 최소 피처 크기 λ를 축소하지 않고도 SMFA의 한계 내에서 모놀리식 SOC 다이내 표준 셀/SRAM 셀의 치수를 최적화하고 전술한 문제를 해결하여, 가까운 장래에 보다 강력하고 효율적인 SOC 또는 AI 단일 칩을 실현할 수 있는, 단일 반도체 다이에 대해 최적화된 모놀리식/이종 집적 구조를 제안할 필요가 있다.
미국 특허 출원 제 17/138,918호 미국 특허 출원 제 16/911,044호
본 발명의 목적은 최소 피처 크기를 축소하지 않고 모놀리식 반도체 다이에서 SRAM 회로 및 논리 회로의 크기를 효과적으로 축소할 수 있는 직접 스케일링 및 스트레칭 플랫폼에 기반하여 최적화된 모놀리식 반도체 다이를 제공하는 것일 수 있다.
본 발명의 실시예는 제 1모놀리식 다이를 제공하며, 제 1모놀리식 다이는: 제 1기술 노드에 기반하여 제조된 제 1도식 회로(first schematic circuit)를 포함하고; 제 1모놀리식 다이의 다이 면적은 제 1기술 노드에 기반하여 만들어진 제 2도식 회로(second schematic circuit)를 갖는 제 2모놀리식 다이의 다이 면적보다 작고; 제 1도식 회로는 제 2도식 회로와 동일하며; 제 1도식 회로는 SRAM 회로, 논리 회로, SRAM과 논리 회로의 조합, 또는 주요 기능 블록 회로이다.
본 발명의 또 다른 양태에 따르면, 제 2도식 회로는 제 2모놀리식 다이의 다이 면적 중 20%~90%의 면적을 점유한다.
본 발명의 또 다른 양태에 따르면, 제 1도식 회로는 제 1모놀리식 다이에서 Ynm2를 점유하고 제 2도식 회로는 제 2모놀리식 다이에서 Xnm2를 점유하며, X>Y이다.
본 발명의 또 다른 측면에 따르면, Y는 X의 20%~90%이다.
본 발명의 또 다른 실시예는 제 1모놀리식 다이를 제공하며, 제 1모놀리식 다이는: 제 1모놀리식 다이에 형성된 제 1도식 회로; 및 제 1모놀리식 다이에 형성된 제 2도식 회로를 포함하고; 제 1모놀리식 다이는 제 1스캐너 최대 필드 면적을 갖고, 제 1도식 회로는 제 1스캐너 최대 필드 면적의 제 1부분을 점유하고 제 2도식 회로는 제 1스캐너 최대 필드 면적의 제 2부분을 점유하며, 제 1모놀리식 다이의 스캐너 최대 필드 면적은 제 2모놀리식 다이의 제 2스캐너 최대 필드 면적과 동일하고; 제 2모놀리식 다이는 제 1도식 회로를 갖고, 제 2모놀리식 다이내 제 1도식 회로의 면적은 제 2모놀리식 다이의 제 2스캐너 최대 필드 면적의 50%~90%이다.
본 발명의 또 다른 양태에 따르면, 제 1도식 회로는 SRAM 회로, SRAM 회로와 논리 회로의 조합, 또는 주요 기능 블록 회로이다.
본 발명의 또 다른 양태에 따르면, 제 1도식 회로는 GPU, CPU, TPU, NPU, 및 FPGA로 이루어진 군에서 선택된다.
본 발명의 또 다른 양태에 따르면, 제 1스캐너 최대 필드 면적 또는 제 2스캐너 최대 필드 면적은 26mm × 33mm, 또는 858mm² 이하이다.
본 발명의 또 다른 실시예는 제 1모놀리식 다이를 제공하며, 제 1모놀리식 다이는: 제 1기술 노드에 기반하여 미리 결정된 제조 단계를 수행함으로써 제조된 제 1도식 회로를 포함하고; 제 1모놀리식 다이의 다이 면적은 미리 결정된 제조 단계를 수행하지 않고 제 1기술 노드에 기반하여 만들어진 제 2도식 회로를 갖는 제 2모놀리식 다이의 다이 면적보다 작다.
본 발명의 또 다른 양태에 따르면, 제 1도식 회로는 제 2도식 회로와 동일하다.
본 발명의 또 다른 양태에 따르면, 제 2도식 회로는 제 2모놀리식 다이의 다이 면적 중 20%~90%의 면적을 점유한다.
본 발명의 또 다른 양태에 따르면, 제 1도식 회로는 제 1모놀리식 다이에서 Ynm2를 점유하고 제 2도식 회로는 제 2모놀리식 다이에서 Xnm2를 점유하며, X>Y이다.
본 발명의 또 다른 측면에 따르면, Y는 X의 20%~90%이다.
본 발명의 또 다른 양태에 따르면, 제 1도식 회로는 SRAM 회로, 논리 회로, SRAM과 논리 회로의 조합, 또는 주요 기능 블록 회로이다.
본 발명의 또 다른 실시예는 모놀리식 다이를 제공하며, 모놀리식 다이는: 모놀리식 다이에 형성된 제 1처리 유닛 회로 - 제 1처리 유닛 회로는 복수의 제 1논리 코어 회로를 갖고, 각 제 1논리 코어 회로는 제 1캐시 메모리에 대응함 -; 및 모놀리식 다이에 형성된 제 2처리 유닛 회로 - 제 2처리 유닛 회로는 복수의 제 2논리 코어 회로를 갖고, 각 제 2논리 코어 회로는 제 2캐시 메모리에 대응함 -; 를 포함하고; 모놀리식 다이의 스캐너 최대 필드 면적은 특정 기술 노드에 의해 정의된다.
본 발명의 또 다른 양태에 따르면, 모놀리식 다이의 스캐너 최대 필드 면적은 26mm × 33mm, 또는 858mm² 이하이다.
본 발명의 또 다른 양태에 따르면, 제 1처리 유닛 회로가 수행하는 주요 기능은 제 2처리 유닛 회로가 수행하는 주요 기능과 상이하다.
본 발명의 또 다른 양태에 따르면, 제 1처리 유닛 회로 또는 제 2처리 유닛 회로는 GPU, CPU, TPU, NPU, 및 FPGA로 이루어진 군에서 선택된다.
본 발명의 또 다른 양태에 따르면, 모놀리식 다이는 제 3캐시 메모리를 더 포함하고, 제 3캐시 메모리는 모놀리식 다이의 작동 중에 제 1처리 유닛 회로 및 제 2처리 유닛 회로가 구성 및 이용할 수 있다.
본 발명의 또 다른 양태에 따르면, 제 1캐시 메모리, 제 2캐시 메모리, 및 제 3캐시 메모리는 SRAM으로 이루어진다.
본 발명의 또 다른 실시예는 모놀리식 다이를 제공하며, 모놀리식 다이는: 모놀리식 다이에 형성된 제 1처리 유닛 회로 - 제 1처리 유닛 회로는 복수의 제 1논리 코어 회로를 갖고, 각 제 1논리 코어 회로는 제 1캐시 메모리에 대응함 -; 및 모놀리식 다이에 형성된 제 2처리 유닛 회로 - 제 2처리 유닛 회로는 복수의 제 2논리 코어 회로를 갖고, 각 제 2논리 코어 회로는 제 2캐시 메모리에 대응함 -; 를 포함하고; 제 1처리 유닛 회로가 수행하는 주요 기능은 제 2처리 유닛 회로가 수행하는 주요 기능과 상이한 방법.
본 발명의 또 다른 양태에 따르면, 제 1처리 유닛 회로 또는 제 2처리 유닛 회로는 GPU, CPU, TPU, NPU, 및 FPGA로 이루어진 군에서 선택된다.
본 발명의 또 다른 양태에 따르면, 모놀리식 다이는 제 3캐시 메모리를 더 포함하고, 제 3캐시 메모리는 모놀리식 다이의 작동 중에 제 1처리 유닛 회로 및 제 2처리 유닛 회로가 공유하고 이용한다.
본 발명의 또 다른 실시예는 모놀리식 다이를 제공하며, 모놀리식 다이는: 모놀리식 다이에 형성된 제 1처리 유닛 회로 - 제 1처리 유닛 회로는 복수의 제 1논리 코어 회로를 갖고, 각 제 1논리 코어 회로는 저레벨 캐시 메모리에 대응함 -; 및 제 1처리 유닛 회로가 이용하는 고레벨 캐시 메모리를 포함하고; 모든 저레벨 캐시 메모리의 크기와 고레벨 캐시 메모리의 크기의 합은 적어도 64MB이다.
본 발명의 또 다른 양태에 따르면, 모놀리식 다이의 스캐너 최대 필드 면적은 기술 처리 노드에 사용되는 포토리소그래피 노광 툴에 의해 정의된다.
본 발명의 또 다른 양태에 따르면, 모놀리식 다이의 스캐너 최대 필드 면적은 26mm × 33mm, 또는 858mm² 이하이다.
본 발명의 또 다른 양태에 따르면, 저레벨 캐시 메모리는 L1 캐시와 L2 캐시를 포함하고, L2 캐시의 크기는 L1 캐시의 크기보다 크다.
본 발명의 또 다른 양태에 따르면, 고레벨 캐시 메모리는 복수의 제 1논리 코어 회로가 공유하고 이용하는 L3 캐시를 포함한다.
본 발명의 또 다른 양태에 따르면, 모놀리식 다이는 모놀리식 다이에 형성된 제 2처리 유닛 회로를 더 포함하고, 제 2처리 유닛 회로는 복수의 제 2논리 코어 회로를 갖고, 각 제 2논리 코어 회로는 제 2캐시 메모리에 대응하며; 고레벨 캐시 메모리는 제 1처리 유닛 회로 및 제 2처리 유닛 회로가 공유하고 이용하는 L4 캐시를 포함한다.
본 발명의 또 다른 양태에 따르면, L4 캐시는 모드 레지스터의 설정에 따라 제 1처리 유닛 회로 및 제 2처리 유닛 회로가 공유하고 이용한다.
본 발명의 또 다른 실시예는 CMOS 회로 세트를 갖는 모놀리식 다이의 제조 방법을 제공하며, 제조 방법은: 종래의 기술 노드에 기반하여, 모놀리식 다이의 CMOS 회로 세트에서 복수의 트랜지스터의 치수를 재정의하는 제 1단계 세트를 실행하는 단계; 및 종래의 기술 노드에 기반하여, 복수의 트랜지스터를 모놀리식 다이내 다른 금속층에 상호연결하는 제 2단계 세트를 실행하는 단계를 포함하고; 제 1단계 세트와 제 2단계 세트에 의해 만들어진 모놀리식 다이의 새로운 크기는 제 1단계 세트와 제 2단계 세트를 수행하지 않고 종래의 기술 노드를 기반으로 만들어진 CMOS 회로의 동일한 세트를 갖는 또 다른 모놀리식 다이의 원래 크기보다 작다.
본 발명의 또 다른 양태에 따르면, 제 1단계 세트 및 제 2단계 세트에 의해 제조된 모놀리식 다이의 새로운 크기는 또 다른 모놀리식 다이의 원래 크기의 50% 미만이다.
본 발명의 또 다른 양태에 따르면, 제 1단계 세트 및 제 2단계 세트에 의해 제조된 모놀리식 다이의 새로운 크기는 종래의 기술 노드가 5nm이면, 또 다른 모놀리식 다이의 원래 크기의 35% 미만이다.
본 발명의 또 다른 실시예는 종래의 기술 노드에 의해 정의된 스캐너 최대 필드 면적을 갖는 모놀리식 다이의 제조 방법을 제공하며, 제조 방법은: 종래의 기술 노드에 기반하여, 모놀리식 다이에서 복수의 트랜지스터의 치수를 재정의하는 제 1 단계 세트를 실행하는 단계; 및 종래의 기술 노드에 기반하여, 복수의 트랜지스터를 모놀리식 다이내 다른 금속층에 상호연결하는 제 2단계 세트를 실행하는 단계를 포함하고; 제 1단계 세트 및 제 2단계 세트에 의해 제조된 모놀리식 다이내 SRAM의 용량은 제 1단계 세트 및 제 2단계 세트를 수행하지 않고 종래의 기술 노드에 기반하여 제조된 모놀리식 다이의 용량보다 크다.
본 발명의 또 다른 양태에 따르면, 종래의 기술 노드에 의해 정의된 스캐너 최대 필드 면적을 갖는 모놀리식 다이는 제 1처리 유닛 회로 및 제 2처리 유닛 회로를 가지며, 제 1처리 유닛 회로가 수행하는 주요 기능은 제 2처리 유닛 회로가 수행하는 주요 기능과 상이하다.
본 발명의 또 다른 실시예는 칩 시스템의 메모리 아키텍처를 재구성하는 플랫폼을 제공하며, 칩 시스템은 제 1미리 결정된 용량을 갖는 제 1DRAM 메모리에 연결되는 제 1모놀리식 다이를 포함하고, 제 1모놀리식 다이는 제 1논리 회로 및 제 1SRAM 메모리를 포함한다. 플랫폼은 제 2미리 결정된 용량을 갖는 제 2DRAM 메모리에 연결되는 제 2모놀리식 다이를 포함하고, 제 2모놀리식 다이는 제 2논리 회로 및 제 2SRAM 메모리를 포함한다. 제 1모놀리식 다이는 목표한 기술 노드에 기반한 스캐너 최대 필드 면적을 갖고, 제 2모놀리식 다이는 목표한 기술 노드에 기반한 스캐너 최대 필드 면적을 가지며; 제 1논리 회로는 제 2논리 회로와 동일하고, 제 1모놀리식 다이내 제 1논리 회로의 면적은 제 2모놀리식 다이내 제 2논리 회로의 면적보다 크며; 제 1SRAM 메모리의 용량은 제 2SRAM 메모리의 용량보다 작으므로, 제 2DRAM 메모리의 제 2미리 결정된 용량은 제 1DRAM 메모리의 제 1미리 결정된 용량보다 작다.
본 발명의 또 다른 양태에 따르면, 제 2DRAM 메모리는 제 2모놀리식 다이의 외부에 있고, 제 2DRAM 메모리 및 제 2모놀리식 다이는 단일 패키지에 밀폐되어 있다. 또한, 제 2DRAM 메모리는 내장형 DRAM 칩이다. 그리고, 제 1DRAM 메모리는 제 1모놀리식 다이의 외부에 있고, 제 1DRAM 메모리 및 제 1모놀리식 다이는 또 다른 단일 패키지에 밀폐되어 있다. 또한, 제 1DRAM 메모리는 내장형 DRAM 칩이다.
본 발명의 또 다른 양태에 따르면, 제 1논리 회로의 면적과 제 1SRAM 메모리의 면적의 합은 제 1모놀리식 다이의 스캐너 최대 필드 면적의 적어도 80%~90%를 점유하고, 제 2논리 회로의 면적과 제 2SRAM 메모리의 면적은 제 2모놀리식 다이의 스캐너 최대 필드 면적의 적어도 80%~90%를 점유한다.
플랫폼에서 제 2DRAM 메모리는 제 2모놀리식 다이의 외부에 있는 내장형 DRAM 칩이고, 제 2DRAM 메모리와 제 2모놀리식 다이는 단일 패키지에 밀폐되어 있다.
본 발명의 장점 및 기술사상은 첨부한 도면과 함께 다음의 인용에 의해 이해될 수 있다. 본 발명의 이들 및 다른 목적은 다양한 도면 및 도면에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 당업자에게 의심할 여지 없이 명백해질 것이다.
본 발명의 일 실시예에 따르면, 기술 노드 또는 최소 피처 크기를 축소하지 않고도 모놀리식 SOC 다이내 표준 셀/SRAM 셀의 치수를 최적화할 수 있다.
본 발명의 장점 및 기술사상은 첨부한 도면과 함께 이루어지는 다음의 설명을 통해 이해할 수 있다. 본 발명의 이들 및 다른 목적은 다양한 그림 및 도면에 도시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 통상의 기술자에게 틀림없이 명백해질 것이다.
도 1a 통상적인 6T SRAM의 개략도이다.
도 1b는 도 1a의 6T SRAM에 대응하는 스틱 선도로, 활성 영역은 수직 라인에 대응하고 게이트 라인은 수평 라인에 대응한다.
도 2a는 종래의 NMOS 및 PMOS 구조의 단면을 나타내는 단면도이다.
도 2b는 현재 이용가능한 제조 공정에 따른 상이한 공정 치수 λ (또는 F)에 대한 SRAM 셀의 전체 면적을 λ2 (또는 F2) 단위로 나타내는 선도이다.
도 3a는 표준 셀의 PMOS 및 NMOS 트랜지스터들 간의 레이아웃 및 연결을 나타내는 스틱 선도이다.
도 3b는 치수 정보를 갖는 표준 셀의 PMOS 및 NMOS 트랜지스터들 간의 레이아웃 및 연결을 나타내는 스틱 선도이다.
도 3c는 3개의 파운드리에 대한 면적 크기 대 상이한 공정 기술 노드에 관한 스케일링 추세를 나타내는 그래프이다.
도 4a 및 도 4b는 리소그래피 스테퍼의 최대 레티클 크기에 의해 제한되는 스캐너 최대 필드 면적(Scanner Maximum Field Area, SMFA)을 갖는 모놀리식 SOC 다이를 나타내는 도면이다.
도 5는 본 발명에 따른 소형 금속 산화물 반도체 전계 효과 트랜지스터(miniaturized metal-oxide-semiconductor field-effect transistor, mMOSFET)를 나타내는 평면도이다.
도 6은 기판 상의 패드-산화물층, 패드-질화물층, 및 기판에 형성된 STI-산화물1을 나타내는 단면도이다.
도 7은 활성 영역 위에 형성된 트루 게이트(true gate, TG) 및 더미 쉴드 게이트(dummy shield gate, DSG)를 나타내는 도면이다.
도 8은 증착 중인 스핀온 유전체(spin-on dielectric, SOD)와, 증착 및 에칭 중인 잘 설계된 게이트 마스크층을 나타내는 도면이다.
도 9는 더미 실드 게이트(DSG) 상의 질화물층, DSG, DSG에 대응하는 유전 절연체의 일부 및 DSG에 대응하는 p형 기판(102)이 제거된 것을 나타내는 도면이다.
도 10은 제거 중인 게이트 마스크층, 에칭 중인 SOD, STI-산화물2를 형성하기 위해 증착 중인 산화물-2층을 나타내는 도면이다.
도 11은 산화물-3 스페이서를 형성하기 위해 증착 및 에칭 중인 산화물-3 층, p-형 기판에 형성 중인 저농도 도핑 드레인(lightly Doped drain, LDD), 질화물 스페이서를 형성하기 위해 증착 및 에치 백 중인 질화물층, 및 제거 중인 유전 절연체를 나타내는 도면이다.
도 12는 선택적 에피택시 성장(selective epitaxy growth, SEG) 기술에 의해 성장 중인 고유 실리콘 전극을 나타내는 도면이다.
도 13은 증착 및 에치 백 중인 CVD-STI-산화물3층, 제거 중인 고유 실리콘 전극, 및 형성 중인 mMOSFET의 소스(n+ 소스) 및 드레인(n+ 드레인)을 나타내는 도면이다.
도 14는 콘택 홀 개구를 형성하기 위해 증착 및 에칭 중인 산화물 스페이서를 나타내는 도면이다.
도 15a는 SOD 층을 증착하여 기판의 빈 홀을 채우고, 표면 평탄화를 위해 CMP를 사용하는 것을 나타내는 도면이다.
도 15b는 도 15a의 평면도이다.
도 16은 도 15b의 구조물 상에 형성된 포토레지스트층(photo resistance layer)을 나타내는 도면이다.
도 17은 노출된 게이트 확장 영역 내의 질화물 캡 층을 제거하여 전도성 금속 게이트 층을 노출시키는 이방성 에칭 기술을 나타내는 도면이다.
도 18a는 소스 영역 및 드레인 영역 모두의 상부에 개구 영역을 형성하기 위해 제거 중인 포토레지스트층과 SOD, 및 형성 중인 스페이서를 나타내는 도면이다.
도 18b는 도 18a의 평면도이다.
도 19a는 형성 중인 금속-1 배선 네트워크 층을 나타내는 도면이다.
도 19b는 도 19a의 평면도로서, 게이트는 금속-1층을 통해 소스 영역에 연결된다.
도 20a~20c, 21a~21c, 22a~22c, 23a~23c는 본 발명의 일 실시예에 따른 트랜지스터 구조를 갖는 소자의 제조 방법을 나타내는 연속적인 평면도 및 단면도이다.
도 24a~24c는 본 발명의 또 다른 실시예에 따른 트랜지스터 구조를 갖는 또 다른 소자를 나타내는 평면도 및 단면도이다.
도 24d~24f는 본 발명의 또 다른 실시예에 따른 트랜지스터 구조를 갖는 또 다른 소자를 나타내는 평면도 및 단면도이다.
도 25a 및 25b는 각각, SRAM 셀에 사용되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 나타내는 단면도이다.
도 26a는 도 25a 및 25b에 도시된 신규 PMOS(52) 및 신규 NMOS(51)의 결합 구조를 나타내는 평면도이다.
도 26b는 도 26a의 절단선(Y축)을 따라 신규 PMOS(52) 및 신규 NMOS(51)의 결합을 나타내는 단면도이다.
도 27은 종래의 PMOS 트랜지스터와 NMOS 트랜지스터의 결합을 나타내는 단면도이다.
도 28a는 도 25a 및 25b에 도시된 신규 PMOS(52) 및 신규 NMOS(51)의 또 다른 결합 구조를 나타내는 평면도이다.
도 28b는 도 28a의 절단선(X축)을 따라 신규 PMOS(52) 및 신규 NMOS(51)의 결합을 나타내는 단면도이다.
도 29는 종래의 PMOS 및 NMOS 트랜지스터의 또 다른 결합을 나타내는 단면도이다.
도 30은 신규 SRAM 셀에 사용되는 PMOS 및 NMOS 트랜지스터의 또 다른 결합 구조를 나타내는 평면도이다.
도 31a는 도 1b에 도시된 “스틱 선도”을 나타내는 도면이고, 도 31b는 치수를 갖는 신규 6T SRAM의 스틱 선도이고, 도 31c는 본 발명에 따른 콘택을 갖는 신규 6T SRAM의 스틱 선도이다.
도 32는 3개의 상이한 파운드리 A, B, C 및 본 발명과 상이한 기술 노드에 걸친 SRAM 셀 면적(λ2단위)을 나타낸다.
도 33a는 치수를 갖는 신규 6T SRAM의 스틱 선도이고, 도 33b는 본 발명에 따른 콘택을 갖는 신규 6T SRAM의 스틱 선도이다.
도 34a는 3개의 상이한 파운드리 A, B, C 및 본 발명과 상이한 기술 노드에 걸친 표준 셀 면적(λ2 단위)을 나타낸다.
도 34b는 3개의 상이한 파운드리 및 본 발명과 상이한 기술 노드에 걸친 Cpp, 핀 피치, 및 셀_높이를 나타낸다.
도 35는 본 발명에 따라 제안한 집적 스케일링 및 스트레칭 플랫폼을 나타내는 도면이다.
도 36a~36e는 본 발명에 따라 제안한 집적 스케일링 및 스트레칭 플랫폼에 기반한 모놀리식 다이의 여러 상이한 실시예를 나타낸다.
전술한 바와 같이, 현재는 종래의 SRAM 셀이나 논리 셀에서, 최소 피처 크기나 기술 노드를 28nm 이하까지 소형화하더라도, 트랜지스터의 크기를 비례적으로 줄일 수는 없었다. 이하, “기술 노드”는 (대만 반도체 제조회사(Taiwan Semiconductor Manufacturing Company Limited)에서 발표한 N5, N7 등의) 파운드리에서 발표한 특정 반도체 제조 공정, 또는 (wikichip, https://en.wikichip.org/ 등의) 제 3자가 공개한 관련 데이터를 의미한다. 상이한 노드는 종종 상이한 회로 생성 및 아키텍처를 뜻한다. 일반적으로, 기술 노드가 작을수록 피처 크기가 작아져, 더 빠르고 더 전력 효율이 좋은 보다 작은 트랜지스터를 제조한다. “최소 피처 크기”라는 용어는 “기술 노드”라는 용어와 동의어이다. “접촉 폴리 피치” (또는 Cpp) 및 “핀 피치”라는 용어는 반도체 산업에서 잘 정의되어 있다. “핀 폭”은 FinFet 또는 삼중-게이트 트랜지스터(Tri-gate transistor)의 핀 구조의 하부 폭을 의미한다.
먼저, 본 발명은 소형 트랜지스터의 소스, 드레인 및 게이트의 선형 치수가 정밀하게 제어되고, 선형 치수는 최소 피처 크기(λ)만큼 작을 수 있는 소형 트랜지스터 구조를 개시한다. 그러므로, 2개의 인접한 트랜지스터가 드레인/소스를 통해 함께 연결될 경우, 인접한 2개의 트랜지스터내 게이트 에지들 간의 거리는 2λ만큼 작을 수 있다. 또한, 소스, 드레인 및 게이트에 대한 콘택 홀의 선형 치수는 0.6λ~0.8λ 같이, λ보다 작을 수 있다.
도 5는 본 발명에 따른 소형 금속 산화물 반도체 전계 효과 트랜지스터(mMOSFET)(100)의 예이다. 도 5에 도시된 바와 같이, mMOSFET(100)는: (1) 길이 G(L) 및 폭 G(W)를 갖는 게이트 구조(101), (2) 게이트 구조(101)의 좌측에서, 게이트 구조(101)의 에지로부터 분리 영역(105)의 에지까지의 선형 치수인 길이 S(L) 및 폭 S(W)를 갖는 소스(103), (3) 게이트 구조(101)의 우측에서, 게이트 구조(101)의 에지로부터 분리 영역(105)의 에지까지의 선형 치수인 길이 D(L) 및 폭 S(W)를 갖는 드레인(107), (4) 소스의 중앙에서, 각각 C-S(L) 및 C-S(W)로 표시된 개구의 길이 및 폭을 갖고, 자기 정렬 기술에 의해 형성된 콘택 홀(109), (5) 마찬가지로 드레인(107)의 중앙에서, 각각 C-D(L) 및 C-D(W)로 표시된 개구의 길이 및 폭을 갖고, 자기 정렬 기술에 의해 형성된 콘택 홀(111)을 포함한다. 길이 G(L), 길이 D(L), 길이 S(L)는 최소 피처 크기 λ만큼 작고 정밀하게 제어할 수 있다. 또한, C-S(L) 및 C-S(W)로 표시된 개구의 길이 및 폭과, D-S(L) 및 D-S(W)로 표시된 개구의 길이 및 폭은 0.6λ~0.8λ 같이 λ미만일 수 있다.
다음에는 본 발명의 SRAM에 사용되는 전술한 mMOSFET(100)의 제조 공정을 간략하게 설명한다. mMOSFET(100)의 구조 및 그의 제조 공정에 관한 상세한 설명은 2020년 12월 31일에, “제어된 소스/드레인 치수 및 콘택 개구를 갖는 소형 트랜지스터 구조 및 관련 제조 방법 (MINIATURIZED TRANSISTOR STRUCTURE WITH CONTROLLED DIMENSIONS OF SOURCE/DRAIN AND CONTACT-OPENING AND RELATED MANUFACTURE METHOD)”이란 명칭으로 출원한 미국 특허 출원 제 17/138,918호에 제시되어 있으며, 미국 특허 출원 제 17/138,918호의 전체 내용은 참조로서 본원에 통합된다.
도 6에 도시된 바와 같이, 기판(102) 상에 패드-산화물층(302)이 형성되고, 패드-질화물층(304)이 증착된다. mMOSFET의 활성 영역도 정의되고, 활성 영역 외부에 있는 실리콘 재료의 일부를 제거하여 트렌치 구조를 생성한다. 트렌치 구조에 산화물-1층이 증착되고 에치 백되어 원래 실리콘 기판의 수평면(“horizontal surface of the silicon substrate, HSS”) 아래에 얕은 트렌치 분리막(STI-산화물1)(306)을 형성한다.
패드-산화물층(302) 및 패드-질화물층(304)이 제거되고, HSS 상에 유전 절연체(402)가 형성된다. 다음에, HSS 상에 게이트 층(602) 및 질화물층(604)이 증착되고, 게이트 층(602) 및 질화물층(604)이 에칭되어, 도 7에 도시된 바와 같이, mMOSFET의 트루 게이트(TG) 및 트루 게이트에 대해 원하는 선형 거리를 갖는 더미 실드 게이트(DSG)를 형성한다. 도 7에 도시된 바와 같이, 트루 게이트의 길이는 λ이고, 더미 실드 게이트의 길이도 λ이며, 트루 게이트와 더미 쉴드 게이트의 에지들 간의 거리 역시 λ이다. 물론, 완화 목적으로, 이들 길이 및 거리는 요구조건에 따라 λ보다 클 수 있다.
다음에, 스핀온 유전체(SOD)(702)를 증착한 후, SOD(702)를 에치 백한다. 도 8에 도시된 바와 같이, 포토리소그래피 마스킹 기술에 의해 잘 설계된 게이트 마스크층(802)을 형성한다. 그 후, 도 9에 도시된 바와 같이, 이방성 에칭 기술을 이용하여 더미 실드 게이트(DSG) 상의 질화물층(604)을 제거하고, DSG, 이 DSG에 대응하는 유전 절연체(402)의 일부, 및 DSG에 대응하는 p형 기판(102)을 제거한다.
또한, 도 10에 도시된 바와 같이, 게이트 마스크층(802)을 제거하고, SOD(702)를 에칭하고, STI-산화물-2(1002)를 증착한 다음, 에치 백한다. 다음에, 도 11에 도시된 바와 같이, 산화물-3 층을 증착 및 에치 백하여 산화물-3 스페이서(1502)를 형성하고, p형 기판(102)에 저농도 도핑 드레인(LDD)(1504)을 형성하고, 질화물층을 증착 및 에치 백하여 질화물 스페이서(1506)를 형성한 후, 유전 절연체(402)를 제거한다.
게다가, 도 13에 도시된 바와 같이, 선택적 에피택시 성장(SEG) 기술을 이용하여 고유 실리콘 전극(1602)을 성장시킨다. 다음에, 도 13에 도시된 바와 같이, CVD-STI-산화물3 층(1702)을 증착 및 에치 백하고, 고유 실리콘(1602)을 제거하여, mMOSFET의 소스 영역(n+ 소스)(1704) 및 드레인 영역(n+ 드레인)(1706)을 형성한다. 트루 게이트(TG)와 그 위치가 원래 더미 실드 게이트(DSG)에 의해 점유되는 CVD-STI-산화물3 층(1702) 사이에 소스 영역(n+ 소스)(1704) 및 드레인 영역(n+ 드레인)(1706)이 형성되며, 따라서, 소스 영역(n+ 소스)(1704) (또는 드레인 영역(n+ 드레인)(1706))의 길이와 폭은 λ만큼 작다. 소스 영역(n+ 소스)(1704) (또는 드레인 영역(n+ 드레인)(1706))의 개구는 0.8λ같이 λ미만일 수 있다. 도 14에 도시된 바와 같이, 추가 산화물 스페이서(1802)가 형성되면, 이러한 개구는 축소될 수 있다.
또한, 신규 소형 트랜지스터는 종래의 콘택 홀-개구 마스크 및/또는 M1 연결용 금속-0 변환층을 사용하지 않고, 자기 정렬된 소형 콘택을 통해 제 1금속 배선(M1 층)이 게이트, 소스 및/또는 드레인 영역을 직접 연결하도록 한다. 도 13에 이어서, SOD(1901) 층이 증착되어, 소스 영역(n+ 소스)(1704) (또는 드레인 영역(n+ 드레인)(1706))의 개구를 포함한 기판 상의 빈 홀을 채운다. 다음에, 도 15a에 도시된 바와 같이, CMP를 사용하여 표면을 평탄하게 만든다. 도 15b는 도 15a의 평면도이며, 수평 방향으로 다수의 핑거를 나타낸다.
또한, 잘 설계된 마스크를 사용하고 길이 GROC(L)의 별도 공간으로 도 15b의 X축을 따라 일부 스트라이프 패턴을 가져오는 포토레지스트층(1902)을 수행하여 도 15b의 Y축을 따라 게이트 확장 영역을 노출시키면, 도 16의 평면도와 같은 결과가 나타난다. 도 16에 도시된 바와 같이, 가장 공격적인 설계는 GROC(L) = λ로 결정된다. 다음에, 이방성 에칭 기술을 이용하여 노출된 게이트 확장 영역 내의 질화물 캡 층을 제거함으로써, 전도성 금속 게이트 층을 노출시킨다 (도 17).
그 후, 포토레지스트층(1902)을 제거한 다음, SOD 층(1901)을 제거하여 소스 영역(1704) 및 드레인 영역(1706) 모두의 상부에서 이들 개구 영역이 다시 노출되도록 한다. 다음에, 잘 설계된 두께로 산화물층(1904)을 증착한 후에, 이방성 에칭 기술을 이용하여 소스 영역(1704), 드레인 영역(1706) 및 노출된 게이트 확장 영역(1903)의 개구 영역에서 4개의 측벽에 스페이서를 형성한다. 그러므로, 노출된 게이트 확장 영역, 소스 영역(1704) 및 드레인 영역(1706)에는 각각, 자연 빌트업 콘택 홀 개구가 형성된다. 도 18a는 이러한 트랜지스터 구조를 나타내는 단면도이다. 도 18b는 도 18a에 있는 이러한 트랜지스터 구조를 나타내는 평면도이다. 노출된 게이트 확장 영역(1903)에서 개구의 수직 길이 CRMG(L)는 λ일 수 있는 길이 GROC(L)보다 작다.
마지막으로, 잘 설계된 두께를 갖는 금속-1층(1905)을 형성하여, 전술한 모든 콘택 홀 개구를 채우고 웨이퍼 표면의 토포그래피를 따라 매끄러운 평탄면을 생성한다. 다음에, 도 19a에 도시된 바와 같이, 포토리소그래피 마스킹 기술을 이용하여 이들 콘택 홀 개구들 간의 모든 연결을 각각 생성함으로써 필요한 금속-1 배선 네트워크를 달성한다. 도 19(b)는 도 19a에 도시된 mMOSFET의 평면도이다. 따라서, 이 금속-1층은 모든 트랜지스터를 연결하는 직접 배선 기능뿐만 아니라, 게이트 및 소스/드레인 기능 모두에 대한 콘택-충진 및 플러그 연결 모두를 달성하는 작업을 완성한다. 고가이며 매우 엄격하게 제어되는 종래의 콘택 홀 마스크를 사용할 필요가 없고, 특히 수십억개 트랜지스터의 수평 기하학적 크기를 추가로 감소시키는데 가장 어려운 도전과제가 되는 콘택 홀 개구를 천공하는 매우 힘든 후속 공정을 수행할 필요도 없다. 또한, 콘택 홀 개구 내에 금속 플러그를 만들고 (예를 들어, 금속-0(제로) 구조를 생성하는 일부 첨단 기술에서 확실히 요구되는 바와 같은) 복잡한 집적 처리 단계로 금속 스터드를 달성하기 위한 CMP 공정 모두를 없앤다.
게다가, 종래의 SRAM 셀 또는 표준 셀은 M1 구조를 우회하지 않고 게이트 또는 확산을 M2에 직접 연결하는 것이 가능하지 않을 수 있다 (또는 M2 구조를 우회하지 않고 M1을 M3에 연결하거나, M2~Mx-1 구조를 우회하지 않고 M1을 Mx에 연결하는 것 등이 가능하지 않다). 본 발명은 동일한 다이에서 다른 여러 위치에 콘택 및 비아1을 만드는 구성 단계 동안 각각 형성되는 콘택-A 및 비아1-A로 구성되는 하나의 수직 전도성 플러그를 통해 자기 정렬 방식으로 천이층(M1) 없이, 게이트 또는 확산(소스/드레인) 영역이 M2 배선층에 직접 연결되는 신규 배선 구조를 개시한다. 결과적으로, 하나의 M1 배선과 다른 M1 배선 사이에 필요한 공간 및 일부 배선 연결에서의 차단 문제가 감소하게 된다. 다음에는 전이층(M1) 없이 게이트 및 확산(소스/드레인) 영역이 자기 정렬 방식으로 M2 배선층에 직접 연결되는 신규 배선 구조에 대해 간략하게 설명한다.
도 20a~20c는 게이트 확장 영역과 확산 영역 모두의 상부에 다수의 개구 홀을 만드는 구성 단계까지, 트랜지스터를 나타내는 단면도 및 평면도이다. 여기서, 도 20a는 트랜지스터의 구성 단계를 보인 평면도이고, 도 20b 및 20c는 각각, 도 20a에 도시된 절단선 C1B1 및 C1B2를 따라 트랜지스터의 구성 단계를 나타내는 2개의 단면도이다. 도 20b 및 20c에 도시된 바와 같이, 트랜지스터 구조(100)는 얕은 트렌치 절연체(shallow trench isolator, STI)(105)에 의해 형성되고 제한된다. 트랜지스터 구조(100)는 게이트 단자(102), 게이트 단자(102) 아래의 트랜지스터 채널 영역(103) 및 소스/드레인 영역(104)을 갖는다. 게이트 단자(102)는 게이트 유전층(102a), 게이트 유전층(102a) 상에 형성된 게이트 전도층(102b) 및 게이트 전도층(102b) 상에 형성된 실리콘 영역 (또는 시드 영역)(102c)을 포함한다. 실리콘 영역(102c)은 폴리실리콘 또는 비정질 실리콘으로 만들어질 수 있다. 게이트 단자(102)는 실리콘 영역(102c)의 상부에 캡핑 층 (예를 들어, 질화물층)을 더 포함하고, 게이트 유전층(102a), 게이트 전도층(102b) 및 실리콘 영역(102c)의 측벽 상에 (예를 들어, 질화물 스페이서(102s1) 및 열 산화물 스페이서(102s2)를 포함한) 적어도 하나의 스페이서를 더 포함한다. 제 1유전층(120)은 반도체 기판(101) 상에 형성되어, STI(105)뿐만 아니라, 게이트 단자(102) 및 소스/드레인 영역(104)을 포함한 트랜지스터 구조(100)의 활성 영역을 적어도 덮는다.
제 1유전층(120)에는 (개구 홀(107a, 107b) 같은) 복수의 개구 홀이 형성되어, 실리콘 영역(102c)의 상단부(11) 및 소스/드레인 영역(104)의 상단부(12)를 노출시킨다. 일부 실시예에서, 개구 홀(107a, 107b)은 포토리소그래피 공정에 의해 형성되어 제 1유전층(120)의 일부를 제거함으로써, 실리콘 영역(102c)의 일부 및 소스/드레인 영역(104)내 드레인 단자의 실리콘 영역을 노출시킨다. 일 예에서, 각각의 개구 홀(107a, 107b)은 최소 피처 크기 (예를 들어, 소자(10)의 트랜지스터 구조(100)의 임계 크기)와 동일한 크기일 수 있다. 물론, 개구 홀(107a 및 107b)의 크기는 최소 피처 크기보다 클 수 있다. 개구 홀(107a, 107b)의 바닥 (즉, 노출된 상단부(11) 및 노출된 상단부(12))은, 높은 전도성을 가지며 높은 도핑 농도를 갖는 다결정/비정질 실리콘 또는 결정질 실리콘 재료로 만들어진다. 게이트 단자의 노출된 실리콘 영역(102c)과 소스/드레인 단자의 노출된 실리콘 영역은 시드 영역에 기반하여 필라를 성장시키는 선택적 에피택시 성장(SEG) 기술을 위한 시드 영역이다.
다음에, 도 21a~21c에 도시된 바와 같이, 노출된 상단부(11) 및 노출된 상단부(12)에 기반하여 SEG에 의해 고농도 도핑 전도성 실리콘 플러그 (또는 전도체 필라)가 성장되어, 제 1전도체 필라부(131a) 및 제 3전도체 필라부(131b)를 형성한다. 다음에, 제 1유전층(120) 상에 제 1유전 서브층(140)이 형성되어, 제 1유전 서브층(140)의 상부면(140s)이 제 1전도체 필라부(131a) 및 제 3전도체 필라부(131b)의 상부면과 실질적으로 동일 평면에 있게 한다. 제 1전도체 필라부(131a) 및 제 3전도체 필라부(131b)의 이들 “노출된 헤드” (또는 노출된 상부면)는 후속 SEG 공정을 위한 시드 부분으로 사용할 수 있다. 또한, 각각의 제 1전도체 필라부(131a) 및 제 3전도체 필라부(131b)는 그 상부에 시드 영역 또는 시드 필라를 가지며, 이러한 시드 영역 또는 시드 필라는 후속의 선택적 에피택시 성장에서 사용할 수 있다. 이어서, 제 2선택적 에피택시 성장에 의해 제 1전도체 필라(131a) 상에는 제 2전도체 필라부(132a)가 형성되고; 제 3전도체 필라부(131b) 상에는 제 4전도체 필라부(132b)가 형성된다. 도 21a는 본 발명의 일 실시예에 따라, 제 1전도체 필라부(131a) 및 제 3전도체 필라부(131b) 상에 제 2전도체 필라부(132a) 및 제 4전도체 필라부(132b)가 형성된 후의 구조를 나타내는 평면도이다. 도 21b는 도 21a에 도시된 바와 같이, 절단선 C1E1을 따라 취한 단면도이다. 도 21b는 도 21a에 도시된 바와 같이, 절단선 C1E2를 따라 취한 단면도이다.
또한, 도 22a~22c에 도시된 바와 같이, 제 1유전 서브층(140)의 상부면(140s) 상에는 구리(Cu), 알루미늄(Al), 텅스텐(W) 또는 다른 적절한 전도성 재료 등의 제 1전도층(150)이 증착될 수 있다. 다음에, 제 1전도층(150) 상에는 제 2유전 서브층(160)이 증착된다. 제1 전도층(150) 및 제2 유전 서브층(160)이 패터닝되어 개구 중공(109)을 정의하며, 제1 전도체 필라(130A)는 제1 전도층(150) 및 제2 유전 서브층(160)과 접촉하지 않고 개구 중공(109)을 관통한다. 도 22a는 본 발명의 일 실시예에 따른 제 1유전층(120) 상에 제 1전도층(150) 및 제 2유전 서브층(160)이 형성된 후의 구조를 나타내는 평면도이다. 도 22b는 도 22a에 도시된 바와 같이, 절단선 C1F1을 따라 취한 단면도이다. 도 22c는 도 22a에 도시된 바와 같이, 절단선 C1F2를 따라 취한 단면도이다.
게다가, 도 23a~23c에 도시된 바와 같이, 상부 유전층(170)이 증착되어 제 2유전 서브층(160) 및 제 1유전 서브층(140)을 덮으면서 개구 중공(109)을 채운다. 상부 유전층(170)의 상부면(170s)은 (제 1전도체 필라부 또는 서브 필라(131a) 및 제 2전도체 필라부 또는 서브 필라(132a) 포함한) 제 1전도체 필라(130A) 및 (제 3전도체 필라부 또는 서브 필라(131b) 및 제 4전도체 필라부 또는 서브 필라(132b)를 포함한) 제 2전도체 필라(130B)의 상부면(130t)보다 낮다. 다음에, 상부 유전층(170) 상에 상부 전도층(180)이 형성되며; 제 1전도체 필라(130A)는 상부 전도층(180)에 연결되지만, 제 1전도층(150)과는 분리된다. 이 예에서, 도 23a는 본 발명의 일 실시예에 따른 상부 유전층(170) 상에 전도층(180)이 형성된 후의 구조를 나타내는 평면도이다. 도 23a는 평면도이고, 도 23b는 도 23a에 도시된 바와 같이, 절단선 C1H1을 따라 취한 단면도이다. 도 23c는 도 23a에 도시된 바와 같이, 절단선 C1H2를 따라 취한 단면도이다.
언급한 바와 같이, 각각의 게이트 단자의 노출된 실리콘 영역(102c) 및 소스/드레인 단자의 노출된 실리콘 영역은 시드 영역을 기반으로 필라를 성장시키는 선택적 에피택시 성장 기술(SEG)을 위한 시드 영역을 갖는다. 또한, 제 1전도체 필라부(131a) 및 제 3전도체 필라부(131b)도 그 상부에 시드 영역 또는 시드 필라를 가지며, 이러한 시드 영역 또는 시드 필라는 후속의 선택적 에피택시 성장에서 사용할 수 있다. 이 실시예는 전도성 단자의 상부에 시드 부분 또는 시드 필라가 있고 후속의 선택적 에피택시 성장 기술을 위해 구성된 전도체 필라부가 있는 한, M1 배선 (전도성 단자의 일종) 또는 전도층이 하나의 수직 전도성 또는 전도체 플러그를 통해 자기 정렬 방식으로 (전도층(M2, M3,..MX-1)에는 연결되지 않고) MX 배선층에 직접 연결될 수 있게 적용할 수도 있다. 시드 부분 또는 시드 필라는 실리콘으로 제한되지 않으며, 후속의 선택적 에피택시 성장을 위해 구성된 시드로 사용할 수 있는 모든 재료가 이용 가능하다.
전도체 필라는 금속 전도체 필라일 수 있거나, 그 상부에 금속 전도체 필라 및 시드 부분 또는 시드 필라를 지닌 복합 전도체 필라일 수 있다. 도 24a~24c에 도시된 바와 같이, 도 23a~23c에서 고농도 도핑 N+ 폴리실리콘 필라(131a, 132a, 131b, 132b)을 제거하고 텅스텐 필라(330w), TiN 층(330n), 및 고농도 도핑 실리콘 필라로 대체할 수 있다. 도 24b~24c에 도시된 바와 같이, 제 1전도체 필라는 (텅스텐 필라(330w) 및 TiN 층(330n)을 포함한) 금속 필라부(330A) 및 고농도 도핑 실리콘 필라(410a)를 포함하고, 제 2전도체 필라는 (텅스텐 필라(330w) 및 TiN 층(330n)을 포함한) 금속 필라부(330B) 및 고농도 도핑 실리콘 필라(410b)를 포함한다. 고농도 도핑 실리콘 필라(410a, 410b)는 후속의 금속 연결을 위해 구성된 전도체 필라의 시드 영역 또는 시드 필라이며, 도 24b 및 24c에 도시된 바와 같이, 제 1유전 서브층(240) 상에는 제 1전도층(450)이 형성되어 고농도 도핑 실리콘 필라(410a, 410b)에 전기적으로 연결된다. 게다가, 고농도 도핑 실리콘 필라(410a, 410b)는 그 위에 또 다른 실리콘 필라를 성장시키는 후속의 SEG 공정을 위해 구성된 전도체 필라의 시드 영역 또는 시드 필라이다. 이 예에서, 도 24a는 평면도이고, 도 24b는 도 24a에 도시된 바와 같이, 절단선 C4B1을 따라 취한 단면도이다. 도 24c는 도 24a에 도시된 절단선 C4B2를 따라 취한 단면도이다. 이러한 방식으로, 전도체 필라는 텅스텐 필라 및 제 1고농도 도핑 실리콘 필라를 포함할 수 있으며, 즉 전도체 필라는 그 상부에 시드 영역 또는 시드 필라를 갖는다.
전도체 필라는 그 상부에 시드 영역 또는 시드 필라를 가질 수 있으며, 고농도 도핑 실리콘 필라(410a, 410b)는 그 위에 또 다른 실리콘 필라를 성장시키는 후속의 SEG 공정을 위해 구성된 전도체 필라의 시드 영역 또는 시드 필라이기 때문에, 경계 없는 접촉이 충족된다. 도 24d~24f에 도시된 바와 같이, (제 1금속 서브층(550a) 또는 제 2금속 서브층(550b) 같은) 금속 전도층의 폭이 하부 콘택 플러그의 폭과 동일하다 해도 (최소 피처 크기만큼 작을 수 있다), 포토리소그래피 마스킹 오정렬 허용오차로 인해 금속 전도층(550a, 550b)이 (도 24e 및 24f에 도시된 바와 같이) 콘택을 완전히 덮을 수 없게 되지만, 접촉 면적의 부족으로 인해 금속 전도층과 콘택 간의 저항이 너무 높아질 수 있는 것에 대한 걱정은 없다. 여기에서, 본 발명은 추가의 고농도 도핑 실리콘 재료 (측면 필라(520))를 성장시켜 금속 전도층(550a, 550b)의 수직 벽들을 부착시키기 위해 SEG를 추가로 사용한다. 이 예에서, 도 24d는 평면도이고, 도 24e는 도 24d에 도시된 바와 같이, 절단선 C51을 따라 취한 단면도이다. 도 24f는 도 24d에 도시된 바와 같이, 절단선 C52를 따라 취한 단면도이다.
또한, 본 발명은 NMOS 및 PMOS 트랜지스터에서 소스 및 드레인 영역의 n+ 및 p+ 영역이 각각 절연체에 의해 완전히 절연되는 신규 CMOS 구조를 개시한다. 이러한 절연체는 래치업 문제에 대한 내성을 증가시킬 뿐만 아니라, 실리콘 기판 내로의 분리 거리를 증가시켜 NMOS 및 PMOS 트랜지스터에서 접합을 분리시킴으로써, 접합들 간의 표면 거리를 (예컨대, 3λ로) 감소시킬 수 있고, 따라서 SRAM 셀과 표준 셀의 크기도 감소되도록 한다. 다음에는 NMOS 및 PMOS 트랜지스터에서 소스 및 드레인 영역의 n+ 및 p+ 영역이 각각 절연체에 의해 완전히 절연되는 신규 CMOS 구조에 대해 간략하게 설명한다. PMOS와 MNOS의 신규 결합 구조에 대한 상세한 설명은 2021년 5월 12일에, “누출을 감소시키고 래치업을 방지하기 위한 국부적 분리막을 실리콘 기판에 갖는 상보적 MOSFET 구조 (COMPLEMENTARY MOSFET STRUCTURE WITH LOCALIZED ISOLATIONS IN SILICON SUBSTRATE TO REDUCE LEAKAGES AND PREVENT LATCH-UP”이란 명칭으로 출원한 미국 특허 출원 제 17/318,097호에 제시되어 있으며, 미국 특허 출원 제 17/318,097호의 전체 내용은 참조로서 본원에 통합된다.
다음에 도 25a 및 25b를 참조한다. 도 25a는 PMOS 트랜지스터(52)를 나타내는 단면도이고, 도 25b는 NMOS 트랜지스터(51)를 나타내는 단면도이다. 게이트 유전층(331) 및 (게이트 금속 같은) 게이트 전도층(332)을 포함하는 게이트 구조가 (실리콘 기판 같은) 반도체 기판의 수평면 또는 원래의 표면 상에 형성된다. 게이트 전도층(332) 상에는 (산화물층과 질화물층의 복합체 같은) 유전체 캡(333)이 있다. 또한, 산화물층(341) 및 질화물층(342)의 복합체를 포함할 수 있는 스페이서(34)를 사용하여 게이트 전도층(332)의 측벽을 덮는다. 실리콘 기판에는 트렌치가 형성되고, 소스 영역(35) 및 드레인 영역(36)의 전부 또는 적어도 일부는 각각, 대응하는 트렌치에 위치된다. PMOS 트랜지스터(32)에서 소스 (또는 드레인) 영역은 P+ 영역 또는 (P- 영역 및 P+ 영역으로부터 점진적 또는 단계적 변화 같은) 다른 적절한 도핑 프로파일 영역을 포함할 수 있다. 또한, (질화물 또는 다른 고유전율 유전성 재료 등의) 국부적 분리막(48)이 하나의 트렌치에 배치되어 소스 영역 아래에 위치되며, 또 다른 국부적 분리막(48)이 또 다른 트렌치에 배치되어 드레인 영역 아래에 위치된다. 이러한 국부적 분리막(48)은 실리콘 기판의 수평 실리콘 표면(horizontal silicon surface, HSS) 아래에 있으며, 실리콘 기판 내로의 국부적 분리막(localized isolation into silicon substrate, LISS)(48)이라 부를 수 있다. LISS(48)는 두꺼운 질화물층 또는 유전층의 복합체일 수 있다. 예를 들어, 국부적 분리막 또는 LISS(48)는 트렌치 측벽의 적어도 일부를 덮는 산화물층 (산화물-3V층(481)이라고 부름)과 트렌치 하부벽의 적어도 일부를 덮는 또 다른 산화물층 (산화물-3B층(482) 이라고 부름)을 포함하는 복합 국부적 분리막을 포함할 수 있다. 산화물-3V층(481) 및 산화물-3B층(482)은 열 산화 공정에 의해 형성될 수 있다. 복합 국부적 분리막(48)은 산화물-3B층(482) 상에 있으면서 산화물-3V층(481)과 접촉하는 질화물층(483)(질화물-3이라고 부름)을 더 포함한다. 질화물층(483) 또는 질화물-3은 산화물-3V층이 설계된 대로 가장 잘 유지되는 한, 적절한 임의의 절연 재료로 대체할 수 있다. 또한, 도 25a 및 25b에서 얕은 트렌치 분리막(Shallow Trench Isolation, STI) 영역은 STI-1층(491) 및 STI-2층(492)을 포함하는 복합 STI(49)를 포함할 수 있으며, STI-1층(491) 및 STI-2층(492)은 각각, 상이한 공정을 통해 두꺼운 산화물 재료로 제조될 수 있다.
게다가, 도 25a 및 25b에서 소스 (또는 드레인) 영역은 복합 소스 영역(55) 및/또는 드레인 영역(56)을 포함할 수 있다. 예를 들어, 도 25a에 도시된 바와 같이, PMOS 트랜지스터에서, 복합 소스 영역(55) (또는 드레인 영역(56))은 트렌치 내에 저농도 도핑 드레인(LDD)(551) 및 고농도 P+ 도핑 영역(552)을 적어도 포함한다. 특히, 저농도 도핑 드레인(LDD)(551)은 균일한(110) 결정 배향을 갖는 노출된 실리콘 표면에 접하는 점을 주목한다. 노출된 실리콘 표면은 도 25a에서 TEC (잘 정의된 트랜지스터 본체로부터 에칭되어 유효 채널 길이의 날카로운 모서리가 되는 두께, Thickness of Etched-away Transistor-body Well-Defined to be the Sharp Edge of Effective Channel Length)로 표시된 게이트 구조의 에지에 비해 적절히 감소된 두께를 갖는 그의 수직 경계면을 갖는다. 노출된 실리콘 표면은 게이트 구조와 실질적으로 정렬된다. 노출된 실리콘 표면은 트랜지스터 채널의 단자면일 수 있다.
저농도 도핑 드레인(LDD)(551) 및 고농도 P+ 도핑 영역(552)은 선택적 에피택시얼 성장(SEG) 기술 (또는 원자층 증착(ALD) 또는 선택적 성장 ALD-SALD일 수 있는 다른 적절한 기술)에 기반하여 형성되어 노출된 TEC 영역으로부터 실리콘을 성장시킬 수 있으며, 이 TEC 영역은 결정화 시드로서 사용하여 복합 소스 영역(55) 또는 드레인 영역(56)의 새로 형성된 결정의 결정 구조를 변경(110)하는데 있어서 아무런 시딩 효과(seeding effect)가 없는 LISS 영역에 걸쳐 신규의 잘 조직된 (110) 격자를 형성한다. 이러한 새로 형성된 (저농도 도핑 드레인(LDD)(551) 및 고농도 P+ 도핑 영역(552)을 포함한) 결정은 도 25a에 표시된 바와 같이, TEC-Si라 명명할 수 있다. 일 실시예에서, TEC는 게이트 구조(33)의 에지와 정렬되거나 실질적으로 정렬되고, LDD(551)의 길이는 조절 가능하며, TEC와 대향하는 LDD(551)의 측벽은 스페이서의 측벽과 정렬될 수 있다. 마찬가지로, NMOS 트랜지스터(51)에 대한 복합 소스/드레인 영역의 (LDD 영역 및 고농도 N+ 도핑 영역을 포함한) TEC-Si가 도 25b에 도시되어 있다. 복합 소스 (또는 드레인) 영역은 도 25a 및 25b에 도시된 바와 같이, 전체 소스/드레인 영역의 완성을 위해 TEC-Si 부분에 수평으로 연결되며 일부 텅스텐 (또는 다른 적절한 금속 재료)으로 형성된 플러그(553)를 더 포함할 수 있다. 도 25a에 도시된 바와 같이, 금속-1층과 같은 향후 금속 배선으로 유동하는 능동 채널 전류는 LDD(551) 및 고농도 도핑 전도성 영역(552)을 통해 종래의 실리콘 대 금속 콘택(Silicon-to-Metal contact)보다 훨씬 낮은 저항으로 조금 우수한 금속 대 금속 옴 콘택(Metal-to-Metal Ohmic contact)에 의해 금속 1에 직접 연결되는 텅스텐(553) (또는 다른 금속 재료)으로 흘러간다.
신규 PMOS(52)와 신규 NMOS(51)의 결합 구조는 평면도인 도 26a에 도시되어 있으며, 도 26b는 도 26a의 절단선(Y축)을 따라 신규 PMOS(52)와 신규 NMOS(51)의 결합을 나타내는 단면도이다. 도 26b에 도시된 바와 같이, PMOS의 P+ 소스/드레인 영역 하부와 n형 N-웰 사이에는 복합 국부적 분리막 (또는 LISS(48))이 존재하며, NMOS의 N+ 소스/드레인 영역의 하부와 p형 P-웰 또는 기판 사이에도 또 다른 복합 국부적 분리막 (또는 LISS(48))이 존재한다. 이것의 장점은, 도 26b에 도시된 본 발명의 신규 CMOS 구조에서 n+ 및 p+ 영역의 하부가 절연체에 의해 완전히 절연되는 점, 즉 PMOS의 P+ 영역의 하부에서 NMOS의 N+ 영역의 하부까지의 가능한 래치업 경로가 LISS에 의해 완전히 차단되는 점이다. 반면에, 종래의 CMOS 구조에서 n+ 및 p+ 영역은 도 27에 도시된 바와 같이, 절연체에 의해 완전히 절연되지 않으며, n+/p 접합에서 n/p+ 접합까지 p-웰/n-웰 접합을 통해 길이ⓐ, 길이ⓑ, 및 길이ⓒ를 포함하는 가능한 래치업 경로가 존재한다 (도 27). 따라서, 소자 레이아웃 관점에서, 도 26b의 NMOS와 PMOS 간의 예비 에지 거리(Xn+Xp)는 도 27에서의 거리보다 작을 수 있다. 예를 들어, 예비 에지 거리(Xn+Xp)는 약 2~4λ, 예컨대 3λ일 수 있다.
신규 PMOS(52)와 신규 NMOS(51)의 다른 결합 구조가 평면도인 도 28a에 도시되어 있으며, 도 28b는 도 28a에서 절단선(X축)을 따라 신규 PMOS(52)와 신규 NMOS(51)의 결합을 나타내는 단면도이다. 도 28b에 도시된 바와 같이, n+/p 접합에서 n/p+ 접합까지 p-웰 (또는 p-기판)/n-웰 접합을 통해 훨씬 더 긴 경로가 생성된다. p-웰/n-웰 접합을 통한 LDD-n/p 접합에서 n/LDD-p 접합까지의 가능한 래치업 경로는 도 28b에 표시된 길이①, 길이② (하나의 LISS 영역의 하부벽 길이), 길이③, 길이④, 길이⑤, 길이⑥, 길이⑦ (또 다른 LISS 영역의 하부벽 길이), 및 길이⑧을 포함한다. 반면에, 도 29에 도시된 PMOS와 NMOS 구조를 결합한 종래의 CMOS 구조에서, p-웰/n-웰 접합을 통한 n+/p 접합에서 n/p+ 접합까지의 가능한 래치업 경로는 (도 29에 도시된 바와 같이) 길이ⓓ, 길이ⓔ, 길이ⓕ, 및 길이ⓖ를 포함한다. 도 28b의 이러한 가능한 래치업 경로는 도 29의 경로보다 길다. 그러므로, 소자 레이아웃 관점에서, 도 28b에서 NMOS와 PMOS 간의 예비 에지 거리(Xn+Xp)는 도 29에서의 거리보다 작을 수 있다. 예를 들어, 예비 에지 거리(Xn+Xp)는 약 2~5λ, 예컨대 3λ일 수 있다.
또한, 현재 이용가능한 SRAM 셀과 표준 셀에서, 고전압(VDD)용 금속 와이어와 저전압(VSS) (또는 접지)용 금속 와이어가 실리콘 기판의 원래 실리콘 표면 상에 분포되어 있으며, 이러한 분포는 이들 금속 와이어 사이에 충분한 공간이 없는 경우, 워드 라인(WL)용 다른 금속 와이어, 비트 라인(BL, BL Bar), 또는 다른 연결 금속선 간의 간섭을 유발하게 된다. 본 발명은 고전압(VDD) 및/또는 저전압(VSS)용 금속 와이어가 실리콘 기판의 원래 실리콘 표면 아래에 분포될 수 있으며, 따라서 SRAM 셀의 크기가 축소되어도, 콘택 크기들 간의 간섭, 및 워드 라인(WL), 비트 라인(BL, BL Bar), 고전압(VDD), 및 저전압(VSS) 등을 연결하는 금속 와이어의 레이아웃들 간의 간섭을 피할 수 있는 신규 SRAM 구조를 개시한다. 도 30에 도시된 바와 같이, PMOS(52)의 드레인 영역에서, 텅스텐 또는 다른 금속 재료(553)는 VDD에 전기적으로 접속되는 N-웰에 직접 결합된다. 한편, NMOS(51)의 소스 영역에서, 텅스텐 또는 다른 금속 재료(553)는 접지에 전기적으로 접속되는 P웰 또는 P-기판에 직접 접속된다. 따라서, 소스/드레인 영역을 VDD 또는 접지 연결용 금속층 2 또는 금속층 3과 전기적으로 접속하는데 원래 사용했던 소스/드레인 영역의 개구를, 신규 SRAM 셀과 표준 셀에서는 생략할 수 있다. 전술한 구조의 구성 및 그의 제조 공정에 대한 상세한 설명은 2020년 8월 12일에, “트랜지스터 구조 및 관련 인버터(TRANSISTOR STRUCTURE AND RELATED INVERTER)” 란 명칭으로 출원한 미국 특허 출원 제 16/991,044 호에 제시되어 있으며, 미국 특허 출원 제 16/991,044호의 전체 내용은 참조로서 본원에 통합된다.
요약하면, 신규 SRAM 셀과 표준 셀은 적어도 다음과 같은 장점을 갖는다.
SRAM에서 트랜지스터의 소스, 드레인 및 게이트의 선형 치수는 정밀하게 제어되며, 선형 치수는 최소 피처 크기인 람다(λ)만큼 작을 수 있다. 그러므로, 2개의 인접한 트랜지스터가 드레인/소스를 통해 함께 연결될 경우, 트랜지스터의 길이 치수는 3λ만큼 작으며, 인접한 2개의 트랜지스터의 게이트 에지들 간의 거리는 2λ만큼 작을 수 있다. 물론, 허용오차 목적을 위해, 트랜지스터의 길이 치수는 약 3λ~6λ 이상일 수 있고, 인접한 2개의 트랜지스터의 게이트 에지들 간의 거리는 3λ~5λ 이상일 수 있다.
제 1금속 배선(M1 층)은 종래의 M1 연결용 콘택 홀-개구 마스크 및/또는 금속-0 변환층을 사용하지 않고, 자기 정렬된 소형 콘택을 통해 게이트, 소스 및/또는 드레인 영역을 직접 연결한다.
게이트 및/또는 확산(소스/드레인) 영역은 자기 정렬 방식으로 전이층(M1) 없이 M2 배선층에 직접 연결된다. 그러므로, 하나의 M1 배선과 다른 M1 배선 사이에 필요한 공간, 및 일부 배선 연결의 차단 문제가 줄어들게 된다. 또한, 하부 금속층에 적용할 수 있는 동일한 구조가 전도체 필라에 의해 상부 금속층에 직접 연결되지만, 전도체 필라는 하부 금속층과 상부 금속층 간의 어떤 중간 금속층에도 전기적으로 연결되지 않는다.
NMOS 및 PMOS 트랜지스터에서 소스 및 드레인 영역의 n+ 및 p+ 영역은 각각, 절연체에 의해 완전히 절연되며, 이러한 절연체는 래치업 문제에 대한 내성을 증가시킬 뿐만 아니라, 실리콘 기판 내로의 분리 거리를 증가시켜 NMOS 및 PMOS 트랜지스터에서 접합을 분리시킴으로써, 접합들 간의 표면 거리를 (예컨대, 3~10λ로, 예컨대, 6 또는 8λ로) 감소시킬 수 있다.
SRAM 셀과 표준 셀에서 고전압(VDD) 및/또는 저전압(VSS)용 금속 와이어는 실리콘 기판의 원래 실리콘 표면 아래에 분포될 수 있으며, 따라서, SRAM 셀 또는 표준 셀의 크기가 축소되어도, 콘택 크기들 간의 간섭, 및 워드 라인(WL), 비트 라인(BL, BL Bar), 고전압(VDD), 및 저전압(VSS) 등을 연결하는 금속 와이어의 레이아웃들 간의 간섭을 피할 수 있다. 게다가, 소스/드레인 영역을 VDD 또는 접지 연결용 금속층 2 또는 금속층 3과 전기적으로 접속하는데 원래 사용했던 소스/드레인 영역의 개구를, 신규 SRAM 셀과 표준 셀에서는 생략할 수 있다.
도 31a는 도 1b의 사본으로, SRAM에서 6개의 트랜지스터들 간의 레이아웃 및 연결을 나타내는 “스틱 선도”이며, 도 31b는 본 발명의 장점에 따른 치수를 갖는 신규 6T SRAM의 스틱 선도이다. 도 31b에 도시된 바와 같이, 트랜지스터의 치수는 3λ (점선 직사각형으로 표시됨)만큼 작으며, 인접한 2개의 트랜지스터의 게이트 에지들 간의 거리는 2λ만큼 작을 수 있다. 또한, NMOS 및 PMOS 트랜지스터에서 접합을 분리하기 위한 실리콘 기판 내로의 분리 거리는 3λ (파선 직사각형으로 표시됨)만큼 감소될 수 있다. 2개의 PMOS 트랜지스터에서 접합을 분리하기 위한 실리콘 기판 내로의 분리 거리는 1.5~2.5λ 사이, 예컨대 2λ (일점쇄선 직사각형으로 표시됨)만큼 감소될 수 있다. 도 31b에서는, Cpp가 3λ만큼 작고, 2개의 핀 피치(Fp_1, Fp_2)가 각각 4λ 및 3λ만큼 작은 것을 추가로 도시한다.
도 31b에서 활성 영역(수직선)의 치수는 λ만큼 작을 수 있어, 게이트 라인(수평선)도 작다. 또한, 도 31b에서, 도 31a에 있는 PG 트랜지스터에 대응하는 좌측 상부 코너의 트랜지스터에 대해, 나중에 활성 영역 및 게이트 영역에 각각 형성될 2개의 콘택 홀들 간의 간섭을 피하기 위해, 각각 활성 영역의 에지와 SRAM 셀 또는 비트 셀의 경계 간의 수평 거리는 1.5λ (이점쇄선 직사각형으로 표시됨)가 된다. 도 31a에 있는 또 다른 PG 트랜지스터에 대응하는 도 31b의 우측 하부 코너에 있는 트랜지스터도 마찬가지이다. 따라서, 도 31b의 스틱 선도에서, SRAM 셀 또는 비트 셀의 수평 길이(x 방향)는 15λ이고, SRAM 셀 또는 비트 셀의 수직 길이(y 방향)는 6λ이다. 그러므로, 도 31b의 SRAM 셀 또는 비트 셀의 전체 면적은 90λ2이다.
도 31c에 도시된 바와 같이, 제안한 SRAM 셀에서, 일부의 (금속 1층에 연결하기 위한) 소스/드레인 콘택이 활성 영역에 형성될 수 있다. 소스/드레인 콘택의 크기는 기술 노드의 크기 (또는 최소 피처 크기)에 관계없이, λ×λ만큼 작을 수 있다. 마찬가지로, 일부의 (전술한 바와 같이, 금속 1 층의 연결 없이 금속 2 층에 직접 연결하기 위한) 소스/드레인 콘택 및 게이트 콘택이 게이트 또는 폴리 라인에 형성될 수 있으며, 게이트 콘택의 크기 역시 λ×λ만큼 작을 수 있다.
도 32는 3개의 상이한 파운드리 A, B, C (공개된 문헌에서 수집한 데이터)의 상이한 기술 노드에 걸친 SRAM 셀 면적(λ2 단위)을 나타낸다. 더 작은 피처 크기 기술로 이동할수록, 더 큰 SRAM 셀 크기(λ2 단위)를 관찰할 수 있다. 본 발명에서 설명한 설계 및 그의 파생 설계에 따라, 상이한 기술 노드에 걸친 SRAM 셀의 면적은 기술 노드, 즉 28nm의 기술 노드에서 5nm의 기술 노드까지 평탄하거나 덜 민감하게 유지될 수 있으며, 본 발명에 따른 SRAM 셀의 면적은 84λ2~102λ2의 범위 내에서 유지될 수 있다. 기술 노드 또는 최소 피처 크기=5nm를 예로 이용하면, 제안한 신규 SRAM 셀의 면적은 약 100λ2가 될 수 있으며, 이는 도 32에 도시된 종래의 5nm SRAM 셀 면적의 거의 1/8이다.
물론, 본 발명의 신규 SRAM 셀 구조에서 제안한 향상된 기술을 모두 활용할 필요는 없으며, 제안한 기술 중 하나만으로도 종래의 SRAM 셀과 비교하여, SRAM 셀 구조의 면적을 감소시킬 수 있다. 예를 들어, 본 발명에 따른 활성 영역 (또는 단지 게이트/소스/드레인 콘택(“CT”)을 제 2금속층에 연결하는)의 축소된 면적은 5nm의 기술 노드에서 84λ2~700λ2 범위 내, 7nm의 기술 노드에서 84λ2~450λ2 범위 내, 7nm 초과 내지 10nm의 기술 노드에서 84λ2~280λ2 범위 내, 10nm 초과 내지 20nm의 기술 노드에서 84λ2~200λ2 범위 내, 20nm 초과 내지 28nm의 기술 노드에서 84λ2~150λ2 범위 내의 SRAM 면적을 가져올 수 있다. 예를 들어, 활성 영역의 면적이 축소되면, 5nm의 기술 노드에서 160λ2~240λ2 (또는 추가 허용오차가 필요한 경우, 그 이상)의 범위 내에서 SRAM의 면적을 가져올 수 있고, 16nm의 기술 노드에서 107λ2~161λ2 (또는 추가 허용오차가 필요한 경우, 그 이상)의 범위 내에서 SRAM의 면적을 가져올 수 있다.
도 2b에 도시된 종래의 SRAM(λ2) 면적과 비교하여, 본 발명의 선형 치수는 도 3에 있는 종래의 SRAM 선형 치수의 0.9 (이하, 예컨대 0.85, 0.8 또는 0.7)배 일 수 있으며, 다음에 본 발명의 면적은 도 2b에 있는 종래의 SRAM 면적의 적어도 0.81 (이하, 예컨대 0.72, 0.64 또는 0.5)배 일 수 있다. 따라서, 또 다른 실시예에서, SRAM 셀의 면적은 최소 피처 크기가 5nm이면, 84λ2~672λ2의 범위 내에 있다. SRAM 셀의 면적은 최소 피처 크기가 7nm이면, 84λ2~440λ2 범위 내에 있다. SRAM 셀의 면적은 최소 피처 크기가 7nm초과 내지 10nm이면, 84λ2~300λ2 범위 내에 있다. SRAM 셀의 면적은 최소 피처 크기가 10nm초과 내지 16nm이면, 84λ2~204λ2 범위 내에 있다. SRAM 셀의 면적은 최소 피처 크기가 16nm초과 내지 22nm이면, 84λ2~152λ2 범위 내에 있다. SRAM 셀의 면적은 최소 피처 크기가 22nm초과 내지 28nm이면, 84λ2~139λ2 범위 내에 있다.
마찬가지로, 전술한 트랜지스터, CMOS, 래치업 설계 및/또는 배선 구조는 표준 셀이 기본 요소인 논리 회로에 적용할 수 있다. 신규 표준 셀 (셀 면적: 2Cpp×셀_높이)은 도 33a 및 33b에 제안되어 있으며, Cpp는 4λ만큼 작을 수 있고 셀_높이는 24λ만큼 작을 수 있다. 도 33a에는 PMOS 및 NMOS에서 2개의 활성 핀이 각각 사용되는 것이 나타나 있다. 그러나, 핀 피치는 3λ만큼 작을 수 있다. 활성 영역 또는 핀 폭은 λ만큼 작을 수 있어, 게이트 라인 (또는 폴리 라인)의 폭도 작다. 이들 치수는 현재 이용가능한 기술 노드의 크기 (또는 최소 피처 크기)에 관계없이, 용이하게 형성된다. 그러므로, 제안한 표준 셀의 셀 면적(2Cpp×셀_높이)은 192λ2이다.
도 33b에 도시된 바와 같이, (금속 1층에 연결하기 위한) 소스/드레인 콘택이 활성 영역에 형성될 수 있다. 소스/드레인 콘택의 크기는 기술 노드의 크기 (또는 최소 피처 크기)에 관계없이, λ×λ만큼 작을 수 있다. 마찬가지로, (전술한 바와 같이, 금속 1 층의 연결 없이 금속 2 층에 직접 연결하기 위한) 게이트 콘택이 게이트 또는 폴리 라인에 형성될 수 있으며, 게이트 콘택의 크기도 λ×λ만큼 작을 수 있다. 즉, 표준 셀에서 트랜지스터의 소스, 드레인, 게이트 및 이들 콘택의 선형 치수가 정밀하게 제어되며, 선형 치수는 최소 피처 크기인 람다(λ)만큼 작을 수 있다. 이 실시예에서 2개의 게이트 또는 폴리 라인들 간의 간격은 3λ만큼 작다.
게다가, 소스/드레인 구조의 바닥은 전술한 바와 같이, 기판과 절연할 수 있기 때문에, n+에서 n+까지 또는 p+에서 p+까지의 절연이 합리적인 범위 내에서 유지될 수 있다. 그러므로, 2개의 인접한 활성 영역들 간의 간격은 2λ만큼 작게 줄일 수 있다 (도 33b의 좌측에 점선 원으로 표시됨). 게다가, 본 발명에서 PMOS와 NMOS 간의 래치업 거리는 기술 노드의 크기 (또는 최소 피처 크기)와 관계없이, 8λ만큼 작게 줄일 수 있는데 (도 33b의 우측에 파선 원으로 표시됨), NMOS 및 PMOS 트랜지스터에서 소스 및 드레인 영역의 n+ 및 p+ 영역이 각각, 절연체에 의해 완전히 절연되어 있기 때문이다.
상술한 바에 따르면, 인버터가 수용될 수 있는 표준 셀(2Cpp×셀_높이)은 본 발명에 따르면 192λ2의 면적 크기를 가지며, λ2 단위의 이러한 면적 크기는 도 34a에 도시된 바와 같이, 22nm에서 5nm까지 적어도 기술 노드와 거의 동일하다. 다른 파운드리에서 얻은 종래의 결과와 비교하면, 제안한 표준 셀(2Cpp×셀_높이)은 종래의 5nm 표준 셀 면적의 약 1/3.5이다.
물론, 본 발명의 신규 표준 셀에서 제안한 향상된 기술을 모두 이용할 필요는 없으며, 제안한 기술 중 하나만으로도 종래의 표준 셀과 비교하여, 표준 셀 구조의 면적을 감소시킬 수 있다. 예를 들어, 본 발명에 따른 표준 셀의 면적(2Cpp×셀_높이)은 5nm의 기술 노드에서 190λ2~600λ2의 범위 내, 7nm의 기술 노드에서 190λ2~450λ2 또는 190λ2~250λ2 의 범위 내, 10nm 내지 14nm의 기술 노드에서 190λ2~250λ2 범위 내 등일 수 있다.
게다가, 또 다른 실시예에서, 본 발명은 3Cpp×셀_높이 또는 5Cpp×셀_높이와 같이, 상이한 셀 크기로 이용할 수 있다. NOR 셀이나 NAND 셀 또는 2개의 인버터 셀이 3Cpp×셀_높이의 셀 크기로 내장될 수 있으며, 2개의 NOR 셀 또는 2개의 NAND 셀이 5Cpp×셀_높이의 셀 크기로 내장될 수 있다. 또한, 제안한 표준 셀의 면적 크기 역시 λ2 단위로 (셀 크기 3Cpp×셀_높이, 또는 5Cpp×셀_높이에 관계없이) 22nm에서 5nm까지 적어도 기술 노드와 거의 동일하다고 결론지었다.
도 34b는 3개의 상이한 파운드리와 추가의 허용오차로 일부 제안한 트랜지스터 구조 및 배선을 구현하는 본 발명과 상이한 기술 노드에 걸친 Cpp, 핀 피치 및 셀_높이의 값을 도시한다. 본 발명의 Cpp 및 핀 피치 값은 SRAM 셀 뿐만 아니라, (도 31b 및 도 33a에 도시된 바와 같은) 표준 셀에도 적용할 수 있다. 물론, 신규 다이에서 제안한 향상된 기술을 모두 이용할 필요는 없으며, 제안한 기술 중 하나만으로도 종래의 SRAM 셀과 비교하여, SRAM 셀 또는 표준 셀 구조의 면적을 줄이는 데 충분하다. 따라서, 다른 이용가능한 파운드리와 비교하여, 본 발명에 따른 Cpp의 값은 5nm의 기술 노드에서 45nm 이하 (예컨대, 45~20nm 또는 40~20nm 범위 내), 7nm의 기술 노드에서 50nm 이하 (예컨대, 50~28nm 또는 45~28nm 범위 내), 기술 노드 10nm에서 50nm 이하 (예컨대, 50~40nm 또는 45~40nm 범위 내), 또는 14nm 내지 16nm의 기술 노드에서 67nm 이하 (예컨대, 67~64nm 범위 내) 일 수 있다. 또한, 본 발명에 따른 핀 피치의 값은 5nm의 기술 노드에서 20nm 이하 (예컨대, 20~15nm 범위 내), 7nm의 기술 노드에서 24nm 이하 (예컨대, 24~21nm 범위 내), 10nm의 기술 노드에서 32nm 이하 (예컨대, 32~30nm 범위 내)일 수 있다.
게다가, 제 2핀 폭이 5nm 이하이면, Cpp의 값은 45nm이하 (예컨대, 45~20nm 범위 내), 제 2핀 폭이 7nm이하이지만 5nm이상이면, Cpp의 값은 50nm이하 (예컨대, 50~28 nm의 범위 내), 제 2핀 폭이 10nm이하이지만 7nm이상이면, Cpp의 값은 50nm이하 (예컨대, 50~40 nm의 범위 내), 또는 제 2핀 폭이 14~16nm이면, Cpp의 값이 67nm이하 (예컨대, 67~64nm 범위 내)일 수 있다.
전술한 바에 따르면, 도 35는 모놀리식 다이 설계에서 집적 스케일링 및/또는 스트레칭 플랫폼 (Integrated Scaling and/or Stretching platform, ISSP)의 본 혁신을 개시한다. 첫째, 제안한 신규 트랜지스터, CMOS 및 배선 구조 등을 사용하여, 다이(A)의 원래 도식 회로는 그의 면적으로 2~3배 줄일 수 있어, CPU 또는 GPU와 같은 단일 주요 기능 블록을 훨씬 더 작은 크기로 축소할 수 있다. 그러면 하나의 단일 모놀리식 다이에서 더 많은 SRAM 또는 더 많은 주요 기능 블록을 형성할 수 있다. 예를 들어, 5nm 기술 노드를 이용하면, 도 32에 도시된 바와 같이, SRAM 셀 크기를 약 100F2 (여기서 F는 실리콘 웨이퍼에 만들어진 최소 피처 크기)로 축소할 수 있다. 즉, F = 5nm이면, SRAM 셀은 공보에 기반하여 약 800F2의 최신 셀 면적에 비해 약 2500nm2를 점유할 수 있다 (~8X로 축소됨). 게다가, 8-핑거 CMOS 인버터 (도 33a 및 도 33b에 2Cpp×셀_높이의 치수로 표시됨)는, 도 34a에서 그의 5nm 공정 노드 동안, 700F2 이상 또는 최대 900F2까지 공개된 CMOS 인버터의 다이 면적에 비해 200F2의 다이 면적을 소비해야 한다.
즉, 다이(A)가 기술 노드 (예컨대, 7nm 또는 5nm)에 기반하여 제 1다이 면적(예컨대, Ynm2)을 점유하는 도식 회로 (예컨대, SRAM 회로, 논리 회로, SRAM+논리 회로의 조합, 또는 주요 기능 블록 회로인 CPU, GPU, FPGA 등)를 갖는 경우, 본 발명의 도움으로, 여전히 동일한 기술 노드에서 다이(A)를 제조해도, 동일한 도식 회로를 갖는 다이(A)의 총 면적을 축소할 수 있다. 또한, 다이(A)에서 동일한 도식 회로가 점유하는 신규 다이 면적은 Ynm2의 20%~90% (또는 30%~70%) 같이, 제 1다이 면적보다 작다.
예를 들어, 도 35에 도시된 바와 같이, 원래 SOC 다이(3510)는 26×33mm2의 스캐너 최대 필드 면적(SMFA)을 가지며, 원래 SRAM, 원래 논리 회로 및 I/O 패드는 각각, 다이 면적의 65%, 25% 및 10%를 점유한다. SRAM이 1/5.3으로 축소되고 논리 회로가 1/3.5로 축소되는 경우, 신규 축소된 다이(3520)는 26×33mm2 SMFA의 1/3.4인 다이 면적을 갖는다. 따라서, 26×33mm2 (예컨대, 2.4배 다이)의 동일한 SMFA에서 더 많은 SOC 다이가 제조된다. 또 다른 관점에서, 더 많은 SRAM (예컨대, 원래 SRAM의 5.7배 양)을 동일한 SMFA에서 축소된 다이(3520)와 쉽게 결합하여, 제안한 집적 스케일링 및/또는 스트레칭 플랫폼(ISSP)에 기반하여 신규 모놀리식 다이(3530)가 되거나; 또는 더 많은 주요 기능 블록 (예컨대, 신규 CPU, 신규 GPU, 신규 FPGA 등)을 동일한 SMFA에서 축소된 다이(3520)와 결합하여, 또 다른 신규 모놀리식 다이(3530)가 된다.
따라서, 모놀리식 다이에 더 많은 SRAM이 형성된다. 오늘날, 주요 처리 유닛 (예컨대, CPU 또는 GPU)에는 여러 레벨의 캐시가 있다. L1 및 L2 캐시 (총칭하여 “저레벨 캐시(low level cache)”)는 보통 CPU 또는 GPU 코어 유닛당 하나가 있으며, 이중 L1 캐시는 명령과 데이터를 각각 저장하는데 사용되는 L1i 및 L1d로 구분되고, 명령과 데이터를 구분하지 않는 L2 캐시 및 여러 코어에서 공유되는 L3 캐시 (“고레벨 캐시(high level cache)” 중 하나일 수 있음)는 보통 명령과 데이터를 구분하지 않는다. L1/L2 캐시는 보통 CPU 또는 GPU 코어당 하나가 있으며, 이는 각 추가 CPU 또는 GPU 코어는 동일한 크기의 면적을 늘려야 하는 것을 의미한다. 보통, 캐시 용량이 높을수록 적중률은 높아진다. 고속 작동을 위해, 이들 저레벨 캐시 또는 고레벨 캐시는 일반적으로 SRAM으로 만들어진다. 그러므로, 본 발명의 집적 스케일링 및/또는 스트레칭 플랫폼에 기반하여, L1/L2 캐시 (“저레벨 캐시”) 및 L3 캐시 (“고레벨 캐시”)는 포토리소그래피 노광 툴에 의해 제한되는 스캐너 최대 필드 면적(SMFA)을 갖는 모놀리식 다이에서 증가될 수 있다.
단일 모놀리식 다이(3610)에 대한 도 36a에 도시된 바와 같은 하나의 예에서, 다수의 코어를 지닌 XPU 3610 (예컨대, GPU)는, 64MB SRAM 이상 (예컨대, 128, 256, 512MB 이상)을 가질 수 있는 SMFA (예컨대, 26mm × 33mm, 또는 858mm²)를 갖는다. 또한, GPU의 추가 논리 GU 코어 (GU 코어 1 ~GU 코어 2N, 예컨대, 64, 128, 256 이상의 코어)를 동일한 SMFA에 삽입하여 성능을 향상시킬 수 있다. 또 다른 실시예의 경우, 광대역 I/O를 갖는 메모리 컨트롤러도 마찬가지이다. 각 모놀리식 다이는 I/O 버스 (예컨대, 광대역 I/O)를 포함하고, 각 CPU 또는 GPU 코어는 I/O 버스에 전기적으로 접속되며, 이들 캐시 또는 SRAM 역시 I/O 버스에 전기적으로 접속된다.
대안적으로, 종래의 주요 기능 블록 외에, 역시 본 발명에 따라 작아지게 되는 네트워크 처리 유닛 (Network Processing Unit, NPU), 텐서 처리 유닛 (Tensor Processing Unit, TPU) 또는 FPGA 등의 또 다른 주요 기능 블록을 도 36b에 도시된 바와 같은 또 다른 모놀리식 다이(3620)에 집적할 수 있다. 도 36b에서 XPU(3621) 및 YPU(3622)는 주요 기능 블록을 지닌 처리 장치를 나타내며, NPU, GPU, CPU, FPGA 또는 TPU일 수 있다. 예를 들어, XPU(3621)은 CPU일 수 있고, YPU(3622)는 GPU일 수 있다. XPU(3621)의 주요 기능 블록은 YPU(3622)의 기능 블록과 같거나 다를 수 있다. XPU(3621) 및 YPU(3622)는 다수의 논리 코어를 가지며, 각 코어는 저레벨 캐시 (예컨대, L1/L2 캐시; L1 및 512K의 경우 128K, 또는 L2의 경우 1M)를 갖고, 고레벨 캐시 (예컨대, 32MB, 64MB 이상의 L3 캐시)의 대용량은 XPU(3621) 및 YPU(3622)가 공유한다. 각 모놀리식 다이는 I/O 버스 (예컨대, 광대역 I/ O)를 갖고, 각 논리 코어는 I/O 버스에 전기적으로 접속되며, 이들 캐시 또는 SRAM 역시 I/O 버스에 전기적으로 접속된다.
따라서, (스캐너 최대 필드 면적을 가질 수 있는) 본 발명의 단일 모놀리식 다이는 2개 (또는 3개, 또는 그 이상)의 주요 기능 블록 또는 상이한 도식 회로를 가질 수 있다. 종래의 모놀리식 다이는 제 1도식 회로 또는 제 1주요 기능 블록을 가지며, 이들은 종래의 모놀리식 다이의 스캐너 최대 필드 면적의 20%~90%, 30%~80%, 50%~90% 또는 60%~90%를 점유할 수 있는 (예를 들어, 도 35의 좌측에 도시한 바와 같이, 도식 회로에 대응하는 논리 회로는 약 25%~30%를 점유하고, 도식 회로에 대응하는 SRAM 회로는 약 50%~65%를 점유하며, 또 다른 도식 회로에 대응하는 SRAM과 논리 회로의 조합은 약 80%~90%를 점유한다). 그러나, 동일한 스캐너 최대 필드 면적을 갖는 본 발명의 단일 모놀리식 다이 (즉, 5nm 또는 7nm 같은 종래의 모놀리식 다이와 동일한 기술 노드를 기반으로 제조됨)는 동일한 제 1도식 회로 또는 제 1주요 기능 블록뿐만 아니라, (도 35의 우측에 도시된 바와 같이) 또 다른 제 2도식 회로 또는 제 2주요 기능 블록을 포함할 수 있다. 또 다른 예에서, 본 발명의 모놀리식 다이에서 제 2도식 회로의 면적은 본 발명의 모놀리식 다이에서 제 1도식 회로의 면적과 유사하다.
본 발명에 따르면, 종래의 모놀리식 다이에서 제 1도식 회로 또는 제 1주요 기능 블록은 20%~90% (예컨대, 도 32 및 도 34a에서 예를 들어 30%~80%, SRAM 회로는 1/8로 축소될 수 있고 논리 회로는 1/3.5로 축소될 수 있다)까지 축소될 수 있다. 특히 GPU는 AI 학습에 점점 더 자주 사용되지만, AI 추론에는 그다지 좋지는 않다. 반면에, FPGA는 서로 상호 작용하는 논리 블록을 가지며, 특정 알고리즘을 돕도록 엔지니어들이 설계할 수 있고, AI 추론에 적합하다. 모놀리식 다이에서, GPU와 FPGA는 모두 집적 스케일링 및/또는 스트레칭 플랫폼(ISSP)에 기반하여 형성할 수 있다. 한편으로, 이러한 모놀리식 다이는 높은 병렬 컴퓨팅, 학습 속도 및 효율성을 갖는다. 다른 한편으로, 이는 더 빠른 출시 기간, 더 낮은 비용 및 유연성을 갖는 높은 AI 추론 능력을 지니고 있다.
단일 모놀리식 다이(3630)에 대한 도 36c에 도시된 바와 같은 또 다른 실시예에서, XPU(3631)와 YPU(3632) 간에 공유하는 고레벨 캐시(3633) (예컨대, L3 캐시)는 또 다른 모드 레지스터 (도시 생략)에서 설정을 통해 구성 가능하거나, 모놀리식 다이 작동 중에 조정하여 구성 가능하다. 예를 들어, 일 실시예에서, 모드 레지스터를 설정함으로써, 고레벨 캐시(3633)의 1/3을 XPU(3631)가 이용할 수 있고, 고레벨 캐시(3633)의 2/3는 YPU(3632)가 이용할 수 있다. XPU(3631) 또는 YPU(3632)에 대한 고레벨 캐시(3633) (예를 들어, L3 캐시)의 이러한 공유 용량은 집적 스케일링 및/또는 스트레칭 플랫폼 (ISSP)의 작동에 기반하여 동적으로 변화할 수도 있다. 또한, 단일 모놀리식 다이(3640)에 대한 도 36d에 도시된 바와 같은 또 다른 실시예에서, 고레벨 캐시는 L3 캐시(3643) 및 L4 캐시(3644)를 포함하고, 각각의 XPU(3641) 및 YPU(3642)는 대응하는 L3 캐시 (예컨대, 8M 이상)(3643)를 그 자체의 코어가 공유하고, L4 캐시(3644) (예컨대, 32MB 이상)는 XPU(3641) 및 YPU(3642)가 공유한다. 다시, 이 예에서, 각 모놀리식 다이는 I/O 버스 (예컨대, 광대역 I/O)를 포함하고, 각 논리 코어는 I/O 버스에 전기적으로 접속되며, 이들 캐시 또는 SRAM 역시 I/O 버스에도 전기적으로 접속된다.
특히 중요한 것은 본 발명에 따른 eSRAM 설계의 훨씬 작은 면적으로 인해 다소 더 큰 용량의 공유 SRAM (또는 내장형(embedded) SRAM, “eSRAM”)을 다이에 설계할 수 있는 점이다. 더 많고 더 스마트한 공유 eSRAM을 사용할 수 있으므로, 특정 기술 노드에 대응하는 제한된 SMFA를 갖는 모놀리식 다이에서 외부 DRAM을 이 eSRAM에 연결하는 것이 더 효과적이며, 필요한 외부 DRAM의 용량을 감소시킬 수 있다. 따라서, 본 발명은 종래의 칩 시스템의 메모리 아키텍처를 재구성하는 플랫폼을 개시한다. 종래의 칩 시스템에서, 이는 제 1미리 결정된 용량 (예컨대, 1GB)을 갖는 제 1DRAM 메모리에 연결될 제 1모놀리식 다이 (예컨대, GPU)를 포함하고, 제 1모놀리식 다이는 목표한 기술 노드 (예를 들어, 5nm)에 기반하여 스캐너 최대 필드 면적(SMFA)을 가지며, 제 1논리 회로 및 제 1SRAM 메모리를 포함하고, 제 1논리 회로의 면적과 제 1SRAM 메모리의 면적의 합은 제 1모놀리식 다이의 스캐너 최대 필드 면적의 적어도 80~90%를 점유한다.
본 발명에 기반하여, 전혀 새로운 메모리 아키텍처를 갖는 신규 플랫폼은 제 2DRAM 메모리에 연결될 제 2모놀리식 다이를 포함하며, 제 2모놀리식 다이는 제 2논리 회로 및 제 2SRAM 메모리를 포함하고, 제 2모놀리식 다이는 목표한 기술 노드에 기반하여 동일한 SMFA를 갖는다. 제 2논리 회로는 제 1논리 회로와 동일하거나 실질적으로 동일하지만 (예컨대, 2개의 회로 모두 동일한 GPU 또는 NPU임), 제 2논리 회로의 면적이 본 발명에 따라 축소될 수 있기 때문에, 제 1모놀리식 다이에서 제 1논리 회로의 면적은 제 2모놀리식 다이에서 제 2논리 회로의 면적보다 크다. 게다가, 본 발명에 따른 SRAM 구조의 훨씬 작은 영역 및 제 2모놀리식 다이에 많이 남아 있는 추가 칩 영역으로 인해, 더 큰 용량의 SRAM을 다이에 설계할 수 있으며, 따라서 제 2모놀리식 다이에서 제 2SRAM 메모리의 용량은 제 1모놀리식 다이에서 제 1SRAM 메모리의 용량보다 훨씬 크다. 제 2모놀리식 다이에서 더 큰 SRAM 용량으로 인해, 제 2모놀리식 다이에 연결된 DRAM의 용량을 축소할 수 있어, 제 2DRAM 메모리의 용량은 제 1DRAM 메모리의 용량보다 작을 수 있다.
단일 모놀리식 다이(3650)에 대한 도 36e에 도시된 또 다른 실시예에서, 단일 빅 사이즈 다이렉트 광역 버스 (Direct Wide BUS, DWB)는 외부 DRAM 또는 다른 내장형 DRAM (“eDRAM”)의 또 다른 모놀리식 다이에 연결된 모놀리식 다이 (허용되는 최대 크기까지 확장 가능함)에 대한 좋은 후보이다. DWB는 2020년 6월 18일에 “메모리 시스템 및 메모리 칩(MEMORY SYSTEM AND MEMORY CHIP)”이란 명칭으로 출원한 미국 출원 제 16/904,597호에 제시되어 있으며, 미국 출원 제 16/904,597호의 전체 내용은 참조로서 본원에 통합된다. DWB는 128비트, 256비트, 512비트, 1024 비트 이상을 가져, 데이터를 병렬로 전송할 수 있다. 도 36e에서, 내장형 DRAM (“eDRAM”)(3656)은 적어도 2개의 주요 기능 블록 (XPU(3651) 및 YPU(3652)) 및 대용량 SRAM (예컨대, L3(3653) 캐시 및 L4 캐시 3654))을 갖는 모놀리식 다이(3650)와 함께 패키징된 또 다른 다이에 위치할 수 있다. 외부 DRAM(3657)은 패키지(3655)와 분리되어 있지만, DWB를 통해 단일 모놀리식 다이(3650)와 통신한다. 게다가, 특정 기술 노드에 대응하는 제한된 SMFA를 갖는 단일 모놀리식 다이(3650)는 DWB와 호환되는 메모리 컨트롤러 및 물리 계층도 포함한다.
요약하면, 무어의 법칙의 성공을 가능케 하는 단일 다이에서 모놀리식/이종 집적은 이제, 특히 포토그래피 인쇄 기술의 한계로 인해, 기술적 한계에 직면해 있다. 한편으로, 다이에 인쇄된 최소 피처 크기는 그의 크기를 조정하는데 많은 비용이 들지만, 다른 한편으로는 다이 크기가 스캐너 최대 필드 면적에 의해 제한된다. 그러나, 모놀리식 다이에 집적하기 어려운 프로세서의 기능은 점점 다양해지고 있다. 또한, 각 주요 기능 다이에는 eSRAM이 어느 정도 중복되어 존재하고 각 개별 다이 기능에 대해서만 제공되는 외부 DRAM은 바람직하고 최적화된 해결방안이 아니다. 모놀리식 다이 또는 SOC 다이에서 제안한 집적 스케일링 및/또는 스트레칭 플랫폼 (ISSP)에 기반하여: (a) FPGA, TPU, NPU, CPU 또는 GPU 같은 단일 주요 기능 블록은 훨씬 더 작은 크기로 축소할 수 있다; (b) 더 많은 SRAM 또는 더 많은 기능 블록을 모놀리식 다이에 형성할 수 있다; (c) 이 ISSP를 통해 역시 더 작아지게 된 GPU 및 FPGA (또는 다른 조합) 같은 2개 이상의 주요 기능 블록을 동일한 모놀리식 다이에 함께 집적할 수 있다. 또한, 더 높은 레벨의 캐시가 모놀리식 다이에 존재할 수 있다. 이러한 집적 모놀리식 다이는 이종 집적에 기반하여 또 다른 다이 (예컨대, eDRAM)와 결합할 수 있다.
실시예를 참조하여 본 발명을 도시하고 설명하였지만, 본 발명은 개시한 실시예로 제한되지 않으며, 반대로, 본 발명은 첨부한 청구범위의 정신 및 범위에 포함된 다양한 수정 및 등가 배열을 포함하도록 의도한 것으로 이해해야 한다.
10: 소자
100: 트랜지스터 구조
101: 게이트 구조
102: 기판
103: 소스
107: 드레인
109: 콘택 홀
111: 콘택 홀
402: 유전 절연체
602: 게이트 층
604: 질화물층
702: SOD
802: 게이트 마스크층
1002: STI-산화물-2
1502: 산화물-3 스페이서
1504: 저농도 도핑 드레인(LDD)
1506: 질화물 스페이서
1602: 고유 실리콘 전극
1702: CVD-STI-산화물 3 층
1704: 소스 영역(n+ 소스)
1706: 드레인 영역(n+ 드레인)
1802: 추가 산화물 스페이서
1901: SOD 층
1902: 포토레지스트층
1903: 확장 영역
1904: 산화물층
1905: 금속-1 층

Claims (41)

  1. 모놀리식 다이에 있어서,
    스캐너 최대 필드 면적(scanner maximum field area)을 갖는 모놀리식 다이에 형성된 제 1처리 유닛 회로 - 상기 제 1처리 유닛 회로는 복수의 제 1논리 코어를 갖고, 각 제 1논리 코어는 제 1캐시 메모리에 대응함 -; 및
    상기 모놀리식 다이에 형성된 제 2처리 유닛 회로 - 상기 제 2처리 유닛 회로는 복수의 제 2논리 코어를 갖고, 각 제 2논리 코어는 제 2캐시 메모리에 대응함 -; 를 포함하고,
    상기 모놀리식 다이의 스캐너 최대 필드 면적은 특정 기술 노드에 의해 정의되는 모놀리식 다이.
  2. 제 1항에 있어서, 상기 모놀리식 다이의 스캐너 최대 필드 면적은 26mm × 33mm, 또는 858mm² 이하인 모놀리식 다이.
  3. 제 1항에 있어서, 상기 제 1처리 유닛 회로가 수행하는 주요 기능은 상기 제 2처리 유닛 회로가 수행하는 주요 기능과 상이한 모놀리식 다이.
  4. 제 3항에 있어서, 상기 제 1처리 유닛 회로 또는 상기 제 2처리 유닛 회로는 GPU, CPU, TPU, NPU, 및 FPGA로 이루어진 군에서 선택되는 모놀리식 다이.
  5. 제 1항에 있어서, 제 3캐시 메모리를 더 포함하고, 상기 제 3캐시 메모리는 상기 모놀리식 다이의 작동 중에 상기 제 1처리 유닛 회로 및 상기 제 2처리 유닛 회로가 구성 및 이용하며, 상기 제 1캐시 메모리, 제 2캐시 메모리, 및 제 3캐시 메모리는 SRAM으로 이루어지는 모놀리식 다이.
  6. 제 1항에 있어서, 상기 모놀리식 다이에 형성된 제 3처리 유닛 회로를 더 포함하고, 상기 제 3처리 유닛 회로는 복수의 제 3논리 코어를 가지며, 각 제 3논리 코어는 제 3캐시 메모리에 대응하는 모놀리식 다이.
  7. 모놀리식 다이에 있어서,
    스캐너 최대 필드 면적을 갖는 모놀리식 다이에 형성된 제 1처리 유닛 회로 - 상기 제 1처리 유닛 회로는 복수의 제 1논리 코어를 갖고, 각 제 1논리 코어는 제 1캐시 메모리에 대응함 -;
    상기 모놀리식 다이에 형성된 제 2처리 유닛 회로 - 상기 제 2처리 유닛 회로는 복수의 제 2논리 코어를 갖고, 각 제 2논리 코어는 제 2캐시 메모리에 대응함 -; 및
    제 3캐시 메모리 - 상기 제 3캐시 메모리는 상기 모놀리식 다이의 작동 중에 상기 제 1처리 유닛 회로 및 상기 제 2처리 유닛 회로가 공유하고 이용함 -;를 포함하고,
    상기 제 1처리 유닛 회로가 수행하는 주요 기능은 상기 제 2처리 유닛 회로가 수행하는 주요 기능과 상이한 모놀리식 다이.
  8. 제 7항에 있어서, 상기 제 1처리 유닛 회로 또는 상기 제 2처리 유닛 회로는 GPU, CPU, TPU, NPU, 및 FPGA로 이루어진 군에서 선택되는 모놀리식 다이.
  9. 제 7항에 있어서, 상기 제 1캐시 메모리, 상기 제 2캐시 메모리, 및 상기 제 3캐시 메모리는 SRAM으로 이루어진 모놀리식 다이.
  10. 모놀리식 다이에 있어서,
    상기 모놀리식 다이에 형성된 제 1처리 유닛 회로 - 상기 제 1처리 유닛 회로는 복수의 제 1논리 코어를 갖고, 각 제 1논리 코어는 저레벨 캐시 메모리(low level cache memory)에 대응함 -; 및
    상기 제 1처리 유닛 회로가 이용하는 고레벨 캐시 메모리(high level cache memory);를 포함하고
    상기 저레벨 캐시 메모리의 크기와 상기 고레벨 캐시 메모리의 크기의 합은 적어도 128MB인 모놀리식 다이.
  11. 제 10항에 있어서, 상기 모놀리식 다이의 스캐너 최대 필드 면적은 제 1기술 노드에 사용되는 포토리소그래피 노광 툴에 의해 정의되는 모놀리식 다이.
  12. 제 10항에 있어서, 상기 모놀리식 다이의 스캐너 최대 필드 면적은 26mm × 33mm, 또는 858mm² 이하인 모놀리식 다이.
  13. 제 10항에 있어서, 상기 복수의 제 1논리 코어는 적어도 128개의 제 1논리 코어를 포함하는 모놀리식 다이.
  14. 제 10항에 있어서, 상기 저레벨 캐시 메모리는 L1 캐시 및 L2 캐시를 포함하고, 상기 L2 캐시의 크기는 상기 L1 캐시의 크기보다 크며; 상기 고레벨 캐시 메모리는 복수의 제 1논리 코어 회로가 공유하고 이용하는 L3 캐시를 포함하는 모놀리식 다이.
  15. 제 14항에 있어서, 상기 모놀리식 다이에 형성된 제 2처리 유닛 회로를 더 포함하며, 상기 제 2처리 유닛 회로는 복수의 제 2논리 코어 회로를 갖고, 각 제 2논리 코어 회로는 제 2캐시 메모리에 대응하며; 상기 고레벨 캐시 메모리는 상기 제 1처리 유닛 회로 및 상기 제 2처리 유닛 회로가 공유하고 이용하는 L4 캐시를 포함하는 모놀리식 다이.
  16. 제 15항에 있어서, 상기 L4 캐시는 모드 레지스터의 설정에 따라 상기 제 1처리 유닛 회로 및 상기 제 2처리 유닛 회로가 공유하고 이용하는 모놀리식 다이.
  17. CMOS 회로 세트를 갖는 모놀리식 다이의 제조 방법에 있어서,
    제 1기술 노드에 기반하여, 제 1미리 결정된 단계를 실행하여 상기 모놀리식 다이의 상기 CMOS 회로 세트에서 복수의 트랜지스터의 치수를 제어하는 단계; 및/또는
    상기 제 1기술 노드에 기반하여, 제 2미리 결정된 단계를 실행하여 상기 CMOS 회로 세트의 상기 복수의 트랜지스터를 상기 모놀리식 다이의 다른 금속층에 배선하는 단계;를 포함하고,
    제 1미리 결정된 단계 및 제 2미리 결정된 단계에 의해 만들어진 상기 모놀리식 다이의 새로운 크기는, 상기 제 1미리 결정된 단계 및 제 2미리 결정된 단계를 수행하지 않고 상기 제 1기술 노드에 기반하여 만들어진 CMOS 회로의 동일한 세트를 갖는 또 다른 모놀리식 다이의 원래 크기보다 작은 제조 방법.
  18. 제 17항에 있어서, 상기 제 1미리 결정된 단계 및 상기 제 2미리 결정된 단계에 의해 만들어진 상기 모놀리식 다이의 새로운 크기는 상기 또 다른 모놀리식 다이의 원래 크기의 50% 미만인 제조 방법.
  19. 제 17항에 있어서, 상기 제 1미리 결정된 단계 및 상기 제 2미리 결정된 단계에 의해 만들어진 상기 모놀리식 다이의 새로운 크기는 상기 제 1기술 노드가 5nm이면, 상기 또 다른 모놀리식 다이의 원래 크기의 35% 미만인 제조 방법.
  20. 복수의 SRAM 셀을 갖는 모놀리식 다이의 제조 방법에 있어서,
    제 1기술 노드에 기반하여, 제 1미리 결정된 단계를 실행하여 상기 모놀리식 다이에서 하나의 SRAM 셀의 복수의 트랜지스터의 치수를 제어하는 단계; 및/또는
    제 1기술 노드에 기반하여, 제 2미리 결정된 단계를 실행하여 하나의 SRAM 셀의 상기 복수의 트랜지스터를 상기 모놀리식 다이의 다른 금속층에 배선하는 단계;를 포함하고
    제 1미리 결정된 단계 및/또는 제 2미리 결정된 단계에 의해 만들어진 모놀리식 다이내 상기 복수의 SRAM 셀의 총 용량은, 상기 제 1미리 결정된 단계 및 제 2미리 결정된 단계를 수행하지 않고 상기 제 1기술 노드에 기반하여 만들어진 또 다른 모놀리식 다이의 용량보다 큰 제조 방법.
  21. 제 20항에 있어서, 상기 제 1기술 노드에 의해 정의된 스캐너 최대 필드 면적을 갖는 상기 모놀리식 다이는 제 1처리 유닛 회로 및 제 2처리 유닛 회로를 갖고, 상기 제 1처리 유닛 회로가 수행하는 주요 기능은 제 2처리 유닛 회로가 수행하는 주요 기능과 상이하며; 상기 제 1미리 결정된 단계 및/또는 상기 제 2미리 결정된 단계에 의해 만들어진 상기 모놀리식 다이내 상기 복수의 SRAM 셀의 총 용량은, 적어도 128MB인 제조 방법.
  22. 제 1모놀리식 다이에 있어서,
    제 1기술 노드에 기반하여 미리 결정된 제조 단계를 수행하여 제조된 제 1도식 회로(first schematic circuit)를 포함하고;
    상기 제 1모놀리식 다이의 다이 면적은 상기 미리 결정된 제조 단계를 수행하지 않고 상기 제 1기술 노드에 기반하여 만들어진 제 2도식 회로(second schematic circuit)를 갖는 제 2모놀리식 다이의 다이 면적보다 작은 제 1모놀리식 다이.
  23. 제 22항에 있어서, 상기 제 1도식 회로는 제 2도식 회로와 동일한 제 1모놀리식 다이.
  24. 제 23항에 있어서, 상기 제 2도식 회로는 상기 제 2모놀리식 다이의 다이 면적 중 20%~90%의 면적을 점유하는 제 1모놀리식 다이.
  25. 제 24항에 있어서, 상기 제 1도식 회로는 상기 제 1모놀리식 다이에서 Ynm2를 점유하고, 상기 제 2도식 회로는 상기 제 2모놀리식 다이에서 Xnm2를 점유하며, X>Y인 제 1모놀리식 다이.
  26. 제 25항에 있어서, Y는 X의 20%~90%인 제 1모놀리식 다이.
  27. 제 23항에 있어서, 상기 제 1도식 회로는 SRAM 회로, 논리 회로, SRAM과 논리 회로의 조합, 또는 주요 기능 블록 회로인 제 1모놀리식 다이.
  28. 제 1모놀리식 다이에 있어서,
    제 1기술 노드에 기반하여 제조된 제 1도식 회로를 포함하고;
    제 1모놀리식 다이의 다이 면적은 상기 제 1기술 노드에 기반하여 만들어진 제 2도식 회로를 갖는 제 2모놀리식 다이의 다이 면적보다 작고; 상기 제 1도식 회로는 상기 제 2도식 회로와 동일하며;
    상기 제 1도식 회로는 SRAM 회로, 논리 회로, SRAM과 논리 회로의 조합, 또는 주요 기능 블록 회로인 제 1모놀리식 다이.
  29. 제 28항에 있어서, 상기 제 2도식 회로는 상기 제 2모놀리식 다이의 다이 면적 중 20%~90%의 면적을 점유하는 제 1모놀리식 다이.
  30. 제 28항에 있어서, 상기 제 1도식 회로는 상기 제 1모놀리식 다이에서 Ynm2를 점유하고, 상기 제 2도식 회로는 상기 제 2모놀리식 다이에서 Xnm2를 점유하며, X>Y인 제 1모놀리식 다이.
  31. 제 29항에 있어서, Y는 X의 20%~90%인 제 1모놀리식 다이.
  32. 제 1모놀리식 다이에 있어서,
    상기 제 1모놀리식 다이에 형성된 제 1도식 회로; 및
    상기 제 1모놀리식 다이에 형성된 제 2도식 회로;를 포함하고
    상기 제 1모놀리식 다이는 제 1기술 노드에 기반한 제 1스캐너 최대 필드 면적을 갖고, 상기 제 1도식 회로는 상기 제 1스캐너 최대 필드 면적의 제 1부분을 점유하고 상기 제 2도식 회로는 상기 제 1스캐너 최대 필드 면적의 제 2부분을 점유하며;
    상기 제 1모놀리식 다이의 상기 스캐너 최대 필드 면적은 제 2모놀리식 다이의 제 2스캐너 최대 필드 면적과 동일하고, 상기 제 2모놀리식 다이는 상기 제 1도식 회로를 가지며, 상기 제 2모놀리식 다이내 상기 제 1도식 회로의 면적은 상기 제 2모놀리식 다이의 상기 제 2스캐너 최대 필드 면적의 50%~90%인 제 1모놀리식 다이.
  33. 제 32항에 있어서, 상기 제 1도식 회로는 SRAM 회로, SRAM 회로와 논리 회로의 조합, 또는 주요 기능 블록 회로인 제 1모놀리식 다이.
  34. 제 32항에 있어서, 상기 제 1도식 회로는 GPU, CPU, TPU, NPU, 및 FPGA로 이루어진 군에서 선택되는 제 1모놀리식 다이.
  35. 제 32항에 있어서, 상기 제 1스캐너 최대 필드 면적 또는 상기 제 2스캐너 최대 필드 면적은 26mm × 33mm, 또는 858mm² 이하인 제 1모놀리식 다이.
  36. 제 1모놀리식 다이에 있어서,
    SRAM 셀을 포함하는SRAM 회로 - 상기 SRAM 셀은 제 1핀 피치(fin pitch) 및 제 1접촉 폴리 피치(contacted poly pitch)를 가짐 -; 및
    표준 셀을 포함하는 논리 회로 - 상기 논리 회로는 SRAM 회로에 전기적으로 접속되고, 상기 표준 셀은 제 2핀 피치 및 제 2접촉 폴리 피치를 포함함 -;를 포함하고,
    상기 제 1접촉 폴리 피치 또는 상기 제 2접촉 폴리 피치의 값은 5nm의 기술 노드에서 45nm이하이거나,
    상기 제 1접촉 폴리 피치 또는 상기 제 2접촉 폴리 피치의 값은 7nm의 기술 노드에서 50nm이하이거나,
    상기 제 1접촉 폴리 피치 또는 상기 제 2접촉 폴리 피치의 값은 10nm의 기술 노드에서 50nm이하이거나,
    상기 제 1접촉 폴리 피치 또는 상기 제 2접촉 폴리 피치의 값은 14~16nm의 기술 노드에서 67nm 이하인 제 1모놀리식 다이.
  37. 제 1모놀리식 다이에 있어서,
    SRAM 셀을 포함하는 SRAM 회로 - 상기 SRAM 셀은 제 1핀 피치 및 제 1접촉 폴리 피치를 가짐 -; 및
    표준 셀을 포함하는 논리 회로 - 상기 논리 회로는 SRAM 회로에 전기적으로 접속되고, 상기 표준 셀은 제 2핀 피치 및 제 2접촉 폴리 피치를 포함함 -;를 포함하고,
    상기 제 1핀 피치 또는 상기 제 2핀 피치의 값은 5nm의 기술 노드에서 20nm이하이거나,
    상기 제 1핀 피치 또는 상기 제 2핀 피치의 값은7nm의 기술 노드에서 24nm이하이거나,
    상기 제 1핀 피치 또는 상기 제 2핀 피치의 값은 10nm의 기술 노드에서 32nm 이하인 제 1모놀리식 다이.
  38. 제 1모놀리식 다이에 있어서,
    SRAM 셀을 포함하는 SRAM 회로 - 상기 SRAM 셀은 제 1핀 피치, 제 1핀 폭 및 제 1접촉 폴리 피치를 가짐 -; 및
    표준 셀을 포함하는 논리 회로 - 상기 논리 회로는 상기 SRAM 회로에 전기적으로 접속되고, 상기 표준 셀은 제 2핀 피치, 제 2핀 폭, 및 제 2접촉 폴리 피치를 포함함 -;를 포함하고,
    상기 제 2핀 폭이 5nm이하이면, 상기 제 2접촉 폴리 피치의 값은 45~20nm 범위 내에 있거나,
    상기 제 2핀 폭이 7nm이하이고 5nm이상이면, 상기 제 2접촉 폴리 피치의 값은 50~28nm 범위 내에 있거나,
    상기 제 2핀 폭이 10nm이하이고 7nm이상이면, 상기 제 2접촉 폴리 피치의 값은 50~40nm 범위 내에 있거나,
    상기 제 2핀 폭이 14~16nm이면, 상기 제 2접촉 폴리 피치의 값은 67~64nm 범위 내에 있는 제 1모놀리식 다이.
  39. 칩 시스템의 메모리 아키텍처를 재구성하는 플랫폼으로서, 상기 칩 시스템은 제 1미리 결정된 용량을 갖는 제 1DRAM 메모리에 연결되는 제 1모놀리식 다이를 포함하고, 상기 제 1모놀리식 다이는 제 1논리 회로 및 제 1SRAM 메모리를 포함하는 플랫폼에 있어서,
    제 2미리 결정된 용량을 갖는 제 2DRAM 메모리에 연결되는 제 2모놀리식 다이를 포함하고, 상기 제 2모놀리식 다이는 제 2논리 회로 및 제 2SRAM 메모리를 포함하며;
    상기 제 1모놀리식 다이는 목표한 기술 노드에 기반한 스캐너 최대 필드 면적을 갖고, 상기 제 2모놀리식 다이는 상기 목표한 기술 노드에 기반한 스캐너 최대 필드 면적을 가지며;
    상기 제 1논리 회로는 상기 제 2논리 회로와 동일하고, 상기 제 1모놀리식 다이내 상기 제 1논리 회로의 면적은 상기 제 2모놀리식 다이내 상기 제 2논리 회로의 면적보다 크며;
    상기 제 1SRAM 메모리의 용량은 상기 제 2SRAM 메모리의 용량보다 작으므로, 상기 제 2DRAM 메모리의 상기 제 2미리 결정된 용량은 상기 제 1DRAM 메모리의 상기 제 1미리 결정된 용량보다 작은 플랫폼.
  40. 제 39항에 있어서, 상기 제 1논리 회로의 면적과 상기 제 1SRAM 메모리의 면적의 합은 상기 제 1모놀리식 다이의 상기 스캐너 최대 필드 면적의 적어도 80%를 점유하고, 상기 제 2논리 회로의 면적과 상기 제 2SRAM 메모리의 면적의 합은 상기 제 2모놀리식 다이의 상기 스캐너 최대 필드 면적의 적어도 80%를 점유하는 플랫폼.
  41. 제 39항에 있어서, 상기 제 2DRAM 메모리는 상기 제 2모놀리식 다이의 외부에 있는 내장형 DRAM 칩이고, 상기 제 2DRAM 메모리와 상기 제 2모놀리식 다이는 단일 패키지에 밀폐되어 있는 플랫폼.
KR1020220029992A 2021-03-10 2022-03-10 단일 반도체 다이에서 모놀리식 통합 및/또는 이기종 통합을 최적화하기 위한 통합 스케일링 및 스트레칭 플랫폼 KR20220131396A (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US202163158896P 2021-03-10 2021-03-10
US63/158,896 2021-03-10
US202163254598P 2021-10-12 2021-10-12
US63/254,598 2021-10-12
US202163276698P 2021-11-08 2021-11-08
US63/276,698 2021-11-08
US17/531,015 2021-11-19
US17/531,015 US20220293170A1 (en) 2021-03-10 2021-11-19 Integrated scaling and stretching platform for optimizing monolithic integration and/or heterogeneous integration in a single semiconductor die

Publications (1)

Publication Number Publication Date
KR20220131396A true KR20220131396A (ko) 2022-09-27

Family

ID=80682877

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220029992A KR20220131396A (ko) 2021-03-10 2022-03-10 단일 반도체 다이에서 모놀리식 통합 및/또는 이기종 통합을 최적화하기 위한 통합 스케일링 및 스트레칭 플랫폼

Country Status (6)

Country Link
US (1) US20220293170A1 (ko)
EP (2) EP4057154A1 (ko)
JP (1) JP7549765B2 (ko)
KR (1) KR20220131396A (ko)
CN (1) CN115083466A (ko)
TW (2) TWI820629B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230074402A1 (en) * 2021-08-31 2023-03-09 Invention And Collaboration Laboratory Pte. Ltd. Standard cell structure
CN115935887A (zh) * 2022-10-14 2023-04-07 上海科技大学 一种面向可伸缩多晶粒片上网络fpga架构的布局方法及应用

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001051957A (ja) * 1999-08-04 2001-02-23 Hitachi Ltd オンチップマルチプロセッサ
JP4272175B2 (ja) 2005-03-22 2009-06-03 株式会社ルネサステクノロジ 半導体装置
JP5114968B2 (ja) 2007-02-20 2013-01-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2009095998A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
US9946319B2 (en) 2012-11-20 2018-04-17 Advanced Micro Devices, Inc. Setting power-state limits based on performance coupling and thermal coupling between entities in a computing device
US9547034B2 (en) 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
US9817693B2 (en) 2014-03-14 2017-11-14 International Business Machines Corporation Coherence protocol augmentation to indicate transaction status
US9514093B2 (en) * 2014-09-26 2016-12-06 Intel Corporation Method and apparatus for stacking core and uncore dies having landing slots
JP6674085B2 (ja) * 2015-08-12 2020-04-01 富士通株式会社 演算処理装置及び演算処理装置の制御方法
US9658671B2 (en) 2015-09-28 2017-05-23 Qualcomm Incorporated Power-aware CPU power grid design
US9818651B2 (en) * 2016-03-11 2017-11-14 Globalfoundries Inc. Methods, apparatus and system for a passthrough-based architecture
JP2019518246A (ja) 2016-06-20 2019-06-27 株式会社ニコン 歪み整合のための密集ライン極紫外線リソグラフィシステム
US10229059B2 (en) 2017-03-31 2019-03-12 Intel Corporation Dynamic fill policy for a shared cache
US11644834B2 (en) 2017-11-10 2023-05-09 Nvidia Corporation Systems and methods for safe and reliable autonomous vehicles
KR102453710B1 (ko) 2018-02-12 2022-10-11 삼성전자주식회사 반도체 장치
US10789153B2 (en) 2018-04-03 2020-09-29 Xilinx, Inc. Debug controller circuit
KR20200090488A (ko) 2019-01-21 2020-07-29 삼성전자주식회사 반도체 소자 제조 방법
US10909652B2 (en) * 2019-03-15 2021-02-02 Intel Corporation Enabling product SKUs based on chiplet configurations
AU2020241262A1 (en) * 2019-03-15 2021-11-04 Intel Corporation Sparse optimizations for a matrix accelerator architecture
US11188341B2 (en) * 2019-03-26 2021-11-30 Intel Corporation System, apparatus and method for symbolic store address generation for data-parallel processor
US10673439B1 (en) * 2019-03-27 2020-06-02 Xilinx, Inc. Adaptive integrated programmable device platform
CN110546762A (zh) 2019-04-30 2019-12-06 长江存储科技有限责任公司 键合的统一半导体芯片及其制造和操作方法
JP2022532757A (ja) * 2019-05-13 2022-07-19 ボード オブ リージェンツ，ザ ユニバーシティ オブ テキサス システム ３次元ｓｒａｍアーキテクチャ及び光導波路を製造するための触媒影響化学エッチング
US11990181B2 (en) * 2021-06-22 2024-05-21 Untether Ai Corporation Low-power static random access memory

Also Published As

Publication number Publication date
TWI820629B (zh) 2023-11-01
JP7549765B2 (ja) 2024-09-12
TW202236276A (zh) 2022-09-16
CN115083466A (zh) 2022-09-20
EP4057346A3 (en) 2023-03-22
US20220293170A1 (en) 2022-09-15
EP4057346A2 (en) 2022-09-14
EP4057154A1 (en) 2022-09-14
JP2022140387A (ja) 2022-09-26
TW202403752A (zh) 2024-01-16

Similar Documents

Publication Publication Date Title
US5198683A (en) Integrated circuit memory device and structural layout thereof
US20210305130A1 (en) Integrated circuit semiconductor device including through silicon via
CN103855097A (zh) Sram单元中的接触塞及其形成方法
SG177041A1 (en) Rom cell circuit for finfet devices
JP7549765B2 (ja) 単一半導体ダイにおけるモノリシック集積および／または不均一集積の最適化のための統合スケーリングおよびストレッチングプラットフォーム
JP2002289703A (ja) 半導体記憶装置およびその製造方法
CN113594165A (zh) 半导体结构及其形成方法
US20230326519A1 (en) Sram Performance Optimization Via Transistor Width And Threshold Voltage Tuning
JP7532730B2 (ja) Ｓｒａｍセル構造
US20230200040A1 (en) Homogeneous/ heterogeneous integration system with high performance computing and high storage volume
US20230240087A1 (en) Integrated scaling and stretching platform for server processor and rack server unit
TWI843480B (zh) Sram單元
US20240349497A1 (en) Integrated circuit including read only memory (rom) cell
US20240324164A1 (en) Integrated circuit
US20240266290A1 (en) Integrated circuit including backside wiring pattern
CN112563205A (zh) 半导体装置的形成方法
JP2022140348A5 (ko)
KR20240108290A (ko) 하나의 벌크 웨이퍼에 벌크 nmos 트랜지스터와 완전 절연 pmos 트랜지스터를 갖는 cmos sram 구조
KR20240153875A (ko) 롬(rom) 셀을 포함하는 집적 회로
TW202416385A (zh) 半導體裝置及其製造方法
JP2004006850A (ja) 半導体集積回路装置の製造方法
JPH11274322A (ja) 半導体集積回路装置及びその製造方法