TW202236276A - 單片式晶粒和用於重新配置晶片系統的記憶體架構的平台 - Google Patents

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Abstract

本發明提供包括基於第一技術節點所製造的第一電路的單一個單片式晶粒。此單一個單片式晶粒的面積小於另一個單片式晶粒的面積，此另一個單片式晶粒具有基於第一技術節點所製作的第二電路，其中第一電路與第二電路相同，第一電路是SRAM電路、邏輯電路、SRAM和邏輯電路的組合或主要功能區塊電路。

Description

單片式晶粒和用於重新配置晶片系統的記憶體架構的平台
本發明是有關於一種單片式半導體晶粒(monolithic semiconductor die)，特別是有關於一種通過積體電路微縮和拉伸平台優化後的單片式半導體晶粒，它可以有效地縮小單片式半導體晶粒中靜態隨機存取記憶體(Static Random Access Memory，SRAM)電路和邏輯電路的尺寸，而不用縮小晶粒的最小特徵尺寸(minimum feature size)。
隨著資訊技術 (Information Technology，IT)系統在企業及產業(例如包括工廠、醫療保健和交通運輸等)中迅速發展。如今，系統單晶片(System on Chip，SOC)或人工智能 (Artifactual Intelligence，AI)已成為IT系統的基石，它使工廠更智能、更好地改善患者治療效果並提高自動駕駛汽車的安全性。每天來自於製造設備、感應器、機器視覺系統(machine vision systems)的數據資料總量輕易就能高達1 PB(1 petabyte)。因此，需要使用高效能運算(High Performance Computing，HPC)的系統單晶片或AI晶片來處理此類 PB級的數據資料。
一般來說，人工智能晶片可以分為圖形處理單元(Graphic Processing Unit，GPU)、現場可程式化閘陣列( Field Programmable Gate Array，FPGA)和特殊應用積體電路(application specific IC，ASIC)。最初設計採用平行運算來處理圖形應用程式的GPU開始越來越頻繁地被用於AI的訓練。其中，GPU的訓練速度和效率一般比通用的中央處理單元(CPU)大10倍至1000倍。由於FPGA 具有可相互交流的邏輯區塊，且可由工程師設計來幫助特定的演算法，因此適用於AI推理(AI inference)。由於上市的時間更快、成本更低且具靈活性，儘管FPGA存在尺寸較大、更速度較慢的和功耗較大的等缺點，FPGA仍比ASIC的設計更受歡迎。由於 FPGA 的靈活性，可以根據需要對FPGA的任何部分進行部分的程式編輯。FPGA的推理速度和效率是通用CPU的1倍至100倍。另一方面，ASIC 是直接針對電路量身定制，通常比FPGA效率更高。某些客製化的ASIC，其訓練/推理速度和效率可能是通用CPU的10倍至1000 倍。然而，ASIC不像FPGA較容易隨著AI演算法的不斷發展而進行客製化，當新的AI演算法不斷推出，ASIC會慢慢得過時。
無論是在GPU、FPGA、ASICs(或其他類似的SOC、CPU、NPU等)中，邏輯電路和SRAM電路都是兩大主要電路，其組合約佔AI晶片尺寸的90%左右。AI晶片其餘的10% 可能包括輸入/輸出銲墊電路(I/O pads circuit)。用於製造AI晶片的微縮製程/技術節點(scaling process/technology nodes)，由於可以提供更好的效率和效能，因此對於高效快速訓練AI機器而言變得越來越必要。積體電路的效能和成本的改進，主要是藉由根據摩爾定律(Moore’s Law)的微縮技術(scaling technology)來加以實現的，但是當微縮技術的技術節點(technology node 「λ」或「F」)或最小特徵尺寸從28nm降低到3nm 至5nm時，遇到了很多的技術困難，導致半導體行業在研發和資金方面的投資成本急劇增加。
例如，為了增加SRAM元件的儲存密度、降低工作電壓 (VDD)以降低待機功耗及提高良率以實現更大容量的SRAM，而對SRAM元件所進行的微縮製程已變得越來越難以實現了。將最小特徵尺寸小型化到28nm(或更低)的製程技術是一個挑戰。第1A圖係繪示 一種SRAM記憶胞(SRAM cell)的結構，其為一種六個電晶體(six-transistor，6-T) SRAM記憶胞。它是由兩個交叉耦合的反相器(inverters) (包括兩個PMOS上拉電晶體(pull-up transistors)PU-1和PU-2以及兩個NMOS下拉電晶體(pull-down transistors)PD-1和 PD-2)和兩個存取電晶體(access transistors)(NMOS通過-閘電晶體(pass-gate transistors)PG-1 和 PG-2)。高壓電壓源VDD耦接到PMOS上拉電晶體PU-1和PU-2上，而低壓電壓源VSS耦接至NMOS下拉電晶體PD-1和PD-2。當字元線(WL)致能(enable) (即選擇陣列中的一行(row)) 時，會開啟存取電晶體，並將儲存節點(Node-1/Node-2)連接到垂直方向的位元線(BL和 BL Bar)上。第1B圖係繪示SRAM記憶胞的6個電晶體之間的佈局和連接的「棒狀圖(stick diagram)」。其中，棒狀圖通常只包括主動區(垂直灰色條塊)和閘極線(水平白色條塊)。當然，還有很多觸點，一方面直接耦合到6個電晶體，另一方面耦合到字元線(WL)、位元線(BL和BL Bar)、高壓電壓源VDD、低壓電壓源VSS 等，並未被繪示出來。
當最小特徵尺寸減小時，SRAM記憶胞總面積(以λ 2或 F 2表示)會急遽增加的原因如下:傳統的6T SRAM有6個電晶體，通過多層內連線(multiple interconnections)連接，其第一內連線金屬層M1連接至閘極Gate與源極區和汲極區的擴散層(通常稱為電晶體的「擴散區」)。且有需要增加第二內連線金屬層M2和/或第三內連線金屬層M3以方便信號傳輸(例如，字元線WL和/或位元線(BL和BL Bar))。由於只需要使用第一內連線金屬層M1，然後形成由某些類型的導電材料所組成的插塞結構Via-1來連接第二內連線金屬層M2和M1，並不需要擴大晶粒的尺寸大小。其中，一個從擴散區通過接觸區Con連接到第一內連線金屬層M1所形成的垂直結構稱作「Diffusion-Con-M1」。類似地，另一種通過接觸結構將閘極連接到第一內連線金屬層M1所形成的結構可以稱作「Gate-Con-M1」。另外，如果需要由第一內連線金屬層M1通過插塞Via1連接到第二內連線金屬層M2，其所形成的連接結構稱作「M1-Via1-M2」。一種從閘極層Gate-level連接到第二內連線金屬層M2互的更複雜的內連線結構可以稱作為「Gate-Con-M1-Via1-M2」。 此外，在堆疊的內連線系統中可能還包含有「M1-Via1-M2-Via2-M3」或「M1-Via1-M2-Via2-M3-Via3-M4」等結構。然而，由於兩個存取電晶體(如第1A圖所繪示的通過-閘電晶體PG-1 和 PG-2)中的閘極和擴散區必需連接到設置在第二內連線金屬層M2或第三內連線金屬層M3中的字元線WL和/或位元線(BL 和 BL Bar)，而在傳統的SRAM結構中這樣的金屬連線必須先通過第一內連線金屬層M1。也就是說，現有技術中(state-of-the-art)SRAM結構的內連線系統不允許閘極Gate或擴散區Diffusion在不經過第一內連線金屬層M1的情況下直接連接到第二內連線金屬層M2。因此，一個連接第一內連線金屬層M1的內連線結構和另一個連接第一內連線金屬層M1的內連線結構之間所必要的空間仍將會增加晶粒的尺寸，並且在某些情況下，這樣的佈線連接方式可能會阻礙使用某些有效通道直接將第二內連線金屬層M2連接至第一內連線金屬層M1區域的意圖。此外，插塞Via1與接觸區Contact之間難以形成自對準結構(self-alignment structure)，插塞Via1與接觸區Contact分別連接到各自的內連線系統上。
另外，在傳統的6T SRAM記憶胞中，至少有一個NMOS電晶體和一個PMOS電晶體分別位於相鄰的p型摻雜基材p-substrate和n型阱區N-well之中，而這兩個區域是彼此相鄰地形成在一個緊密的鄰接區域之中，進而形成所謂 n+/p/n/p+ 寄生雙極元件(parasitic bipolar device)的寄生接面結構(parasitic junction structure)。其輪廓如第2A圖所示，從NMOS電晶體的n+ 區到p型阱區再到相鄰的n型阱區，再到PMOS電晶體的的p+區。在n+/p接面或p+/n接面上都會出現明顯的噪音(noises)，異常大的電流可能會異常地流過這個n+/p/n/p+接面，這可能會使CMOS電路的某些操作突然停止，並導致整個晶片的電路故障。這種稱為閂鎖(Latch-up)的異常現像對CMOS的操作是有害的，必須避免。一種提高閂鎖(這是CMOS的一個弱點)的免疫力的方法，是增加從n+區域到p+區域之間的距離。而增加從n+區域到p+區域之間的距離以避免閂鎖問題也會擴大SRAM記憶胞的尺寸。
即使製程特徵 (即所謂的「最小特徵尺寸」、「λ」或「F」)已微型化到 28 nm 或更低，由於上述問題，例如接觸區尺寸之間的干擾，連接字元線WL、位元線(BL和BL Bar)、高壓電壓源VDD和低壓電壓源VSS 等的金屬線佈局之間的干擾，當最小特徵尺寸減小時，SRAM記憶胞的總面積(以λ 2或 F 2表示)仍會急劇增加，如第2B圖所繪示。(引述自 J. Chang 等人，"15.1 A 5nm 135Mb SRAM in EUV and High-Mobility-Channel FinFET Technology with Metal Coupling and Charge-Sharing Write-Assist Circuitry Schemes for High-Density and Low-VMIN Applications," 2020 IEEE International Solid- State Circuits Conference - (ISSCC)，2020 年，第 238-240 頁)。
類似的情況也發生在邏輯電路的微縮過程之中。為了達到增加儲存密度、降低工作電壓 (Vdd)以降低待機功耗以及提高更大容量邏輯電路的良率等目的所進行的邏輯電路微縮變得越來越難以實現。 標準記憶胞(standard cell)是邏輯電路中經常使用的基本單元。標準記憶胞可以包括基本邏輯功能記憶胞(basic logical function cells)(例如，反相器記憶胞(inverter cell)、NOR記憶胞(NOR cell)和NAND記憶胞(NAND cell))。同樣地，即使製程特徵已微型化到 28 nm 或更低，由於接觸區尺寸之間的干擾，以及金屬線佈局之間的干擾，當最小特徵尺寸減小時，標準記憶胞的總面積(以λ 2或 F 2表示)仍會急劇增加。第3A圖係繪示一半導體公司(三星)5nm(UHD)標準記憶胞中的PMOS和NMOS電晶體之間的佈局和內連線的「棒狀圖」。棒狀圖主要繪示主動區(垂直灰色條塊)和閘極線(水平白色條塊)。在下文中，主動區可以被稱為「鰭片(fin)」。當然還有很多觸點，一方面直接耦合到6個電晶體，另一方面耦合到字元線(WL)、位元線(BL和BL Bar)、高壓電壓源VDD、低壓電壓源VSS(和接地線GND)等，並未被繪示出來。特別是，每個電晶體包括兩個主動區或鰭片(由水平較深的灰色條塊所標記)以形成電晶體的通道，使得W/L比可以保持在可接受的範圍內。
反相器記憶胞(的面積大小等於X×Y，其中X=2×Cpp，Y=Cell_Height (記憶胞高度)，Cpp為多晶矽接觸區之間的間距 (Contacted Poly Pitch，Cpp)。值得注意的是，標準記憶胞的PMOS/NMOS並沒有使用一些主動區或鰭片(由水平淺灰色條塊所標記的，稱為「虛擬鰭片(dummy fins)」)，其潛在原因可能與PMOS和NMOS之間的閂鎖問題有關。因此，第3A圖中 PMOS和NMOS之間的閂鎖距離是3×Fp。其中Fp是鰭片之間的間距。 根據可用的數據，三星5nm(UHD)標準記憶胞中其 Cpp (為54nm) 和 Cell_Height (216 nm)，通過X×Y計算，記憶胞面積等於 23328nm 2(或 933.12λ 2，其中 Lambda (λ) 是最小特徵尺寸為 5nm)。第3B圖係繪示三星5nm(UHD)標準記憶胞及其尺寸。如第3B圖所繪示，PMOS與NMOS的閂鎖距離為15λ，Cpp為10.8λ，記憶胞高度為43.2λ。
第3C圖係繪示三個代工廠的面積尺寸(2Cpp×Cell_Height) v.不同製程技術節點的微縮趨勢圖。隨著技術節點的縮小(例如，從22nm下降到5nm)，很明顯，傳統以λ 2為單位的標準記憶胞面積尺寸(2Cpp×Cell_Height)急劇增加。在傳統的標準記憶胞中，技術節點越小，λ 2的面積越大。無論是在SRAM還是邏輯電路中，λ 2的急劇增加。這可能是因為，閘極接觸/源極接觸/汲極接觸的尺寸難以隨著λ的減小按比例縮小，PMOS和 NMOS之間的閂鎖距離以及金屬層中的干擾等難以隨著λ的減小按比例縮小的緣故。
換個角度看，任何SOC、AI、網路處理單元(Network Processing Unit，NPU)、GPU、CPU、FPGA等，目前都在採用單片式積體電路的方式，盡可能多地放置更多的電路。但是，如第4A圖所繪示。最大化每個單片式晶粒的晶粒面積將受到微影步進器步進式曝光機(lithography steppers)的最大光罩尺寸(maximum reticle size)的限制，礙於當前最新微影曝光工具的限制而難以再進一步擴展。例如，如第4B圖所繪示，使用當前最新的i193和EUV微影步進式曝光機的最大光罩尺寸掩模版尺寸，單式SOC晶粒的掃描儀最大場面積 (Scanner Maximum Field Area，SMFA)為26 mm×33 mm，或858 mm² (參見https://en.wikichip.org/wiki/mask)。但是，對於AI而言，高端消費者的GPU似乎在500 mm²至600 mm²之間運作。因此，在SMFA的限制內，要在單片式晶粒上製作出兩個或多個主功能區塊(major function blocks)(例如GPU 和 FPGA)變得越來越困難或者甚至是不可能。此外，由於最廣泛使用的6個電晶體的CMOS SRAM記憶胞尺寸非常大，因此這也足以為這兩個主功能區塊增加eSRAM尺寸。此外，外部DRAM的容量需要擴展，但分立的堆疊式封裝 (Package on Package，PoP)(例如，SoC晶片整合HBM(HBM to SOC)) 或 POD(Package DRAM on SOC Die)仍因較差的晶粒-晶片(die-to-chip)或封裝-晶片(package-to-chip)的信號內連線，而受到限制而難以實現想要的效能。
因此，有需要為單一半導體晶粒提供一種優化的單片式和/或異構整合電路結構，即使不縮小技術節點或最小特徵尺寸λ，在SMFA的限制下，仍可優化單片式SOC晶粒中標準單元/SRAM單元的尺寸，解決習知技術所面臨的問題，使功能更強大更高效的SOC或AI單晶片在不久的將來可能實現。
本發明的一實施例提供一種第一單片式晶粒，此第一單片式晶粒包括：基於第一技術節點所製造的第一電路。 其中，第一單片式晶粒的晶粒面積小於第二單片式晶粒的晶粒面積，此第二單片式晶粒具有基於第一技術節點所製作的第二電路。第一電路與第二電路相同；第一電路為SRAM電路、邏輯電路、SRAM與邏輯電路的組合或主功能區塊電路。
根據本發明的另一方面，第二電路佔據第二單片式晶粒20%至90%之間的晶粒面積。
根據本發明的另一方面，第一電路在第一單片式晶粒中佔據Y nm 2，第二電路在第二單片式晶粒中佔據X nm 2，且X＞Y。
根據本發明的另一方面，Y介於X的20%至90%之間。
本發明的另一實施例提供一種第一單片式晶粒，此第一單片式晶粒包括：形成在第一片式晶粒中的第一電路；以及形成在第一單片式晶粒中的第二電路；其中第一單片式晶粒具有第一掃描器最大場面積，且第一電路佔據第一掃描器最大場面積的第一部分；第二電路佔據第一掃描器最大場面積的第二部分。其中，第一單片式晶粒的掃描儀最大場面積與第二單片式晶粒的第二掃描儀最大場面積相同，第二單片式晶粒具有第一電路，且位於第二單片式晶粒中的第一電路的面積介於第二單片式晶粒的第二掃描器最大場面積的50%至90%之間。
根據本發明的另一方面，第一電路為SRAM電路、SRAM電路與邏輯電路的組合或主功能區塊電路。
根據本發明的另一方面，第一電路係選自由圖形處理單元(Graphic Processing Unit，GPU)、中央處理單元(Central Processing Unit， CPU)、張量處理單元(Tensor Processing Unit，TPU) 、網路處理單元(Network Processing Unit，NPU)張量處理單元(Tensor Processing Unit，TPU) 和現場可程式化閘陣列( Field Programmable Gate Array，FPGA)和特殊應用積體電路(application specific IC，ASIC)所組成的一族群。
根據本發明的另一方面，第一掃描儀最大場面積或第二掃描儀最大場面積不大於26 mm×33 mm或858mm 2。
本發明的又一實施例提供一種第一單片式晶粒，此第一單片式晶粒包括：基於第一技術節點執行預定製程步驟所製作的第一電路；其中，第一單片式晶粒的晶粒面積小於第二單片式晶粒的晶粒面積。其中，第二單片式晶粒具有基於第一技術節點，無需執行該製程步驟所製作而成的第二電路。
根據本發明的另一方面，第一電路與第二電路相同。
根據本發明的另一方面，第二電路佔據第二單片式晶粒20%至90%之間的晶粒面積。
根據本發明的另一方面，第一電路在第一單片式晶粒中佔據Y nm 2，第二電路在第二單片式晶粒中佔據X nm 2，且X＞Y。
根據本發明的另一方面，Y介於X的20%至90%之間。
根據本發明的另一方面，第一電路為SRAM電路、邏輯電路、SRAM與邏輯電路的組合或主功能區塊電路。
本發明的再一實施例提供一種單片式晶粒，該單片式晶粒包括：形成於單片式晶粒中的第一處理單元電路以及形成於單片式晶粒中的第二處理單元電路。其中，此第一處理單元電路具有多個第一邏輯核心電路，且每一個第一邏輯核心對應一個第一快取記憶體(cache memory)。其中此第二處理單元電路具有多個第二邏輯核心電路，每一個第二邏輯核心電路對應一個第二快取記憶體。其中，單片式晶粒的掃描儀最大場面積係由特定技術節點所定義。
根據本發明的另一方面，單片式晶粒的掃描儀最大場面積不大於26 mm×33 mm或858mm 2 。
根據本發明的另一方面，第一處理單元電路所執行的主要功能不同於第二處理單元電路所執行的主要功能。
根據本發明的另一方面，第一處理單元電路或第二處理單元電路選自於由GPU、CPU、TPU、NPU和FPGA所組成的一族群。
根據本發明的另一方面，單片式晶粒更包括第三快取記憶體，其中在單片式晶粒的操作期間，第一處理單元電路和第二處理單元電路可利用第三快取記憶體。
根據本發明的另一方面，第一快取記憶體、第二快取記憶體和第三快取記憶體係由SRAM所製成。
本發明的又另一實施例提供一種單片式晶粒，此單片式晶粒包括：形成於單片式晶粒中的第一處理單元電路以及形成於單片式晶粒中的第二處理單元電路。第一處理單元電路具有多個第一邏輯核心電路，且每一個第一邏輯核心對應一個第一快取記憶體。第二處理單元電路具有多個第二邏輯核心電路，每一個第二邏輯核心電路對應一個第二快取記憶體。 其中，第一處理單元電路所執行的主要功能不同於第二處理單元電路所執行的主要功能。
根據本發明的另一方面，第一處理單元電路或第二處理單元電路選自於由GPU、CPU、TPU、NPU和FPGA所組成的一族群。
根據本發明的另一方面，單片式晶粒更包括第三快取記憶體，其中在單片式晶粒的操作期間，第一處理單元電路和第二處理單元電路共享和利用第三快取記憶體。
本發明的又再一實施例提供了一種單片式晶粒，此單片式晶粒包括：形成於單片式晶粒中的第一處理單元電路，此第一處理單元電路具有多個第一邏輯核心電路，以及每一個第一邏輯核心對應一個低階快取記憶體(low level cache memory)；第一處理單元電路使用一個高階快取記憶體(high level cache memory)；其中，所有低階快取記憶體的記憶容量與高階快取記憶體的記憶容量之和至少為64MB。
根據本發明的另一方面，單片式晶粒的掃描儀最大場面積係由用於製程技術節點的微影曝光工具所定義。
根據本發明的另一方面，單片式晶粒的掃描儀最大場面積不大於26 mm×33 mm或858mm 2 。
根據本發明的另一方面，低階快取記憶體包括L1快取和L2快取，L2快取的容量大於L1快取的容量。
根據本發明的另一方面，高階快取記憶體包括被多個第一邏輯核心電路所共享和使用的L3快取。
根據本發明的另一方面，單片式晶粒還包括形成在單片式晶粒中的第二處理單元電路，第二處理單元電路具有多個第二邏輯核心電路，每一個第二邏輯核心電路對應一個第二快取記憶體； 其中，高階快取記憶體包括由第一處理單元電路和第二處理單元電路共享和使用的L4快取。
根據本發明的另一方面，第一處理單元電路和第二處理單元電路係根據模式暫存器(mode register)的設定來共享和使用L4快取。
本發明的又再一實施例提供一種具有一組CMOS電路的單片式晶粒的製造方法，此製造方法包括下述步驟:以傳統技術節點(conventional technology node)為基準，進行第一組步驟重新定義單片式晶粒的CMOS電路組中多個電晶體的尺寸；並且以傳統技術節點為基準，執行第二組步驟以將多個電晶體互連到單片式晶粒中的其他金屬層。其中，藉由第一組步驟和第二組步驟所製作的單片式晶粒的新尺寸小於以傳統技術節點為基準，且無須執行 第一組步驟和第二組步驟所製作而成，具有相同CMOS電路的另一個單片式晶粒的原始尺寸。
根據本發明的另一方面，由第一組步驟和第二組步驟所製成的單片式晶粒的新尺寸小於另一個單片式晶粒的原始尺寸的50%。
根據本發明的另一方面，當傳統技術節點是 5nm時，由第一組步驟和第二組步驟所製成的單片式晶粒的新尺寸小於另一個單片式晶粒的原始尺寸的35%。
本發明的又一實施例是提供一種單片式晶粒的製造方法，此種單片式晶粒具有由傳統技術節點所定義的掃描儀最大場面積。此製造方法包括下述步驟: 在現有技術節點的基礎上，進行第一組步驟，重新定義單片式晶粒中多個電晶體的尺寸；以及以傳統技術節為基準執行第二組步驟，藉以將多個電晶體互連到此單片式晶粒中的其他金屬層；其中，採用第一組步驟和第二組步驟所製作而成的單片式晶粒中SRAM的體積，大於以傳統技術節點為基準，且未採用第一組步驟和第二組步驟所製作而成的單片式晶粒中SRAM的體積。
根據本發明的另一方面，採用現有技術節點所定義之具有掃描儀最大場面積的單片式晶粒具有第一處理單元電路和第二處理單元電路，由第一處理單元電路所執行的主要功能不同於由第二處理單元電路所執行的主要功能。
本發明的又一個實施例是提供一種用於重新配置晶片系統的記憶體架構的平台，其中此晶片系統包括要被連接到第一DRAM記憶體，且具有第一預定體積的第一單片式晶粒。此第一單片式晶粒包括第一邏輯電路和第一SRAM記憶體。此平台包括要被連接到第二DRAM記憶體，且具有第二預定體積的第二單片式晶粒。其中第二單片式晶粒包括第二邏輯電路和第二SRAM記憶體。其中，第一單片式晶粒具有以一個目標技術節點(targeted technology node)為基準的掃描儀最大場面積，且第二單片式晶粒具有以目標技術節點為基準的掃描儀最大場面積；其中，第一邏輯電路與第二邏輯電路相同，且位於第一單片式晶粒中之第一邏輯電路的面積大於位於第二單片式晶粒中之第二邏輯電路的面積。 其中，第一SRAM記憶體的體積小於第二SRAM記憶體的體積，使得第二DRAM記憶體的第二預設體積小於第一DRAM記憶體的第一預設體積。
根據本發明的另一方面，第二DRAM記憶體位於第二單片式晶粒外部，第二DRAM記憶體和第二單片式晶粒封裝在單一個封裝結構之中。此外，第二DRAM記憶體是一種嵌入式DRAM晶片。此外，第一DRAM記憶體位於第一單片式晶粒外部，第一DRAM記憶體和第一單片式晶粒被封裝在另一個單一封裝結構之中。 而且，第一DRAM記憶體是一種嵌入式DRAM晶片。
根據本發明的另一方面，第一邏輯電路的面積和第一SRAM記憶體的面積之和占據第一單片式晶粒的掃描儀最大場面積的至少80%至90%，並且第二邏輯電路的面積與第二SRAM記憶體的面積之和佔第二單片式晶粒的掃描儀最大場面積的至少80%至90%。 其中，第二DRAM記憶體是一種位於第二單片式晶粒外部的嵌入式DRAM晶片，並且第二DRAM記憶體和第二單片式晶粒被封裝在單一個封裝結構之中。
本發明的技術優勢和精神可以通過以下所述內容並配合所附圖式來理解。在閱讀各種附圖和附圖中所示的較佳實施例的詳細描說明之後，本領域中具有通常知識者當能對本說明書之上述及其他方面有更佳的瞭解。
如前所述，在目前傳統的SRAM記憶胞或邏輯記憶胞中，即便最小特徵尺寸或技術節點已微縮到28nm或更小，電晶體的尺寸也無法按比例縮小。以下所述的「技術節點」一詞是指代工廠所公佈的具體半導體製程技術(例如，台積電所公佈的N5、N7)，或第三方所公佈的相關數據(例如參照wikichip, https://en.wikichip.org/)。不同的技術節點通常意味著不同的電路世代和架構。通常，技術節點越小意味著特徵尺寸越小，從而生產出更快、更節能及更小的電晶體。「最小特徵尺寸」一詞是 「技術節點」的同義詞。「多晶矽接觸區之間的間距(contacted poly pitch 或 Cpp)」和「鰭片間距(Fin pitch)」二詞的在半導體產業中已有明確的定義。「鰭寬(Fin width) 一詞」是指鰭式場效電晶體(FinFet)或三閘極電晶體的鰭結構的底部寬度。
首先，本發明公開一種微型電晶體結構，此種微型電晶體的源極、汲極和閘極的線性尺寸被精確控制，線性尺寸可以小至最小特徵尺寸(λ)。因此，當兩個相鄰的電晶體通過汲極/源極連接在一起時，兩個相鄰電晶體的閘極邊緣之間的距離可以小到2λ。另外，源極、汲極和閘極的接觸孔的線性尺寸可以小於λ，例如0.6λ至0.8λ。
第5圖是根據本發明的一實施例所繪示的一種小型化金屬氧化物半導體場效電晶體(mMOSFET)100的結構俯視圖。如第5圖圖5所示，小型化金屬氧化物半導體場效電晶體100包括：(1)閘極結構111，其具有一個閘極長度G(L)和一個閘極寬度G(W)，(2) 源極113，位於閘極結構111的左側，具有一個源極長度S(L) 和一個源極寬度S(W)，源極長度S(L)為從閘極結構111的邊緣到隔離區105的邊緣的線性尺寸，(3)汲極117，位於閘極結構111的右手側，具有一個汲極長度D(L)和一個汲極寬度D(W)，汲極長度D(L)是從閘極結構111的邊緣到隔離區105的邊緣的線性尺寸，(4)接觸孔119，藉由自對準技術(self-alignment technology)形成於源極103的中心處，具有分別標記為C-S(L)和C-S(W)的一個開口長度和一個開口寬度，以及(5)接觸孔121，藉由自對準技術形成於汲極117的中心處，具有分別標記為C-D(L)和C-D(W)的一個開口長度和一個開口寬度。其中，閘極長度G(L)、汲極長度D(L)和源極長度S(L)可以被精確地控制到微縮至最小特徵尺寸λ。此外，標記為C-S(L)和C-S(W)的開口長度和開口寬度或標記為D-S(L)和D-S(W)的開口長度和開口寬度可以小於λ，例如介於0.6λ至 0.8λ之間。
以下簡要描述mMOSFET 100的製程步驟。mMOSFET 100的結構及其製程步驟詳細描述在2020 年12月31日提交申請編號為17/138,918的美國專利申請案，標題為：「MINIATURIZED TRANSISTOR STRUCTURE WITH CONTROLLED DIMENSIONS OF SOURCE/DRAIN AND CONTACT-OPENING AND RELATED MANUFACTURE METHOD」。編號17/138,918美國專利申請案的全部內容，將藉由引用併入的方式全文收載於本說明書之中。
如第6圖所示。在基材112上形成墊氧化物層302，並於基材112上方沉積氮化矽襯墊層304。定義出mMOSFET 100的主動區，並去除了主動區之外的其他部分矽材料，以建構出溝槽結構。在溝槽結構中沉積oxide-1層被並將其回蝕刻以在矽基材的原始水平表面(Original horizontal surface of the silicon substrate，以下簡稱HSS)下方形成淺溝隔離結構(STI-oxide1)306。
去除墊氧化物層302和氮化矽襯墊層304，並在HSS上方形成介電隔離結構402。 然後，在HSS上方沉積閘極層602和氮化矽層604，並蝕刻閘極層602和氮化矽層604以形成mMOSFET 100的真閘極(TG)和虛擬屏蔽閘極(DSG)。其中，虛擬屏蔽閘極(DSG)到真閘極(TG)具有所需的直線距離，如第7圖所繪示。在第7圖中，真閘極(TG)的長度為λ，虛擬屏蔽閘極(DSG)的長度也為λ，真閘極(TG)與虛擬屏蔽閘極(DSG)的邊緣距離也為λ。 當然，出於元件的弛豫(relaxation)目的，這些長度和距離可以根據需要大於 λ。
然後，沉積旋塗介電材料702，然後對旋塗介電材料702進行回蝕。藉由微影罩幕技術形成設計良好的閘極罩幕層802，如第8圖所繪示。 之後，利用各非等向性蝕刻技術移除位於虛擬屏蔽閘極(DSG)上方的氮化矽層604，然後移除虛擬屏蔽閘極(DSG)、對應於虛擬屏蔽閘極(DSG)的一部分介電隔離結構402以及對應於虛擬屏蔽閘極(DSG)的p型基材112，如第9圖所繪示。
再移除閘極罩幕層802，蝕刻旋塗介電材料702，並沉積第二矽氧化物淺溝隔離結構(STI-oxide-2) 1002，然後進行回蝕，如第10圖所繪示。 然後，沉積並回蝕oxide-3層以形成第三矽氧化物間隙壁(oxide-3 spacer) 1502，在p型基材112中形成輕摻雜汲極區(LDD)1504，沉積並回蝕氮化矽層以形成氮化矽間隙壁1506，並去除介電絕緣體402，如圖11所示。
之後，利用選擇性磊晶生長(SEG)技術來生長本徵矽電極1602，如第12圖16所繪示。 1然後沉積並回蝕第三化學氣相沉積矽氧化物淺溝隔離結構(CVD-STI-oxide-3)1702，移除本徵矽電極1602，形成mMOSFET 100的源極區(n+source)1704和汲極區(n+drain)1706，如第13圖所繪示。由於源極區(n+source)1704和汲極區(n+drain)1706形成在真閘極(TG)和CVD-STI-oxide3層1702之間，其位置最初被虛擬屏蔽閘極(DSG)所佔據 ，因此，源極區(n+source)1704(或汲極區(n+drain)1706)的長度和寬度與λ一樣小。源極區(n+source)1704(或汲極區(n+drain)1706)的開口可以小於λ，例如0.8λ。 如果再另外形成矽氧化物間隙壁1802，則這些開口可以被縮小，如第14圖所繪示。
另外，新的小型化電晶體使第一內連線金屬層(Ml層)藉由自對準的小型化接觸結構直接連至閘極、源極和/或汲極區域，而不使用傳統的接觸-通孔-罩幕(contact-hole-opening mask)和/或第零層金屬轉接層(Metal-0)連接至第一內連線金屬層。如第13圖所繪示，沉積一層旋塗介電材料1901以填充基材上的空隙，包括位於源極區(n+源極)1704(或汲極區(n+汲極)1706)的開口。 然後採用化學機械研磨CMP對表面進行平坦化，如第15A圖所繪示。 第15B圖是第15A圖的俯視圖，並繪示出多個水平方向上的指狀結構。
再使用預先設計的罩幕形成光阻層 1902，使第15B圖中沿著X 軸的條紋圖案具有長度為GROC(L)的單獨空間，用以沿著第15B圖中的Y軸暴露出閘極延伸區，結果如第16圖的俯視圖所繪示。最激進的設計規則為GROC(L)=λ，如第16圖所繪示。然後使用非等向性蝕刻技術移除位於暴露於外的閘極延伸區內的氮化矽覆蓋層(Nitride-cap layer)，進而將導電的金屬閘極層暴露出來 (如第17圖所繪示)。
此後，移除光阻層1902，然後移除旋塗介電材料層1901，使位於源極區1704和汲極區1706頂部的開口區再次暴露出來。然後沉積一層具有預設厚度的矽氧化物 1904，然後利用非向性蝕刻技術在源極區1704和汲極區1706的開口區以及暴露的閘極延伸區1903的四個側壁上形成側壁。因此，在暴露的閘極延伸區、源極區1704和汲極區1706中分別形成自然堆積的接觸孔開口。第18A圖係繪示電晶體結構的結構剖面圖。第18B圖為第18A圖所示電晶體結構的俯視圖。位於暴露的閘極延伸區1903中開口的垂直長度CRMG(L)小於長度GROC(L)，其中長度GROC(L)可以是λ。
最後，形成一層具有預設厚度的第一內連線金屬層 1905，以填充所有的接觸開口，並根據晶圓表面的形貌形成光滑的水平表面。然後使用微影罩幕技術分別在這些接觸孔開口之間形成連接線，以實現必要的第一內連線金屬層的內連線網路，如第19A圖1所繪示。第19B圖是第19A圖1所繪示之 mMOSFET 的俯視圖。其中第一內連線金屬層完全實現了接觸-填充(contact-filling)和插塞-連接(plug-connection)至閘極和源極/汲極的功能，並且實現以直接內連線(direct interconnection function)連接所有電晶體的功能任務。無需使用昂貴且控制非常嚴格的傳統接觸-通孔-罩幕，也無需進行後續非常困難接觸-通孔的開口鑽孔步驟。尤其是當電晶體的水平幾何尺寸進一步微縮至小數十億倍時，這會是最困難的挑戰。此外，它免除了在接觸-通孔-開口中製作金屬插塞以及後續的化學機械研磨步驟，即能實現原本需要由復雜積體電路加工步驟完成的金屬栓柱(例如，原本需要匯聚尖端科技方能建構的第零層金屬轉接層)。
此外，傳統的SRAM記憶胞或標準記憶胞可能不允許閘極 Gate 或擴散區 Diffusion在不經過第一內連線金屬層M1的情況下直接連接到第二內連線金屬層M2(或者不允許第一內連線金屬層M1不經過第二內連線金屬層M2結構的情況下直接連接到第三內連線金屬層M3，或者是第一內連線金屬層M1不經過M2至Mx等內連線結構的情況下直接連接到第x內連線金屬層Mx)。本發明揭露了一種新的內連線結構，其閘極或擴散區(源極/汲極)區以自對準的方式，藉由一個由Contact-A和Via1-A所組成的垂直導電插塞，沒有經過第一內連線金屬層M1的過渡連接，直接連接到第二內連線金屬層M2，而Contact-A和Via1-A分別是在製作接觸區Contact和插塞Via1的階段，在同一晶粒的其他位置上形成。如此，第一內連線金屬層M1與另一個內連線金屬層之間的必要空間，以及內連線中的佈線阻礙問題將會減少。下面簡要介紹此種新的內連線結構，其中閘極Gate和擴散區Diffusion是以自對準的方式直接連接到第二內連線金屬層M2而沒有經過第一內連線金屬層M1的過渡連接。
第20A圖至第20C圖係繪示電晶體製程中在閘極延伸區和擴散區頂部形成多個開孔的製程階段的結構剖面和俯視圖。其中，第20A圖是電晶體製程結構的俯視圖。第20B圖和第20C圖分別是沿著第20A圖中的切線C1B1和C1B2所繪示的電晶體製程結構剖面圖。如第20B圖和第20C圖所繪示，電晶體結構100是由淺溝隔離結構(STI)105所形成和定義。電晶體結構100具有閘極端102、位於閘極端102下方的電晶體通道區103和源極/汲極區104。閘極端102包括閘極介電層102a、形成於閘極介電層102a上方的閘極導電層102b以及形成於閘極導電層102b上方的矽質區(或晶種區(seed region))102c。矽質區102c可由多晶矽或非晶矽所製成。閘極端102還包括位於矽質區102c頂部之上的覆蓋層(例如氮化矽層)，並且還包括位於閘極介電層102a、閘極導電層102b和矽質區102c之側壁上的至少一個間隙壁(例如，包括氮化矽間隙壁102s1和熱氧化矽間隙壁102s2)。第一介電層120形成於半導體基材101上，至少覆蓋電晶體結構100的主動區。其中，主動區包括閘極端102和源極/汲極區104以及STI 105。
複數個開孔(例如開孔107a和107b形成在第一介電層120中，藉以將矽質區102c和源極/汲極區104的頂部暴露於外。在一些實施例中，開孔107a和107b是藉由微影蝕刻製程移除一部分第一介電層120所形成，藉以將矽質區102c和源極/汲極區104的矽質區域暴露於外。在一實施例中，開孔107a和107b中的每一者的尺寸，可以等於最小特徵尺寸(例如，元件10的電晶體結構100的臨界尺寸)。當然，開孔107a和107b的尺寸可以大於最小特徵尺寸。開孔107a和107b的底部(即暴露於外的頂部11和12)分別由具有多晶/非晶矽或具有高導電的重摻雜矽晶 (crystalline silicon)材料所製成。閘極端暴露在外的矽質區102c和源極/汲極端暴露於外的矽質區，可以用來作為後續進行選擇性磊晶生長技術(SEG)以生長柱狀體 (pillars)的晶種區。
然後請參照第21A圖至第21C圖，採用選擇性磊晶生長技術SEG在暴露於外的頂部11和12的基礎上生長出重摻雜的導電矽插塞(或導電柱狀體)，以形成第一導電柱部分131a和第三導電柱部分131b。然後在第一介電層120上方形成第一子介電層(dielectric sub-layer)140，以使第一子介電層140的頂表面140s與第一導電柱部分131a和第三導電柱部分131b的頂表面基本共面。第一導電柱部分131a和第三導電柱部分131b的「暴露於外的頭部」(或暴露於外的頂表面)可以用為後續再次進行選擇性磊晶生長SEG製程時的晶種層。另外，第一導電柱部分131a和第三導電柱部分131b上部都具有晶種區或晶種柱，該晶種區或晶種柱可用於後續選擇性磊晶生長，作為晶種層。 隨後，通過第二次選擇性外磊晶生長在第一導電柱部分131a上形成第二導電柱部分132a；在第三導電柱部分131b上形成第四導電柱部分132b。第21A圖係根據本發明的一個實施例繪示在第一導電柱部分131a和第三導電柱部分131b上分別形成第二導電柱部分132a和第四導電柱部分132b之後的結構俯視圖。第21B圖是沿著第21A圖所示的切線C1E1所繪示的結構剖面圖。第21C圖是沿著第21A圖所示的切線C1E2所繪示的結構剖面圖。
接著，如第22A圖至第22C圖所繪示，可以在第一子介電層140的頂面140s上沉積第一導電層150，例如銅(Cu)、鋁(Al)、鎢(W)或其他合適的導電材料。然後在第一導電層150上沉積第二子介電層160。將第一導電層150和第二子介電層160圖案化，藉以定義中空開口109，其中第一導電柱130A穿過中空開口109而不與第一導電層150和第二子介電層160接觸。
然後，如第23A圖至第23C圖所繪示，沉積上方介電層170以覆蓋第二子介電層160和第一子介電層140以填充中空開口109。上方介電層170的頂面170s低於第一導電柱130A(包括第一導電柱部分131a和第二導電柱部分132a) 和第二導電柱130B(包括第三導電柱部分131b和第四導電柱部分132b)的頂面130t。然後在上方介電層170的上方形成上方導電層180；其中第一導電柱130A連接到上方導電層180但與第一導電層150斷開。第23A圖係根據本說明書的一個實施例繪示在上方介電層170上方形成上方導電層180之後的結構俯視圖。第23B圖是沿著第23A圖所示的切線C1H1所繪示的結構剖面圖。第23C圖是沿著第23A圖所示的切線C1H2所繪示的結構剖面圖。
如上所述，閘極端暴露於外的矽質區102c和源極/汲極端暴露於外的矽質區中的每一者都具有晶種區，可用於後續的選擇性磊晶生長(SEG)，以晶種區為基礎生長出導電柱狀體。此外，第一柱狀體部分131a與第三柱狀體部分131b的上方部分也具有晶種或晶種柱，該晶種或晶種柱也可用於後續的選擇性磊晶生長步驟。應用本發明的上述實施例，只要在導電端的上部配置有用來進行選擇性磊晶生長步驟的晶種部分或晶種柱，即可以自對準的方式，藉由一個垂直的導電或導體插塞，將第一內連線金屬層M1或導電層(一種導電端)直接連接到第X內連線金屬層MX互連層(而不連接到內連線金屬層M2、M3、..MX)。其中，晶種部分或晶種柱並不限定為限於矽質材料，任何可以被配置來作為後續進行的選擇性磊晶生長步驟的晶種材料，都未脫離本發明的精神範圍。
導電柱可以是金屬導電柱，也可以是由金屬導電柱和其上部的晶種部分或晶種柱所構成的複合導體柱。如第24A圖至第24C圖所繪示，如第23A圖至第23C圖中所繪示的高摻雜N+多晶矽柱131a、132a、131b、132b結構可以被移除，再由鎢柱330w、氮化鈦(TiN)層330n和高摻雜矽柱來代替。如第24B圖和第24C圖中所繪示，第一導電柱包括金屬柱部分330A(包括鎢柱330w和氮化鈦層330n)和高摻雜矽柱410a，第二導電柱包括金屬柱部分330B(包括鎢柱330w和氮化鈦層330n)和高摻雜矽柱410b。高摻雜矽柱410a和410b是金屬導電柱的晶種區或晶種柱。其中金屬導電柱是配置來形後續的金屬內連線的。例如請參照第24B圖和第24C圖，第一導電層450形成在第一子介電層240上方，並且電連接到高摻雜矽柱410a和410b。其中，高摻雜矽柱410a和410b是導體柱的晶種區或晶種柱，配置來讓後續進行的選擇性磊晶生長SEG製程在其上生長出另一個矽柱。在本實施例中，第24A圖是俯視圖。第24B 圖是沿第24A圖的切線C4B1所繪示的結構剖面圖。第24C圖是沿第24A圖的切線C4B2所繪示的結構剖面圖。採用這種方式，導電柱可以包括鎢柱和第一高摻雜矽柱，意即是導電柱在其上部具有種晶區或種晶柱。
導電柱可以在其上部具有晶種區或晶種柱，由於高摻雜矽柱410a和410b是導電柱的晶種區或晶種柱，其係配置來在後續進行的選擇性磊晶生長SEG製程中生長出另一個矽柱，因此可以實現了無限延伸的接觸結構。如第24D圖至第24F圖所繪示，即使當金屬導電層(例如，第一子金屬層550a或第二子金屬層550b)的寬度與下方接觸插塞的寬度相同(可以小至最小特徵尺寸)，因為微影罩幕的錯位容差導致金屬導電層550a或550b不能完全覆蓋接觸結構(如第24D圖至第24F圖所繪示)，仍不必擔心金屬導電層和接觸結構之間因為接觸面積不足而可能導致電阻過高的問題。本發明是進一步使用選擇性磊晶生長SEG來生長出額外的高摻雜矽材料(側柱520)以附著於金屬導電層550a和550b的立壁上。在本實施例中，第24D圖是俯視圖。第24E圖是沿著第24D圖的切線C51所繪示的結構剖面圖。第24F圖是沿著第24D圖的切線C52所繪示的結構剖面圖。
此外，本發明公開了一種新的CMOS結構，其中 NMOS和PMOS電晶體的源極區和汲極區的n+區和p+區分別由絕緣體完全隔離，這樣的絕緣體不僅可以增加對閂鎖問題的抵抗力， 同時也增加載子進入矽基材的隔離距離，藉以分離NMOS和PMOS電晶體中的接面，從而可以縮小接面與接面之間的表面距離(例如3λ)，因此可以減小SRAM記憶胞或標準記憶胞的尺寸。以下要介紹一種新型的CMOS結構，其中NMOS和PMOS電晶體源極區和汲極區的n+區和p+區分別被絕緣體所完全隔離。這種PMOS和MNOS的新組合結構詳述於 2021年5月12日所提交，編號為17/318,097的美國專利申請案，標題為「COMPLEMENTARY MOSFET STRUCTURE WITH LOCALIZED ISOLATIONS IN SILICON SUBSTRATE TO REDUCE LEAKAGES AND PREVENT LATCH-UP」。編號17/318,097美國專利申請案的全部內容，將藉由引用併入的方式全文收載於本說明書之中。
請參照第25A圖和第25B圖。第25A圖係繪示PMOS電晶體52的結構剖面圖，第25B圖係繪示NPMOS電晶體51的結構剖面圖。閘極結構33包括閘極介電層331和閘極導電層332(例如，閘極金屬)，形成在半導體基材(例如矽基材)的水平表面或原始表面之上。 介電覆蓋層333(例如，矽氧化物層和氮化矽層二者的複合物層)在閘極導電層332上方。此外，包括矽氧化物層341和氮化矽層342的複合物間隙壁34可用於覆蓋在閘極結構33的側壁上。在矽基材中形成溝槽，並且使全部或至少部分的源極區35和汲極區36分別位於對應的溝槽之中。PMOS電晶體32中的源極(或汲極)區可以包括P+區或其他合適的摻雜分佈區(例如從P-到P+逐漸或階段改變的摻雜區)。 此外，有一個局部隔離結構48(例如，氮化矽或其他high-k介電材料)位於一個溝槽之中並位於源極區的下方，而另一個局部隔離結構48位於另一溝槽之中並位於汲極區的下方。這種局部隔離結構48在矽基材的水平矽表面(horizontal silicon surface，HSS)下方，並且可以稱之為矽基材中的局部隔離結構(localized isolation into silicon substrate ，LISS)48。LISS 48可以是一種厚氮化矽層或介電層的複合物。例如，局部隔離結構或LISS 48可以包括複合局部隔離結構，其包括覆蓋於溝槽的至少一部分側壁上的一個矽氧化物層(稱為Oxide-3V層481)和覆蓋在溝槽的至少一部分底部的另一個矽氧化物層(Oxide-3B層482)。Oxide-3V層481和Oxide-3B層482可以藉由熱氧化製程來形成。複合局部隔離結構48還包括氮化矽層483(稱為Nitride-3)，其位於Oxide-3B層482之上並與Oxide-3V層481接觸。值得注意的是，只要能使 Oxide-3V 層保持最佳狀態並且設計得當，氮化矽層483或Nitride-3是可以用任何合適的絕緣材料來加以替代的。此外，第25A圖和第25B圖中所繪示的STI (淺溝隔離結構)區可以被稱為STI (淺溝槽隔離)區域可以包括複合STI 49，其包括第一淺溝隔離層(STI-1) 491和第二淺溝隔離層(STI-2)492，其中STI-1層491和STI-2層492可以分別由不同製程的厚矽氧化物材料所製成。
此外，第25A圖和第25B圖中所繪示的源極(或汲極)區可以包括複合的源極區55和/或汲極區56。例如，如第25A圖所示，在PMOS電晶體52中，複合源極區55(或汲極區56)至少包括位於溝槽中的輕摻雜汲極(LDD)551和P+重摻雜區552。尤其要注意的是，輕摻雜汲極 (LDD)551鄰接於暴露於外且具有均勻(110)晶格方向的矽表面。 與閘極結構的邊緣形成對比，暴露於外的矽表面的垂直邊界具有合適的凹陷厚度，為標記在第25A圖中的TEC(被蝕刻掉的電晶體的本體厚度，明確定義為有效通道長度的銳邊)。暴露於外的矽表面基本上與閘極結構對齊。暴露於外的矽表面可以是電晶體通道的終端表面。
輕摻雜汲極551和P+重摻雜區552可以是一種藉由選擇性磊晶生長(SEG)技術(或可以是其他合適的技術，例如原子層沉積ALD技術或選擇性生長ALD-SALD技術)來形成，藉以從暴露於外的 TEC區上生長出矽，藉以在局部隔離結構 LISS 區上形成新的預設(110)晶格。其中，暴露於外的TEC區是用來作為晶種。而局部隔離結構 LISS區對於改變複合源極區55或汲極區中新形成的晶體的(110)晶格結構沒有晶種作用。這種新形成的晶體(包括輕摻雜汲極(LDD)551和P+重摻雜區552)可以命名為TEC-Si，如第25A圖所繪示。在一實施例中，TEC與閘極結構33的邊緣對齊或實質上對齊，LDD 551的長度可調，LDD 551與TEC相對的側壁，可以與間隙壁34的側壁對齊或實質上對齊。類似地，NMOS電晶體51的複合源極/汲極區的TEC-Si(包括LDD區和N+重摻雜區)如第25B圖所繪示。複合源極(或汲極)區可進一步包括鎢(或其他合適的金屬材料)插塞553，與TEC-Si部分水平連接，以完成整個源極/汲極區，如第25A圖和第25B圖所繪示。如第25A圖所繪示，流向未來金屬內連線(例如 Metal-1層) 的主動通道電流，通過LDD 551和重摻雜導電區552到達鎢(或其他金屬材料)插塞553。其中，鎢插塞553是通過良好的金屬對金屬的歐姆接觸(Metal-to-Metal Ohmic contact)直接連接到Metal-1層，與傳統的矽對金屬接觸(Silicon-to-Metal contact)相比，電阻顯然要低得多。
第26A圖係繪示一種新PMOS52和新NMOS51組合的結構俯視圖。第26B圖係沿著第26A圖的切線(Y軸)所繪示之新PMOS52和新NMOS51組合的結構剖面圖。如第26B圖所繪示，在PMOS的P+ 源極/汲極區底部和n型阱區N-well之間存在一個複合的局部隔離結構(或LISS 48)，因此在PMOS的底部和p型阱區P-well之間也存在另一個複合局部隔離結構(或LISS 48)。在第26B圖所繪示的新發明CMOS 結構具有明顯的優勢，因為 n+重摻雜區和p+重摻雜區的底部被隔離結構完全隔離。也就是說，從PMOS的P+ 重摻雜區底部到NMOS的 N+ 重摻雜區底部的可能閂鎖路徑已被複合局部隔離結構LISS 完全阻斷。另一方面，在傳統的CMOS結構中，n+重摻雜區和p+重摻雜區沒有被隔離結構完全隔離，如第27圖所示，從n+/p接面通過p型阱區/n型阱區接面到n/p+接面的可能的閂鎖路徑包括長度a、長度b和長度c(第27圖)。因此，從元件佈局的角度來看，第26圖中NMOS和PMOS之間的預留邊緣距離(Xn+Xp)小於第27圖的預留邊緣距離。例如，預留邊緣距離(Xn+Xp)可以介於2λ至5λ之間，例如是3λ。
第28A圖係繪示另一種新PMOS 52和新NMOS 51組合的結構俯視圖。第28B圖係沿著第28A圖的切線(X軸)所繪示之新PMOS52和新NMOS 51組合的結構剖面圖。如第28B圖所示，此結構從 n+/p 接面通過 p型阱區(或 p型基材)/n型阱區接面到n/p+接面的路徑更長。從LDD-n/p接面通過p型阱區/n型阱區(P-well/N-well)接面到n/LDD-p接面的可能閂鎖路徑包括長度①、長度②(一個複合局部隔離結構LISS的底部長度)、長度③、長度④、長度⑤、長度⑥、長度⑦(另一個複合局部隔離結構LISS的底部長度)及長度⑧，如第28B圖所標示。另一方面，在傳統的CMOS結構中，PMOS和NMOS的組合結構，如第29圖所示，從n+/p接面通過p型阱區/n型阱區接面到n/p+接面的可能閂鎖路徑僅包括長度d、長度e、長度f和長度g(如第29圖所示)。第28B圖所示的可能閂鎖路徑比第29圖的可能閂鎖路徑長。因此，從元件佈局的角度來看，第28B圖所示NMOS和PMOS之間的預留邊緣距離(Xn+Xp)小於第29圖的預留邊緣距離。例如，預留邊緣距離(Xn+Xp)可以介於2λ至5λ之間，例如是3λ。
此外，在目前市面上的SRAM記憶胞和標準記憶胞中，用於連接高壓電壓源VDD和低壓電壓源VSS(或接地)的金屬線佈設在矽基材的原始矽表面之上，如果這些金屬線之間沒有足夠的空間，這樣的金屬線佈線會干擾用於字元線(WL)、位元線(BL和BL Bar)或其他內連線線的金屬。本發明公開了一種新的SRAM結構，其中用於高壓電壓源VDD和/或低壓電壓源VSS的金屬線可以分佈在矽基材的原始矽表面之下。因此，即使縮小SRAM記憶胞的尺寸，也可以避免用於連接字源線(WL)、位元線(BL和BL Bar)、高壓電壓源VDD和低壓電壓源VSS等的金屬線佈局的接觸結構之間的干擾。如第30圖所繪示，在PMOS 52的汲極區，鎢或其他金屬材料553直接耦接到n型阱區N-well，N-well電性耦接到高壓電壓源VDD。 另一方面，在NMOS 51的源極區中，鎢或其他金屬材料553直接耦接到p型阱區P-well或接地的p型基材。因此，在新的SRAM記憶胞和標準記憶胞中，可以省略習知技術用於將源極/汲極區與第二內連線金屬層M2或第三內連線金屬層M3電性耦接，以形成高壓電壓源VDD或接地內連線的開口。上述結構的詳細構造及其製程步驟可見於2020年8月12日提，編號為16/991,044的美國專利申請案，名稱為：「TRANSISTOR STRUCTURE AND RELATED INVERTER」。編號16/991,044美國專利申請案的全部內容，將藉由引用併入的方式全文收載於本說明書之中。
綜上所述，新的SRAM記憶胞和標準記憶胞至少具有以下優點： (1) SRAM記憶胞中電晶體的源極、汲極和閘極的線性尺寸可以被精確控制，線性尺寸可以小到最小特徵尺寸Lamda (λ)。因此，當兩個相鄰電晶體通過汲極/源極連接在一起時，電晶體的長度尺寸將小至3λ，而相鄰兩個電晶體的閘極邊緣之間的距離可以小至2λ。在考慮公差之後，電晶體的長度尺寸會落在實質3λ至6λ之間或更大，兩個相鄰電晶體的閘極邊緣之間的距離可以落在實質3λ至5λ或更大。 (2) 第一內連線金屬層(M1層)通過自對準微型化接觸結構直接連接至閘極、源極和/或汲極區，而無需使用傳統的接觸-通孔-開口罩幕和/或用於與第一內連線金屬層M1連接的第零層金屬轉接層。 (3)由於閘極和/或擴散(源極/汲極)區直接連接到第二內連線金屬層M2，而不以自對準的方式連接第一內連線金屬層M1。因此，一個第一內連線金屬層M1與另一個內連線金屬層之間的必要空間，以及內連線中的佈線阻礙問題將會減少。此外，同樣的結構可以應用於將下層金屬內連線層通過導電柱直接連接到上層的金屬內連線層，而不使導電柱電性連接到下層金屬內連線層和上層金屬內連線層之間的任何一個中間金屬內連線層。 (4) NMOS和 PMOS電晶體的源極/汲極區的n+和p+重摻雜區分別被介電隔離結構完全隔離。藉此，介電隔離結構不僅可以增加對防止閂鎖問題的能力，而且可以增加矽基材的隔離距離將NMOS和PMOS電晶體二者的接面分開，進而縮小接面之間的表面距離(例如，使其介於3λ至10λ之間，例如為6λ或8λ)。 (5) 由於SRAM記憶胞和標準記憶胞中用於連接高壓電壓源VDD和/或低壓電壓源VSS的金屬線可以被佈線在矽基材的原始矽表面之下，因此，即使縮小SRAM記憶胞的尺寸，也可以避免用於連接字源線(WL)、位元線(BL和BL Bar)、高壓電壓源VDD和低壓電壓源VSS等的金屬線佈局的接觸結構之間的干擾。此外，在新的SRAM記憶胞和標準記憶胞中，可以省略習知技術用於將源極/汲極區與第二內連線金屬層M2或第三內連線金屬層M3電性耦接，以形成高壓電壓源VDD或接地內連線的開口。
第31A圖是第1B圖的副本，係繪示SRAM記憶胞6個電晶體之間的佈局和連接方式的「棒狀圖」，而第31B圖是根據本發明所繪示的具有尺寸優點之新6T SRAM記憶胞的棒狀圖。如第31B圖所示，電晶體的尺寸將被微縮至3λ(以虛線矩形標記之)，並且兩個相鄰電晶體的閘極邊緣之間的距離可被微縮至2λ。此外，位於矽基材中用來將NMOS和PMOS電晶體二者的接面分開的隔離距離可以被微縮到3λ(以虛線矩形標記之)。位於矽基材中用來將兩個PMOS分開的隔離距離可以被微縮到介於1.5λ至2.5λ之間，例如被微縮到2λ(以虛線矩形標記之)。第31B圖進一步繪示，Cpp可被微縮到3λ，兩個鰭片之間的間距Fp_1和Fp_2分別可被微縮到4λ和3λ。
在第31B圖中，主動區(垂直線)的尺寸可以被微縮到λ，閘極線(水平線)也是如此。此外，在第31B圖中，位於左上角對應於第31A圖的電晶體PG，為了避免使後續分別在主動區和閘極區中所形成的兩個接觸孔彼此產生干擾，主動區的邊緣與SRAM記憶胞或位元記憶胞(bit cell)二者的邊界之間的水平距離為1.5λ(以兩個虛線矩形標記之)。第31B圖右下角對應於第31A圖的另一個電晶體PG也是如此。 因此，根據第31B圖所繪示的棒狀圖，SRAM記憶胞的水平長度(X方向)是15λ，而SRAM記憶胞或位元記憶胞的垂直長度(Y方向)是6λ。因此，第31B圖所繪示之SRAM記憶胞或位元記憶胞的總面積可被微縮到90λ 2。
如第31C圖所示。在所提出的SRAM記憶胞中，一些源極/汲極接觸結構(用於連接到第一內連線金屬層)可以形成在主動區中。無論技術節點的大小(或最小特徵尺寸)如何，源極/汲極接觸結構的尺寸都可被微縮到λ×λ。類似地，可以在閘極或多晶矽線上形成一些源極/汲極接觸結構和閘極接觸結構(直接連接到第二內連線金屬層而不連接到第一內連線金屬層，如前所述)，並且閘極接觸結的尺寸也可以被微縮到λ×λ。
第32圖係繪示三個不同代工廠A_公司、B_公司和C_公司使用不同技術節點以及本發明所提供之SRAM記憶胞的面積(以λ 2為單位)(數據收集自已發表的文獻)。當特徵尺寸技術朝著更微縮的方向發展時，可以觀察到SRAM記憶胞尺寸(以λ 2為單位)變得更大。藉由本發明所描述的設計及其衍生的設計，橫跨不同技術節點的SRAM記憶胞的面積可以持平不變或者是使其對技術節點的微縮(即技術節點從28nm微縮到5nm)不敏感。根據本發明，SRAM記憶胞的面積可以保持在84λ 2至102λ 2之間的範圍內。以技術節點或最小特徵尺寸=5nm為例，新提出的SRAM記憶胞的面積可以約為100λ 2，幾乎是傳統5nm SRAM記憶胞之面積的八分之一，如第32圖係繪示。
當然，本發明所提出的所有改進技術並不需要全部被利用在單一種新SRAM記憶胞結構之中。與過渡(習知)的SRAM記憶胞相比，只需應用本發明所提出的技術中的其中一者，就足以縮小SRAM記憶胞結構的面積。例如，根據本發明的主動區面積的微縮(或者僅是將閘極/源極/汲極(CT)連接到第二內連線金屬層)，即可以將技術節點為5nm的SRAM記憶胞的面積微縮至介於84λ 2至700λ 2之間的範圍；將技術節點為7nm的SRAM記憶胞的面積微縮至介於84λ 2至450λ 2之間的範圍；將技術節點在7nm以上至10nm的SRAM記憶胞的面積微縮至介於84λ 2至280λ 2之間的範圍；將技術節點在10nm以上至20nm的SRAM記憶胞的面積微縮至介於84λ 2至200λ 2之間的範圍；並且將技術節點在20nm至28nm的SRAM記憶胞的面積微縮至介於84λ 2至150λ 2之間的範圍。例如，主動區面積的微縮會使技術節點為5nm的SRAM記憶胞的面積微縮至介於160λ 2至240λ 2之間的範圍內(或更大，如果需要額外的公差的話)，使使技術節點為16 nm的SRAM記憶胞的面積微縮至107λ 2至161λ 2之間的範圍內(或更大，如果需要額外的公差的話)。
與第2B圖所繪示的傳統SRAM的面積(λ 2)相比，本發明SRAM記憶胞的線性尺寸可以是第2B圖所繪示之傳統SRAM記憶胞的線性尺寸的0.9倍(或更小，例如0.85倍、0.8倍或0.7倍)。且本發明SRAM記憶胞的面積可以是第2B圖所繪示之傳統SRAM記憶胞面積的至少0.81倍(或更小，例如0.72倍、0.64倍或0.5倍)。因此，在另一個實施例中，當最小特徵尺寸為5nm時，SRAM記憶胞的面積介於84λ 2至672λ 2之間的範圍內。當最小特徵尺寸為7nm時，SRAM記憶胞的面積介於84λ 2至440λ 2之間的範圍內。當最小特徵尺寸在7nm以上至10nm之間時，SRAM記憶胞的面積介於84λ 2至300λ 2之間的範圍內。當最小特徵尺寸在10nm以上至16nm之間時，SRAM記憶胞的面積介於84λ 2至204λ 2之間的範圍內。當最小特徵尺寸在16nm以上至22nm之間時，SRAM記憶胞的面積介於84λ 2至152λ 2之間的範圍內。當最小特徵尺寸在22nm以上至28nm之間時，SRAM記憶胞的面積介於84λ 2至139λ 2之間的範圍內。
類似地，上述電晶體、CMOS、閂鎖設計和/或內連線結構可以應用於採用標準記憶胞為基本元件的邏輯電路中。 新的標準記憶胞(單位面積：2Cpp×Cell_Height)如第33A圖和第33B圖所示，其中Cpp可以被微縮至4λ，而Cell_Height可以被微縮至24λ。在第33A圖中，兩個主動鰭片分別被用於PMOS和NMOS之中。鰭片之間的間距可以被微縮至3λ。主動區或鰭片的寬度可以被微縮至λ，閘極線(或多晶矽線)的寬度也是如此。無論當前可用的技術節點大小(或最小特徵尺寸)如何，這些尺寸都可以輕易達成。 因此，本發明所提供的標準記憶胞的單位面積(2Cpp×Cell_Height)為192λ 2。
如第33B圖所示，可以在主動區中形成源極/汲極接觸結構(用於連接到第一內連線金屬層)。無論當前可用的技術節點大小(或最小特徵尺寸)如何，源極/汲極接觸結構的尺寸可以被微縮至λ×λ。類似地，閘極接觸結構(用於直接連接到第二內連線金屬層，而不連接到第一內連線金屬層，如前所述)可以形成在閘極或多晶矽線上，並且閘極接觸結構的尺寸也可以被微縮至λ×λ。也就是說，標準記憶胞中電晶體的源極、汲極、閘極及其接觸結構的線性尺寸可以得到精確的控制，線性尺寸可以被微縮到最小特徵尺寸λ(λ)。在本實施例中，兩條閘極或多晶矽線之間的間隙被微縮至 3λ。
此外，由於源極/汲極結構的底部與基材隔離，如前所述，n+重摻雜區到n+重摻雜區或p+重摻雜區到p+重摻雜區的隔離可以保持在合理的範圍內。由於NMOS和PMOS電晶體的源極和汲極區的n+重摻雜區和p+重摻雜區分別被介電隔離結構完全隔離，因此無論技術節點的大小(或最小特徵尺寸)如何變化，兩個相鄰主動區之間的間距可以按比例微縮至2λ(以虛線圓圈標示於第33B圖的左側)。 此外，本發明中的PMOS和NMOS電晶體之間的閂鎖距離可以被微縮至8λ(以虛線圓圈標示於第33B圖的右側)。
綜上所述，本發明中具有反相器的標準記憶胞可 的面積(2Cpp×Cell_Height)可為192λ 2，且此一面積以λ 2為單位，至少從技術節點22nm到5nm幾乎不會改變，如第33A圖所繪示。與其他代工廠的常規製程結果相比，本發明所提供技術節點為5nm的標準記憶胞的面積(2Cpp×Cell_Height)，約為常規標準記憶胞面積的3.5分之一(1/3.5)。
當然，本發明所提出的所有改進技術並不需要全部被利用在單一種新標準記憶胞結構之中。與過渡(習知)的標準記憶胞相比，只需應用本發明所提出的技術中的其中一者，就足以縮小標準記憶胞結構的面積。例如根據本發明，技術節點為5nm的標準記憶胞的面積(2Cpp×Cell_Height)可以介於190λ 2至600λ 2之間的範圍內；技術節點為7nm的標準記憶胞的面積可以介於190λ 2至450λ 2或介於190λ 2至250λ 2之間的範圍內；技術節點介於10nm至14nm之間的標準記憶胞的面積可以介於190λ 2至250λ 2之間的範圍內。
此外，在另一個實施例中，本發明可應用於不同的記憶胞尺寸，例如3Cpp×Cell_Height或5Cpp×Cell_Height。 可以將一個NOR記憶胞或一個NAND記憶胞或兩個反相器記憶胞嵌入到尺寸為3Cpp×Cell_Height的記憶胞之中；也可以將兩個NOR記憶胞或兩個NAND記憶胞嵌入到尺寸為5Cpp×Cell_Height的記憶胞之中。所得出的結論還是，本發明所提供的標準記憶胞的面積大小(無論記憶胞大小為3Cpp×Cell_Height 還是 5Cpp×Cell_Height)，以λ 2為單位，至少從技術節點22nm到5nm幾乎不會改變。
第34B圖係繪示三個不同代工廠A_公司、B_公司和C_公司使用不同技術節點以及本發明所提供的多晶矽接觸區之間的間距(Cpp)、鰭片間距和記憶胞高度(Cell_Height)。本發明還實現了上述電晶體結構和具有額外公差的內連線結構。本發明的Cpp和鰭片間距不僅可以應用於SRAM記憶胞，還可以應用於標準記憶胞(如第34A圖和第34B圖所示)。當然，本發明所提出的所有改進技術並不需要全部被利用在單一種新晶粒結構之中。與過渡(習知)的SRAM記憶胞相比，只需應用本發明所提出的技術中的其中一者，就足以縮小SRAM記憶或標準記憶胞胞結構的面積。因此，與其他的代工廠相比，根據本發明，Cpp間距的值，在技術節點為5nm的條件之下，可以不大於45nm(例如，介於45nm至20nm之間或介於40nm至20nm之間的範圍)；Cpp間距值在技術節點為7nm的條件之下，可以不大於50nm (例如，介於50nm至28nm之間或介於45nm至28nm之間的範圍內)；Cpp間距值在技術節點為10nm的條件之下，可以不大於50nm(例如，介於50至40nm之間或介於45nm至40nm之間的範圍內)；Cpp間距值在技術節點介於14nm至16nm之間的條件之下，可以不大於67nm(例如，介於67nm至64nm之間的範圍內)。此外根據本發明，鰭片間距的值，在技術節點為5nm的條件之下，可以不大於20nm(例如，介於20nm至15nm之間的範圍內)，鰭片間距的值，在技術節點為7nm的條件之下，可以不大於24nm (例如，介於21nm至24nm之間的範圍內)；鰭片間距的值，在技術節點為10nm的條件之下，可以不大於32nm(例如，介於32nm至30nm之間的範圍內)。
此外，當第二鰭片寬度不大於5nm時，Cpp的值可以不大於45nm(例如，介於45nm至20nm之間的範圍內)；或者，當第二鰭片寬度不大於7nm但不小於5nm時，Cpp的值可以不大於50nm(例如，介於50nm至28nm之間的範圍內)。或者，當第二鰭片寬度不大於10nm但不小於7nm時，Cpp的值可以不大於50nm(例如，介於50nm至40nm之間的範圍內)。或者，當第二鰭片寬度介於14nm至16nm之間時，Cpp的值可以不大於67nm(例如，介於67nm至64nm之間的範圍內)。
根據上述，第35圖係繪示根據本發明所提出用於單片式晶粒設計的積體電路微縮和拉伸平台(Integrated Scaling and/or Stretching Platform， ISSP)的配置示意圖。首先，藉由上述提出的新電晶體、CMOS、內連線結構等，可以將(習知)晶粒Die A原來的電路面積微縮2到3倍；因此，像CPU或GPU 這樣的單一主要功能區塊可以被微縮到更小的尺寸。然後可以在一個單片式晶粒中形成更多的SRAM記憶胞或更多的主要功能區塊。以5nm技術節點為例，6-T SRAM記憶胞的尺寸可以被微縮到大約100F 2(其中F是矽晶片上能製造出的最小特徵尺寸)，如第32圖所示。也就是說，如果F=5nm，則SRAM記憶胞可以佔據大約 2500 nm 2的面積，與最新的現有記憶胞的面積(約為800F 2)相比，(約縮小了 ​​8 倍)。此外，8-指CMOS反相器(8-finger CMOS Inverters)(如第33A圖和第33B圖所示，尺寸為 2Cpp×Cell_Height)會占用200F 2的晶粒面積，而與現有CMOS反相器相比，若以第33A圖所繪示的5nm技術節點進行製作，其面積將超過700F 2或高達 900F 2。
也就是說，如果習知晶粒原來的電路(如SRAM記憶胞電路、邏輯電路、SRAM記憶胞+邏輯電路的組合，或主要功能區塊電路CPU、GPU、FPGA等)根據第一技術節點(例如7nm或5nm)所製作而成的面積(例如Ynm 2)，在本發明的幫助下，採用同一個技術節點進行製造，即使晶粒仍然具有相同的電路，晶粒的總面積也可以縮小。而且，具有相同電路的新晶粒所佔用的面積會小於原始晶粒所占用的面積，例如新晶粒的面積為Ynm 2的20%至90%(或30%至70%)。
例如，如第35圖所繪示。原始SOC晶粒 3510的掃描器最大場面積(SMFA)為26×33mm 2，其中原始SRAM記憶胞、原始邏輯電路和輸入/輸出銲墊分別佔晶粒面積的65%、25%和10%。如果原始SRAM記憶胞縮小到5.3分之一(1/5.3)，邏輯電路縮小到3.5分之一(1/3.5)，那麼微縮後新的晶粒3520的晶粒的掃描器最大場面積是原始晶粒的掃描器最大場面積26×33mm 2的3.4分之一(1/3.4)。因此，在相同的掃描器最大場面積26×33mm 2之中，可以形成更多的 SOC晶粒(例如 2.4 倍的 晶粒)。從另一個角度來看，採用本發明所提出的積體電路微縮和/或拉伸平台(ISSP)，可以很容易地將更多數量(例如，原始SRAM記憶胞數量的5.7倍)的SRAM記憶胞與微縮後新的晶粒3520組合在相同的掃描器最大場面積之中，以成一個新的單片式晶粒3530；或者將更多的主要功能塊(例如，新CPU、新GPU、新FPGA等)與微縮後新的晶粒3520組合在相同的掃描器最大場面積之中，以成另一個新的單片式晶粒3530。
因此，更多的SRAM記憶胞將會被形成在一個單片式晶粒之中。如今，主要處理單元(例如CPU或GPU)中具有多階的快取。L1和L2快取(統稱為「低階快取」)通常每個CPU或GPU的核心單元配置一個。L1快取可以區分為L1i快取和 L1d快取，分別用於儲存指令或資料。而L2快取不區分用於儲存指令和數據。L3快取 (可以是「高階快取」之一者)，其被多個核心單元所共享，通常也不區分用於儲存指令或數據。通常每一個CPU或GPU核心單元配置一組L1/L2快取，這意味著每個新增的CPU或 GPU的核心單元都必須增加相同大小的面積。通常，快取數量越大，命中率(hit rate)越高。對於高速操作而言，所述的低階快取或高階快取通常是由SRAM記憶胞所製成。因此，採用本發明所提出的積體電路微縮和/或拉伸平台(ISSP)，可以在掃描儀最大場面積受到微影曝光工具所限制的單片式晶粒中增加L1/L2快取 (「低階快取」)和L3快取 (「高階快取」)的數量。
在一個實施例中，如第36A圖所繪示。單一單片式晶粒3610是一種具有多個內核的XPU3610(例如 GPU)，在掃描器最大場面積(例如26mm×33mm，或858mm²)中其高階快取具有64MB或更多(例如，128MB、256MB、512MB或更多)的 SRAM記憶胞。此外，GPU的額外邏輯GU核心(logic GU core1到logic GU core 2N，例如64、128、256或更大的核心)可以插入同一個掃描器最大場面積(SMFA)以增強性能。在另一個實施例中，具有寬頻寬輸入/輸出(wide bandwidth I/O)匯流排的記憶體控制器也是如此。每個單片式晶粒都包含輸入/輸出匯流排(例如，寬頻寬輸入/輸出)，每個CPU或GPU的核心單元都電性耦接到輸入/輸出匯流排，而那些快取或SRAM記憶胞也電性耦接到輸入/輸出匯流排。
在另一些實施例中，除了現有的主要功能區塊之外，可以將根據本發明所述之方法微縮後的另一個主要功能區塊，例如NPU、張量處理單元(Tensor Processing Unit，TPU)或FPGA，整合在另一個主要功能區塊中。如第36B圖所繪示的單片式晶粒3620。第36B圖中的XPU 3621和YPU 3622係表示具有主要功能區塊的處理單元，其可以是NPU、GPU、CPU、FPGA或TPU。例如，XPU 3621可以是CPU，而YPU 3622可以是GPU。XPU 3621的主要功能區塊可以與YPU 3622相同或不同。XPU 3621和YPU 3622有多個邏輯核心，每一個邏輯核心都有低階快取(例如，L1/L2快取；L1快取具有512KB的容量；L2快取具有128KB或1MB的容量)，以及被XPU 3621 和 YPU 3622 所共享的大量高階快取(例如，容量為32MB、64MB 或更多的L3快取)。每一個單片式晶粒包括輸入/輸出匯流排(例如，寬頻寬輸入/輸出)，每一個邏輯核心都電性耦合到輸入/輸出匯流排，而那些快取或SRAM記憶胞也電性耦接到輸入/輸出匯流排。
因此，本發明的單片式晶粒(可以具有掃描器最大場面積)可以具有兩個(或三個或更多)主要功能區塊或其他不同的電路。在傳統的單片式晶粒中，第一電路或第一主要功能區塊可能佔據掃描儀最大場面積的20%至90%、30%至80%、50%至90%或60%至90%(例如，如第35圖左側所繪示，邏輯電路對應的電路佔25%至30%左右；SRAM電路對應的電路佔50% 65%左右，SRAM電路和邏輯電路的組合對應的電路佔80%至90%左右)。而，本發明具有相同掃描儀最大場面積(即使用與常規單片式晶粒相同的技術節點，例如5nm或7nm，所製作而成)的單片式晶粒，不僅可以包括相同的第一電路或第一主要功能區塊，還可以包括另一個第二電路或第二主要功能區塊(如第35圖右側所繪示)。在另一實施例中，本發明的單片式晶粒中第二電路的面積與本發明的單片式晶粒中第一電路的面積相似。
根據本發明，傳統單片式晶粒中的第一電路或第一主要功能區塊可以被微縮到原來尺寸的20%至90%(例如，30%至80%)。在第32圖和第34A圖中，SRAM電路可以被微縮到原來尺寸的八分之一(1/8)；邏輯電路可以被微縮到原來尺寸的3.5分之一(1/3.5)。尤其是，目前越來越多的GPU被用於AI訓練時，但GPU對於AI的推理並不是那麼理想。另一方面，FPGA因具有可相互交流的邏輯區塊，可以藉由工程師的設計幫助特定演算法，較適用於AI推理。在單片式晶粒中，GPU和FPGA都可採用本發明所提出的積體電路微縮和/或拉伸平台(ISSP)來製作。這種單片式晶粒一方面具有很好的平行計算、訓練速度和效率。 另一方面，它還擁有強大的人工智能推理能力，更快的上市時間、更低的成本和靈活性。
在另一個實施例中，如第36C圖所繪示的單片式晶粒3630。在XPU 3631和YPU 3632之間被共享的高階快取3633(例如高階L3快取)可以藉由設定另一個模式暫存器(未繪示)的方式來進行設置，或者在單片式晶粒的操作期間進行設置。例如，在一個實施例中，藉由設置模式暫存器，1/3的高階快取3633可以被XPU 3631所使用，而2/3的高階快取3633可以被YPU 3632所使用。XPU 3631或YPU 3632對於高階快取3633(例如高階L3快取)的分配容量，也可以根據積體電路微縮和/或拉伸平台(ISSP)的操作而動態地改變。進一步地，在另一個實施例中，如第36D圖所繪示的單片式晶粒3640，在包括L3快取3643和L4快取3644的高階快取中，XPU 3641和YPU 3642各有對應的(例如8M以上)L3快取3643，由個自的內核共享。L4快取3644(例如 32MB 或更多)被XPU 3641和YPU 3642所共享。同樣，在本實施例中，每一個單片式晶粒包括輸入/輸出匯流排(例如，寬頻寬輸入/輸出匯流排)，每一個邏輯核心都電性耦接到輸入/輸出匯流排，而那些快取或SRAM記憶胞也電性耦接到輸入/輸出匯流排。
尤其重要的是，由於根據本發明所設計的eSRAM的面積小很多，因此可以將容量稍大的共享SRAM(或嵌入式SRAM，eSRAM)設計到晶粒之中。由於可以使用更多、更智能的共享 eSRAM，將外部 DRAM連接到位於對應特定技術節點具有有限掃描器最大場面積(SMFA)的單片式晶粒中的eSRAM，會使操作更有效率，並且可以減少所需外部DRAM的體積。因此，本發明公開了一種用於重新配置傳統晶片系統中記憶體架構的平台。在傳統的晶片系統中，它包括一個第一單片式晶粒(例如GPU)，連接到一個具有第一預定容量(例如1GB)的第一DRAM記憶體，此第一單片式晶粒具有基於目標技術節點(例如，5nm)的掃描儀最大場面積(SMFA)，且包括第一邏輯電路和第一SRAM記憶體。第一邏輯電路面積和第一SRAM記憶體面積之和至少佔第一單片式晶粒的掃描儀最大場面積的80%至90%。
基於本發明，具有全新記憶體架構的新平台包括與第二DRAM記憶體連接的第二單片式晶粒，其中第二單片式晶粒包括第二邏輯電路和第二SRAM記憶體，第二單片式晶粒基於相同的目標技術節點具有相同的掃描儀最大場面積(SMFA)。其中，第二邏輯電路與第一邏輯電路相同或實質相同(例如都是相同的GPU或NPU)，但第一邏輯電路在第一單片式晶粒中的面積大於第一邏輯電路的面積。這是因為根據本發明，可以縮小第二邏輯電路的面積。此外，由於根據本發明所製作的SRAM結構的面積非常小，並且在第二單片式晶粒中剩餘的晶片面積很大，因此可以將更大體積的SRAM設計到晶粒中。因此第二單片式晶粒中的第二SRAM記憶體的體積遠高於第一單片式晶粒中第一SRAM記憶體的體積。由於第二單片式晶粒中的SRAM體積較大，因此可以減少與第二單片式晶粒相連的DRAM的體積，使得第二DRAM記憶體的體積小於第一DRAM記憶體的體積。
在又一個實施例中，如第36E圖所繪示的單片式晶粒3650。單一大尺寸直接寬匯流排(Direct Wide BUS，DWB) 是連接到外部DRAM或其他嵌入式 DRAM (「eDRAM」) 的另一種單片式晶粒(可擴展到最大可允許的光罩尺寸)上的理想選擇。直接寬匯流排DWB 在 2020 年 6 月 18 日所提交，編號為16/904,597，題為「MEMORY SYSTEM AND MEMORY CHIP」的美國申請案中揭露。編號16/904,597美國專利申請案的全部內容，將藉由引用併入的方式全文收載於本說明書之中。直接寬匯流排DWB 可以有 128 位元、256 位元、512 位元、1024 位元或更多位元來並行傳輸資料。如第36E圖所繪示，嵌入式DRAM(「eDRAM」)3656可以位於與具有至少兩個主要功能區塊(XPU 3651和YPU 3652)和大容量SRAM(例如L3快取3653和L4快取3654)的單片式晶粒 3650封裝在一起的另一個晶粒中。外部 DRAM 3657與封裝結構3655分開，但透過直接寬匯流排DWB與單片式晶粒單3650導通。此外，對應特定技術節點具有有限掃描器最大場面積(SMFA)的的單一單片式晶粒3650還包括與直接寬匯流排DWB相容的記憶體控制器和實體層(physical Layer)。
總而言之，使摩爾定律得以成功的單一晶粒上的單片式/異質整合(monolithic/heterogeneous integration)技術現在正面臨其限制，尤其是因為微影印刷技術(photography printing technologies)的限制。一方面，印刷在晶粒上的最小特徵尺寸在其尺寸上進行縮放的成本非常高，另一方面，晶粒尺寸受到掃描儀最大場面積的限制。處理器的功能越來越多樣化，難以整合在一個單片式晶粒上。此外，每一個主要功能晶粒(major function die)上存在重複的eSRAM，以及外部 DRAM僅用於每一個單獨的晶粒功能，並不是理想的最佳解決方案。採用本發明所提出的積體電路微縮和/或拉伸平台(ISSP)所製備的單片式晶粒或 SOC晶粒具有下述優勢：(a)FPGA、TPU、NPU、CPU 或 GPU 等單一主要功能區塊可以被微縮到更小的尺寸；(b)可以在單片式晶粒中形成更多的SRAM記憶胞或更多的功能區塊；(c)藉由本發明所提出的積體電路微縮和/或拉伸平台(ISSP)微縮後的兩個或多個主要功能區塊，如GPU和FPGA(或其他組合)，也可以被整合在同一個單片式晶粒上。此外，單片式晶粒中可以存在更多階的快取。這種整合式的單片式晶粒可以與在藉由異質整合而與其他晶粒(例如 eDRAM)相結合。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:多媒體播放裝置的音效管理系統 11:矽質區暴露於外的頂部 12:矽質區暴露於外的頂部 33:閘極結構 34:複合物間隙壁 48:局部隔離結構 51:NMOS電晶體 52:PMOS電晶體 55:源極區 56:汲極區 100:小型化金屬氧化物半導體場效電晶體 101:半導體基材 102:閘極端 102a:閘極介電層 102b:閘極導電層 102c:矽質區 102s1:氮化矽間隙壁 102s2:熱氧化矽間隙壁 103:晶體通道區 104:源極/汲極區 105:隔離區 107a:開孔 107b:開孔 109:中空開口 111:閘極結構 112:基材 113:源極 117:汲極 119:接觸孔 120:第一介電層 121:接觸孔 130A:第一導電柱 130B:第二導電柱 130t:導電柱的頂面 131a:第一導電柱部分 131b:第三導電柱部分 132a:第二導電柱部分 132b:第四導電柱部分 140:第一子介電層 140s:第一子介電層的頂面 150:第一導電層 160:第二子介電層 170:上方介電層 170s:上方介電層的頂面 180:上方導電層 302:墊氧化物層 304:化矽襯墊層 306:淺溝隔離結構 330A:金屬柱部分 330B:金屬柱部分 330w:鎢柱 330n:氮化鈦層 332:閘極導電層 333:介電覆蓋層 341:氧化物層 342:氮化矽層 402:介電隔離結構 410a:高摻雜矽柱 410b:高摻雜矽柱 450:第一導電層 481:氧化物層 482:氧化物層 483:氮化矽層 491:第一淺溝隔離層 492:第二淺溝隔離層 550a:第一子金屬層 550b:第二子金屬層 551:輕摻雜汲極 552:P+重摻雜區 553:插塞 602:閘極層 604:氮化矽層 702:旋塗介電材料 802:閘極罩幕層 1002:第二氧化物淺溝隔離結構 1502:第三氧化物間隙壁 1504:輕摻雜汲極區 1506:氮化矽間隙壁 1702:第三化學氣相沉積氧化物淺溝隔離結構 1704:源極區 1706:汲極區 1802:氧化物間隙壁 1901:旋塗介電材料 1903:閘極延伸區 1904:預設厚度的氧化物 1905:第一內連線金屬層 3510:SOC晶粒 3520:新的晶粒 3530:新的單片式晶粒 3610:單片式晶粒 3620:單片式晶粒 3621:XPU 3622:YPU 3630:單片式晶粒 3631:XPU 3632:YPU 3633:高階快取 3641:XPU 3642:YPU 3643:L3快取 3644:L4快取 3650:單片式晶粒 3651:XPU 3652:YPU 3653:L3快取 3654:L4快取 3657:外部DRAM 3655:封裝結構 BL/BL Bar:位元線 Contact:接觸區 Cpp:多晶矽接觸區之間的間距 Cell_Height:記憶胞高度 C1B1:切線 C1B2:切線 C1E1:切線 C1E2:切線 C1H1:切線 C1H2:切線 C4B1:切線 C4B2:切線 C51:切線 C52:切線 C-S(L):開口長度 C-S(W):開口寬度 CRMG(L):閘極延伸區中開口的垂直長度 D(W):汲極寬度 D(L):汲極長度 DSG:虛擬屏蔽閘極 DWB:直接寬匯流排 Fin pitch:鰭片間距 G(L):閘極長度 G(W):閘極寬度 GROC(L):光阻層沿著X軸的條紋圖案的長度 HSS:矽基材的原始水平表面 Logic GU core1-Logic GU core 2N:邏輯GU核心 Node-1:儲存節點 Node-2:儲存節點 N-well/n_well:n型阱區 PD-1:下拉電晶體 PD-2:下拉電晶體 PU-1:上拉電晶體 PU-2:上拉電晶體 PG-1:通過-閘電晶體 PG-2:通過-閘電晶體 p-substrate:p型摻雜基材 P-well:p型阱區 STI:淺溝隔離結構 S(W):源極寬度 S(L):源極長度 SMFA:掃描器最大場面積 TG:真閘極 TEC:矽表面的垂直邊界具有合適的凹陷厚度 VDD:高壓電壓源 VSS:低壓電壓源 WL:字元線 Xn:邊緣距離 Xp:邊緣距離
第1A圖係根繪示的一種常規的6T SRAM記憶胞配置示意圖。 第1B圖係繪示對應於第1A圖之6T SRAM記憶胞中6個電晶體之間的佈局和連接方式的棒狀圖，其中主動區對應於垂直灰色條塊，閘極線對應於水平白色條塊。 第2A圖係繪示傳統NMOS和PMOS結構的剖面結構示意圖。 第2B圖係根據目前現有的製程技術繪示不同製程尺寸 (process dimension)λ(或F)的SRAM記憶胞總面積示意圖。 第3A圖係繪示標準記憶胞中PMOS和NMOS電晶體之間的佈局和連接方式的棒狀圖。 第3B圖係繪示具有尺寸資料之標準記憶胞中PMOS和NMOS電晶體之間的佈局和連接方式的棒狀圖。 第3C圖係繪示三個代工廠的面積大小與不同製程技術節點的微縮趨勢。 第4A圖和第4B圖係繪示具有受限於微影步進式曝光機的最大標線尺寸之掃描器最大場面積(SMFA)的單片式SOC晶粒的示意圖。 第5圖係根據本發明的實施例繪示一種小型化之金屬氧化物半導體場效電晶體(miniaturized metal-oxide-semiconductor field-effect transistor ，mMOSFET)的結構俯視圖。 第6圖係繪示墊氧化物層、位於基材上方的墊氮化物層以及形成在基材之中的STI-oxide1的剖面結構示意圖。 第7圖係繪示在主動區上方形成真閘極(TG)和虛擬屏蔽閘極(dummy shield gate，DSG)之後的剖面結構示意圖。 第8圖係繪示在沉積旋塗介電材料(spin-on dielectrics SOD)以及沉積和蝕刻精心設計之閘極罩幕層之後的剖面結構示意圖。 第9圖係繪示在去除虛擬屏蔽閘極 (DSG)上方的氮化物層、虛擬屏蔽閘極、對應於虛擬屏蔽閘極的一部分介電隔離結構以及對應於DSG的p型基材之後的剖面結構示意圖。 第10圖係繪示在去除閘極罩幕層、蝕刻旋塗介電材質、以及沉積Oxide 2層被以形成STI-Oxide 2之後的剖面結構示意圖。 第11圖係繪示在沉積和蝕刻Oxide 3層以形成Oxide 3間隙壁、在p型基材中形成輕摻雜汲極(lightly Doped drains LDD)、沉積氮化物層並回蝕刻以形成氮化物間隙壁，以及去除介電隔離結構(dielectric insulator)之後的剖面結構示意圖。 第12圖係繪示在藉由選擇性磊晶生長(selective epitaxy growth，SEG)技術生長的本徵矽電極(intrinsic silicon electrode)之後的剖面結構示意圖。 第13圖係繪示在沉積並回蝕CVD-STI-oxide3層，去除本徵矽電極，以及形成mMOSFET的源極(n+源極)和汲極(n+汲極)之後的剖面結構示意圖。 第14圖係繪示在沉積並蝕刻矽氧化物間隙壁以形成接觸孔開口之後的剖面結構示意圖。 第15A圖係繪示在沉積一層介電材質以填充基材上的空隙(vacancies)，並使用化學機械研磨(CMP)使表面平坦化之後的剖面結構示意圖。 第15B圖係繪示第15A圖的結構上視圖。 第16圖係繪示在第15B圖的結構上形成光阻層之後的剖面結構示意圖。 第17圖係繪示以非等向蝕刻(anisotropic etching)技術去除暴露於外的閘極延伸區域內的氮化矽覆蓋層(Nitride-cap layer)將導電金屬閘極層露出之後的剖面結構示意圖。 第18A圖係繪示在去除光阻層和介電材質層以在源極區和汲極區兩者的頂部上形成開口區以及形成間隙壁之後的剖面結構示意圖。 第18B圖係繪示第18A圖的結構上視圖。 第19A圖係繪示在形成Metal-1內連線網絡層之後的剖面結構示意圖。 第19B圖係繪示第19A圖的結構上視圖。其中，閘極藉由Metal-1層連接到源極區。 第20A圖至第20C圖、第21A圖至第21C圖、第22A圖至第22C圖和第23A圖至第23C圖是根據說明書的一個實施例所繪示的一種用於形成具有電晶體結構之元件的製造方法的一系列俯視圖和結構剖面圖。 第24A圖至第24C圖是根據說明書的又一實施例所繪示的另一種用於形成具有電晶體結構之元件的製造方法的一俯視圖和結構剖面圖。 第24D圖至第24F圖是根據說明書的再一實施例所繪示的再一種用於形成具有電晶體結構之元件的製造方法的一俯視圖和結構剖面圖。 第25A圖和第25B圖分別繪示SRAM記憶胞中採用的PMOS電晶體和NMOS電晶體的結構剖面圖。 第26A圖係繪示第25A圖和第25B圖中所示新PMOS電晶體和新NMOS電晶體二者組合結構的俯視圖。第26B圖係沿著第26A圖的切線(Y軸)所繪示新PMOS電晶體和新NMOS電晶體二者組合結構的剖面圖。 第27圖係繪示一種傳統PMOS電晶體和NMOS電晶體之組合結構的剖面圖。 第28A圖係繪示第25A圖和第25B圖中所示之新PMOS和新NMOS的另一組合結構的俯視圖。 第28B圖係沿著第28A圖的切線(X軸)所繪示新PMOS和新NMOS二者組合結構的剖面圖。 第29圖係繪示另一種傳統PMOS電晶體和NMOS電晶體之組合結構的剖面圖。 第30圖係繪示在新SRAM記憶胞中所採用的PMOS和NMOS電晶體的另一種組合結構的俯視圖。 第31A圖係繪示如第2圖所示的棒狀圖。第31B圖係繪示具有尺寸標示的新型 6T SRAM的棒狀圖。第31C圖係根據本發明的一實施例所繪示具有接觸結構的新型6T SRAM的棒狀圖。 第32圖係繪示三個不同代工廠A_公司、B_公司和C_公司使用不同技術節點以及本發明所提供之SRAM記憶胞的面積 (以λ2為單位)。 第33A圖係繪示具有尺寸標示的新型6T SRAM的棒狀圖。第33B圖是根據本發明的一實施例所繪示具有接觸結構的新型 6T SRAM的棒狀圖。 第34A圖係繪示三個不同代工廠A_公司、B_公司和C_公司使用不同技術節點以及本發明所提供之標準記憶胞的面積 (以λ2為單位)。 第34B圖係繪示三個不同代工廠A_公司、B_公司和C_公司使用不同技術節點以及本發明所提供的多晶矽接觸區之間的間距(Cpp)、鰭片間距和記憶胞高度(Cell_Height)。 第35圖係繪示根據本發明所提出的積體電路微縮和拉伸平台的配置示意圖。 第36A圖至第36E圖係繪示出基於根據本發明所提出的積體電路微縮和拉伸平台所製備的單片示晶粒的不同實施例。
無。
3510:SOC晶粒
3520:新的晶粒
3530:新的單片式晶粒

Claims (41)

  1. 一種單片式晶粒(monolithic die)，包括： 一第一處理單元電路，形成在具有一掃描儀最大場面積(scanner maximum field area)的該單片式晶粒中，該第一處理單元電路具有複數個第一邏輯核心(logic cores)，該複數個第一邏輯核心的每一者對應於一第一快取記憶體(cache memory)；以及 一第二處理單元電路，形成在該單片式晶粒中，該第二處理單元電路具有複數個第二邏輯核心，該複數個第二邏輯核心的每一者對應於一第二快取記憶體； 其中，該單片式晶粒的該掃描儀最大場面積係由一特定的技術節點(technology node)來加以定義。
  2. 如請求項1所述之單片式晶粒，其中該單片式晶粒的該掃描儀最大場面積不大於26mm×33mm或858mm 2。
  3. 如請求項1所述之單片式晶粒，其中該第一處理單元電路執行的一主要功能與該第二處理單元電路執行的另一主要功能不同。
  4. 如請求項3所述之單片式晶粒，其中該第一處理單元電路或該第二處理單元電路係選自於由圖形處理單元(Graphic Processing Unit，GPU)、中央處理單元(Central Processing Unit， CPU)、張量處理單元(Tensor Processing Unit，TPU) 、網路處理單元(Network Processing Unit，NPU)張量處理單元(Tensor Processing Unit，TPU) 和現場可程式化閘陣列( Field Programmable Gate Array，FPGA)和特殊應用積體電路(application specific IC，ASIC)所組成的一族群。
  5. 如請求項1所述之單片式晶粒，更包括一第三快取記憶體，其中該第三快取記憶體可在該單片式晶粒的操作期間被該第一處理單元電路和該第二處理單元電路配置和使用，該第一快取記憶體、第二快取記憶體和第三快取記憶體係由至少一靜態隨機存取記憶體(Static Random Access Memory，SRAM)所構成。
  6. 如請求項1所述之單片式晶粒，更包括一第三處理單元電路，形成在該單片式晶粒中，該第三處理單元電路具有複數個第三邏輯核心，該複數個第三邏輯核心的每一者對應一第三快取記憶體。
  7. 一種單片式晶粒，包括： 一第一處理單元電路，形成在具有一掃描儀最大場面積的該單片式晶粒中，該第一處理單元電路具有複數個第一邏輯核心，該複數個第一邏輯核心的每一者對應於一第一快取記憶體；以及 一第二處理單元電路，形成在該單片式晶粒中，該第二處理單元電路具有複數個第二邏輯核心，該複數個第二邏輯核心的每一者對應於一第二快取記憶體； 一第三快取記憶體，其中該第三快取記憶體可在該單片式晶粒的操作期間被該第一處理單元電路和該第二處理單元電路配置和使用； 其中該第一處理單元電路執行的一主要功能與該第二處理單元電路執行的另一主要功能不同。
  8. 如請求項7所述之單片式晶粒，其中該第一處理單元電路或該第二處理單元電路係選自於由GPU、CPU、TPU、NPU和FPGA所組成的一族群。
  9. 如請求項7所述之單片式晶粒，其中該第一快取記憶體、第二快取記憶體和第三快取記憶體係由至少一SRAM所構成。
  10. 一種單片式晶粒，包括: 一第一處理單元電路，形成在該單片式晶粒中，該第一處理單元電路具有複數個第一邏輯核心，該複數個第一邏輯核心的每一者對應於一低階快取記憶體(low level cache memory)；以及 一高階快取記憶體(high level cache memory)，被該第一處理單元電路所使用； 其中，該低階快取記憶體與該高階快取記憶體的一容量加總至少為128MB。
  11. 如請求項10所述之單片式晶粒，其中該單片式晶粒的一掃描儀最大場面積係由使用一第一技術節點的一微影曝光工具(photolithography exposure tool)來加以定義。
  12. 如請求項10所述之單片式晶粒，其中該掃描儀最大場面積不大於26 mm×33 mm或858mm 2。
  13. 如請求項10所述之單片式晶粒，其中該複數個第一邏輯核心包括至少128個第一邏輯核心。
  14. 如請求項10所述之單片式晶粒，其中該低階快取記憶體包括一L1快取(L1 cache)和一L2快取(L2 cache)，該L2快取具有大於該L1快取L1的一容量；該高階快取記憶體包括由該複數個第一邏輯核心電路所共享和使用的一L3快取(L3 cache)。
  15. 如請求項14所述之單片式晶粒，更包括一第二處理單元電路，形成在該單片式晶粒中，該第二處理單元電路具有複數個第二邏輯核心，該複數個第二邏輯核心的每一者對應於一第二快取記憶體；其中，該高階快取包括由該第一處理單元電路和該第二處理單元電路共享和使用的一L4快取(L4 cache)。
  16. 如請求項15所述之單片式晶粒，其中該L4快取被該第一處理單元電路和該第二處理單元電路根據一模式暫存器(mode register)的設定來共享和使用。
  17. 一種具有一CMOS電路組的一單片式晶粒的製造方法，包括: 基於一第一技術節點，執行一第一預定步驟以控制該單片式晶粒的該CMOS電路組中的複數個電晶體的尺寸；和/或 基於該第一技術節點，執行一第二預定步驟以將該CMOS電路組中的該複數個電晶體連接到該單片式晶粒中的複數個其他金屬層； 其中，由該第一預定步驟和該第二預定步驟所製作而成的該單式晶粒具有一新尺寸；該新尺寸小於基於該第一技術節點，但無須執行該第一預定步驟和該第二預定步驟，所製作而成之具有相同該CMOS電路組的一另一單片式晶粒的一原始尺寸。
  18. 如請求項17所述之製造方法，其中由該第一預定步驟和該第二預定步驟所製作而成的該單片式晶粒的該新尺寸小於該另一個單片式晶粒的該原始尺寸的50％。
  19. 如請求項17所述之製造方法，其中當該第一技術節點為5nm時，由該第一預定步驟和該第二預定步驟所製作而成的該單片式晶粒的該新尺寸小於該另一個單片式晶粒的該原始尺寸的30％。
  20. 一種具有複數個SRAM記憶胞的一單片式晶粒的製造方法，包括: 基於一第一技術節點，執行一第一預定步驟以控制該單片式晶粒的該複數個SRAM記憶胞中的複數個電晶體的尺寸；和/或 基於該第一技術節點，執行一第二預定步驟以將該CMOS電路組中的該複數個電晶體連接到該單片式晶粒中的複數個其他金屬層； 其中，由該第一預定步驟和該第二預定步驟所製作而成位於該單式晶粒中的該複數個SRAM記憶胞具有一總體積；該總體積大於基於該第一技術節點，但無須執行該第一預定步驟和該第二預定步驟，所製作而成的一另一單片式晶粒的一原始體積。
  21. 如請求項20所述之製造方法，其中該單片式晶粒具有由該第一技術節點所定義的一掃描儀最大場面積，且具有一第一處理單元電路和一第二處理單元電路；其中該第一處理單元電路執行的一主要功能與該第二處理單元電路執行的另一主要功能不同；由該第一預定步驟和/或該第二預定步驟所製作而成的該單片式晶粒中的該複數個SRAM記憶胞的該總體積至少為128MB。
  22. 一種第一單片式晶粒，包括： 一第一電路，該第一電路係藉由基於第一技術節點執行一預定製程步驟所製作而成的； 其中，該第一單片式晶粒的一第一晶粒面積小於一第二單片式晶粒的一第二晶粒面積，該第二單片式晶粒具有一第二電路，係基於第一技術節點，無須執行該預定製程步驟所製作而成。
  23. 如請求項22所述之第一單片式晶粒，其中該第一電路與該第二電路相同。
  24. 如請求項23所述之第一單片式晶粒，其中該第二電路佔該第二單片式晶粒的該第二晶粒面積的20%至90%。
  25. 如請求項24所述之第一單片式晶粒，其中該第一電路在該第一單片式晶粒中佔用Ynm 2，該第二電路在該第二單片式晶粒中佔用Xnm 2，且X＞Y。
  26. 如請求項25所述之第一單片式晶粒，其中 Y介於 20%至90%的X之間。
  27. 如請求項25所述之第一單片式晶粒，其中該第一電路為一SRAM電路、一邏輯電路、一SRAM與邏輯電路的組合或一主要功能區塊電路。
  28. 一種第一單片式晶粒，包括： 一第一電路，該第一電路係藉由基於第一技術節點所製作而成的； 其中，該第一單片式晶粒的一第一晶粒面積小於一第二單片式晶粒的一第二晶粒面積，該第二單片式晶粒具有一第二電路，係基於第一技術節點所製作而成；且該第一電路與該第二電路相同； 其中，該第一電路為一SRAM電路、一邏輯電路、一SRAM與邏輯電路的組合或一主要功能區塊電路。
  29. 如請求項28所述之第一單片式晶粒，其中該第二電路佔該第二單片式晶粒的該第二晶粒面積的20%至90%。
  30. 如請求項28所述之第一單片式晶粒，其中該第一電路在該第一單片式晶粒中佔用Ynm 2，該第二電路在該第二單片式晶粒中佔用Xnm 2，且X＞Y。
  31. 如請求項29所述之第一單片式晶粒，其中 Y介於 20%至90%的X之間。
  32. 一種第一單片式晶粒，包括： 一第一電路，形成在該第一單片式晶粒中；以及 一第二電路，形成在該第一單片式晶粒中； 其中該第一單片式晶粒具有基於一第一技術節點的一第一掃描器最大場面積，且該第一電路佔據該第一掃描器最大場面積的一第一部分，且該第二電路佔據該第一掃描器最大場面積的一第二部分; 其中，該第一單片式晶粒的該第一掃描器最大場面積與一第二單片式晶粒的一第二掃描儀最大場面積相同，該第二單片式晶粒具有另一第一電路，且該另一第一電路在該第二單片式晶粒中的面積，為50%至90%之間的該第二掃描儀最大場面積。
  33. 如請求項32所述之第一單片式晶粒，其中該第一電路為一SRAM電路、一邏輯電路、一SRAM與邏輯電路的組合或一主要功能區塊電路。
  34. 如請求項32所述之第一單片式晶粒，其中該第一電路係選自於由GPU、CPU、TPU、NPU和FPGA所組成的一族群。
  35. 如請求項32所述之第一單片式晶粒，其中該第一掃描器最大場面積或該第二掃描儀最大場面積不大於26 mm×33 mm或858mm 2。
  36. 一種第一單片式晶粒，包括： 一SRAM電路，包括一SRAM記憶胞，其中該SRAM記憶胞具有一第一鰭片間距和一第一接觸多晶矽間距；以及 一邏輯電路，包括一標準記憶胞，其中該邏輯電路電性耦接到該SRAM電路，該標準記憶胞包括一第二鰭片間距和一第二接觸多晶矽間距； 其中當製作該第一單片式晶粒的一技術節點為5nm時，該第一接觸多晶矽間距或該第二接觸多晶矽間距的值不大於45nm，或 當該技術節點為7nm時，該第一接觸式多晶矽間距或該第二接觸式多晶矽間距的值不大於50nm，或 當該技術節點為10nm時，該第一接觸多晶矽間距或該第二接觸多晶矽間距的值不大於50nm，或 當該技術節點在14nm至16nm之間時，該第一接觸多晶矽間距或該第二接觸多晶矽間距的值不大於67nm。
  37. 一種第一單片式晶粒，包括： 一SRAM電路，包括一SRAM記憶胞，其中該SRAM記憶胞具有一第一鰭片間距和一第一接觸多晶矽間距；以及 一邏輯電路，包括一標準記憶胞，其中該邏輯電路電性耦接到該SRAM電路，該標準記憶胞包括一第二鰭片間距和一第二接觸多晶矽間距； 其中當製作該第一單片式晶粒的一技術節點為5nm時，該第一接觸多晶矽間距或該第二接觸多晶矽間距的值不大於20nm；或 當該技術節點為7nm時，該第一接觸式多晶矽間距或該第二接觸式多晶矽間距的值不大於24nm；或 當該技術節點為10nm時，該第一接觸多晶矽間距或該第二接觸多晶矽間距的值不大於32nm。
  38. 一種第一單片式晶粒，包括： 一SRAM電路，包括一SRAM記憶胞，其中該SRAM記憶胞具有一第一鰭片間距和一第一接觸多晶矽間距；以及 一邏輯電路，包括一標準記憶胞，其中該邏輯電路電性耦接到該SRAM電路，該標準記憶胞包括一第二鰭片間距和一第二接觸多晶矽間距； 其中當製作該第一單片式晶粒的一技術節點為5nm時，該第一接觸多晶矽間距或該第二接觸多晶矽間距的值介於45nm至20nm之間；或 當該技術節點為7nm時，該第一接觸式多晶矽間距或該第二接觸式多晶矽間距的值介於50nm至28nm之間；或 當該技術節點為10nm時，該第一接觸多晶矽間距或該第二接觸多晶矽間距的值介於50nm至28nm之間；或 當該技術節點在14nm至16nm之間時，該第一接觸多晶矽間距或該第二接觸多晶矽間距的值介於67nm至64nm之間。
  39. 一種用於重新配置一晶片系統的一記憶體架構的一平台，其中該晶片系統包括要連接到具有一第一預定體積的一第一DRAM記憶體的一第一單片式晶粒，該第一單片式晶粒包括一第一邏輯電路和一第一SRAM記憶體，該平台包括： 一第二單片式晶粒，連接到具有一第二預定體積的一第二DRAM記憶體，其中該第二單片式晶粒包括一第二邏輯電路和一第二SRAM記憶體； 其中該第一單片式晶粒具有基於一目標技術節點的一第一掃描器最大場面積，且該第二單片式晶粒具有基於該目標技術節點的一第二掃描器最大場面積； 其中，該第一邏輯電路與該第二邏輯電路相同，且該第一邏輯電路在該第一單片式晶粒中的面積大於該第二邏輯電路在該第二單片式晶粒中的面積； 其中，該第一SRAM記憶體的體積小於該第二SRAM記憶體的體積，使得該第二DRAM記憶體的該第二預定體積小於該第一DRAM記憶體的該第一預定體積。
  40. 如請求項39所述之平台，其中該第一邏輯電路的面積和該第一SRAM記憶體的面積之和至少佔該第一單片式晶粒的該第一掃描儀最大場面積的80%，且該第二邏輯電路的面積和該第二SRAM記憶體的面積之和至少佔該第二單片式晶粒的該第二掃描儀最大場面積的80%。
  41. 如請求項39所述之平台，其中該第二DRAM記憶體是位於該第二單片式晶粒外部的一嵌入式DRAM晶片，且該第二DRAM記憶體和該第二單片式晶粒被封裝在一單一封裝結構中。
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