CN115083466A - 单片式晶粒和用于重新配置芯片系统的存储器架构的平台 - Google Patents

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Abstract

本发明提供包括基于第一技术节点所制造的第一电路的单一个单片式晶粒。此单一个单片式晶粒的面积小于另一个单片式晶粒的面积，此另一个单片式晶粒具有基于第一技术节点所制作的第二电路，其中第一电路与第二电路相同，第一电路是SRAM电路、逻辑电路、SRAM和逻辑电路的组合或主要功能区块电路。

Description

单片式晶粒和用于重新配置芯片系统的存储器架构的平台
技术领域
本发明是有关于一种单片式半导体晶粒(monolithic semiconductor die)，特别是有关于一种通过集成电路微缩和拉伸平台优化后的单片式半导体晶粒，它可以有效地缩小单片式半导体晶粒中静态随机存取存储器(Static Random Access Memory，SRAM)电路和逻辑电路的尺寸，而不用缩小晶粒的最小特征尺寸(minimum feature size)。
背景技术
随着资讯技术(Information Technology，IT)系统在企业及产业(例如包括工厂、医疗保健和交通运输等)中迅速发展。如今，系统单芯片(System on Chip，SOC)或人工智能(Artificial Intelligence，AI)已成为IT系统的基石，它使工厂更智能、更好地改善患者治疗效果并提高自动驾驶汽车的安全性。每天来自于制造设备、感应器、机器视觉系统(machine vision systems)的数据资料总量轻易就能高达1PB(1petabyte)。因此，需要使用高效能运算(High Performance Computing，HPC)的系统单芯片或AI芯片来处理此类PB级的数据资料。
一般来说，人工智能芯片可以分为图形处理单元(Graphic Processing Unit，GPU)、现场可编程门阵列(Field Programmable Gate Array，FPGA)和专用集成电路(application specific IC，ASIC)。最初设计采用平行运算来处理图形应用程式的GPU开始越来越频繁地被用于AI的训练。其中，GPU的训练速度和效率一般比通用的中央处理单元(CPU)大10倍至1000倍。由于FPGA具有可相互交流的逻辑区块，且可由工程师设计来帮助特定的演算法，因此适用于AI推理(AI inference)。由于上市的时间更快、成本更低且具灵活性，尽管FPGA存在尺寸较大、更速度较慢的和功耗较大的等缺点，FPGA仍比ASIC的设计更受欢迎。由于FPGA的灵活性，可以根据需要对FPGA的任何部分进行部分的程式编辑。FPGA的推理速度和效率是通用CPU的1倍至100倍。另一方面，ASIC是直接针对电路量身定制，通常比FPGA效率更高。某些客制化的ASIC，其训练/推理速度和效率可能是通用CPU的10倍至1000倍。然而，ASIC不像FPGA较容易随着AI演算法的不断发展而进行客制化，当新的AI演算法不断推出，ASIC会慢慢得过时。
无论是在GPU、FPGA、ASICs(或其他类似的SOC、CPU、NPU等)中，逻辑电路和SRAM电路都是两大主要电路，其组合约占AI芯片尺寸的90％左右。AI芯片其余的10％可能包括输入/输出焊垫电路(I/O pads circuit)。用于制造AI芯片的微缩制程/技术节点(scalingprocess/technology nodes)，由于可以提供更好的效率和效能，因此对于高效快速训练AI机器而言变得越来越必要。集成电路的效能和成本的改进，主要是藉由根据摩尔定律(Moore’s Law)的微缩技术(scaling technology)来加以实现的，但是当微缩技术的技术节点(technology node「λ」或「F」)或最小特征尺寸从28nm降低到3nm至5nm时，遇到了很多的技术困难，导致半导体行业在研发和资金方面的投资成本急剧增加。
例如，为了增加SRAM元件的储存密度、降低工作电压(VDD)以降低待机功耗及提高良率以实现更大容量的SRAM，而对SRAM元件所进行的微缩制程已变得越来越难以实现了。将最小特征尺寸小型化到28nm(或更低)的制程技术是一个挑战。图1A系绘示一种SRAM存储单元(SRAM cell)的结构，其为一种六个晶体管(six-transistor，6-T)SRAM存储单元。它是由两个交叉耦合的反相器(inverters)(包括两个PMOS上拉晶体管(pull-up transistors)PU-1和PU-2以及两个NMOS下拉晶体管(pull-down transistors)PD-1和PD-2)和两个存取晶体管(access transistors)(NMOS通过-闸晶体管(pass-gate transistors)PG-1和PG-2)。高压电压源VDD耦接到PMOS上拉晶体管PU-1和PU-2上，而低压电压源VSS耦接至NMOS下拉晶体管PD-1和PD-2。当字节线(WL)致能(enable)(即选择阵列中的一行(row))时，会开启存取晶体管，并将储存节点(Node-1/Node-2)连接到垂直方向的比特线(BL和BL Bar)上。图1B系绘示SRAM存储单元的6个晶体管之间的布局和连接的「棒状图(stick diagram)」。其中，棒状图通常只包括主动区(垂直灰色条块)和栅极线(水平白色条块)。当然，还有很多触点，一方面直接耦合到6个晶体管，另一方面耦合到字节线(WL)、比特线(BL和BL Bar)、高压电压源VDD、低压电压源VSS等，并未被绘示出来。
当最小特征尺寸减小时，SRAM存储单元总面积(以λ2或F2表示)会急遽增加的原因如下:传统的6T SRAM有6个晶体管，通过多层内连线(multiple interconnections)连接，其第一内连线金属层M1连接至栅极Gate与源极区和漏极区的扩散层(通常称为晶体管的「扩散区」)。且有需要增加第二内连线金属层M2和/或第三内连线金属层M3以方便信号传输(例如，字节线WL和/或比特线(BL和BL Bar))。由于只需要使用第一内连线金属层M1，然后形成由某些类型的导电材料所组成的插塞结构Via-1来连接第二内连线金属层M2和M1，并不需要扩大晶粒的尺寸大小。其中，一个从扩散区通过接触区Con连接到第一内连线金属层M1所形成的垂直结构称作「Diffusion-Con-M1」。类似地，另一种通过接触结构将栅极连接到第一内连线金属层M1所形成的结构可以称作「Gate-Con-M1」。另外，如果需要由第一内连线金属层M1通过插塞Via1连接到第二内连线金属层M2，其所形成的连接结构称作「M1-Via1-M2」。一种从栅极层Gate-level连接到第二内连线金属层M2互的更复杂的内连线结构可以称作为「Gate-Con-M1-Via1-M2」。此外，在堆迭的内连线系统中可能还包含有「M1-Via1-M2-Via2-M3」或「M1-Via1-M2-Via2-M3-Via3-M4」等结构。然而，由于两个存取晶体管(如图1A所绘示的通过-闸晶体管PG-1和PG-2)中的栅极和扩散区必需连接到设置在第二内连线金属层M2或第三内连线金属层M3中的字节线WL和/或比特线(BL和BL Bar)，而在传统的SRAM结构中这样的金属连线必须先通过第一内连线金属层M1。也就是说，现有技术中(state-of-the-art)SRAM结构的内连线系统不允许栅极Gate或扩散区Diffusion在不经过第一内连线金属层M1的情况下直接连接到第二内连线金属层M2。因此，一个连接第一内连线金属层M1的内连线结构和另一个连接第一内连线金属层M1的内连线结构之间所必要的空间仍将会增加晶粒的尺寸，并且在某些情况下，这样的布线连接方式可能会阻碍使用某些有效通道直接将第二内连线金属层M2连接至第一内连线金属层M1区域的意图。此外，插塞Via1与接触区Contact之间难以形成自对准结构(self-alignment structure)，插塞Via1与接触区Contact分别连接到各自的内连线系统上。
另外，在传统的6T SRAM存储单元中，至少有一个NMOS晶体管和一个PMOS晶体管分别位于相邻的p型掺杂基材p-substrate和n型阱区N-well之中，而这两个区域是彼此相邻地形成在一个紧密的邻接区域之中，进而形成所谓n+/p/n/p+寄生双极元件(parasiticbipolar device)的寄生接面结构(parasitic junction structure)。其轮廓如图2A所示，从NMOS晶体管的n+区到p型阱区再到相邻的n型阱区，再到PMOS晶体管的的p+区。在n+/p接面或p+/n接面上都会出现明显的噪音(noises)，异常大的电流可能会异常地流过这个n+/p/n/p+接面，这可能会使CMOS电路的某些操作突然停止，并导致整个芯片的电路故障。这种称为闩锁(Latch-up)的异常现像对CMOS的操作是有害的，必须避免。一种提高闩锁(这是CMOS的一个弱点)的免疫力的方法，是增加从n+区域到p+区域之间的距离。而增加从n+区域到p+区域之间的距离以避免闩锁问题也会扩大SRAM存储单元的尺寸。
即使制程特征(即所谓的「最小特征尺寸」、「λ」或「F」)已微型化到28nm或更低，由于上述问题，例如接触区尺寸之间的干扰，连接字节线WL、比特线(BL和BL Bar)、高压电压源VDD和低压电压源VSS等的金属线布局之间的干扰，当最小特征尺寸减小时，SRAM存储单元的总面积(以λ2或F2表示)仍会急剧增加，如图2B所绘示。(引述自J.Chang等人，"15.1A5nm 135Mb SRAM in EUV and High-Mobility-Channel FinFET Technology with MetalCoupling and Charge-Sharing Write-Assist Circuitry Schemes for High-Densityand Low-VMIN Applications,"2020IEEE International Solid-State CircuitsConference-(ISSCC)，2020年，第238-240页)。
类似的情况也发生在逻辑电路的微缩过程之中。为了达到增加储存密度、降低工作电压(Vdd)以降低待机功耗以及提高更大容量逻辑电路的良率等目的所进行的逻辑电路微缩变得越来越难以实现。标准存储单元(standard cell)是逻辑电路中经常使用的基本单元。标准存储单元可以包括基本逻辑功能存储单元(basic logical function cells)(例如，反相器存储单元(inverter cell)、NOR存储单元(NOR cell)和NAND存储单元(NANDcell))。同样地，即使制程特征已微型化到28nm或更低，由于接触区尺寸之间的干扰，以及金属线布局之间的干扰，当最小特征尺寸减小时，标准存储单元的总面积(以λ2或F2表示)仍会急剧增加。图3A系绘示一半导体公司(三星)5nm(UHD)标准存储单元中的PMOS和NMOS晶体管之间的布局和内连线的「棒状图」。棒状图主要绘示主动区(垂直灰色条块)和栅极线(水平白色条块)。在下文中，主动区可以被称为「鳍片(fin)」。当然还有很多触点，一方面直接耦合到6个晶体管，另一方面耦合到字节线(WL)、比特线(BL和BL Bar)、高压电压源VDD、低压电压源VSS(和接地线GND)等，并未被绘示出来。特别是，每个晶体管包括两个主动区或鳍片(由水平较深的灰色条块所标记)以形成晶体管的通道，使得W/L比可以保持在可接受的范围内。
反相器存储单元(的面积大小等于X×Y，其中X＝2×Cpp，Y＝Cell_Height(存储单元高度)，Cpp为多晶硅接触区之间的间距(Contacted Poly Pitch，Cpp)。值得注意的是，标准存储单元的PMOS/NMOS并没有使用一些主动区或鳍片(由水平浅灰色条块所标记的，称为「虚拟鳍片(dummy fins)」)，其潜在原因可能与PMOS和NMOS之间的闩锁问题有关。因此，图3A中PMOS和NMOS之间的闩锁距离是3×Fp。其中Fp是鳍片之间的间距。根据可用的数据，三星5nm(UHD)标准存储单元中其Cpp(为54nm)和Cell_Height(216nm)，通过X×Y计算，存储单元面积等于23328nm2(或933.12λ2，其中Lambda(λ)是最小特征尺寸为5nm)。图3B系绘示三星5nm(UHD)标准存储单元及其尺寸。如图3B所绘示，PMOS与NMOS的闩锁距离为15λ，Cpp为10.8λ，存储单元高度为43.2λ。
图3C系绘示三个代工厂的面积尺寸(2Cpp×Cell_Height)v.不同制程技术节点的微缩趋势图。随着技术节点的缩小(例如，从22nm下降到5nm)，很明显，传统以λ2为单位的标准存储单元面积尺寸(2Cpp×Cell_Height)急剧增加。在传统的标准存储单元中，技术节点越小，λ2的面积越大。无论是在SRAM还是逻辑电路中，λ2的急剧增加。这可能是因为，栅极接触/源极接触/漏极接触的尺寸难以随着λ的减小按比例缩小，PMOS和NMOS之间的闩锁距离以及金属层中的干扰等难以随着λ的减小按比例缩小的缘故。
换个角度看，任何SOC、AI、网路处理单元(Network Processing Unit，NPU)、GPU、CPU、FPGA等，目前都在采用单片式集成电路的方式，尽可能多地放置更多的电路。但是，如图4A所绘示。最大化每个单片式晶粒的晶粒面积将受到微影步进器步进式曝光机(lithography steppers)的最大光罩尺寸(maximum reticle size)的限制，碍于当前最新微影曝光工具的限制而难以再进一步扩展。例如，如图4B所绘示，使用当前最新的i193和EUV微影步进式曝光机的最大光罩尺寸掩模版尺寸，单式SOC晶粒的扫描仪最大场面积(Scanner Maximum Field Area，SMFA)为26mm×33mm，或858mm2(参见https://en.wikichip.org/wiki/mask)。但是，对于AI而言，高端消费者的GPU似乎在500mm2至600mm2之间运作。因此，在SMFA的限制内，要在单片式晶粒上制作出两个或多个主功能区块(majorfunction blocks)(例如GPU和FPGA)变得越来越困难或者甚至是不可能。此外，由于最广泛使用的6个晶体管的CMOS SRAM存储单元尺寸非常大，因此这也足以为这两个主功能区块增加eSRAM尺寸。此外，外部DRAM的容量需要扩展，但分立的堆迭式封装(Package onPackage，PoP)(例如，SoC芯片整合HBM(HBM to SOC))或POD(Package DRAM on SOC Die)仍因较差的晶粒-芯片(die-to-chip)或封装-芯片(package-to-chip)的信号内连线，而受到限制而难以实现想要的效能。
因此，有需要为单一半导体晶粒提供一种优化的单片式和/或异构整合电路结构，即使不缩小技术节点或最小特征尺寸λ，在SMFA的限制下，仍可优化单片式SOC晶粒中标准单元/SRAM单元的尺寸，解决习知技术所面临的问题，使功能更强大更高效的SOC或AI单芯片在不久的将来可能实现。
发明内容
本发明的一实施例提供一种第一单片式晶粒(monolithic die)，此第一单片式晶粒包括：基于第一技术节点所制造的第一电路。其中，第一单片式晶粒的晶粒面积小于第二单片式晶粒的晶粒面积，此第二单片式晶粒具有基于第一技术节点所制作的第二电路。第一电路与第二电路相同；第一电路为SRAM电路、逻辑电路、SRAM与逻辑电路的组合或主功能区块电路。
根据本发明的另一方面，第二电路占据第二单片式晶粒20％至90％之间的晶粒面积。
根据本发明的另一方面，第一电路在第一单片式晶粒中占据Y nm2，第二电路在第二单片式晶粒中占据X nm2，且X>Y。
根据本发明的另一方面，Y介于X的20％至90％之间。
本发明的另一实施例提供一种第一单片式晶粒，此第一单片式晶粒包括：形成在第一片式晶粒中的第一电路；以及形成在第一单片式晶粒中的第二电路；其中第一单片式晶粒具有第一扫描器最大场面积，且第一电路占据第一扫描器最大场面积的第一部分；第二电路占据第一扫描器最大场面积的第二部分。其中，第一单片式晶粒的扫描仪最大场面积与第二单片式晶粒的第二扫描仪最大场面积相同，第二单片式晶粒具有第一电路，且位于第二单片式晶粒中的第一电路的面积介于第二单片式晶粒的第二扫描器最大场面积的50％至90％之间。
根据本发明的另一方面，第一电路为SRAM电路、SRAM电路与逻辑电路的组合或主功能区块电路。
根据本发明的另一方面，第一电路系选自由图形处理单元(Graphic ProcessingUnit，GPU)、中央处理单元(Central Processing Unit，CPU)、张量处理单元(TensorProcessing Unit，TPU)、网路处理单元(Network Processing Unit，NPU)和现场可编程门阵列(Field Programmable Gate Array，FPGA)和专用集成电路(application specificIC，ASIC)所组成的一族群。
根据本发明的另一方面，第一扫描仪最大场面积或第二扫描仪最大场面积不大于26mm×33mm或858mm 2。
本发明的又一实施例提供一种第一单片式晶粒，此第一单片式晶粒包括：基于第一技术节点执行预定制程步骤所制作的第一电路；其中，第一单片式晶粒的晶粒面积小于第二单片式晶粒的晶粒面积。其中，第二单片式晶粒具有基于第一技术节点，无需执行该制程步骤所制作而成的第二电路。
根据本发明的另一方面，第一电路与第二电路相同。
根据本发明的另一方面，第二电路占据第二单片式晶粒20％至90％之间的晶粒面积。
根据本发明的另一方面，第一电路在第一单片式晶粒中占据Y nm2，第二电路在第二单片式晶粒中占据X nm2，且X>Y。
根据本发明的另一方面，Y介于X的20％至90％之间。
根据本发明的另一方面，第一电路为SRAM电路、逻辑电路、SRAM与逻辑电路的组合或主功能区块电路。
本发明的再一实施例提供一种单片式晶粒(monolithic die)，该单片式晶粒包括：形成于单片式晶粒中的第一处理单元电路以及形成于单片式晶粒中的第二处理单元电路。其中，此第一处理单元电路具有多个第一逻辑核心电路，且每一个第一逻辑核心(logiccores)对应一个第一快取存储器(cache memory)。其中此第二处理单元电路具有多个第二逻辑核心电路，每一个第二逻辑核心电路对应一个第二快取存储器。其中，单片式晶粒的扫描仪最大场面积系由特定技术节点(technology node)所定义。
根据本发明的另一方面，单片式晶粒的扫描仪最大场面积不大于26mm×33mm或858mm 2。
根据本发明的另一方面，第一处理单元电路所执行的主要功能不同于第二处理单元电路所执行的主要功能。
根据本发明的另一方面，第一处理单元电路或第二处理单元电路选自于由GPU、CPU、TPU、NPU和FPGA所组成的一族群。
根据本发明的另一方面，单片式晶粒更包括第三快取存储器，其中在单片式晶粒的操作期间，第一处理单元电路和第二处理单元电路可利用第三快取存储器。
根据本发明的另一方面，第一快取存储器、第二快取存储器和第三快取存储器系由SRAM所制成。
本发明的又另一实施例提供一种单片式晶粒，此单片式晶粒包括：形成于单片式晶粒中的第一处理单元电路以及形成于单片式晶粒中的第二处理单元电路。第一处理单元电路具有多个第一逻辑核心电路，且每一个第一逻辑核心对应一个第一快取存储器。第二处理单元电路具有多个第二逻辑核心电路，每一个第二逻辑核心电路对应一个第二快取存储器。其中，第一处理单元电路所执行的主要功能不同于第二处理单元电路所执行的主要功能。
根据本发明的另一方面，第一处理单元电路或第二处理单元电路选自于由GPU、CPU、TPU、NPU和FPGA所组成的一族群。
根据本发明的另一方面，单片式晶粒更包括第三快取存储器，其中在单片式晶粒的操作期间，第一处理单元电路和第二处理单元电路共享和利用第三快取存储器。
本发明的又再一实施例提供了一种单片式晶粒，此单片式晶粒包括：形成于单片式晶粒中的第一处理单元电路，此第一处理单元电路具有多个第一逻辑核心电路，以及每一个第一逻辑核心对应一个低阶快取存储器(low level cache memory)；第一处理单元电路使用一个高阶快取存储器(high level cache memory)；其中，所有低阶快取存储器的记忆容量与高阶快取存储器的记忆容量之和至少为64MB。
根据本发明的另一方面，单片式晶粒的扫描仪最大场面积系由用于制程技术节点的微影曝光工具(photolithography exposure tool)所定义。
根据本发明的另一方面，单片式晶粒的扫描仪最大场面积不大于26mm×33mm或858mm 2。
根据本发明的另一方面，低阶快取存储器包括L1快取(L1 cache)和L2快取(L2cache)，L2快取的容量大于L1快取的容量。
根据本发明的另一方面，高阶快取存储器包括被多个第一逻辑核心电路所共享和使用的L3快取(L3 cache)。
根据本发明的另一方面，单片式晶粒还包括形成在单片式晶粒中的第二处理单元电路，第二处理单元电路具有多个第二逻辑核心电路，每一个第二逻辑核心电路对应一个第二快取存储器；其中，高阶快取存储器包括由第一处理单元电路和第二处理单元电路共享和使用的L4快取(L4 cache)。
根据本发明的另一方面，第一处理单元电路和第二处理单元电路系根据模式暂存器(mode register)的设定来共享和使用L4快取。
本发明的又再一实施例提供一种具有一组CMOS电路的单片式晶粒的制造方法，此制造方法包括下述步骤:以传统技术节点(conventional technology node)为基准，进行第一组步骤重新定义单片式晶粒的CMOS电路组中多个晶体管的尺寸；并且以传统技术节点为基准，执行第二组步骤以将多个晶体管互连到单片式晶粒中的其他金属层。其中，藉由第一组步骤和第二组步骤所制作的单片式晶粒的新尺寸小于以传统技术节点为基准，且无须执行第一组步骤和第二组步骤所制作而成，具有相同CMOS电路的另一个单片式晶粒的原始尺寸。
根据本发明的另一方面，由第一组步骤和第二组步骤所制成的单片式晶粒的新尺寸小于另一个单片式晶粒的原始尺寸的50％。
根据本发明的另一方面，当传统技术节点是5nm时，由第一组步骤和第二组步骤所制成的单片式晶粒的新尺寸小于另一个单片式晶粒的原始尺寸的35％。
本发明的又一实施例是提供一种单片式晶粒的制造方法，此种单片式晶粒具有由传统技术节点所定义的扫描仪最大场面积。此制造方法包括下述步骤:在现有技术节点的基础上，进行第一组步骤，重新定义单片式晶粒中多个晶体管的尺寸；以及以传统技术节为基准执行第二组步骤，藉以将多个晶体管互连到此单片式晶粒中的其他金属层；其中，采用第一组步骤和第二组步骤所制作而成的单片式晶粒中SRAM的体积，大于以传统技术节点为基准，且未采用第一组步骤和第二组步骤所制作而成的单片式晶粒中SRAM的体积。
根据本发明的另一方面，采用现有技术节点所定义之具有扫描仪最大场面积的单片式晶粒具有第一处理单元电路和第二处理单元电路，由第一处理单元电路所执行的主要功能不同于由第二处理单元电路所执行的主要功能。
本发明的又一个实施例是提供一种用于重新配置芯片系统的存储器架构的平台，其中此芯片系统包括要被连接到第一DRAM存储器，且具有第一预定体积的第一单片式晶粒。此第一单片式晶粒包括第一逻辑电路和第一SRAM存储器。此平台包括要被连接到第二DRAM存储器，且具有第二预定体积的第二单片式晶粒。其中第二单片式晶粒包括第二逻辑电路和第二SRAM存储器。其中，第一单片式晶粒具有以一个目标技术节点(targetedtechnology node)为基准的扫描仪最大场面积，且第二单片式晶粒具有以目标技术节点为基准的扫描仪最大场面积；其中，第一逻辑电路与第二逻辑电路相同，且位于第一单片式晶粒中之第一逻辑电路的面积大于位于第二单片式晶粒中之第二逻辑电路的面积。其中，第一SRAM存储器的体积小于第二SRAM存储器的体积，使得第二DRAM存储器的第二预设体积小于第一DRAM存储器的第一预设体积。
根据本发明的另一方面，第二DRAM存储器位于第二单片式晶粒外部，第二DRAM存储器和第二单片式晶粒封装在单一个封装结构之中。此外，第二DRAM存储器是一种嵌入式DRAM芯片。此外，第一DRAM存储器位于第一单片式晶粒外部，第一DRAM存储器和第一单片式晶粒被封装在另一个单一封装结构之中。而且，第一DRAM存储器是一种嵌入式DRAM芯片。
根据本发明的另一方面，第一逻辑电路的面积和第一SRAM存储器的面积之和占据第一单片式晶粒的扫描仪最大场面积的至少80％至90％，并且第二逻辑电路的面积与第二SRAM存储器的面积之和占第二单片式晶粒的扫描仪最大场面积的至少80％至90％。
其中，第二DRAM存储器是一种位于第二单片式晶粒外部的嵌入式DRAM芯片，并且第二DRAM存储器和第二单片式晶粒被封装在单一个封装结构之中。
本发明的技术优势和精神可以通过以下所述内容并配合所附图式来理解。在阅读各种附图和附图中所示的较佳实施例的详细描说明之后，本领域中具有通常知识者当能对本说明书之上述及其他方面有更佳的了解。
附图说明
图1A系根绘示的一种常规的6T SRAM存储单元配置示意图。
图1B系绘示对应于图1A之6T SRAM存储单元中6个晶体管之间的布局和连接方式的棒状图，其中主动区对应于垂直灰色条块，栅极线对应于水平白色条块。
图2A系绘示传统NMOS和PMOS结构的剖面结构示意图。
图2B系根据目前现有的制程技术绘示不同制程尺寸(process dimension)λ(或F)的SRAM存储单元总面积示意图。
图3A系绘示标准存储单元中PMOS和NMOS晶体管之间的布局和连接方式的棒状图。
图3B系绘示具有尺寸资料之标准存储单元中PMOS和NMOS晶体管之间的布局和连接方式的棒状图。
图3C系绘示三个代工厂的面积大小与不同制程技术节点的微缩趋势。
图4A和图4B系绘示具有受限于微影步进式曝光机的最大标线尺寸之扫描器最大场面积(SMFA)的单片式SOC晶粒的示意图。
图5系根据本发明的实施例绘示一种小型化之金属氧化物半导体场效晶体管(miniaturized metal-oxide-semiconductor field-effect transistor，mMOSFET)的结构俯视图。
图6系绘示垫氧化物层、位于基材上方的垫氮化物层以及形成在基材之中的STI-oxide1的剖面结构示意图。
图7系绘示在主动区上方形成真栅极(TG)和虚拟屏蔽栅极(dummy shield gate，DSG)之后的剖面结构示意图。
图8系绘示在沉积旋涂介电材料(spin-on dielectrics SOD)以及沉积和蚀刻精心设计之栅极罩幕层之后的剖面结构示意图。
图9系绘示在去除虚拟屏蔽栅极(DSG)上方的氮化物层、虚拟屏蔽栅极、对应于虚拟屏蔽栅极的一部分介电隔离结构以及对应于DSG的p型基材之后的剖面结构示意图。
图10系绘示在去除栅极罩幕层、蚀刻旋涂介电材质、以及沉积Oxide 2层被以形成STI-Oxide 2之后的剖面结构示意图。
图11系绘示在沉积和蚀刻Oxide 3层以形成Oxide 3间隙壁、在p型基材中形成轻掺杂漏极(lightly Doped drains LDD)、沉积氮化物层并回蚀刻以形成氮化物间隙壁，以及去除介电隔离结构(dielectric insulator)之后的剖面结构示意图。
图12系绘示在藉由选择性磊晶生长(selective epitaxy growth，SEG)技术生长的本征硅电极(intrinsic silicon electrode)之后的剖面结构示意图。
图13系绘示在沉积并回蚀CVD-STI-oxide3层，去除本征硅电极，以及形成mMOSFET的源极(n+源极)和漏极(n+漏极)之后的剖面结构示意图。
图14系绘示在沉积并蚀刻硅氧化物间隙壁以形成接触孔开口之后的剖面结构示意图。
图15A系绘示在沉积一层介电材质以填充基材上的空隙(vacancies)，并使用化学机械研磨(CMP)使表面平坦化之后的剖面结构示意图。
图15B系绘示图15A的结构上视图。
图16系绘示在图15B的结构上形成光阻层之后的剖面结构示意图。
图17系绘示以非等向蚀刻(anisotropic etching)技术去除暴露于外的栅极延伸区域内的氮化硅覆盖层(Nitride-cap layer)将导电金属栅极层露出之后的剖面结构示意图。
图18A系绘示在去除光阻层和介电材质层以在源极区和漏极区两者的顶部上形成开口区以及形成间隙壁之后的剖面结构示意图。
图18B系绘示图18A的结构上视图。
图19A系绘示在形成Metal-1内连线网络层之后的剖面结构示意图。
图19B系绘示图19A的结构上视图。其中，栅极藉由Metal-1层连接到源极区。
图20A至图20C、图21A至图21C、图22A至图22C和图23A至图23C是根据说明书的一个实施例所绘示的一种用于形成具有晶体管结构之元件的制造方法的一系列俯视图和结构剖面图。
图24A至图24C是根据说明书的又一实施例所绘示的另一种用于形成具有晶体管结构之元件的制造方法的一俯视图和结构剖面图。
图24D至图24F是根据说明书的再一实施例所绘示的再一种用于形成具有晶体管结构之元件的制造方法的一俯视图和结构剖面图。
图25A和图25B分别绘示SRAM存储单元中采用的PMOS晶体管和NMOS晶体管的结构剖面图。
图26A系绘示图25A和图25B中所示新PMOS晶体管和新NMOS晶体管二者组合结构的俯视图。图26B系沿着图26A的切线(Y轴)所绘示新PMOS晶体管和新NMOS晶体管二者组合结构的剖面图。
图27系绘示一种传统PMOS晶体管和NMOS晶体管之组合结构的剖面图。
图28A系绘示图25A和图25B中所示之新PMOS和新NMOS的另一组合结构的俯视图。
图28B系沿着图28A的切线(X轴)所绘示新PMOS和新NMOS二者组合结构的剖面图。
图29系绘示另一种传统PMOS晶体管和NMOS晶体管之组合结构的剖面图。
图30系绘示在新SRAM存储单元中所采用的PMOS和NMOS晶体管的另一种组合结构的俯视图。
图31A系绘示如图2所示的棒状图。图31B系绘示具有尺寸标示的新型6T SRAM的棒状图。图31C系根据本发明的一实施例所绘示具有接触结构的新型6T SRAM的棒状图。
图32系绘示三个不同代工厂A_公司、B_公司和C_公司使用不同技术节点以及本发明所提供之SRAM存储单元的面积(以λ2为单位)。
图33A系绘示具有尺寸标示的新型6T SRAM的棒状图。图33B是根据本发明的一实施例所绘示具有接触结构的新型6T SRAM的棒状图。
图34A系绘示三个不同代工厂A_公司、B_公司和C_公司使用不同技术节点以及本发明所提供之标准存储单元的面积(以λ2为单位)。
图34B系绘示三个不同代工厂A_公司、B_公司和C_公司使用不同技术节点以及本发明所提供的多晶硅接触区之间的间距(Cpp)、鳍片间距和存储单元高度(Cell_Height)。
图35系绘示根据本发明所提出的集成电路微缩和拉伸平台的配置示意图。
图36A至图36E系绘示出基于根据本发明所提出的集成电路微缩和拉伸平台所制备的单片示晶粒的不同实施例。
附图标记说明
10:多媒体播放装置的音效管理系统
11:硅质区暴露于外的顶部
12:硅质区暴露于外的顶部
33:栅极结构
34:复合物间隙壁
48:局部隔离结构
51:NMOS晶体管
52:PMOS晶体管
55:源极区
56:漏极区
100:小型化金属氧化物半导体场效晶体管
101:半导体基材
102:栅极端
102a:栅极介电层
102b:栅极导电层
102c:硅质区
102s1:氮化硅间隙壁
102s2:热氧化硅间隙壁
103:晶体通道区
104:源极/漏极区
105:隔离区
107a:开孔
107b:开孔
109:中空开口
111:栅极结构
112:基材
113:源极
117:漏极
119:接触孔
120:第一介电层
121:接触孔
130A:第一导电柱
130B:第二导电柱
130t:导电柱的顶面
131a:第一导电柱部分
131b:第三导电柱部分
132a:第二导电柱部分
132b:第四导电柱部分
140:第一子介电层
140s:第一子介电层的顶面
150:第一导电层
160:第二子介电层
170:上方介电层
170s:上方介电层的顶面
180:上方导电层
302:垫氧化物层
304:化硅衬垫层
306:浅沟隔离结构
330A:金属柱部分
330B:金属柱部分
330w:钨柱
330n:氮化钛层
332:栅极导电层
333:介电覆盖层
341:氧化物层
342:氮化硅层
402:介电隔离结构
410a:高掺杂硅柱
410b:高掺杂硅柱
450:第一导电层
481:氧化物层
482:氧化物层
483:氮化硅层
491:第一浅沟隔离层
492:第二浅沟隔离层
550a:第一子金属层
550b:第二子金属层
551:轻掺杂漏极
552:P+重掺杂区
553:插塞
602:栅极层
604:氮化硅层
702:旋涂介电材料
802:栅极罩幕层
1002:第二氧化物浅沟隔离结构
1502:第三氧化物间隙壁
1504:轻掺杂漏极区
1506:氮化硅间隙壁
1702:第三化学气相沉积氧化物浅沟隔离结构
1704:源极区
1706:漏极区
1802:氧化物间隙壁
1901:旋涂介电材料
1903:栅极延伸区
1904:预设厚度的氧化物
1905:第一内连线金属层
3510:SOC晶粒
3520:新的晶粒
3530:新的单片式晶粒
3610:单片式晶粒
3620:单片式晶粒
3621:XPU
3622:YPU
3630:单片式晶粒
3631:XPU
3632:YPU
3633:高阶快取
3641:XPU
3642:YPU
3643:L3快取
3644:L4快取
3650:单片式晶粒
3651:XPU
3652:YPU
3653:L3快取
3654:L4快取
3657:外部DRAM
3655:封装结构
BL/BL Bar:比特线
Contact:接触区
Cpp:多晶硅接触区之间的间距
Cell_Height:存储单元高度
C1B1:切线
C1B2:切线
C1E1:切线
C1E2:切线
C1H1:切线
C1H2:切线
C4B1:切线
C4B2:切线
C51:切线
C52:切线
C-S(L):开口长度
C-S(W):开口宽度
CRMG(L):栅极延伸区中开口的垂直长度
D(W):漏极宽度
D(L):漏极长度
DSG:虚拟屏蔽栅极
DWB:直接宽总线
Fin pitch:鳍片间距
G(L):栅极长度
G(W):栅极宽度
GROC(L):光阻层沿着X轴的条纹图案的长度
HSS:硅基材的原始水平表面
Logic GU core1-Logic GU core 2N:逻辑GU核心
Node-1:储存节点
Node-2:储存节点
N-well/n_well:n型阱区
PD-1:下拉晶体管
PD-2:下拉晶体管
PU-1:上拉晶体管
PU-2:上拉晶体管
PG-1:通过-闸晶体管
PG-2:通过-闸晶体管
p-substrate:p型掺杂基材
P-well:p型阱区
STI:浅沟隔离结构
S(W):源极宽度
S(L):源极长度
SMFA:扫描器最大场面积
TG:真栅极
TEC:硅表面的垂直边界具有合适的凹陷厚度
VDD:高压电压源
VSS:低压电压源
WL:字节线Xn:边缘距离
Xp:边缘距离
具体实施方式
如前所述，在目前传统的SRAM存储单元或逻辑存储单元中，即便最小特征尺寸或技术节点已微缩到28nm或更小，晶体管的尺寸也无法按比例缩小。以下所述的「技术节点」一词是指代工厂所公布的具体半导体制程技术(例如，台积电所公布的N5、N7)，或第三方所公布的相关数据(例如参照wikichip,https://en.wikichip.org/)。不同的技术节点通常意味着不同的电路世代和架构。通常，技术节点越小意味着特征尺寸越小，从而生产出更快、更节能及更小的晶体管。「最小特征尺寸」一词是「技术节点」的同义词。「多晶硅接触区之间的间距(contacted poly pitch或Cpp)」和「鳍片间距(Fin pitch)」二词的在半导体产业中已有明确的定义。「鳍宽(Fin width)一词」是指鳍式场效晶体管(FinFet)或三栅极晶体管的鳍结构的底部宽度。
首先，本发明公开一种微型晶体管结构，此种微型晶体管的源极、漏极和栅极的线性尺寸被精确控制，线性尺寸可以小至最小特征尺寸(λ)。因此，当两个相邻的晶体管通过漏极/源极连接在一起时，两个相邻晶体管的栅极边缘之间的距离可以小到2λ。另外，源极、漏极和栅极的接触孔的线性尺寸可以小于λ，例如0.6λ至0.8λ。
图5是根据本发明的一实施例所绘示的一种小型化金属氧化物半导体场效晶体管(mMOSFET)100的结构俯视图。如图5图5所示，小型化金属氧化物半导体场效晶体管100包括：(1)栅极结构111，其具有一个栅极长度G(L)和一个栅极宽度G(W)，(2)源极113，位于栅极结构111的左侧，具有一个源极长度S(L)和一个源极宽度S(W)，源极长度S(L)为从栅极结构111的边缘到隔离区105的边缘的线性尺寸，(3)漏极117，位于栅极结构111的右手侧，具有一个漏极长度D(L)和一个漏极宽度D(W)，漏极长度D(L)是从栅极结构111的边缘到隔离区105的边缘的线性尺寸，(4)接触孔119，藉由自对准技术(self-alignment technology)形成于源极103的中心处，具有分别标记为C-S(L)和C-S(W)的一个开口长度和一个开口宽度，以及(5)接触孔121，藉由自对准技术形成于漏极117的中心处，具有分别标记为C-D(L)和C-D(W)的一个开口长度和一个开口宽度。其中，栅极长度G(L)、漏极长度D(L)和源极长度S(L)可以被精确地控制到微缩至最小特征尺寸λ。此外，标记为C-S(L)和C-S(W)的开口长度和开口宽度或标记为D-S(L)和D-S(W)的开口长度和开口宽度可以小于λ，例如介于0.6λ至0.8λ之间。
以下简要描述mMOSFET 100的制程步骤。mMOSFET 100的结构及其制程步骤详细描述在2020年12月31日提交申请编号为17/138,918的美国专利申请案，标题为：「MINIATURIZED TRANSISTOR STRUCTURE WITH CONTROLLED DIMENSIONS OF SOURCE/DRAINAND CONTACT-OPENING AND RELATED MANUFACTURE METHOD」。编号17/138,918美国专利申请案的全部内容，将藉由引用并入的方式全文收载于本说明书之中。
如图6所示。在基材112上形成垫氧化物层302，并于基材112上方沉积氮化硅衬垫层304。定义出mMOSFET 100的主动区，并去除了主动区之外的其他部分硅材料，以建构出沟槽结构。在沟槽结构中沉积oxide-1层被并将其回蚀刻以在硅基材的原始水平表面(Original horizontal surface of the silicon substrate，以下简称HSS)下方形成浅沟隔离结构(STI-oxide1)306。
去除垫氧化物层302和氮化硅衬垫层304，并在HSS上方形成介电隔离结构402。然后，在HSS上方沉积栅极层602和氮化硅层604，并蚀刻栅极层602和氮化硅层604以形成mMOSFET 100的真栅极(TG)和虚拟屏蔽栅极(DSG)。其中，虚拟屏蔽栅极(DSG)到真栅极(TG)具有所需的直线距离，如图7所绘示。在图7中，真栅极(TG)的长度为λ，虚拟屏蔽栅极(DSG)的长度也为λ，真栅极(TG)与虚拟屏蔽栅极(DSG)的边缘距离也为λ。当然，出于元件的弛豫(relaxation)目的，这些长度和距离可以根据需要大于λ。
然后，沉积旋涂介电材料702，然后对旋涂介电材料702进行回蚀。藉由微影罩幕技术形成设计良好的栅极罩幕层802，如图8所绘示。之后，利用各非等向性蚀刻技术移除位于虚拟屏蔽栅极(DSG)上方的氮化硅层604，然后移除虚拟屏蔽栅极(DSG)、对应于虚拟屏蔽栅极(DSG)的一部分介电隔离结构402以及对应于虚拟屏蔽栅极(DSG)的p型基材112，如图9所绘示。
再移除栅极罩幕层802，蚀刻旋涂介电材料702，并沉积第二硅氧化物浅沟隔离结构(STI-oxide-2)1002，然后进行回蚀，如图10所绘示。然后，沉积并回蚀oxide-3层以形成第三硅氧化物间隙壁(oxide-3spacer)1502，在p型基材112中形成轻掺杂漏极区(LDD)1504，沉积并回蚀氮化硅层以形成氮化硅间隙壁1506，并去除介电绝缘体402，如图11所示。
之后，利用选择性磊晶生长(SEG)技术来生长本征硅电极1602，如图1216所绘示。1然后沉积并回蚀第三化学气相沉积硅氧化物浅沟隔离结构(CVD-STI-oxide-3)1702，移除本征硅电极1602，形成mMOSFET 100的源极区(n+source)1704和漏极区(n+drain)1706，如图13所绘示。由于源极区(n+source)1704和漏极区(n+drain)1706形成在真栅极(TG)和CVD-STI-oxide3层1702之间，其位置最初被虚拟屏蔽栅极(DSG)所占据，因此，源极区(n+source)1704(或漏极区(n+drain)1706)的长度和宽度与λ一样小。源极区(n+source)1704(或漏极区(n+drain)1706)的开口可以小于λ，例如0.8λ。如果再另外形成硅氧化物间隙壁1802，则这些开口可以被缩小，如图14所绘示。
另外，新的小型化晶体管使第一内连线金属层(Ml层)藉由自对准的小型化接触结构直接连至栅极、源极和/或漏极区域，而不使用传统的接触-通孔-罩幕(contact-hole-opening mask)和/或第零层金属转接层(Metal-0)连接至第一内连线金属层。如图13所绘示，沉积一层旋涂介电材料1901以填充基材上的空隙，包括位于源极区(n+源极)1704(或漏极区(n+漏极)1706)的开口。然后采用化学机械研磨CMP对表面进行平坦化，如图15A所绘示。图15B是图15A的俯视图，并绘示出多个水平方向上的指状结构。
再使用预先设计的罩幕形成光阻层1902，使图15B中沿着X轴的条纹图案具有长度为GROC(L)的单独空间，用以沿着图15B中的Y轴暴露出栅极延伸区，结果如图16的俯视图所绘示。最激进的设计规则为GROC(L)＝λ，如图16所绘示。然后使用非等向性蚀刻技术移除位于暴露于外的栅极延伸区内的氮化硅覆盖层(Nitride-cap layer)，进而将导电的金属栅极层暴露出来(如图17所绘示)。
此后，移除光阻层1902，然后移除旋涂介电材料层1901，使位于源极区1704和漏极区1706顶部的开口区再次暴露出来。然后沉积一层具有预设厚度的硅氧化物1904，然后利用非向性蚀刻技术在源极区1704和漏极区1706的开口区以及暴露的栅极延伸区1903的四个侧壁上形成侧壁。因此，在暴露的栅极延伸区、源极区1704和漏极区1706中分别形成自然堆积的接触孔开口。图18A系绘示晶体管结构的结构剖面图。图18B为图18A所示晶体管结构的俯视图。位于暴露的栅极延伸区1903中开口的垂直长度CRMG(L)小于长度GROC(L)，其中长度GROC(L)可以是λ。
最后，形成一层具有预设厚度的第一内连线金属层1905，以填充所有的接触开口，并根据晶圆表面的形貌形成光滑的水平表面。然后使用微影罩幕技术分别在这些接触孔开口之间形成连接线，以实现必要的第一内连线金属层的内连线网路，如图19A1所绘示。图19B是图19A1所绘示之mMOSFET的俯视图。其中第一内连线金属层完全实现了接触-填充(contact-filling)和插塞-连接(plug-connection)至栅极和源极/漏极的功能，并且实现以直接内连线(direct interconnection function)连接所有晶体管的功能任务。无需使用昂贵且控制非常严格的传统接触-通孔-罩幕，也无需进行后续非常困难接触-通孔的开口钻孔步骤。尤其是当晶体管的水平几何尺寸进一步微缩至小数十亿倍时，这会是最困难的挑战。此外，它免除了在接触-通孔-开口中制作金属插塞以及后续的化学机械研磨步骤，即能实现原本需要由复杂集成电路加工步骤完成的金属栓柱(例如，原本需要汇聚尖端科技方能建构的第零层金属转接层)。
此外，传统的SRAM存储单元或标准存储单元可能不允许栅极Gate或扩散区Diffusion在不经过第一内连线金属层M1的情况下直接连接到第二内连线金属层M2(或者不允许第一内连线金属层M1不经过第二内连线金属层M2结构的情况下直接连接到第三内连线金属层M3，或者是第一内连线金属层M1不经过M2至Mx等内连线结构的情况下直接连接到第x内连线金属层Mx)。本发明揭露了一种新的内连线结构，其栅极或扩散区(源极/漏极)区以自对准的方式，藉由一个由Contact-A和Via1-A所组成的垂直导电插塞，没有经过第一内连线金属层M1的过渡连接，直接连接到第二内连线金属层M2，而Contact-A和Via1-A分别是在制作接触区Contact和插塞Via1的阶段，在同一晶粒的其他位置上形成。如此，第一内连线金属层M1与另一个内连线金属层之间的必要空间，以及内连线中的布线阻碍问题将会减少。下面简要介绍此种新的内连线结构，其中栅极Gate和扩散区Diffusion是以自对准的方式直接连接到第二内连线金属层M2而没有经过第一内连线金属层M1的过渡连接。
图20A至图20C系绘示晶体管制程中在栅极延伸区和扩散区顶部形成多个开孔的制程阶段的结构剖面和俯视图。其中，图20A是晶体管制程结构的俯视图。图20B和图20C分别是沿着图20A中的切线C1B1和C1B2所绘示的晶体管制程结构剖面图。如图20B和图20C所绘示，晶体管结构100是由浅沟隔离结构(STI)105所形成和定义。晶体管结构100具有栅极端102、位于栅极端102下方的晶体管通道区103和源极/漏极区104。栅极端102包括栅极介电层102a、形成于栅极介电层102a上方的栅极导电层102b以及形成于栅极导电层102b上方的硅质区(或晶种区(seed region))102c。硅质区102c可由多晶硅或非晶硅所制成。栅极端102还包括位于硅质区102c顶部之上的覆盖层(例如氮化硅层)，并且还包括位于栅极介电层102a、栅极导电层102b和硅质区102c之侧壁上的至少一个间隙壁(例如，包括氮化硅间隙壁102s1和热氧化硅间隙壁102s2)。第一介电层120形成于半导体基材101上，至少覆盖晶体管结构100的主动区。其中，主动区包括栅极端102和源极/漏极区104以及STI 105。
多个开孔(例如开孔107a和107b形成在第一介电层120中，藉以将硅质区102c和源极/漏极区104的顶部暴露于外。在一些实施例中，开孔107a和107b是藉由微影蚀刻制程移除一部分第一介电层120所形成，藉以将硅质区102c和源极/漏极区104的硅质区域暴露于外。在一实施例中，开孔107a和107b中的每一者的尺寸，可以等于最小特征尺寸(例如，元件10的晶体管结构100的临界尺寸)。当然，开孔107a和107b的尺寸可以大于最小特征尺寸。开孔107a和107b的底部(即暴露于外的顶部11和12)分别由具有多晶/非晶硅或具有高导电的重掺杂硅晶(crystalline silicon)材料所制成。栅极端暴露在外的硅质区102c和源极/漏极端暴露于外的硅质区，可以用来作为后续进行选择性磊晶生长技术(SEG)以生长柱状体(pillars)的晶种区。
然后请参照图21A至图21C，采用选择性磊晶生长技术SEG在暴露于外的顶部11和12的基础上生长出重掺杂的导电硅插塞(或导电柱状体)，以形成第一导电柱部分131a和第三导电柱部分131b。然后在第一介电层120上方形成第一子介电层(dielectric sub-layer)140，以使第一子介电层140的顶表面140s与第一导电柱部分131a和第三导电柱部分131b的顶表面基本共面。第一导电柱部分131a和第三导电柱部分131b的「暴露于外的头部」(或暴露于外的顶表面)可以用为后续再次进行选择性磊晶生长SEG制程时的晶种层。另外，第一导电柱部分131a和第三导电柱部分131b上部都具有晶种区或晶种柱，该晶种区或晶种柱可用于后续选择性磊晶生长，作为晶种层。随后，通过第二次选择性外磊晶生长在第一导电柱部分131a上形成第二导电柱部分132a；在第三导电柱部分131b上形成第四导电柱部分132b。图21A系根据本发明的一个实施例绘示在第一导电柱部分131a和第三导电柱部分131b上分别形成第二导电柱部分132a和第四导电柱部分132b之后的结构俯视图。图21B是沿着图21A所示的切线C1E1所绘示的结构剖面图。图21C是沿着图21A所示的切线C1E2所绘示的结构剖面图。
接着，如图22A至图22C所绘示，可以在第一子介电层140的顶面140s上沉积第一导电层150，例如铜(Cu)、铝(Al)、钨(W)或其他合适的导电材料。然后在第一导电层150上沉积第二子介电层160。将第一导电层150和第二子介电层160图案化，藉以定义中空开口109，其中第一导电柱130A穿过中空开口109而不与第一导电层150和第二子介电层160接触。
然后，如图23A至图23C所绘示，沉积上方介电层170以覆盖第二子介电层160和第一子介电层140以填充中空开口109。上方介电层170的顶面170s低于第一导电柱130A(包括第一导电柱部分131a和第二导电柱部分132a)和第二导电柱130B(包括第三导电柱部分131b和第四导电柱部分132b)的顶面130t。然后在上方介电层170的上方形成上方导电层180；其中第一导电柱130A连接到上方导电层180但与第一导电层150断开。图23A系根据本说明书的一个实施例绘示在上方介电层170上方形成上方导电层180之后的结构俯视图。图23B是沿着图23A所示的切线C1H1所绘示的结构剖面图。图23C是沿着图23A所示的切线C1H2所绘示的结构剖面图。
如上所述，栅极端暴露于外的硅质区102c和源极/漏极端暴露于外的硅质区中的每一者都具有晶种区，可用于后续的选择性磊晶生长(SEG)，以晶种区为基础生长出导电柱状体。此外，第一柱状体部分131a与第三柱状体部分131b的上方部分也具有晶种或晶种柱，该晶种或晶种柱也可用于后续的选择性磊晶生长步骤。应用本发明的上述实施例，只要在导电端的上部配置有用来进行选择性磊晶生长步骤的晶种部分或晶种柱，即可以自对准的方式，藉由一个垂直的导电或导体插塞，将第一内连线金属层M1或导电层(一种导电端)直接连接到第X内连线金属层MX互连层(而不连接到内连线金属层M2、M3、..MX)。其中，晶种部分或晶种柱并不限定为限于硅质材料，任何可以被配置来作为后续进行的选择性磊晶生长步骤的晶种材料，都未脱离本发明的精神范围。
导电柱可以是金属导电柱，也可以是由金属导电柱和其上部的晶种部分或晶种柱所构成的复合导体柱。如图24A至图24C所绘示，如图23A至图23C中所绘示的高掺杂N+多晶硅柱131a、132a、131b、132b结构可以被移除，再由钨柱330w、氮化钛(TiN)层330n和高掺杂硅柱来代替。如图24B和图24C中所绘示，第一导电柱包括金属柱部分330A(包括钨柱330w和氮化钛层330n)和高掺杂硅柱410a，第二导电柱包括金属柱部分330B(包括钨柱330w和氮化钛层330n)和高掺杂硅柱410b。高掺杂硅柱410a和410b是金属导电柱的晶种区或晶种柱。其中金属导电柱是配置来形后续的金属内连线的。例如请参照图24B和图24C，第一导电层450形成在第一子介电层240上方，并且电连接到高掺杂硅柱410a和410b。其中，高掺杂硅柱410a和410b是导体柱的晶种区或晶种柱，配置来让后续进行的选择性磊晶生长SEG制程在其上生长出另一个硅柱。在本实施例中，图24A是俯视图。第24B图是沿图24A的切线C4B1所绘示的结构剖面图。图24C是沿图24A的切线C4B2所绘示的结构剖面图。采用这种方式，导电柱可以包括钨柱和第一高掺杂硅柱，意即是导电柱在其上部具有种晶区或种晶柱。
导电柱可以在其上部具有晶种区或晶种柱，由于高掺杂硅柱410a和410b是导电柱的晶种区或晶种柱，其系配置来在后续进行的选择性磊晶生长SEG制程中生长出另一个硅柱，因此可以实现了无限延伸的接触结构。如图24D至图24F所绘示，即使当金属导电层(例如，第一子金属层550a或第二子金属层550b)的宽度与下方接触插塞的宽度相同(可以小至最小特征尺寸)，因为微影罩幕的错位容差导致金属导电层550a或550b不能完全覆盖接触结构(如图24D至图24F所绘示)，仍不必担心金属导电层和接触结构之间因为接触面积不足而可能导致电阻过高的问题。本发明是进一步使用选择性磊晶生长SEG来生长出额外的高掺杂硅材料(侧柱520)以附着于金属导电层550a和550b的立壁上。在本实施例中，图24D是俯视图。图24E是沿着图24D的切线C51所绘示的结构剖面图。图24F是沿着图24D的切线C52所绘示的结构剖面图。
此外，本发明公开了一种新的CMOS结构，其中NMOS和PMOS晶体管的源极区和漏极区的n+区和p+区分别由绝缘体完全隔离，这样的绝缘体不仅可以增加对闩锁问题的抵抗力，同时也增加载子进入硅基材的隔离距离，藉以分离NMOS和PMOS晶体管中的接面，从而可以缩小接面与接面之间的表面距离(例如3λ)，因此可以减小SRAM存储单元或标准存储单元的尺寸。以下要介绍一种新型的CMOS结构，其中NMOS和PMOS晶体管源极区和漏极区的n+区和p+区分别被绝缘体所完全隔离。这种PMOS和MNOS的新组合结构详述于2021年5月12日所提交，编号为17/318,097的美国专利申请案，标题为「COMPLEMENTARY MOSFET STRUCTUREWITH LOCALIZED ISOLATIONS IN SILICON SUBSTRATE TO REDUCE LEAKAGES AND PREVENTLATCH-UP」。编号17/318,097美国专利申请案的全部内容，将藉由引用并入的方式全文收载于本说明书之中。
请参照图25A和图25B。图25A系绘示PMOS晶体管52的结构剖面图，图25B系绘示NPMOS晶体管51的结构剖面图。栅极结构33包括栅极介电层331和栅极导电层332(例如，栅极金属)，形成在半导体基材(例如硅基材)的水平表面或原始表面之上。介电覆盖层333(例如，硅氧化物层和氮化硅层二者的复合物层)在栅极导电层332上方。此外，包括硅氧化物层341和氮化硅层342的复合物间隙壁34可用于覆盖在栅极结构33的侧壁上。在硅基材中形成沟槽，并且使全部或至少部分的源极区35和漏极区36分别位于对应的沟槽之中。PMOS晶体管32中的源极(或漏极)区可以包括P+区或其他合适的掺杂分布区(例如从P-到P+逐渐或阶段改变的掺杂区)。此外，有一个局部隔离结构48(例如，氮化硅或其他high-k介电材料)位于一个沟槽之中并位于源极区的下方，而另一个局部隔离结构48位于另一沟槽之中并位于漏极区的下方。这种局部隔离结构48在硅基材的水平硅表面(horizontal siliconsurface，HSS)下方，并且可以称之为硅基材中的局部隔离结构(localized isolationinto silicon substrate，LISS)48。LISS 48可以是一种厚氮化硅层或介电层的复合物。例如，局部隔离结构或LISS 48可以包括复合局部隔离结构，其包括覆盖于沟槽的至少一部分侧壁上的一个硅氧化物层(称为Oxide-3V层481)和覆盖在沟槽的至少一部分底部的另一个硅氧化物层(Oxide-3B层482)。Oxide-3V层481和Oxide-3B层482可以藉由热氧化制程来形成。复合局部隔离结构48还包括氮化硅层483(称为Nitride-3)，其位于Oxide-3B层482之上并与Oxide-3V层481接触。值得注意的是，只要能使Oxide-3V层保持最佳状态并且设计得当，氮化硅层483或Nitride-3是可以用任何合适的绝缘材料来加以替代的。此外，图25A和图25B中所绘示的STI(浅沟隔离结构)区可以被称为STI(浅沟槽隔离)区域可以包括复合STI 49，其包括第一浅沟隔离层(STI-1)491和第二浅沟隔离层(STI-2)492，其中STI-1层491和STI-2层492可以分别由不同制程的厚硅氧化物材料所制成。
此外，图25A和图25B中所绘示的源极(或漏极)区可以包括复合的源极区55和/或漏极区56。例如，如图25A所示，在PMOS晶体管52中，复合源极区55(或漏极区56)至少包括位于沟槽中的轻掺杂漏极(LDD)551和P+重掺杂区552。尤其要注意的是，轻掺杂漏极(LDD)551邻接于暴露于外且具有均匀(110)晶格方向的硅表面。与栅极结构的边缘形成对比，暴露于外的硅表面的垂直边界具有合适的凹陷厚度，为标记在图25A中的TEC(被蚀刻掉的晶体管的本体厚度，明确定义为有效通道长度的锐边)。暴露于外的硅表面基本上与栅极结构对齐。暴露于外的硅表面可以是晶体管通道的终端表面。
轻掺杂漏极551和P+重掺杂区552可以是一种藉由选择性磊晶生长(SEG)技术(或可以是其他合适的技术，例如原子层沉积ALD技术或选择性生长ALD-SALD技术)来形成，藉以从暴露于外的TEC区上生长出硅，藉以在局部隔离结构LISS区上形成新的预设(110)晶格。其中，暴露于外的TEC区是用来作为晶种。而局部隔离结构LISS区对于改变复合源极区55或漏极区中新形成的晶体的(110)晶格结构没有晶种作用。这种新形成的晶体(包括轻掺杂漏极(LDD)551和P+重掺杂区552)可以命名为TEC-Si，如图25A所绘示。在一实施例中，TEC与栅极结构33的边缘对齐或实质上对齐，LDD 551的长度可调，LDD 551与TEC相对的侧壁，可以与间隙壁34的侧壁对齐或实质上对齐。类似地，NMOS晶体管51的复合源极/漏极区的TEC-Si(包括LDD区和N+重掺杂区)如图25B所绘示。复合源极(或漏极)区可进一步包括钨(或其他合适的金属材料)插塞553，与TEC-Si部分水平连接，以完成整个源极/漏极区，如图25A和图25B所绘示。如图25A所绘示，流向未来金属内连线(例如Metal-1层)的主动通道电流，通过LDD 551和重掺杂导电区552到达钨(或其他金属材料)插塞553。其中，钨插塞553是通过良好的金属对金属的欧姆接触(Metal-to-Metal Ohmic contact)直接连接到Metal-1层，与传统的硅对金属接触(Silicon-to-Metal contact)相比，电阻显然要低得多。
图26A系绘示一种新PMOS52和新NMOS51组合的结构俯视图。图26B系沿着图26A的切线(Y轴)所绘示之新PMOS52和新NMOS51组合的结构剖面图。如图26B所绘示，在PMOS的P+源极/漏极区底部和n型阱区N-well之间存在一个复合的局部隔离结构(或LISS 48)，因此在PMOS的底部和p型阱区P-well之间也存在另一个复合局部隔离结构(或LISS 48)。在图26B所绘示的新发明CMOS结构具有明显的优势，因为n+重掺杂区和p+重掺杂区的底部被隔离结构完全隔离。也就是说，从PMOS的P+重掺杂区底部到NMOS的N+重掺杂区底部的可能闩锁路径已被复合局部隔离结构LISS完全阻断。另一方面，在传统的CMOS结构中，n+重掺杂区和p+重掺杂区没有被隔离结构完全隔离，如图27所示，从n+/p接面通过p型阱区/n型阱区接面到n/p+接面的可能的闩锁路径包括长度
Figure BDA0003541435570000271
长度
Figure BDA0003541435570000272
和长度
Figure BDA0003541435570000273
(图27)。因此，从元件布局的角度来看，第26图中NMOS和PMOS之间的预留边缘距离(Xn+Xp)小于图27的预留边缘距离。例如，预留边缘距离(Xn+Xp)可以介于2λ至5λ之间，例如是3λ。
图28A系绘示另一种新PMOS 52和新NMOS 51组合的结构俯视图。图28B系沿着图28A的切线(X轴)所绘示之新PMOS52和新NMOS 51组合的结构剖面图。如图28B所示，此结构从n+/p接面通过p型阱区(或p型基材)/n型阱区接面到n/p+接面的路径更长。从LDD-n/p接面通过p型阱区/n型阱区(P-well/N-well)接面到n/LDD-p接面的可能闩锁路径包括长度①、长度②(一个复合局部隔离结构LISS的底部长度)、长度③、长度④、长度⑤、长度⑥、长度⑦(另一个复合局部隔离结构LISS的底部长度)及长度⑧，如图28B所标示。另一方面，在传统的CMOS结构中，PMOS和NMOS的组合结构，如图29所示，从n+/p接面通过p型阱区/n型阱区接面到n/p+接面的可能闩锁路径仅包括长度
Figure BDA0003541435570000274
长度
Figure BDA0003541435570000275
长度
Figure BDA0003541435570000276
和长度
Figure BDA0003541435570000277
(如图29所示)。图28B所示的可能闩锁路径比图29的可能闩锁路径长。因此，从元件布局的角度来看，图28B所示NMOS和PMOS之间的预留边缘距离(Xn+Xp)小于图29的预留边缘距离。例如，预留边缘距离(Xn+Xp)可以介于2λ至5λ之间，例如是3λ。
此外，在目前市面上的SRAM存储单元和标准存储单元中，用于连接高压电压源VDD和低压电压源VSS(或接地)的金属线布设在硅基材的原始硅表面之上，如果这些金属线之间没有足够的空间，这样的金属线布线会干扰用于字节线(WL)、比特线(BL和BL Bar)或其他内连线线的金属。本发明公开了一种新的SRAM结构，其中用于高压电压源VDD和/或低压电压源VSS的金属线可以分布在硅基材的原始硅表面之下。因此，即使缩小SRAM存储单元的尺寸，也可以避免用于连接字源线(WL)、比特线(BL和BL Bar)、高压电压源VDD和低压电压源VSS等的金属线布局的接触结构之间的干扰。如图30所绘示，在PMOS 52的漏极区，钨或其他金属材料553直接耦接到n型阱区N-well，N-well电性耦接到高压电压源VDD。另一方面，在NMOS 51的源极区中，钨或其他金属材料553直接耦接到p型阱区P-well或接地的p型基材。因此，在新的SRAM存储单元和标准存储单元中，可以省略习知技术用于将源极/漏极区与第二内连线金属层M2或第三内连线金属层M3电性耦接，以形成高压电压源VDD或接地内连线的开口。上述结构的详细构造及其制程步骤可见于2020年8月12日提，编号为16/991,044的美国专利申请案，名称为：「TRANSISTOR STRUCTURE AND RELATED INVERTER」。编号16/991,044美国专利申请案的全部内容，将藉由引用并入的方式全文收载于本说明书之中。
综上所述，新的SRAM存储单元和标准存储单元至少具有以下优点：
(1)SRAM存储单元中晶体管的源极、漏极和栅极的线性尺寸可以被精确控制，线性尺寸可以小到最小特征尺寸Lamda(λ)。因此，当两个相邻晶体管通过漏极/源极连接在一起时，晶体管的长度尺寸将小至3λ，而相邻两个晶体管的栅极边缘之间的距离可以小至2λ。在考虑公差之后，晶体管的长度尺寸会落在实质3λ至6λ之间或更大，两个相邻晶体管的栅极边缘之间的距离可以落在实质3λ至5λ或更大。
(2)第一内连线金属层(M1层)通过自对准微型化接触结构直接连接至栅极、源极和/或漏极区，而无需使用传统的接触-通孔-开口罩幕和/或用于与第一内连线金属层M1连接的第零层金属转接层。
(3)由于栅极和/或扩散(源极/漏极)区直接连接到第二内连线金属层M2，而不以自对准的方式连接第一内连线金属层M1。因此，一个第一内连线金属层M1与另一个内连线金属层之间的必要空间，以及内连线中的布线阻碍问题将会减少。此外，同样的结构可以应用于将下层金属内连线层通过导电柱直接连接到上层的金属内连线层，而不使导电柱电性连接到下层金属内连线层和上层金属内连线层之间的任何一个中间金属内连线层。
(4)NMOS和PMOS晶体管的源极/漏极区的n+和p+重掺杂区分别被介电隔离结构完全隔离。藉此，介电隔离结构不仅可以增加对防止闩锁问题的能力，而且可以增加硅基材的隔离距离将NMOS和PMOS晶体管二者的接面分开，进而缩小接面之间的表面距离(例如，使其介于3λ至10λ之间，例如为6λ或8λ)。
(5)由于SRAM存储单元和标准存储单元中用于连接高压电压源VDD和/或低压电压源VSS的金属线可以被布线在硅基材的原始硅表面之下，因此，即使缩小SRAM存储单元的尺寸，也可以避免用于连接字源线(WL)、比特线(BL和BL Bar)、高压电压源VDD和低压电压源VSS等的金属线布局的接触结构之间的干扰。此外，在新的SRAM存储单元和标准存储单元中，可以省略习知技术用于将源极/漏极区与第二内连线金属层M2或第三内连线金属层M3电性耦接，以形成高压电压源VDD或接地内连线的开口。
图31A是图1B的副本，系绘示SRAM存储单元6个晶体管之间的布局和连接方式的「棒状图」，而图31B是根据本发明所绘示的具有尺寸优点之新6T SRAM存储单元的棒状图。如图31B所示，晶体管的尺寸将被微缩至3λ(以虚线矩形标记之)，并且两个相邻晶体管的栅极边缘之间的距离可被微缩至2λ。此外，位于硅基材中用来将NMOS和PMOS晶体管二者的接面分开的隔离距离可以被微缩到3λ(以虚线矩形标记之)。位于硅基材中用来将两个PMOS分开的隔离距离可以被微缩到介于1.5λ至2.5λ之间，例如被微缩到2λ(以虚线矩形标记之)。图31B进一步绘示，Cpp可被微缩到3λ，两个鳍片之间的间距Fp_1和Fp_2分别可被微缩到4λ和3λ。
在图31B中，主动区(垂直线)的尺寸可以被微缩到λ，栅极线(水平线)也是如此。此外，在图31B中，位于左上角对应于图31A的晶体管PG，为了避免使后续分别在主动区和栅极区中所形成的两个接触孔彼此产生干扰，主动区的边缘与SRAM存储单元或比特存储单元(bit cell)二者的边界之间的水平距离为1.5λ(以两个虚线矩形标记之)。图31B右下角对应于图31A的另一个晶体管PG也是如此。因此，根据图31B所绘示的棒状图，SRAM存储单元的水平长度(X方向)是15λ，而SRAM存储单元或比特存储单元的垂直长度(Y方向)是6λ。因此，图31B所绘示之SRAM存储单元或比特存储单元的总面积可被微缩到90λ2。
如图31C所示。在所提出的SRAM存储单元中，一些源极/漏极接触结构(用于连接到第一内连线金属层)可以形成在主动区中。无论技术节点的大小(或最小特征尺寸)如何，源极/漏极接触结构的尺寸都可被微缩到λ×λ。类似地，可以在栅极或多晶硅线上形成一些源极/漏极接触结构和栅极接触结构(直接连接到第二内连线金属层而不连接到第一内连线金属层，如前所述)，并且栅极接触结的尺寸也可以被微缩到λ×λ。
图32系绘示三个不同代工厂A_公司、B_公司和C_公司使用不同技术节点以及本发明所提供之SRAM存储单元的面积(以λ2为单位)(数据收集自已发表的文献)。当特征尺寸技术朝着更微缩的方向发展时，可以观察到SRAM存储单元尺寸(以λ2为单位)变得更大。藉由本发明所描述的设计及其衍生的设计，横跨不同技术节点的SRAM存储单元的面积可以持平不变或者是使其对技术节点的微缩(即技术节点从28nm微缩到5nm)不敏感。根据本发明，SRAM存储单元的面积可以保持在84λ2至102λ2之间的范围内。以技术节点或最小特征尺寸＝5nm为例，新提出的SRAM存储单元的面积可以约为100λ2，几乎是传统5nm SRAM存储单元之面积的八分之一，如图32系绘示。
当然，本发明所提出的所有改进技术并不需要全部被利用在单一种新SRAM存储单元结构之中。与过渡(习知)的SRAM存储单元相比，只需应用本发明所提出的技术中的其中一者，就足以缩小SRAM存储单元结构的面积。例如，根据本发明的主动区面积的微缩(或者仅是将栅极/源极/漏极(CT)连接到第二内连线金属层)，即可以将技术节点为5nm的SRAM存储单元的面积微缩至介于84λ2至700λ2之间的范围；将技术节点为7nm的SRAM存储单元的面积微缩至介于84λ2至450λ2之间的范围；将技术节点在7nm以上至10nm的SRAM存储单元的面积微缩至介于84λ2至280λ2之间的范围；将技术节点在10nm以上至20nm的SRAM存储单元的面积微缩至介于84λ2至200λ2之间的范围；并且将技术节点在20nm至28nm的SRAM存储单元的面积微缩至介于84λ2至150λ2之间的范围。例如，主动区面积的微缩会使技术节点为5nm的SRAM存储单元的面积微缩至介于160λ2至240λ2之间的范围内(或更大，如果需要额外的公差的话)，使使技术节点为16nm的SRAM存储单元的面积微缩至107λ2至161λ2之间的范围内(或更大，如果需要额外的公差的话)。
与图2B所绘示的传统SRAM的面积(λ2)相比，本发明SRAM存储单元的线性尺寸可以是图2B所绘示之传统SRAM存储单元的线性尺寸的0.9倍(或更小，例如0.85倍、0.8倍或0.7倍)。且本发明SRAM存储单元的面积可以是图2B所绘示之传统SRAM存储单元面积的至少0.81倍(或更小，例如0.72倍、0.64倍或0.5倍)。因此，在另一个实施例中，当最小特征尺寸为5nm时，SRAM存储单元的面积介于84λ2至672λ2之间的范围内。当最小特征尺寸为7nm时，SRAM存储单元的面积介于84λ2至440λ2之间的范围内。当最小特征尺寸在7nm以上至10nm之间时，SRAM存储单元的面积介于84λ2至300λ2之间的范围内。当最小特征尺寸在10nm以上至16nm之间时，SRAM存储单元的面积介于84λ2至204λ2之间的范围内。当最小特征尺寸在16nm以上至22nm之间时，SRAM存储单元的面积介于84λ2至152λ2之间的范围内。当最小特征尺寸在22nm以上至28nm之间时，SRAM存储单元的面积介于84λ2至139λ2之间的范围内。
类似地，上述晶体管、CMOS、闩锁设计和/或内连线结构可以应用于采用标准存储单元为基本元件的逻辑电路中。新的标准存储单元(单位面积：2Cpp×Cell_Height)如图33A和图33B所示，其中Cpp可以被微缩至4λ，而Cell_Height可以被微缩至24λ。在图33A中，两个主动鳍片分别被用于PMOS和NMOS之中。鳍片之间的间距可以被微缩至3λ。主动区或鳍片的宽度可以被微缩至λ，栅极线(或多晶硅线)的宽度也是如此。无论当前可用的技术节点大小(或最小特征尺寸)如何，这些尺寸都可以轻易达成。因此，本发明所提供的标准存储单元的单位面积(2Cpp×Cell_Height)为192λ2。
如图33B所示，可以在主动区中形成源极/漏极接触结构(用于连接到第一内连线金属层)。无论当前可用的技术节点大小(或最小特征尺寸)如何，源极/漏极接触结构的尺寸可以被微缩至λ×λ。类似地，栅极接触结构(用于直接连接到第二内连线金属层，而不连接到第一内连线金属层，如前所述)可以形成在栅极或多晶硅线上，并且栅极接触结构的尺寸也可以被微缩至λ×λ。也就是说，标准存储单元中晶体管的源极、漏极、栅极及其接触结构的线性尺寸可以得到精确的控制，线性尺寸可以被微缩到最小特征尺寸λ(λ)。在本实施例中，两条栅极或多晶硅线之间的间隙被微缩至3λ。
此外，由于源极/漏极结构的底部与基材隔离，如前所述，n+重掺杂区到n+重掺杂区或p+重掺杂区到p+重掺杂区的隔离可以保持在合理的范围内。由于NMOS和PMOS晶体管的源极和漏极区的n+重掺杂区和p+重掺杂区分别被介电隔离结构完全隔离，因此无论技术节点的大小(或最小特征尺寸)如何变化，两个相邻主动区之间的间距可以按比例微缩至2λ(以虚线圆圈标示于图33B的左侧)。此外，本发明中的PMOS和NMOS晶体管之间的闩锁距离可以被微缩至8λ(以虚线圆圈标示于图33B的右侧)。
综上所述，本发明中具有反相器的标准存储单元可的面积(2Cpp×Cell_Height)可为192λ2，且此一面积以λ2为单位，至少从技术节点22nm到5nm几乎不会改变，如图33A所绘示。与其他代工厂的常规制程结果相比，本发明所提供技术节点为5nm的标准存储单元的面积(2Cpp×Cell_Height)，约为常规标准存储单元面积的3.5分之一(1/3.5)。
当然，本发明所提出的所有改进技术并不需要全部被利用在单一种新标准存储单元结构之中。与过渡(习知)的标准存储单元相比，只需应用本发明所提出的技术中的其中一者，就足以缩小标准存储单元结构的面积。例如根据本发明，技术节点为5nm的标准存储单元的面积(2Cpp×Cell_Height)可以介于190λ2至600λ2之间的范围内；技术节点为7nm的标准存储单元的面积可以介于190λ2至450λ2或介于190λ2至250λ2之间的范围内；技术节点介于10nm至14nm之间的标准存储单元的面积可以介于190λ2至250λ2之间的范围内。
此外，在另一个实施例中，本发明可应用于不同的存储单元尺寸，例如3Cpp×Cell_Height或5Cpp×Cell_Height。可以将一个NOR存储单元或一个NAND存储单元或两个反相器存储单元嵌入到尺寸为3Cpp×Cell_Height的存储单元之中；也可以将两个NOR存储单元或两个NAND存储单元嵌入到尺寸为5Cpp×Cell_Height的存储单元之中。所得出的结论还是，本发明所提供的标准存储单元的面积大小(无论存储单元大小为3Cpp×Cell_Height还是5Cpp×Cell_Height)，以λ2为单位，至少从技术节点22nm到5nm几乎不会改变。
图34B系绘示三个不同代工厂A_公司、B_公司和C_公司使用不同技术节点以及本发明所提供的多晶硅接触区之间的间距(Cpp)、鳍片间距和存储单元高度(Cell_Height)。本发明还实现了上述晶体管结构和具有额外公差的内连线结构。本发明的Cpp和鳍片间距不仅可以应用于SRAM存储单元，还可以应用于标准存储单元(如图34A和图34B所示)。当然，本发明所提出的所有改进技术并不需要全部被利用在单一种新晶粒结构之中。与过渡(习知)的SRAM存储单元相比，只需应用本发明所提出的技术中的其中一者，就足以缩小SRAM记忆或标准存储单元胞结构的面积。因此，与其他的代工厂相比，根据本发明，Cpp间距的值，在技术节点为5nm的条件之下，可以不大于45nm(例如，介于45nm至20nm之间或介于40nm至20nm之间的范围)；Cpp间距值在技术节点为7nm的条件之下，可以不大于50nm(例如，介于50nm至28nm之间或介于45nm至28nm之间的范围内)；Cpp间距值在技术节点为10nm的条件之下，可以不大于50nm(例如，介于50至40nm之间或介于45nm至40nm之间的范围内)；Cpp间距值在技术节点介于14nm至16nm之间的条件之下，可以不大于67nm(例如，介于67nm至64nm之间的范围内)。此外根据本发明，鳍片间距的值，在技术节点为5nm的条件之下，可以不大于20nm(例如，介于20nm至15nm之间的范围内)，鳍片间距的值，在技术节点为7nm的条件之下，可以不大于24nm(例如，介于21nm至24nm之间的范围内)；鳍片间距的值，在技术节点为10nm的条件之下，可以不大于32nm(例如，介于32nm至30nm之间的范围内)。
此外，当第二鳍片宽度不大于5nm时，Cpp的值可以不大于45nm(例如，介于45nm至20nm之间的范围内)；或者，当第二鳍片宽度不大于7nm但不小于5nm时，Cpp的值可以不大于50nm(例如，介于50nm至28nm之间的范围内)。或者，当第二鳍片宽度不大于10nm但不小于7nm时，Cpp的值可以不大于50nm(例如，介于50nm至40nm之间的范围内)。或者，当第二鳍片宽度介于14nm至16nm之间时，Cpp的值可以不大于67nm(例如，介于67nm至64nm之间的范围内)。
根据上述，图35系绘示根据本发明所提出用于单片式晶粒设计的集成电路微缩和拉伸平台(Integrated Scaling and/or Stretching Platform，ISSP)的配置示意图。首先，藉由上述提出的新晶体管、CMOS、内连线结构等，可以将(习知)晶粒Die A原来的电路面积微缩2到3倍；因此，像CPU或GPU这样的单一主要功能区块可以被微缩到更小的尺寸。然后可以在一个单片式晶粒中形成更多的SRAM存储单元或更多的主要功能区块。以5nm技术节点为例，6-T SRAM存储单元的尺寸可以被微缩到大约100F2(其中F是硅芯片上能制造出的最小特征尺寸)，如图32所示。也就是说，如果F＝5nm，则SRAM存储单元可以占据大约2500nm2的面积，与最新的现有存储单元的面积(约为800F2)相比，(约缩小了8倍)。此外，8-指CMOS反相器(8-finger CMOS Inverters)(如图33A和图33B所示，尺寸为2Cpp×Cell_Height)会占用200F2的晶粒面积，而与现有CMOS反相器相比，若以图33A所绘示的5nm技术节点进行制作，其面积将超过700F2或高达900F2。
也就是说，如果习知晶粒原来的电路(如SRAM存储单元电路、逻辑电路、SRAM存储单元+逻辑电路的组合，或主要功能区块电路CPU、GPU、FPGA等)根据第一技术节点(例如7nm或5nm)所制作而成的面积(例如Ynm2)，在本发明的帮助下，采用同一个技术节点进行制造，即使晶粒仍然具有相同的电路，晶粒的总面积也可以缩小。而且，具有相同电路的新晶粒所占用的面积会小于原始晶粒所占用的面积，例如新晶粒的面积为Ynm2的20％至90％(或30％至70％)。
例如，如图35所绘示。原始SOC晶粒3510的扫描器最大场面积(SMFA)为26×33mm2，其中原始SRAM存储单元、原始逻辑电路和输入/输出焊垫分别占晶粒面积的65％、25％和10％。如果原始SRAM存储单元缩小到5.3分之一(1/5.3)，逻辑电路缩小到3.5分之一(1/3.5)，那么微缩后新的晶粒3520的晶粒的扫描器最大场面积是原始晶粒的扫描器最大场面积26×33mm2的3.4分之一(1/3.4)。因此，在相同的扫描器最大场面积26×33mm2之中，可以形成更多的SOC晶粒(例如2.4倍的晶粒)。从另一个角度来看，采用本发明所提出的集成电路微缩和/或拉伸平台(ISSP)，可以很容易地将更多数量(例如，原始SRAM存储单元数量的5.7倍)的SRAM存储单元与微缩后新的晶粒3520组合在相同的扫描器最大场面积之中，以成一个新的单片式晶粒3530；或者将更多的主要功能块(例如，新CPU、新GPU、新FPGA等)与微缩后新的晶粒3520组合在相同的扫描器最大场面积之中，以成另一个新的单片式晶粒3530。
因此，更多的SRAM存储单元将会被形成在一个单片式晶粒之中。如今，主要处理单元(例如CPU或GPU)中具有多阶的快取。L1和L2快取(统称为「低阶快取」)通常每个CPU或GPU的核心单元配置一个。L1快取可以区分为L1i快取和L1d快取，分别用于储存指令或资料。而L2快取不区分用于储存指令和数据。L3快取(可以是「高阶快取」之一者)，其被多个核心单元所共享，通常也不区分用于储存指令或数据。通常每一个CPU或GPU核心单元配置一组L1/L2快取，这意味着每个新增的CPU或GPU的核心单元都必须增加相同大小的面积。通常，快取数量越大，命中率(hit rate)越高。对于高速操作而言，所述的低阶快取或高阶快取通常是由SRAM存储单元所制成。因此，采用本发明所提出的集成电路微缩和/或拉伸平台(ISSP)，可以在扫描仪最大场面积受到微影曝光工具所限制的单片式晶粒中增加L1/L2快取(「低阶快取」)和L3快取(「高阶快取」)的数量。
在一个实施例中，如图36A所绘示。单一单片式晶粒3610是一种具有多个内核的XPU3610(例如GPU)，在扫描器最大场面积(例如26mm×33mm，或858mm2)中其高阶快取具有64MB或更多(例如，128MB、256MB、512MB或更多)的SRAM存储单元。此外，GPU的额外逻辑GU核心(logic GU core1到logic GU core 2N，例如64、128、256或更大的核心)可以插入同一个扫描器最大场面积(SMFA)以增强性能。在另一个实施例中，具有宽频宽输入/输出(widebandwidth I/O)总线的存储器控制器也是如此。每个单片式晶粒都包含输入/输出总线(例如，宽频宽输入/输出)，每个CPU或GPU的核心单元都电性耦接到输入/输出总线，而那些快取或SRAM存储单元也电性耦接到输入/输出总线。
在另一些实施例中，除了现有的主要功能区块之外，可以将根据本发明所述之方法微缩后的另一个主要功能区块，例如NPU、张量处理单元(Tensor Processing Unit，TPU)或FPGA，整合在另一个主要功能区块中。如图36B所绘示的单片式晶粒3620。图36B中的XPU3621和YPU 3622系表示具有主要功能区块的处理单元，其可以是NPU、GPU、CPU、FPGA或TPU。例如，XPU 3621可以是CPU，而YPU 3622可以是GPU。XPU 3621的主要功能区块可以与YPU3622相同或不同。XPU 3621和YPU3622有多个逻辑核心，每一个逻辑核心都有低阶快取(例如，L1/L2快取；L1快取具有512KB的容量；L2快取具有128KB或1MB的容量)，以及被XPU 3621和YPU 3622所共享的大量高阶快取(例如，容量为32MB、64MB或更多的L3快取)。每一个单片式晶粒包括输入/输出总线(例如，宽频宽输入/输出)，每一个逻辑核心都电性耦合到输入/输出总线，而那些快取或SRAM存储单元也电性耦接到输入/输出总线。
因此，本发明的单片式晶粒(可以具有扫描器最大场面积)可以具有两个(或三个或更多)主要功能区块或其他不同的电路。在传统的单片式晶粒中，第一电路或第一主要功能区块可能占据扫描仪最大场面积的20％至90％、30％至80％、50％至90％或60％至90％(例如，如图35左侧所绘示，逻辑电路对应的电路占25％至30％左右；SRAM电路对应的电路占50％65％左右，SRAM电路和逻辑电路的组合对应的电路占80％至90％左右)。而，本发明具有相同扫描仪最大场面积(即使用与常规单片式晶粒相同的技术节点，例如5nm或7nm，所制作而成)的单片式晶粒，不仅可以包括相同的第一电路或第一主要功能区块，还可以包括另一个第二电路或第二主要功能区块(如图35右侧所绘示)。在另一实施例中，本发明的单片式晶粒中第二电路的面积与本发明的单片式晶粒中第一电路的面积相似。
根据本发明，传统单片式晶粒中的第一电路或第一主要功能区块可以被微缩到原来尺寸的20％至90％(例如，30％至80％)。在图32和图34A中，SRAM电路可以被微缩到原来尺寸的八分之一(1/8)；逻辑电路可以被微缩到原来尺寸的3.5分之一(1/3.5)。尤其是，目前越来越多的GPU被用于AI训练时，但GPU对于AI的推理并不是那么理想。另一方面，FPGA因具有可相互交流的逻辑区块，可以藉由工程师的设计帮助特定演算法，较适用于AI推理。在单片式晶粒中，GPU和FPGA都可采用本发明所提出的集成电路微缩和/或拉伸平台(ISSP)来制作。这种单片式晶粒一方面具有很好的平行计算、训练速度和效率。另一方面，它还拥有强大的人工智能推理能力，更快的上市时间、更低的成本和灵活性。
在另一个实施例中，如图36C所绘示的单片式晶粒3630。在XPU 3631和YPU 3632之间被共享的高阶快取3633(例如高阶L3快取)可以藉由设定另一个模式暂存器(未绘示)的方式来进行设置，或者在单片式晶粒的操作期间进行设置。例如，在一个实施例中，藉由设置模式暂存器，1/3的高阶快取3633可以被XPU 3631所使用，而2/3的高阶快取3633可以被YPU 3632所使用。XPU 3631或YPU 3632对于高阶快取3633(例如高阶L3快取)的分配容量，也可以根据集成电路微缩和/或拉伸平台(ISSP)的操作而动态地改变。进一步地，在另一个实施例中，如图36D所绘示的单片式晶粒3640，在包括L3快取3643和L4快取3644的高阶快取中，XPU 3641和YPU 3642各有对应的(例如8M以上)L3快取3643，由个自的内核共享。L4快取3644(例如32MB或更多)被XPU 3641和YPU 3642所共享。同样，在本实施例中，每一个单片式晶粒包括输入/输出总线(例如，宽频宽输入/输出总线)，每一个逻辑核心都电性耦接到输入/输出总线，而那些快取或SRAM存储单元也电性耦接到输入/输出总线。
尤其重要的是，由于根据本发明所设计的eSRAM的面积小很多，因此可以将容量稍大的共享SRAM(或嵌入式SRAM，eSRAM)设计到晶粒之中。由于可以使用更多、更智能的共享eSRAM，将外部DRAM连接到位于对应特定技术节点具有有限扫描器最大场面积(SMFA)的单片式晶粒中的eSRAM，会使操作更有效率，并且可以减少所需外部DRAM的体积。因此，本发明公开了一种用于重新配置传统芯片系统中存储器架构的平台。在传统的芯片系统中，它包括一个第一单片式晶粒(例如GPU)，连接到一个具有第一预定容量(例如1GB)的第一DRAM存储器，此第一单片式晶粒具有基于目标技术节点(例如，5nm)的扫描仪最大场面积(SMFA)，且包括第一逻辑电路和第一SRAM存储器。第一逻辑电路面积和第一SRAM存储器面积之和至少占第一单片式晶粒的扫描仪最大场面积的80％至90％。
基于本发明，具有全新存储器架构的新平台包括与第二DRAM存储器连接的第二单片式晶粒，其中第二单片式晶粒包括第二逻辑电路和第二SRAM存储器，第二单片式晶粒基于相同的目标技术节点具有相同的扫描仪最大场面积(SMFA)。其中，第二逻辑电路与第一逻辑电路相同或实质相同(例如都是相同的GPU或NPU)，但第一逻辑电路在第一单片式晶粒中的面积大于第一逻辑电路的面积。这是因为根据本发明，可以缩小第二逻辑电路的面积。此外，由于根据本发明所制作的SRAM结构的面积非常小，并且在第二单片式晶粒中剩余的芯片面积很大，因此可以将更大体积的SRAM设计到晶粒中。因此第二单片式晶粒中的第二SRAM存储器的体积远高于第一单片式晶粒中第一SRAM存储器的体积。由于第二单片式晶粒中的SRAM体积较大，因此可以减少与第二单片式晶粒相连的DRAM的体积，使得第二DRAM存储器的体积小于第一DRAM存储器的体积。
在又一个实施例中，如图36E所绘示的单片式晶粒3650。单一大尺寸直接宽总线(Direct Wide BUS，DWB)是连接到外部DRAM或其他嵌入式DRAM(「eDRAM」)的另一种单片式晶粒(可扩展到最大可允许的光罩尺寸)上的理想选择。直接宽总线DWB在2020年6月18日所提交，编号为16/904,597，题为「MEMORY SYSTEM AND MEMORY CHIP」的美国申请案中揭露。编号16/904,597美国专利申请案的全部内容，将藉由引用并入的方式全文收载于本说明书之中。直接宽总线DWB可以有128比特、256比特、512比特、1024比特或更多比特来并行传输资料。如图36E所绘示，嵌入式DRAM(「eDRAM」)3656可以位于与具有至少两个主要功能区块(XPU 3651和YPU 3652)和大容量SRAM(例如L3快取3653和L4快取3654)的单片式晶粒3650封装在一起的另一个晶粒中。外部DRAM 3657与封装结构3655分开，但透过直接宽总线DWB与单片式晶粒单3650导通。此外，对应特定技术节点具有有限扫描器最大场面积(SMFA)的的单一单片式晶粒3650还包括与直接宽总线DWB相容的存储器控制器和实体层(physicalLayer)。
总而言之，使摩尔定律得以成功的单一晶粒上的单片式/异质整合(monolithic/heterogeneous integration)技术现在正面临其限制，尤其是因为微影印刷技术(photography printing technologies)的限制。一方面，印刷在晶粒上的最小特征尺寸在其尺寸上进行缩放的成本非常高，另一方面，晶粒尺寸受到扫描仪最大场面积的限制。处理器的功能越来越多样化，难以整合在一个单片式晶粒上。此外，每一个主要功能晶粒(majorfunction die)上存在重复的eSRAM，以及外部DRAM仅用于每一个单独的晶粒功能，并不是理想的最佳解决方案。采用本发明所提出的集成电路微缩和/或拉伸平台(ISSP)所制备的单片式晶粒或SOC晶粒具有下述优势：(a)FPGA、TPU、NPU、CPU或GPU等单一主要功能区块可以被微缩到更小的尺寸；(b)可以在单片式晶粒中形成更多的SRAM存储单元或更多的功能区块；(c)藉由本发明所提出的集成电路微缩和/或拉伸平台(ISSP)微缩后的两个或多个主要功能区块，如GPU和FPGA(或其他组合)，也可以被整合在同一个单片式晶粒上。此外，单片式晶粒中可以存在更多阶的快取。这种整合式的单片式晶粒可以与在藉由异质整合而与其他晶粒(例如eDRAM)相结合。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作些许之更动与润饰，因此本发明之保护范围当视后附之权利要求所界定者为准。

Claims (41)

1.一种单片式晶粒，其特征在于，包括：
一第一处理单元电路，形成在具有一扫描仪最大场面积的该单片式晶粒中，该第一处理单元电路具有多个第一逻辑核心，该多个第一逻辑核心的每一者对应于一第一快取存储器；以及
一第二处理单元电路，形成在该单片式晶粒中，该第二处理单元电路具有多个第二逻辑核心，该多个第二逻辑核心的每一者对应于一第二快取存储器；
其中，该单片式晶粒的该扫描仪最大场面积系由一特定的技术节点来加以定义。
2.如权利要求1所述的单片式晶粒，其特征在于，该单片式晶粒的该扫描仪最大场面积不大于26mm×33mm或858mm 2。
3.如权利要求1所述的单片式晶粒，其特征在于，该第一处理单元电路执行的一主要功能与该第二处理单元电路执行的另一主要功能不同。
4.如权利要求3所述的单片式晶粒，其特征在于，该第一处理单元电路或该第二处理单元电路系选自于由图形处理单元、中央处理单元、张量处理单元、网路处理单元和现场可编程门阵列和专用集成电路所组成的一族群。
5.如权利要求1所述的单片式晶粒，其特征在于，更包括一第三快取存储器，其中该第三快取存储器可在该单片式晶粒的操作期间被该第一处理单元电路和该第二处理单元电路配置和使用，该第一快取存储器、第二快取存储器和第三快取存储器系由至少一静态随机存取存储器所构成。
6.如权利要求1所述的单片式晶粒，其特征在于，更包括一第三处理单元电路，形成在该单片式晶粒中，该第三处理单元电路具有多个第三逻辑核心，该多个第三逻辑核心的每一者对应一第三快取存储器。
7.一种单片式晶粒，其特征在于，包括：
一第一处理单元电路，形成在具有一扫描仪最大场面积的该单片式晶粒中，该第一处理单元电路具有多个第一逻辑核心，该多个第一逻辑核心的每一者对应于一第一快取存储器；以及
一第二处理单元电路，形成在该单片式晶粒中，该第二处理单元电路具有多个第二逻辑核心，该多个第二逻辑核心的每一者对应于一第二快取存储器；
一第三快取存储器，其中该第三快取存储器可在该单片式晶粒的操作期间被该第一处理单元电路和该第二处理单元电路配置和使用；
其中该第一处理单元电路执行的一主要功能与该第二处理单元电路执行的另一主要功能不同。
8.如权利要求7所述的单片式晶粒，其特征在于，该第一处理单元电路或该第二处理单元电路系选自于由GPU、CPU、TPU、NPU和FPGA所组成的一族群。
9.如权利要求7所述的单片式晶粒，其特征在于，该第一快取存储器、第二快取存储器和第三快取存储器系由至少一SRAM所构成。
10.一种单片式晶粒，其特征在于，包括:
一第一处理单元电路，形成在该单片式晶粒中，该第一处理单元电路具有多个第一逻辑核心，该多个第一逻辑核心的每一者对应于一低阶快取存储器；以及
一高阶快取存储器，被该第一处理单元电路所使用；
其中，该低阶快取存储器与该高阶快取存储器的一容量加总至少为128MB。
11.如权利要求10所述的单片式晶粒，其特征在于，该单片式晶粒的一扫描仪最大场面积系由使用一第一技术节点的一微影曝光工具来加以定义。
12.如权利要求10所述的单片式晶粒，其特征在于，该扫描仪最大场面积不大于26mm×33mm或858mm 2。
13.如权利要求10所述的单片式晶粒，其特征在于，该多个第一逻辑核心包括至少128个第一逻辑核心。
14.如权利要求10所述的单片式晶粒，其特征在于，该低阶快取存储器包括一L1快取和一L2快取，该L2快取具有大于该L1快取L1的一容量；该高阶快取存储器包括由该多个第一逻辑核心电路所共享和使用的一L3快取。
15.如权利要求14所述的单片式晶粒，其特征在于，更包括一第二处理单元电路，形成在该单片式晶粒中，该第二处理单元电路具有多个第二逻辑核心，该多个第二逻辑核心的每一者对应于一第二快取存储器；其中，该高阶快取包括由该第一处理单元电路和该第二处理单元电路共享和使用的一L4快取。
16.如权利要求15所述的单片式晶粒，其特征在于，该L4快取被该第一处理单元电路和该第二处理单元电路根据一模式暂存器的设定来共享和使用。
17.一种具有一CMOS电路组的一单片式晶粒的制造方法，其特征在于，包括:
基于一第一技术节点，执行一第一预定步骤以控制该单片式晶粒的该CMOS电路组中的多个晶体管的尺寸；和/或
基于该第一技术节点，执行一第二预定步骤以将该CMOS电路组中的该多个晶体管连接到该单片式晶粒中的多个其他金属层；
其中，由该第一预定步骤和该第二预定步骤所制作而成的该单式晶粒具有一新尺寸；该新尺寸小于基于该第一技术节点，但无须执行该第一预定步骤和该第二预定步骤，所制作而成的具有相同该CMOS电路组的一另一单片式晶粒的一原始尺寸。
18.如权利要求17所述的制造方法，其特征在于，由该第一预定步骤和该第二预定步骤所制作而成的该单片式晶粒的该新尺寸小于该另一个单片式晶粒的该原始尺寸的50％。
19.如权利要求17所述的制造方法，其特征在于，当该第一技术节点为5nm时，由该第一预定步骤和该第二预定步骤所制作而成的该单片式晶粒的该新尺寸小于该另一个单片式晶粒的该原始尺寸的30％。
20.一种具有多个SRAM存储单元的一单片式晶粒的制造方法，其特征在于，包括:
基于一第一技术节点，执行一第一预定步骤以控制该单片式晶粒的该多个SRAM存储单元中的多个晶体管的尺寸；和/或
基于该第一技术节点，执行一第二预定步骤以将该CMOS电路组中的该多个晶体管连接到该单片式晶粒中的多个其他金属层；
其中，由该第一预定步骤和该第二预定步骤所制作而成位于该单式晶粒中的该多个SRAM存储单元具有一总体积；该总体积大于基于该第一技术节点，但无须执行该第一预定步骤和该第二预定步骤，所制作而成的一另一单片式晶粒的一原始体积。
21.如权利要求20所述的制造方法，其特征在于，该单片式晶粒具有由该第一技术节点所定义的一扫描仪最大场面积，且具有一第一处理单元电路和一第二处理单元电路；其中该第一处理单元电路执行的一主要功能与该第二处理单元电路执行的另一主要功能不同；由该第一预定步骤和/或该第二预定步骤所制作而成的该单片式晶粒中的该多个SRAM存储单元的该总体积至少为128MB。
22.一种第一单片式晶粒，其特征在于，包括：
一第一电路，该第一电路系藉由基于第一技术节点执行一预定制程步骤所制作而成的；
其中，该第一单片式晶粒的一第一晶粒面积小于一第二单片式晶粒的一第二晶粒面积，该第二单片式晶粒具有一第二电路，系基于第一技术节点，无须执行该预定制程步骤所制作而成。
23.如权利要求22所述的第一单片式晶粒，其特征在于，该第一电路与该第二电路相同。
24.如权利要求23所述的第一单片式晶粒，其特征在于，该第二电路占该第二单片式晶粒的该第二晶粒面积的20％至90％。
25.如权利要求24所述的第一单片式晶粒，其特征在于，该第一电路在该第一单片式晶粒中占用Ynm2，该第二电路在该第二单片式晶粒中占用Xnm2，且X>Y。
26.如权利要求25所述的第一单片式晶粒，其特征在于，Y介于20％至90％的X之间。
27.如权利要求25所述的第一单片式晶粒，其特征在于，该第一电路为一SRAM电路、一逻辑电路、一SRAM与逻辑电路的组合或一主要功能区块电路。
28.一种第一单片式晶粒，其特征在于，包括：
一第一电路，该第一电路系藉由基于第一技术节点所制作而成的；
其中，该第一单片式晶粒的一第一晶粒面积小于一第二单片式晶粒的一第二晶粒面积，该第二单片式晶粒具有一第二电路，系基于第一技术节点所制作而成；且该第一电路与该第二电路相同；
其中，该第一电路为一SRAM电路、一逻辑电路、一SRAM与逻辑电路的组合或一主要功能区块电路。
29.如权利要求28所述的第一单片式晶粒，其特征在于，该第二电路占该第二单片式晶粒的该第二晶粒面积的20％至90％。
30.如权利要求28所述的第一单片式晶粒，其特征在于，该第一电路在该第一单片式晶粒中占用Ynm2，该第二电路在该第二单片式晶粒中占用Xnm2，且X>Y。
31.如权利要求29所述的第一单片式晶粒，其特征在于，Y介于20％至90％的X之间。
32.一种第一单片式晶粒，其特征在于，包括：
一第一电路，形成在该第一单片式晶粒中；以及
一第二电路，形成在该第一单片式晶粒中；
其中该第一单片式晶粒具有基于一第一技术节点的一第一扫描器最大场面积，且该第一电路占据该第一扫描器最大场面积的一第一部分，且该第二电路占据该第一扫描器最大场面积的一第二部分；
其中，该第一单片式晶粒的该第一扫描器最大场面积与一第二单片式晶粒的一第二扫描仪最大场面积相同，该第二单片式晶粒具有另一第一电路，且该另一第一电路在该第二单片式晶粒中的面积，为50％至90％之间的该第二扫描仪最大场面积。
33.如权利要求32所述的第一单片式晶粒，其特征在于，该第一电路为一SRAM电路、一逻辑电路、一SRAM与逻辑电路的组合或一主要功能区块电路。
34.如权利要求32所述的第一单片式晶粒，其特征在于，该第一电路系选自于由GPU、CPU、TPU、NPU和FPGA所组成的一族群。
35.如权利要求32所述的第一单片式晶粒，其特征在于，该第一扫描器最大场面积或该第二扫描仪最大场面积不大于26mm×33mm或858mm 2。
36.一种第一单片式晶粒，其特征在于，包括：
一SRAM电路，包括一SRAM存储单元，其中该SRAM存储单元具有一第一鳍片间距和一第一接触多晶硅间距；以及
一逻辑电路，包括一标准存储单元，其中该逻辑电路电性耦接到该SRAM电路，该标准存储单元包括一第二鳍片间距和一第二接触多晶硅间距；
其中当制作该第一单片式晶粒的一技术节点为5nm时，该第一接触多晶硅间距或该第二接触多晶硅间距的值不大于45nm，或
当该技术节点为7nm时，该第一接触式多晶硅间距或该第二接触式多晶硅间距的值不大于50nm，或
当该技术节点为10nm时，该第一接触多晶硅间距或该第二接触多晶硅间距的值不大于50nm，或
当该技术节点在14nm至16nm之间时，该第一接触多晶硅间距或该第二接触多晶硅间距的值不大于67nm。
37.一种第一单片式晶粒，其特征在于，包括：
一SRAM电路，包括一SRAM存储单元，其中该SRAM存储单元具有一第一鳍片间距和一第一接触多晶硅间距；以及
一逻辑电路，包括一标准存储单元，其中该逻辑电路电性耦接到该SRAM电路，该标准存储单元包括一第二鳍片间距和一第二接触多晶硅间距；
其中当制作该第一单片式晶粒的一技术节点为5nm时，该第一接触多晶硅间距或该第二接触多晶硅间距的值不大于20nm；或
当该技术节点为7nm时，该第一接触式多晶硅间距或该第二接触式多晶硅间距的值不大于24nm；或
当该技术节点为10nm时，该第一接触多晶硅间距或该第二接触多晶硅间距的值不大于32nm。
38.一种第一单片式晶粒，其特征在于，包括：
一SRAM电路，包括一SRAM存储单元，其中该SRAM存储单元具有一第一鳍片间距和一第一接触多晶硅间距；以及
一逻辑电路，包括一标准存储单元，其中该逻辑电路电性耦接到该SRAM电路，该标准存储单元包括一第二鳍片间距和一第二接触多晶硅间距；
其中当制作该第一单片式晶粒的一技术节点为5nm时，该第一接触多晶硅间距或该第二接触多晶硅间距的值介于45nm至20nm之间；或
当该技术节点为7nm时，该第一接触式多晶硅间距或该第二接触式多晶硅间距的值介于50nm至28nm之间；或
当该技术节点为10nm时，该第一接触多晶硅间距或该第二接触多晶硅间距的值介于50nm至28nm之间；或
当该技术节点在14nm至16nm之间时，该第一接触多晶硅间距或该第二接触多晶硅间距的值介于67nm至64nm之间。
39.一种用于重新配置一芯片系统的一存储器架构的一平台，其特征在于，该芯片系统包括要连接到具有一第一预定体积的一第一DRAM存储器的一第一单片式晶粒，该第一单片式晶粒包括一第一逻辑电路和一第一SRAM存储器，该平台包括：
一第二单片式晶粒，连接到具有一第二预定体积的一第二DRAM存储器，其中该第二单片式晶粒包括一第二逻辑电路和一第二SRAM存储器；
其中该第一单片式晶粒具有基于一目标技术节点的一第一扫描器最大场面积，且该第二单片式晶粒具有基于该目标技术节点的一第二扫描器最大场面积；
其中，该第一逻辑电路与该第二逻辑电路相同，且该第一逻辑电路在该第一单片式晶粒中的面积大于该第二逻辑电路在该第二单片式晶粒中的面积；
其中，该第一SRAM存储器的体积小于该第二SRAM存储器的体积，使得该第二DRAM存储器的该第二预定体积小于该第一DRAM存储器的该第一预定体积。
40.如权利要求39所述的平台，其特征在于，该第一逻辑电路的面积和该第一SRAM存储器的面积之和至少占该第一单片式晶粒的该第一扫描仪最大场面积的80％，且该第二逻辑电路的面积和该第二SRAM存储器的面积之和至少占该第二单片式晶粒的该第二扫描仪最大场面积的80％。
41.如权利要求39所述的平台，其特征在于，该第二DRAM存储器是位于该第二单片式晶粒外部的一嵌入式DRAM芯片，且该第二DRAM存储器和该第二单片式晶粒被封装在一单一封装结构中。
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