JPH11274322A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH11274322A JPH11274322A JP10073644A JP7364498A JPH11274322A JP H11274322 A JPH11274322 A JP H11274322A JP 10073644 A JP10073644 A JP 10073644A JP 7364498 A JP7364498 A JP 7364498A JP H11274322 A JPH11274322 A JP H11274322A
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- semiconductor
- semiconductor region
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Abstract
(57)【要約】
【課題】 ＳＲＡＭのメモリセルのサイズ縮小し、より
高速動作をさせる。 【解決手段】 半導体集積回路装置のメモリセルを、対
をなす回路構成を略対称形に配置して構成し、前記対を
なす回路構成の夫々を、対称軸に沿って互いにその位置
を変えて配置する。より具体的には、ＣＭＯＳ型のＳＲ
ＡＭメモリセルを、対をなす回路構成の夫々が、対称軸
に沿って位置を変えて配置することによって、ｐ型半導
体領域とｎ型半導体領域とを分離領域を中間にて屈折さ
せ、この分離領域上に、負荷用トランジスタ及び駆動用
トランジスタのゲート電極から対をなす回路構成を接続
する接続電極を延在させ、前記夫々の接続電極が前記屈
折部分を除き分離領域上にて重ならない配置とする。 【効果】 分離領域の幅を縮小することができるので、
メモリセルサイズが縮小され、ビット線長が短縮される
ので、より高速動作が可能となる。
高速動作をさせる。 【解決手段】 半導体集積回路装置のメモリセルを、対
をなす回路構成を略対称形に配置して構成し、前記対を
なす回路構成の夫々を、対称軸に沿って互いにその位置
を変えて配置する。より具体的には、ＣＭＯＳ型のＳＲ
ＡＭメモリセルを、対をなす回路構成の夫々が、対称軸
に沿って位置を変えて配置することによって、ｐ型半導
体領域とｎ型半導体領域とを分離領域を中間にて屈折さ
せ、この分離領域上に、負荷用トランジスタ及び駆動用
トランジスタのゲート電極から対をなす回路構成を接続
する接続電極を延在させ、前記夫々の接続電極が前記屈
折部分を除き分離領域上にて重ならない配置とする。 【効果】 分離領域の幅を縮小することができるので、
メモリセルサイズが縮小され、ビット線長が短縮される
ので、より高速動作が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＳＲＡＭ型のメモリセルを有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
置に関し、特に、ＳＲＡＭ型のメモリセルを有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路装置の一つとしてＳＲＡ
Ｍ（Static Random Access Memory）が用いられてお
り、ＳＲＡＭは動作が安定しており高速で消費電力が少
ない特徴があり、ＳＲＡＭをメモリセルとしたメモリ回
路は、それ自体でメモリ装置として、或いはロジック回
路と混載されてＭＰＵのキャッシュメモリとして用いら
れている。
Ｍ（Static Random Access Memory）が用いられてお
り、ＳＲＡＭは動作が安定しており高速で消費電力が少
ない特徴があり、ＳＲＡＭをメモリセルとしたメモリ回
路は、それ自体でメモリ装置として、或いはロジック回
路と混載されてＭＰＵのキャッシュメモリとして用いら
れている。
【０００３】ＳＲＡＭメモリセルでは、対をなすインバ
ータからなるフリップフロップ回路が用いられ、正帰還
ループを利用して情報の蓄積を行なっている。ＣＭＯＳ
型のＳＲＡＭでは、このインバータをＣＭＯＳ構成とす
ることによって低消費電力で低入力容量になっている。
ータからなるフリップフロップ回路が用いられ、正帰還
ループを利用して情報の蓄積を行なっている。ＣＭＯＳ
型のＳＲＡＭでは、このインバータをＣＭＯＳ構成とす
ることによって低消費電力で低入力容量になっている。
【０００４】図１に示すのは、本発明者が従前実施した
ＣＭＯＳ型のＳＲＡＭメモリセルを示す平面図であり、
一点鎖線で示す範囲がメモリセルの一単位となってお
り、各トランジスタの符号Ｑｐ，Ｑｄ，Ｑｔは夫々のゲ
ートの位置を示している。
ＣＭＯＳ型のＳＲＡＭメモリセルを示す平面図であり、
一点鎖線で示す範囲がメモリセルの一単位となってお
り、各トランジスタの符号Ｑｐ，Ｑｄ，Ｑｔは夫々のゲ
ートの位置を示している。
【０００５】このメモリセルでは、ｐ型の負荷用トラン
ジスタＱｐ及びｎ型駆動用トランジスタＱｄのドレイン
領域を接続配線１によって直列に接続してインバータを
構成し、その接続点となる蓄積ノードにソース領域が接
続したｎ型転送用トランジスタＱｔのドレイン領域がコ
ンタクト配線２を介してビット線ＢＬに接続する構成
を、図中左右略対称に対にして設けてある。
ジスタＱｐ及びｎ型駆動用トランジスタＱｄのドレイン
領域を接続配線１によって直列に接続してインバータを
構成し、その接続点となる蓄積ノードにソース領域が接
続したｎ型転送用トランジスタＱｔのドレイン領域がコ
ンタクト配線２を介してビット線ＢＬに接続する構成
を、図中左右略対称に対にして設けてある。
【０００６】負荷用トランジスタＱｐのソース領域は電
源配線３に接続され、駆動用トランジスタＱｄのソース
領域は接地配線４に接続されており、転送用トランジス
タＱｔ及び駆動用トランジスタＱｄのドレイン領域は連
続して形成され、接続配線１，コンタクト配線２，電源
配線３，接地配線４は同層の配線層によって形成されて
いる。
源配線３に接続され、駆動用トランジスタＱｄのソース
領域は接地配線４に接続されており、転送用トランジス
タＱｔ及び駆動用トランジスタＱｄのドレイン領域は連
続して形成され、接続配線１，コンタクト配線２，電源
配線３，接地配線４は同層の配線層によって形成されて
いる。
【０００７】対をなすトランジスタＱｔのゲート電極は
一体に形成され、ワード線ＷＬとして延在する。トラン
ジスタＱｄ，Ｑｐのゲート電極は、インバータ毎に夫々
一体に形成され、対をなすインバータに向かって延在し
前記ノードと導通する接続電極５が、ｐ型半導体領域と
ｎ型半導体領域とを分離する分離領域６上に配置されて
いる。
一体に形成され、ワード線ＷＬとして延在する。トラン
ジスタＱｄ，Ｑｐのゲート電極は、インバータ毎に夫々
一体に形成され、対をなすインバータに向かって延在し
前記ノードと導通する接続電極５が、ｐ型半導体領域と
ｎ型半導体領域とを分離する分離領域６上に配置されて
いる。
【０００８】なお、このようなＣＭＯＳ型ＳＲＡＭにつ
いては、近代科学社刊「ＭＯＳ集積回路の基礎」第６１
頁乃至第６６頁に記述されている。
いては、近代科学社刊「ＭＯＳ集積回路の基礎」第６１
頁乃至第６６頁に記述されている。
【０００９】
【発明が解決しようとする課題】近年、コンピュータで
はＭＰＵの高速化等による演算処理能力の向上が著し
く、このため記憶素子となるＳＲＡＭにも更なる高速化
が求められている。また、処理能力の向上に伴って記憶
容量も更に大容量とすることが求められている。
はＭＰＵの高速化等による演算処理能力の向上が著し
く、このため記憶素子となるＳＲＡＭにも更なる高速化
が求められている。また、処理能力の向上に伴って記憶
容量も更に大容量とすることが求められている。
【００１０】本発明者は、これらの観点から前述したメ
モリセルについて検討を加えた結果、次の問題点を見出
した。
モリセルについて検討を加えた結果、次の問題点を見出
した。
【００１１】ｐ型半導体領域とｎ型半導体領域とを分離
する分離領域６上に、対をなすトランジスタに向かって
延長されている接続電極５が配置されているので、例え
ば前述した例では、接続電極５の幅が０．３μｍ×２、
接続電極５の間隔が０．３５μｍとなっており、このた
め分離領域６の幅が０．９５μｍ以上必要となってい
る。
する分離領域６上に、対をなすトランジスタに向かって
延長されている接続電極５が配置されているので、例え
ば前述した例では、接続電極５の幅が０．３μｍ×２、
接続電極５の間隔が０．３５μｍとなっており、このた
め分離領域６の幅が０．９５μｍ以上必要となってい
る。
【００１２】従って、この分離領域６の幅を縮小するこ
とができれば、セルサイズを縮小することが可能とな
り、ビット線ＢＬ延在方向にサイズが縮小されることと
なるので、ビット線長を短縮することができるので動作
が高速化されることとなる。
とができれば、セルサイズを縮小することが可能とな
り、ビット線ＢＬ延在方向にサイズが縮小されることと
なるので、ビット線長を短縮することができるので動作
が高速化されることとなる。
【００１３】本発明の課題は、ＳＲＡＭメモリセルを有
する半導体集積回路装置について、分離領域の幅を縮小
し、よりメモリセルのサイズ縮小を可能とする技術を提
供することにある。
する半導体集積回路装置について、分離領域の幅を縮小
し、よりメモリセルのサイズ縮小を可能とする技術を提
供することにある。
【００１４】本発明の他の課題は、ＳＲＡＭメモリセル
を有する半導体集積回路装置について、ビット線長を短
縮して、より高速動作を可能とする技術を提供すること
にある。本発明の前記ならびにその他の課題と新規な特
徴は、本明細書の記述及び添付図面によって明らかにな
るであろう。
を有する半導体集積回路装置について、ビット線長を短
縮して、より高速動作を可能とする技術を提供すること
にある。本発明の前記ならびにその他の課題と新規な特
徴は、本明細書の記述及び添付図面によって明らかにな
るであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。半導体集積回路装置のメモリセル
を、対をなす回路構成を略対称形に配置して構成し、前
記対をなす回路構成の夫々を、対称軸に沿って互いにそ
の位置を変えて配置する。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。半導体集積回路装置のメモリセル
を、対をなす回路構成を略対称形に配置して構成し、前
記対をなす回路構成の夫々を、対称軸に沿って互いにそ
の位置を変えて配置する。
【００１６】より具体的には、第１導電型トランジスタ
の形成される半導体領域と第２導電型トランジスタの形
成される半導体領域とを分離領域によって分離し、メモ
リセルを、第１導電型負荷用トランジスタ、第２導電型
駆動用トランジスタ及び転送用トランジスタからなる回
路構成の対を略対称形に配置し、前記負荷用トランジス
タ及び駆動用トランジスタのゲート電極から対をなす回
路構成を接続する接続電極が互いに延在するＣＭＯＳ型
のＳＲＡＭメモリセルとし、前記対をなす回路構成の夫
々が、対称軸に沿って位置を変えて配置されることによ
って中間にて屈折する前記分離領域に、前記夫々の接続
電極が前記屈折部分を除き分離領域上にて重ならない配
置とする。
の形成される半導体領域と第２導電型トランジスタの形
成される半導体領域とを分離領域によって分離し、メモ
リセルを、第１導電型負荷用トランジスタ、第２導電型
駆動用トランジスタ及び転送用トランジスタからなる回
路構成の対を略対称形に配置し、前記負荷用トランジス
タ及び駆動用トランジスタのゲート電極から対をなす回
路構成を接続する接続電極が互いに延在するＣＭＯＳ型
のＳＲＡＭメモリセルとし、前記対をなす回路構成の夫
々が、対称軸に沿って位置を変えて配置されることによ
って中間にて屈折する前記分離領域に、前記夫々の接続
電極が前記屈折部分を除き分離領域上にて重ならない配
置とする。
【００１７】上述した手段によれば、夫々の接続電極が
分離領域上にて重ならない配置となるために、前記分離
領域の幅を縮小することができるので、メモリセルサイ
ズの縮小が可能となる。また、ビット線延在方向にメモ
リセルが縮小されるためビット線長が短縮されるので、
より高速動作が可能となる。
分離領域上にて重ならない配置となるために、前記分離
領域の幅を縮小することができるので、メモリセルサイ
ズの縮小が可能となる。また、ビット線延在方向にメモ
リセルが縮小されるためビット線長が短縮されるので、
より高速動作が可能となる。
【００１８】以下、本発明の実施の形態を説明する。な
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
【００１９】
【発明の実施の形態】（実施の形態１）図２は本発明の
一実施の形態である半導体集積回路装置のＣＭＯＳ型Ｓ
ＲＡＭメモリセルを示す平面図であり、一点鎖線で示す
範囲がメモリセルの一単位となっており、各トランジス
タの符号Ｑｐ，Ｑｄ，Ｑｔは夫々のゲートの位置を示し
ている。
一実施の形態である半導体集積回路装置のＣＭＯＳ型Ｓ
ＲＡＭメモリセルを示す平面図であり、一点鎖線で示す
範囲がメモリセルの一単位となっており、各トランジス
タの符号Ｑｐ，Ｑｄ，Ｑｔは夫々のゲートの位置を示し
ている。
【００２０】このメモリセルでは、ｐ型の負荷用トラン
ジスタＱｐ及びｎ型駆動用トランジスタＱｄのドレイン
領域を接続配線１によって直列に接続してインバータを
構成し、その接続点となる蓄積ノードにソース領域が接
続したｎ型転送用トランジスタＱｔのドレイン領域がコ
ンタクト配線２を介してビット線ＢＬに接続する回路構
成を、図中左右略対称に対にして設けてある。
ジスタＱｐ及びｎ型駆動用トランジスタＱｄのドレイン
領域を接続配線１によって直列に接続してインバータを
構成し、その接続点となる蓄積ノードにソース領域が接
続したｎ型転送用トランジスタＱｔのドレイン領域がコ
ンタクト配線２を介してビット線ＢＬに接続する回路構
成を、図中左右略対称に対にして設けてある。
【００２１】負荷用トランジスタＱｐのソース領域は電
源配線３に接続され、駆動用トランジスタＱｄのソース
領域は接地配線４に接続されており、転送用トランジス
タＱｔ及び駆動用トランジスタＱｄのドレイン領域は連
続して形成され、接続配線１，コンタクト配線２，電源
配線３，接地配線４は同層の配線層によって形成されて
いる。
源配線３に接続され、駆動用トランジスタＱｄのソース
領域は接地配線４に接続されており、転送用トランジス
タＱｔ及び駆動用トランジスタＱｄのドレイン領域は連
続して形成され、接続配線１，コンタクト配線２，電源
配線３，接地配線４は同層の配線層によって形成されて
いる。
【００２２】対をなすトランジスタＱｔのゲート電極は
一体に形成され、ワード線ＷＬとして延在する。トラン
ジスタＱｄ，Ｑｐのゲート電極は、インバータ毎に夫々
一体に形成され、対をなすインバータに向かって延在し
前記ノードと導通する接続電極５が、ｐ型半導体領域と
ｎ型半導体領域とを分離する分離領域６上に配置されて
いる。
一体に形成され、ワード線ＷＬとして延在する。トラン
ジスタＱｄ，Ｑｐのゲート電極は、インバータ毎に夫々
一体に形成され、対をなすインバータに向かって延在し
前記ノードと導通する接続電極５が、ｐ型半導体領域と
ｎ型半導体領域とを分離する分離領域６上に配置されて
いる。
【００２３】本実施の形態では、負荷用トランジスタＱ
ｐ，駆動用トランジスタＱｄ，転送用トランジスタＱｔ
からなる回路構成を、図中左右略対称に対にして設け、
対をなす回路構成の夫々が、対称軸に沿って位置を変え
て配置されている。この配置によって分離領域６が中間
にて屈折し、屈折した部分の左右に延びる分離領域６上
に夫々の接続電極５が配置されており、夫々の接続電極
５が前記屈折部分を除いて分離領域６上にて重ならない
配置となっている。
ｐ，駆動用トランジスタＱｄ，転送用トランジスタＱｔ
からなる回路構成を、図中左右略対称に対にして設け、
対をなす回路構成の夫々が、対称軸に沿って位置を変え
て配置されている。この配置によって分離領域６が中間
にて屈折し、屈折した部分の左右に延びる分離領域６上
に夫々の接続電極５が配置されており、夫々の接続電極
５が前記屈折部分を除いて分離領域６上にて重ならない
配置となっている。
【００２４】このため、分離領域６の幅が実質的に縮小
され、前述した例と同様の設計ルールとした場合には、
２．４μｍ×４．１μｍであったセルサイズを２．４μ
ｍ×３．６μｍと、ビット線延在方向に０．５μｍ短縮
することができる。
され、前述した例と同様の設計ルールとした場合には、
２．４μｍ×４．１μｍであったセルサイズを２．４μ
ｍ×３．６μｍと、ビット線延在方向に０．５μｍ短縮
することができる。
【００２５】図３に示すのは図２に示すメモリセルを複
数形成してメモリ回路を構成した状態を示す平面図であ
り、一点鎖線で範囲を示すメモリセルが６単位形成され
た状態を示している。
数形成してメモリ回路を構成した状態を示す平面図であ
り、一点鎖線で範囲を示すメモリセルが６単位形成され
た状態を示している。
【００２６】図中縦方向に隣接するメモリセルでは、ｐ
型半導体領域或いはｎ型半導体領域を連続させるために
上下対称に形成され、電源配線３及びビット線ＢＬのコ
ンタクト配線２が共通化されている。また、図中横方向
に隣接するメモリセルでは、電源配線３，接地配線４，
ワード線ＷＬが共通化されて延在している。
型半導体領域或いはｎ型半導体領域を連続させるために
上下対称に形成され、電源配線３及びビット線ＢＬのコ
ンタクト配線２が共通化されている。また、図中横方向
に隣接するメモリセルでは、電源配線３，接地配線４，
ワード線ＷＬが共通化されて延在している。
【００２７】次に、図２に示すメモリセルをＳＯＩ（Si
licon On Insulation）型の半導体基板にロジック回路
と混載する場合の製造方法について、図４乃至図１２を
用いて説明する。
licon On Insulation）型の半導体基板にロジック回路
と混載する場合の製造方法について、図４乃至図１２を
用いて説明する。
【００２８】先ず、ｐ型の単結晶シリコンの半導体基体
７に酸化珪素からなる絶縁層８を介して半導体領域９を
形成したＳＯＩ型の半導体基板の主面の全面に酸化珪素
膜１０を形成し、ロジック回路の形成される領域を覆う
窒化珪素膜１１を形成する。この状態を図４に示す。
７に酸化珪素からなる絶縁層８を介して半導体領域９を
形成したＳＯＩ型の半導体基板の主面の全面に酸化珪素
膜１０を形成し、ロジック回路の形成される領域を覆う
窒化珪素膜１１を形成する。この状態を図４に示す。
【００２９】次に、窒化珪素膜１１を用いた選択酸化に
よってメモリセルの形成される領域に選択酸化膜１２を
形成する。この状態を図５に示す。
よってメモリセルの形成される領域に選択酸化膜１２を
形成する。この状態を図５に示す。
【００３０】次に、窒化珪素膜１１を除去し、選択酸化
膜１２をウェットエッチングによって除去して、メモリ
セルの形成される半導体領域９を、前記ロジック回路の
形成される半導体領域９に対して薄く形成する。この状
態を図６に示す。
膜１２をウェットエッチングによって除去して、メモリ
セルの形成される半導体領域９を、前記ロジック回路の
形成される半導体領域９に対して薄く形成する。この状
態を図６に示す。
【００３１】次に、イオン打込み等による不純物注入に
よってｎ型半導体領域１３，ｐ型半導体領域１４を、メ
モリセル形成領域及びロジック回路形成領域の夫々に形
成し、ＳＧＩ(Shallow Groove Isolation)等の絶縁膜に
よる分離領域６によって各素子形成領域に分離する。メ
モリセルの形成される半導体領域９を、前記ロジック回
路の形成される半導体領域９に対して薄く形成してある
ので、メモリセルでは分離領域６が半導体基板の絶縁層
８と接続されているが、ロジック回路では分離領域６が
絶縁層８と接続されていない。この状態を図７に示す。
よってｎ型半導体領域１３，ｐ型半導体領域１４を、メ
モリセル形成領域及びロジック回路形成領域の夫々に形
成し、ＳＧＩ(Shallow Groove Isolation)等の絶縁膜に
よる分離領域６によって各素子形成領域に分離する。メ
モリセルの形成される半導体領域９を、前記ロジック回
路の形成される半導体領域９に対して薄く形成してある
ので、メモリセルでは分離領域６が半導体基板の絶縁層
８と接続されているが、ロジック回路では分離領域６が
絶縁層８と接続されていない。この状態を図７に示す。
【００３２】次に、ゲート絶縁膜１５を介して接続電極
５及びゲート電極１６となる多結晶シリコンを形成す
る。この状態を図８に示す。
５及びゲート電極１６となる多結晶シリコンを形成す
る。この状態を図８に示す。
【００３３】次に、ゲート電極１６をマスクとしたイオ
ン注入によって、ソース領域，ドレイン領域１７を形成
し、全面に酸化珪素を堆積させエッチングを行ないゲー
ト電極１６の側面を覆うサイドウォール１８を形成す
る。この状態を図９に示す。
ン注入によって、ソース領域，ドレイン領域１７を形成
し、全面に酸化珪素を堆積させエッチングを行ないゲー
ト電極１６の側面を覆うサイドウォール１８を形成す
る。この状態を図９に示す。
【００３４】次に、接続電極５、ゲート電極１６及びソ
ース領域，ドレイン領域１７の上面を自己整合的にチタ
ンなどの高融点金属と反応させシリサイド化するサリサ
イド処理を行ない低抵抗化する。この状態を図１０に示
す。
ース領域，ドレイン領域１７の上面を自己整合的にチタ
ンなどの高融点金属と反応させシリサイド化するサリサ
イド処理を行ない低抵抗化する。この状態を図１０に示
す。
【００３５】次に、ＳＡＣ（Self Align Contact）のエ
ッチングストッパとなる窒化珪素膜１９を形成する。こ
の状態を図１１に示す。
ッチングストッパとなる窒化珪素膜１９を形成する。こ
の状態を図１１に示す。
【００３６】次に、酸化珪素を主体とした層間絶縁膜２
０を形成し平坦化を行なった後に、ホトリソグラフィ及
びドライエッチングによって、ソース領域，ドレイン領
域１７及び接続電極５の接続領域を露出させる開口を層
間絶縁膜２０に形成し、この開口にプラグ２１を形成
し、プラグ２１と接続したアルミニウム等の金属を主体
とした配線層２２を形成する。この配線層２２によって
接続配線１，コンタクト配線２，電源配線３，接地配線
４を同層に形成する。この状態を図１２に示す。
０を形成し平坦化を行なった後に、ホトリソグラフィ及
びドライエッチングによって、ソース領域，ドレイン領
域１７及び接続電極５の接続領域を露出させる開口を層
間絶縁膜２０に形成し、この開口にプラグ２１を形成
し、プラグ２１と接続したアルミニウム等の金属を主体
とした配線層２２を形成する。この配線層２２によって
接続配線１，コンタクト配線２，電源配線３，接地配線
４を同層に形成する。この状態を図１２に示す。
【００３７】この後、同様のプロセスで第２層目の配線
層が形成され、この配線層によってビット線ＢＬが形成
される。更に必要に応じて、ワード線ＷＬを低抵抗化す
るシャントワード線を第３層目の配線層によって形成す
る。
層が形成され、この配線層によってビット線ＢＬが形成
される。更に必要に応じて、ワード線ＷＬを低抵抗化す
るシャントワード線を第３層目の配線層によって形成す
る。
【００３８】本実施の形態では、半導体領域９を、メモ
リセルの形成される部分が前記ロジック回路の形成され
る部分に対して薄く形成してあるので、メモリセルでは
分離領域６が半導体基板の絶縁層８と接続されている
が、ロジック回路では分離領域６が絶縁層８と接続され
ていない。
リセルの形成される部分が前記ロジック回路の形成され
る部分に対して薄く形成してあるので、メモリセルでは
分離領域６が半導体基板の絶縁層８と接続されている
が、ロジック回路では分離領域６が絶縁層８と接続され
ていない。
【００３９】このため、メモリセルでは、ｎ型半導体領
域１３とｐ型半導体領域１４とは完全分離されており、
ｎ型半導体領域１３とｐ型半導体領域１４とを分離する
分離領域６の幅を縮小しても、ｎ型半導体領域１３とｐ
型半導体領域１４との間にリークが生じることがない。
また、ロジック回路では、分離領域６が絶縁層８と接続
されていないので基板側から素子へ給電することが可能
となっている。
域１３とｐ型半導体領域１４とは完全分離されており、
ｎ型半導体領域１３とｐ型半導体領域１４とを分離する
分離領域６の幅を縮小しても、ｎ型半導体領域１３とｐ
型半導体領域１４との間にリークが生じることがない。
また、ロジック回路では、分離領域６が絶縁層８と接続
されていないので基板側から素子へ給電することが可能
となっている。
【００４０】（実施の形態２）図１３は本発明の一実施
の形態である半導体集積回路装置のＣＭＯＳ型ＳＲＡＭ
メモリセルを示す平面図であり、一点鎖線で示す範囲が
メモリセルの一単位となっており、各トランジスタの符
号Ｑｐ，Ｑｄ，Ｑｔは夫々のゲートの位置を示してい
る。
の形態である半導体集積回路装置のＣＭＯＳ型ＳＲＡＭ
メモリセルを示す平面図であり、一点鎖線で示す範囲が
メモリセルの一単位となっており、各トランジスタの符
号Ｑｐ，Ｑｄ，Ｑｔは夫々のゲートの位置を示してい
る。
【００４１】このメモリセルでは、ｐ型の負荷用トラン
ジスタＱｐ及びｎ型駆動用トランジスタＱｄのドレイン
領域を接続配線１によって直列に接続してインバータを
構成し、その接続点となる蓄積ノードにソース領域が接
続したｎ型転送用トランジスタＱｔのドレイン領域がコ
ンタクト配線２を介してビット線ＢＬに接続する回路構
成を、図中左右略対称に対にして設けてある。
ジスタＱｐ及びｎ型駆動用トランジスタＱｄのドレイン
領域を接続配線１によって直列に接続してインバータを
構成し、その接続点となる蓄積ノードにソース領域が接
続したｎ型転送用トランジスタＱｔのドレイン領域がコ
ンタクト配線２を介してビット線ＢＬに接続する回路構
成を、図中左右略対称に対にして設けてある。
【００４２】負荷用トランジスタＱｐのソース領域は電
源配線３に接続され、駆動用トランジスタＱｄのソース
領域は接地配線４に接続されており、転送用トランジス
タＱｔ及び駆動用トランジスタＱｄのドレイン領域は連
続して形成され、接続配線１，コンタクト配線２，電源
配線３，接地配線４は同層の配線層によって形成されて
いる。
源配線３に接続され、駆動用トランジスタＱｄのソース
領域は接地配線４に接続されており、転送用トランジス
タＱｔ及び駆動用トランジスタＱｄのドレイン領域は連
続して形成され、接続配線１，コンタクト配線２，電源
配線３，接地配線４は同層の配線層によって形成されて
いる。
【００４３】対をなすトランジスタＱｔのゲート電極は
一体に形成され、ワード線ＷＬとして延在する。トラン
ジスタＱｄ，Ｑｐのゲート電極は、インバータ毎に夫々
一体に形成され、対をなすインバータに向かって延在し
前記ノードと導通する接続電極５が、ｐ型半導体領域と
ｎ型半導体領域とを分離する分離領域６上に配置されて
いる。
一体に形成され、ワード線ＷＬとして延在する。トラン
ジスタＱｄ，Ｑｐのゲート電極は、インバータ毎に夫々
一体に形成され、対をなすインバータに向かって延在し
前記ノードと導通する接続電極５が、ｐ型半導体領域と
ｎ型半導体領域とを分離する分離領域６上に配置されて
いる。
【００４４】本実施の形態では、負荷用トランジスタＱ
ｐ，駆動用トランジスタＱｄ，転送用トランジスタＱｔ
からなる回路構成を、図中左右略対称に対にして設け、
対をなす回路構成の夫々が、対称軸に沿って位置を変え
て配置されている。この配置によって分離領域６が中間
にて屈折し、屈折した部分の左右に延びる分離領域６上
に夫々の接続電極５が配置されており、夫々の接続電極
５が前記屈折部分を除いて分離領域６上にて重ならない
配置となっている。
ｐ，駆動用トランジスタＱｄ，転送用トランジスタＱｔ
からなる回路構成を、図中左右略対称に対にして設け、
対をなす回路構成の夫々が、対称軸に沿って位置を変え
て配置されている。この配置によって分離領域６が中間
にて屈折し、屈折した部分の左右に延びる分離領域６上
に夫々の接続電極５が配置されており、夫々の接続電極
５が前記屈折部分を除いて分離領域６上にて重ならない
配置となっている。
【００４５】このため、分離領域６の幅が実質的に縮小
され、前述した例と同様の設計ルールとした場合には、
２．４μｍ×４．１μｍであったセルサイズを２．４μ
ｍ×３．６μｍと、ビット線延在方向に０．５μｍ短縮
することができる。
され、前述した例と同様の設計ルールとした場合には、
２．４μｍ×４．１μｍであったセルサイズを２．４μ
ｍ×３．６μｍと、ビット線延在方向に０．５μｍ短縮
することができる。
【００４６】また、本実施の形態では、分離領域６の形
成される斜線を付した部分の半導体領域が予め薄く形成
されており、分離領域６が、ＳＯＩ型半導体基板の絶縁
層と接続されている。このため分離領域６を縮小して
も、メモリセル内の異導電型半導体領域間のリークを防
止することができる。
成される斜線を付した部分の半導体領域が予め薄く形成
されており、分離領域６が、ＳＯＩ型半導体基板の絶縁
層と接続されている。このため分離領域６を縮小して
も、メモリセル内の異導電型半導体領域間のリークを防
止することができる。
【００４７】次に、図１３に示すメモリセルをＳＯＩ
（Silicon On Insulation）型の半導体基板にロジック
回路と混載する場合の製造方法について、図１４乃至図
２２を用いて説明する。
（Silicon On Insulation）型の半導体基板にロジック
回路と混載する場合の製造方法について、図１４乃至図
２２を用いて説明する。
【００４８】先ず、ｐ型の単結晶シリコンの半導体基体
７に酸化珪素からなる絶縁層８を介して半導体領域９を
形成したＳＯＩ型の半導体基板の主面の全面に酸化珪素
膜１０を形成し、メモリセルの分離領域を開口した窒化
珪素膜１１を形成する。この状態を図１４に示す。
７に酸化珪素からなる絶縁層８を介して半導体領域９を
形成したＳＯＩ型の半導体基板の主面の全面に酸化珪素
膜１０を形成し、メモリセルの分離領域を開口した窒化
珪素膜１１を形成する。この状態を図１４に示す。
【００４９】次に、窒化珪素膜１１を用いた選択酸化に
よってメモリセルの分離領域が形成される領域に選択酸
化膜１２を形成する。この状態を図１５に示す。
よってメモリセルの分離領域が形成される領域に選択酸
化膜１２を形成する。この状態を図１５に示す。
【００５０】次に、窒化珪素膜１１を除去し、選択酸化
膜１２をウェットエッチングによって除去して、分離領
域の形成される半導体領域９を、他の半導体領域９に対
して薄く形成する。この状態を図１６に示す。
膜１２をウェットエッチングによって除去して、分離領
域の形成される半導体領域９を、他の半導体領域９に対
して薄く形成する。この状態を図１６に示す。
【００５１】次に、イオン打込み等による不純物注入に
よってｎ型半導体領域１３，ｐ型半導体領域１４を、メ
モリセル形成領域及びロジック回路形成領域の夫々に形
成し、ＳＧＩ(Shallow Groove Isolation)等の絶縁膜に
よる分離領域６によって各素子形成領域に分離する。メ
モリセルの異導電型半導体領域間の分離領域が形成され
る半導体領域９を、他の半導体領域９に対して薄く形成
してあるので、その部分では分離領域６が半導体基板の
絶縁層８と接続されているが、他の部分では分離領域６
が絶縁層８と接続されていない。この状態を図１７に示
す。
よってｎ型半導体領域１３，ｐ型半導体領域１４を、メ
モリセル形成領域及びロジック回路形成領域の夫々に形
成し、ＳＧＩ(Shallow Groove Isolation)等の絶縁膜に
よる分離領域６によって各素子形成領域に分離する。メ
モリセルの異導電型半導体領域間の分離領域が形成され
る半導体領域９を、他の半導体領域９に対して薄く形成
してあるので、その部分では分離領域６が半導体基板の
絶縁層８と接続されているが、他の部分では分離領域６
が絶縁層８と接続されていない。この状態を図１７に示
す。
【００５２】次に、ゲート絶縁膜１５を介して接続電極
５及びゲート電極１６となる多結晶シリコンを形成す
る。この状態を図１８に示す。
５及びゲート電極１６となる多結晶シリコンを形成す
る。この状態を図１８に示す。
【００５３】次に、ゲート電極１６をマスクとしたイオ
ン注入によって、ソース領域，ドレイン領域１７を形成
し、全面に酸化珪素を堆積させエッチングを行ないゲー
ト電極１６の側面を覆うサイドウォール１８を形成す
る。この状態を図１９に示す。
ン注入によって、ソース領域，ドレイン領域１７を形成
し、全面に酸化珪素を堆積させエッチングを行ないゲー
ト電極１６の側面を覆うサイドウォール１８を形成す
る。この状態を図１９に示す。
【００５４】次に、接続電極５、ゲート電極１６及びソ
ース領域，ドレイン領域１７の上面を自己整合的にチタ
ンなどの高融点金属と反応させシリサイド化するサリサ
イド処理を行ない低抵抗化する。この状態を図２０に示
す。
ース領域，ドレイン領域１７の上面を自己整合的にチタ
ンなどの高融点金属と反応させシリサイド化するサリサ
イド処理を行ない低抵抗化する。この状態を図２０に示
す。
【００５５】次に、ＳＡＣ（Self Align Contact）のエ
ッチングストッパとなる窒化珪素膜１９を形成する。こ
の状態を図２１に示す。
ッチングストッパとなる窒化珪素膜１９を形成する。こ
の状態を図２１に示す。
【００５６】次に、酸化珪素を主体とした層間絶縁膜２
０を形成し平坦化を行なった後に、ホトリソグラフィ及
びドライエッチングによって、ソース領域，ドレイン領
域１７及び接続電極５の接続領域を露出させる開口を層
間絶縁膜２０に形成し、この開口にプラグ２１を形成
し、プラグ２１と接続したアルミニウム等の金属を主体
とした配線層２２を形成する。この配線層２２によって
接続配線１，コンタクト配線２，電源配線３，接地配線
４を同層に形成する。この状態を図２２に示す。
０を形成し平坦化を行なった後に、ホトリソグラフィ及
びドライエッチングによって、ソース領域，ドレイン領
域１７及び接続電極５の接続領域を露出させる開口を層
間絶縁膜２０に形成し、この開口にプラグ２１を形成
し、プラグ２１と接続したアルミニウム等の金属を主体
とした配線層２２を形成する。この配線層２２によって
接続配線１，コンタクト配線２，電源配線３，接地配線
４を同層に形成する。この状態を図２２に示す。
【００５７】この後、同様のプロセスで第２層目の配線
層が形成され、この配線層によってビット線ＢＬが形成
される。更に必要に応じて、ワード線ＷＬを低抵抗化す
るシャントワード線を第３層目の配線層によって形成す
る。
層が形成され、この配線層によってビット線ＢＬが形成
される。更に必要に応じて、ワード線ＷＬを低抵抗化す
るシャントワード線を第３層目の配線層によって形成す
る。
【００５８】本実施の形態では、半導体領域９を、メモ
リセルの異導電型半導体領域間の分離領域６が形成され
る部分が、他の部分に対して薄く形成してあるので、そ
こでは分離領域６が半導体基板の絶縁層８と接続されて
いるが、他の部分では分離領域６が絶縁層８と接続され
ていない。
リセルの異導電型半導体領域間の分離領域６が形成され
る部分が、他の部分に対して薄く形成してあるので、そ
こでは分離領域６が半導体基板の絶縁層８と接続されて
いるが、他の部分では分離領域６が絶縁層８と接続され
ていない。
【００５９】このため、メモリセルでは、ｎ型半導体領
域１３とｐ型半導体領域１４とは完全分離されており、
ｎ型半導体領域１３とｐ型半導体領域１４とを分離する
分離領域６の幅を縮小しても、ｎ型半導体領域１３とｐ
型半導体領域１４との間にリークが生じることがない。
また、他の部分では、分離領域６が絶縁層８と接続され
ていないので基板側から素子へ給電することが可能とな
っている。
域１３とｐ型半導体領域１４とは完全分離されており、
ｎ型半導体領域１３とｐ型半導体領域１４とを分離する
分離領域６の幅を縮小しても、ｎ型半導体領域１３とｐ
型半導体領域１４との間にリークが生じることがない。
また、他の部分では、分離領域６が絶縁層８と接続され
ていないので基板側から素子へ給電することが可能とな
っている。
【００６０】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００６１】例えば、前述した実施の形態では半導体領
域を部分的に薄くして、分離の形態を変えていたが、分
離領域の形成を分けて行なう等の他の方法を用いても、
本発明は実施が可能である。
域を部分的に薄くして、分離の形態を変えていたが、分
離領域の形成を分けて行なう等の他の方法を用いても、
本発明は実施が可能である。
【００６２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、対をなす夫々の接続電極が分離
領域上にて重ならない配置となるために、前記分離領域
の幅を縮小することができるという効果がある。 （２）本発明によれば、上記効果（１）により、メモリ
セルサイズの縮小が可能となるという効果がある。 （３）本発明によれば、上記効果（２）により、半導体
集積回路装置をより高集積化することができるという効
果がある。 （４）本発明によれば、上記効果（２）により、ビット
線延在方向にメモリセルが縮小されるためビット線長が
短縮されるという効果がある。 （５）本発明によれば、上記効果（４）により、より高
速動作が可能となるという効果がある。 （６）本発明によれば、部分的に分離の形態を変えて、
メモリセル内の異導電型半導体領域間を完全分離するこ
とができるという効果がある。 （７）本発明によれば、上記効果（６）により、前記異
導電型半導体領域間のリークが生じないという効果があ
る。 （８）本発明によれば、上記効果（６）により、必要に
応じて基板側から素子へ給電することが可能となるとい
う効果がある。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、対をなす夫々の接続電極が分離
領域上にて重ならない配置となるために、前記分離領域
の幅を縮小することができるという効果がある。 （２）本発明によれば、上記効果（１）により、メモリ
セルサイズの縮小が可能となるという効果がある。 （３）本発明によれば、上記効果（２）により、半導体
集積回路装置をより高集積化することができるという効
果がある。 （４）本発明によれば、上記効果（２）により、ビット
線延在方向にメモリセルが縮小されるためビット線長が
短縮されるという効果がある。 （５）本発明によれば、上記効果（４）により、より高
速動作が可能となるという効果がある。 （６）本発明によれば、部分的に分離の形態を変えて、
メモリセル内の異導電型半導体領域間を完全分離するこ
とができるという効果がある。 （７）本発明によれば、上記効果（６）により、前記異
導電型半導体領域間のリークが生じないという効果があ
る。 （８）本発明によれば、上記効果（６）により、必要に
応じて基板側から素子へ給電することが可能となるとい
う効果がある。
【図１】従前実施した半導体集積回路装置のＳＲＡＭメ
モリセルを示す平面図である。
モリセルを示す平面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置のＳＲＡＭメモリセルを示す平面図である。
置のＳＲＡＭメモリセルを示す平面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置のメモリセルの配置を示す平面図である。
置のメモリセルの配置を示す平面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の要部を工程毎に示す縦断面図である。
置の要部を工程毎に示す縦断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の要部を工程毎に示す縦断面図である。
置の要部を工程毎に示す縦断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の要部を工程毎に示す縦断面図である。
置の要部を工程毎に示す縦断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の要部を工程毎に示す縦断面図である。
置の要部を工程毎に示す縦断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の要部を工程毎に示す縦断面図である。
置の要部を工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の要部を工程毎に示す縦断面図である。
置の要部を工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の要部を工程毎に示す縦断面図である。
装置の要部を工程毎に示す縦断面図である。
【図１１】本発明の一実施の形態である半導体集積回路
装置の要部を工程毎に示す縦断面図である。
装置の要部を工程毎に示す縦断面図である。
【図１２】本発明の一実施の形態である半導体集積回路
装置の要部を工程毎に示す縦断面図である。
装置の要部を工程毎に示す縦断面図である。
【図１３】本発明の他の実施の形態である半導体集積回
路装置のＳＲＡＭメモリセルを示す平面図である。
路装置のＳＲＡＭメモリセルを示す平面図である。
【図１４】本発明の他の実施の形態である半導体集積回
路装置の要部を工程毎に示す縦断面図である。
路装置の要部を工程毎に示す縦断面図である。
【図１５】本発明の他の実施の形態である半導体集積回
路装置の要部を工程毎に示す縦断面図である。
路装置の要部を工程毎に示す縦断面図である。
【図１６】本発明の他の実施の形態である半導体集積回
路装置の要部を工程毎に示す縦断面図である。
路装置の要部を工程毎に示す縦断面図である。
【図１７】本発明の他の実施の形態である半導体集積回
路装置の要部を工程毎に示す縦断面図である。
路装置の要部を工程毎に示す縦断面図である。
【図１８】本発明の他の実施の形態である半導体集積回
路装置の要部を工程毎に示す縦断面図である。
路装置の要部を工程毎に示す縦断面図である。
【図１９】本発明の他の実施の形態である半導体集積回
路装置の要部を工程毎に示す縦断面図である。
路装置の要部を工程毎に示す縦断面図である。
【図２０】本発明の他の実施の形態である半導体集積回
路装置の要部を工程毎に示す縦断面図である。
路装置の要部を工程毎に示す縦断面図である。
【図２１】本発明の他の実施の形態である半導体集積回
路装置の要部を工程毎に示す縦断面図である。
路装置の要部を工程毎に示す縦断面図である。
【図２２】本発明の他の実施の形態である半導体集積回
路装置の要部を工程毎に示す縦断面図である。
路装置の要部を工程毎に示す縦断面図である。
ＢＬ…ビット線、ＷＬ…ワード線、１…接続配線、２…
コンタクト配線、３…電源配線、４…接地配線、５…接
続電極、７…半導体基体、８…絶縁層、９…半導体領
域、１０…酸化珪素膜、１１，１９…窒化珪素膜、１２
…選択酸化膜、１３…ｎ型半導体領域、１４…ｐ型半導
体領域、１５…ゲート絶縁膜、１６…ゲート電極、１７
…ソース領域，ドレイン領域、１８…サイドウォール、
２０…層間絶縁膜、２１…プラグ、２２…配線層。
コンタクト配線、３…電源配線、４…接地配線、５…接
続電極、７…半導体基体、８…絶縁層、９…半導体領
域、１０…酸化珪素膜、１１，１９…窒化珪素膜、１２
…選択酸化膜、１３…ｎ型半導体領域、１４…ｐ型半導
体領域、１５…ゲート絶縁膜、１６…ゲート電極、１７
…ソース領域，ドレイン領域、１８…サイドウォール、
２０…層間絶縁膜、２１…プラグ、２２…配線層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯田 雅也 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内
Claims (10)
- 【請求項１】 対をなす回路構成を略対称形に配置した
メモリセルを有する半導体集積回路装置において、 前記対をなす回路構成の夫々が、対称軸に沿って互いに
その位置を変えて配置されていることを特徴とする半導
体集積回路装置。 - 【請求項２】 第１導電型トランジスタの形成される半
導体領域と第２導電型トランジスタの形成される半導体
領域とを分離領域によって分離し、第１導電型負荷用ト
ランジスタ、第２導電型駆動用トランジスタ及び転送用
トランジスタからなる回路構成の対を略対称形に配置
し、前記負荷用トランジスタ及び駆動用トランジスタの
ゲート電極から対をなす回路構成を接続する接続電極が
互いに延在するＣＭＯＳ型のＳＲＡＭメモリセルを有す
る半導体集積回路装置において、 前記対をなす回路構成の夫々が、対称軸に沿って位置を
変えて配置され、 この配置によって中間にて屈折する前記分離領域に、前
記夫々の接続電極が前記屈折部分を除き分離領域上にて
重ならない配置となっていることを特徴とする半導体集
積回路装置。 - 【請求項３】 前記メモリセルの形成される半導体基板
が中間に絶縁層を有するＳＯＩ型の半導体基板であるこ
とを特徴とする請求項１又は請求項２に記載の半導体集
積回路装置。 - 【請求項４】 前記メモリセルの第１導電型半導体領域
と第２導電型半導体領域とを分離する分離領域が、前記
ＳＯＩ型の絶縁層と接続されていることを特徴とする請
求項１乃至請求項３の何れか一項に記載の半導体集積回
路装置。 - 【請求項５】 前記メモリセルを複数用いたメモリ回路
がロジック回路と混載されていることを特徴とする請求
項１乃至請求項４の何れか一項に記載の半導体集積回路
装置。 - 【請求項６】 前記メモリセルの第１導電型半導体領域
と第２導電型半導体領域とを分離する分離領域が、前記
ＳＯＩ型の絶縁層と接続されており、前記ロジック回路
の形成される半導体領域の分離領域が前記ＳＯＩ型の絶
縁層と接続されていないことを特徴とする請求項５に記
載の半導体集積回路装置。 - 【請求項７】 前記メモリセルの第１導電型半導体領域
と第２導電型半導体領域とを分離する分離領域の形成さ
れる半導体領域が、前記ロジック回路の形成される半導
体領域に対して薄く形成されていることを特徴とする請
求項６に記載の半導体集積回路装置。 - 【請求項８】 中間に絶縁層を有するＳＯＩ型の半導体
基板を、分離領域によって、第１導電型トランジスタの
形成される半導体領域と第２導電型トランジスタの形成
される半導体領域とに分離し、第１導電型負荷用トラン
ジスタ、第２導電型駆動用トランジスタ及び転送用トラ
ンジスタからなる回路構成の対を略対称形に配置し、前
記負荷用トランジスタ及び駆動用トランジスタのゲート
電極から対をなす回路構成を接続する接続電極が互いに
延在するＣＭＯＳ型のＳＲＡＭメモリセルを複数用いた
メモリ回路がロジック回路と混載されている半導体集積
回路装置の製造方法において、 前記メモリセルの対をなす回路構成の夫々が、対称軸に
沿って位置を変えて配置され、この配置によって中間に
て屈折する前記分離領域に、前記夫々の接続電極が前記
屈折部分を除き分離領域上にて重ならない配置となって
おり、 半導体基板主面に、前記メモリセルの形成される第１導
電型半導体領域と第２導電型半導体領域とを分離する分
離領域を開口した窒化珪素膜を形成する工程と、 前記窒化珪素膜を用いた選択酸化を行なって、第１導電
型半導体領域と第２導電型半導体領域とを分離する分離
領域に酸化珪素膜を形成する工程と、 選択酸化を行なって形成した酸化珪素膜を除去し、前記
分離領域の形成される半導体領域の厚さが前記ロジック
回路の形成される半導体領域の厚さよりも薄く形成する
工程と、 前記メモリセルの第１導電型半導体領域と第２導電型半
導体領域とを分離する分離領域を、前記ＳＯＩ型の絶縁
層と接続し、前記ロジック回路の形成される半導体領域
の分離領域を前記ＳＯＩ型の絶縁層と接続せずに分離領
域を形成する工程とを有することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項９】 前記メモリセルの第１導電型半導体領域
と第２導電型半導体領域とを分離する分離領域が、前記
ＳＯＩ型の絶縁層と接続されており、前記ロジック回路
の形成される半導体領域の分離領域が前記ＳＯＩ型の絶
縁層と接続されていないことを特徴とする請求項８に記
載の半導体集積回路装置の製造方法。 - 【請求項１０】 前記分離領域を含むメモリセル全体を
開口した窒化珪素膜を形成し、前記メモリセル全体の形
成される半導体領域の厚さが前記ロジック回路の形成さ
れる半導体領域の厚さよりも薄く形成することを特徴と
する請求項８又は請求項９に記載の半導体集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073644A JPH11274322A (ja) | 1998-03-23 | 1998-03-23 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10073644A JPH11274322A (ja) | 1998-03-23 | 1998-03-23 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274322A true JPH11274322A (ja) | 1999-10-08 |
Family
ID=13524214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10073644A Pending JPH11274322A (ja) | 1998-03-23 | 1998-03-23 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274322A (ja) |
-
1998
- 1998-03-23 JP JP10073644A patent/JPH11274322A/ja active Pending
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