KR20220127305A - 촬상 소자 및 촬상 장치 - Google Patents
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Abstract
1 또는 복수의 화소를 포함하는 복수의 화소 블록을 갖는 화소 칩과, 복수의 화소 블록 중 적어도 제 1 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 1 변환부와 제 1 변환부에서 변환된 디지털 신호를 기억하는 제 1 기억부를 포함하는 제 1 제어 블록과, 열 방향에 있어서 제 1 제어 블록의 옆에 배치되고, 복수의 화소 블록 중 적어도 제 2 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 2 변환부와 제 2 변환부에서 변환된 디지털 신호를 기억하는 제 2 기억부를 포함하는 제 2 제어 블록을 갖는 신호 처리 칩을 구비하고, 제 2 제어 블록에 있어서의 제 2 변환부 및 제 2 기억부는, 제 1 제어 블록에 있어서의 제 1 변환부 및 제 1 기억부의 배치 위치에 대해 상하 반전시킨 위치에 배치되는, 촬상 소자를 제공한다.
Description
본 발명은 촬상 소자 및 촬상 장치에 관한 것이다.
복수의 화소로 이루어지는 화소 블록마다 상이한 노광 시간에서의 촬영을 실시하는 촬상 장치가 알려져 있다 (예를 들어, 특허문헌 1).
종래의 촬상 장치에서는, 레이아웃 효율의 향상이 요망되고 있다.
본 발명의 제 1 양태에 있어서는, 1 또는 복수의 화소를 포함하는 복수의 화소 블록을 갖는 화소 칩과, 복수의 화소 블록 중 적어도 제 1 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 1 변환부와 제 1 변환부에서 변환된 디지털 신호를 기억하는 제 1 기억부를 포함하는 제 1 제어 블록과, 열 방향에 있어서 제 1 제어 블록의 옆에 배치되고, 복수의 화소 블록 중 적어도 제 2 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 2 변환부와 제 2 변환부에서 변환된 디지털 신호를 기억하는 제 2 기억부를 포함하는 제 2 제어 블록을 갖는 신호 처리 칩을 구비하고, 제 2 제어 블록에 있어서의 제 2 변환부 및 제 2 기억부는, 제 1 제어 블록에 있어서의 제 1 변환부 및 제 1 기억부의 배치 위치에 대해 상하 반전시킨 위치에 배치되는, 촬상 소자를 제공한다.
본 발명의 제 2 양태에 있어서는, 제 1 양태의 촬상 소자를 구비하는 촬상 장치를 제공한다.
또한, 상기의 발명의 개요는, 본 발명의 필요한 특징 모두를 열거한 것은 아니다. 또, 이들 특징군의 서브 콤비네이션도 또한, 발명이 될 수 있다.
도 1a 는, 본 발명의 실시형태에 관련된 촬상 소자 (400) 의 개요를 나타내는 도면이다.
도 1b 는, 화소부 (110) 의 구체적인 구성의 일례를 나타낸다.
도 1c 는, 화소 (112) 의 회로 구성의 일례를 나타낸다.
도 1d 는, 주회로부 (210) 의 보다 구체적인 구성의 일례를 나타낸다.
도 2a 는, 제어 블록 (220) 의 구체적인 구성의 일례를 나타낸다.
도 2b 는, 실시예에 관련된 복수의 제어 블록 (220) 의 일례를 나타낸다.
도 3 은, 비교예에 관련된 제어 블록 (720) 의 배치 방법의 일례를 나타낸다.
도 4 는, 촬상 소자 (400) 의 구성의 일례를 나타낸다.
도 5 는, 비교예에 관련된 촬상 소자 (800) 의 구성의 일례를 나타낸다.
도 6a 는, 촬상 소자 (400) 의 배선 방법의 일례를 설명하기 위한 도면이다.
도 6b 는, 촬상 소자 (400) 의 배선 방법의 일례를 설명하기 위한 도면이다.
도 7a 는, 화소 칩 (100) 과 신호 처리 칩 (200) 의 접합면 (150) 의 일례를 나타낸다.
도 7b 는, 접합면 (150) 의 확대도의 일례를 나타낸다.
도 8a 는, 실시예에 관련된 화소부 (110) 의 구성의 일례를 나타낸다.
도 8b 는, 실시예에 관련된 주회로부 (210) 의 구성의 일례를 나타낸다.
도 8c 는, 도 8a 의 화소부 (110) 에 대응하는 주회로부 (210) 의 일례를 나타낸다.
도 9a 는, 비교예에 관련된 화소부 (610) 의 구성의 일례를 나타낸다.
도 9b 는, 비교예에 관련된 주회로부 (710) 의 구성의 일례를 나타낸다.
도 9c 는, 비교예에 관련된 주회로부 (710) 의 구성의 일례를 나타낸다.
도 10a 는, 촬상 소자 (400) 의 촬상 동작을 나타내는 타이밍 차트의 일례를 나타낸다.
도 10b 는, 화소군 (115) 마다의 노광 타이밍의 일례를 나타낸다.
도 11a 는, 신호 처리 칩 (200) 의 구성의 일례를 나타낸다.
도 11b 는, 신호 처리 칩 (200) 의 단면도의 일례를 나타낸다.
도 12a 는, 비교예에 관련된 신호 처리 칩 (700) 의 구성의 일례를 나타낸다.
도 12b 는, 비교예에 관련된 신호 처리 칩 (700) 의 다른 예를 나타낸다.
도 12c 는, 비교예에 관련된 신호 처리 칩 (700) 의 단면도의 일례를 나타낸다.
도 13 은, 실시예에 관련된 촬상 장치 (500) 의 구성예를 나타내는 블록도이다.
도 1b 는, 화소부 (110) 의 구체적인 구성의 일례를 나타낸다.
도 1c 는, 화소 (112) 의 회로 구성의 일례를 나타낸다.
도 1d 는, 주회로부 (210) 의 보다 구체적인 구성의 일례를 나타낸다.
도 2a 는, 제어 블록 (220) 의 구체적인 구성의 일례를 나타낸다.
도 2b 는, 실시예에 관련된 복수의 제어 블록 (220) 의 일례를 나타낸다.
도 3 은, 비교예에 관련된 제어 블록 (720) 의 배치 방법의 일례를 나타낸다.
도 4 는, 촬상 소자 (400) 의 구성의 일례를 나타낸다.
도 5 는, 비교예에 관련된 촬상 소자 (800) 의 구성의 일례를 나타낸다.
도 6a 는, 촬상 소자 (400) 의 배선 방법의 일례를 설명하기 위한 도면이다.
도 6b 는, 촬상 소자 (400) 의 배선 방법의 일례를 설명하기 위한 도면이다.
도 7a 는, 화소 칩 (100) 과 신호 처리 칩 (200) 의 접합면 (150) 의 일례를 나타낸다.
도 7b 는, 접합면 (150) 의 확대도의 일례를 나타낸다.
도 8a 는, 실시예에 관련된 화소부 (110) 의 구성의 일례를 나타낸다.
도 8b 는, 실시예에 관련된 주회로부 (210) 의 구성의 일례를 나타낸다.
도 8c 는, 도 8a 의 화소부 (110) 에 대응하는 주회로부 (210) 의 일례를 나타낸다.
도 9a 는, 비교예에 관련된 화소부 (610) 의 구성의 일례를 나타낸다.
도 9b 는, 비교예에 관련된 주회로부 (710) 의 구성의 일례를 나타낸다.
도 9c 는, 비교예에 관련된 주회로부 (710) 의 구성의 일례를 나타낸다.
도 10a 는, 촬상 소자 (400) 의 촬상 동작을 나타내는 타이밍 차트의 일례를 나타낸다.
도 10b 는, 화소군 (115) 마다의 노광 타이밍의 일례를 나타낸다.
도 11a 는, 신호 처리 칩 (200) 의 구성의 일례를 나타낸다.
도 11b 는, 신호 처리 칩 (200) 의 단면도의 일례를 나타낸다.
도 12a 는, 비교예에 관련된 신호 처리 칩 (700) 의 구성의 일례를 나타낸다.
도 12b 는, 비교예에 관련된 신호 처리 칩 (700) 의 다른 예를 나타낸다.
도 12c 는, 비교예에 관련된 신호 처리 칩 (700) 의 단면도의 일례를 나타낸다.
도 13 은, 실시예에 관련된 촬상 장치 (500) 의 구성예를 나타내는 블록도이다.
이하, 발명의 실시형태를 통해서 본 발명을 설명하지만, 이하의 실시형태는 청구범위에 관련된 발명을 한정하는 것은 아니다. 또, 실시형태 중에서 설명되어 있는 특징의 조합 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
본 명세서에 있어서, X 축과 Y 축은 서로 직교하고, Z 축은 XY 평면에 직교한다. XYZ 축은 오른손계를 구성한다. Z 축과 평행한 방향을 촬상 소자 (400) 의 적층 방향이라고 칭하는 경우가 있다. 본 명세서에 있어서, 「상」 및 「하」 의 용어는, 중력 방향에 있어서의 상하 방향에 한정되지 않는다. 이들 용어는, Z 축 방향에 있어서의 상대적인 방향을 가리키는 것에 불과하다. 또한, 본 명세서에서는, X 축 방향의 배열을 「행」 으로 하고, Y 축 방향의 배열을 「열」 로 하여 설명하지만, 행렬 방향은 이것에 한정되지 않는다.
도 1a 는, 본 실시형태에 관련된 촬상 소자 (400) 의 개요를 나타내는 도면이다. 촬상 소자 (400) 는, 피사체를 촬상한다. 촬상 소자 (400) 는, 촬상된 피사체의 화상 데이터를 생성한다. 촬상 소자 (400) 는, 화소 칩 (100) 및 신호 처리 칩 (200) 을 구비한다. 도 1a 에 나타내는 바와 같이, 화소 칩 (100) 은, 신호 처리 칩 (200) 에 적층되어 있다.
화소 칩 (100) 은, 화소부 (110) 를 갖는다. 화소부 (110) 는, 입사된 광에 기초하는 화소 신호를 출력한다.
신호 처리 칩 (200) 은, 주회로부 (210) 및 주변 회로부 (230) 를 갖는다.
주회로부 (210) 는, 화소 칩 (100) 으로부터 출력된 화소 신호가 입력된다. 주회로부 (210) 는, 입력된 화소 신호를 처리한다. 본 예의 주회로부 (210) 는, 신호 처리 칩 (200) 에 있어서, 화소부 (110) 와 대향하는 위치에 배치되어 있다. 주회로부 (210) 는, 화소부 (110) 의 구동을 제어하기 위한 제어 신호를 화소부 (110) 에 출력해도 된다.
주변 회로부 (230) 는, 주회로부 (210) 의 구동을 제어한다. 주변 회로부 (230) 는, 신호 처리 칩 (200) 에 있어서, 주회로부 (210) 의 주변에 배치되어 있다. 또, 주변 회로부 (230) 는, 화소 칩 (100) 과 전기적으로 접속되고, 화소부 (110) 의 구동을 제어해도 된다. 본 예의 주변 회로부 (230) 는, 신호 처리 칩 (200) 의 2 변을 따라 배치되어 있지만, 주변 회로부 (230) 의 배치 방법은 본 예에 한정되지 않는다.
또한, 촬상 소자 (400) 는, 화소 칩 (100) 및 신호 처리 칩 (200) 에 더하여, 신호 처리 칩 (200) 에 적층된 메모리 칩을 가져도 된다. 예를 들어, 메모리 칩은, 신호 처리 칩 (200) 이 출력한 신호에 따른 화상 처리를 실시한다. 또, 촬상 소자 (400) 의 구조는, 이면 조사형이어도 되고, 표면 조사형이어도 된다.
도 1b 는, 화소부 (110) 의 구체적인 구성의 일례를 나타낸다. 본 예에서는, 화소부 (110) 와, 화소부 (110) 에 형성된 화소 블록 (120) 의 확대도를 나타내고 있다.
화소부 (110) 는, 행 방향 및 열 방향을 따라 나열되어 배치된 복수의 화소군 (115) 을 갖는다. 본 예의 화소부 (110) 는, M × N 개 (M, N 은 자연수) 의 화소군 (115) 을 갖는다. 본 예에서는, M 이 N 과 동일한 경우를 도시하고 있지만, M 과 N 은 상이해도 된다.
화소군 (115) 은, 적어도 1 개의 화소 (112) 를 갖는다. 본 예의 화소군 (115) 은, m × n 개 (m, n 은 자연수) 의 화소 (112) 를 갖는다. 예를 들어, 화소군 (115) 은, 16 × 16 개의 화소 (112) 를 갖는다. 화소군 (115) 에 대응하는 화소 (112) 의 개수는 이것에 한정되지 않는다. 본 예에서는, m 이 n 과 동일한 경우를 도시하고 있지만, m 은 n 과 상이해도 된다. 화소군 (115) 은, 행 방향에 있어서 공통의 제어선에 접속된 복수의 화소 (112) 를 갖는다. 예를 들어, 화소군 (115) 의 각각의 화소 (112) 는, 동일한 노광 시간으로 설정되도록 공통의 제어선에 접속되어 있다. 일례에 있어서, 행 방향으로 나열되는 n 개의 화소 (112) 가 공통의 제어선에 의해 접속된다.
한편, 화소군 (115) 은, 각각 상이한 노광 시간으로 설정되어도 된다. 즉, 화소군 (115) 의 각각의 화소 (112) 는 동일한 노광 시간이지만, 다른 화소군 (115) 에서는 상이한 노광 시간으로 설정되어도 된다. 예를 들어, 화소군 (115) 의 화소 (112) 가 행 방향으로 공통의 제어선으로 접속되어 있는 경우에, 다른 화소군 (115) 의 화소 (112) 가 상이한 제어선으로 공통으로 접속된다.
화소 블록 (120) 은, 1 또는 복수의 화소군 (115) 을 갖는다. 본 예의 화소 블록 (120) 은, 열 방향을 따라 나열되어 배치된 2 개의 화소군 (115) 을 갖는다. 화소 블록 (120) 은, 후술하는 제어 블록 (220) 에 대응하여서 배치된다. 즉, 1 개의 제어 블록 (220) 에 대해, 2 개의 화소군 (115) 이 배치되어 있다. 화소 블록 (120) 이 복수의 화소군 (115) 을 갖는 경우, 각각의 화소군 (115) 이 상이한 노광 시간으로 설정되어도 된다. 화소 블록 (120) 이 1 개의 화소군 (115) 을 갖는 경우, 제어 블록 (220) 에 대해 1 개의 화소군 (115) 이 배치된다. 화소 블록 (120) 은, 2m × n 개의 화소 (112) 를 갖는다. 예를 들어, 화소 블록 (120) 은, 32 × 16 개의 화소 (112) 를 갖는다. 화소 블록 (120) 에 대응하는 화소 (112) 의 개수는 이것에 한정되지 않는다.
화소 (112) 는, 광을 전하로 변환하는 광전 변환 기능을 갖는다. 화소 (112) 는, 광전 변환된 전하를 축적한다. 2m 개의 화소 (112) 는, 열 방향을 따라 배치되고, 공통의 신호선 (122) 에 접속되어 있다. 그리고, 2m 개의 화소 (112) 는, 화소 블록 (120) 에 있어서, 행 방향으로 n 열 나열되어 배열되어 있다.
도 1c 는, 화소 (112) 의 회로 구성의 일례를 나타낸다. 화소 (112) 는, 광전 변환부 (104) 와, 제 1 전송부 (123) 와, 제 2 전송부 (124) 와, 리셋부 (126) 와, 화소 출력부 (127) 를 구비한다. 화소 출력부 (127) 는, 증폭부 (128) 및 선택부 (129) 를 갖는다. 본 예에서는, 제 1 전송부 (123), 제 2 전송부 (124), 리셋부 (126), 증폭부 (128) 및 선택부 (129) 는, N 채널형 FET 로서 설명하지만, 트랜지스터의 종류는 이것에 한정되지 않는다.
광전 변환부 (104) 는, 광을 전하로 변환하는 광전 변환 기능을 갖는다. 광전 변환부 (104) 는, 광전 변환된 전하를 축적한다. 광전 변환부 (104) 는, 예를 들어, 포토 다이오드이다.
제 1 전송부 (123) 는, 광전 변환부 (104) 에 축적된 전하를 축적부 (125) 에 전송한다. 제 1 전송부 (123) 는, 광전 변환부 (104) 의 전하를 전송하는 트랜스퍼 게이트의 일례이다. 제 1 전송부 (123) 의 게이트 단자는, 제 1 전송 제어 신호 (φTX1) 를 입력하기 위한 로컬 제어선에 접속된다. 로컬 제어선에 대해서는 후술한다.
제 2 전송부 (124) 는, 광전 변환부 (104) 에 축적된 전하를 전원 전압 (VDD) 이 공급되는 전원 배선에 배출한다. 제 2 전송부 (124) 의 게이트 단자는, 제 2 전송 제어 신호 (φTX2) 를 입력하기 위한 로컬 제어선에 접속된다. 또한, 본 예에서는, 제 2 전송부 (124) 는, 광전 변환부 (104) 의 전하를 전원 전압 (VDD) 이 공급되는 전원 배선에 배출하는 것으로서 설명했지만, 전원 전압 (VDD) 과는 상이한 전원 전압이 공급되는 전원 배선에 배출해도 된다.
축적부 (125) 는, 제 1 전송부 (123) 에 의해 광전 변환부 (104) 로부터의 전하가 전송된다. 축적부 (125) 는, 플로팅 디퓨전 (FD) 의 일례이다.
리셋부 (126) 는, 축적부 (125) 의 전하를 소정의 전원 전압 (VDD) 이 공급되는 전원 배선에 배출한다. 리셋부 (126) 의 게이트 단자는, 리셋 제어 신호 (φRST) 를 입력하기 위한 글로벌 제어선 (143) 에 접속된다. 글로벌 제어선 (143) 에 대해서는 후술한다.
화소 출력부 (127) 는, 축적부 (125) 의 전위에 기초하는 신호를 신호선 (122) 에 출력한다. 화소 출력부 (127) 는, 증폭부 (128) 및 선택부 (129) 를 갖는다. 증폭부 (128) 는, 게이트 단자가 축적부 (125) 에 접속되고, 드레인 단자가 전원 전압 (VDD) 이 공급되는 전원 배선에 접속되고, 소스 단자가 선택부 (129) 의 드레인 단자에 접속된다.
선택부 (129) 는, 화소 (112) 와 신호선 (122) 사이의 전기적인 접속을 제어한다. 선택부 (129) 에 의해 화소 (112) 와 신호선 (122) 이 전기적으로 접속되면, 화소 (112) 로부터 신호선 (122) 에 화소 신호가 출력된다. 선택부 (129) 의 게이트 단자는, 선택 제어 신호 (φSEL) 를 입력하기 위한 글로벌 제어선 (143) 에 접속된다. 선택부 (129) 의 소스 단자는 부하 전류원 (121) 에 접속되어 있다.
부하 전류원 (121) 은, 신호선 (122) 에 전류를 공급한다. 부하 전류원 (121) 은, 화소 칩 (100) 에 형성되어도 되고, 신호 처리 칩 (200) 에 형성되어도 된다.
도 1d 는, 주회로부 (210) 의 보다 구체적인 구성의 일례를 나타낸다. 본 예에서는, 주회로부 (210) 와, 주회로부 (210) 에 형성된 제어 블록 (220) 의 확대도를 나타내고 있다.
주회로부 (210) 는, 행 방향 및 열 방향을 따라 배치된 제어 블록 (220) 을 갖는다. 본 예의 주회로부 (210) 는, (M/2) × N 개의 제어 블록 (220) 을 갖는다. 본 예에서는, 주회로부 (210) 는, 열 방향을 따라 나열되어 배치된 2 개의 화소군 (115) 에 대해 1 개의 제어 블록 (220) 을 가지고 있다.
제어 블록 (220) 은, 화소 블록 (120) 에 대응한 위치에 각각 배치된다. 제어 블록 (220) 은, 대응하는 화소 블록 (120) 의 구동을 제어한다. 예를 들어, 제어 블록 (220) 은, 화소 블록 (120) 의 노광 시간을 제어한다. 제어 블록 (220) 은, 화소군 (115) 마다 노광 시간을 제어해도 된다. 또, 제어 블록 (220) 은, AD 컨버터 등의 처리 회로를 갖고, 화소 블록 (120) 이 출력한 신호를 처리한다. 일례에 있어서, 제어 블록 (220) 은, 대응하는 화소 블록 (120) 으로부터 출력된 아날로그의 화소 신호를 디지털 신호로 변환한다. 본 예의 제어 블록 (220) 은, 노광 제어부 (10) 와, 화소 구동부 (20) 와, 접합부 (30) 와, 신호 변환부 (40) 와, 신호 출력부 (50) 를 구비한다.
노광 제어부 (10) 는, 복수의 화소 (112) 의 노광을 제어한다. 노광 제어부 (10) 는, 화소 (112) 의 노광 시간을 제어하기 위한 신호를 생성한다. 일례에 있어서, 노광 제어부 (10) 는, 노광의 개시 타이밍 또는 종료 타이밍의 적어도 1 개를 조정하여, 화소군 (115) 마다의 노광 시간을 제어한다. 본 예의 노광 제어부 (10) 는, 행 방향으로 연신하여 형성된다.
화소 구동부 (20) 는, 화소 칩 (100) 과 접합되고, 복수의 화소 (112) 를 구동시킨다. 화소 구동부 (20) 는, 복수의 화소 (112) 로부터, 임의의 화소 (112) 를 선택하여 구동시킨다. 본 예의 화소 구동부 (20) 는, 열 방향으로 연신하여 형성된다. 이로써, 화소 구동부 (20) 는, 열 방향으로 배치된 2m 개의 화소 (112) 와 대응한 위치에 배치되어 있다. 노광 제어부 (10) 및 화소 구동부 (20) 는, 화소 구동부 (20) 가 열 방향으로 연신하고, 노광 제어부 (10) 가 행 방향으로 연신함으로써, L 자형으로 배치되어 있다.
접합부 (30) 는, 화소 칩 (100) 과 신호 처리 칩 (200) 을 접합한다. 접합부 (30) 는, 화소 칩 (100) 으로부터 입력된 화소 신호를 신호 변환부 (40) 에 입력한다. 접합부 (30) 는, 행 방향으로 배치된 n 개의 화소 (112) 에 대응하여 형성되고, 신호 변환부 (40) 에 화소 신호를 열마다 입력한다.
신호 변환부 (40) 는, 화소부 (110) 가 출력한 아날로그 신호를 디지털 변환한다. 본 예의 신호 변환부 (40) 는, 아날로그의 화소 신호를 디지털 신호로 변환한다. 신호 변환부 (40) 는, 열 방향으로 배열된 2m 개의 화소 (112) 로부터의 아날로그 신호를 순차 디지털 변환한다. 신호 변환부 (40) 는, 행 방향으로 n 열로 나열된 화소 (112) 로부터의 아날로그 신호를 병렬로 디지털 변환한다.
신호 출력부 (50) 는, 신호 변환부 (40) 로부터 디지털 신호를 수신한다. 일례에 있어서, 신호 출력부 (50) 는, 디지털 신호를 일시적으로 기억한다. 신호 출력부 (50) 는, 디지털 신호를 기억하기 위한 래치 회로를 가져도 된다. 신호 출력부 (50) 는, 열 방향에 있어서, 신호 변환부 (40) 와 노광 제어부 (10) 사이에 형성되고, 디지털 신호를 출력한다. 본 예의 신호 출력부 (50) 는, 주회로부 (210) 의 외부에 디지털 신호를 출력한다. 신호 출력부 (50) 는, 행 방향으로 연신하고, 신호 변환부 (40) 및 노광 제어부 (10) 와 인접하여 형성된다.
본 예의 촬상 소자 (400) 는, 화소 블록 (120) 마다 형성된 제어 블록 (220) 에 의해, 화소 신호를 병렬로 판독 출력하는 기능을 갖는다. 촬상 소자 (400) 는, 입사광의 강도에 따라, 화소군 (115) 마다 노광 시간을 설정이 가능하기 때문에, 다이나믹 레인지를 확대할 수 있다.
도 2a 는, 제어 블록 (220) 의 구체적인 구성의 일례를 나타낸다. 본 예의 신호 변환부 (40) 는, n 개의 컴퍼레이터 (42) 와 기억부 (44) 를 구비한다. 본 예의 제어 블록 (220) 은, 노광 제어부 (10) 를 구성하는 로컬 제어부 (12) 및 레벨 시프트부 (14) 를 구비한다.
컴퍼레이터 (42) 는, 열 방향으로 연신하여 형성된다. n 개의 컴퍼레이터 (42) 는, 행 방향으로 배치되어 있다. 컴퍼레이터 (42) 는, 2m 개의 화소 (112) 에 1 개 형성되어 있다. 컴퍼레이터 (42) 는, 2m 개의 화소 (112) 의 화소 신호를 순차 판독 출력하여 디지털 신호로 변환한다.
기억부 (44) 는, 컴퍼레이터 (42) 로부터의 디지털 신호를 일시적으로 기억한다. 본 예의 기억부 (44) 는, 신호 변환부 (40) 에 있어서, 컴퍼레이터 (42) 보다 Y 축 방향의 부측 (負側) 에 형성된다. 예를 들어, 기억부 (44) 는, 래치 회로를 갖는다. 기억부 (44) 는, SRAM 등으로 구성된 메모리를 가져도 된다.
로컬 제어부 (12) 는, 제 1 전송부 (123) 및 제 2 전송부 (124) 의 동작을 제어하기 위한 제어 신호를 출력한다. 로컬 제어부 (12) 는, 제 1 전송 제어 신호 (φTX1) 또는 제 2 전송 제어 신호 (φTX2) 중 어느 것을 로컬 제어한다. 본 명세서에 있어서, 로컬 제어란, 화소 블록 (120) 마다 구동을 제어하는 것을 가리킨다. 예를 들어, 로컬 제어부 (12) 는, 제 2 전송 제어 신호 (φTX2) 에 의해 로컬 제어한다. 로컬 제어부 (12) 는, 행 방향으로 연신하여 형성되어 있다. 로컬 제어부 (12) 는, 레벨 시프트부 (14) 와 신호 출력부 (50) 사이에 형성된다.
레벨 시프트부 (14) 는, 로컬 제어부 (12) 가 출력한 제어 신호의 전압 레벨을 변환하여 출력한다. 레벨 시프트부 (14) 는, 행 방향으로 연신하여 형성된다. 레벨 시프트부 (14) 는, 로컬 제어부 (12) 보다 제어 블록 (220) 의 외주측에 형성되어 있다. 레벨 시프트부 (14) 의 X 축 방향 정측 (正側) 의 단부와, Y 축 방향 부측의 단부가 제어 블록 (220) 의 가장 외측에 위치하고 있다. 레벨 시프트부 (14) 의 X 축 방향 부측의 단부는, 화소 구동부 (20) 와 접하고 있다.
레벨 시프트부 (14) 및 화소 구동부 (20) 는, 레벨 시프트 후의 신호를 취급한다. 한편, 로컬 제어부 (12), 레벨 시프트부 (14) 및 화소 구동부 (20) 는, 화소 칩 (100) 으로부터 출력된 화소 신호를 취급한다.
여기서, 제어 블록 (220) 의 각 구성은, 반도체 기판에 형성된 웰 영역에 형성된다. 웰 영역은, 취급하는 신호에 따라 분리하여 형성된다. 웰 영역은, 사용되는 전원이, 디지털용 전원인지 아날로그용 전원인지에 의해 분리된다. 또, 신호 변환부 (40) 는, 동일한 아날로그 전원을 사용하는 경우라도, 노이즈의 관점에서 다른 아날로그 전원을 사용하는 영역과 분리되는 경우가 있다. 웰 영역의 분리에는, 제조 프로세스 룰에 따른 간격의 웰 분리 영역이 필요해진다.
본 예의 제어 블록 (220) 은, 레벨 시프트부 (14) 및 화소 구동부 (20) 를 형성하기 위한 웰 영역을, 다른 웰 영역과 분리하고 있다. 예를 들어, 레벨 시프트부 (14) 및 화소 구동부 (20) 는, L 자형으로 형성됨으로써, 레벨 시프트부 (14) 및 화소 구동부 (20) 의 웰 영역을 공유할 수 있다. 웰 영역의 공유에 의해, 웰 분리 영역을 생략할 수 있기 때문에, 레이아웃 효율이 향상된다.
L 자형의 노광 제어부 (10) 및 화소 구동부 (20) 는, 제어 블록 (220) 의 외주를 구성한다. 이로써, 행 방향 및 열 방향으로 인접하는 다른 제어 블록 (220) 과도 웰 영역을 공유할 수 있다.
도 2b 는, 실시예에 관련된 복수의 제어 블록 (220) 의 일례를 나타낸다. 본 예의 복수의 제어 블록 (220) 은, 인접하는 것끼리 반전 배치되어 있다. 동 도면은, 주회로부 (210) 에 형성된 복수의 제어 블록 (220) 중, 12 개의 제어 블록 (220) 을 예시하고 있다.
반전 배치란, 제어 블록 (220) 의 각 구성 (예를 들어, 노광 제어부 (10), 화소 구동부 (20), 접합부 (30), 신호 변환부 (40) 및 신호 출력부 (50)) 이 형성되는 영역이, 블록끼리의 경계선을 중심으로 미러 반전 배치되어 있는 것을 나타낸다. 요컨대, 제어 블록 (220) 의 각 구성의 회로까지도 반전 배치되지 않아도 된다. 또, 제어 블록 (220) 의 각 화소의 판독 출력 순서도 반전해서 판독 출력되는 것에 한정되지 않는다.
예를 들어, 행 방향으로 인접하는 제어 블록 (220) 끼리가 반전 배치되어 있는 경우, 제어 블록 (220) 의 각 구성이 행 방향으로 반전해서 배치되므로, 블록의 경계에서는 동일한 구성이 인접하여 배치되게 된다. 동일하게, 열 방향으로 인접하는 제어 블록 (220) 끼리가 반전 배치되어 있는 경우, 제어 블록 (220) 의 각 구성이 열 방향으로 반전해서 배치되므로, 블록의 경계에서는 동일한 구성이 인접하여 배치되게 된다. 이로써, 제어 블록 (220) 의 레이아웃 효율을 향상시킬 수 있다.
제어 블록 (220) 은, 각각 인접하는 제어 블록 (220) 과 반전 배치되어 있다. 본 예에서는, 모든 제어 블록 (220) 이 행 방향 및 열 방향에서 반전 배치되어 있지만, 행 방향 또는 열 방향의 일방에서 반전 배치되어도 된다. 예를 들어, 제어 블록 (220) 의 컴퍼레이터 (42) 는, 행 방향으로 인접하는 제어 블록 (220) 의 컴퍼레이터 (42) 와 반전 배치되어 있다. 또, 제어 블록 (220) 의 컴퍼레이터 (42) 는, 열 방향으로 인접하는 제어 블록 (220) 의 컴퍼레이터 (42) 와도 반전 배치되어 있다. 동일하게, 제어 블록 (220) 의 기억부 (44) 는, 행 방향 및 열 방향으로 인접하는 제어 블록 (220) 의 기억부 (44) 와 각각 반전 배치되어 있다.
제어 블록 (220a) 및 제어 블록 (220b) 은, 행 방향으로 인접하여 형성된다. 제어 블록 (220a) 은, 제어 블록 (220b) 과 반전 배치되어 있다. 제어 블록 (220a) 의 레벨 시프트부 (14) 는, 제어 블록 (220b) 의 레벨 시프트부 (14) 와 동일한 웰 영역 내에 형성된다. 동일하게, 로컬 제어부 (12), 기억부 (44) 및 신호 출력부 (50) 는, 제어 블록 (220a) 과 제어 블록 (220b) 에서 동일한 웰 영역 내에 형성된다.
제어 블록 (220b) 및 제어 블록 (220c) 은, 행 방향으로 인접하여 형성된다. 제어 블록 (220b) 은, 제어 블록 (220c) 과 반전 배치되어 있다. 제어 블록 (220b) 의 화소 구동부 (20) 는, 제어 블록 (220c) 의 화소 구동부 (20) 와 동일한 웰 영역 내에 형성된다. 화소 구동부 (20) 의 웰 영역은, 레벨 시프트부 (14) 의 웰 영역과도 공유되어도 된다.
제어 블록 (220a) 및 제어 블록 (220d) 은, 열 방향으로 인접하여 형성된다. 제어 블록 (220a) 은, 제어 블록 (220d) 과 반전 배치되어 있다. 제어 블록 (220a) 의 화소 구동부 (20) 는, 제어 블록 (220d) 의 화소 구동부 (20) 와 동일한 웰 영역 내에 형성된다. 또, 제어 블록 (220a) 의 신호 변환부 (40) 는, 제어 블록 (220d) 의 신호 변환부 (40) 와 동일한 웰 영역 내에 형성된다.
제어 블록 (220d) 및 제어 블록 (220e) 은, 열 방향으로 인접하여 형성된다. 제어 블록 (220d) 은, 제어 블록 (220e) 과 반전 배치되어 있다. 제어 블록 (220d) 의 화소 구동부 (20) 및 레벨 시프트부 (14) 는, 제어 블록 (220e) 의 화소 구동부 (20) 및 레벨 시프트부 (14) 와 동일한 웰 영역 내에 형성된다.
본 예의 촬상 소자 (400) 는, 제어 블록 (220) 을 반전 배치함으로써, 제어 블록 (220) 마다 병렬로 신호 처리하는 경우라도, 레이아웃을 효율화할 수 있다. 촬상 소자 (400) 는, 복수의 제어 블록 (220) 을 XY 평면에서 반전 배치함으로써, 인접하는 제어 블록 (220) 끼리 웰 영역을 공유할 수 있다. 이로써, 웰 영역의 전환의 횟수가 줄어, 면적 효율이 향상된다.
도 3 은, 비교예에 관련된 제어 블록 (720) 의 배치 방법의 일례를 나타낸다. 본 예의 제어 블록 (720) 은, 인접하는 제어 블록 (720) 과 반전 배치되어 있지 않다. 본 예의 제어 블록 (720) 은, XY 평면에서 평행 이동하여 배치되어 있다.
제어 블록 (720a) 및 제어 블록 (720b) 은, 행 방향으로 인접하여 형성된다. 제어 블록 (720a) 은, 제어 블록 (720b) 과 반전 배치되어 있지 않다. 그 때문에, 제어 블록 (720a) 의 신호 변환부 (40), 신호 출력부 (50) 및 로컬 제어부 (12) 는, 제어 블록 (720b) 의 화소 구동부 (20) 와 상이한 웰 영역에 형성할 필요가 있다. 따라서, 제어 블록 (720a) 과 제어 블록 (720b) 사이에 웰 분리 영역이 형성된다.
제어 블록 (720a) 및 제어 블록 (720c) 은, Y 축 방향으로 인접하여 형성된다. 제어 블록 (720a) 은, 제어 블록 (720c) 과 반전 배치되어 있지 않다. 그 때문에, 제어 블록 (720a)의 레벨 시프트부 (14) 는, 제어 블록 (720c) 의 신호 변환부 (40) 와 상이한 웰 영역에 형성할 필요가 있다.
이와 같이, 본 예의 제어 블록 (720) 은, 반전 배치되어 있지 않기 때문에, XY 평면에서의 인접 지점에 있어서 웰 분리 영역을 형성할 필요가 있다. 제어 블록 (720) 끼리의 사이에 웰 분리 영역이 형성되면, 도 2b 와 같이 반전 배치했을 경우보다, 레이아웃 사이즈가 커진다.
도 4 는, 촬상 소자 (400) 의 구성의 일례를 나타낸다. 본 예에서는, 블록 패럴렐 ADC 로서 기능하는 촬상 소자 (400) 의 배선 방법의 일례를 나타낸다.
화소 칩 (100) 은, 화소부 (110) 의 양단에 형성된 접속 영역 (132) 을 구비한다. 신호 처리 칩 (200) 은, 주변 회로부 (230) 에 형성된 접속 영역 (232) 및 글로벌 구동부 (234) 를 구비한다.
글로벌 구동부 (234) 는, 화소 (112) 의 구동용의 제어 신호를 접속 영역 (232) 에 출력한다. 예를 들어, 글로벌 구동부 (234) 는, 리셋 제어 신호 (φRST) 및 선택 제어 신호 (φSEL) 를 제어 신호로서 출력한다.
접속 영역 (232) 은, 글로벌 구동부 (234) 로부터의 제어 신호를 접속 영역 (132) 에 출력한다. 일례에 있어서, 접속 영역 (232) 은, 도전성 비아 등에 의해 접속 영역 (132) 과 전기적으로 접속된다.
접속 영역 (132) 은, 화소부 (110) 에 제어 신호를 출력하여, 화소부 (110) 의 구동을 제어한다. 본 예의 접속 영역 (132) 은, 행 방향으로 연신한 글로벌 제어선 (143) 에 의해, 제어 신호를 화소부 (110) 에 출력한다. 즉, 본 예의 촬상 소자 (400) 는, 리셋 제어 신호 (φRST) 및 선택 제어 신호 (φSEL) 에 의해, 화소부 (110) 를 글로벌 제어하고 있다.
본 예의 촬상 소자 (400) 는, 신호 처리 칩 (200) 으로부터 화소 칩 (100) 에 제어 신호를 출력하고, 그 후, 화소부 (110) 로부터 주회로부 (210) 에 화소 신호를 되돌리고 있다. 단, 촬상 소자 (400) 는, 글로벌 구동부 (234) 를 화소 칩 (100) 에 배치해도 된다.
도 5 는, 비교예에 관련된 촬상 소자 (800) 의 구성의 일례를 나타낸다. 화소 칩 (600) 은, 화소부 (610) 의 주변에 형성된 접속 영역 (632) 을 구비한다. 신호 처리 칩 (700) 은, 주회로부 (710) 의 주변에 형성된 접속 영역 (732) 및 글로벌 구동부 (734) 를 구비한다.
접속 영역 (632a) ∼ 접속 영역 (632d) 은, 각각 접속 영역 (732a) ∼ 접속 영역 (732d) 과 접속되어 있다. 접속 영역 (632a) 및 접속 영역 (632d) 은, 제어 신호를 화소부 (610) 에 입력한다.
화소부 (610) 는, 화소 신호를 접속 영역 (632b) 및 접속 영역 (632c) 에 출력한다. 접속 영역 (632b) 및 접속 영역 (632c) 은, 입력된 화소 신호를 신호 처리 칩 (200) 의 접속 영역 (732b) 및 접속 영역 (732c) 에 각각 출력하고 있다. 접속 영역 (632b) 및 접속 영역 (632c) 은, 화소부 (610) 의 주변에 형성되고, 열 방향으로 연신한 배선에 의해, 화소부 (610) 와 접속되어 있다.
도 6a 는, 촬상 소자 (400) 의 배선 방법의 일례를 설명하기 위한 도면이다. 본 예의 글로벌 구동부 (234) 는, 주회로부 (210) 의 양단을 사이에 두고 배치된 주변 회로부 (230) 에 형성되어 있다.
로컬 제어선 (141) 은, 화소 블록 (120a) 에 접속된다. 본 예의 로컬 제어선 (141) 은, 화소 블록 (120a) 에 형성된 제 1 전송부 (123) 및 제 2 전송부 (124) 의 게이트 단자에 접속된다. 로컬 제어선 (141) 은, 제어 블록 (220a) 으로부터 출력된 제 1 전송 제어 신호 (φTX1) 및 제 2 전송 제어 신호 (φTX2) 를 화소 블록 (120a) 에 공급한다. 로컬 제어선 (141) 은, 화소 블록 (120) 의 제 1 화소에 접속되는 제 1 제어선의 일례이다. 또한, 로컬 제어선 (141) 은, 화소 블록 (120a) 의 화소군 (115) 에 대응하여 형성되어도 된다. 예를 들어, 화소군 (115) 에 있어서, 행 방향으로 나열되는 n 개의 화소 (112) 에 대해 공통의 로컬 제어선 (141) 이 접속된다.
로컬 제어선 (142) 은, 화소 블록 (120b) 에 접속된다. 본 예의 로컬 제어선 (142) 은, 화소 블록 (120b) 에 형성된 제 1 전송부 (123) 및 제 2 전송부 (124) 의 게이트 단자에 접속된다. 로컬 제어선 (142) 은, 제어 블록 (220b) 으로부터 출력된 제 1 전송 제어 신호 (φTX1) 및 제 2 전송 제어 신호 (φTX2) 를 화소 블록 (120b) 에 공급한다. 로컬 제어선 (142) 은, 화소 블록 (120) 의 제 2 화소에 접속되는 제 2 제어선의 일례이다. 또한, 로컬 제어선 (142) 은, 화소 블록 (120b) 의 화소군 (115) 에 대응하여 형성되어도 된다. 예를 들어, 화소군 (115) 에 있어서, 행 방향으로 나열되는 n 개의 화소 (112) 에 대해 공통의 로컬 제어선 (142) 이 접속된다.
글로벌 구동부 (234) 는, 리셋 제어 신호 (φRST), 선택 제어 신호 (φSEL) 및 전송 선택 제어 신호 (φTXSEL) 를 출력한다. 글로벌 구동부 (234) 는, 각각의 화소 블록 (120) 에 신호를 출력하는 글로벌 제어선 (143) 에 접속되어 있다. 글로벌 구동부 (234) 는, 글로벌 제어선 (143) 을 통하여 복수의 화소 블록 (120) 에, 리셋 제어 신호 (φRST) 및 선택 제어 신호 (φSEL) 를 공급한다. 글로벌 구동부 (234) 는, 글로벌 제어선 (143) 을 통하여 복수의 제어 블록 (220) 에 전송 선택 제어 신호 (φTXSEL) 를 공급한다.
전송 선택 제어 신호 (φTXSEL) 는, 화소군 (115) 마다의 노광 시간을 제어하기 위해서, 글로벌 구동부 (234) 로부터 제어 블록 (220) 에 공급된다. 전송 선택 제어 신호 (φTXSEL) 가 공급된 제어 블록 (220) 은, 전송 선택 제어 신호 (φTXSEL) 를 대응하는 화소 블록 (120) 에 출력한다. 화소 블록 (120) 은, 전송 선택 제어 신호 (φTXSEL) 를, 제 1 전송 제어 신호 (φTX1) 또는 제 2 전송 제어 신호 (φTX2) 로서 화소 (112) 에 입력할지의 여부를 결정한다. 이로써, 화소 (112) 에 대한 제 1 전송 제어 신호 (φTX1) 또는 제 2 전송 제어 신호 (φTX2) 의 입력이 스킵된다.
예를 들어, 제어 블록 (220) 은, 제 1 전송 제어 신호 (φTX1) 가 노광의 종료 시각을 결정하는 경우, 제 1 전송 제어 신호 (φTX1) 를 스킵시킴으로써 노광 시간을 연장한다. 또, 제어 블록 (220) 은, 제 1 전송 제어 신호 (φTX1) 가 노광의 개시 시각을 결정하는 경우, 제 1 전송 제어 신호 (φTX1) 를 스킵시킴으로써 노광 시간을 단축할 수 있다. 이와 같이, 전송 선택 제어 신호 (φTXSEL) 에 의해, 화소군 (115) 의 노광 시간을 조정할 수 있다. 제 2 전송 제어 신호 (φTX2) 가 노광의 개시 시각 또는 종료 시각을 결정하는 경우도 동일하다.
글로벌 제어선 (143) 은, 복수의 화소 블록 (120) 에 공통적으로 형성된다. 본 예의 글로벌 제어선 (143) 은, 행 방향으로 화소 칩 (100) 을 횡단하도록 배선되어 있다. 글로벌 제어선 (143) 은, 열 방향으로 화소 칩 (100) 을 횡단하도록 배선되어도 된다. 글로벌 제어선 (143) 은, 로컬 제어선 (141) 에 접속된 화소와, 로컬 제어선 (142) 에 접속된 화소와 공통적으로 형성되는 제 3 제어선의 일례이다.
예를 들어, 글로벌 제어선 (143) 은, 화소 블록 (120) 의 리셋부 (126) 및 선택부 (129) 의 게이트 단자에 접속되고, 리셋 제어 신호 (φRST) 및 선택 제어 신호 (φSEL) 를 공급한다. 또, 글로벌 제어선 (143) 은, 복수의 제어 블록 (220) 의 각각에 접속되고, 노광 제어부 (10) 에 전송 선택 제어 신호 (φTXSEL) 를 공급한다.
또한, 본 예의 글로벌 구동부 (234) 는, 신호 처리 칩 (200) 으로부터 화소 칩 (100) 에 전송 선택 제어 신호 (φTXSEL) 를 출력하고 있지만, 화소 칩 (100) 에 공급하지 않고 제어 블록 (220) 에 전송 선택 제어 신호 (φTXSEL) 를 출력해도 된다. 이 경우, 글로벌 제어선 (143) 은, 신호 처리 칩 (200) 에 형성된다.
복수의 범프 (152) 는, 화소 칩 (100) 및 신호 처리 칩 (200) 이 서로 접합하는 접합면에 형성된다. 화소 칩 (100) 의 범프 (152) 는, 신호 처리 칩 (200) 의 범프 (152) 와 위치 맞춤되어 있다. 대향하는 복수의 범프 (152) 는, 화소 칩 (100) 및 신호 처리 칩 (200) 의 가압 처리 등에 의해 접합되고, 전기적으로 접속된다.
본 예의 촬상 소자 (400) 는, 로컬 제어선에 의해, 제 1 전송부 (123) 및 제 2 전송부 (124) 의 적어도 1 개의 타이밍을 변화시킴으로써, 화소군 (115) 마다 노광 시간을 제어한다. 촬상 소자 (400) 는, 로컬 제어선과 글로벌 제어선을 조합함으로써, 보다 적은 제어선으로 노광 시간의 제어를 실현할 수 있다.
도 6b 는, 촬상 소자 (400) 의 배선 방법의 일례를 설명하기 위한 도면이다. 본 예에서는, 화소 (112) 로부터 제어 블록 (220) 에 화소 신호를 입력하는 배선을 나타내고 있다.
그라운드 배선 (GND) 은, 미리 정해진 기준 전위 (VGND) 로 설정된다. 본 예의 그라운드 배선 (GND) 은, 행 방향으로 화소 칩 (100) 을 횡단하도록 배선되어 있다. 그라운드 배선 (GND) 은, 범프 (152) 를 통하여 제어 블록 (220) 의 접합부 (30) 에 접속되어 있다.
접합부 (30) 는, 전압 (VPOUT) 의 출력 배선 및 전압 (VDD) 의 전원 배선에 접속된다. 접합부 (30) 는, 기준 전위 (VGND) 로 설정된 그라운드 배선 (GND) 에 접속된다. 접합부 (30) 는, 화소 신호를 대응하여 형성된 컴퍼레이터 (42) 에 출력한다. 예를 들어, 컴퍼레이터 (42) 는, 행 방향으로 n 개 형성된다.
도 7a 는, 화소 칩 (100) 과 신호 처리 칩 (200) 의 접합면 (150) 의 일례를 나타낸다. 본 예에서는, 4 개의 제어 블록 (220a) ∼ 제어 블록 (220d) 이 인접하는 영역을 나타내고 있다.
범프 (152a) 는, 제 1 전송 제어 신호 (φTX1), 제 2 전송 제어 신호 (φTX2) 및 전송 선택 제어 신호 (φTXSEL) 를 공급한다. 범프 (152a) 는, 화소 구동부 (20) 에 대응한 위치에 형성된다. 범프 (152a) 는, 각 화소 (112) 에 대응한 칸의 4 개의 모서리에 형성되어 있다. 4 개의 범프 (152a) 가 형성된 칸의 중심에는, 더미 범프 (154) 가 형성되어도 된다. 본 예의 범프 (152a) 는, 열 방향으로 m 개 (예를 들어, 32 개) 나열되어 형성된다. 범프 (152a) 중, 전송 선택 제어 신호 (φTXSEL) 를 공급하기 위한 범프는 제어 블록 (220a) 과 제어 블록 (220b) 에서 공유되어도 된다.
범프 (152b) 는, 화소 (112) 로부터의 화소 신호를 출력한다. 범프 (152b) 는, 접합부 (30) 에 대응한 위치에 형성된다. 범프 (152b) 는, 범프 (152a) 와 더미 범프 (154) 와 인접한 영역에 형성된다. 본 예의 범프 (152b) 는, 각 화소 (112) 에 대응한 칸의 중심에 형성되어 있다. 범프 (152b) 는, 1 개의 제어 블록 (220) 에 대해, 행 방향으로 n 개 (예를 들어, 16 개) 나열되어 형성된다.
범프 (152c) 는, 제어 블록 (220) 을 그라운드 전압 (GND) 에 접속하기 위한 범프이다. 범프 (152c) 는, 접합부 (30) 에 대응한 위치에 형성된다. 본 예의 범프 (152c) 는, 각 화소 (112) 에 대응한 칸의 2 개의 모서리에 형성되어 있다. 예를 들어, 범프 (152c) 는, 행 방향으로 14 개 나열되어 형성된다.
더미 범프 (154) 는, 범프 (152) 가 형성되어 있지 않은 영역에 배치된다. 더미 범프 (154) 는, 회로와 전기적으로 절연되어 있어도 된다. 본 예의 더미 범프 (154) 는, 화소 (112) 마다 규칙적으로 형성되어 있지만, 이것에 한정되지 않는다. 더미 범프 (154) 는, 방열을 촉진하기 위해서 형성되어도 된다. 본 예의 더미 범프 (154) 는, 각 화소 (112) 에 대응한 칸의 4 개의 모서리와 칸의 중심의 양방에 형성되어 있다.
도 7b 는, 접합면 (150) 의 확대도의 일례를 나타낸다. 범프 (152b) 는, 배선 (156) 에 의해, 제어 블록 (220) 에 접속되어 있다.
배선 (156) 은, 범프 (152b) 와 신호 변환부 (40) 를 접속한다. 배선 (156) 은, 행 방향으로 n 개 나열된 범프 (152b) 에 대응하고, n 개 형성되어 있다. 행 방향으로 n 개 나열된 범프 (152b) 는, 행 방향으로 n 개 나열된 컴퍼레이터 (42) 에 접속된다.
여기서, 범프 (152b) 가 16 개의 화소 (112) 에 대해 균등하게 배치되는 한편, 신호 변환부 (40) 는, 화소 구동부 (20) 가 배치되어 있으므로, 행 방향의 폭이 짧아져 있다. 그 때문에, 범프 (152b) 와 대응하는 신호 변환부 (40) 의 접속처의 직선 거리가 각각의 배선 (156) 에서 상이하다. 본 예의 배선 (156) 은, 배선 (156) 의 양단의 직선 거리가 상이한 경우라도, 서로 길이가 동일해지도록 조정되어 있다. 이로써, 화소 (112) 로부터 출력한 화소 신호의 화소간의 지연을 해소하여, 열마다 화소 신호를 균일하게 출력할 수 있다. 또한, 본 예에서는, 배선 (156) 의 길이를 바꿈으로써 화소간의 지연을 해소했지만, 배선 (156) 의 폭을 바꿈으로써 화소간의 지연을 해소해도 된다.
도 8a 는, 실시예에 관련된 화소부 (110) 의 구성의 일례를 나타낸다. 본 예의 화소 블록 (120) 은, 복수의 화소 (112) 및 접합부 (30) 를 갖는다. 화소 블록 (120) 은, m × n 개의 화소 (112) 를 갖는다. 본 예에서는, 9 개의 화소 블록 (120-1) ∼ 화소 블록 (120-9) 을 예시하여 설명한다. 또한, 본 예에서는, 화소 블록 (120) 이 화소군 (115) 과 1 대 1 로 대응하여 형성되는 경우에 대해 설명한다.
화소 블록 (120) 은, 반전 배치되어 있다. 예를 들어, 화소 블록 (120-1) 은, 화소 블록 (120-4) 과 반전 배치되어 있다. 그 때문에, 화소 블록 (120-1) 의 접합부 (30) 가 화소 블록 (120-4) 의 접합부와 인접하여 배치되어 있다. 이로써, 레이아웃 효율을 향상시킬 수 있다.
도 8b 는, 실시예에 관련된 주회로부 (210) 의 구성의 일례를 나타낸다. 본 예의 제어 블록 (220) 은, 접합부 (30) 와, 신호 변환부 (40) 와, 신호 출력부 (50) 를 구비한다. 신호 변환부 (40) 는, 컴퍼레이터 (42) 및 기억부 (44) 를 갖는다. 본 예에서는, 9 개의 제어 블록 (220) 을 예시하여 설명한다. 입력된 아날로그 신호를 직선의 화살표로 나타내고, 출력하는 디지털 신호를 파선의 화살표로 나타낸다.
컴퍼레이터 (42) 는, 화소 칩 (100) 으로부터 입력된 화상 신호를 디지털 신호로 변환한다. 컴퍼레이터 (42) 는, 접합부 (30) 와 인접하여 형성된다.
기억부 (44) 는, 컴퍼레이터 (42) 로부터의 디지털 신호를 기억한다. 기억부 (44) 는, 컴퍼레이터 (42) 와 인접하여 형성된다.
신호 출력부 (50) 는, 컴퍼레이터 (42) 가 출력한 디지털 신호를, 미리 정해진 출력 방향 (예를 들어, 행 방향) 으로 출력한다. 본 예의 신호 출력부 (50) 는, 기억부 (44) 에 기억된 디지털 신호가 입력되어 있다. 신호 출력부 (50) 는, 행 방향으로 주회로부 (210) 를 횡단하도록 배선된 출력 배선과 접속되어 있다. 본 예의 주회로부 (210) 는, 열 방향으로 인접하는 제어 블록 (220) 의 신호 출력부 (50) 를 모아서 배치할 수 있다. 이로써, 디지털 신호선을 모아서 배치할 수 있으므로 레이아웃 효율이 향상된다.
접합부 (30) 는, 화소 칩 (100) 과 신호 처리 칩 (200) 을 접합한다. 열 방향에 있어서, 접합부 (30) 가 반전 배치되어 있다. 본 예에서는, 열 방향으로 인접하는 제어 블록 (220) 의 접합부 (30) 및 컴퍼레이터 (42) 를 모아서 배치할 수 있다. 본 예의 접합부 (30) 는, 미리 정해진 연신 방향 (예를 들어, 행 방향) 으로 연신하여 형성되고, 화소 칩 (100) 과 신호 처리 칩 (200) 을 접속한다.
본 예의 접합부 (30) 및 기억부 (44) 는, 연신 방향과 상이한 방향 (예를 들어, 열 방향) 으로 인접한 제어 블록 (220) 에 있어서, 반전 배치되어 있다. 접합부 (30) 는, 또, 본 예의 컴퍼레이터 (42) 및 기억부 (44) 는, 출력 방향과 상이한 방향 (예를 들어, 열 방향) 으로 인접한 제어 블록 (220) 에 있어서, 반전 배치되어 있다.
여기서, 접합부 (30) 및 컴퍼레이터 (42) 는, ADC 입력부로서 아날로그 신호선을 갖는다. 한편, 기억부 (44) 및 신호 출력부 (50) 는, AD 변환된 후의 신호를 취급하는 디지털 신호선을 갖는다. 따라서, 주회로부 (210) 는, 인접하는 복수의 제어 블록 (220) 사이에서, 아날로그 신호선과 디지털 신호선의 간격을 확보하여, 디지털 노이즈의 혼입을 억제할 수 있다.
도 8c 는, 도 8a 의 화소부 (110) 에 대응하는 주회로부 (210) 의 일례를 나타낸다. 촬상 소자 (400) 는, 복수의 제어 배선 (240) 을 구비한다. 또한, 본 예에서는, 복수의 제어 배선 (240) 이 행 방향으로 연신하는 경우에 대해 설명하지만, 제어 블록 (220) 의 반전 배치의 방향을 변경함으로써, 열 방향으로 연신한 복수의 제어 배선 (240) 에 대해서도 적용할 수 있다.
제어 배선 (240) 은, 미리 정해진 배선 방향 (예를 들어, 행 방향) 으로 연신하여 형성된다. 복수의 제어 블록 (220) 중 배선 방향으로 나열되어 배치된 복수의 제어 블록 (220) 의 제어 배선 (240) 은, 배선 방향과 상이한 방향 (예를 들어, 열 방향) 으로 인접한 제어 블록 (220) 의 제어 배선 (240) 과 공유하여 형성된다. 인접하는 제어 블록 (220) 사이에서 제어 배선 (240) 을 공유함으로써, 제어 배선 (240) 의 개수를 줄일 수 있다.
도 9a 는, 비교예에 관련된 화소부 (610) 의 구성의 일례를 나타낸다. 화소부 (610) 에서는, 화소 블록 (620) 이 반전 배치되어 있지 않다. 즉, 화소 블록 (620) 의 각각은, XY 평면에서 평행 이동하여 배치되어 있다.
도 9b 는, 비교예에 관련된 주회로부 (710) 의 구성의 일례를 나타낸다. 주회로부 (710) 에서는, 제어 블록 (720) 이 반전 배치되어 있지 않다. 그 때문에, 아날로그 신호가 입력되는 접합부 (30) 와, 디지털 신호를 출력하는 신호 출력부 (50) 가 열 방향으로 인접하여 형성된다. 이로써, 주회로부 (710) 에서는, 아날로그 신호선과 디지털 신호선에서 간섭하는 경우가 있다.
도 9c 는, 비교예에 관련된 주회로부 (710) 의 구성의 일례를 나타낸다. 주회로부 (710) 에서는, 제어 블록 (720) 이 반전 배치되어 있지 않다. 그 때문에, 제어 블록 (720) 의 각각에 제어 배선 (740) 을 형성할 필요가 있다. 따라서, 제어 배선 (740) 의 개수를 삭감할 수 없다.
도 10a 는, 촬상 소자 (400) 의 촬상 동작을 나타내는 타이밍 차트의 일례를 나타낸다. 본 예에서는, 리셋 제어 신호 (φRST), 제 1 전송 제어 신호 (φTX1) 및 선택 제어 신호 (φSEL) 의 제어 방법의 일례를 나타낸다.
제 1 전송 제어 신호 (φTX1) 및 제어 신호 (Reset) 는, 노광을 개시하는 타이밍을 제어한다. 노광의 개시 타이밍은, 제 1 전송 제어 신호 (φTX1) 및 제어 신호 (Reset) 의 하강의 타이밍 (시각 T1) 이다. 제어 신호 (Reset) 의 온은, 리셋 제어 신호 (φRST) 와 제 2 전송 제어 신호 (φTX2) 의 양방이 온하는 것에 대응한다. 리셋 제어 신호 (φRST) 와 제 2 전송 제어 신호 (φTX2) 의 양방을 온함으로써, 광전 변환부 (104) 에 축적된 전하가 배출된다. 제 2 전송 제어 신호 (φTX2) 는, 로컬 제어된 신호이다.
제 1 전송 제어 신호 (φTX1) 는, 제 1 전송부 (123) 를 온함으로써, 광전 변환부 (104) 에 축적된 전하를 축적부 (125) 에 전송한다. 제 1 전송 제어 신호 (φTX1) 는, 노광을 종료하는 타이밍을 제어한다. 노광의 종료 타이밍은, 제 1 전송 제어 신호 (φTX1) 의 하강의 타이밍 (시각 T3) 이다. 본 예의 제 1 전송 제어 신호 (φTX1) 는, 글로벌 제어된 신호이므로, 각 화소군 (115) 에서 노광을 종료하는 타이밍이 동일하다. 또, 제 1 전송 제어 신호 (φTX1) 는, 제어 신호 (Reset) 와 동시에 제 1 전송부 (123) 를 온함으로써, 광전 변환부 (104) 에 남겨진 전하를 배출하고 있다.
선택 제어 신호 (φSEL) 는, 임의의 화소 (112) 를 선택하기 위한 신호이다. 선택 제어 신호 (φSEL) 는, 선택부 (129) 의 온 오프를 제어한다. 시각 (T2) 에 있어서, 선택 제어 신호 (φSEL) 가 하이로 설정된다. 선택 제어 신호 (φSEL) 가 하이로 설정된 화소 (112) 는, 제 1 전송 제어 신호 (φTX1) 의 온에 따라 신호선 (122) 에 화소 신호를 출력한다. 한편, 선택 제어 신호 (φSEL) 가 하이로 설정되어 있지 않은 화소 (112) 에서는, 화소 신호가 출력되지 않는다.
본 예의 촬상 소자 (400) 는, 제 2 전송 제어 신호 (φTX2) 를 로컬 제어함으로써, 화소군 (115) 마다 노광의 개시 타이밍을 변경하여, 화소군 (115) 마다 노광 시간을 제어할 수 있다. 또, 촬상 소자 (400) 는, 제 1 전송 제어 신호 (φTX1) 를 로컬 제어함으로써, 노광의 종료 타이밍을 화소군 (115) 마다 제어해도 된다. 그리고, 촬상 소자 (400) 는, 제 1 전송 제어 신호 (φTX1) 와 제 2 전송 제어 신호 (φTX2) 의 양방을 로컬 제어함으로써, 노광의 개시 타이밍과 종료 타이밍의 양방을 화소군 (115) 마다 제어해도 된다.
도 10b 는, 화소군 (115) 마다의 노광 타이밍의 일례를 나타낸다. 본 예에서는, 4 개의 화소군 (115) 에 대해, 화소군 (115) 마다 노광 시간을 제어하고 있다.
촬상 소자 (400) 는, 화소군 (115) 마다 화소 리셋의 시각을 어긋나게 함으로써, 노광량을 변경하고 있다. 그 때문에, 각각의 화소군 (115) 에 있어서, 노광의 종료 시각 (즉, 판독 출력 시각) 이 동일하지만, 노광의 개시 시각 (즉, 화소 리셋 시각) 을 변화시키고 있다. 이로써, 촬상 소자 (400) 는, 각각의 화소군 (115) 을 상이한 노광 시간으로 설정할 수 있다.
수직 동기 신호 (XVS) 및 수평 동기 신호 (XHS) 는, 촬상 소자 (400) 에 의한 화상 데이터의 판독 출력을 제어한다. 수직 동기 신호는, 제어 블록 (220) 의 열 방향의 화소수에 대응한 타이밍에 전환된다. 수평 동기 신호는, 제어 블록 (220) 의 행 방향의 화소수에 대응한 타이밍에 전환된다. 판독 출력된 데이터는, 후속된 프레임에서 화상 데이터로서 출력되어도 된다.
도 11a 는, 신호 처리 칩 (200) 의 구성의 일례를 나타낸다. 제어 블록 (220) 은, 로직 회로 (60) 및 아날로그 회로 (65) 를 구비한다. 로직 회로 (60) 는, 래치 (61) 및 셀렉터 (62) 를 갖는다. 아날로그 회로 (65) 는, 레벨 시프터 (66) 및 버퍼 (67) 를 갖는다. 본 예의 글로벌 구동부 (234) 는, 선택 신호 생성부 (236) 및 리셋 펄스 생성부 (238) 를 갖는다.
선택 신호 생성부 (236) 는, 화소 (112) 를 선택하기 위한 선택 신호를 래치 (61) 에 입력한다. 리셋 펄스 생성부 (238) 는, 전송 선택 제어 신호 (φTXSEL) 를 셀렉터 (62) 에 입력한다. 선택 신호 생성부 (236) 및 리셋 펄스 생성부 (238) 는, 디지털 신호를 출력하고 있다.
로직 회로 (60) 는, 디지털 신호를 처리하기 위한 트랜지스터로 구성된다. 로직 회로 (60) 는, 선택 신호 생성부 (236) 및 리셋 펄스 생성부 (238) 로부터 입력된 디지털 신호에 따라 동작한다.
아날로그 회로 (65) 는, 아날로그 신호를 처리하기 위한 트랜지스터로 구성된다. 레벨 시프터 (66) 는, 로직 회로 (60) 로부터 입력된 디지털 신호를 아날로그 신호로 변환한다. 버퍼 (67) 는, 접합부 (30) 를 통하여 화소부 (110) 에 아날로그 신호를 출력한다. 본 예의 아날로그 회로 (65) 는, 행 방향 및 열 방향으로 인접하는 4 개의 제어 블록 (220) 에 있어서, 모아서 배치되어 있다. 이로써, 레이아웃 효율을 향상시킬 수 있다.
접합부 (30) 는, 행 방향 및 열 방향으로 인접하는 4 개의 제어 블록 (220) 에 있어서, 모아서 배치되어 있다. 즉, 접합부 (30) 주변의 금지 영역을 모아서 배치할 수 있으므로, 레이아웃하기 쉬워져, 회로 면적을 작게 할 수 있다.
따라서, 본 예의 신호 처리 칩 (200) 은, 레벨 시프터 (66) 를 제어 블록 (220) 마다 배치하고 있으므로, 래치 (61) 및 셀렉터 (62) 를 디지털용의 트랜지스터로 구성할 수 있다. 이로써, 로직 회로 (60) 를 아날로그용의 트랜지스터로 구성하는 것보다, 회로 면적을 축소할 수 있다. 또한, 신호 처리 칩 (200) 은, 화소부 (110) 의 바로 근처에 레벨 시프터 (66) 를 배치할 수 있기 때문에, 출력 부하가 작아져, 레벨 시프터 (66) 의 회로 규모를 작게 할 수 있다.
도 11b 는, 신호 처리 칩 (200) 의 단면도의 일례를 나타낸다. 본 예의 단면도는, 로직 회로 (60) 및 아날로그 회로 (65) 를 통과하는 XZ 단면도의 일례이다.
반도체 기판 (260) 은, 제 1 웰 영역 (261) 및 제 2 웰 영역 (262) 을 갖는다. 본 예의 도전형은, 반도체 기판 (260) 이 P 형이고, 제 1 웰 영역 (261) 이 N 형이고, 제 2 웰 영역 (262) 이 P 형이지만, 이들에 한정되지 않는다. 제 1 웰 영역 (261) 및 제 2 웰 영역 (262) 에는, 신호 처리 칩 (200) 을 구성하는 트랜지스터 등의 회로가 형성된다.
웰 분리 영역 (263) 은, 인접하는 제 1 웰 영역 (261) 을 분리하기 위해서 형성된다. 웰 분리 영역 (263) 은, 제조 프로세스 룰에 따라, 미리 정해진 크기 이상의 간격으로 제 1 웰 영역 (261) 을 분리한다. 본 예의 신호 처리 칩 (200) 은, 인접하는 제어 블록 (220) 에서 제 1 웰 영역 (261) 을 공유함으로써, 제 1 웰 영역 (261) 을 분리하기 위해서 필요한 웰 분리 영역 (263) 의 수를 줄일 수 있다.
예를 들어, 신호 처리 칩 (200) 은, 행 방향 또는 열 방향으로 인접하는 제어 블록 (220) 의 레벨 시프터 (66) 를 공통의 웰 영역에 형성함으로써, 웰 분리 영역 (263) 을 공유할 수 있다. 이로써, 신호 처리 칩 (200) 의 회로 면적을 작게 할 수 있다.
도 12a 는, 비교예에 관련된 신호 처리 칩 (700) 의 구성의 일례를 나타낸다. 글로벌 구동부 (734) 는, 선택 신호 생성부 (736) 및 리셋 펄스 생성부 (738) 를 구비한다. 본 예의 신호 처리 칩 (700) 은, 제어 블록 (720) 의 주변에 레벨 시프터 (66) 를 배치하고 있다. 레벨 시프터 (66) 는, 아날로그 신호를 제어 블록 (720) 에 입력하고 있다. 따라서, 제어 블록 (720) 은, 로직 회로 (60) 를 아날로그용의 트랜지스터로 구성할 필요가 있다. 따라서, 제어 블록 (720) 의 회로 면적이 커진다.
도 12b 는, 비교예에 관련된 신호 처리 칩 (700) 의 다른 예를 나타낸다. 본 예의 신호 처리 칩 (700) 은, 레벨 시프터 (66) 를 제어 블록 (720) 의 내부에 형성하고 있지만, 제어 블록 (720) 을 반전 배치하고 있지 않다. 그 때문에, 인접하는 제어 블록 (720) 에서 로직 회로 (60) 또는 아날로그 회로 (65) 를 모아서 배치할 수 없다.
도 12c 는, 비교예에 관련된 신호 처리 칩 (700) 의 단면도의 일례를 나타낸다. 본 예에서는, 도 11b 와 실질적으로 동일한 개수의 로직 회로 (60) 및 아날로그 회로 (65) 를 형성하는 경우의 비교예를 나타내고 있다. 그러나, 본 예의 신호 처리 칩 (700) 은, 인접하는 제어 블록 (720) 에서 로직 회로 (60) 또는 아날로그 회로 (65) 를 모아서 배치하고 있지 않기 때문에, 필요한 웰 분리 영역 (263) 의 개수가 많아진다. 예를 들어, 도 11b 의 경우에서는 2 개의 웰 분리 영역 (263) 을 형성할 필요가 있는 경우에, 도 12c 에서는 5 개의 웰 분리 영역 (263) 이 필요하다. 웰 분리 영역 (263) 을 형성하는 횟수가 증가할수록 회로 면적이 커져 버린다.
도 13 은, 실시예에 관련된 촬상 장치 (500) 의 구성예를 나타내는 블록도이다. 촬상 장치 (500) 는, 촬상 소자 (400) 와, 시스템 제어부 (501) 와, 구동부 (502) 와, 측광부 (503) 와, 워크 메모리 (504) 와, 기록부 (505) 와, 표시부 (506) 와, 구동부 (514) 와, 촬영 렌즈 (520) 를 구비한다.
촬영 렌즈 (520) 는, 광축 (OA) 을 따라 입사하는 피사체 광속을 촬상 소자 (400) 로 유도한다. 촬영 렌즈 (520) 는, 복수의 광학 렌즈군으로 구성되고, 씬으로부터의 피사체 광속을 그 초점면 근방에 결상시킨다. 촬영 렌즈 (520) 는, 촬상 장치 (500) 에 대해 착탈할 수 있는 교환식 렌즈여도 된다. 또한, 도 13 에서는 눈동자 근방에 배치된 가상적인 1 장의 렌즈로 당해 촬영 렌즈 (520) 를 대표하여 나타내고 있다.
구동부 (514) 는, 촬영 렌즈 (520) 를 구동시킨다. 일례에 있어서, 구동부 (514) 는, 촬영 렌즈 (520) 의 광학 렌즈군을 이동시켜 합초 위치를 변경한다. 또, 구동부 (514) 는, 촬영 렌즈 (520) 내의 홍채 조리개를 구동시켜 촬상 소자 (400) 에 입사하는 피사체 광속의 광량을 제어해도 된다.
구동부 (502) 는, 시스템 제어부 (501) 로부터의 지시에 따라 촬상 소자 (400) 의 타이밍 제어, 영역 제어 등의 전하 축적 제어를 실행하는 제어 회로를 갖는다. 또, 조작부 (508) 는, 릴리스 버튼 등에 의해 촬상자로부터의 지시를 접수한다.
촬상 소자 (400) 는, 화소 신호를 시스템 제어부 (501) 의 화상 처리부 (511) 에 인도한다. 화상 처리부 (511) 는, 워크 메모리 (504) 를 워크 스페이스로 하여 여러 가지 화상 처리를 실시한 화상 데이터를 생성한다. 예를 들어, JPEG 파일 형식의 화상 데이터를 생성하는 경우에는, 베이어 배열로 얻어진 신호로부터 컬러 영상 신호를 생성한 후에 압축 처리를 실행한다. 생성된 화상 데이터는, 기록부 (505) 에 기록됨과 함께, 표시 신호로 변환되어 미리 설정된 시간 동안, 표시부 (506) 에 표시된다.
측광부 (503) 는, 화상 데이터를 생성하는 일련의 촬영 시퀀스에 앞서, 씬의 휘도 분포를 검출한다. 측광부 (503) 는, 예를 들어 100 만 화소 정도의 AE 센서를 포함한다. 시스템 제어부 (501) 의 연산부 (512) 는, 측광부 (503) 의 출력을 받아 씬의 영역마다의 휘도를 산출한다.
연산부 (512) 는, 산출한 휘도 분포에 따라 셔터 속도, 조리개값, ISO 감도를 결정한다. 측광부 (503) 는 촬상 소자 (400) 에서 겸용해도 된다. 또한, 연산부 (512) 는, 촬상 장치 (500) 를 동작시키기 위한 각종 연산도 실행한다. 구동부 (502) 는, 일부 또는 전부가 촬상 소자 (400) 에 탑재되어도 된다. 시스템 제어부 (501) 의 일부가 촬상 소자 (400) 에 탑재되어도 된다.
이상, 본 발명을 실시형태를 사용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시형태에 기재된 범위에는 한정되지 않는다. 상기 실시형태에, 다양한 변경 또는 개량을 가하는 것이 가능하다는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 청구범위의 기재로부터 분명하다.
청구범위, 명세서, 및 도면 중에 있어서 나타낸 장치, 시스템, 프로그램, 및 방법에 있어서의 동작, 순서, 스텝, 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서」 등으로 명시되어 있지 않고, 또, 앞의 처리의 출력을 뒤의 처리에서 사용하는 것이 아닌 한, 임의의 순서로 실현할 수 있는 것에 유의해야한다. 청구범위, 명세서, 및 도면 중의 동작 플로에 관해, 편의상 「먼저,」, 「다음으로,」 등을 사용하여 설명했다고 해도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다. 본 명세서에 기재된 발명은, 이하의 항목에 기재된 형태에 의해서도 실시될 수 있다.
[항목 1]
복수의 화소를 갖는 화소부와,
상기 화소부가 출력한 아날로그 신호를 디지털 신호로 변환하는 컴퍼레이터와,
상기 디지털 신호를 기억하는 기억부
를 구비하고,
상기 복수의 화소 중 제 1 화소 블록에 대응하는 상기 컴퍼레이터는, 상기 제 1 화소 블록과 인접하는 제 2 화소 블록에 대응하는 상기 컴퍼레이터에 대해 반전 배치되는
촬상 소자.
[항목 2]
상기 제 1 화소 블록에 대응하는 상기 기억부는, 상기 제 2 화소 블록에 대응하는 상기 기억부에 대해 반전 배치되는
항목 1 에 기재된 촬상 소자.
[항목 3]
상기 화소부를 갖는 화소 칩과,
상기 화소 칩과 적층되고, 상기 화소부로부터의 화소 신호를 처리하는 신호 처리 칩
을 구비하고,
상기 신호 처리 칩은, 상기 복수의 화소의 화소 블록에 각각 대응하여 형성된 복수의 제어 블록을 갖는
항목 1 또는 2 에 기재된 촬상 소자.
[항목 4]
상기 복수의 제어 블록 중 제 1 제어 블록의 상기 컴퍼레이터는, 미리 정해진 제 1 방향에 있어서, 상기 제 1 제어 블록과 인접하는 제 2 제어 블록의 상기 컴퍼레이터와 반전 배치되어 있는
항목 3 에 기재된 촬상 소자.
[항목 5]
상기 제 1 제어 블록의 상기 컴퍼레이터는, 상기 제 1 방향과 직교하는 제 2 방향에 있어서 상기 제 1 화소 블록과 인접하는 제 3 제어 블록의 상기 컴퍼레이터와 반전 배치되어 있는
항목 4 에 기재된 촬상 소자.
[항목 6]
상기 복수의 제어 블록은, 전압 레벨을 변환하는 레벨 시프트부를 갖고,
상기 복수의 제어 블록 중 인접하는 제어 블록의 상기 레벨 시프트부는, 동일한 웰 영역 내에 형성되는
항목 3 내지 5 중 어느 한 항에 기재된 촬상 소자.
[항목 7]
상기 복수의 제어 블록은, 미리 정해진 연신 방향으로 연신하고, 상기 화소 칩과 접속하기 위한 접합부를 갖고,
상기 기억부 및 상기 접합부는, 상기 연신 방향과 상이한 방향으로 인접한 상기 복수의 제어 블록에 있어서, 반전 배치되어 있는
항목 3 내지 6 중 어느 한 항에 기재된 촬상 소자.
[항목 8]
상기 복수의 제어 블록은, 상기 컴퍼레이터가 출력한 상기 디지털 신호를, 미리 정해진 출력 방향으로 출력하기 위한 신호 출력부를 갖고,
상기 컴퍼레이터 및 상기 신호 출력부는, 상기 출력 방향과 상이한 방향으로 인접한 상기 복수의 제어 블록에 있어서, 반전 배치되어 있는
항목 3 내지 7 중 어느 한 항에 기재된 촬상 소자.
[항목 9]
미리 정해진 배선 방향으로 연신하여 형성된 제어 배선을 구비하고,
상기 제어 배선은, 상기 배선 방향과 상이한 방향으로 인접한 상기 복수의 제어 블록에 있어서, 공유하여 형성되는
항목 3 내지 8 중 어느 한 항에 기재된 촬상 소자.
[항목 10]
항목 1 내지 9 중 어느 한 항에 기재된 촬상 소자를 구비하는 촬상 장치.
[항목 11]
복수의 화소를 갖는 화소부와,
상기 화소부가 출력한 아날로그 신호를 디지털 변환하는 신호 변환부와,
상기 복수의 화소의 노광을 제어하는 노광 제어부와,
상기 복수의 화소를 구동시키는 화소 구동부
를 구비하고,
상기 화소 구동부가 미리 정해진 제 1 방향으로 연신하고, 상기 노광 제어부가 상기 제 1 방향과 상이한 제 2 방향으로 연신함으로써, 상기 화소 구동부 및 상기 노광 제어부가 L 자형으로 배치되는
촬상 소자.
[항목 12]
상기 화소부를 갖는 화소 칩과,
상기 화소 칩과 적층되고, 상기 신호 변환부를 갖는 신호 처리 칩
을 구비하고,
상기 신호 처리 칩은, 상기 복수의 화소의 화소 블록에 각각 대응하여 형성된 제어 블록을 갖는
항목 11 에 기재된 촬상 소자.
[항목 13]
상기 L 자형의 상기 화소 구동부 및 상기 노광 제어부는, 상기 제어 블록의 외주를 구성하는
항목 12 에 기재된 촬상 소자.
[항목 14]
상기 노광 제어부는,
상기 제 2 방향으로 연신하여 형성된 로컬 제어부와,
상기 제 2 방향으로 연신하고, 상기 로컬 제어부보다 상기 제어 블록의 외주측에 형성된 레벨 시프트부
를 갖는
항목 12 또는 13 에 기재된 촬상 소자.
[항목 15]
인접하는 상기 제어 블록의 상기 레벨 시프트부는, 동일한 웰 영역 내에 형성되는
항목 14 에 기재된 촬상 소자.
[항목 16]
상기 신호 변환부와 상기 노광 제어부 사이에 형성되고, 상기 디지털 변환된 신호를 출력하는 신호 출력부를 구비하는
항목 12 내지 15 중 어느 한 항에 기재된 촬상 소자.
[항목 17]
상기 신호 처리 칩은,
제 1 제어 블록과,
상기 제 1 제어 블록과 인접하여 형성된 제 2 제어 블록
을 구비하고,
상기 신호 변환부는, 상기 아날로그 신호를 디지털 신호로 변환하는 컴퍼레이터를 갖고,
상기 제 1 제어 블록의 상기 컴퍼레이터는, 상기 제 2 제어 블록의 상기 컴퍼레이터에 대해 반전 배치되는
항목 12 내지 16 중 어느 한 항에 기재된 촬상 소자.
[항목 18]
상기 제 1 제어 블록의 상기 컴퍼레이터는, 상기 제 1 방향과 직교하는 제 2 방향에 있어서 상기 제 1 제어 블록과 인접하는 제 3 제어 블록의 상기 컴퍼레이터와 반전 배치되어 있는
항목 17 에 기재된 촬상 소자.
[항목 19]
상기 신호 변환부는, 상기 컴퍼레이터가 출력한 디지털 신호를 기억하는 기억부를 구비하고,
상기 제 1 제어 블록의 상기 기억부는, 상기 제 2 제어 블록의 상기 기억부에 대해 반전 배치되는
항목 17 또는 18 에 기재된 촬상 소자.
[항목 20]
항목 11 내지 19 중 어느 한 항에 기재된 촬상 소자를 구비하는 촬상 장치.
10 : 노광 제어부
12 : 로컬 제어부
14 : 레벨 시프트부
20 : 화소 구동부
30 : 접합부
40 : 신호 변환부
42 : 컴퍼레이터
44 : 기억부
50 : 신호 출력부
60 : 로직 회로
61 : 래치
62 : 셀렉터
65 : 아날로그 회로
66 : 레벨 시프터
67 : 버퍼
100 : 화소 칩
104 : 광전 변환부
110 : 화소부
112 : 화소
115 : 화소군
120 : 화소 블록
121 : 부하 전류원
122 : 신호선
123 : 제 1 전송부
124 : 제 2 전송부
125 : 축적부
126 : 리셋부
127 : 화소 출력부
128 : 증폭부
129 : 선택부
132 : 접속 영역
141 : 로컬 제어선
142 : 로컬 제어선
143 : 글로벌 제어선
150 : 접합면
152 : 범프
154 : 더미 범프
156 : 배선
200 : 신호 처리 칩
210 : 주회로부
220 : 제어 블록
230 : 주변 회로부
232 : 접속 영역
234 : 글로벌 구동부
236 : 선택 신호 생성부
238 : 리셋 펄스 생성부
240 : 제어 배선
260 : 반도체 기판
261 : 제 1 웰 영역
262 : 제 2 웰 영역
263 : 웰 분리 영역
400 : 촬상 소자
500 : 촬상 장치
501 : 시스템 제어부
502 : 구동부
503 : 측광부
504 : 워크 메모리
505 : 기록부
506 : 표시부
508 : 조작부
511 : 화상 처리부
512 : 연산부
514 : 구동부
520 : 촬영 렌즈
600 : 화소 칩
610 : 화소부
620 : 화소 블록
632 : 접속 영역
700 : 신호 처리 칩
710 : 주회로부
720 : 제어 블록
732 : 접속 영역
734 : 글로벌 구동부
736 : 선택 신호 생성부
738 : 리셋 펄스 생성부
740 : 제어 배선
800 : 촬상 소자
12 : 로컬 제어부
14 : 레벨 시프트부
20 : 화소 구동부
30 : 접합부
40 : 신호 변환부
42 : 컴퍼레이터
44 : 기억부
50 : 신호 출력부
60 : 로직 회로
61 : 래치
62 : 셀렉터
65 : 아날로그 회로
66 : 레벨 시프터
67 : 버퍼
100 : 화소 칩
104 : 광전 변환부
110 : 화소부
112 : 화소
115 : 화소군
120 : 화소 블록
121 : 부하 전류원
122 : 신호선
123 : 제 1 전송부
124 : 제 2 전송부
125 : 축적부
126 : 리셋부
127 : 화소 출력부
128 : 증폭부
129 : 선택부
132 : 접속 영역
141 : 로컬 제어선
142 : 로컬 제어선
143 : 글로벌 제어선
150 : 접합면
152 : 범프
154 : 더미 범프
156 : 배선
200 : 신호 처리 칩
210 : 주회로부
220 : 제어 블록
230 : 주변 회로부
232 : 접속 영역
234 : 글로벌 구동부
236 : 선택 신호 생성부
238 : 리셋 펄스 생성부
240 : 제어 배선
260 : 반도체 기판
261 : 제 1 웰 영역
262 : 제 2 웰 영역
263 : 웰 분리 영역
400 : 촬상 소자
500 : 촬상 장치
501 : 시스템 제어부
502 : 구동부
503 : 측광부
504 : 워크 메모리
505 : 기록부
506 : 표시부
508 : 조작부
511 : 화상 처리부
512 : 연산부
514 : 구동부
520 : 촬영 렌즈
600 : 화소 칩
610 : 화소부
620 : 화소 블록
632 : 접속 영역
700 : 신호 처리 칩
710 : 주회로부
720 : 제어 블록
732 : 접속 영역
734 : 글로벌 구동부
736 : 선택 신호 생성부
738 : 리셋 펄스 생성부
740 : 제어 배선
800 : 촬상 소자
Claims (13)
1 또는 복수의 화소를 포함하는 복수의 화소 블록을 갖는 화소 칩과,
복수의 상기 화소 블록 중 적어도 제 1 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 1 변환부와 상기 제 1 변환부에서 변환된 디지털 신호를 기억하는 제 1 기억부를 포함하는 제 1 제어 블록과, 열 방향에 있어서 상기 제 1 제어 블록의 옆에 배치되고, 복수의 상기 화소 블록 중 적어도 제 2 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 2 변환부와 상기 제 2 변환부에서 변환된 디지털 신호를 기억하는 제 2 기억부를 포함하는 제 2 제어 블록을 갖는 신호 처리 칩을 구비하고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부 및 상기 제 2 기억부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부 및 상기 제 1 기억부의 배치 위치에 대해 상하 반전시킨 위치에 배치되는, 촬상 소자.
복수의 상기 화소 블록 중 적어도 제 1 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 1 변환부와 상기 제 1 변환부에서 변환된 디지털 신호를 기억하는 제 1 기억부를 포함하는 제 1 제어 블록과, 열 방향에 있어서 상기 제 1 제어 블록의 옆에 배치되고, 복수의 상기 화소 블록 중 적어도 제 2 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 2 변환부와 상기 제 2 변환부에서 변환된 디지털 신호를 기억하는 제 2 기억부를 포함하는 제 2 제어 블록을 갖는 신호 처리 칩을 구비하고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부 및 상기 제 2 기억부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부 및 상기 제 1 기억부의 배치 위치에 대해 상하 반전시킨 위치에 배치되는, 촬상 소자.
제 1 항에 있어서,
상기 제 1 제어 블록은, 상기 제 1 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 1 노광 제어부를 갖고,
상기 제 2 제어 블록은, 상기 제 2 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 2 노광 제어부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부 및 상기 제 2 노광 제어부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부 및 상기 제 1 노광 제어부의 배치 위치에 대해 상하 반전시킨 위치에 배치되는, 촬상 소자.
상기 제 1 제어 블록은, 상기 제 1 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 1 노광 제어부를 갖고,
상기 제 2 제어 블록은, 상기 제 2 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 2 노광 제어부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부 및 상기 제 2 노광 제어부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부 및 상기 제 1 노광 제어부의 배치 위치에 대해 상하 반전시킨 위치에 배치되는, 촬상 소자.
제 2 항에 있어서,
상기 제 1 제어 블록은, 상기 제 1 화소 블록에 포함되는 화소를 구동시키기 위한 제 1 화소 구동부를 갖고,
상기 제 2 제어 블록은, 상기 제 2 화소 블록에 포함되는 화소를 구동시키기 위한 제 2 화소 구동부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부, 상기 제 2 노광 제어부 및 상기 제 2 화소 구동부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부 및 상기 제 1 화소 구동부의 배치 위치에 대해 상하 반전시킨 위치에 배치되는, 촬상 소자.
상기 제 1 제어 블록은, 상기 제 1 화소 블록에 포함되는 화소를 구동시키기 위한 제 1 화소 구동부를 갖고,
상기 제 2 제어 블록은, 상기 제 2 화소 블록에 포함되는 화소를 구동시키기 위한 제 2 화소 구동부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부, 상기 제 2 노광 제어부 및 상기 제 2 화소 구동부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부 및 상기 제 1 화소 구동부의 배치 위치에 대해 상하 반전시킨 위치에 배치되는, 촬상 소자.
제 3 항에 있어서,
상기 제 1 제어 블록은, 전압 레벨을 변환하는 제 1 레벨 시프트부를 갖고,
상기 제 2 제어 블록은, 전압 레벨을 변환하는 제 2 레벨 시프트부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부, 상기 제 2 노광 제어부, 상기 제 2 화소 구동부 및 상기 제 2 레벨 시프트부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부, 상기 제 1 화소 구동부 및 상기 제 1 레벨 시프트부의 배치 위치에 대해 상하 반전시킨 위치에 배치되는, 촬상 소자.
상기 제 1 제어 블록은, 전압 레벨을 변환하는 제 1 레벨 시프트부를 갖고,
상기 제 2 제어 블록은, 전압 레벨을 변환하는 제 2 레벨 시프트부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부, 상기 제 2 노광 제어부, 상기 제 2 화소 구동부 및 상기 제 2 레벨 시프트부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부, 상기 제 1 화소 구동부 및 상기 제 1 레벨 시프트부의 배치 위치에 대해 상하 반전시킨 위치에 배치되는, 촬상 소자.
제 1 항에 있어서,
상기 신호 처리 칩은, 행 방향에 있어서 상기 제 1 제어 블록의 옆에 배치되고, 복수의 상기 화소 중 적어도 제 3 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 3 변환부와 상기 제 3 변환부에서 변환된 디지털 신호를 기억하는 제 3 기억부를 포함하는 제 3 제어 블록을 갖고,
상기 제 3 제어 블록에 있어서의 상기 제 3 변환부 및 상기 제 3 기억부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부 및 상기 제 1 기억부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
상기 신호 처리 칩은, 행 방향에 있어서 상기 제 1 제어 블록의 옆에 배치되고, 복수의 상기 화소 중 적어도 제 3 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 3 변환부와 상기 제 3 변환부에서 변환된 디지털 신호를 기억하는 제 3 기억부를 포함하는 제 3 제어 블록을 갖고,
상기 제 3 제어 블록에 있어서의 상기 제 3 변환부 및 상기 제 3 기억부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부 및 상기 제 1 기억부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
제 5 항에 있어서,
상기 제 1 제어 블록은, 상기 제 1 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 1 노광 제어부를 갖고,
상기 제 2 제어 블록은, 상기 제 2 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 2 노광 제어부를 갖고,
상기 제 3 제어 블록은, 상기 제 3 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 3 노광 제어부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부 및 상기 제 2 노광 제어부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부 및 상기 제 1 노광 제어부의 배치 위치에 대해 상하 반전시킨 위치에 배치되고,
상기 제 3 제어 블록에 있어서의 상기 제 3 변환부, 상기 제 3 기억부 및 상기 제 3 노광 제어부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부 및 상기 제 1 노광 제어부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
상기 제 1 제어 블록은, 상기 제 1 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 1 노광 제어부를 갖고,
상기 제 2 제어 블록은, 상기 제 2 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 2 노광 제어부를 갖고,
상기 제 3 제어 블록은, 상기 제 3 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 3 노광 제어부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부 및 상기 제 2 노광 제어부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부 및 상기 제 1 노광 제어부의 배치 위치에 대해 상하 반전시킨 위치에 배치되고,
상기 제 3 제어 블록에 있어서의 상기 제 3 변환부, 상기 제 3 기억부 및 상기 제 3 노광 제어부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부 및 상기 제 1 노광 제어부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
제 6 항에 있어서,
상기 제 1 제어 블록은, 상기 제 1 화소 블록에 포함되는 화소를 구동시키기 위한 제 1 화소 구동부를 갖고,
상기 제 2 제어 블록은, 상기 제 2 화소 블록에 포함되는 화소를 구동시키기 위한 제 2 화소 구동부를 갖고,
상기 제 3 제어 블록은, 상기 제 3 화소 블록에 포함되는 화소를 구동시키기 위한 제 3 화소 구동부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부, 상기 제 2 노광 제어부 및 상기 제 2 화소 구동부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부 및 상기 제 1 화소 구동부의 배치 위치에 대해 상하 반전시킨 위치에 배치되고,
상기 제 3 제어 블록에 있어서의 상기 제 3 변환부, 상기 제 3 기억부, 상기 제 3 노광 제어부 및 상기 제 3 화소 구동부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부 및 상기 제 1 화소 구동부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
상기 제 1 제어 블록은, 상기 제 1 화소 블록에 포함되는 화소를 구동시키기 위한 제 1 화소 구동부를 갖고,
상기 제 2 제어 블록은, 상기 제 2 화소 블록에 포함되는 화소를 구동시키기 위한 제 2 화소 구동부를 갖고,
상기 제 3 제어 블록은, 상기 제 3 화소 블록에 포함되는 화소를 구동시키기 위한 제 3 화소 구동부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부, 상기 제 2 노광 제어부 및 상기 제 2 화소 구동부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부 및 상기 제 1 화소 구동부의 배치 위치에 대해 상하 반전시킨 위치에 배치되고,
상기 제 3 제어 블록에 있어서의 상기 제 3 변환부, 상기 제 3 기억부, 상기 제 3 노광 제어부 및 상기 제 3 화소 구동부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부 및 상기 제 1 화소 구동부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
제 7 항에 있어서,
상기 제 1 제어 블록은, 전압 레벨을 변환하는 제 1 레벨 시프트부를 갖고,
상기 제 2 제어 블록은, 전압 레벨을 변환하는 제 2 레벨 시프트부를 갖고,
상기 제 3 제어 블록은, 전압 레벨을 변환하는 제 3 레벨 시프트부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부, 상기 제 2 노광 제어부, 상기 제 2 화소 구동부 및 상기 제 2 레벨 시프트부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부, 상기 제 1 화소 구동부 및 상기 제 1 레벨 시프트부의 배치 위치에 대해 상하 반전시킨 위치에 배치되고,
상기 제 3 제어 블록에 있어서의 상기 제 3 변환부, 상기 제 3 기억부, 상기 제 3 노광 제어부, 상기 제 3 화소 구동부 및 상기 제 3 레벨 시프트부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부, 상기 제 1 화소 구동부 및 상기 제 1 레벨 시프트부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
상기 제 1 제어 블록은, 전압 레벨을 변환하는 제 1 레벨 시프트부를 갖고,
상기 제 2 제어 블록은, 전압 레벨을 변환하는 제 2 레벨 시프트부를 갖고,
상기 제 3 제어 블록은, 전압 레벨을 변환하는 제 3 레벨 시프트부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부, 상기 제 2 노광 제어부, 상기 제 2 화소 구동부 및 상기 제 2 레벨 시프트부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부, 상기 제 1 화소 구동부 및 상기 제 1 레벨 시프트부의 배치 위치에 대해 상하 반전시킨 위치에 배치되고,
상기 제 3 제어 블록에 있어서의 상기 제 3 변환부, 상기 제 3 기억부, 상기 제 3 노광 제어부, 상기 제 3 화소 구동부 및 상기 제 3 레벨 시프트부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부, 상기 제 1 화소 구동부 및 상기 제 1 레벨 시프트부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
1 또는 복수의 화소를 포함하는 복수의 화소 블록을 갖는 화소 칩과,
복수의 상기 화소 블록 중 적어도 제 1 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 1 변환부와 상기 제 1 변환부에서 변환된 디지털 신호를 기억하는 제 1 기억부와 상기 제 1 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 1 노광 제어부를 포함하는 제 1 제어 블록과, 행 방향에 있어서 상기 제 1 제어 블록의 옆에 배치되고, 복수의 상기 화소 블록 중 적어도 제 2 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 2 변환부와 상기 제 2 변환부에서 변환된 디지털 신호를 기억하는 제 2 기억부와 상기 제 2 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 2 노광 제어부를 포함하는 제 2 제어 블록을 갖는 신호 처리 칩을 구비하고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부 및 상기 제 2 기억부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부 및 상기 제 1 기억부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
복수의 상기 화소 블록 중 적어도 제 1 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 1 변환부와 상기 제 1 변환부에서 변환된 디지털 신호를 기억하는 제 1 기억부와 상기 제 1 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 1 노광 제어부를 포함하는 제 1 제어 블록과, 행 방향에 있어서 상기 제 1 제어 블록의 옆에 배치되고, 복수의 상기 화소 블록 중 적어도 제 2 화소 블록에 포함되는 화소로부터의 신호를 디지털 신호로 변환하는 제 2 변환부와 상기 제 2 변환부에서 변환된 디지털 신호를 기억하는 제 2 기억부와 상기 제 2 화소 블록에 포함되는 화소의 노광 시간을 제어하기 위한 제 2 노광 제어부를 포함하는 제 2 제어 블록을 갖는 신호 처리 칩을 구비하고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부 및 상기 제 2 기억부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부 및 상기 제 1 기억부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
제 9 항에 있어서,
상기 제 1 제어 블록은, 상기 제 1 화소 블록에 포함되는 화소를 구동시키기 위한 제 1 화소 구동부를 갖고,
상기 제 2 제어 블록은, 상기 제 2 화소 블록에 포함되는 화소를 구동시키기 위한 제 2 화소 구동부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부, 상기 제 2 노광 제어부 및 상기 제 2 화소 구동부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부 및 상기 제 1 화소 구동부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
상기 제 1 제어 블록은, 상기 제 1 화소 블록에 포함되는 화소를 구동시키기 위한 제 1 화소 구동부를 갖고,
상기 제 2 제어 블록은, 상기 제 2 화소 블록에 포함되는 화소를 구동시키기 위한 제 2 화소 구동부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부, 상기 제 2 노광 제어부 및 상기 제 2 화소 구동부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부 및 상기 제 1 화소 구동부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
제 10 항에 있어서,
상기 제 1 제어 블록은, 전압 레벨을 변환하는 제 1 레벨 시프트부를 갖고,
상기 제 2 제어 블록은, 전압 레벨을 변환하는 제 2 레벨 시프트부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부, 상기 제 2 노광 제어부, 상기 제 2 화소 구동부 및 상기 제 2 레벨 시프트부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부, 상기 제 1 화소 구동부 및 상기 제 1 레벨 시프트부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
상기 제 1 제어 블록은, 전압 레벨을 변환하는 제 1 레벨 시프트부를 갖고,
상기 제 2 제어 블록은, 전압 레벨을 변환하는 제 2 레벨 시프트부를 갖고,
상기 제 2 제어 블록에 있어서의 상기 제 2 변환부, 상기 제 2 기억부, 상기 제 2 노광 제어부, 상기 제 2 화소 구동부 및 상기 제 2 레벨 시프트부는, 상기 제 1 제어 블록에 있어서의 상기 제 1 변환부, 상기 제 1 기억부, 상기 제 1 노광 제어부, 상기 제 1 화소 구동부 및 상기 제 1 레벨 시프트부의 배치 위치에 대해 좌우 반전시킨 위치에 배치되는, 촬상 소자.
제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 화소는,
광을 전하로 변환하는 광전 변환부와,
상기 광전 변환부의 전하를 전송하는 전송부와,
상기 전송부에 의해 전송된 전하를 축적하는 축적부와,
상기 축적부의 전하를 배출하는 리셋부를 갖는, 촬상 소자.
상기 화소는,
광을 전하로 변환하는 광전 변환부와,
상기 광전 변환부의 전하를 전송하는 전송부와,
상기 전송부에 의해 전송된 전하를 축적하는 축적부와,
상기 축적부의 전하를 배출하는 리셋부를 갖는, 촬상 소자.
제 1 항 내지 제 12 항 중 어느 한 항에 기재된 촬상 소자를 구비하는 촬상 장치.
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