JP2022122395A - 撮像素子 - Google Patents

Abstract

【課題】画素毎の配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像画像に生じるムラを抑える。【解決手段】撮像素子は、第１方向及び前記第１方向と交差する第２方向に並んで設けられる複数の画素に接続される信号線と、前記信号線に接続され、前記信号線に電流を供給するための第１電流源と、前記信号線に、前記複数の画素と前記第１電流源との間で接続され、前記信号線に電流を供給するための第２電流源と、を備える。【選択図】図５

Description

本発明は、撮像素子に関する。

撮像素子として、例えば、下記の特許文献１に記載された技術があるが、画素毎の配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像画像に生じるムラを抑えることが望まれている。

特開２０１２－１５１６９２号公報

本発明の第１の態様に従えば、第１方向及び前記第１方向と交差する第２方向に並んで設けられる複数の画素に接続される信号線と、前記信号線に接続され、前記信号線に電流を供給するための第１電流源と、前記信号線に、前記複数の画素と前記第１電流源との間で接続され、前記信号線に電流を供給するための第２電流源と、を備える撮像素子が提供される。

本発明の第２の態様に従えば、第１方向及び前記第１方向と交差する第２方向に並んで設けられる複数の画素に接続される信号線と、前記信号線に接続され、前記信号線に電流を供給するための電流源と、前記複数の画素から信号を読み出すための処理部と、を備え、前記電流源は、前記処理部で信号を読み出す前記画素と前記処理部とを結ぶ前記信号線の経路長に応じて、前記信号線に供給する電流量を異ならせる、撮像素子が提供される。

本発明の第３の態様に従えば、第１方向及び前記第１方向と交差する第２方向に並んで設けられる複数の画素に接続される信号線と、前記信号線に接続され、前記信号線に電流を供給するための電流源と、前記複数の画素から信号を読み出すための処理部と、を備え、前記複数の画素と前記処理部とを結ぶ前記信号線の経路長に応じて、前記信号線の抵抗値が異なる、撮像素子が提供される。

実施形態に係る撮像素子の全体構成を示す概略図である。 実施形態に係る撮像素子の画素の回路構成を示す図である。 第１実施形態に係る撮像素子を構成するチップの断面図である。 第１実施形態に係る撮像素子における、画素ブロック、及び回路部の概略構成を示す斜視図である。 第１実施形態に係る画素ブロック、及び回路部の概略構成を示す回路構成図である。 第２実施形態に係る撮像素子における、画素ブロック、及び回路部の概略構成を示す回路構成図である。 第３実施形態に係る撮像素子における、画素ブロック、及び回路部の概略構成を示す回路構成図である。 第３実施形態に係る撮像素子において、複数の画素ブロックの間に配置された第２電流源を示す斜視図である。 第３実施形態に係る撮像素子において、４つの画素ブロックの間に配置された第２電流源の切り替え部の構成を示す図である。 第３実施形態に係る撮像素子を構成するチップの断面図である。 第４実施形態に係る撮像素子において、複数の画素ブロックの間に配置された第２電流源を示す回路構成図である。 第５実施形態に係る撮像素子における、画素ブロック、及び回路部の概略構成を示す回路構成図である。 第５実施形態に係る撮像素子において、複数の画素ブロックの間に配置された第２電流源、及び第２処理部を示す斜視図である。 第５実施形態に係る撮像素子において、４つの画素ブロックの間に配置された第２電流源、及び第２処理部の切り替え部の構成を示す図である。 第５実施形態に係る撮像素子を構成するチップの断面図である。 第６実施形態に係る撮像素子における、画素ブロック、及び回路部の概略構成を示す回路構成図である。 第７実施形態に係る撮像素子における、画素ブロック、及び回路部の概略構成を示す回路構成図である。 第８実施形態に係る撮像素子における、画素ブロック、及び回路部の概略構成を示す回路構成図である。

以下、実施形態について図面を参照しながら説明する。図面においては実施形態を説明するため、一部分を大きく又は強調して表すなど適宜縮尺を変更して表現しており、実際の製品とは形状、寸法などが異なる場合がある。図面においては、ＸＹＺ座標系を用いて図中の方向を説明する図がある。このＸＹＺ座標系においては、撮像素子を構成するチップに平行な平面をＸＹ平面とする。このＸＹ平面における一方向をＸ方向（第１方向）と表記し、Ｘ方向に直交する方向をＹ方向（第２方向）と表記する。ＸＹ平面に垂直な方向はＺ方向（第３方向）と表記する。

［第１実施形態］
第１実施形態について説明する。図１は、撮像素子１Ａの全体構成を示す概略図である。図１に示すように、撮像素子１Ａは、例えば、複数の画素が二次元的に配列されたＣＭＯＳイメージセンサである。撮像素子１Ａは、例えば、デジタルカメラ、デジタルビデオカメラ、撮像機能を有した携帯型情報端末（例、スマートフォン、タブレット、カメラ付き携帯電話）等の撮像部に備えられる。撮像素子１Ａは、撮像部に備えられた結像光学系が形成した像を撮像する。撮像素子１Ａの撮像結果は、例えば、各画素の色ごとの階調値の情報（例、ＲＧＢデータ）を含む。撮像素子１Ａは、例えば、撮像結果をフルカラー画像のデータ形式で出力する。

撮像素子１Ａは、画素部２と、回路部４Ａと、を備えている。撮像素子１Ａは、Ｚ方向から見て、例えば矩形状の板状のチップ１１から構成される。チップ１１は、ＸＹ平面に沿って形成されている。チップ１１は、パッド配置領域１２と、画素領域１３と、を有している。パッド配置領域１２は、チップ１１の外周部において、チップ１１の四辺に沿って配置されている。画素領域１３は、パッド配置領域１２の内側に配置されている。画素領域１３は、周囲をパッド配置領域１２に囲まれて配置されている。

画素部２は、チップ１１の中央部に配置された画素領域１３に配置されている。画素部２は、複数の画素２０を有している。複数の画素２０は、ＸＹ平面に沿って配置されている。複数の画素２０は、Ｘ方向、及びＹ方向に沿ってマトリクス状に配置されている。詳しくは、複数の画素２０は、Ｘ方向に間隔を空けて又は間隔を空けずに複数列に配置されている。複数の画素２０は、各列において、Ｙ方向に間隔を空けて又は間隔を空けずに複数行に配置されている。

図２は、撮像素子１Ａの画素２０の回路構成を示す図である。図２に示すように、各画素２０は、光電変換部２１と、転送部２２と、リセット部２３と、出力部２４と、を機能的に備えている。光電変換部２１は、例えばフォトダイオード２１ｄから構成される。光電変換部２１は、受光した光を光電変換して電荷を生成する。光電変換部２１は、生成した電荷を転送部２２に出力する。

転送部２２、リセット部２３、及び出力部２４は、光電変換部２１で生成された電荷（信号）を読み出す読み出し回路を構成する。転送部２２は、例えば転送トランジスタ２２ｔから構成される。光電変換部２１から出力された電荷は、転送部２２と出力部２４とを接続する配線部２５が有する容量（いわゆるフローティングディフュージョン）により蓄積されている。転送部２２は、光電変換部２１から出力され、配線部２５に蓄積された電荷を出力部２４に出力する。転送部２２は、回路部４Ａからの指令信号によって、電荷の出力部２４への出力が制御される。転送部２２は、指令信号が入力されると、配線部２５に蓄積された電荷を出力部２４に出力する。リセット部２３は、例えばリセットトランジスタ２３ｔから構成される。リセット部２３は、配線部２５に蓄積された電荷を電源回路５０に吐き出す。リセット部２３は、撮影を行うたびに、配線部２５に蓄積された電荷を吐き出すことで、画素２０のリセットを行う。

出力部２４は、転送部２２によって出力される電荷を、後述する処理部６０Ａに出力する。出力部２４は、電流電圧変換部２６と、選択部２７と、を備えている。電流電圧変換部２６は、ドレイン接地回路（ソースフォロア回路）を構成するゲートトランジスタ２６ｔから構成される。電流電圧変換部２６は、配線部２５に蓄積された電荷に応じた電圧信号を生成する。選択部２７は、選択トランジスタ２７ｔから構成される。選択部２７は、回路部４Ａに設けられた後述の第１電流源６１，第２電流源６２Ａから供給される電流により、選択信号がＯＮとなった場合に、電流電圧変換部２６で生成された電圧信号を信号線４１に出力する。

ここで、本実施形態における画素２０は、１つの光電変換部２１（ＰＤ）と、４つのトランジスタ（転送トランジスタ２２ｔ、リセットトランジスタ２３ｔ、ゲートトランジスタ２６ｔ、選択トランジスタ２７ｔ）とを備えているが、これに限られない。画素２０は、光電変換部２１を構成するフォトダイオードの数と、転送部２２，リセット部２３、出力部２４を構成するトランジスタの数は、適宜変更可能である。

上記したような画素２０は、不図示の撮像素子コントローラの制御により、以下のような動作を順次実行する。まず、撮像前に、光電変換部２１のフォトダイオード２１ｄの電荷をリセットする。これには、リセットトランジスタ２３ｔ、及び転送トランジスタ２２ｔをＯＮとし、フォトダイオード２１ｄと、後述する電源回路５０とを電気的に接続する。この構成により、フォトダイオード２１ｄに蓄積されている電荷が電源回路５０に吐き出され、リセットされる。

次いで、リセットトランジスタ２３ｔ、及び転送トランジスタ２２ｔをＯＦＦに切り替える。この構成により、フォトダイオード２１ｄで露光が開始される。フォトダイオード２１ｄは、照射された光を電荷に変換して蓄積する。所定の露光時間が経過した後、転送トランジスタ２２ｔをＯＮに切り替える。その結果、フォトダイオード２１ｄに蓄積された電荷が配線部２５に転送される。撮像素子コントローラ（図示無し）は、複数の画素２０に対し、所定の読み出し順序で電圧信号の読み出しを順次行う。当該画素２０の選択トランジスタ２７ｔの選択信号がＯＮとなった場合、電流電圧変換部２６のゲートトランジスタ２６ｔで、配線部２５に蓄積された電荷に応じた電圧信号が生成される。生成された電圧信号は、選択部２７の選択トランジスタ２７ｔを介して後述する信号線４１に出力される。

図３は、撮像素子１Ａを構成するチップ１１の断面図である。上記したような回路構成を有する撮像素子１Ａのチップ１１は、積層構造を有している。撮像素子１Ａのチップ１１は、第１層１１０と、第１層１１０上に積層された第２層１２０と、を有している。第１層１１０、第２層１２０は、それぞれ、ＸＹ平面に沿って配置されている。第１層１１０と第２層１２０とは、Ｚ方向に積層されている。第１層１１０と、第２層１２０とは、個別に製造される。第１層１１０と、第２層１２０とは、互いに、接合パッド１５によって貼り合わされる。

第１層１１０には、画素部２が形成されている。第１層１１０は、基板層１０１ａと、配線層１０１ｂと、を有している。基板層１０１ａは、基板本体１１１と、遮光メタル１１４と、カラーフィルタ１１２と、レンズ１１３と、を有している。基板本体１１１は、ＸＹ平面に沿って配置され、Ｚ方向に所定の厚さを有している。基板本体１１１は、主にシリコン材料から形成されている。基板本体１１１には、半導体からなり、光電変換部２１を構成するフォトダイオード２１ｄが埋設されている。フォトダイオード２１ｄは、Ｘ方向、Ｙ方向にそれぞれ間隔を空けて配列されている。Ｘ方向、Ｙ方向で互いに隣り合うフォトダイオード２１ｄの間には、基板本体１１１を形成するシリコン材料が介在している。

遮光メタル１１４は、基板本体１１１のＺ方向一方側の表面１１１ｆを覆うように配置されている。遮光メタル１１４は、ＸＹ平面内で互いに隣り合う画素２０のフォトダイオード２１ｄに対し、Ｚ方向で対向する位置に開口１１４ａを有している。遮光メタル１１４は、ＸＹ方向で互いに隣り合う画素２０の開口１１４ａ同士の間を塞ぐ格子１１４ｃを有している。

カラーフィルタ１１２は、遮光メタル１１４に対し、Ｚ方向一方側に積層されて配置されている。カラーフィルタ１１２は、赤い光を透過するＲフィルタ、緑の光を透過するＧフィルタ、及び青の光を透過するＢフィルタが所定の配列で配置されている。Ｒフィルタ、Ｇフィルタ、Ｂフィルタのそれぞれは、遮光メタル１１４の開口１１４ａを覆うように、遮光メタル１１４に対してＺ方向一方側に配置されている。レンズ１１３は、Ｒフィルタ、Ｇフィルタ、Ｂフィルタのそれぞれを覆うように、カラーフィルタ１１２に対してＺ方向一方側に配置されている。

配線層１０１ｂは、Ｚ方向に所定の厚さを有して形成された絶縁体１１７中に、デジタル回路を構成する配線や素子が埋設されている。絶縁体１１７中に埋設される配線や素子としては、例えば、上記転送トランジスタ２２ｔ、配線部２５、リセットトランジスタ２３ｔ、ゲートトランジスタ２６ｔ、選択トランジスタ２７ｔ、電源回路５０が挙げられる。第２層１２０には、アナログ回路を構成する配線や素子が埋設されている。第２層１２０に埋設される配線や素子としては、例えば、後述する信号線４１、処理部（第１処理部）６０ＡとしてのＡＤＣ（アナログ－デジタルコンバーター）、第１電流源（電流源）６１、第２電流源（電流源）６２Ａが挙げられる。

図４は、画素ブロック２００、及び回路部４Ａの概略構成を示す斜視図である。図５は、画素ブロック２００、及び回路部４Ａの概略構成を示す回路構成図である。上記したような画素２０を備える画素部２は、複数の画素ブロック２００を有している。図４、図５に示すように、各画素ブロック２００は、Ｘ方向、及びＹ方向のそれぞれで並ぶ複数個の画素２０から構成されている。例えば、本実施形態において、一つの画素ブロック２００は、Ｘ方向に３個、Ｙ方向に３個、合計９個の画素２０から構成されている。それぞれの画素ブロック２００の各画素２０には、電源回路５０（図２参照）により、撮像素子１Ａの外部に配置された画素電源から電力（電圧）が供給される。

回路部４Ａは、信号線４１と、第１電流源６１と、第２電流源６２Ａと、を主に有している。信号線４１は、各画素２０から出力される電圧信号を、処理部６０Ａに送信する。信号線４１は、画素ブロック２００ごとに１組ずつ配置されている。信号線４１は、第１層１１０に配置された各画素２０の選択トランジスタ２７ｔ（図２参照）と、第２層１２０に配置された処理部６０Ａとを接続する。信号線４１は、第１信号線４１１と、第２信号線４１２と、を含む。信号線４１は、第１層１１０と第２層１２０とに跨って設けられている。

図２、図４、図５に示すように、第１信号線４１１は、Ｚ方向に延びている。第１信号線４１１は、ＸＹ平面内において画素ブロック２００の中央部に配置されている。つまり、第１信号線４１１は、Ｘ方向及びＹ方向と直交するＺ方向から見て、複数の画素２０が設けられている領域の中央に配置されている。第１信号線４１１の一端は、第２層１２０に配置された処理部６０Ａに接続されている。第１信号線４１１の他端は、第１層１１０内で、第２信号線４１２に接続されている。第１信号線４１１は、画素ブロック２００の中央部に配置された第１画素２０１Ａに最も近い位置に配置されている。

第２信号線４１２は、第２層１２０内に配置されている。第２信号線４１２は、ＸＹ平面に沿って格子状に設けられている。第２信号線４１２は、Ｚ方向から見て格子状に形成されている。第２信号線４１２は、Ｘ方向に延びるＸ方向配線部４１２ｘと、Ｙ方向に延びるＹ方向配線部４１２ｙと、を有している。Ｘ方向配線部４１２ｘは、Ｙ方向に間隔を空けて３本設けられている。Ｙ方向配線部４１２ｙは、Ｘ方向に間隔を空けて３本設けられている。第２信号線４１２は、Ｘ方向配線部４１２ｘと、Ｙ方向配線部４１２ｙとの交差部の近傍で、各画素２０の出力部２４（選択部２７）に接続されている。第２信号線４１２は、Ｚ方向から見て、画素ブロック２００を構成する複数の画素２０が設けられている領域において、第１信号線４１１を囲むように配置されている。第２信号線４１２は、第１信号線４１１から分岐して複数の画素２０のそれぞれに接続されている。

処理部６０Ａは、信号線４１（第１信号線４１１、第２信号線４１２）に接続された、画素ブロック２００を構成する各画素２０から信号を読み出す。各画素２０から信号を読み出す場合、回路部４Ａに設けられた第１電流源６１、及び第２電流源６２Ａから、それぞれの画素２０の選択部２７に電流を供給する。

第１電流源６１及び第２電流源６２Ａの一方又は双方は、第２層１２０に設けられている。本実施形態において、第１電流源６１及び第２電流源６２Ａは、第２層１２０に配置されている。また、本実施形態において、第１電流源６１及び第２電流源６２Ａは、複数の画素ブロック２００毎に設けられている。第１電流源６１は、第１信号線４１１に電流を供給する。第１電流源６１は、電流供給線６１１を介して第１信号線４１１に接続されている。電流供給線６１１は、第１信号線４１１に対する接続部６１１ｊを有している。接続部６１１ｊは、第１信号線４１１において、処理部６０Ａと第２信号線４１２との間に配置されている。

第２電流源６２Ａは、画素ブロック２００毎に複数設けられている。各第２電流源６２Ａは、電流供給線６２１Ａを介して第２信号線４１２に接続されている。電流供給線６２１Ａは、第２信号線４１２に対する接続部６２１Ａｊを有している。接続部６２１Ａｊは、第２信号線４１２に対し、複数の画素２０と第１電流源６１との間で接続されている。この構成により、各第２電流源６２Ａは、第２信号線４１２（信号線４１）に対し、複数の画素２０と第１電流源６１との間に接続部６２１Ａｊを有している。本実施形態において、第２電流源６２Ａ、及び接続部６２１Ａｊを有した電流供給線６２１Ａは、画素ブロック２００を構成する複数の画素２０のうち、第１電流源６１及び処理部６０Ａまでの経路長が最も長い、画素ブロック２００の４隅の第２画素２０２Ａ～２０２Ｄと、第１電流源６１との間に配置されている。

各電流供給線６２１Ａは、Ｚ方向に延びている。電流供給線６２１Ａの一端は、第１層１１０内で第２信号線４１２に接続されている。電流供給線６２１Ａの他端は、第２層１２０で第２電流源６２Ａに接続されている。第２電流源６２Ａは、第２層１２０に設けられた接地部（ＧＮＤ）に接地されている。第２電流源６２Ａは、接続部６２１Ａｊを介して第２信号線４１２に電流を供給する。

本実施形態において、第１信号線４１１は、ＸＹ平面内において画素ブロック２００の中央部に配置されている。つまり、第１画素２０１Ａの方が、画素ブロック２００内の４隅の第２画素２０２Ａ～２０２Ｄよりも、処理部６０Ａの近くに配置されている。このため、画素ブロック２００内の各画素２０に接続される信号線４１の経路長は異なっている。第１画素２０１Ａの選択部２７から信号線４１、第１電流源６１を介した処理部６０Ａまでの配線長と、第２画素２０２Ａ～２０２Ｄの選択部２７から信号線４１、第１電流源６１を介した処理部６０Ａまでの経路長とが異なっている。

これに対し、第２電流源６２Ａ及び接続部６２１Ａｊは、第２信号線４１２に接続された複数の画素２０のうち、第１電流源６１までの経路長が最も短い画素２０である第１画素２０１Ａを除いた、他の画素２０である第２画素２０２Ａ～２０２Ｄと、第１電流源６１との間に配置されている。本実施形態において、第２電流源６２Ａ及び接続部６２１Ａｊは、画素ブロック２００を構成する複数の画素２０のうち、第１電流源６１、及び処理部６０Ａまでの経路長が最も長い、画素ブロック２００の４隅の第２画素２０２Ａ～２０２Ｄと、第１電流源６１との間に配置されている。

この構成により、上記第１電流源６１、及び複数の第２電流源６２Ａは、処理部６０Ａで信号を読み出す画素ブロック２００の各画素２０と、処理部６０Ａとを結ぶ信号線４１の経路長に応じて、信号線４１に供給する電流量を異ならせる。処理部６０Ａからの経路長が長い第２画素２０２Ａ～２０２Ｄには、第１電流源６１に加えて第２電流源６２Ａからの電流が供給される。その結果、各画素ブロック２００の４隅に位置する第２画素２０２Ａ～２０２Ｄから処理部６０Ａに至るまでの電圧降下量を抑えることができる。

このように、本実施形態によれば、画素ブロック２００内で、信号線４１に第１電流源６１、及び第２電流源６２Ａを接続することで、画素ブロック２００の複数の画素２０間で、処理部６０Ａまでの配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像素子１Ａにおける撮像画像に生じるムラを抑えることが可能となる。

［第２実施形態］
第２実施形態について説明する。図６は、画素ブロック２００、及び回路部４Ｃの概略構成を示す回路構成図である。本実施形態において、上述の実施形態と同様の構成については、同じ符号を付してその説明を省略あるいは簡略化する。図６に示すように、撮像素子１Ｂは、画素部２と、回路部４Ｂと、を備えている。本実施形態において、回路部４Ｂは、信号線４１と、第１電流源６１と、第２電流源６２Ｂと、を主に有している。

本実施形態において、第２電流源６２Ｂ、及び接続部６２１Ｂｊを有した電流供給線６２１Ｂは、画素ブロック２００内において、処理部６０Ａに最も近い第１画素２０１Ａを除いた、他の全ての第２画素２０２Ａ～２０２Ｈと第１電流源６１との間に配置されている。第２電流源６２Ｂは、電流供給線６２１Ｂを介して第２信号線４１２に接続されている。電流供給線６２１Ｂは、第２信号線４１２に対する接続部６２１Ｂｊを有している。接続部６２１Ｂｊは、第２信号線４１２に対し、複数の画素２０と第１電流源６１との間で接続されている。この構成により、各第２電流源６２Ｂは、第２信号線４１２（信号線４１）に対し、複数の画素２０と第１電流源６１との間に接続部６２１Ｂｊを有している。

上記第１電流源６１、及び複数の第２電流源６２Ｂは、処理部６０Ａで信号を読み出す画素ブロック２００の各画素２０と、処理部６０Ａとを結ぶ信号線４１の経路長に応じて、信号線４１に供給する電流量を異ならせる。処理部６０Ａからの経路長が長い第２画素２０２Ａ～２０２Ｈには、第１電流源６１に加えて第２電流源６２Ｂからの電流が供給される。その結果、各画素ブロック２００の第２画素２０２Ａ～２０２Ｈから処理部６０Ａに至るまでの電圧降下量を抑えることができる。第２電流源６２Ｂで供給する電流量は、第２画素２０２Ａ～２０２Ｈの処理部６０Ａまでの配線長に応じて異ならせるようにしてもよい。

このように、本実施形態によれば、画素ブロック２００内で、信号線４１に、第１電流源６１、及び第２電流源６２Ｂを接続することで、画素ブロック２００の複数の画素２０間で、処理部６０Ａまでの配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像素子１Ｂにおける撮像画像に生じるムラを抑えることが可能となる。

［第３実施形態］
第３実施形態について説明する。図７は、画素ブロック２００、及び回路部４Ｃの概略構成を示す回路構成図である。本実施形態において、上述の実施形態と同様の構成については、同じ符号を付してその説明を省略あるいは簡略化する。図７に示すように、撮像素子１Ｃは、画素部２と、回路部４Ｃと、を備えている。回路部４Ｃは、信号線４１と、第１電流源６１と、第２電流源６２Ｃと、を主に有している。信号線４１は、第１信号線４１１と、第２信号線４１２と、を含む。

第２電流源６２Ｃは、複数の画素ブロック２００で兼用するように設けられている。本実施形態において、第２電流源６２Ｃは、Ｘ方向、及びＹ方向で隣り合う４つの画素ブロック２００の間に配置されている。この構成により、各画素ブロック２００から見ると、その４隅に４つの第２電流源６２Ｃが配置されていることになる。

図８は、４つの画素ブロック２００の間に配置された第２電流源６２Ｃを示す斜視図である。図７、図８に示すように、第２電流源６２Ｃは、４本の電流供給線６２１Ｃを介して、４つの画素ブロック２００Ａ～２００Ｄの第２信号線４１２に接続されている。各電流供給線６２１Ｃは、画素ブロック２００Ａ～２００Ｄにおいて、第１電流源６１までの経路長が最も長い隅部の第２画素２０２Ａ～２０２Ｄと、第１電流源６１との間に接続部６２１Ｃｊを有している。

図９は、４つの画素ブロック２００の間に配置された第２電流源６２Ｃの切り替え部６６Ｃの構成を示す図である。図１０は、撮像素子１Ｃの断面図である。図９、図１０に示すように、電流供給線６２１Ｃは、Ｚ方向に延びている。Ｘ方向、及びＹ方向で隣り合う４つの画素ブロック２００Ａ～２００Ｄの隅部に位置する電流供給線６２１Ｃの他端は、第１選択部６５Ｃを介して、第２電流源６２Ｃに接続されている。第１選択部６５Ｃは、４つの画素ブロック２００Ａ～２００Ｄの第２信号線４１２に接続された４本の電流供給線６２１Ｃのうちの一本と、第２電流源６２Ｃとを選択的に接続する。

第１選択部６５Ｃは、それぞれの電流供給線６２１Ｃに設けられた切り替え部６６Ｃを備えている。各切り替え部６６Ｃは、第２信号線４１２に対する第２電流源６２Ｃの接続を非接続に切替可能に構成されている。切り替え部６６Ｃは、スイッチトランジスタ６６Ｃｔと、スイッチ制御線６６Ｃｓとから構成される。各スイッチトランジスタ６６Ｃｔは、第２電流源６２Ｃと、第２信号線４１２に接続された電流供給線６２１Ｃとの間に配置されている。スイッチ制御線６６Ｃｓは、各スイッチトランジスタ６６Ｃｔに個別に接続されている。第１選択部６５Ｃは、４本のスイッチ制御線６６Ｃｓのうちの何れか一本を選択して給電する。その結果、給電されたスイッチ制御線６６Ｃｓに接続されたスイッチトランジスタ６６Ｃｔが通電状態となり、スイッチトランジスタ６６Ｃｔを介して、第２電流源６２Ｃから電流供給線６２１Ｃに給電がなされる。

このようにして、第２電流源６２Ｃは、第１選択部６５Ｃにより、４つの画素ブロック２００Ａ～２００Ｄに配置された異なる第２信号線４１２が、選択的に接続されている。この構成により、４つの画素ブロック２００Ａ～２００Ｄのうちの一つの画素ブロック２００の隅部の第２画素２０２Ａ～２０２Ｄに、第２電流源６２Ｃから電流が供給される。切り替え部６６Ｃは、各画素ブロック２００において隅部に位置する第１画素２０１Ａの近傍で第２信号線４１２に接続された電流供給線６２１Ｃに設けられることで、信号線４１の長さに応じて接続と非接続とを切り替える。

複数の画素ブロック２００においては、各画素ブロック２００を構成する複数の画素２０からの信号の読み出し順序が統一されている。複数の画素ブロック２００の各画素２０から信号を読み出すときには、複数の画素２０からの信号の読み出し順序に合わせて、各第２電流源に設けられた第１選択部６５Ｃのスイッチング動作を同期させる。

このように、本実施形態によれば、上記第１実施形態と同様、画素ブロック２００内で、信号線４１に、第１電流源６１、及び第２電流源６２Ｃを接続することで、画素ブロック２００の複数の画素２０間で、処理部６０Ａまでの配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像素子１Ａにおける撮像画像に生じるムラを抑えることが可能となる。また、第２電流源６２Ｃを、複数の画素ブロック２００で兼用することで、第２電流源６２Ｃの数を削減し、読み出し回路の面積を削減することができる。

［第４実施形態］
第４実施形態について説明する。図１１は、複数の画素ブロック２００の間に配置された第２電流源６２Ｄを示す回路構成図である。本実施形態において、上述の実施形態と同様の構成については、同じ符号を付してその説明を省略あるいは簡略化する。図１１に示すように、撮像素子１Ｄは、画素部２と、回路部４Ｄと、を備えている。回路部４Ｄは、信号線４１と、第１電流源６１と、第２電流源６２Ｄと、を主に有している。

第２電流源６２Ｄは、複数の画素ブロック２００で兼用するように設けられている。本実施形態において、第２電流源６２Ｄは、Ｘ方向（又はＹ方向）で隣り合う２つの画素ブロック２００Ｅ、２００Ｆの間に配置されている。各第２電流源６２Ｄは、２本の電流供給線６２１Ｄを介して、２つの画素ブロック２００Ｅ、２００Ｆの第２信号線４１２に接続されている。各電流供給線６２１Ｄは、各画素ブロック２００において第１電流源６１までの経路長が最も長い隅部の第２画素２０２Ａ～２０２Ｄと、第１電流源６１との間に接続部６２１Ｄｊを有している。各電流供給線６２１Ｄの他端は、第１選択部６５Ｃを介して、第２電流源６２Ｄに接続されている。第１選択部６５Ｃは、２つの画素ブロック２００Ｅ、２００Ｆの第２信号線４１２に接続された２本の電流供給線６２１Ｄのうちの一本と、第２電流源６２Ｄとを選択的に接続する。

このように、本実施形態によれば、上記第３実施形態と同様、画素ブロック２００内で、信号線４１に、第１電流源６１、及び第２電流源６２Ｄを接続することで、画素ブロック２００の複数の画素２０間で、処理部６０Ｂまでの配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像素子１Ａにおける撮像画像に生じるムラを抑えることが可能となる。また、第２電流源６２Ｄを、複数の画素ブロック２００で兼用することで、第２電流源６２Ｄの数を削減し、読み出し回路の面積を削減することができる。

［第５実施形態］
第５実施形態について説明する。図１２は、画素ブロック２００、及び回路部４Ｅの概略構成を示す回路構成図である。図１３は、４つの画素ブロック２００の間に配置された第２電流源６２Ｅ、及び第２処理部７０Ｅを示す斜視図である。本実施形態において、上述の実施形態と同様の構成については、同じ符号を付してその説明を省略あるいは簡略化する。図１２、図１３に示すように、撮像素子１Ｅは、画素部２と、回路部４Ｅと、を備えている。回路部４Ｅは、信号線４１と、第１電流源６１Ｅと、第２電流源６２Ｅと、第１処理部６０Ｅと、第２処理部７０Ｅと、を主に有している。信号線４１は、第１信号線４１１と、第２信号線４１２と、を含む。第１信号線４１１は、一端が第１処理部６０Ｅに接続されている。第１信号線４１１の他端は、第２信号線４１２に接続されている。

第１信号線４１１には、第３選択部７８が設けられている。第３選択部７８は、第１処理部６０Ｅと、画素ブロック２００との接続を断続する。第１電流源６１Ｅは、複数の画素ブロック２００毎に設けられている。第１電流源６１Ｅは、第１信号線４１１に電流を供給する。第１電流源６１は、第１信号線４１１に対する接続部６１ｊを有している。接続部６１ｊは、第１信号線４１１において、第１処理部６０Ｅと第２信号線４１２との間に配置されている。

第２電流源６２Ｅ、及び第２処理部７０Ｅは、複数の画素ブロック２００で兼用するように設けられている。本実施形態において、第２電流源６２Ｅ、及び第２処理部７０Ｅは、Ｘ方向、及びＹ方向で隣り合う４つの画素ブロック２００Ａ～２００Ｄの間に配置されている。各第２電流源６２Ｅ、及び第２処理部７０Ｅは、４本の第３信号線４１３を介して、４つの画素ブロック２００Ａ～２００Ｄの第２信号線４１２に接続されている。各第３信号線４１３は、各画素ブロック２００において第１電流源６１Ｅまでの配線長が最も長い隅部の第２画素２０２Ａ～２０２Ｄと、第１電流源６１Ｅとの間に接続部４１３ｊを有している。

図１４は、４つの画素ブロック２００の間に配置された第２電流源６２Ｅ、及び第２処理部７０Ｅの第２選択部７６Ｅの構成を示す図である。図１５は、撮像素子１Ｄの断面図である。図１３～図１５に示すように、第３信号線４１３は、Ｚ方向に延びている。第３信号線４１３の一端は、第１層１１０内で第２信号線４１２に接続されている。第３信号線４１３の他端は、第２層１２０内に配置されている。

Ｘ方向、及びＹ方向で隣り合う４つの画素ブロック２００Ａ～２００Ｄの隅部に位置する第３信号線４１３の他端は、第２選択部（第３選択部）７６Ｅを介して、第２電流源６２Ｅに接続されている。第２選択部７６Ｅは、４つの画素ブロック２００Ａ～２００Ｄの第２信号線４１２に接続された４本の第３信号線４１３のうちの一本と、第２電流源６２Ｅとを選択的に接続する。

第２選択部７６Ｅは、それぞれの第３信号線４１３に設けられた切り替え部７７Ｅを備えている。各切り替え部７７Ｅは、第２信号線４１２に対する第２電流源６２Ｅ、及び第２処理部７０Ｅの接続を非接続に切替可能に構成されている。切り替え部７７Ｅは、スイッチトランジスタ６６Ｅｔと、スイッチ制御線６６Ｅｓとから構成される。各スイッチトランジスタ６６Ｅｔは、第２電流源６２Ｅと、第２信号線４１２に接続された第３信号線４１３との間に配置されている。スイッチ制御線６６Ｅｓは、各スイッチトランジスタ６６Ｅｔに接続されている。第２選択部７６Ｅは、４本のスイッチ制御線６６Ｅｓのうちの何れか一本を選択して給電する。その結果、給電されたスイッチ制御線６６Ｅｓに接続されたスイッチトランジスタ６６Ｅｔが通電状態となり、スイッチトランジスタ６６Ｅｔを介して、第２電流源６２Ｅから第３信号線４１３に給電がなされる。このようにして、第２電流源６２Ｅ、及び第２処理部７０Ｅには、第２選択部７６Ｅにより、４つの画素ブロック２００Ａ～２００Ｄに配置された異なる第２信号線４１２が、選択的に接続される。

この構成により、４つの画素ブロック２００Ａ～２００Ｄのうちの一つの画素ブロック２００の隅部の第２画素２０２Ａ～２０２Ｄに、第２電流源６２Ｅから電流が供給される。切り替え部７７Ｅは、各画素ブロック２００において隅部に位置する第１画素２０１Ａの近傍で第２信号線４１２に接続された第３信号線４１３に設けられることで、信号線４１の長さに応じて接続と非接続とを切り替える。

第１処理部６０Ｅ、第２処理部７０Ｅは、信号線４１（第１信号線４１１、第２信号線４１２）に接続された、画素ブロック２００を構成する各画素２０から信号を読み出す。画素ブロック２００の中央部に配置された第１画素２０１Ａから信号を読み出す場合、第３選択部７８により、第１処理部６０Ｅ、及び第１電流源６１Ｅを、信号線４１（第１信号線４１１）に接続する。この場合、第３信号線４１３に設けられた第２選択部７６Ｅの切り替え部７７Ｅは、第２信号線４１２に対する第２電流源６２Ｅ、及び第２処理部７０Ｅの接続を非接続状態としておく。
を切り替える。

また、画素ブロック２００の４隅に配置された第２画素２０２Ａ～２０２Ｄから信号を読み出す場合には、第２画素２０２Ａ～２０２Ｄのそれぞれに対応する第３信号線４１３に設けられた第２選択部７６Ｅの切り替え部７７Ｅにおいて、第２信号線４１２に対して第２電流源６２Ｅ、及び第２処理部７０Ｅを接続状態とする。この場合、第１処理部６０Ｅ、及び第１電流源６１Ｅは、第３選択部７８により、第１信号線４１１に対する接続を非接続状態とする。また、画素ブロック２００において、第１画素２０１Ａ、及び第２画素２０２Ａ～２０２Ｄ以外の他の画素２０から信号を読み出す場合には、第１処理部６０Ｅ及び第２処理部７０Ｅのうち、各画素２０からの配線長が短い方で、信号を読み出すように、第３選択部７８、及び第２選択部７６Ｅの切り替え部７７Ｅを切り替えるようにしてもよい。

このように、本実施形態によれば、各画素ブロック２００に、第１処理部６０Ｅ、及び第２処理部７０Ｅを備え、画素ブロック２００内の画素２０の位置（配線長）に応じて、第３選択部７８、及び第２選択部７６Ｅにより、第１処理部６０Ｅ、及び第２処理部７０Ｅのうち、いずれか１つを信号線４１に選択的に接続するようにした。この構成により、画素ブロック２００の複数の画素２０間で、配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像素子１Ａにおける撮像画像に生じるムラを抑えることが可能となる。

また、上記第３、第４実施形態と同様、画素ブロック２００内で、信号線４１に、第１電流源６１Ｅ、及び第２電流源６２Ｅを接続することで、画素ブロック２００の複数の画素２０間で、第１処理部６０Ｅまでの配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像素子１Ａにおける撮像画像に生じるムラを抑えることが可能となる。さらに、第２電流源６２Ｅを、複数の画素ブロック２００で兼用することで、第２電流源６２Ｅの数を削減し、読み出し回路の面積を削減することができる。

なお、上記第５実施形態では、第２処理部７０Ｅ、及び第２電流源６２Ｅを、Ｘ方向、及びＹ方向で隣り合う４つの画素ブロック２００Ａ～２００Ｄの間に配置するようにしたが、これに限らない。上記第４実施形態と同様、第２処理部７０Ｅ、及び第２電流源６２Ｅは、Ｘ方向で、又はＹ方向で隣り合う２つの画素ブロック２００で兼用するようにしてもよい。

［第６実施形態］
第６実施形態について説明する。図１６は、画素ブロック２００、及び回路部４Ｆの概略構成を示す回路構成図である。本実施形態において、上述の実施形態と同様の構成については、同じ符号を付してその説明を省略あるいは簡略化する。図１６に示すように、撮像素子１Ｆは、画素部２と、回路部４Ｆと、を備えている。回路部４Ｆは、信号線４１と、第１電流源６１Ｆと、第２電流源６２Ｆと、第１処理部６０Ｅと、第２処理部７０Ｆと、を主に有している。信号線４１は、第１信号線４１１と、第２信号線４１２と、を含む。第１信号線４１１には、中央部第３選択部（第３選択部）７９Ｆが設けられている。中央部第３選択部７９Ｆは、第１処理部６０Ｅと、画素部２との接続を断続する。第１電流源６１Ｆは、第１信号線４１１に電流を供給する。

第２電流源６２Ｆ、及び第２処理部７０Ｆは、各画素ブロック２００において、その４隅に配置されている。各第２処理部７０Ｆは、第３信号線４１３を介して、第２信号線４１２に接続されている。第３信号線４１３は、画素ブロック２００の第２信号線４１２において、第１電流源６１Ｆまでの配線長が最も長い隅部の第２画素２０２Ａ～２０２Ｄと、第１電流源６１Ｆ（第１信号線４１１）との間に、第２信号線４１２に対する接続部４１３ｊを有している。第３信号線４１３の他端は、外周部第３選択部（第３選択部）８０Ｆを介して、第２電流源６２Ｆに接続されている。外周部第３選択部８０Ｆは、第３信号線４１３と、第２電流源６２Ｆ及び第２処理部７０Ｆとを断続する。

第１処理部６０Ｅ、第２処理部７０Ｆは、信号線４１（第１信号線４１１、第２信号線４１２）に接続された、画素ブロック２００を構成する各画素２０から信号を読み出す。画素ブロック２００の中央部に配置された第１画素２０１Ａから信号を読み出す場合、中央部第３選択部７９Ｆにより、第１処理部６０Ｅ、及び第１電流源６１Ｆを、信号線４１に接続する。この場合、第３信号線４１３に設けられた外周部第３選択部８０Ｆの切り替え部７７Ｅは、第２信号線４１２に対する第２電流源６２Ｆ、及び第２処理部７０Ｆの接続を非接続状態としておく。

また、画素ブロック２００の４隅に配置された第２画素２０２Ａ～２０２Ｄから信号を読み出す場合には、第２画素２０２Ａ～２０２Ｄのそれぞれに対応する第３信号線４１３に設けられた外周部第３選択部８０Ｆの切り替え部７７Ｅにおいて、第２信号線４１２に対して第２電流源６２Ｆ、及び第２処理部７０Ｆを接続状態とする。この場合、第１処理部６０Ｅ、及び第１電流源６１Ｆは、中央部第３選択部７９Ｆにより、信号線４１対する接続を非接続状態とする。

また、画素ブロック２００において、第１画素２０１Ａ、及び第２画素２０２Ａ～２０２Ｄ以外の他の画素２０から信号を読み出す場合には、第１処理部６０Ｅ及び第２処理部７０とのうち、画素２０からの配線長が短い方で信号を読み出すように、中央部第３選択部７９Ｆ、及び外周部第３選択部８０Ｆの切り替え部７７Ｅを切り替えるようにしてもよい。

このように、本実施形態によれば、各画素ブロック２００に、第１処理部６０Ｅ、及び第２処理部７０Ｆを備え、画素ブロック２００内の画素２０の位置（配線長）に応じて、中央部第３選択部７９Ｆ、及び外周部第３選択部８０Ｆにより、第１処理部６０Ｅ、及び第２処理部７０Ｆのうち、いずれか１つを信号線４１に選択的に接続するようにした。この構成により、画素ブロック２００の複数の画素２０間で、配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像素子１Ａにおける撮像画像に生じるムラを抑えることが可能となる。

また、画素ブロック２００内で、信号線４１に、第１電流源６１Ｆ、及び第２電流源６２Ｆを接続することで、画素ブロック２００の複数の画素２０間で、第１処理部６０Ｅまでの配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像素子１Ａにおける撮像画像に生じるムラを抑えることが可能となる。

［第７実施形態］
第７実施形態について説明する。図１７は、画素ブロック２００、及び回路部４Ｇの概略構成を示す回路構成図である。図１７に示すように、撮像素子１Ｇは、画素部２と、回路部４Ｇと、を備えている。回路部４Ｇは、信号線４１Ｇと、電流源９０と、を主に有している。信号線４１Ｇは、各画素２０から出力される電圧信号を、処理部６０Ｇに送信する。信号線４１Ｇは、画素ブロック２００ごとに１組ずつ配置されている。信号線４１Ｇは、第１層１１０に配置された各画素２０と、処理部６０Ｇとを接続する。

信号線４１Ｇは、第１信号線４１１と、第２信号線４１２と、第４信号線４１５と、を含む。第１信号線４１１は、ＸＹ平面内において画素ブロック２００の中央部に配置されている。第１信号線４１１の一端は、電流源９０を介して処理部６０Ｇに接続されている。第２信号線４１２は、Ｚ方向から見て格子状をなし、画素ブロック２００を構成する複数の画素２０にそれぞれ接続されている。各画素２０は、第２信号線４１２に対して、Ｚ方向に延びる画素接続線４１７を介して接続されている。

第４信号線４１５は、画素ブロック２００において、画素ブロック２００の中央部に配置された第１画素２０１Ｇよりも、第１信号線４１１及び処理部６０Ｇまでの配線長が長い他の画素２０（例えば、４隅の第２画素２０２Ａ～２０２Ｄ）と、第１信号線４１１とを接続している。第４信号線４１５の一端は、第２信号線４１２に対する画素接続線４１７の接続部４１７ｊで、第２信号線４１２に接続されている。第４信号線４１５は、第２信号線４１２とは別に独立して設けられている。第４信号線４１５の他端は、第２信号線４１２と電流源９０との間で、第１信号線４１１に接続されている。

電流源９０は、第１信号線４１１に電流を供給する。電流源９０は、電流供給線９１１ｃを介して第１信号線４１１に接続されている。電流供給線９１１ｃは、第１信号線４１１に対する接続部９１１ｊを有している。接続部９１１ｊは、第１信号線４１１において、処理部６０Ｇと第２信号線４１２との間に配置されている。

本実施形態において、画素ブロック２００内の各画素２０に接続される信号線４１Ｇの経路長は異なっている。第１画素２０１Ａから処理部６０Ｇまでの配線長と、第２画素２０２Ａ～２０２Ｄから処理部６０Ｇまでの経路長とが異なっている。これに対し、第２画素２０２Ａ～２０２Ｄと処理部６０Ｇとの間には、第２信号線４１２と第４信号線４１５とが並行して設けられている。この構成により、第１画素２０１と処理部６０Ｇとの間に配置された第１信号線４１１の断面積よりも、第２画素２０２Ａ～２０２Ｄのと処理部６０Ｇとの間に配置された第２信号線４１２及び第４信号線４１５の断面積の方が大きくなっている。

つまり、第１画素２０１と処理部６０Ｇとの間に配置された第１信号線４１１よりも、第２画素２０２Ａ～２０２Ｄと処理部６０Ｇとの間に配置された第２信号線４１２及び第４信号線４１５の方が、抵抗値が小さくなっている。このため、画素ブロック２００の４隅に位置する第２画素２０２Ａ～２０２Ｄから処理部６０Ｇに至るまでの電圧降下量を抑えることができる。したがって、画素ブロック２００の複数の画素２０間で、処理部６０Ｇまでの配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像素子１Ｇにおける撮像画像に生じるムラを抑えることが可能となる。

［第８実施形態］
第８実施形態について説明する。図１８は、画素ブロック２００、及び回路部４Ｇの概略構成を示す回路構成図である。図８に示すように、撮像素子１Ｈは、画素部２と、回路部４Ｈと、を備えている。回路部４Ｈは、信号線４１Ｈと、処理部６０Ｈと、電流源９０と、を主に有している。信号線４１Ｈは、各画素２０から出力される電圧信号を、処理部６０Ｆに送信する。信号線４１Ｈは、画素ブロック２００ごとに１組ずつ配置されている。信号線４１Ｈは、第１層１１０に配置された各画素２０と処理部６０Ｆとを接続する。

信号線４１Ｈは、第１信号線４１１と、第２信号線４１２と、を含む。第１信号線４１１は、ＸＹ平面内において画素ブロック２００の中央部に配置されている。第１信号線４１１の一端は、電流源９０を介して処理部６０Ｆに接続されている。第２信号線４１２は、Ｚ方向から見て格子状をなし、画素ブロック２００を構成する複数の画素２０にそれぞれ接続されている。各画素２０は、第２信号線４１２に対して、Ｚ方向に延びる画素接続線４１８を介して接続されている。

本実施形態において、画素接続線４１８は、第１画素接続線４１８Ａと、第２画素接続線４１８Ｂと、を備えている。第１画素接続線４１８Ａは、画素ブロック２００において、画素ブロック２００の中央部に配置された第１画素２０１Ｆに接続されている。第２画素接続線４１８Ｂは、第１画素接続線４１８Ａよりも、第１信号線４１１及び処理部６０Ｆまでの配線長が長い他の画素２０（例えば、４隅の第２画素２０２Ａ～２０２Ｄ）に接続されている。第２画素接続線４１８Ｂの断面積は、第１画素接続線４１８Ａの断面積よりも大きい。

このような構成により、画素ブロック２００の４隅に位置する第２画素２０２Ａ～２０２Ｄから処理部６０Ｆに至るまでの電圧降下量を抑えることができる。したがって、画素ブロック２００の複数の画素２０間で、処理部６０Ｆまでの配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像素子１Ｈにおける撮像画像に生じるムラを抑えることが可能となる。

以上、実施形態について説明したが、本発明の技術範囲は、上述の実施形態などで説明した態様に限定されない。上述の実施形態などで説明した要件の１つ以上は、省略されることがある。また、上述の実施形態などで説明した要件は、適宜組み合わせることができる。また、法令で許容される限りにおいて、本明細書で引用した全ての文献の開示を援用して本文の記載の一部とする。

１Ａ～１Ｈ・・・撮像素子、２０・・・画素、２７・・・選択部、４１、４１Ｇ、４１Ｈ・・・信号線、６０Ａ、６０Ｂ、６０Ｆ、６０Ｇ、６０Ｈ・・・処理部、６０Ｅ・・・第１処理部、６０Ｅ・・・第２処理部、６１、６１Ｅ、６１Ｆ・・・第１電流源、６１ｊ・・・接続部、６２Ａ～６２Ｆ・・・第２電流源、６５Ｃ・・・第１選択部、６６Ｃ・・・切り替え部、７０、７０Ｅ、７０Ｆ・・・第２処理部、７６Ｅ・・・第２選択部、７７Ｅ・・・切り替え部、７８・・・第３選択部、７９Ｆ・・・中央部第３選択部（第３選択部）、８０Ｆ・・・外周部第３選択部（第３選択部）、９０・・・電流源、１１０・・・第１層、１２０・・・第２層、２００、２００Ａ～２００Ｆ・・・画素ブロック、４１１・・・第１信号線、４１２・・・第２信号線、４１３ｊ、４１７ｊ、６１１ｊ、６２１Ａｊ、６２１Ｂｊ、６２１Ｃｊ、６２１Ｄｊ、９１１ｊ・・・接続部

Claims (24)

1. 第１方向及び前記第１方向と交差する第２方向に並んで設けられる複数の画素に接続される信号線と、
   前記信号線に接続され、前記信号線に電流を供給するための第１電流源と、
   前記信号線に、前記複数の画素と前記第１電流源との間で接続され、前記信号線に電流を供給するための第２電流源と、
   を備える撮像素子。
2. 前記複数の画素が設けられる第１層と、前記第１層に積層される第２層とを備える、請求項１に記載の撮像素子。
3. 前記信号線は、前記第１層と前記第２層とに跨って設けられる、請求項２に記載の撮像素子。
4. 前記第１電流源及び前記第２電流源の一方又は双方は、前記第２層に設けられる、請求項２又は請求項３に記載の撮像素子。
5. 前記第２層に設けられ、前記信号線に接続されて前記複数の画素から信号を読み出すための第１処理部を備える、請求項４に記載の撮像素子。
6. 前記信号線は、前記第１処理部に接続される第１信号線と、前記第１信号線から分岐して前記複数の画素のそれぞれに接続される第２信号線と、を含み、
   前記第１電流源は、前記第１信号線に対する接続部を有し、
   前記第２電流源は、前記第２信号線に対する接続部を有する、請求項５に記載の撮像素子。
7. 前記第１信号線は、前記第２層に設けられ、
   前記第２信号線は、前記第１層に設けられる、請求項６に記載の撮像素子。
8. 前記第２電流源は、前記第２信号線のうち、経路長が最も短い前記第２信号線を除いた前記第２信号線に対する接続部を有する、請求項７に記載の撮像素子。
9. 前記第２電流源は、複数設けられ、異なる前記第２信号線に対する接続部をそれぞれ有する、請求項８に記載の撮像素子。
10. 前記第１信号線は、前記第１方向及び前記第２方向と直交する第３方向から見て、前記複数の画素が設けられている領域の中央に配置され、
    前記第２信号線は、前記第３方向から見て、前記領域において前記第１信号線を囲むように配置される、請求項９に記載の撮像素子。
11. 前記第２信号線は、前記第３方向から見て、前記第１信号線との間の距離が同一である、請求項１０に記載の撮像素子。
12. 前記信号線に対する前記第２電流源の接続を非接続に切り替える切り替え部を備える、請求項１から請求項１１のいずれか一項に記載の撮像素子。
13. 前記切り替え部は、前記信号線の長さに応じて接続と非接続とを切り替える、請求項１２に記載の撮像素子。
14. 前記複数の画素により形成される画素ブロックが前記第１方向及び前記第２方向に並んで設けられ、
    前記第１電流源及び前記第２電流源は、前記複数の画素ブロック毎に設けられる、請求項１から請求項１３のいずれか一項に記載の撮像素子。
15. 前記第２電流源は、前記複数の画素ブロック毎に複数設けられる、請求項１４に記載の撮像素子。
16. 前記複数の画素により形成される画素ブロックが前記第１方向及び前記第２方向に複数並べて配置され、
    前記第１電流源は、前記画素ブロック毎に設けられ、
    前記第２電流源は、前記複数の画素ブロックで兼用するように設けられ、
    前記複数の画素ブロックのうち、いずれかの前記信号線と前記第２電流源とを選択的に接続する第１選択部を備える、請求項１から請求項１１の何れか一項に記載の撮像素子。
17. 前記第２電流源は、隣り合う前記複数の画素ブロックで兼用するように設けられ、
    前記第１選択部は、隣り合う前記複数の画素ブロックのうち、いずれかの前記信号線と前記第２電流源とを選択的に接続する、請求項１６に記載の撮像素子。
18. 前記複数の画素により形成される画素ブロックが前記第１方向及び前記第２方向に複数並べて配置され、
    前記複数の画素から信号を読み出すための第２処理部と、
    前記複数の画素ブロックのうち、いずれかの前記信号線と前記第２処理部とを選択的に接続する第２選択部を備える、請求項１から請求項１３のいずれか一項に記載の撮像素子。
19. 前記第２処理部は、隣り合う前記複数の画素ブロックで兼用するように設けられ、
    前記第２選択部は、隣り合う前記複数の画素ブロックのうち、いずれかの前記信号線と前記第２処理部とを選択的に接続する、請求項１８に記載の撮像素子。
20. 前記第２処理部は、前記第２電流源を含んで設けられる、請求項１８又は請求項１９に記載の撮像素子。
21. 前記信号線に接続され、前記複数の画素から信号を読み出すための処理部を複数備え、
    前記複数の処理部のうち、いずれか１つを前記信号線に選択的に接続する第３選択部を備える、請求項１から請求項４のいずれか一項に記載の撮像素子。
22. 第１方向及び前記第１方向と交差する第２方向に並んで設けられる複数の画素に接続される信号線と、
    前記信号線に接続され、前記信号線に電流を供給するための電流源と、
    前記複数の画素から信号を読み出すための処理部と、を備え、
    前記電流源は、前記処理部で信号を読み出す前記画素と前記処理部とを結ぶ前記信号線の経路長に応じて、前記信号線に供給する電流量を異ならせる、撮像素子。
23. 第１方向及び前記第１方向と交差する第２方向に並んで設けられる複数の画素に接続される信号線と、
    前記信号線に接続され、前記信号線に電流を供給するための電流源と、
    前記複数の画素から信号を読み出すための処理部と、を備え、
    前記複数の画素と前記処理部とを結ぶ前記信号線の経路長に応じて、前記信号線の抵抗値が異なる、撮像素子。
24. 前記複数の画素と前記処理部とを結ぶ前記信号線の経路長に応じて、前記信号線の断面積が異なる、請求項２３に記載の撮像素子。
    

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