KR20220124484A - 이미지 센싱 장치 - Google Patents
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Abstract
본 발명의 실시예에 따른 이미지 센싱 장치는, 다수의 로우 라인들에 연결된 다수의 단위 픽셀들을 포함하며, 각 단위 픽셀은 입사광에 대응하는 광 전하를 생성하는 광 다이오드와 대응되는 로우 라인을 통해 전달되는 전달 제어 신호에 따라 상기 광 전하를 플로팅 확산 노드로 전달하는 전송 트랜지스터를 포함하는 픽셀 어레이; 상기 픽셀 어레이의 일측에 배치되며, 상기 각 로우 라인으로 제 1 전압과 제 2 전압 사이의 전압 레벨을 가지는 상기 전달 제어 신호를 제공하는 로우 제어 회로; 및 상기 픽셀 어레이의 타측에 배치되며, 상기 각 로우 라인의 리셋 리드-아웃 구간 동안 상기 전달 제어 신호를 상기 제 2 전압으로 구동하기 위한 바이어스 보상 회로를 포함할 수 있다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 수평 밴딩 노이즈(horizontal banding noise)를 저감할 수 있는 이미지 센싱 장치에 관한 것이다.
이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 장치이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 스마트폰, 디지털 카메라, 게임기기, 사물 인터넷(Internet of Things), 로봇, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
이미지 센서는 크게 CCD(Charge Coupled Device) 이미지 센서와, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 구분될 수 있다. CCD 이미지 센서는 CMOS 이미지 센서에 비해 잡음(noise)이 적고, 화질이 우수하다. 하지만, CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, CMOS 이미지 센서는 신호 처리 회로를 단일 칩에 집적할 수 있어 제품의 소형화가 용이하고 전력 소모가 매우 낮으며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가가 낮다. 최근에는 모바일 기기에 보다 적합한 특성으로 인하여 CMOS 이미지 센싱 장치가 많이 이용되고 있다.
본 발명의 실시예는 리셋 리드-아웃 구간 동안 동일한 로우에 속한 픽셀들 사이에서 발생할 수 있는 수평 밴딩 노이즈 성분을 감소시킬 수 있는 이미지 센싱 장치를 제공한다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는, 다수의 로우 라인들에 연결된 다수의 단위 픽셀들을 포함하며, 각 단위 픽셀은 입사광에 대응하는 광 전하를 생성하는 광 다이오드와 대응되는 로우 라인을 통해 전달되는 전달 제어 신호에 따라 상기 광 전하를 플로팅 확산 노드로 전달하는 전송 트랜지스터를 포함하는 픽셀 어레이; 상기 픽셀 어레이의 일측에 배치되며, 상기 각 로우 라인으로 제 1 전압과 제 2 전압 사이의 전압 레벨을 가지는 상기 전달 제어 신호를 제공하는 로우 제어 회로; 및 상기 픽셀 어레이의 타측에 배치되며, 상기 각 로우 라인의 리셋 리드-아웃 구간 동안 상기 전달 제어 신호를 상기 제 2 전압으로 구동하기 위한 바이어스 보상 회로를 포함할 수 있다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는, 다수의 로우 라인들에 연결된 다수의 단위 픽셀들을 포함하며, 각 단위 픽셀은 입사광에 대응하는 광 전하를 생성하는 광 다이오드와 대응되는 로우 라인을 통해 전달되는 전달 제어 신호에 따라 상기 광 전하를 플로팅 확산 노드로 전달하는 전송 트랜지스터를 포함하는 픽셀 어레이; 상기 픽셀 어레이의 일측에 배치되며, 상기 로우 라인들 중 홀수번째 로우 라인에 배치된 단위 픽셀들에 제 1 전압과 제 2 전압 사이의 전압 레벨을 가지는 상기 전달 제어 신호를 제공하는 제 1 로우 제어 회로; 상기 픽셀 어레이의 타측에 배치되며, 상기 로우 라인들 중 짝수번째 로우 라인에 배치된 단위 픽셀들에 상기 전달 제어 신호를 제공하는 제 2 로우 제어 회로; 상기 제 2 로우 제어 회로의 일측에 배치되며, 상기 홀수번째 로우 라인의 리셋 리드-아웃 구간 동안 상기 전달 제어 신호를 상기 제 2 전압으로 구동하기 위한 제 1 바이어스 보상 회로; 및 상기 제 1 로우 제어 회로의 일측에 배치되며, 상기 짝수번째 로우 라인의 상기 리셋 리드-아웃 구간 동안 상기 전달 제어 신호를 상기 제 2 전압으로 구동하기 위한 제 2 바이어스 보상 회로를 포함할 수 있다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는, 다수의 로우 라인들에 배치된 다수의 단위 픽셀들을 포함하며, 각 단위 픽셀은 입사광에 대응하는 광 전하를 생성하는 광 다이오드, 전달 제어 신호에 따라 상기 광 전하를 플로팅 확산 노드로 전달하는 전송 트랜지스터 및 이득 제어 신호에 따라 상기 플로팅 확산 노드와 다이나믹 레인지 커패시터를 연결하는 게인 트랜지스터를 포함하는 픽셀 어레이; 상기 픽셀 어레이의 일측에 배치되며, 상기 각 로우 라인으로 제 3 전압과 제 4 전압 사이의 전압 레벨을 가지는 상기 이득 제어 신호를 제공하는 로우 제어 회로; 및 상기 픽셀 어레이의 타측에 배치되며, 상기 각 로우 라인의 리셋 리드-아웃 구간 동안 상기 이득 제어 신호를 상기 제 3 전압으로 구동하기 위한 바이어스 보상 회로 를 포함할 수 있다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는, 다수의 로우 라인들에 배치된 다수의 단위 픽셀들을 포함하며, 각 단위 픽셀은 입사광에 대응하는 광 전하를 생성하는 광 다이오드, 전달 제어 신호에 따라 상기 광 전하를 플로팅 확산 노드로 전달하는 전송 트랜지스터 및 이득 제어 신호에 따라 상기 플로팅 확산 노드와 다이나믹 레인지 커패시터를 연결하는 게인 트랜지스터를 포함하는 픽셀 어레이; 상기 픽셀 어레이의 일측에 배치되며, 상기 로우 라인들 중 홀수번째 로우 라인에 배치된 단위 픽셀들에 제 3 전압과 제 4 전압 사이의 전압 레벨을 가지는 상기 이득 제어 신호를 제공하는 제 1 로우 제어 회로; 상기 픽셀 어레이의 타측에 배치되며, 상기 로우 라인들 중 짝수번째 로우 라인에 배치된 단위 픽셀들에 상기 이득 제어 신호를 제공하는 제 2 로우 제어 회로; 상기 제 2 로우 제어 회로의 일측에 배치되며, 상기 홀수번째 로우 라인의 리셋 리드-아웃 구간 동안 상기 이득 제어 신호를 상기 제 3 전압으로 구동하기 위한 제 1 바이어스 보상 회로; 및 상기 제 1 로우 제어 회로의 일측에 배치되며, 상기 짝수번째 로우 라인의 상기 리셋 리드-아웃 구간 동안 상기 이득 제어 신호를 상기 제 3 전압으로 구동하기 위한 제 2 바이어스 보상 회로를 포함할 수 있다.
본 발명의 실시예에 따르면, 이미지 센싱 장치의 리셋 리드아웃 구간에서 로우 제어 신호를 저전압 또는 고전압으로 구동하기 위한 바이어스 보상 회로를 픽셀 어레이를 기준으로 로우 제어 회로의 반대측에 배치함으로써 동일한 로우에 속한 픽셀들 간의 수평 밴딩 노이즈 성분을 감소시킬 수 있는 효과가 있다.
도 1 은 이미지 센싱 장치의 구성을 설명하기 위한 도면 이다.
도 2 는 도 1 의 단위 픽셀의 구조를 설명하기 위한 도면 이다.
도 3 은 도 1 의 단위 픽셀의 동작을 설명하기 위한 도면 이다.
도 4 는 도 1 의 이미지 센싱 장치의 동일 로우 라인에 연결된 단위 픽셀들을 모델링한 회로 이다.
도 5a 및 도 5b 는 전달 제어 신호를 저전압으로 구동하는 이유를 설명하기 위한 도면 이다.
도 6 은 도 4 의 단위 픽셀의 동작을 설명하기 위한 타이밍도 이다.
도 7 은 본 발명의 제 1 실시예에 다른 이미지 센싱 장치의 구성을 설명하기 위한 도면 이다.
도 8 은 도 7 의 로우 제어 회로 및 바이어스 보상 회로의 상세 구성을 설명하기 위한 회로도 이다.
도 9 는 도 8 의 단위 픽셀의 동작을 설명하기 위한 타이밍도 이다.
도 10a 및 도 10b 는 종래의 이미지 센싱 장치 및 본 발명의 실시예에 따른 이미지 센싱 장치에서 동일 로우 라인에 연결된 단위 픽셀들의 컬럼 방향으로 에러율을 비교하기 위한 그래프 이다.
도 11 은 다른 실시예에 따른 바이어스 보상 회로의 구성을 설명하기 위한 회로도 이다.
도 12 는 본 발명의 제 2 실시예에 다른 이미지 센싱 장치의 구성을 설명하기 위한 도면 이다.
도 13 은 도 12 의 제 1 및 제 2 로우 제어 회로 및 제 1 및 제 2 바이어스 보상 회로의 상세 구성을 설명하기 위한 회로도 이다.
도 14 는 이중 변환 이득(DCG)동작을 지원하는 단위 픽셀의 구조를 설명하기 위한 도면 이다.
도 15 는 본 발명의 제 3 실시예에 따른 이미지 센싱 장치에서 로우 제어 회로 및 바이어스 보상 회로의 상세 구성을 설명하기 위한 회로도 이다.
도 16 은 본 발명의 제 4 실시예에 따른 이미지 센싱 장치에서 제 1 및 제 2 로우 제어 회로 및 제 1 및 제 2 바이어스 보상 회로의 상세 구성을 설명하기 위한 회로도 이다.
도 2 는 도 1 의 단위 픽셀의 구조를 설명하기 위한 도면 이다.
도 3 은 도 1 의 단위 픽셀의 동작을 설명하기 위한 도면 이다.
도 4 는 도 1 의 이미지 센싱 장치의 동일 로우 라인에 연결된 단위 픽셀들을 모델링한 회로 이다.
도 5a 및 도 5b 는 전달 제어 신호를 저전압으로 구동하는 이유를 설명하기 위한 도면 이다.
도 6 은 도 4 의 단위 픽셀의 동작을 설명하기 위한 타이밍도 이다.
도 7 은 본 발명의 제 1 실시예에 다른 이미지 센싱 장치의 구성을 설명하기 위한 도면 이다.
도 8 은 도 7 의 로우 제어 회로 및 바이어스 보상 회로의 상세 구성을 설명하기 위한 회로도 이다.
도 9 는 도 8 의 단위 픽셀의 동작을 설명하기 위한 타이밍도 이다.
도 10a 및 도 10b 는 종래의 이미지 센싱 장치 및 본 발명의 실시예에 따른 이미지 센싱 장치에서 동일 로우 라인에 연결된 단위 픽셀들의 컬럼 방향으로 에러율을 비교하기 위한 그래프 이다.
도 11 은 다른 실시예에 따른 바이어스 보상 회로의 구성을 설명하기 위한 회로도 이다.
도 12 는 본 발명의 제 2 실시예에 다른 이미지 센싱 장치의 구성을 설명하기 위한 도면 이다.
도 13 은 도 12 의 제 1 및 제 2 로우 제어 회로 및 제 1 및 제 2 바이어스 보상 회로의 상세 구성을 설명하기 위한 회로도 이다.
도 14 는 이중 변환 이득(DCG)동작을 지원하는 단위 픽셀의 구조를 설명하기 위한 도면 이다.
도 15 는 본 발명의 제 3 실시예에 따른 이미지 센싱 장치에서 로우 제어 회로 및 바이어스 보상 회로의 상세 구성을 설명하기 위한 회로도 이다.
도 16 은 본 발명의 제 4 실시예에 따른 이미지 센싱 장치에서 제 1 및 제 2 로우 제어 회로 및 제 1 및 제 2 바이어스 보상 회로의 상세 구성을 설명하기 위한 회로도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 회로를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1 은 이미지 센싱 장치(1)의 구성을 설명하기 위한 도면 이다.
도 1 을 참조하면, 이미지 센싱 장치(1)는, 픽셀 어레이(10), 로우 제어 회로(12), 리드-아웃 회로(14), 타이밍 컨트롤러(15) 및 램프 전압 생성 회로(16)를 포함한다.
픽셀 어레이(10)는, 로우 방향과 컬럼 방향으로 어레이 형태로 배열된 다수의 단위 픽셀들(PX)을 포함한다. 단위 픽셀들(PX)은, 다수의 로우 라인들(RLn)을 통해 로우 제어 회로(12)와 연결되고, 다수의 컬럼 라인들(CLm)을 통해 리드-아웃 회로(14)와 연결될 수 있다. 각 단위 픽셀들(PX)은, 적색 스펙트럼 영역의 빛을 전기적 신호로 변환하기 위한 적색 화소, 녹색 스펙트럼 영역의 빛을 전기적 신호로 변환하기 위한 녹색 화소, 청색 스펙트럼 영역의 빛을 전기적 신호로 변환하기 위한 청색 화소 중 하나를 포함하여, 광 전하를 전기적 신호로 변환한다. 픽셀 어레이(10)는, 로우 제어 회로(12)로부터 다수의 로우 라인들(RLn)을 통해 제공되는 로우 제어 신호들(RCS)에 의해 제어되며, 입사광의 광량에 대응하는 광 전하를 생성하고, 생성된 광 전하를 플로팅 디퓨전(floating diffusion) 노드에 축적하고, FD 노드의 전압 레벨을 전기적 신호로 변환함으로써 광 전하에 대응되는 전기적 신호를 다수의 컬럼 라인들(CLm)을 통해서 픽셀 전압(VPIXEL)으로 제공할 수 있다.
로우 제어 회로(12)는, 타이밍 컨트롤러(15)로부터 제공되는 제 1 타이밍 제어 신호(RCTRL)에 따라 전달 제어 신호(TX), 리셋 신호(RX), 선택 신호(SX)를 포함하는 로우 제어 신호들(RCS)를 생성하여 다수의 로우 라인들(RLn)으로 제공할 수 있다. 전달 제어 신호(TX), 리셋 신호(RX), 선택 신호(SX)는 각 로우 라인별로 제공될 수 있다. 로우 제어 회로(12)는, 제 1 타이밍 제어 신호(RCTRL)에 따라 다수의 로우 라인들(RLn) 중 어느 하나의 로우 라인을 선택하기 위한 선택 신호(SX)를 생성할 수 있다. 또한, 로우 제어 회로(12)는, 제 1 타이밍 제어 신호(RCTRL)에 따라 선택된 로우 라인과 연결된 단위 픽셀들(PX)에 리셋 신호(RX) 및 전달 제어 신호(TX)를 특정 타이밍에 순차적으로 활성화시킬 수 있다.
타이밍 컨트롤러(15)는, 픽셀 어레이(10), 로우 제어 회로(12), 리드-아웃 회로(14) 및 램프 전압 생성 회로(16)를 제어하기 위해, 클럭 신호를 포함하는 제 1 및 제 2 타이밍 제어 신호(RCTRL, CCTRL)를 제공할 수 있다.
램프 전압 생성 회로(16)는, 타이밍 컨트롤러(15)의 제어에 따라 시간이 경과함에 따라 전압 레벨이 감소(또는 증가)하는 램프 전압(VRAMP)을 생성할 수 있다.
리드-아웃 회로(14)는, 제 2 타이밍 제어 신호(CCTRL)에 따라 램프 전압(VRAMP)을 토대로 픽셀 전압(VPIXEL)을 디지털 신호로 변환하여 이미지 데이터(DOUT)를 출력할 수 있다. 리드-아웃 회로(14)는, 샘플러, 아날로그-디지털 컨버터(미도시) 및 출력 버퍼(미도시)를 포함할 수 있다. 아날로그-디지털 컨버터는, 램프 전압(VRAMP)을 토대로 아날로그 신호인 픽셀 전압(VPIXEL)을 디지털 신호로 변환할 수 있다. 출력 버퍼는, 제 2 타이밍 제어 신호(CCTRL)에 따라 아날로그-디지털 컨버터로부터 출력되는 디지털 신호를 래치하여 컬럼 단위의 이미지 데이터(DOUT)를 출력할 수 있다. 출력 버퍼는, 컬럼 단위의 이미지 데이터(DOUT)를 출력하기 위해 컬럼 디코더를 추가로 구비할 수 있다.
도 2 는 도 1 의 단위 픽셀(PX)의 구조를 설명하기 위한 도면 이다. 도 3 은 도1 의 단위 픽셀(PX)의 동작을 설명하기 위한 도면 이다.
도 2 를 참조하면, 단위 픽셀(PX)은, 포토 다이오드(Photo Diode)(PD), 전송 트랜지스터(Transfer Transistor)(M1), 리셋 트랜지스터(Reset Transistor)(M2), 구동 트랜지스터(Drive Transistor)(M3) 및 선택 트랜지스터(Select Transistor)(M4)를 포함할 수 있다. 전송 트랜지스터(M1)와 리셋 트랜지스터(M2)의 공통 노드에 플로팅 디퓨젼(FD) 노드가 형성될 수 있다.
포토 다이오드(PD)는, 광전 변환 기능을 수행한다. 포토 다이오드(PD)는, 입사광에 대응하는 전하량을 축적하여 광 전하를 생성할 수 있다. 전송 트랜지스터(M1)는, 게이트에 인가되는 전달 제어 신호(TX)에 응답하여 일단에 연결된 포토 다이오드(PD)로부터 생성된 광 전하를 타단에 연결된 FD 노드로 전달한다. 리셋 트랜지스터(M2)는, 게이트에 인가되는 리셋 신호(RX)에 응답하여 일단으로부터 인가되는 전원 전압(VDDPX)을 타단에 연결된 FD 노드로 전달한다. 즉, 리셋 트랜지스터(M2)에 의해, FD 노드가 전원 전압(VDDPX) 레벨로 초기화될 수 있다. 구동 트랜지스터(M3)는, 소스-팔로워 트랜지스터로 구현되어, 일단이 전원 전압(VDDPX)에 연결되고 게이트와 연결된 FD 노드에 축적된 전하에 대응되는 전기적 신호를 생성하여 타단으로 출력한다. 선택 트랜지스터(M4)는, 게이트에 인가되는 선택 신호(SX)에 응답하여 일단으로 인가되는 구동 트랜지스터(M3)로부터의 전기적 신호를 타단을 통하여 픽셀 전압(VPIXEL)으로 출력한다.
참고로, FD 노드는, 전송 트랜지스터(M1) 및 리셋 트랜지스터(M2)의 타단에 공통으로 연결된 확산 영역으로, 광 전하에 대응되는 전하 또는 초기화 전압(즉, 전원 전압(VDDPX))에 대응되는 전하가 축적되므로, FD 노드 고유의 커패시터(예를 들어, C1)로 모델링할 수 있다.
한편, CMOS 이미지 센서의 경우, 픽셀 자체적으로 가지고 있는 옵셋(Offset) 값을 제거하기 위해 광 전하가 입사되기 전과 후의 픽셀 전압(VPIXEL)을 비교하여 실제로 입사광에 의한 픽셀 신호만을 측정할 수 있도록 하며, 이러한 기법을 상호상관 이중 샘플링(CDS : Correlated Double Sampling) 방식이라고 한다.
도 3 을 참조하면, CDS 방식에서는, 먼저 리셋 신호(RX)에 응답하여 리셋 트랜지스터(M2)가 턴온되어 전원 전압(VDDPX)에 대응되는 전하들이 FD 노드에 충전되어 FD 노드가 초기화될 수 있다. 선택 신호(SX)에 응답하여 선택 트랜지스터(M4)가 턴온되어 FD 노드에 대응되는 전기적 신호가 픽셀 전압(VPIXEL)으로 출력된다. 이 때의 픽셀 전압(VPIXEL)은 기준 신호로 사용될 수 있다. 이 때, 리셋 신호(RX)가 비활성화된 후 전달 제어 신호(TX)가 활성화되기 까지의 구간, 즉, 기준 신호에 대응되는 픽셀 전압(VPIXEL)이 출력되는 구간을 "리셋 리드-아웃 구간"이라고 정의할 수 있다. 전달 제어 신호(TX), 리셋 신호(RX), 선택 신호(SX)는 각 로우 라인별로 제공되므로, 리셋 리드-아웃 구간은 각 로우 라인별로 동일하게 적용될 수 있다.
리셋 리드-아웃 구간 이후 전달 제어 신호(TX)가 활성화되면, 전송 트랜지스터(M1)가 턴온된다. 이 때, 선택 신호(SX)에 응답하여 선택 트랜지스터(M4)가 턴오프될 수 있다. 전달 제어 신호(TX)의 토글링 구간 동안 선택 트랜지스터(M4)를 오프시킴으로써 픽셀 전압(VPIXEL)의 출력 레벨이 상승하는 것을 방지하고 픽셀 전압(VPIXEL)의 세틀링 타임을 감소시킬 수 있다. 전달 제어 신호(TX)에 응답하여 전송 트랜지스터(M1)가 턴온되어 포토 다이오드(PD)로부터 광 전하가 FD 노드에 전달된다. 이 후, 선택 트랜지스터(M4)가 턴온되어 FD 노드에 대응되는 전기적 신호가 픽셀 전압(VPIXEL)으로 출력된다. 이 때의 픽셀 전압(VPIXEL)은 이미지 신호로 사용될 수 있다.
리드-아웃 회로(14)는, 제 2 타이밍 제어 신호(CCTRL)에 따라 픽셀 전압(VPIXEL)을 이중으로 샘플링하고, 램프 전압(VRAMP)을 토대로 기준 신호 및 이미지 신호의 전압차를 디지털 신호로 변환하여 이미지 데이터(DOUT)를 출력할 수 있다.
도 4 는 이미지 센싱 장치(10)의 동일 로우 라인에 연결된 단위 픽셀들(PX1~PX5)을 모델링한 도면 이다. 도 5a 및 도 5b 는 전달 제어 신호(TX)를 저전압으로 구동하는 이유를 설명하기 위한 도면 이다. 도 6 은 도 4 의 단위 픽셀들(PX1~PX5)의 동작을 설명하기 위한 타이밍도 이다.
도 4 를 참조하면, 로우 제어 회로(12)의 전달 드라이버(TX_DRV)와 전달 제어 신호(TX) 라인을 통해 연결된 제 1 내지 제 5 단위 픽셀(PX1~PX5)을 모델링한 회로가 도시되어 있다. 각 단위 픽셀(PX1~PX5)과 TX 라인 사이에는 RC 성분이 존재할 수 있다.
픽셀 어레이(10)에 강한 빛이 인가될 경우 포토 다이오드(PD)에서 FD 노드로 광 전하가 여기되는 오버플로우가 발생하게 된다. 오버 플로우에 의해 전류 경로가 형성되어 FD 노드의 전압 레벨에 변화가 발생하게 된다. 예를 들어, 제 3 단위 픽셀(PX3)의 FD 노드에 광 전하가 전달되어 전압 변화가 발생한 경우, 커패시티브 커플링(capacitive coupling)으로 인해 동일 로우 라인에 연결된 나머지 단위 픽셀들의 FD 노드의 전압 레벨에 영향을 미치게 된다. 이와 같이, 어느 한 단위 픽셀의 FD 노드의 전압 레벨의 변화가 동일한 로우 라인에 연결된 단위 픽셀들에 영향을 주어 발생되는 노이즈를 밴딩 노이즈(banding noise)라 한다.
한편, 전송 트랜지스터(M1)는 게이트에 인가되는 전달 제어 신호(TX)에 응답하여 일단에 연결된 포토 다이오드(PD)로부터 생성된 광 전하를 타단에 연결된 FD 노드로 전달한다. 이 때, 전달 제어 신호(TX)의 전압 레벨이 접지 전압 레벨(즉, 0V)인 경우에 비해서, 전달 제어 신호(TX)의 전압 레벨이 접지 전압 보다 낮은 저전압 레벨(예를 들어, -0.9V)인 경우 정공 축적(hole accumulation) 두께가 증가하게 된다. 즉, 도 5a 에 도시된 바와 같이, 전달 제어 신호(TX)의 전압 레벨이 접지 전압 레벨에 가까울수록 포토 다이오드(PD)와 FD 노드 사이의 전류 장벽이 낮아지게 되어 오버플로우로 인한 전류 경로가 형성되기가 쉽게 된다. 반면, 도 5b 에 도시된 바와 같이, 전달 제어 신호(TX)의 전압 레벨이 접지 전압 레벨 보다 낮을수록 포토 다이오드(PD)와 FD 노드 사이의 전류 장벽이 높아지게 되어 오버플로우로 인한 전류 경로가 형성될 확률이 현저하게 줄어들 수 있다. 따라서, 리셋 리드-아웃 구간 동안 전달 제어 신호(TX)를 접지 전압 보다 낮은 저전압(VBB)으로 구동함으로써 픽셀 어레이(10)에 강한 빛이 인가되더라도 포토 다이오드(PD)에서 FD 노드로의 광 전하 전달을 방지할 수 있다.
다시 도 4 를 참조하면, 오버 플로우에 의해 전류 경로가 형성되는 경우, 픽셀 어레이(10)의 TX 라인의 RC 성분으로 인한 기생 커패시턴스에 의해 로우 제어 회로(12)로부터 제 1 내지 제 5 단위 픽셀(PX1~PX5)로 제공되는 전달 제어 신호(TX)는 점차적으로 전압 강하(gradient voltage drop)될 수 있다. 예를 들어, 제 3 단위 픽셀(PX3)의 FD 노드에 광 전하가 전달되어 전압 변화가 발생한 경우, 전달 드라이버(TX_DRV)의 출력단인 (A) 포인트로부터 제 3 단위 픽셀(PX3)의 연결 지점인 (D) 포인트까지 점차적인 전압 강하가 발생할 수 있다. 즉, 도 6 에 도시된 바와 같이, 전달 드라이버(TX_DRV)의 출력단으로부터 제 3 단위 픽셀(PX3) 사이의 TX 라인의 전달 제어 신호(TX)는 점차적으로 전압 강하될 수 있다. 반면, 제 3 단위 픽셀(PX3)의 연결 지점인 (D) 포인트로부터 제 5 단위 픽셀(PX5) 이후의 연결 지점인 (G) 포인트까지는 추가적인 전압 강하가 발생하지 않게 된다.
특히, 리셋 신호(RX)가 비활성화된 후 전달 제어 신호(TX)가 활성화되기 까지의 리셋 리드-아웃 구간 동안 이러한 TX 라인의 변화는 기준 신호에 대응하는 픽셀 전압(VPIXEL)의 전압 레벨을 증가시키는 요인이 되어 밴딩 노이즈(banding noise)를 더욱 악화시킬 수 있다. 또한, 상기에서 설명한 바와 같이, 로우 제어 회로(12)로부터 제 1 내지 제 5 단위 픽셀(PX1~PX5)로 제공되는 전달 제어 신호(TX)의 전압 강하가 일정하지 않아 밴딩 노이즈를 보상하기가 용이하지 않다.
이하, 본 발명의 실시예에서는, 밴딩 노이즈를 방지하기 위해 각 로우 라인의 리셋 리드-아웃 구간 동안 전달 제어 신호(TX)를 접지 전압 보다 낮은 저전압(VBB)으로 구동하는 바이어스 보상 회로를 픽셀 어레이를 기준으로 로우 제어 회로의 반대쪽에 배치함으로써 동일 로우 라인에 대칭적인 전압 강하를 유도하여 밴딩 노이즈를 보상할 수 있는 방법을 제안한다.
도 7 은 본 발명의 제 1 실시예에 다른 이미지 센싱 장치(100)의 구성을 설명하기 위한 도면 이다.
도 7 을 참조하면, 이미지 센싱 장치(100)는, 픽셀 어레이(110), 로우 제어 회로(120), 바이어스 보상 회로(130), 리드-아웃 회로(140), 타이밍 컨트롤러(150), 램프 전압 생성 회로(160) 및 보상 컨트롤러(170)를 포함할 수 있다.
픽셀 어레이(110)는, 로우 방향과 컬럼 방향으로 어레이 형태로 배열된 다수의 단위 픽셀들(PX)을 포함한다. 단위 픽셀들(PX) 각각은 도 2 에서 설명된 구성을 가지고 도 3 에서 설명된 동작을 수행할 수 있다. 단위 픽셀들(PX)은, 다수의 로우 라인들(RLn)을 통해 로우 제어 회로(120)와 연결되고, 다수의 컬럼 라인들(CLm)을 통해 리드-아웃 회로(140)와 연결될 수 있다. 단위 픽셀들(PX) 각각은 대응되는 로우 라인을 통해 제공되는 로우 제어 신호들(RCS)에 의해 제어되며, 입사광의 광량에 대응하는 광 전하를 생성하고, 생성된 광 전하를 FD 노드에 축적하고, FD 노드의 전압 레벨을 전기적 신호로 변환함으로써 광 전하에 대응되는 전기적 신호를 다수의 컬럼 라인들을 통해서 픽셀 전압(VPIXEL)으로 제공할 수 있다.
로우 제어 회로(120)는, 픽셀 어레이(110)의 일측에 배치될 수 있다. 로우 제어 회로(120)는, 타이밍 컨트롤러(150)로부터 제공되는 제 1 타이밍 제어 신호(RCTRL)에 따라 전달 제어 신호(TX), 리셋 신호(RX), 선택 신호(SX)를 포함하는 로우 제어 신호들(RCS)를 생성하여 다수의 로우 라인들(RLn)으로 제공할 수 있다. 로우 제어 회로(120)는, 다수의 로우 라인들(RLn) 중 동일 로우 라인에 배치된 단위 픽셀들(PX)에 동일한 로우 제어 신호(RCS)를 제공할 수 있다. 특히, 로우 제어 회로(120)는, 각 로우 라인으로 제 1 전압과 제 2 전압 사이의 전압 레벨을 가지는 전달 제어 신호(TX)를 제공할 수 있다. 바람직하게, 제 1 전압은 전원 전압(VDDPX) 레벨을 가지고, 제 2 전압은 접지 전압(VSSPX) 레벨 보다 낮은 저전압(VBB) 레벨을 가질 수 있다. 실시예에 따라, 제 1 전압은 전원 전압(VDDPX) 레벨보다 높은 고전압(VPP) 레벨을 가지고, 제 2 전압은 접지 전압(VSSPX) 레벨 보다 낮은 저전압(VBB) 레벨을 가질 수 있다. 로우 제어 회로(120)는, 제 1 타이밍 제어 신호(RCTRL)에 따라 다수의 로우 라인들(RLn) 중 어느 하나의 로우 라인을 선택하기 위한 선택 신호(SX)를 생성하고, 선택된 로우 라인과 연결된 단위 픽셀들(PX)에 리셋 신호(RX) 및 전달 제어 신호(TX)를 특정 타이밍에 순차적으로 활성화시킬 수 있다.
바이어스 보상 회로(130)는, 픽셀 어레이(110)의 타측에 배치될 수 있다. 즉, 로우 제어 회로(120)와 바이어스 보상 회로(130)는, 픽셀 어레이(110)를 기준으로 다수의 로우 라인들(RLn)의 서로 반대측에 대향하도록 배치될 수 있다. 바이어스 보상 회로(130)는, 다수의 로우 라인들(RLn)에 각각 대응하는 다수의 보상 인에이블 신호들(EN)에 따라, 각 로우 라인의 전달 제어 신호(TX)를 제 2 전압, 즉, 저전압(VBB)으로 구동할 수 있다.
타이밍 컨트롤러(150)는, 픽셀 어레이(110), 로우 제어 회로(120), 리드-아웃 회로(140), 램프 전압 생성 회로(160) 및 보상 컨트롤러(170)를 제어하기 위해, 클럭 신호를 포함하는 제 1 및 제 2 타이밍 제어 신호(RCTRL, CCTRL)를 제공할 수 있다. 타이밍 컨트롤러(150)는, 로직 제어 회로(Logic control circuit), 위상 고정 루프(Phase Locked Loop; PLL) 회로, 타이밍 컨트롤 회로(Timing control circuit), 및 통신 인터페이스 회로(Communication interface circuit) 등을 포함할 수 있다.
램프 전압 생성 회로(160)는, 타이밍 컨트롤러(15)의 제어에 따라 시간이 경과함에 따라 전압 레벨이 감소(또는 증가)하는 램프 전압(VRAMP)을 생성할 수 있다.
리드-아웃 회로(140)는, 제 2 타이밍 제어 신호(CCTRL)에 따라 램프 전압(VRAMP)을 토대로 픽셀 전압(VPIXEL)을 디지털 신호로 변환하여 이미지 데이터(DOUT)를 출력할 수 있다. 리드-아웃 회로(14)는, 샘플러, 아날로그-디지털 컨버터(미도시) 및 출력 버퍼(미도시)를 포함할 수 있다. 출력 버퍼는, 컬럼 단위의 이미지 데이터(DOUT)를 출력하기 위해 컬럼 디코더를 추가로 구비할 수 있다.
보상 컨트롤러(170)는, 제 1 타이밍 제어 신호(RCTRL)에 응답하여, 다수의 로우 라인들(RLn) 중 동일 로우 라인에 연결된 단위 픽셀들(PX)의 리셋 리드-아웃 구간(즉, 각 로우 라인의 리셋 리드-아웃 구간) 동안 활성화되는 다수의 보상 인에이블 신호들(EN)을 생성할 수 있다. 참고로, 리셋 리드-아웃 구간은, 해당 로우 라인의 리셋 신호(RX)가 비활성화된 후 전달 제어 신호(TX)가 활성화되기 까지의 구간, 즉, 기준 신호에 대응되는 픽셀 전압(VPIXEL)이 출력되는 구간으로 정의할 수 있다. 따라서, 바이어스 보상 회로(130)는, 해당 로우 라인의 리드-아웃 구간 동안 전달 제어 신호(TX)를 저전압(VBB)으로 구동할 수 있다.
이하, 도면을 참조하여 로우 제어 회로(120) 및 바이어스 보상 회로(130)의 상세 구성을 설명하기로 한다. 설명의 편의를 위해, 도 7 및 도 8 에서는, 4 개의 로우 라인들과 4 개의 컬럼 라인들 사이에 연결된 4 x 4 단위 픽셀들(PX)이 도시되어 있다.
도 8 은 도 7 의 로우 제어 회로(120) 및 바이어스 보상 회로(130)의 상세 구성을 설명하기 위한 회로도 이다. 도 9 는 도 8 의 단위 픽셀(PX)의 동작을 설명하기 위한 타이밍도 이다.
도 8 을 참조하면, 로우 제어 회로(120)는, 제 1 내지 제 4 로우 라인(RL<1:4>)에 제 1 내지 제 4 전달 제어 신호(TX<1:4>)를 제공하기 위한 제 1 내지 제 4 전달 드라이버(121~124)를 포함할 수 있다. 예를 들어, 제 1 전달 드라이버(121)는, 전원 전압(VDDPX)단과 저전압(VBB)단 사이에 직렬 연결되며, 게이트로 제 1 타이밍 제어 신호(RCTRL_T<1>)를 입력받는 PMOS 트랜지스터(121P) 및 NMOS 트랜지스터(121N)로 구성될 수 있다. PMOS 트랜지스터(121P) 및 NMOS 트랜지스터(121N)의 공통 노드를 통해 제 1 내지 제 4 전달 제어 신호(TX<1:4>)가 픽셀 어레이(110)로 제공될 수 있다. 실시예에 따라, PMOS 트랜지스터(121P) 및 NMOS 트랜지스터(121N)는 고전압(VPP)단과 저전압(VBB)단 사이에 직렬 연결될 수 있다. 이 외에도, 로우 제어 회로(120)는, 리셋 신호들(RX)을 제공하기 위한 다수의 리셋 드라이버들(미도시) 및 선택 신호들(SX)를 제공하기 위한 다수의 선택 드라이버들(미도시)을 추가로 구비할 수 있다.
바이어스 보상 회로(130)는, 제 1 내지 제 4 로우 라인(RL<1:4>)에 각각 대응되는 제 1 내지 제 4 보상기(131~134)를 포함할 수 있다. 예를 들어, 제 1 보상기(131)는, 제 1 로우 라인(RL<1>)과 저전압(VBB)단 사이에 직렬 연결되는 제 1 보상 트랜지스터(N1) 및 제 2 보상 트랜지스터(N2)를 포함할 수 있다. 제 1 보상 트랜지스터(N1)는, 게이트로 전원 전압(VDDPX)을 입력받고, 제 2 보상 트랜지스터(N2)는 게이트로 제 1 보상 인에이블 신호(EN<1>)를 입력받을 수 있다. 바람직하게, 제 1 보상 트랜지스터(N1) 및 제 2 보상 트랜지스터(N2)는 NMOS 트랜지스터로 구현될 수 있다. 제 1 보상 트랜지스터(N1)가 게이트로 전원 전압(VDDPX)을 입력받아 동작함으로써 게이트-드레인 전압을 사이에 발생되는 게이트 유도 드레인 누설(GIDL) 전류를 감소할 수 있다. 실시예에 따라, 제 1 내지 제 4 보상기(131~134)는 각각 병렬 연결된 다수의 제 1 보상 트랜지스터들 및 병렬 연결된 제 2 보상 트랜지스터들이 해당 로우 라인과 저전압(VBB)단 사이에 직렬 연결되도록 구성될 수 있다.
한편, 단위 픽셀들(PX) 각각은 도 2 에서 설명된 포토 다이오드(PD), 전송 트랜지스터(M1), 리셋 트랜지스터(M2), 구동 트랜지스터(M3) 및 선택 트랜지스터(M4)를 포함할 수 있다. 전송 트랜지스터(M1)와 리셋 트랜지스터(M2)의 공통 노드에 FD 노드가 형성될 수 있다.
도 9 를 참조하면, 동일 로우 라인(예를 들어, 제 1 로우 라인(RL<1>))에 연결된 단위 픽셀들(PX)의 동작이 도시되어 있다.
리셋 신호(RX)에 응답하여 리셋 트랜지스터(M2)가 턴온되어 전원 전압(VDDPX)에 대응되는 전하들이 FD 노드에 충전되어 FD 노드가 초기화될 수 있다. 선택 신호(SX)에 응답하여 선택 트랜지스터(M4)가 턴온되어 FD 노드에 대응되는 전기적 신호가 픽셀 전압(VPIXEL)으로 출력된다. 이 때의 픽셀 전압(VPIXEL)은 기준 신호로 사용될 수 있다. 이 때, 로직 하이 레벨의 제 1 타이밍 제어 신호(RCTRL_T<1>)에 응답하여, 제 1 전달 드라이버(121)는 전달 제어 신호(TX<1>)를 저전압(VBB)으로 구동할 수 있다.
리셋 신호(RX)가 비활성화된 후 전달 제어 신호(TX<1>)가 활성화되기까지의 리셋 리드-아웃 구간 동안, 제 1 보상 인에이블 신호(EN<1>)가 로직 하이 레벨로 활성화된다. 이에 따라, 제 1 보상기(131)는, 전달 제어 신호(TX<1>)를 저전압(VBB)으로 구동할 수 있다. 이 때, 제 1 전달 드라이버(121)는 제 1 로우 라인(RL<1>)의 일단을 저전압(VBB)으로 바이어싱하고, 제 1 보상기(131)는 제 1 로우 라인(RL<1>)의 타단을 저전압(VBB)으로 바이어싱함으로써, 어느 하나의 단위 픽셀에서 오버플로우로 인한 전류 경로가 형성되더라도 동일 로우 라인에 대칭적인 전압 강하를 유도할 수 있다.
리셋 리드-아웃 구간 이후, 로직 로우 레벨의 제 1 타이밍 제어 신호(RCTRL_T<1>)에 응답하여, 제 1 전달 드라이버(121)는 전달 제어 신호(TX<1>)를 전원 전압(VDDPX)으로 구동할 수 있다. 이에 따라, 전송 트랜지스터(M1)가 턴온된다. 이 때, 선택 신호(SX)에 응답하여 선택 트랜지스터(M4)가 턴오프될 수 있다. 전달 제어 신호(TX<1>)의 토글링 구간 동안 선택 트랜지스터(M4)를 오프시킴으로써 픽셀 전압(VPIXEL)의 출력 레벨이 상승하는 것을 방지하고 픽셀 전압(VPIXEL)의 세틀링 타임을 감소시킬 수 있다. 전달 제어 신호(TX)에 응답하여 전송 트랜지스터(M1)가 턴온되어 포토 다이오드(PD)로부터 광 전하가 FD 노드에 전달된다. 이 후, 선택 트랜지스터(M4)가 턴온되어 FD 노드에 대응되는 전기적 신호가 픽셀 전압(VPIXEL)으로 출력된다. 이 때의 픽셀 전압(VPIXEL)은 이미지 신호로 사용될 수 있다.
리드-아웃 회로(140)는, 제 2 타이밍 제어 신호(CCTRL)에 따라 픽셀 전압(VPIXEL)을 이중으로 샘플링하고, 램프 전압(VRAMP)을 토대로 기준 신호 및 이미지 신호의 전압차를 디지털 신호로 변환하여 이미지 데이터(DOUT)를 출력할 수 있다.
도 10a 및 도 10b 는 종래의 이미지 센싱 장치(10) 및 본 발명의 실시예에 따른 이미지 센싱 장치(100)에서 동일 로우 라인에 연결된 단위 픽셀들(PX)의 컬럼 방향으로 에러율을 비교하기 위한 그래프 이다.
도 10a 를 참조하면, 종래의 이미지 센싱 장치(10)에서는, 리셋 리드-아웃 구간 동안 동일 로우 라인에 배치된 단위 픽셀들 중 어느 하나의 픽셀에서 오버플로우가 발생한 경우, 커패시티브 커플링(capacitive coupling)으로 인해 동일 로우 라인에 연결된 나머지 단위 픽셀들의 FD 노드의 전압 레벨에 영향을 미치게 된다. 예를 들어, 도 4 의 모델링 회로에서 도시된 바와 같이, 제 3 단위 픽셀(PX3)에서 오버플로우가 발생하는 경우, 전달 드라이버(TX_DRV)의 출력단인 (A) 포인트로부터 제 3 단위 픽셀(PX3)의 연결 지점인 (D) 포인트까지 점차적인 전압 강하가 발생하고, 제 3 단위 픽셀(PX3)의 연결 지점인 (D) 포인트로부터 제 5 단위 픽셀(PX5) 이후의 연결 지점인 (G) 포인트까지는 추가적인 전압 강하가 발생하지 않게 된다. 이에 따라, 도 10a 와 같이, 컬럼 방향으로의 에러율도 전압 강하의 프로파일과 유사한 형태로 나타나게 된다. 이 경우, (A) 포인트 또는 (D) 포인트를 기준으로 에러를 보상하기 위한 오프셋 값을 설정하더라도 타겟 범위 내에 포함되지 못하는 픽셀들의 수가 많아져 에러를 보정하기가 용이하지 않다.
반면, 본 발명의 실시예에 따른 이미지 센싱 장치(100)에서, 리셋 리드-아웃 구간 동안, 제 1 전달 드라이버(121)는 제 1 로우 라인(RL<1>)의 일단을 저전압(VBB)으로 바이어싱하고, 제 1 보상기(131)는 제 1 로우 라인(RL<1>)의 타단을 저전압(VBB)으로 바이어싱함으로써, 어느 하나의 단위 픽셀에서 오버플로우로 인한 전류 경로가 형성되더라도 동일 로우 라인에 대칭적인 전압 강하를 유도할 수 있다. 이에 따라, 도 10b 와 같이, 컬럼 방향으로의 에러율도 전압 강하의 프로파일과 유사한 형태로 대칭적으로 나타나게 된다. 이 경우, (A) 포인트 또는 (D) 포인트를 기준으로 에러를 보상하기 위한 오프셋 값을 설정하는 경우, 종래에 비해 타겟 범위 내에 포함되는 픽셀들의 수가 많아져 에러를 보정하기가 용이하다.
상기와 같이, 본 발명의 제 1 실시예에 따른 이미지 센싱 장치(100)는, 각 로우 라인의 리셋 리드-아웃 구간 동안 전달 제어 신호(TX)를 접지 전압 보다 낮은 저전압(VBB)으로 구동하는 바이어스 보상 회로를 픽셀 어레이를 기준으로 로우 제어 회로의 반대쪽에 배치함으로써 동일 로우 라인에 대칭적인 전압 강하를 유도하여 밴딩 노이즈를 보상할 수 있다.
도 11 은 다른 실시예에 따른 바이어스 보상 회로(130)의 구성을 설명하기 위한 회로도 이다.
도 11 을 참조하면, 바이어스 보상 회로(130)는, 제 1 내지 제 4 로우 라인(RL<1:4>)에 각각 대응하는 제 1 내지 제 4 보상 구동기(135~138)를 포함할 수 있다. 예를 들어, 제 1 보상 구동기(135)는, 제 1 보상 신호 생성기(135A) 및 제 1 보상기(135B)를 포함할 수 있다. 제 1 보상 신호 생성기(135A)는, 선택 신호(SX)와 제 1 보상 인에이블 신호(EN<1>)에 따라 제 1 구간 정의 신호(SX_EN<1>)를 생성할 수 있다.
제 1 보상 신호 생성기(135A)는, 낸드 게이트(ND1), 인버터(INV1) 및 레벨 쉬프터(LS)를 포함할 수 있다. 낸드 게이트(ND1) 및 인버터(INV1)는, 선택 신호(SX)와 제 1 보상 인에이블 신호(EN<1>)를 로직 앤드 연산할 수 있다. 낸드 게이트(ND1) 및 인버터(INV1)는, 전원 전압(VDDPX)과 접지 전압(VSSPX) 사이의 신호를 출력할 수 있다. 레벨 쉬프터(LS)는, 전원 전압(VDDPX)과 접지 전압(VSSPX) 사이에서 스윙하는 인버터(INV1)의 출력 신호을 레벨 쉬프팅하여 전원 전압(VDDPX)과 저전압(VBB) 사이에서 스윙하는 제 1 구간 정의 신호(SX_EN<1>)를 생성할 수 있다. 상기의 구성으로, 제 1 보상 신호 생성기(135A)는, 선택 신호(SX)가 활성화된 상태에서, 제 1 보상 인에이블 신호(EN<1>)가 활성화되면 제 1 구간 정의 신호(SX_EN<1>)를 저전압(VBB) 레벨로 활성화시킬 수 있다. 이 때, 제 1 보상 인에이블 신호(EN<1>)는 리셋 리드-아웃 구간뿐만 아니라 다른 목적을 위해 다른 구간에서도 활성화되는 신호일 수 있다.
제 1 보상기(135B)는, 제 1 로우 라인(RL<1>)과 저전압(VBB)단 사이에 직렬 연결되는 제 3 보상 트랜지스터(P3) 및 제 4 보상 트랜지스터(P4)를 포함할 수 있다. 제 3 보상 트랜지스터(P3)는, 게이트로 전원 전압(VDDPX)을 입력받고, 제 4 보상 트랜지스터(P4)는 게이트로 제 1 구간 정의 신호(SX_EN<1>)를 입력받을 수 있다.
상기와 같이, 바이어스 보상 회로(130)는, 제 1 보상 인에이블 신호(EN<1>) 뿐만 아니라 선택 신호(SX)를 이용하여 제 1 내지 제 4 로우 라인(RL<1:4>)을 저전압(VBB)으로 구동할 수 있다.
이하, 도 12 내지 도 13 을 참조하여 본 발명의 제 2 실시예에 다른 이미지 센싱 장치를 설명한다.
도 12 는 본 발명의 제 2 실시예에 다른 이미지 센싱 장치(200)의 구성을 설명하기 위한 도면 이다.
도 12 를 참조하면, 이미지 센싱 장치(200)는, 픽셀 어레이(210), 제 1 로우 제어 회로(222), 제 2 로우 제어 회로(224), 제 1 바이어스 보상 회로(232), 제 2 바이어스 보상 회로(234), 리드-아웃 회로(240), 타이밍 컨트롤러(250), 램프 전압 생성 회로(260) 및 보상 컨트롤러(270)를 포함할 수 있다.
픽셀 어레이(210)는 도 7 의 픽셀 어레이(110)의 실질적으로 동일한 구성 및 동작을 수행할 수 있다.
제 1 로우 제어 회로(222)는, 픽셀 어레이(210)의 일측에 배치될 수 있다. 제 1 로우 제어 회로(222)는, 타이밍 컨트롤러(250)로부터 제공되는 제 1 타이밍 제어 신호(RCTRL)에 따라 전달 제어 신호(TX), 리셋 신호(RX), 선택 신호(SX)를 포함하는 로우 제어 신호들(RCS)를 생성하여 다수의 로우 라인들(RLn) 중 홀수번째 로우 라인에 배치된 단위 픽셀들(PX)에 제공할 수 있다. 특히, 제 2 실시예에서 제 1 로우 제어 회로(222)는, 홀수번째 로우 라인에 배치된 단위 픽셀들(PX)에 제 1 전압과 제 2 전압 사이의 전압 레벨을 가지는 전달 제어 신호(TX)를 제공할 수 있다. 바람직하게, 제 1 전압은 전원 전압(VDDPX) 레벨 또는 고전압(VPP) 레벨을 가지고, 제 2 전압은 저전압(VBB) 레벨을 가질 수 있다.
제 2 로우 제어 회로(224)는, 픽셀 어레이(210)의 타측에 배치될 수 있다. 제 2 로우 제어 회로(224)는, 제 1 타이밍 제어 신호(RCTRL)에 따라 전달 제어 신호(TX), 리셋 신호(RX), 선택 신호(SX)를 포함하는 로우 제어 신호들(RCS)를 생성하여 다수의 로우 라인들(RLn) 중 짝수번째 로우 라인에 배치된 단위 픽셀들(PX)에 제공할 수 있다. 특히, 제안 실시예에서, 제 2 로우 제어 회로(224)는, 로우 라인들(RLn) 중 짝수번째 로우 라인에 배치된 단위 픽셀들(PX)에 제 1 전압과 제 2 전압 사이의 전압 레벨을 가지는 전달 제어 신호(TX)를 제공할 수 있다.
제 1 바이어스 보상 회로(232)는, 제 2 로우 제어 회로(224)의 일측에 배치될 수 있다. 즉, 제 1 로우 제어 회로(222)와 제 1 바이어스 보상 회로(232)는, 픽셀 어레이(210)를 기준으로 다수의 로우 라인들(RLn)의 서로 반대측에 대향하도록 배치될 수 있다. 제 1 바이어스 보상 회로(232)는, 홀수번째 로우 라인의 리셋 리드-아웃 구간 동안 전달 제어 신호(TX)를 저전압(VBB)으로 구동할 수 있다.
제 2 바이어스 보상 회로(234)는, 제 1 로우 제어 회로(221)의 일측에 배치될 수 있다. 즉, 제 2 로우 제어 회로(224)와 제 2 바이어스 보상 회로(234)는, 픽셀 어레이(210)를 기준으로 다수의 로우 라인들(RLn)의 서로 반대측에 대향하도록 배치될 수 있다. 제 2 바이어스 보상 회로(234)는, 짝수번째 로우 라인의 리셋 리드-아웃 구간 동안 전달 제어 신호(TX)를 저전압(VBB)으로 구동할 수 있다.
타이밍 컨트롤러(250)는, 픽셀 어레이(210), 제 1 로우 제어 회로(222), 제 2 로우 제어 회로(224), 리드-아웃 회로(240), 램프 전압 생성 회로(260) 및 보상 컨트롤러(270)를 제어하기 위해, 제 1 및 제 2 타이밍 제어 신호(RCTRL, CCTRL)를 제공할 수 있다. 제 2 타이밍 제어 신호(RCTRL)는 홀수번째 로우 라인에 배치된 단위 픽셀들(PX)을 제어하기 위해 제 1 로우 제어 회로(222)로 제공되는 제 1 로우 타이밍 제어 신호 및 짝수번째 로우 라인에 배치된 단위 픽셀들(PX)을 제어하기 위해 제 2 로우 제어 회로(224)로 제공되는 제 2 로우 타이밍 제어 신호로 구분될 수 있다.
램프 전압 생성 회로(260) 및 리드-아웃 회로(240)는, 도 7 의 램프 전압 생성 회로(160) 및 리드-아웃 회로(140)와 실질적으로 동일한 구성 및 동작을 수행할 수 있다.
보상 컨트롤러(270)는, 제 1 타이밍 제어 신호(RCTRL)에 응답하여 각 로우 라인의 리셋 리드-아웃 구간 동안 활성화되는 다수의 보상 인에이블 신호들(EN)을 생성할 수 있다. 다수의 보상 인에이블 신호들(EN)은, 홀수번째 로우 라인의 리셋 리드-아웃 구간 동안 활성화되는 다수의 제 1 보상 인에이블 신호들 및 짝수번째 로우 라인의 리셋 리드-아웃 구간 동안 활성화되는 다수의 제 2 보상 인에이블 신호들로 구분될 수 있다. 이에 따라, 제 1 바이어스 보상 회로(232)는, 홀수번째 로우 라인의 리셋 리드-아웃 구간 동안 전달 제어 신호(TX)를 저전압(VBB)으로 구동하고, 제 2 바이어스 보상 회로(234)는, 짝수번째 로우 라인의 리셋 리드-아웃 구간 동안 전달 제어 신호(TX)를 저전압(VBB)으로 구동할 수 있다.
도 13 은 도 12 의 제 1 및 제 2 로우 제어 회로(222, 224) 및 제 1 및 제 2 바이어스 보상 회로(232, 234)의 상세 구성을 설명하기 위한 회로도 이다.
도 13 을 참조하면, 제 1 로우 제어 회로(222)는, 제 1 로우 라인(RL<1>) 및 제 3 로우 라인(RL<3>)에 제 1 전달 제어 신호(TX<1>) 및 제 3 전달 제어 신호(TX<3>)를 각각 제공하기 위한 제 1 전달 드라이버(222_1) 및 제 3 전달 드라이버(222_2)를 포함할 수 있다. 제 2 로우 제어 회로(224)는, 제 2 로우 라인(RL<2>) 및 제 4 로우 라인(RL<4>)에 제 2 전달 제어 신호(TX<2>) 및 제 4 전달 제어 신호(TX<4>)를 각각 제공하기 위한 제 2 전달 드라이버(224_1) 및 제 4 전달 드라이버(224_2)를 포함할 수 있다. 또한, 제 1 로우 제어 회로(222) 및 제 2 로우 제어 회로(224)는, 대응되는 로우 라인에 리셋 신호들(RX)을 제공하기 위한 다수의 리셋 드라이버들(미도시) 및 선택 신호들(SX)를 제공하기 위한 다수의 선택 드라이버들(미도시)을 추가로 구비할 수 있다. 제 1 내지 제 4 전달 드라이버(222_1, 224_1, 222_2, 224_2)는 도 8 의 제 1 내지 제 4 전달 드라이버(121~124)와 실질적으로 동일한 구성 및 동작을 수행할 수 있다.
제 1 바이어스 보상 회로(232)는, 제 1 로우 라인(RL<1>) 및 제 3 로우 라인(RL<3>)에 각각 대응되는 제 1 보상기(232_1) 및 제 3 보상기(232_2)를 포함할 수 있다. 제 2 바이어스 보상 회로(234)는, 제 2 로우 라인(RL<2>) 및 제 4 로우 라인(RL<4>)에 각각 대응되는 제 2 보상기(234_1) 및 제 4 보상기(234_2)를 포함할 수 있다. 제 1 내지 제 4 보상기(232_1, 234_1, 232_2, 234_2)는 도 8 의 제 1 내지 제 4 보상기(131~134)와 실질적으로 동일한 구성 및 동작을 수행할 수 있다. 실시예에 따라, 제 1 바이어스 보상 회로(232) 및 제 2 바이어스 보상 회로(234)는, 도 11 에서 설명된 제 1 내지 제 4 보상 구동기(135~138)를 포함하도록 구현될 수 있다.
상기와 같이, 제안 발명의 제 2 실시예에 따른 이미지 센싱 장치(200)는, 제 1 및 제 2 로우 제어 회로를 픽셀 어레이의 양측에 분산 배치하고, 이에 대응되는 제 1 및 제 2 바이어스 보상 회로를 픽셀 어레이를 기준으로 제 1 및 제 2 로우 제어 회로의 반대쪽에 분산 배치함으로써 동일 로우 라인에 대칭적인 전압 강하를 유도하여 밴딩 노이즈를 보상할 수 있다.
한편, 이미지 센서의 품질을 나타내는 데 있어, 중요한 판단 기준이 되는 것 중에 하나가 다이내믹 레인지(Dynamic Range)이다. 다이내믹 레인지는 일반적으로 입력 신호를 왜곡하지 않으면서 신호를 처리할 수 있는 최대 범위를 나타낸다. 이미지 센서의 경우에는 다이내믹 레인지가 넓을수록 넓은 조도 범위에서 선명한 이미지를 얻을 수 있다. 이미지 센서는 다이내믹 레인지가 좁아 특정 칼라에 대한 포화 상태가 되면, 이미지 원래의 색을 잘 표현하지 못하는 한계가 있다. 이러한 다이내믹 레인지가 좁은 단점을 극복하기 위하여 와이드 다이나믹 레인지(Wide Dynamic Range: WDR) 픽셀을 구현하기 위한 다양한 기술들이 시도되고 있다. 예를 들면, 이미지 센서에서 빛의 조사 시간을 조절하면서 와이드 다이나믹 레인지(WDR)를 구현하도록 하는 기술이나 FD 노드(영역)의 용량을 증가시키는 방법 등이 있다.
도 14 는 이중 변환 이득(DUAL CONVERSION GAIN, DCG) 동작을 지원하는 단위 픽셀의 구조를 설명하기 위한 도면 이다.
도 14 를 참조하면, 단위 픽셀(PX)은, 포토 다이오드(PD), 전송 트랜지스터(M1), 리셋 트랜지스터(M2), 구동 트랜지스터(M3), 선택 트랜지스터(M4), 게인 트랜지스터(M5) 및 다이나믹 레인지 커패시터(C2)를 포함할 수 있다. FD 노드는, 전송 트랜지스터(M1) 및 리셋 트랜지스터(M2)의 타단에 공통으로 연결된 확산 영역으로, 광 전하에 대응되는 전하 또는 초기화 전압(즉, 전원 전압(VDDPX))에 대응되는 전하가 축적되므로, FD 노드 고유의 커패시터(예를 들어, C1)로 모델링할 수 있다.
도 14 의 포토 다이오드(PD), 전송 트랜지스터(M1), 리셋 트랜지스터(M2), 구동 트랜지스터(M3) 및 선택 트랜지스터(M4)는 도 2 의 구성들과 실질적으로 동일한 구성을 가질 수 있다.
게인 트랜지스터(M5)는, 게이트에 인가되는 이득 제어 신호(DCGX)에 응답하여 일단에 연결된 FD 노드에 축적된 전하를 타단에 연결된 다이나믹 레인지 커패시터(C2)로 전달할 수 있다.
다이나믹 레인지 커패시터(C2)는 게인 트랜지스터(M5)의 타단과 접지 전압(VSSPX)단의 일단은 리셋 트랜지스터(RX)와 이중 변환 이득 트랜지스터(M5) 사이에 연결될 수 있다.
고조도 모드에서는, 게인 트랜지스터(M5)는 턴온되어, 다이나믹 레인지 커패시터(C2)는 FD 노드에 연결될 수 있다. 따라서, 고조도 모드에서는, 포토 다이오드(PD)로부터 FD 노드로 오버플로우된 전하들이 다이나믹 레인지 커패시터(C2)에 의해서 공유(Sharing)된다. 고조도 모드에서, 포토 다이오드(PD)로부터 오버플로우되는 대량의 전하가 다이나믹 레인지 커패시터(C2)에 의해서 버려지지 않고 집적(Integrate)될 수 있다. 즉, 포토 다이오드(PD)에서 오버플로우된 대량의 전하들이 버려지지 않고 상대적으로 높은 조도에서 센싱된 이미지 정보로 사용될 수 있다. 반면, 저조도 모드에서는, 게인 트랜지스터(M5)가 턴오프되어, 다이나믹 레인지 커패시터(C2)는 FD 노드와 전기적으로 차단된다. 따라서, 저조도 모드에서, 포토 다이오드(PD)로부터 FD 노드에 전달되는 전하는 FD 노드(영역)에만 저장된다. 이와 같이, 게인 트랜지스터(M5) 및 다이나믹 레인지 커패시터(C2)에 의해서 고조도 모드와 저조도 모드에서 상이한 변환 이득이 제공됨으로써 높은 변환 이득(High Conversion Gain)과 저잡음 특성이 제공될 수 있다.
한편, DCG 동작을 지원하는 이미지 센싱 장치에서, 이득 제어 신호(DCGX)는 로우 제어 회로로부터 로우 라인을 통해 로우 제어 신호들(RCS) 중 하나로 픽셀 어레이로 제공될 수 있다. 이 때, 로우 제어 회로는, 리셋 리드-아웃 구간 동안 이득 제어 신호(DCGX)를 전원 전압(VDDPX) 보다 높은 고전압(VPP)으로 구동함으로써 게인 트랜지스터(M5)의 MOS 커패시턴스와 다이나믹 레인지 커패시터(C2)의 커패시턴스를 확보하여 균일한 게이트 커패시턴스를 유지할 수 있다. 이에 따라, 어느 한 단위 픽셀의 FD 노드의 전압 레벨의 변화가 동일한 로우 라인에 연결된 단위 픽셀들에 영향을 주어 발생되는 밴딩 노이즈를 감소시킬 수 있다.
이하, 도 15 및 도 16 을 참조하여, 본 발명의 제 3 실시예 및 제 4 실시예에 따른 DCG 동작을 지원하는 이미지 센싱 장치를 설명한다. 설명의 편의를 위해, 도 15 및 도 16 에서는, 4 개의 로우 라인들과 4 개의 컬럼 라인들 사이에 연결된 4 x 4 단위 픽셀들(PX)이 도시되어 있다.
도 15 는 본 발명의 제 3 실시예에 따른 이미지 센싱 장치(300)에서 로우 제어 회로(320) 및 바이어스 보상 회로(330)의 상세 구성을 설명하기 위한 회로도 이다.
도 15 를 참조하면, 로우 제어 회로(320)는 픽셀 어레이(310)의 일측에 배치되고, 바이어스 보상 회로(330)는 픽셀 어레이(310)의 타측에 배치될 수 있다. 로우 제어 회로(320)와 바이어스 보상 회로(330)는, 픽셀 어레이(310)를 기준으로 제 1 내지 제 4 로우 라인(RL<1:4>)의 서로 반대측에 대향하도록 배치될 수 있다.
로우 제어 회로(320)는, 제 1 내지 제 4 로우 라인(RL<1:4>)으로 제 3 전압과 제 4 전압 사이의 전압 레벨을 가지는 제 1 내지 제 4 이득 제어 신호(DCGX<1:4>)를 제공할 수 있다. 바람직하게, 제 3 전압은 전원 전압(VDDPX) 레벨보다 높은 고전압(VPP) 레벨을 가지고, 제 4 전압은 접지 전압(VSSPX) 레벨을 가질 수 있다. 실시예에 따라, 제 3 전압은 고전압(VPP) 레벨을 가지고, 제 4 전압은 접지 전압(VSSPX) 레벨 보다 낮은 저전압(VBB) 레벨을 가질 수 있다.
로우 제어 회로(320)는, 제 1 내지 제 4 로우 라인(RL<1:4>)에 제 1 내지 제 4 이득 제어 신호(DCGX<1:4>)를 제공하기 위한 제 1 내지 제 4 게인 드라이버(321~324)를 포함할 수 있다. 예를 들어, 제 1 게인 드라이버(321)는, 고전압(VPP)단과 접지 전압(VSSPX)단 사이에 직렬 연결되며, 게이트로 제 1 타이밍 제어 신호(RCTRL_D<1>)를 입력받는 PMOS 트랜지스터(321P) 및 NMOS 트랜지스터(321N)로 구성될 수 있다. PMOS 트랜지스터(321P) 및 NMOS 트랜지스터(321N)의 공통 노드를 통해 제 1 내지 제 4 이득 제어 신호(DCGX<1:4>)가 픽셀 어레이(310)로 제공될 수 있다. 실시예에 따라, PMOS 트랜지스터(321P) 및 NMOS 트랜지스터(321N)는 고전압(VPP)단과 저전압(VBB)단 사이에 직렬 연결될 수 있다. 로우 제어 회로(320)는, 전달 제어 신호들(TX)을 제공하기 위한 전달 드라이버들(미도시), 리셋 신호들(RX)을 제공하기 위한 다수의 리셋 드라이버들(미도시) 및 선택 신호들(SX)를 제공하기 위한 다수의 선택 드라이버들(미도시)을 추가로 구비할 수 있다.
바이어스 보상 회로(330)는, 제 1 내지 제 4 로우 라인(RL<1:4>)에 각각 대응하는 제 1 내지 제 4 보상 인에이블 신호(ENB<1:4>)에 따라, 각 로우 라인의 리셋 리드-아웃 구간 동안 이득 제어 신호(DCGX)를 제 3 전압, 즉, 고전압(VPP)으로 구동할 수 있다. 바이어스 보상 회로(330)는, 제 1 내지 제 4 로우 라인(RL<1:4>)에 각각 대응되는 제 1 내지 제 4 보상기(331~334)를 포함할 수 있다. 예를 들어, 제 1 보상기(331)는, 제 1 로우 라인(RL<1>)과 고전압(VPP)단 사이에 직렬 연결되는 제 1 보상 트랜지스터(P1) 및 제 2 보상 트랜지스터(P2)를 포함할 수 있다. 제 1 보상 트랜지스터(P1)는, 게이트로 접지 전압(VSSPX)을 입력받고, 제 2 보상 트랜지스터(P2)는 게이트로 제 1 보상 인에이블 신호(ENB<1>)를 입력받을 수 있다. 바람직하게, 제 1 보상 트랜지스터(P1) 및 제 2 보상 트랜지스터(P2)는 PMOS 트랜지스터로 구현될 수 있다. 참고로, 제 2 보상 트랜지스터(P2)가 PMOS 트랜지스터로 구현되기 때문에 제 1 내지 제 4 보상 인에이블 신호(ENB<1:4>)는 도 8 에서 설명된 제 1 내지 제 4 보상 인에이블 신호(EN<1:4>)와는 반대 위상을 가지는 신호일 수 있다. 제 1 보상 트랜지스터(P1)가 게이트로 접지 전압(VSSPX)을 입력받아 동작함으로써 게이트 유도 드레인 누설(GIDL) 전류를 감소할 수 있다.
한편, 도 15 의 이미지 센싱 장치(300)에서, 로우 제어 회로(320)는, 또 다른 로우 라인들을 통해 각 픽셀(PX)의 전송 트랜지스터에 제 1 전압과 제 2 전압 사이의 전압 레벨을 가지는 전달 제어 신호(TX)를 제공할 수 있다. 이 때, 제 1 전압은 전원 전압(VDDPX) 레벨 또는 전원 전압(VDDPX) 레벨보다 높은 고전압(VPP) 레벨을 가지고, 제 2 전압은 접지 전압(VSSPX) 레벨 보다 낮은 저전압(VBB) 레벨을 가질 수 있다. 바이어스 보상 회로(330)는, 보상 인에이블 신호(EN)에 따라, 또 다른 로우 라인 각각의 리셋 리드-아웃 구간 동안 전달 제어 신호(TX)를 제 2 전압, 즉, 저전압(VBB)으로 구동할 수 있다. 이 때, 바이어스 보상 회로(330)는, 전달 제어 신호(TX)를 저전압(VBB)으로 구동하기 위해 보상 인에이블 신호(EN)를 입력받고, 이득 제어 신호(DCGX)를 고전압(VPP)으로 구동하기 위해 반전된 보상 인에이블 신호(ENB)를 입력받을 수 있다.
상기와 같이, 본 발명의 제 3 실시예에 따른 DCG 동작을 지원하는 이미지 센싱 장치(300)는, 각 로우 라인의 리셋 리드-아웃 구간 동안 이득 제어 신호(DCGX)를 고전압(VPP)으로 구동하는 바이어스 보상 회로를 픽셀 어레이를 기준으로 로우 제어 회로의 반대쪽에 배치함으로써 동일 로우 라인에 대칭적인 전압 강하를 유도하여 밴딩 노이즈를 보상할 수 있다.
도 16 은 본 발명의 제 4 실시예에 따른 이미지 센싱 장치(400)에서 제 1 및 제 2 로우 제어 회로(422, 424) 및 제 1 및 제 2 바이어스 보상 회로(432, 434)의 상세 구성을 설명하기 위한 회로도 이다.
도 16 을 참조하면, 제 1 로우 제어 회로(422)는, 픽셀 어레이(410)의 일측에 배치될 수 있다. 제 1 로우 제어 회로(422)는, 홀수번째 로우 라인에 배치된 단위 픽셀들(PX)에 제 3 전압과 제 4 전압 사이의 전압 레벨을 가지는 이득 제어 신호(DCGX)를 제공할 수 있다.
제 2 로우 제어 회로(424)는, 픽셀 어레이(410)의 타측에 배치될 수 있다. 제 2 로우 제어 회로(424)는, 짝수번째 로우 라인에 배치된 단위 픽셀들(PX)에 제 3 전압과 제 4 전압 사이의 전압 레벨을 가지는 이득 제어 신호(DCGX)를 제공할 수 있다.
제 1 바이어스 보상 회로(432)는, 제 2 로우 제어 회로(424)의 일측에 배치될 수 있다. 제 1 로우 제어 회로(422)와 제 1 바이어스 보상 회로(432)는, 픽셀 어레이(410)를 기준으로 제 1 내지 제 4 로우 라인(RL<1:4>)의 서로 반대측에 대향하도록 배치될 수 있다. 제 1 바이어스 보상 회로(432)는, 홀수번째 로우 라인의 리셋 리드-아웃 구간 동안 이득 제어 신호(DCGX)를 고전압(VPP)으로 구동할 수 있다.
제 2 바이어스 보상 회로(434)는, 제 1 로우 제어 회로(422)의 일측에 배치될 수 있다. 제 2 로우 제어 회로(424)와 제 2 바이어스 보상 회로(434)는, 픽셀 어레이(410)를 기준으로 제 1 내지 제 4 로우 라인(RL<1:4>)의 서로 반대측에 대향하도록 배치될 수 있다. 제 2 바이어스 보상 회로(434)는, 짝수번째 로우 라인의 리셋 리드-아웃 구간 동안 이득 제어 신호(DCGX)를 고전압(VPP)으로 구동할 수 있다.
제 1 로우 제어 회로(422) 및 제 2 로우 제어 회로(424)는, 도 15 의 로우 제어 회로(320)의 구성과 실질적으로 동일한 구성 및 동작을 수행할 수 있다. 또한, 제 1 바이어스 보상 회로(432) 및 제 2 바이어스 보상 회로(434)는, 도 15 의 바이어스 보상 회로(330)의 구성과 실질적으로 동일한 구성 및 동작을 수행할 수 있다.
상기와 같이, 본 발명의 제 4 실시예에 따른 DCG 동작을 지원하는 이미지 센싱 장치(400)는, 제 1 및 제 2 로우 제어 회로를 픽셀 어레이의 양측에 분산 배치하고, 이에 대응되는 제 1 및 제 2 바이어스 보상 회로를 픽셀 어레이를 기준으로 제 1 및 제 2 로우 제어 회로의 반대쪽에 분산 배치함으로써 동일 로우 라인에 대칭적인 전압 강하를 유도하여 밴딩 노이즈를 보상할 수 있다.
상기와 같이, 본 발명의 실시예들에 따르면, 각 로우 라인의 리셋 리드-아웃 구간 동안 로우 제어 신호를 특정 전압으로 구동하는 바이어스 보상 회로를 픽셀 어레이를 기준으로 로우 제어 회로의 반대쪽에 배치함으로써 동일 로우 라인에 대칭적인 전압 강하를 유도하여 밴딩 노이즈를 보상할 수 있다. 한편, 상기의 실시예들에서는, 전달 제어 신호(TX) 및 이득 제어 신호(DCGX)를 바이어싱하는 바이어싱 보상 회로를 로우 제어 회로 반대측에 배치하는 점을 예로 들어 설명하였으나. 제안 발명은 이에 한정되지 않는다. 실시예에 따라, 리셋 신호(RX) 및 선택 신호(SX) 등 로우 라인으로 제공되는 로우 제어 신호들을 특정 바이어스로 바이어싱하는 바이어싱 보상 회로를 로우 제어 회로 반대측에 배치함으로써 동일 로우 라인에 대칭적인 전압 강하를 유도하여 밴딩 노이즈를 보상할 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Claims (20)
- 다수의 로우 라인들에 연결된 다수의 단위 픽셀들을 포함하며, 각 단위 픽셀은 입사광에 대응하는 광 전하를 생성하는 광 다이오드와 대응되는 로우 라인을 통해 전달되는 전달 제어 신호에 따라 상기 광 전하를 플로팅 확산 노드로 전달하는 전송 트랜지스터를 포함하는 픽셀 어레이;
상기 픽셀 어레이의 일측에 배치되며, 상기 각 로우 라인으로 제 1 전압과 제 2 전압 사이의 전압 레벨을 가지는 상기 전달 제어 신호를 제공하는 로우 제어 회로; 및
상기 픽셀 어레이의 타측에 배치되며, 상기 각 로우 라인의 리셋 리드-아웃 구간 동안 상기 전달 제어 신호를 상기 제 2 전압으로 구동하기 위한 바이어스 보상 회로
를 포함하는 이미지 센싱 장치.
- 제 1 항에 있어서,
상기 단위 픽셀들 각각은,
상기 로우 제어 회로로부터 제공되는 리셋 신호에 따라 상기 플로팅 확산 노드를 초기화시키는 리셋 트랜지스터를 추가로 포함하며,
상기 리셋 리드-아웃 구간은, 상기 리셋 신호의 비활성화로부터 상기 전달 제어 신호의 활성화까지의 구간에 포함되는 이미지 센싱 장치.
- 제 1 항에 있어서,
상기 제 1 전압은 전원 전압 레벨을 가지고,
상기 제 2 전압은 접지 전압 레벨 보다 낮은 저전압 레벨을 가지는 이미지 센싱 장치.
- 제 1 항에 있어서,
상기 제 1 전압은 전원 전압 레벨 보다 높은 고전압 레벨을 가지고,
상기 제 2 전압은 접지 전압 레벨 보다 낮은 저전압 레벨을 가지는 이미지 센싱 장치.
- 제 1 항에 있어서,
상기 바이어스 보상 회로는,
상기 로우 라인들에 각각 연결되는 다수의 보상기들을 포함하며,
상기 보상기들 각각은,
대응되는 로우 라인과 제 2 전압단 사이에 직렬 연결되며, 게이트로 전원 전압과 상기 리셋 리드-아웃 구간 동안 활성화되는 보상 인에이블 신호를 각각 입력받는 제 1 및 제 2 보상 트랜지스터를 포함하는 이미지 센싱 장치.
- 제 1 항에 있어서,
상기 단위 픽셀들 각각은,
상기 플로팅 확산 노드의 전압 레벨에 대응하는 픽셀 전압을 발생하는 구동 트랜지스터; 및
상기 로우 제어 회로로부터 제공되는 선택 신호에 따라 상기 픽셀 전압을 출력하는 선택 트랜지스터
를 더 포함하는 이미지 센싱 장치.
- 제 6 항에 있어서,
상기 바이어스 보상 회로는,
상기 로우 라인들에 각각 연결되는 다수의 보상 구동기들을 포함하며,
상기 보상 구동기들 각각은,
상기 선택 신호와 상기 리드-아웃 구간 동안 활성화되는 보상 인에이블 신호를 토대로 구간 정의 신호를 생성하는 보상 신호 생성기; 및
대응되는 로우 라인과 제 2 전압단 사이에 직렬 연결되며, 게이트로 전원 전압과 상기 구간 정의 신호를 각각 입력받는 제 3 및 제 4 보상 트랜지스터를 포함하는 보상기
를 포함하는 이미지 센싱 장치.
- 다수의 로우 라인들에 연결된 다수의 단위 픽셀들을 포함하며, 각 단위 픽셀은 입사광에 대응하는 광 전하를 생성하는 광 다이오드와 대응되는 로우 라인을 통해 전달되는 전달 제어 신호에 따라 상기 광 전하를 플로팅 확산 노드로 전달하는 전송 트랜지스터를 포함하는 픽셀 어레이;
상기 픽셀 어레이의 일측에 배치되며, 상기 로우 라인들 중 홀수번째 로우 라인에 배치된 단위 픽셀들에 제 1 전압과 제 2 전압 사이의 전압 레벨을 가지는 상기 전달 제어 신호를 제공하는 제 1 로우 제어 회로;
상기 픽셀 어레이의 타측에 배치되며, 상기 로우 라인들 중 짝수번째 로우 라인에 배치된 단위 픽셀들에 상기 전달 제어 신호를 제공하는 제 2 로우 제어 회로;
상기 제 2 로우 제어 회로의 일측에 배치되며, 상기 홀수번째 로우 라인의 리셋 리드-아웃 구간 동안 상기 전달 제어 신호를 상기 제 2 전압으로 구동하기 위한 제 1 바이어스 보상 회로; 및
상기 제 1 로우 제어 회로의 일측에 배치되며, 상기 짝수번째 로우 라인의 상기 리셋 리드-아웃 구간 동안 상기 전달 제어 신호를 상기 제 2 전압으로 구동하기 위한 제 2 바이어스 보상 회로
를 포함하는 이미지 센싱 장치.
- 제 8 항에 있어서,
상기 단위 픽셀들 각각은,
상기 제 1 로우 제어 회로 또는 상기 제 2 로우 제어 회로로부터 제공되는 리셋 신호에 따라 상기 플로팅 확산 노드를 초기화시키는 리셋 트랜지스터를 추가로 포함하며,
상기 리셋 리드-아웃 구간은, 상기 리셋 신호의 비활성화로부터 상기 전달 제어 신호의 활성화까지의 구간에 포함되는 이미지 센싱 장치.
- 제 8 항에 있어서,
상기 제 1 전압은 전원 전압 레벨 또는 상기 전원 전압 레벨 보다 높은 고전압 레벨을 가지고,
상기 제 2 전압은 접지 전압 레벨 보다 낮은 저전압 레벨을 가지는 이미지 센싱 장치.
- 제 8 항에 있어서,
상기 제 1 및 제 2 바이어스 보상 회로는 각각,
상기 로우 라인들에 각각 연결되는 다수의 보상기들을 포함하며,
상기 보상기들 각각은,
대응되는 로우 라인과 제 2 전압단 사이에 직렬 연결되며, 게이트로 전원 전압과 상기 리셋 리드-아웃 구간 동안 활성화되는 보상 인에이블 신호를 각각 입력받는 제 1 및 제 2 보상 트랜지스터를 포함하는 이미지 센싱 장치.
- 제 8 항에 있어서,
상기 단위 픽셀들 각각은,
상기 플로팅 확산 노드의 전압 레벨에 대응하는 픽셀 전압을 발생하는 구동 트랜지스터; 및 상기 제 1 로우 제어 회로 또는 상기 제 2 로우 제어 회로로부터 제공되는 선택 신호에 따라 상기 픽셀 전압을 출력하는 선택 트랜지스터를 더 포함하고,
상기 제 1 및 제 2 바이어스 보상 회로는 각각,
상기 선택 신호와 상기 리셋 리드-아웃 구간 동안 활성화되는 보상 인에이블 신호를 토대로 구간 정의 신호를 생성하는 보상 신호 생성기; 및
대응하는 로우 라인과 제 2 전압단 사이에 직렬 연결되며, 게이트로 전원 전압과 상기 구간 정의 신호를 각각 입력받는 제 3 및 제 4 보상 트랜지스터를 포함하는 보상기
를 포함하는 이미지 센싱 장치.
- 다수의 로우 라인들에 배치된 다수의 단위 픽셀들을 포함하며, 각 단위 픽셀은 입사광에 대응하는 광 전하를 생성하는 광 다이오드, 전달 제어 신호에 따라 상기 광 전하를 플로팅 확산 노드로 전달하는 전송 트랜지스터 및 이득 제어 신호에 따라 상기 플로팅 확산 노드와 다이나믹 레인지 커패시터를 연결하는 게인 트랜지스터를 포함하는 픽셀 어레이;
상기 픽셀 어레이의 일측에 배치되며, 상기 각 로우 라인으로 제 3 전압과 제 4 전압 사이의 전압 레벨을 가지는 상기 이득 제어 신호를 제공하는 로우 제어 회로; 및
상기 픽셀 어레이의 타측에 배치되며, 상기 각 로우 라인의 리셋 리드-아웃 구간 동안 상기 이득 제어 신호를 상기 제 3 전압으로 구동하기 위한 바이어스 보상 회로
를 포함하는 이미지 센싱 장치.
- 제 13 항에 있어서,
상기 단위 픽셀들 각각은,
상기 로우 제어 회로로부터 제공되는 리셋 신호에 따라 상기 플로팅 확산 노드를 초기화시키는 리셋 트랜지스터를 추가로 포함하며,
상기 리셋 리드-아웃 구간은, 상기 리셋 신호의 비활성화로부터 상기 전달 제어 신호의 활성화까지의 구간에 포함되는 이미지 센싱 장치.
- 제 13 항에 있어서,
상기 제 3 전압은 전원 전압 레벨 보다 높은 고전압 레벨을 가지고,
상기 제 4 전압은 접지 전압 레벨 또는 상기 보다 접지 전압 레벨 보다 낮은 저전압 레벨을 가지는 이미지 센싱 장치.
- 제 13 항에 있어서,
상기 바이어스 보상 회로는,
상기 로우 라인들에 각각 연결되는 다수의 보상기들을 포함하며,
상기 보상기들 각각은,
대응되는 로우 라인과 제 3 전압단 사이에 직렬 연결되며, 게이트로 전원 전압과 상기 리셋 리드-아웃 구간 동안 활성화되는 보상 인에이블 신호를 각각 입력받는 제 1 및 제 2 보상 트랜지스터를 포함하는 이미지 센싱 장치.
- 제 13 항에 있어서,
상기 단위 픽셀들 각각은,
상기 플로팅 확산 노드의 전압 레벨에 대응하는 픽셀 전압을 발생하는 구동 트랜지스터; 및 상기 로우 제어 회로로부터 제공되는 선택 신호에 따라 상기 픽셀 전압을 출력하는 선택 트랜지스터를 더 포함하고,
상기 바이어스 보상 회로는,
상기 로우 라인들에 각각 연결되는 다수의 보상 구동기들을 포함하며,
상기 보상 구동기들 각각은,
상기 선택 신호와 상기 리드-아웃 구간 동안 활성화되는 보상 인에이블 신호를 토대로 구간 정의 신호를 생성하는 보상 신호 생성기; 및
대응되는 로우 라인과 제 3 전압단 사이에 직렬 연결되며, 게이트로 전원 전압과 상기 구간 정의 신호를 각각 입력받는 제 3 및 제 4 보상 트랜지스터를 포함하는 보상기
를 포함하는 이미지 센싱 장치.
- 제 13 항에 있어서,
상기 로우 제어 회로는, 상기 각 로우 라인으로 제 1 전압과 제 2 전압 사이의 전압 레벨을 가지는 상기 전달 제어 신호를 더 제공하고,
상기 바이어스 보상 회로는, 상기 각 로우 라인의 리셋 리드-아웃 구간 동안 상기 전달 제어 신호를 상기 제 2 전압으로 구동하기 구동하는 이미지 센싱 장치.
- 제 18 항에 있어서,
상기 제 1 전압은 전원 전압 레벨 또는 상기 전원 전압 레벨 보다 높은 고전압 레벨을 가지고,
상기 제 2 전압은 접지 전압 레벨 보다 낮은 저전압 레벨을 가지는 이미지 센싱 장치.
- 다수의 로우 라인들에 배치된 다수의 단위 픽셀들을 포함하며, 각 단위 픽셀은 입사광에 대응하는 광 전하를 생성하는 광 다이오드, 전달 제어 신호에 따라 상기 광 전하를 플로팅 확산 노드로 전달하는 전송 트랜지스터 및 이득 제어 신호에 따라 상기 플로팅 확산 노드와 다이나믹 레인지 커패시터를 연결하는 게인 트랜지스터를 포함하는 픽셀 어레이;
상기 픽셀 어레이의 일측에 배치되며, 상기 로우 라인들 중 홀수번째 로우 라인에 배치된 단위 픽셀들에 제 3 전압과 제 4 전압 사이의 전압 레벨을 가지는 상기 이득 제어 신호를 제공하는 제 1 로우 제어 회로;
상기 픽셀 어레이의 타측에 배치되며, 상기 로우 라인들 중 짝수번째 로우 라인에 배치된 단위 픽셀들에 상기 이득 제어 신호를 제공하는 제 2 로우 제어 회로;
상기 제 2 로우 제어 회로의 일측에 배치되며, 상기 홀수번째 로우 라인의 리셋 리드-아웃 구간 동안 상기 이득 제어 신호를 상기 제 3 전압으로 구동하기 위한 제 1 바이어스 보상 회로; 및
상기 제 1 로우 제어 회로의 일측에 배치되며, 상기 짝수번째 로우 라인의 상기 리셋 리드-아웃 구간 동안 상기 이득 제어 신호를 상기 제 3 전압으로 구동하기 위한 제 2 바이어스 보상 회로
를 포함하는 이미지 센싱 장치.
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