KR20220111258A - 산소 라디칼 보조 유전체 막 고밀화 - Google Patents

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Abstract

본원의 실시예들은, FCVD(flowable chemical vapor deposition) 프로세스를 사용하여 증착된 실리콘 함유 재료 층들의 산소 라디칼 기반 처리를 제공한다. FCVD 증착된 실리콘 함유 재료 층들의 산소 라디칼 기반 처리는 바람직하게, 안정된 Si-O 결합들의 수를 증가시키고, 바람직하지 않은 수소 및 질소 불순물들을 제거하며, 처리된 실리콘 함유 재료 층들에서 추가의 고밀화 및 우수한 막 품질을 제공한다. 실시예들은, 기판 상에 배치된 실리콘 함유 재료의 유동성 층을, 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 복수의 산소 라디칼들과 접촉시키는 것을 포함하는, 반도체 디바이스를 제조하기 위한 방법들 및 장치를 포함한다.

Description

산소 라디칼 보조 유전체 막 고밀화
[0001] 본 개시내용의 실시예들은 일반적으로, 유전체 층을 제조하고 유전체 층의 특성을 수정하는 전자 디바이스의 분야에 관한 것이다.
[0002] 유전체 재료들은 계속해서 감소하는 크기의 전자 디바이스들을 생산하기 위해 반도체 산업에서 폭넓게 사용된다. 일반적으로, 유전체 재료들은 갭-충전 막들, STI(shallow trench insulation)들, 비아 충전물들, 마스크들, 게이트 유전체들로서, 또는 다른 전자 디바이스 피처들로서 사용된다.
[0003] 유전체 재료들은 전형적으로, 실리콘 디옥사이드(SiO2)와 같은 실리콘 함유 재료들을 포함하고, FCVD(flowable chemical vapor deposition) 프로세스를 사용하여 전구체들로부터 유동성 재료로 형성될 수 있다. 유동성 실리콘 함유 재료 프로세스들, 예컨대, FCVD 프로세스를 사용하여 증착된 실리콘 함유 재료 층들은 일반적으로, 종래의 방법들을 사용하여 증착된 실리콘 함유 재료 층들과 비교할 때, 고 종횡비 피처들의 개선된 갭 충전 성능을 제공한다. 그러나, 본 발명자들은, FCVD 프로세스에 의해 전형적으로 제공되는 실리콘 함유 재료 층들이, 실리콘 옥사이드 재료들을 형성할 때 더 낮은 또는 불량한 실리콘 옥사이드 층 막 밀도로 이어지는, Si-H, Si-NH 결합들 및 탄소 결합들을 문제가 있게 포함한다는 것을 발견하였다.
[0004] 유동성 실리콘 함유 재료는 그의 증착 후에 추가로 처리될 수 있지만, 본 발명자들은, 처리 방법들이 이온 타격으로 인해 기판 상의 재료들 및 하부 피처들을 손상시킬 위험을 생성하거나, 그렇지 않으면, 고 종횡비 개구들에 배치된 실리콘 함유 재료들을 처리하기에 부적합하다는 것을 발견하였다. 예컨대, 고온 어닐링들은 막 수축 및 응력을 유도하여, 막의 균열, 박리, 또는 둘 모두를 초래하여, 딥 트렌치 및 비아 충전 애플리케이션들에서 유전체 막 형성을 방해할 수 있다.
[0005] 따라서, 원하는 밀도 및/또는 다른 원하는 재료 특성들을 달성하기 위해, 증착된 유동성 실리콘 함유 재료를 처리하는 개선된 방법들이 필요하다.
[0006] 유동성 실리콘 함유 재료를 처리하는 것을 포함하는, 반도체 디바이스를 제조하기 위한 방법들 및 장치가 본원에서 제공된다. 일부 실시예들에서, 반도체 디바이스를 제조하는 방법은: 기판 상에 배치된 실리콘 함유 재료의 유동성 층을, 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 복수의 산소 라디칼들과 접촉시키는 단계를 포함한다.
[0007] 일부 실시예들에서, 반도체 디바이스를 제조하는 방법은: 실리콘 함유 재료의 유동성 층을 기판 위의 하나 이상의 피처들 위에 증착하는 단계; 및 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기 위해 실리콘 함유 재료의 유동성 층의 실질적으로 전체에 걸쳐 산소 라디칼들을 주입(implanting) 또는 혼입(incorporating)시키는 단계를 포함한다.
[0008] 일부 실시예들에서, 전자 디바이스를 제조하기 위한 장치는: 기판 위에 실리콘 함유 재료의 유동성 층을 포함하는 기판을 홀딩하기 위한 페디스털을 포함하는 프로세싱 챔버; 프로세싱 챔버에 커플링된 산소 라디칼 소스; 및 프로세스 챔버 및 산소 라디칼 소스에 커플링된 프로세서를 포함하며, 프로세서는, 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들을 프로세싱 챔버에서 제공하도록 구성된다.
[0009] 본 개시내용의 다른 그리고 추가적인 실시예들이 아래에서 설명된다.
[0010] 위에서 간략히 요약되고 아래에서 더 상세히 논의되는 본 개시내용의 실시예들은 첨부된 도면들에 도시된 본 개시내용의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 방법들에서 사용하기 위한 프로세싱 챔버의 개략적인 단면도이다.
[0012] 도 2a는 본 개시내용에 따른 처리를 위한 반도체 기판의 측면도이다.
[0013] 도 2b는 본 개시내용의 실시예들에 따른, 반도체 기판의 피처들 위에 증착된 유동성 층의 측면도이다.
[0014] 도 2c는 본 개시내용의 실시예들에 따른, 유동성 층과 접촉하는 산소 라디칼들을 도시한다.
[0015] 도 2d는 본 개시내용의 실시예들에 따른, 유동성 층 내로 산소 라디칼들을 주입 또는 혼입시키는 것을 도시한다.
[0016] 도 3은 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 제조하는 흐름도이다.
[0017] 도 4는 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 제조하는 실시예의 흐름도이다.
[0018] 도 5는 본 개시내용의 일 실시예에 따른 트라이-게이트(tri-gate) 트랜지스터 구조의 사시도이다.
[0019] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 그려지지 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있다.
[0020] 본원에서 설명되는 실시예들은 일반적으로, 기판 표면 상에 배치된 실리콘 함유 재료 층들의 산소 라디칼 기반 처리를 위한 방법들에 관한 것으로, 예컨대, FCVD(flowable chemical vapor deposition) 프로세스를 사용하여 증착된 실리콘 함유 재료 층들의 산소 라디칼 기반 처리를 위한 방법들에 관한 것이다. 유동성 실리콘 함유 재료 프로세스들, 이를테면, 예컨대, FCVD 프로세스를 사용하여 증착된 실리콘 옥사이드 층들은 일반적으로, 종래의 방법들을 사용하여 증착된 실리콘 함유 재료 층들과 비교할 때, 고 종횡비 피처들의 개선된 갭 충전 성능을 제공한다. 그러나, 본 발명자들은, 실리콘 함유 재료의 유동성 층을 복수의 산소 라디칼들과 접촉시키는 것이, 실리콘 함유 재료의 유동성 층을 어닐링하고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서 수행될 수 있다는 것을 발견하였다. 산소 라디칼들은 반응성이며, 실리콘 함유 재료의 유동성 층의 깊은 침투(deep penetration)에 적합하여, Si-H, Si-NH, 또는 탄소 결합들의 감소 또는 제거에 의해 개선된 막 품질로 이어진다. 추가로, 본 발명자들은, 이온 타격 또는 고온 어닐링들과 같은 종래의 처리들로 인해 기판 상의 재료들 및 하부 피처들이 손상되어 막 수축 및 응력을 초래할 위험이 감소되거나 제거될 수 있다는 것을 관찰하였다.
[0021] 도 1은 본 개시내용의 방법들에서 사용하기에 적합한 프로세싱 챔버의 개략적인 단면도이다. 일부 실시예들에서, 프로세싱 챔버(100)는 챔버 덮개 조립체(101), 하나 이상의 측벽들(102), 및 챔버 베이스(104)를 포함하며, 이들은 집합적으로 프로세싱 볼륨(120)을 정의한다. 챔버 덮개 조립체(101)는 챔버 덮개(103), 샤워헤드(112), 및 챔버 덮개(103)와 샤워헤드(112) 사이에 배치된 전기 절연 링(105)을 포함하며, 이들은 플레넘(plenum)(122)을 정의한다. 챔버 덮개(103)를 관통해 배치된 가스 유입구(114)가 가스 소스(106)에 유동적으로(fluidly) 커플링된다. 일부 실시예들에서, 가스 유입구(114)는 추가로, 원격 플라즈마 소스(107)에 유동적으로 커플링된다. 복수의 개구들(118)이 관통하여 배치되어 있는 샤워헤드(112)는 프로세싱 가스들 또는 산소 라디칼들을 플레넘(122)으로부터 복수의 개구들(118)을 통해 프로세싱 볼륨(120) 내로 균일하게 분배하기 위해 사용된다.
[0022] 일부 실시예들에서, 전력 공급부(142), 이를테면, RF 또는 VHF 전력 공급부는, 스위치(144)가 제1 포지션에 배치될 때(도시된 바와 같음), 스위치(144)를 통해 챔버 덮개에 전기적으로 커플링된다. 스위치가 제2 포지션에 배치될 때(미도시), 전력 공급부(142)는 샤워헤드(112)에 전기적으로 커플링된다. 스위치(144)가 제1 포지션에 있을 때, 전력 공급부(142)는 기판(115)으로부터 원격으로 있는 제1 플라즈마, 이를테면, 플레넘(122)에 배치된 원격 플라즈마(128)를 점화 및 유지하기 위해 사용된다. 원격 플라즈마(128)는 프로세싱 가스들로 구성되며, 그 프로세싱 가스들은 플레넘 내로 유동되어, 프로세싱 가스들과 전력 공급부(142)로부터의 전력의 용량성 커플링에 의해 플라즈마로서 유지된다. 스위치(144)가 제2 포지션에 있을 때, 전력 공급부(142)는 기판 지지부(127) 상에 배치된 기판(115)과 샤워헤드(112) 사이의 프로세싱 볼륨(120)에서 제2 플라즈마(미도시)를 점화 및 유지하기 위해 사용된다.
[0023] 일부 실시예들에서, 프로세싱 볼륨(120)은 진공 배출구(113)를 통해 진공 소스, 이를테면, 하나 이상의 전용 진공 펌프들에 유동적으로 커플링되며, 그 진공 소스는 프로세싱 볼륨(120)을 대기 압력 미만 압력(sub-atmospheric) 조건들로 유지하고, 그리고 프로세싱 볼륨(120)으로부터 프로세싱 및 다른 가스들을 진공배기(evacuate)시킨다. 프로세싱 볼륨(120)에 배치된 기판 지지부(127)는 지지 샤프트(124) 상에 배치되며, 지지 샤프트(124)는, 챔버 베이스(104) 아래의 구역에서 벨로우즈(미도시)에 의해 둘러싸이는 것과 같이, 챔버 베이스(104)를 통해 밀봉식으로 연장된다. 지지 샤프트(124)는 제어기(140)에 커플링되며, 제어기(140)는, 기판(115)의 프로세싱 동안 기판(115)을 지지하기 위해, 그리고 프로세싱 챔버(100)로 그리고 프로세싱 챔버(100)로부터 기판(115)을 전달하기 위해, 지지 샤프트(124), 및 지지 샤프트(124) 상에 배치된 기판 지지부(127)를 상승 및 하강시키도록 모터를 제어한다.
[0024] 기판(115)은 하나 이상의 측벽들(102) 중 하나의 측벽의 개구(126)를 통해 프로세싱 볼륨(120) 내에 로딩되며, 개구(126)는 기판(115) 프로세싱 동안 도어 또는 밸브(미도시)에 의해 통상적으로 밀봉된다. 본원에서, 기판(115)은, 기판 지지부를 통해 이동가능하게 배치된 복수의 리프트 핀들(미도시)을 포함하는 종래의 리프트 핀 시스템(미도시)을 사용하여, 기판 지지부(127)의 표면으로 그리고 기판 지지부(127)의 표면으로부터 전달된다. 전형적으로, 복수의 리프트 핀들은 아래로부터 리프트 핀 후프(미도시)와 접촉되고, 그리고 기판 지지부(127)의 표면 위로 연장되도록 이동되어, 기판 지지부(127)의 표면으로부터 기판(115)을 리프팅하고, 로봇 핸들러에 의한 액세스를 가능하게 한다. 리프트 핀 후프(미도시)가 하강 포지션에 있을 때, 복수의 리프트 핀들의 최상부들은 기판 지지부(127)의 표면과 동일한 높이에 있거나 또는 기판 지지부(127)의 표면 아래에 있도록 위치되고, 기판이 기판 지지부(127)의 표면 상에 놓인다. 기판 지지부는 기판 지지부 상의 기판의 배치 또는 기판 지지부로부터의 기판(115)의 제거를 위해 개구(126) 아래에 있는 하강 포지션과 기판(115)의 프로세싱을 위한 상승 포지션 사이에서 이동가능하다. 일부 실시예들에서, 기판 지지부(127), 및 기판 지지부(127) 상에 배치된 기판(115)은, 기판 지지부에 배치된 하나 이상의 냉각 채널들(137) 및/또는 저항성 가열 엘리먼트(129)를 사용하여, 원하는 프로세싱 온도로 유지된다. 전형적으로, 냉각 채널들(137)은 냉각제 소스(133), 이를테면, 비교적 높은 전기 저항을 갖는 개질된(modified) 물 소스 또는 냉매 소스에 유동적으로 커플링된다. 일부 실시예들에서, 기판은, 램프들이 기판을 신속하게 가열하도록 구성되는 급속 열 프로세싱 챔버(rapid thermal processing chamber) 내에 배치된다. 일부 실시예들에서, 급속 열 프로세싱 챔버는, 기판 상에 배치된 실리콘 함유 재료의 유동성 층을, 실리콘 함유 재료의 유동성 층을 어닐링하고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 복수의 산소 라디칼들과 접촉시키는 것과 같은, 본 개시내용에 따른 방법들을 수행하도록 구성된다. 본 개시내용에 따른 구성에 적합한 급속 열 프로세스 챔버의 비-제한적인 예들은 짧은 시간 기간 내에 미리 결정된 온도로 기판을 가열하기에 적합한 프로세싱 챔버들을 포함한다. 일부 실시예들에서, 가열 시스템은, 광 소스에 의해, 이를테면, 램프로부터 방출된 광 에너지가 기판의 재료 표면과 접촉하고 재료 표면을 가열하도록 배치된 광 소스를 포함한다. 일부 실시예들에서, 기판은, 캘리포니아, 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한 CENTURA® RADIANCE® RTP 챔버와 같은 프로세스 챔버 내에 배치되고, 본 개시내용에 따른 어닐링 프로세스에 노출된다. 실시예들에서, 어닐링 챔버는, 기판이 주변 환경에 노출되지 않으면서 어닐링될 수 있도록 구성될 수 있다.
[0025] 일부 실시예들에서, 프로세싱 챔버(100)는 추가로, 프로세싱 볼륨(120)에 산소 라디칼들을 제공하는 원격 플라즈마 소스(107)에 커플링된다. 전형적으로, RPS(remote plasma source)는 ICP(inductively coupled plasma) 소스, CCP(capacitively coupled plasma) 소스, 또는 마이크로파 플라즈마 소스를 포함한다. 일부 실시예들에서, 원격 플라즈마 소스는 독립형 RPS 유닛이다. 다른 실시예들에서, 원격 플라즈마 소스는 프로세싱 챔버(100)와 유체 연통하는 제2 프로세싱 챔버이다. 다른 실시예들에서, 원격 플라즈마 소스는 챔버 덮개(103)와 샤워헤드(112) 사이의 플레넘(122)에서 점화 및 유지되는 원격 플라즈마(128)이다. 일부 다른 실시예들에서, 가스상 처리 라디칼(gaseous treatment radical)들은 비-플라즈마 기반 라디칼 소스, 이를테면, 제1 가스를 제1 가스의 라디칼 종으로 광-해리시키기 위해 UV 방사를 사용하는 UV 소스, 또는 제1 가스를 제1 가스의 라디칼 종으로 해리시키기 위해 열 분해를 사용하는 열선(hot wire) 소스, 이를테면, HWCVD(hot wire CVD) 챔버로부터 프로세싱 챔버에 제공된다.
[0026] 도 2a는 본 개시내용에 따른 전자 디바이스 구조(200)의 측면도이다. 실시예들에서, 전자 디바이스 구조(200)는 기판(201)을 포함한다. 일부 실시예들에서, 기판(201)은 반도체 재료, 예컨대, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V 재료 기반 재료, 또는 이들의 임의의 조합을 포함한다. 일 실시예에서, 기판(201)은 집적 회로들을 위한 금속화 인터커넥트 층들을 포함한다. 일 실시예에서, 기판(201)은, 전기 절연성 층, 예컨대, 층간 유전체, 트렌치 절연 층, 또는 전자 디바이스 제조 분야의 당업자에게 알려진 임의의 다른 절연성 층에 의해 분리된 전자 디바이스들, 예컨대, 트랜지스터들, 메모리들, 커패시터들, 저항기들, 광전자 디바이스들, 스위치들, 및 임의의 다른 능동 및 수동 전자 디바이스들을 포함한다. 적어도 일부 실시예들에서, 기판(201)은 금속화 층들을 연결시키도록 구성된 인터커넥트들, 예컨대 비아들을 포함한다. 일 실시예에서, 기판(201)은, 벌크 하부 기판, 중간 절연 층, 및 최상부 단결정질 층을 포함하는 SOI(semiconductor-on-isolator) 기판이다. 최상부 단결정질 층은 위에서 열거된 임의의 재료, 예컨대, 실리콘을 포함할 수 있다.
[0027] 일부 실시예들에서, 디바이스 층(202)이 기판(201) 상에 증착된다. 일부 실시예들에서, 디바이스 층(202)은 복수의 피처들, 이를테면, 피처들(203, 204 및 205)을 포함한다. 도 2a에 도시된 바와 같이, 복수의 트렌치들, 이를테면, 트렌치(131)가 기판(201) 상에서 피처들 사이에 형성된다. 실시예들에서, 트렌치는 최하부 부분(232) 및 대향 측벽들(233 및 234)을 갖는다. 최하부 부분(232)은 피처들(204 및 205) 사이의, 기판(201)의 노출된 부분이다. 측벽(233)은 피처(205)의 측벽이고, 측벽(234)은 피처(204)의 측벽이다. 일부 실시예들에서, 디바이스 층(202)은 기판(201) 상에 형성된 하나 이상의 반도체 핀(semiconductor fin)들을 포함한다. 일부 실시예들에서, 피처들(예컨대, 203, 204 및 205)은, 예컨대, 도 5에 도시된 트라이-게이트 트랜지스터(트랜지스터(500))와 같은 다수의 트랜지스터들을 포함하는 트라이-게이트 트랜지스터 어레이를 형성하기 위한 핀 구조들이다.
[0028] 일부 실시예들에서, 피처들(203, 204 및 205)의 높이는 약 30 nm 내지 약 500 nm(나노미터)의 대략적인 범위에 있다. 일부 실시예들에서, 피처들(203 및 204) 사이의 거리는 약 2 nm 내지 약 100 nm이다.
[0029] 일부 실시예들에서, 디바이스 층(202)은, CVD(chemical vapor deposition), 예컨대 PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 당업자에게 알려진 다른 증착 기법들과 같은(그러나 이에 제한되지 않음) 하나 이상의 증착 기법들을 사용하여 기판(201) 상에 증착된 하나 이상의 층들을 포함한다. 일부 실시예들에서, 디바이스 층(202)의 하나 이상의 층들은, 피처들(203, 204 및 205)과 같은 피처들을 형성하기 위해 전자 디바이스 제조 분야의 당업자에게 알려진 패터닝 및 에칭 기법들을 사용하여 패터닝 및 에칭된다. 일 실시예에서, 디바이스 층(202)의 피처들 각각은 하나 이상의 층들의 스택이다. 일 실시예에서, 디바이스 층(202)의 피처들은 전자 디바이스들, 예컨대 트랜지스터들, 메모리들, 커패시터들, 저항기들, 광전자 디바이스들, 스위치들, 및 임의의 다른 능동 및 수동 전자 디바이스들의 피처들이다.
[0030] 일부 실시예들에서, 디바이스 층(202)의 피처들은 전도성 층을 포함한다. 일 실시예에서, 디바이스 층(202)의 피처들은 금속, 예컨대, 구리(Cu), 알루미늄(Al), 인듐(In), 주석(Sn), 납(Pb), 은(Ag), 안티몬(Sb), 비스무트(Bi), 아연(Zn), 카드뮴(Cd), 금(Au), 루테늄(Ru), 니켈(Ni), 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 티타늄(Ti), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 바나듐(V), 몰리브덴(Mo), 팔라듐(Pd), 금(Au), 백금(Pt), 폴리실리콘, 전자 디바이스 제조 분야의 당업자에게 알려진 다른 전도성 층, 또는 이들의 임의의 조합을 포함한다.
[0031] 도 2a에 도시된 바와 같이, 디바이스 층(202)의 피처들 위에 보호 층(215)이 선택적으로 증착된다. 실시예들에서, 보호 층(215)은 도 2a에 도시된 바와 같이, 디바이스 층(202)의 피처들 각각의 최상부 부분(216)과 같은 최상부 부분들을 커버한다. 일부 실시예들에서, 보호 층(215)은 나중의 스테이지에서의 프로세싱으로부터 디바이스 층(202)의 피처들을 보호하기 위해 증착된다. 일부 실시예들에서, 디바이스 층(202)의 피처들은 실리콘 피처들이다. 일부 실시예들에서, 보호 층(215)은 하드 마스크 층이다. 일부 실시예들에서, 보호 층은 디바이스 층(202)의 피처들 각각의 측벽(217) 및 측벽(218)과 같은 측벽들 및 최상부 부분들을 커버한다. 일부 실시예들에서, 보호 층(215)은 나이트라이드 층, 예컨대, 실리콘 나이트라이드, 티타늄 나이트라이드, 옥사이드 층, 예컨대, 보론 옥사이드 층, 보론 도핑된 유리 층, 실리콘 옥사이드 층, 다른 보호 층, 또는 이들의 임의의 조합이다. 일부 실시예에서, 보호 층(215)의 두께는 약 2 nm 내지 약 50 nm이다.
[0032] 일부 실시예들에서, 보호 층(215)은, CVD(chemical vapor deposition), 예컨대 PECVD(Plasma Enhanced Chemical Vapor Deposition), PVD(physical vapor deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 당업자에게 알려진 다른 증착 기법들과 같은(그러나 이에 제한되지 않음) 하나 이상의 증착 기법들을 사용하여 증착될 수 있다.
[0033] 도 2b는 본 개시내용에 따른 전자 디바이스 구조(210)의 측면도를 도시한다. 실시예들에서, 전자 디바이스 구조(210)는 기판(201)을 포함한다. 도 2b는 유동성 층(206)이 디바이스 층(202)의 피처들 위에 증착된 후의 디바이스를 도시한다. 일부 실시예들에서, 유동성 층(206)은, 최상부 부분들, 디바이스 층의 피처들의 측벽들, 및 트렌치들의 최하부 부분들, 이를테면, 최하부 부분(232) 상에 증착된 선택적인 보호 층(215)을 커버한다. 일부 실시예들에서, 유동성 층(206)은 보호 층(215) 없이 디바이스 층(202)의 피처들의 최상부 부분들 및 측벽들 상에 직접 증착된다. 일부 실시예들에서, 유동성 층(206)은 기판(201)의 부분들 상에 증착되어, 디바이스 층(202)의 피처들 사이의 공간을 충전한다. 일 실시예에서, 유동성 층(206)은 유전체 층이다. 일부 실시예들에서, 증착 직후(as deposited)의 유동성 층(206)의 밀도는 예컨대, 약 1.5 g/cm3 이하이다. 일부 실시예들에서, 유동성 층(206)의 밀도는, 본 개시내용의 방법들에 의해, 이를테면, 1.5 g/cm3 초과의 양으로 증가된다. 일반적으로, 재료의 밀도는 단위 부피당 재료의 질량(질량을 부피로 나눈 값)을 지칭한다. 일부 실시예들에서, 유동성 층(206)은 기공들(미도시)을 갖는다. 일부 실시예들에서, 재료 내의 기공들은, 고려되는 재료 이외의 어떤 것(예컨대, 공기, 진공, 액체, 고체, 또는 가스 또는 가스상 혼합물)을 함유하는 구역들을 지칭하므로, 유동성 층의 밀도는 위치에 따라 변한다.
[0034] 일부 실시예들에서, 유동성 층(206)은 옥사이드 층, 예컨대, 실리콘 옥사이드(예컨대, SiO2), 알루미늄 옥사이드(Al2O3), 또는 다른 옥사이드 층, 나이트라이드 층, 예컨대, 실리콘 나이트라이드(예컨대, Si3N4), 또는 다른 나이트라이드 층, 카바이드 층(예컨대, 탄소, SiOC), 또는 다른 카바이드 층, 옥사이드 나이트라이드 층(예컨대, SiON), 또는 이들의 임의의 조합이다.
[0035] 일부 실시예들에서, 유동성 층(206)은 실리콘 함유 재료의 유동성 층으로서 현상된 유동성 CVD 막이며, 증착-직후의 막은 전형적으로 Si-H, Si-N, 및 -NH 결합들을 함유한다. 그런 다음, 막은 본 개시내용에 따라 경화 및 어닐링을 통해 산화 환경에서 Si-O 네트워크로 변환된다.
[0036] 일 실시예에서, 유동성 층(206)은, 캘리포니아, 산타클라라에 소재하는 Applied Materials, Inc.에 의해 개발된 하나 이상의 FCVD(flowable chemical vapor deposition) 증착 기법들, 또는 전자 디바이스 제조 분야의 당업자에게 알려진 다른 FCVD 증착 기법들을 사용하여 증착된다. 일부 실시예들에서, 유동성 층(206)의 두께는 약 30 nm 내지 약 500 nm이다. 일부 실시예들에서, 유동성 층(206)의 두께는 약 40 nm 내지 약 100 nm이다.
[0037] 일부 실시예들에서, 유동성 층(206)은 갭 충전 층으로서 작용한다. 일부 실시예들에서, 유동성 층(206)은 기판의 일 부분 위에서 갭 충전 층으로서 작용하고, 기판의 다른 부분 위에서 하드마스크 층으로서 작용한다. 일부 실시예들에서, 유동성 층(206)은 5:1 또는 20:1과 같은 고-종횡비(높이 대 폭) 피처에서 갭 충전 층으로서 작용하며, 여기서 피처는 20 나노미터 미만의 폭을 갖는다.
[0038] 이제 도 2c를 참조하면, 본 개시내용의 일부 실시예들에 따라, 산소 라디칼들(
Figure pct00001
)(211)은 유동성 층(206)과 접촉한다. 일부 실시예들에서, 기판 상에 배치된 실리콘 함유 재료의 유동성 층은, 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고/또는 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 복수의 산소 라디칼들, 이를테면, 산소 라디칼(
Figure pct00002
)(211)과 접촉된다. 비-제한적인 실리콘 함유 재료는 옥사이드 층, 나이트라이드 층, 카바이드 층, 옥시나이트라이드 층, 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층은 실리콘 옥사이드(SiO2), 실리콘 옥사이드 나이트라이드(SiON), 실리콘 나이트라이드(Si3N4), 또는 실리콘 옥사이드 카바이드(SiOC)를 포함한다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층은 10 mTorr 내지 20 Torr의 압력에서 복수의 산소 라디칼들과 접촉된다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층은 100℃ 내지 700℃의 온도에서 복수의 산소 라디칼들과 접촉된다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층은 최대 10분, 이를테면, 10초 내지 10분의 지속기간 동안 복수의 산소 라디칼들과 접촉된다. 일부 실시예들에서, 복수의 산소 라디칼들은 실리콘 함유 재료의 유동성 층의 최상부 부분 및 최하부 부분을 통해 침투하고, 실리콘 함유 재료의 유동성 층 내로 혼입된다. 일부 실시예들에서, 유동성 층(206)은 디바이스 층(202)의 피처들 사이에 절연 구역들을 형성하도록 산소 라디칼(
Figure pct00003
)에 의해 산화된다. 일부 실시예들에서, 유동성 층(206)은 STI(shallow trench insulation) 구역들을 형성하도록 산소 라디칼(
Figure pct00004
)에 의해 처리된다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층(206)은, 실리콘 함유 재료의 유동성 층을 어닐링하고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 복수의 산소 라디칼들, 이를테면, 산소 라디칼(
Figure pct00005
)(211)과 함께 기판(201) 상에 배치된다.
[0039] 일부 실시예들에서, 복수의 산소 라디칼들은 반응 가스 내에 배치되며, 반응 가스는 산소(O2), 수소(H2) 또는 질소(N2) 중 하나 이상을 포함한다. 예컨대, 반응 가스는, 산소와 혼합된 수소 또는 질소와 혼합된 수소의 혼합물을 포함할 수 있다. 실시예들에서, 산소 라디칼들을 포함하는 반응 가스는 최대 95%의 수소를 더 포함할 수 있다.
[0040] 도 2d를 참조하면, 본 개시내용의 실시예들에 따라, 복수의 산소 라디칼들, 이를테면, 산소 라디칼(
Figure pct00006
)(211)을 유동성 층(206)에 주입하는 것이 도시된다. 도 2d에 도시된 바와 같이, 복수의 산소 라디칼들, 이를테면, 산소 라디칼(
Figure pct00007
)(211)이 유동성 층(206)에 공급된다. 일부 실시예들에서, 복수의 산소 라디칼들, 이를테면, 산소 라디칼(
Figure pct00008
)(211)은 산소 라디칼들만을 포함한다. 실시예들에서, 복수의 산소 라디칼들, 이를테면, 산소 라디칼(
Figure pct00009
)(211)은 유동성 층(206)의 1/3 부분, 최상부 절반, 또는 최상부 2/3 부분 내로 침투하거나 혼입된다. 일부 실시예들에서, 복수의 산소 라디칼들, 이를테면, 산소 라디칼(
Figure pct00010
)(211)은 유동성 층(206) 전부의 전체에 걸쳐 침투하기에 충분한 조건들 하에서 공급된다. 일부 실시예들에서, 복수의 산소 라디칼들, 이를테면, 산소 라디칼(
Figure pct00011
)(211)은 유동성 층(206) 전부의 전체에 걸쳐 주입 및 혼입되기에 충분한 조건들 하에서 공급된다.
[0041] 일부 실시예들에서, 복수의 산소 라디칼들, 이를테면, 산소 라디칼(
Figure pct00012
)(211)은 유동성 층(206)의 밀도를 증가시키기에 충분한 양으로 공급된다. 일부 실시예들에서, 산소 라디칼(
Figure pct00013
)(211)은 유동성 층(206)의 밀도를 증가시키기에 충분한 양으로 그리고 유동성 층(206)의 밀도를 증가시키기에 적합한 조건들 하에서 공급된다. 일부 실시예들에서, 밀도는 밀도의 변화들을 표시하는 WERR(wet etch rate ratio)과 같은 프록시들을 포함하는 당해 기술 분야에 알려진 기법들에 의해 측정가능하다. 일부 실시예들에서, 본 개시내용에 따르면, 실리콘 함유 재료의 처리된 유동성 층이 형성되고, 0 내지 2분의 에칭 지속기간 후에 희석 HF에서 약 9, 또는 약 10, 또는 약 9 내지 10의 WERR(wet etch rate ratio)을 갖는다. 실시예들에서, 습식 에칭 레이트 비는 희석 HF(예컨대, 1:100 HF)를 사용하여 열 실리콘 옥사이드 막에 대해 측정된다.
[0042] 이제 도 3을 참조하면, 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 제조하는 방법의 흐름도가 도시된다. 실시예들에서, 방법(300)은, 기판 상에 배치된 실리콘 함유 재료의 유동성 층을, 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고/또는 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 복수의 산소 라디칼들과 접촉시키는 것을 포함하는 프로세스 시퀀스(302)를 포함한다. 일부 실시예들에서, 방법은 실리콘 나이트라이드 층을 가스상 산소 라디칼들과 접촉시키는 단계를 포함한다. 방법(300)에 도시되지 않았지만, 방법은 기판 지지부 상에 기판을 포지셔닝하는 단계를 선택적으로 포함할 수 있으며, 여기서, 기판 지지부는 도 1에서 설명된 프로세싱 챔버와 같은 프로세싱 챔버의 프로세싱 볼륨에 배치된다. 일부 실시예들에서, 기판은 기판의 표면 상에 증착된 실리콘 나이트라이드 층을 특징으로 한다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층을 복수의 산소 라디칼들과 접촉시키는 것은 최대 10분의 지속기간 동안 100℃ 내지 700℃의 온도에서 10 mTorr 내지 20 Torr의 압력에서 이루어진다. 실시예들에서, 복수의 산소 라디칼들은 실리콘 함유 재료의 유동성 층의 최상부 부분을 통해 최하부 부분으로 침투하기에 적합한 양들 및 조건들 하에서 적용된다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층을 복수의 산소 라디칼들과 접촉시키는 것은 급속 열 프로세싱 챔버에서 수행된다. 일부 실시예들에서, 복수의 산소 라디칼들은 반응 가스 내에 배치되며, 반응 가스는 산소, 수소, 질소, 또는 이들의 조합들 중 하나 이상을 포함한다.
[0043] 일부 실시예들에서, 실리콘 함유 재료는 기판의 표면에 형성된 복수의 개구들에 적어도 부분적으로 배치된다. 일부 실시예들에서, 복수의 개구들은 2:1 초과, 이를테면, 5:1 초과, 10:1 초과, 20:1 초과, 예컨대 25:1 초과의 종횡비(깊이 대 폭 비)를 갖는다. 일부 실시예들에서, 개구들의 폭은 약 22 nm 미만, 예컨대 약 16 nm 미만, 또는 약 1 nm 내지 약 20 nm, 이를테면, 약 10 nm 내지 약 20 nm이다.
[0044] 이제 도 4를 참조하면, 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 제조하는 방법(400)의 흐름도가 도시된다. 프로세스 시퀀스(402)에서, 실리콘 함유 재료의 유동성 층이 기판 위의 하나 이상의 피처들 위에 증착된다. 일부 실시예들에서, 실리콘 나이트라이드 층, 예컨대 폴리실라잔 층이 FCVD(flowable chemical vapor deposition) 프로세스를 사용하여 증착된다. 일부 실시예들에서, FCVD 프로세스는 실리콘 함유 재료 층의 라디칼 기반 처리를 위해 사용되는 프로세싱 챔버와 동일한 프로세싱 챔버에서 수행된다. 일부 실시예들에서, FCVD 프로세스는 실리콘 함유 재료의 라디칼 기반 처리를 위해 사용되는 프로세싱 챔버와 상이한 프로세싱 챔버에서 수행된다.
[0045] 일부 실시예들에서, 프로세스 시퀀스(402)는 FCVD 프로세스, 이를테면, 프로세싱 볼륨 내로 하나 이상의 실리콘 전구체들을 유동시키는 것, 기판을 하나 이상의 실리콘 전구체들에 노출시키는 것, 프로세싱 볼륨에 하나 이상의 공반응물들을 제공하는 것, 및 기판을 하나 이상의 공반응물들에 노출시키는 것을 포함할 수 있다. 일부 실시예들에서, 기판을 하나 이상의 실리콘 전구체들에 노출시키는 것과 기판을 하나 이상의 공반응물들에 노출시키는 것은 순차적으로, 동시에, 또는 이들의 조합으로 수행된다.
[0046] 일부 실시예들에서, FCVD가 수행되며, 프로세싱 볼륨의 압력은 바람직하게, 약 10 mTorr 내지 약 10 Torr, 이를테면, 약 6 Torr 미만, 이를테면, 약 5 Torr 미만, 또는 약 0.1 Torr 내지 약 4 Torr, 이를테면, 약 0.5 Torr 내지 약 3 Torr로 유지된다. 일부 실시예들에서, 기판은 바람직하게, 약 0℃ 내지 약 400℃, 또는 약 200℃ 미만, 또는 약 -10℃ 내지 약 75℃의 온도로 유지된다.
[0047] 일부 실시예들에서, 하나 이상의 실리콘 전구체들은 실란 화합물, 이를테면, 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 및 테트라실란(Si4H10), 또는 이들의 조합들을 포함한다. 일부 다른 실시예들에서, 실리콘 전구체는, 적어도 하나의 Si-N-Si 작용기를 갖는 실라잔 화합물, 이를테면, N,N' 디실릴트리실라잔(A), 다른 실라잔 화합물들, 이를테면, 실라잔 화합물들, 이를테면, 예컨대 트리실릴아민(TSA), 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 실리콘 전구체는 하나 이상의 실란 화합물들과 하나 이상의 실라잔 화합물들의 조합을 포함한다.
[0048] 일부 FCVD 실시예들에서, 용량성 커플링 플라즈마는, 도 1에서 설명된 플레넘(122)에서 점화 및 유지되는 원격 플라즈마(128)와 같이, 샤워헤드와 챔버 덮개 사이의 프로세싱 볼륨에서 점화 및 유지되는 가스로부터 형성된다. 일부 실시예들에서, 위에서 설명된 FCVD 프로세스는 바람직하게, 기판의 표면에 형성된 고 종횡비 개구들의 상향식(bottom up) 충전을 가능하게 하는 유동성 실리콘 옥사이드 또는 나이트라이드 막을 제공한다. 예컨대, FCVD 프로세스는 20 nm 미만의 폭과 약 10:1 초과의 종횡비를 갖는 개구들을 충전하기 위해 사용될 수 있다. 일부 실시예들에서, 기판은 약 200℃ 미만의 온도로 유지된다.
[0049] 프로세스 시퀀스(404)에서, 방법(400)은 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고/또는 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기 위해 실리콘 함유 재료의 유동성 층의 실질적으로 전체에 걸쳐 산소 라디칼들을 주입하는 단계를 포함한다. 일부 실시예들에서, 프로세스 시퀀스(404)는 처리된 실리콘 층을 형성하기 위해 FCVD 증착된 실리콘 유동성 층을 산소 라디칼들에 노출시키는 것을 포함한다. 일부 실시예들에서, 실리콘 층을 FCVD 증착하는 것과 FCVD 증착된 실리콘 층을 산소 처리 라디칼들에 노출시키는 것은 동일한 프로세싱 챔버에서 수행된다.
[0050] 일부 실시예들에서, 방법(400)은, 실리콘 함유 재료의 유동성 층의 적어도 일부를 증착하고, 그런 다음, 원하는 실리콘 함유 재료 두께에 도달할 때까지, 적어도 부분적으로 증착된 실리콘 함유 재료를 산소 라디칼 기반 처리하는 것의 순차적인 반복들을 포함한다. 전형적으로, 순차적인 반복들은, 실리콘 함유 재료를 원하는 두께까지 증착한 후에 그 실리콘 함유 재료를 라디칼 기반 처리하는 것과 비교할 때, 결과적인 처리된 실리콘 함유 재료의 더 균일한 고밀화 및 화학량론을 가능하게 한다.
[0051] 일부 실시예들에서, 본 개시내용은 반도체 디바이스를 제조하는 방법에 관한 것으로, 방법은: 기판 상에 배치된 실리콘 함유 재료의 유동성 층을, 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 복수의 산소 라디칼들과 접촉시키는 단계를 포함한다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층은 옥사이드 층, 나이트라이드 층, 카바이드 층, 또는 옥시나이트라이드 층을 포함한다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층은 실리콘 옥사이드(SiO2), 실리콘 옥사이드 나이트라이드(SiON), 실리콘 나이트라이드(Si3N4), 또는 실리콘 옥사이드 카바이드(SiOC)를 포함한다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층을 복수의 산소 라디칼들과 접촉시키는 것은 10 mTorr 내지 20 Torr의 압력에서 이루어진다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층을 복수의 산소 라디칼들과 접촉시키는 것은 100℃ 내지 700℃의 온도에서 이루어진다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층을 복수의 산소 라디칼들과 접촉시키는 것은 최대 10분의 지속기간 동안 이루어진다. 일부 실시예들에서, 복수의 산소 라디칼들은 실리콘 함유 재료의 유동성 층의 최상부 부분 및 최하부 부분을 통해 침투한다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층을 복수의 산소 라디칼들과 접촉시키는 것은 급속 열 프로세싱 챔버에서 수행된다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층을 복수의 산소 라디칼들과 접촉시키기 전에, 실리콘 함유 재료의 유동성 층은 오존 및 물과 접촉된다.
[0052] 이제 도 5를 참조하면, 본 개시내용의 일 실시예에 따른 트라이-게이트 트랜지스터 구조의 사시도가 도시된다. 일부 실시예들에서, 핀(502)을 포함하는 핀 층이 기판(501) 상에 형성된다. 일부 실시예들에서, 핀 층은 A-A1 축을 따른 핀(502)의 단면도를 나타낸다. 일 실시예에서, 트라이-게이트 트랜지스터(트랜지스터(500))는, 다수의 트라이-게이트 트랜지스터들을 포함하는 트라이-게이트 트랜지스터 어레이의 일부이다. 일부 실시예들에서, 도 2a - 도 2d와 관련하여 위에서 설명된 바와 같이, 기판(501) 상의 다른 디바이스들로부터 하나의 전자 디바이스를 격리시키는 필드 격리(예컨대, STI) 구역들을 제공하기 위해, 산소 라디칼 종을 주입함으로써 개질된 유동성 유전체 층이 기판(501) 상에서 핀(502) 근처에 형성된다. 일부 실시예들에서, 핀(502)은 기판(501)의 최상부 면으로부터 돌출된다. 핀(502)은 임의의 잘 알려진 반도체 재료로 형성될 수 있다. 일부 실시예들에서, 게이트 유전체 층(미도시)이 핀(502)의 3개의 측면들 상에 증착된다. 일부 실시예들에서, 게이트 유전체 층은 핀(502)의 대향 측벽들 및 최상부 표면 상에 형성된다. 도 5에 도시된 바와 같이, 게이트 전극(506)이 핀(502) 상의 게이트 유전체 층 상에 증착된다. 도 5에 도시된 바와 같이, 게이트 전극(506)은 핀(502) 상의 게이트 유전체 층 상에 그리고 그 주위에 패닝된다(fanned). 일부 실시예들에서, 도 5에 도시된 바와 같이, 드레인 구역(505) 및 소스 구역(503)이 핀(502)의 게이트 전극(506)의 대향 측들에 형성된다.
[0053] 일부 실시예들에서, 본 개시내용은 반도체 디바이스를 제조하는 방법에 관한 것으로, 방법은: 실리콘 함유 재료의 유동성 층을 기판 위의 하나 이상의 피처들 위에 증착하는 단계; 및 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기 위해 실리콘 함유 재료의 유동성 층의 실질적으로 전체에 걸쳐 산소 라디칼들을 주입 또는 혼입시키는 단계를 포함한다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층은 실리콘 옥사이드(SiO2), 실리콘 옥사이드 나이트라이드(SiON), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드 카바이드(SiOC), 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 산소 라디칼들을 주입하는 단계는 10 mTorr 내지 20 Torr의 압력에서 수행된다. 일부 실시예들에서, 산소 라디칼들을 주입하는 단계는 100℃ 내지 700℃의 온도에서 수행된다. 일부 실시예들에서, 산소 라디칼들을 주입하는 단계는 최대 10분의 지속기간 동안 수행된다. 일부 실시예들에서, 산소 라디칼들은 실리콘 함유 재료의 유동성 층의 완전히 전체에 걸쳐 침투한다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층 내로 산소 라디칼들을 주입하는 단계는 급속 열 프로세싱 챔버에서 수행된다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층 내로 산소 라디칼들을 주입하기 전에, 실리콘 함유 재료의 유동성 층은 오존 및 물과 접촉된다.
[0054] 일부 실시예들에서, 본 개시내용은 전자 디바이스를 제조하기 위한 장치에 관한 것으로, 장치는: 기판 위에 실리콘 함유 재료의 유동성 층을 포함하는 기판을 홀딩하기 위한 페디스털을 포함하는 프로세싱 챔버; 프로세싱 챔버에 커플링된 산소 라디칼 소스; 및 산소 라디칼 소스에 커플링된 프로세서를 포함하며, 프로세서는, 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들을 프로세싱 챔버에서 제공하도록 구성된다. 일부 실시예들에서, 실리콘 함유 재료의 유동성 층은 실리콘 옥사이드(SiO2), 실리콘 옥사이드 나이트라이드(SiON), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드 카바이드(SiOC), 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 조건들은 최대 10분의 지속기간 동안 100℃ 내지 700℃의 온도, 10 mTorr 내지 20 Torr의 압력을 포함한다.
[0055] 일부 실시예들에서, 본 개시내용은, 명령들이 저장된 비-일시적 컴퓨터 판독가능 매체에 관한 것으로, 명령들은, 실행될 때, 프로세스 챔버로 하여금, 반도체 디바이스를 제조하기 위한 방법을 수행하게 하며, 방법은: 기판 상에 배치된 실리콘 함유 재료의 유동성 층을, 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 복수의 산소 라디칼들과 접촉시키는 단계를 포함한다.
[0056] 일부 실시예들에서, 본 개시내용은, 실리콘 함유 재료의 유동성 층을 처리하기 위한 방법에 관한 것으로, 방법은: 기판 상에 배치된 실리콘 함유 재료의 유동성 층을, 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 복수의 산소 라디칼들과 접촉시키는 단계를 포함한다.
[0057] 일부 실시예들에서, 본 개시내용은, 명령들이 저장된 비-일시적 컴퓨터 판독가능 매체에 관한 것으로, 명령들은, 실행될 때, 프로세스 챔버로 하여금, 실리콘 함유 재료의 유동성 층을 처리하기 위한 방법을 수행하게 하며, 방법은: 기판 상에 배치된 실리콘 함유 재료의 유동성 층을, 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 복수의 산소 라디칼들과 접촉시키는 단계를 포함한다.
[0058] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있다.

Claims (16)

  1. 반도체 디바이스를 제조하는 방법으로서,
    기판 상에 배치된 실리콘 함유 재료의 유동성 층을, 상기 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 상기 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 복수의 산소 라디칼들과 접촉시키는 단계를 포함하는,
    반도체 디바이스를 제조하는 방법.
  2. 제1 항에 있어서,
    상기 실리콘 함유 재료의 유동성 층은 옥사이드 층, 나이트라이드 층, 카바이드 층, 옥시나이트라이드 층, 또는 이들의 조합들을 포함하는,
    반도체 디바이스를 제조하는 방법.
  3. 제2 항에 있어서,
    상기 실리콘 함유 재료의 유동성 층은 실리콘 옥사이드(SiO2), 실리콘 옥사이드 나이트라이드(SiON), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드 카바이드(SiOC), 또는 이들의 조합들을 포함하는,
    반도체 디바이스를 제조하는 방법.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 실리콘 함유 재료의 유동성 층을 복수의 산소 라디칼들과 접촉시키는 단계는,
    10 mTorr 내지 20 Torr의 압력에서,
    100℃ 내지 700℃의 온도에서, 또는
    최대 10분의 지속기간 동안
    중 적어도 하나에서 수행되는,
    반도체 디바이스를 제조하는 방법.
  5. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 복수의 산소 라디칼들은 상기 실리콘 함유 재료의 유동성 층의 최상부 부분 및 최하부 부분을 통해 침투하는,
    반도체 디바이스를 제조하는 방법.
  6. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 실리콘 함유 재료의 유동성 층을 복수의 산소 라디칼들과 접촉시키는 단계는 급속 열 프로세싱 챔버에서 수행되는,
    반도체 디바이스를 제조하는 방법.
  7. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 복수의 산소 라디칼들은 반응 가스 내에 배치되며, 상기 반응 가스는 산소, 수소, 질소, 또는 이들의 조합들 중 하나 이상을 포함하는,
    반도체 디바이스를 제조하는 방법.
  8. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 실리콘 함유 재료의 유동성 층을 기판의 하나 이상의 피처들 위에 증착하는 단계를 더 포함하며,
    상기 기판 상에 배치된 실리콘 함유 재료의 유동성 층을 복수의 산소 라디칼들과 접촉시키는 단계는, 상기 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 상기 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기 위해, 상기 실리콘 함유 재료의 유동성 층의 실질적으로 전체에 걸쳐 산소 라디칼들을 주입(implanting)하는 단계를 포함하는,
    반도체 디바이스를 제조하는 방법.
  9. 제8 항에 있어서,
    상기 산소 라디칼들을 주입하는 단계는,
    10 mTorr 내지 20 Torr의 압력에서,
    100℃ 내지 700℃의 온도에서, 또는
    최대 10분의 지속기간 동안
    중 적어도 하나에서 수행되는,
    반도체 디바이스를 제조하는 방법.
  10. 제8 항에 있어서,
    상기 산소 라디칼들은 상기 실리콘 함유 재료의 유동성 층의 완전히 전체에 걸쳐 침투하는,
    반도체 디바이스를 제조하는 방법.
  11. 제8 항에 있어서,
    상기 실리콘 함유 재료의 유동성 층 내로 산소 라디칼들을 주입하는 것은 급속 열 프로세싱 챔버에서 수행되는,
    반도체 디바이스를 제조하는 방법.
  12. 제8 항에 있어서,
    상기 실리콘 함유 재료의 유동성 층 내로 산소 라디칼들을 주입하기 전에, 상기 실리콘 함유 재료의 유동성 층은 오존 및 물과 접촉되는,
    반도체 디바이스를 제조하는 방법.
  13. 전자 디바이스를 제조하기 위한 장치로서,
    기판 위에 실리콘 함유 재료의 유동성 층을 포함하는 상기 기판을 홀딩하기 위한 페디스털을 포함하는 프로세싱 챔버;
    상기 프로세싱 챔버에 커플링된 산소 라디칼 소스; 및
    상기 프로세싱 챔버 및 상기 산소 라디칼 소스에 커플링된 프로세서를 포함하며,
    상기 프로세서는, 상기 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고 상기 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들을 상기 프로세싱 챔버에서 제공하도록 구성되는,
    전자 디바이스를 제조하기 위한 장치.
  14. 제13 항에 있어서,
    상기 실리콘 함유 재료의 유동성 층은 실리콘 옥사이드(SiO2), 실리콘 옥사이드 나이트라이드(SiON), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드 카바이드(SiOC), 또는 이들의 조합들을 포함하고, 그리고 상기 조건들은, 최대 10분의 지속기간 동안 100℃ 내지 700℃의 온도, 10 mTorr 내지 20 Torr의 압력을 포함하는,
    전자 디바이스를 제조하기 위한 장치.
  15. 제13 항에 있어서,
    상기 프로세서는, 실행될 때, 반도체 디바이스를 제조하는 방법을 수행하도록 상기 장치의 동작을 제어하는 명령을 포함하는 컴퓨터 판독가능 매체를 포함하며,
    상기 방법은 제1 항 내지 제12 항 중 어느 한 항에 기재된 방법인,
    전자 디바이스를 제조하기 위한 장치.
  16. 명령들이 저장된 컴퓨터 판독가능 매체로서,
    상기 명령들은, 실행될 때, 프로세스 챔버로 하여금, 반도체 디바이스를 제조하기 위한 방법을 수행하게 하며,
    상기 방법은 제1 항 내지 제12 항 중 어느 한 항에 기재된 방법인,
    컴퓨터 판독가능 매체.
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