KR20220086257A - 회로기판 및 이의 제조 방법 - Google Patents

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KR20220086257A
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Abstract

실시 예에 따른 회로 기판은 제1 회로 패턴; 상기 제1 회로 패턴 위에 배치되고, 상면에 패턴 홈이 형성된 절연층; 및 상기 절연층의 상기 패턴 홈 내에 배치된 제2 회로 패턴;을 포함하고, 상기 제2 회로 패턴의 표면 거칠기(Ra)는, 0.5㎛ 내지 1.0㎛ 범위를 가진다.

Description

회로기판 및 이의 제조 방법{CIRCUIT BOARD AND MEHOD OF MANUFACTURING THEREOF}
실시 예는 인쇄회로기판에 관한 것으로, 특히 최외층의 회로 패턴이 절연층 내로 매립된 구조를 가지는 회로기판 및 이의 제조 방법에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 인쇄회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
인쇄회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 인쇄회로기판에 패턴닝되거나 실장되기 때문에, 인쇄회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
그리고, 상기와 같은 5G 통신 시스템에 적용되는 인쇄회로기판은 경박 단소화 트렌드로 제조되며, 이에 따라 회로 패턴은 점점 미세화되어간다.
이에 따라, 상기 미세화되어 가는 회로 패턴의 보호를 위해, 절연층 내에 회로 패턴을 매립하는 구조의 회로기판이 개발되고 있다.
그러나, 일반적인 임베디드 트레이스(ETS)의 경우, 최외층 회로 패턴 중 어느 한측의 최외층 회로 패턴만이 절연층 내에 매립되는 구조를 가지며, 이에 따른 비대칭 구조를 가짐에 따라 warpage 특성이 저하되는 문제점이 있다. 또한, 상기와 같은 임베디드 트레이스의 경우, 공법 특성 상 10㎛ 이하의 선폭 및 10㎛ 이하의 간격을 가지는 미세 회로 패턴의 형성에 한계가 있다.
한편, 종래의 양면 매립형 회로 패턴을 포함하는 회로 기판의 경우, 절연층을 트렌치하여 리세스를 형성하고, 상기 리세스 내에 도금을 진행하여 매립형 회로 패턴을 형성하고 있다. 그러나, 상기와 같은 종래의 양면 매립형 회로 패턴을 포함하는 회로 기판의 경우, 유리 섬유를 포함하는 프리프레그 가공을 트렌치하기에 한계가 있고, 이에 따라 RCC나 ABF와 같은 재질에 대해서만 적용이 가능한 문제가 있다. 그리고, 상기와 같이 RCC나 ABF와 같은 절연층 내에는 필러가 포함되어 있고, 상기 필러에 의한 회로 패턴의 신호 전송 손실이 증가하는 문제점이 있다.
실시 예에서는 새로운 구조의 회로 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 최외층의 회로 패턴이 절연층 내에 모두 매립된 구조를 가지는 회로 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 최외층의 회로 패턴이 절연층을 중심으로 대층 구조를 가지도록 한 회로 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 절연층에 형성되는 패턴 홈 또는 비아 홀의 내벽에 일정 수준 이상의 표면 거칠기를 구현하여, 도금층과의 접합력을 향상시킬 수 있는 회로 기판 및 이의 제조 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 회로 패턴; 상기 제1 회로 패턴 위에 배치되고, 상면에 패턴 홈이 형성된 절연층; 및 상기 절연층의 상기 패턴 홈 내에 배치된 제2 회로 패턴;을 포함하고, 상기 제2 회로 패턴의 표면 거칠기(Ra)는, 0.5㎛ 내지 1.0㎛ 범위를 가진다.
또한, 상기 절연층은 레진 및 상기 레진 내에 배치된 필러를 포함한다.
또한, 상기 패턴 홈의 내벽에는 적어도 하나의 제1 리세스가 형성되고, 상기 제2 회로 패턴의 표면 거칠기(Ra)는 상기 제1 리세스의 깊이에 대응되고, 상기 제1 리세스는, 상기 패턴 홈을 통해 노출된 필러의 제거 영역에 대응된다.
또한, 상기 필러의 직경은 0.5㎛ 내지 1.0㎛ 범위를 가진다.
또한, 상기 패턴 홈의 내벽의 전체 면적에서, 상기 제1 리세스가 차지하는 면적은 3% 내지 10%이다.
또한, 상기 제2 회로 패턴은 상기 적어도 하나의 제1 리세스에 대응하는 볼록부를 포함한다.
또한, 상기 절연층은, RCC(Resin coated copper), ABF(Ajinomoto build up film) 및 PID(Photo Imagable Dielectric) 중 어느 하나를 포함한다.
또한, 상기 패턴 홈의 내벽은, 상기 레진에 대응하는 제1 부분과, 상기 필러에 대응하는 제2 부분을 포함하고, 상기 제1 부분과 상기 제2 부분의 표면 거칠기(Ra)은 0.5㎛ 내지 1.0㎛ 범위를 가진다.
또한, 상기 패턴 홈과 연결된 비아 홀 내에 배치되는 비아를 포함하고, 상기 비아의 표면 거칠기(Ra)는 0.5㎛ 내지 1.0㎛ 범위를 가진다.
또한, 상기 비아 홀의 내벽에는 적어도 하나의 제2 리세스가 형성되고, 상기 비아의 표면 거칠기(Ra)는 상기 제2 리세스의 깊이에 대응되고, 상기 제2 리세스는, 상기 비아 홀을 통해 노출된 필러의 제거 영역에 대응된다.
또한, 상기 비아 홀의 내벽의 전체 면적에서, 상기 제2 리세스가 차지하는 면적은 3% 내지 10%이다.
또한, 상기 비아는 상기 적어도 하나의 제2 리세스에 대응하는 볼록부를 포함한다.
또한, 상기 비아 홈의 내벽은, 상기 레진에 대응하는 제1 부분과, 상기 필러에 대응하는 제2 부분을 포함하고, 상기 비아 홀의 제1 부분과 상기 비아 홀의 제2 부분의 표면 거칠기(Ra)은 0.5㎛ 내지 1.0㎛ 범위를 가진다.
한편, 실시 예에 따른 회로 기판의 제조 방법은 제1 회로 패턴을 형성하고, 상기 제1 회로 패턴 위에 레진 및 필러의 복합체인 절연층을 적층하고, 상기 절연층의 상면에 패턴 홈을 형성하고, 상기 패턴 홈의 내벽을 통해 노출되는 필러를 제거하고, 상기 필러가 제거된 패턴 홈의 내벽에 제1 도금층을 형성하고, 상기 제1 도금층 상에 상기 패턴 홈을 채우는 제2 도금층을 형성하여 제2 회로 패턴을 형성하는 것을 포함하고, 상기 패턴 홈의 내벽에는 상기 제거된 필러에 대응하는 제1 리세스가 형성되고, 상기 제1 리세스의 깊이는 0.5㎛ 내지 1.0㎛ 범위를 가진다.
또한, 상기 제1 회로 패턴은 제1 층수를 가지고, 상기 제2 회로 패턴은 상기 제1 층수보다 많은 제2 층수를 가진다.
또한, 상기 필러의 직경은 0.5㎛ 내지 1.0㎛ 범위를 가진다.
또한, 상기 패턴 홈의 내벽의 전체 면적에서 상기 제1 리세스가 차지하는 면적은 3% 내지 10%이다.
한편, 실시 예에 따른 회로 기판의 제조 방법은 제1 회로 패턴을 형성하고, 상기 제1 회로 패턴 위에 레진 및 필러의 복합체인 절연층을 적층하고, 상기 절연층의 상면에 패턴 홈을 형성하고, 상기 패턴 홈의 내벽을 통해 노출되는 레진 및 필러를 플라즈마 처리하여 상기 패턴 홈의 내벽이 0.5㎛ 내지 1.0㎛ 범위의 표면 거칠기(Ra)를 가지도록 하고, 상기 표면 처리된 패턴 홈의 내벽에 제1 도금층을 형성하고, 상기 제1 도금층 상에 상기 패턴 홈을 채우는 제2 도금층을 형성하는 것을 포함한다.
또한, 상기 패턴 홈을 통해 노출된 레진에 대응하는 제1 부분과, 상기 패턴 홈을 통해 노출된 필러에 대응하는 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분의 표면 거칠기(Ra)는 0.5㎛ 내지 1.0㎛ 범위를 가진다.
실시 예의 회로기판은 절연층의 양측에 배치된 최외층의 회로 패턴이 모두 상기 절연층 내에 매립된 구조를 가질 수 있다. 이에 따르면, 실시 예에서는 상기 회로 패턴이 모두 절연층 내에 매립된 구조를 가짐에 따라, 상기 회로 패턴의 두께만큼 인쇄회로기판의 두께를 감소시킬 수 있으며, 이에 따른 제품 슬림화를 달성할 수 있다.
또한, 실시 예에서는 상기 회로 기판의 양측 중 일측의 회로 패턴만이 절연층 내에 매립되는 경우, 회로기판의 제조 공정 중에서 비대칭 구조로 인한 휨이 발생하는 문제가 있다. 반면, 실시 예에서는 회로 기판의 양측의 회로 패턴이 모두 절연층 내에 매립됨에 따라 회로기판의 휨 발생을 최소화할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 절연층의 적어도 일면에는 패턴 홈이 형성된다. 그리고, 상기 패턴 홈에는 적어도 하나의 제1 리세스가 형성된다. 즉, 상기 절연층은 필러를 포함하고, 상기 패턴 홈을 통해 상기 필러의 적어도 일부가 노출될 수 있다. 이때, 실시 예에서는 상기 패턴 홈을 통해 노출된 상기 필러를 제거하는 공정을 진행한다. 따라서, 상기 패턴 홈의 내벽에는 상기 필러가 빠져나간 자리에 대응하는 제1 리세스가 형성된다. 이에 따라 상기 패턴 홈을 채우며 형성되는 제2 회로 패턴은 상기 패턴 홈의 상기 제1 리세스 내를 채우며 형성될 수 있다. 따라서, 실시 예에서의 회로 기판은 상기 패턴 홈을 통해 필러가 노출됨에 따라 발생하는 제2 회로 패턴의 신뢰성 문제를 해결할 수 있다. 또한, 실시 예에서는 상기 패턴 홈의 내벽에 상기 제1 리세스에 대응하는 표면 거칠기(Ra)를 구현함으로써, 상기 절연층과 상기 제2 회로 패턴 사이의 접합력을 향상시킬 수 있고, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 2 내지 도 14는 도 1에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 15는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 16은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 17은 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 1을 참조하면, 실시 예에 따른 회로 기판(100)은 절연층(130), 제1 회로 패턴(120), 제2 회로 패턴(140), 비아(150), 제1 보호층(160) 및 제2 보호층(170)을 포함한다.
실시 예에서의 회로 기판은 저유전율을 가질 수 있다. 이를 위해, 상기 회로 기판은 저유전율의 동박부착수지(RCC, Resin coated copper)로 형성될 수 있다. 상기 동박부착수지는 절연층 및 상기 절연층의 적어도 일면에 형성된 동박층을 포함할 수 있다.
그리고, 실시 예에서의 회로 기판은 상기 동박부착수지에 대응하는 절연층(130) 및 상기 절연층(130)의 양면에 매립된 구조를 가지는 제1 회로 패턴(120) 및 제2 회로 패턴(140)을 포함할 수 있다.
상기 절연층(130)은 저유전율을 가질 수 있다. 예를 들어, 상기 절연층(130)은 2.8Dk 이하의 유전율을 가질 수 있다. 예를 들어, 상기 절연층(130)은 2.5Dk 이하의 유전율을 가질 수 있다.
이를 위해, 상기 절연층(130)을 구성하는 레진(131)은 변성 에폭시(modify epoxy) 또는 말레이미드(maleimide) 계열을 사용하여, 상기 절연층(130)의 유전율을 낮출 수 있도록 한다.
상기 절연층(130)의 유전율은 레진(131) 및 상기 레진 내에 분산된 필러(132)의 유전율의 조합에 의해 결정될 수 있다.
즉, 실시 예에서의 레진(131)은 2.3 Dk 내지 2.5 Dk를 가지는 변성 에폭시(modify epoxy) 또는 말레이미드(maleimide) 계열을 포함할 수 있다.
또한, 상기 필러(132)는 SiO2, ZrO3, HfO2, 및 TiO2 중 어느 하나의 세라믹 재료를 포함하며, 3.7 내지 4.2 Dk 범위의 유전율을 가질 수 있다.
이때, 상기 절연층(130)의 유전율은 상기 레진(131)의 유전율, 상기 필러(132)의 유전율 및 상기 절연층(130) 내에서의 필러(132)의 함량에 의해 조절할 수 있다. 그러나, 이의 조절만으로는 상기 절연층(130)의 유전율을 2.5 Dk 수준으로 맞추기가 어렵다.
이에 따라, 실시 예에서의 필러(132)는 다공성 필러 또는 중공 필러일 수 있다. 다공성 필러는 필러(132)의 표면에 비관통형의 홈이 형성된 구조를 가진다. 또한, 중공 필러는 필러(132)의 표면에 관통형의 홀이 형성된 구조를 가진다.
또한, 상기 필러(132)는 상기 절연층(130)의 전체 볼륨 내에서, 10 vol.% 내지 40 vol.% 사이의 범위를 가질 수 있다. 이에 대응하여, 상기 절연층(130) 내에서, 상기 레진(131)은 60 vol.% 내지 90 vol.%를 가지도록 한다.
또한, 상기 필러(132)의 전체 부피에서, 상기 필러에 형성된 홀 또는 홈과 같은 기공의 부피의 비율인 다공율은 20% 내지 35%일 수 있다. 상기 필러(132)의 다공율이 20% 미만이면, 상기 절연층(130)의 유전율을 2.5 Dk 이하로 맞추기 어렵다. 또한, 상기 필러(132)의 다공율이 35%보다 크면, 상기 필러(132)의 강성이 약해져 다양한 환경에서 크랙이 발생할 수 있다.
한편, 실시 예에서의 절연층(130)은 RCC 이외에도 ABF(Ajinomoto build up film) 또는 PID(Photo Imagable Dielectric)를 포함할 수 있다.
상기 절연층(130)은 노광 및 현상 등과 같은 공정을 통해 가공이 가능한 물질을 포함할 수 있다.
제1 실시 예에서의 회로 기판(100)은 EST(Embedded Trace Substrate) 공법을 통해 제조될 수 있다. 이에 따라, 절연층(130)의 적어도 일면에 배치된 회로 패턴은 상기 절연층(130) 내에 매립된 구조를 가질 수 있다. 이때, 실시 예에서는 상기 절연층(130)에 패턴 홈(145, 도 7 참조)을 형성하고, 상기 형성된 패턴 홈(145)을 채우는 도금 공정을 진행한다. 따라서, 실시 예에서의 제1 회로 패턴(120) 및 제2 회로 패턴(140)은 모두 절연층(130) 내에 매립된 구조를 가질 수 있다.
상기 제1 회로 패턴(120) 및 상기 제2 회로 패턴(140)은 서로 다른 형상 또는 구조를 가질 수 있다.
상기 제1 회로 패턴(120)은 시드층을 포함하지 않을 수 있다. 예를 들어, 상기 제1 회로 패턴(120)은 1층 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 회로 패턴(120)이 표면 처리층을 포함하는 경우, 상기 제1 회로 패턴(120)은 복수의 층으로 구성될 수 있을 것이다. 다만, 일반적인 ETS 공법으로 상기 회로 기판(100)이 제조되는 경우, 상기 제1 회로 패턴(120)은 1층 구조를 가질 수 있으며, 적어도 3개의 면이 상기 절연층(130)에 의해 덮일 수 있다.
한편, 상기 제2 회로 패턴(140)은 상기 절연층(130)의 상면에 형성된 패턴 홈(145)을 채우며 형성된다. 이때, 상기 패턴 홈(145)의 형성 과정에서, 상기 절연층(130) 내에 배치된 필러(132)의 일부는 상기 패턴 홈(145)을 통해 노출될 수 있다. 그리고, 상기 필러(132)가 상기 패턴 홈(145)을 통해 노출되는 경우, 상기 노출된 필러(132)에 의해 상기 패턴 홈(145)의 사이즈가 감소할 수 있다. 이에 따라 상기 제2 회로 패턴(140)을 통한 신호 전송 성능에 영향을 줄 수 있다. 예를 들어, 패턴 홈(145)을 통해 필러(132)가 노출된 경우, 상기 노출된 필러(132)에 의해 상기 제2 회로 패턴(140)의 신호 전송 손실이 증가할 수 있다.
더군다나, 상기 절연층(130)은 저유전율을 가짐에 따라 낮은 표면 거칠기를 가질 수 있다. 예를 들어, 상기 절연층(130)은 0.05㎛ 내지 0.11㎛ 범위의 표면 거칠기(Ra)를 가질 수 있다. 이에 따라, 상기 패턴 홈(145)의 내벽에 제2 회로 패턴(140)의 제1 도금층(141)이 형성되는 경우, 상기 절연층(130)이 가지는 낮은 표면 거칠기(Ra)에 의해, 상기 제1 도금층(141)과 상기 절연층(130)의 박리 강도가 낮아질 수 있다. 이에 따라, 실시 예에서는 상기와 같은 문제를 해결하기 위해, 상기 절연층(130)의 패턴 홈(145)의 내벽에 일정 수준 이상의 표면 거칠기(Ra)를 구현할 수 있도록 한다.
예를 들어, 실시 예에서는 상기 절연층(130)의 표면에 패턴 홈(145)을 형성하고, 상기 형성된 패턴 홈(145)을 채우며 제2 회로 패턴(140)을 형성한다. 이때, 상기 패턴 홈(145)을 통해 필러(132)가 노출되는 경우, 상기 필러(132)에 의한 제2 회로 패턴(140)의 신뢰성에 문제가 발생할 수 있다. 따라서, 실시 예에서는 상기 패턴 홈(145)의 내벽을 통해 돌출된 상기 필러(132)를 제거할 수 있도록 한다. 즉, 실시 예에서는 상기 패턴 홈(145)의 내벽을 통해 노출된 필러(132)를 제거하여, 상기 패턴 홈(145)의 내벽에 일정 수준 이상의 표면 거칠기(Ra)를 구현하도록 한다.
구체적으로, 실시 예에서는 상기 패턴 홈(145)이 형성된 이후에, 상기 패턴 홈(145)을 통해 노출된 필러(132)를 제거하는 공정을 진행할 수 있다. 따라서, 상기 패턴 홈(145)의 내벽은 상기 필러(132)가 제거됨에 따라, 상기 필러(132)가 빠져나간 자리에 대응하는 제1 리세스(R1, 도 9 참조)가 형성될 수 있다.
이에 따라, 실시 예에서의 패턴 홈(145)의 내벽은 상기 제1 리세스(R1)의 깊이에 대응하는 표면 거칠기(Ra)를 가지게 된다. 구체적으로, 상기 패턴 홈(145)의 표면 거칠기(Ra)는 상기 제1 리세스(R1)의 깊이라고도 할 수 있다. 이하의 제1 실시 예에서의 패턴 홈(145)의 내벽의 표면 거칠기(Ra)는 상기 제1 리세스(R1)의 깊이이며, 이에 따라 상기 패턴 홈(145)의 내벽의 표면 거칠기(Ra)를 "제1 리세스(R1)의 깊이"라고 하여 설명하기로 한다.
이때, 실시 예에서는 상기 패턴 홈(145)에 형성된 제1 리세스(R1)의 깊이가 0.5㎛ 내지 1.0㎛ 사이의 범위를 가지도록 한다. 예를 들어, 상기 패턴 홈(145)의 내벽에 형성된 제1 리세스(R1)의 깊이가 0.5㎛보다 작은 경우, 상기 절연층(130)과 상기 제1 도금층(141) 사이의 박리 강도가 감소하고, 이에 따른 신뢰성 문제가 발생할 수 있다. 또한, 상기 패턴 홈(145)의 내벽의 제1 리세스(R1)의 깊이가 1.0㎛보다 큰 경우, 이에 대응하게 상기 제1 도금층(141)의 표면 거칠기(Ra)가 증가하고, 이에 따른 제2 회로 패턴(140)의 스킨 이펙트(skin effect) 효과에 의한 전송 손실이 증가할 수 있다. 나아가, 상기 패턴 홈(145)의 내벽에 형성된 제1 리세스(R1)의 깊이가 1.0㎛보다 크다는 것은, 그만큼 상기 패턴 홈(145)을 통해 노출된 필러(132)가 많다는 것을 의미하고, 이는 절연층(130) 내에서의 필러(132)의 함량이 많다는 것을 의미한다. 예를 들어, 상기 패턴 홈(145)의 내벽의 표면 거칠기(Ra)가 1.0㎛보다 크다는 것은, 상기 절연층(130) 내에 포함된 필러(132)의 함량이 높다는 것을 의미하며, 이에 따라 상기 절연층(130)은 2.5Dk 이하의 저유전율을 가지지 못할 수 있다. 이에 따라, 실시 예에서는 상기 패턴 홈(145)의 내벽의 제1 리세스(R1)의 깊이가 0.5㎛ 내지 1.0㎛ 범위를 가지도록 한다.
한편, 상기 패턴 홈(145)의 내벽의 표면 거칠기(Ra)는 상기 패턴 홈(145)의 내벽의 전체 면적에서 상기 제1 리세스(R1)가 차지하는 면적의 비율에 의해 결정될 수 있다. 그리고, 실시 예에서는 상기 패턴 홈(145)의 내벽의 전체 면적에서 상기 제1 리세스(R1)가 3% 내지 10%의 면적을 차지하도록 한다. 즉, 상기 패턴 홈(145)의 내벽의 전체 면적에서 상기 제1 리세스(R1)가 차지하는 면적이 3%보다 작은 경우, 상기 절연층(130) 내에 포함된 필러(132)의 함량이 20%보다 낮다는 것을 의미하며, 이에 따른 상기 절연층(130)의 강성이 약하여 정상적인 회로 기판의 제조가 어려울 수 있다. 또한, 패턴 홈(145)의 내벽의 전체 면적에서 상기 제1 리세스(R1)가 차지하는 면적이 3%보다 작은 경우, 이는 상기 패턴 홈(145)의 내벽의 표면 거칠기(Ra)가 0.5㎛보다 작다는 것을 의미하여, 이에 따른 신뢰성 문제가 발생할 수 있다. 또한, 상기 패턴 홈(145)의 내벽의 전체 면적에서 상기 제1 리세스(R1)가 차지하는 면적이 10%보다 크다는 것은, 상기 절연층(130) 내에 포함된 필러(132)의 함량이 80%보다 크다는 것을 의미하고, 이에 따라 상기 절연층(130)은 2.5Dk 이하의 저유전율을 가지지 못할 수 있다. 또한, 상기 패턴 홈(145)의 내벽의 전체 면적에서 상기 제1 리세스(R1)가 차지하는 면적이 10%보다 크다는 것은, 상기 패턴 홈(145)의 내벽의 표면 거칠기(Ra)가 1.0㎛보다 크다는 것을 의미하고, 이에 따른 제2 회로 패턴(140)의 스킨 이펙트 효과가 발생할 수 있다.
한편, 상기 패턴 홈(145)의 내벽에는 다수의 제1 리세스(R1)가 형성될 수 있다. 이때, 상기 제1 리세스(R1)은 상기 필러(132)의 형상 및 직경에 대응할 수 있다. 예를 들어, 상기 제1 리세스(R1)는 상기 필러(132)의 직경에 대응하는 폭을 가질 수 있다. 예를 들어, 상기 필러(132)는 0.5㎛ 내지 1.0㎛ 범위의 직경을 가질 수 있다. 그리고, 상기 패턴 홈(145)의 내벽에 형성된 제1 리세스(R1)의 깊이는 상기 필러(132)의 직경에 대응할 수 있다. 또한, 상기 제1 리세스(R1)의 깊이가 1.0㎛보다 큰 경우, 상기 패턴 홈(145)을 통해 노출된 필러의 제거 과정에서 상기 패턴 홈(145)의 사이즈가 과다 확장될 수 있다. 그리고, 이와 같은 경우, 상기 패턴 홈(145)을 채우며 형성되는 제2 회로 패턴(140)의 미세화가 어려울 수 있다. 이에 따라, 실시 예에서의 상기 필러(132)는 0.5㎛ 내지 1.0㎛ 범위의 직경을 가질 수 있으며, 상기 제1 리세스(R1)는 상기 필러(132)의 직경에 대응하는 깊이를 가질 수 있다.
상기와 같이, 제1 실시 예에서는 상기 패턴 홈(145)을 통해 노출되는 필러(132)를 제거하여, 상기 패턴 홈(145)의 내벽에 상기 제1 리세스(R1)에 대응하는 일정 수준 이상의 표면 거칠기(Ra)를 구현하고, 이를 토대로 상기 제2 회로 패턴(140)을 구성하는 제1 도금층(141)과 상기 절연층(130) 사이의 접합력을 향상시킬 수 있도록 한다.
상기 제1 도금층(141)은 1층으로 구성될 수 있고, 이와 다르게 2층 이상으로 구성될 수 있다. 예를 들어, 상기 제1 도금층(141)은 1층의 화학동도금층으로 형성될 수 있다. 상기 화학동 도금층은 두께에 따라 헤비 동 도금층(Heavy Copper, 2㎛이상), 미디엄 동 도금층(Medium Copper, 1~2㎛), 라이트 동 도금층(Light Copper, 1㎛이하)으로 각각 구분될 수 있다. 그리고, 실시 예에서의 상기 제1 도금층(141)은 미디엄 동 도금층 또는 라이트 동도금층으로 0.5~1.5㎛의 두께를 만족할 수 있다.
또한, 상기 제1 도금층(141)은 스퍼터링 방식으로 2층 이상으로 형성될 수 있다. 예를 들어, 상기 제1 도금층(141)은 스퍼터링 방식으로 형성된 니켈 도금층 및 구리 도금층을 포함할 수 있다. 상기 니켈 도금층은 40nm 내지 100nm의 두께를 가질 수 있다. 또한, 상기 구리 도금층은 상기 니켈 도금층 상에 100nm 내지 200nm의 두께를 가지며 형성될 수 있다.
한편, 상기 제2 회로 패턴(140)은 제2 도금층(142)을 포함한다. 상기 제2 도금층(142)은 상기 제1 도금층(141)을 시드층으로 하여, 상기 패턴 홈(145) 내부를 채우며 형성될 수 있다.
상기와 같이 실시 예에서의 상기 제1 회로 패턴(120)과 제2 회로 패턴(140)은 서로 다른 형상 또는 서로 다른 표면 거칠기(Ra)를 가질 수 있다.
상기 제1 회로 패턴(120)은 상기 절연층(130)이 적층되기 이전에 형성된다. 이와 다르게, 상기 제2 회로 패턴(140)은 상기 절연층(130)이 적층된 이후에, 상기 절연층(130)에 형성된 패턴 홈(145) 내부를 채우며 형성된다.
따라서, 상기 제1 회로 패턴(120)은 실질적으로 사각 형상을 가질 수 있다. 또한, 상기 제2 회로 패턴(140)은 상기 필러(132)가 제거된 제1 리세스(R1)를 포함하는 요철 형상을 가질 수 있다.
또한, 상기 제1 회로 패턴(120)의 표면 거칠기(Ra)는 상기 제2 회로 패턴(140)의 표면 거칠기(Ra)보다 작을 수 있다. 즉, 상기 제2 회로 패턴(140)은 패턴 홈(145)을 통해 노출된 필러(132)를 제거한 후에, 상기 패턴 홈(145) 및 상기 필러(132)가 제거된 제1 리세스(R1)를 채우며 형성된다. 따라서, 제2 회로 패턴(140)은 상기 제1 리세스(R1)에 대응하게, 상기 제1 회로 패턴(120)보다 큰 표면 거칠기(Ra)를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 회로 패턴(120)이 형성된 후, 상기 제1 회로 패턴(120)의 표면에 거칠기를 부여하고, 상기 거칠기가 부여된 후에 상기 절연층(130)을 적층하는 공정을 진행할 수 있다. 이에 따라, 상기 제1 회로 패턴(120)의 표면 거칠기(Ra)는 상기 제2 회로 패턴(140)의 표면 거칠기(Ra)에 대응될 수도 있을 것이다.
다만, 상기 절연층(130)에서, 상기 제2 회로 패턴(140)의 주위에는 적어도 하나의 제1 리세스(R1)가 형성되고, 상기 제2 회로 패턴(140)은 상기 제1 리세스(R1) 내부를 채우며 형성된다. 이와 다르게, 상기 절연층(130)에 상기 제1 회로 패턴(120)의 주위에는 리세스가 형성되지 않는다.
한편, 실시 예에서는 상기 절연층(130) 내에 비아(150)가 형성될 수 있다. 상기 비아(150)는 상기 제1 회로 패턴(120) 및 상기 제2 회로 패턴(140)을 전기적으로 연결할 수 있다. 상기 비아(150)는 상기 절연층(130) 내에 형성되는 비아 홀(155, 도 9 참조) 내부에 형성될 수 있다.
상기 비아 홀(155)은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀(155)이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(130)을 개방할 수 있다.
또한, 상기 비아 홀(155)이 형성되면, 상기 비아 홀(155) 내부를 전도성 물질인 제1 도금층과 제2 도금층으로 충진하여 상기 비아(150)를 형성할 수 있다. 상기 제1 도금층과 제2 도금층은 상기 제2 회로 패턴(140)에 대응할 수 있다.
상기 비아(150)는 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질을 포함할 수 있다. 또한, 상기 비아(150)는 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식에 의해 형성될 수 있다.
한편, 상기 비아 홀(155)의 형성 과정에서, 상기 절연층(130) 내에 배치된 필러(132)의 일부는 상기 패턴 홈(145)을 통해 노출될 수 있다. 그리고, 상기 필러(132)가 상기 비아 홀(155)을 통해 노출되는 경우, 상기 노출된 필러(132)에 의해 상기 비아 홀(155)의 사이즈가 감소할 수 있다. 이에 따라 상기 비아(150)를 통한 신호 전송 성능에 영향을 줄 수 있다. 예를 들어, 비아 홀(155)을 통해 필러(132)가 노출된 경우, 상기 노출된 필러(132)에 의해 상기 비아(150)의 신호 전송 손실이 증가할 수 있다.
이에 따라, 실시 예에서는 상기 제2 회로 패턴(140)의 패턴 홈(145)에 대응하게, 상기 비아(150)의 비아 홀(155)의 내벽에도 일정 수준 이상의 표면 거칠기(Ra)를 구현할 수 있도록 한다.
구체적으로, 실시 예에서는 상기 비아 홀(155)이 형성된 이후에, 상기 비아 홀(155)을 통해 노출된 필러(132)를 제거하는 공정을 진행할 수 있다. 따라서, 상기 비아 홀(155)의 내벽은 상기 필러(132)가 제거됨에 따라, 상기 필러(132)가 빠져나간 자리에 대응하는 제2 리세스(R2, 도 9 참조)가 형성될 수 있다.
이에 따라, 실시 예에서의 비아 홀(155)의 내벽은 상기 제2 리세스(R2)의 깊이에 대응하는 표면 거칠기(Ra)를 가지게 된다. 구체적으로, 상기 비아 홀(155)의 표면 거칠기(Ra)는 상기 제2 리세스(R2)의 깊이라고도 할 수 있다.
이때, 실시 예에서는 상기 비아 홀(155)에 형성된 제2 리세스(R2)의 깊이가 0.5㎛ 내지 1.0㎛ 사이의 범위를 가지도록 한다.
한편, 상기 비아 홀(155)의 내벽의 표면 거칠기(Ra)는 상기 비아 홀(155)의 내벽의 전체 면적에서 상기 제2 리세스(R2)가 차지하는 면적의 비율에 의해 결정될 수 있다. 그리고, 실시 예에서는 상기 비아 홀(155)의 내벽의 전체 면적에서 상기 제2 리세스(R2)가 3% 내지 10%의 면적을 차지하도록 한다.
한편, 상기 비아 홀(155)의 내벽에는 다수의 제2 리세스(R2)가 형성될 수 있다. 이때, 상기 제2 리세스(R2)은 상기 필러(132)의 형상 및 직경에 대응할 수 있다. 예를 들어, 상기 제2 리세스(R2)는 상기 필러(132)의 직경에 대응하는 폭을 가질 수 있다. 예를 들어, 상기 필러(132)는 0.5㎛ 내지 1.0㎛ 범위의 직경을 가질 수 있다. 그리고, 상기 비아 홀(155)의 내벽에 형성된 제2 리세스(R2)의 깊이는 상기 필러(132)의 직경에 대응할 수 있다. 또한, 상기 제2 리세스(R2)의 깊이가 1.0㎛보다 큰 경우, 상기 비아 홀(155)을 통해 노출된 필러의 제거 과정에서 상기 패턴 홈(145)의 사이즈가 과다 확장될 수 있다.
상기와 같이, 제1 실시 예에서는 상기 패턴 홈(145) 뿐 아니라, 상기 비아 홀(155)을 통해 노출되는 필러(132)를 제거하여, 상기 비아 홀(155)의 내벽에 상기 제2 리세스(R2)에 대응하는 일정 수준 이상의 표면 거칠기(Ra)를 구현하고, 이를 토대로 상기 비아(150)와 상기 절연층(130) 사이의 접합력을 향상시킬 수 있도록 한다.
한편, 도면 상에는 제1 리세스(R1) 및 제2 리세스(R2)가 제1 도금층(141)에 의해 모두 채워지는 것으로 도시하였으나, 이에 한정되지는 않는다. 실질적으로, 상기 제1 도금층(141)은 제1 리세스(R1) 및 제2 리세스(R2)의 일부를 채우며 형성될 수 있다. 이에 따라, 상기 제1 리세스(R1) 및 제2 리세스(R2)의 나머지 일부는 상기 제2 도금층(142)에 의해 채워질 수 있다.
실시 예에서의 회로 기판(100)은 제1 보호층(160) 및 제2 보호층(170)을 포함할 수 있다.
상기 제1 보호층(160)은 상기 절연층(130)의 상면에 배치되고, 그에 따라 상기 절연층(130)의 상면 및 상기 제2 회로 패턴(140)의 상면을 보호할 수 있다.
또한, 상기 제2 보호층(170)은 상기 절연층(130)의 하면에 배치되고, 그에 따라 상기 절연층(130)의 하면 및 상기 제1 회로 패턴(120)의 하면을 보호할 수 있다.
상기 제1 보호층(160) 및 상기 제2 보호층(170)은 SR(Solder Resist), 산화물 및 Au 중 적어도 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 제1 보호층(160) 및 상기 제2 보호층(170)은 솔더 레지스트일 수 있다.
상기 제1 보호층(160) 및 상기 제2 보호층(170)은 상기 절연층(130)의 상면 및 하면을 각각 보호하는 기능을 할 수 있다. 또한, 상기 제1 보호층(160) 및 상기 제2 보호층(170)은 상기 제2 회로 패턴(140)의 상면 및 상기 제1 회로 패턴(120)의 하면을 각각 보호하는 기능을 할 수 있다.
상기 제1 보호층(160)은 상기 제2 회로 패턴(140)과 부분적으로 중첩될 수 있다. 예를 들어, 상기 제1 보호층(160)은 상기 제2 회로 패턴(140)의 상면 중 적어도 일부를 노출하는 개구부(미도시)를 포함할 수 있다.
상기 제2 보호층(170)은 상기 제1 회로 패턴(120)과 부분적으로 중첩될 수 있다. 예를 들어, 상기 제2 보호층(170)은 상기 제1 회로 패턴(120)의 하면 중 적어도 일부를 노출하는 개구부(미도시)를 포함할 수 있다.
상기와 같은 제1 실시 예에 따르면, 절연층(130)의 적어도 일면에는 패턴 홈(145)이 형성된다. 그리고, 상기 패턴 홈(145)에는 적어도 하나의 제1 리세스(R1)가 형성된다. 즉, 상기 절연층(130)은 필러(132)를 포함하고, 상기 패턴 홈(145)을 통해 상기 필러(132)의 적어도 일부가 노출될 수 있다. 이때, 실시 예에서는 상기 패턴 홈(145)을 통해 노출된 상기 필러(132)를 제거하는 공정을 진행한다. 따라서, 상기 패턴 홈(145)의 내벽에는 상기 필러(132)가 빠져나간 자리에 대응하는 제1 리세스(R1)가 형성된다. 이에 따라 상기 패턴 홈(145)을 채우며 형성되는 제2 회로 패턴(140)은 상기 패턴 홈(145)의 상기 제1 리세스(R1) 내를 채우며 형성될 수 있다. 따라서, 실시 예에서의 회로 기판은 상기 패턴 홈(145)을 통해 필러(132)가 노출됨에 따라 발생하는 제2 회로 패턴의 신뢰성 문제를 해결할 수 있다. 또한, 실시 예에서는 상기 패턴 홈(145)의 내벽에 상기 제1 리세스(R1)에 대응하는 표면 거칠기(Ra)를 구현함으로써, 상기 절연층(130)과 상기 제2 회로 패턴(140) 사이의 접합력을 향상시킬 수 있고, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
이하에서는 도 1에 도시된 제1 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 2 내지 도 14는 도 1에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
실시 예의 회로 기판의 제조 방법의 설명에 앞서, 실시 예에서의 회로 기판(100)은 캐리어 보드(CB)를 이용하여 ETS 공법으로 제조될 수 있다. 이때, 실시 예에서는 상기 캐리어 보드(CB)의 양측에서 각각 복수의 기판을 동시에 제조할 수 있다. 다만, 이하에서는 설명의 편의를 위해, 상기 캐리어 보드(CB)의 일측에서만 회로 기판이 제조되는 것에 대해 설명하기로 한다.
도 2를 참조하면, 실시 예에서는 캐리어 보드(CB)를 준비할 수 있다. 상기 캐리어 보드(CB)는 캐리어 필름(CBa) 및 캐리어 동박층(CBb)을 포함할 수 있다.
상기와 같이 캐리어 보드(CB)가 준비되면, 실시 예에서는 상기 캐리어 보드(CB) 위에 금속층(110)을 형성하는 공정을 진행할 수 있다. 상기 금속층(110)은 제1 회로 패턴(120)의 시드층으로 사용될 수 있다.
다음으로, 도 3을 참조하면, 실시 예에서는 상기 금속층(110) 위에 제1 회로 패턴(120)을 형성하는 공정을 진행할 수 있다. 이를 위해, 실시 예에서는 우선적으로 상기 금속층(110) 상에 개구부를 가지는 마스크(미도시)를 형성할 수 있다. 상기 마스크의 개구부는 상기 금속층(110)의 표면 중 상기 제1 회로 패턴(120)이 형성될 영역을 대응할 수 있다. 다음으로, 실시 예에서는 상기 마스크가 형성되면, 상기 금속층(110)을 시드층으로 상기 마스크의 개구부 내에 도금을 진행하여, 제1 회로 패턴(120)을 형성하는 공정을 진행할 수 있다. 그리고, 상기 마스크는 상기 제1 회로 패턴(120)이 형성된 이후에 제거될 수 있다.
상기 제1 회로 패턴(120)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 제1 회로 패턴(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 회로 패턴(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
다음으로, 도 4를 참조하면, 실시 예에서는 상기 금속층(110) 위에 상기 제1 회로 패턴(120)을 덮는 절연층(130)을 형성할 수 있다. 상기 절연층(130)은 RCC, ABF 및 PID 중 어느 하나를 포함할 수 있다. 바람직하게, 상기 절연층(130)은 RCC일 수 있다. 상기 RCC는 레진(131) 및 필러(132)의 복합체인 절연층(130)과, 상기 절연층(130) 위에 배치되는 동박층(133)을 포함할 수 있다.
다음으로, 도 5를 참조하면, 실시 예에서는 상기 동박층(133) 위에 마스크(M1)를 형성하는 공정을 진행할 수 있다. 상기 마스크(M1)는 드라이 필름(dry film)일 수 있으나, 이에 한정되지는 않는다. 상기 마스크(M1)는 상기 동박층(133) 상에 배치되고, 상기 동박층(133)의 상면의 전체를 덮을 수 있다.
그리고, 실시 예에서는 상기 마스크(M1)를 패터닝하는 공정을 진행할 수 있다. 이를 위해, 실시 예에서는 상기 마스크(M1)를 노광 및 현상하여 상기 마스크(M1)에 적어도 하나 이상의 마스크 패턴을 형성하는 공정을 진행할 수 있다. 이때, 상기 마스크 패턴은 상기 제2 회로 패턴(140)이 형성될 영역에 대응할 수 있다.
다음으로, 도 6을 참조하면, 실시 예에서는 상기 동박층(133)을 패터닝하는 공정을 진행할 수 있다. 즉, 실시 예에서는 상기 제2 회로 패턴(140)의 형성을 위한 패턴 홈(145)의 형성에 앞서, 상기 동박층(133)을 우선적으로 제거하는 공정을 진행할 수 있다.
이를 위해, 실시 예에서는 상기 마스크(M1)의 마스크 패턴을 통해 노출되는 동박층(133)을 플래시 애칭으로 제거하는 공정을 진행할 수 있다.
다음으로, 도 7을 참조하면, 실시 예에서는 상기 마스크(M1)를 통해 노출된 상기 절연층(130)의 상면에 패턴 홈(145)을 형성하는 공정을 진행할 수 있다. 상기 패턴 홈(145)은 상기 절연층(130)의 상면에 상호 이격되어 복수 개 형성될 수 있다. 상기 패턴 홈(145)의 폭은 미세 회로 패턴의 선폭에 대응할 수 있다. 또한, 상기 복수의 패턴 홈(145) 사이의 간격은 미세 회로 패턴의 피치에 대응할 수 있다. 상기 패턴 홈(145)은 상기 절연층(130)을 비관통할 수 있다. 예를 들어, 상기 패턴 홈(145)은 상기 절연층(130)의 상면의 일부를 가공하여 형성될 수 있다. 이에 따라 상기 패턴 홈(145)의 깊이는 상기 절연층(130)의 두께보다 작을 수 있다. 상기 패턴 홈(145)은 상기 마스크(M1)를 통해 노출된 상기 절연층(130)의 상면을 플라즈마 애칭하여 형성할 수 있다.
다음으로, 도 8을 참조하면, 실시 예에서는 상기 절연층(130)에 비아 홀(155)을 형성하는 공정을 진행할 수 있다. 상기 비아 홀(155)은 레이저 가공에 의해 형성될 수 있다. 이에 따라 상기 비아 홀(155)은 일측에서 타측으로 갈수록 폭이 변화하는 사다리꼴 형상을 가질 수 있다. 이때, 상기 비아 홀(155)은 상기 복수의 패턴 홈(145) 중 적어도 하나의 수직 방향으로 중첩될 수 있다. 다시 말해서, 상기 비아 홀(155)은 상기 복수의 패턴 홈(145) 중 적어도 하나의 패턴 홈(145)과 연결될 수 있다. 이때, 상기 패턴 홈(145)은 상기 절연층(130)을 관통하지 않는다. 이에 따라, 상기 비아 홀(155)은 특정 패턴 홈과 연결되면서, 상기 절연층(130)을 관통하여 형성될 수 있다. 상기 비아 홀(155)은 상기 제1 회로 패턴(120) 중 적어도 하나의 회로 패턴의 상면을 노출할 수 있다.
한편, 상기와 같은 패턴 홈(145) 형성 및 상기 비아 홀(155)의 형성 공정에서, 상기 절연층(130) 내의 필러(132)는 상기 패턴 홈(145) 및 상기 비아 홀(155)을 통해 노출될 수 있다. 이때, 상기 필러(132)는 SiO2, ZrO3, HfO2, 및 TiO2 중 어느 하나의 세라믹 재료의 실리카 필러일 수 있다. 이에 따라, 상기와 같은 재료의 필러(132)는 상기 패턴 홈(145) 및 상기 비아 홀(155) 형성 공정에서, 상기 패턴 홈(145) 및 상기 비아 홀(155)을 통해 이들의 내부로 노출될 수 있다.
다음으로, 도 9를 참조하면, 실시 예에서는 상기 패턴 홈(145) 및 상기 비아 홀(155)을 통해 노출된 필러(132)를 제거하는 공정을 진행할 수 있다. 상기 필러(132)의 제거 공정은 글라스 에칭 용액을 이용하여 진행할 수 있다. 예를 들어, 실시 예에서는 상기 패턴 홈(145) 및 상기 비아 홀(155)이 형성된 후에, 글라스 에칭 용액인 블소(HF)를 이용하여 상기 패턴 홈(145) 및 상기 비아 홀(155)을 통해 노출된 필러(132)를 제거할 수 있다. 이에 따라, 상기 패턴 홈(145) 및 상기 비아 홀(155)의 내벽에는 상기 필러(132)가 제거된 자리에 대응하는 리세스가 형성될 수 있다.
예를 들어, 상기 패턴 홈(145)에는 상기 필러(132)가 제거된 자리에 대응하는 적어도 하나의 제1 리세스(R1)가 형성될 수 있다. 또한, 상기 비아 홀(155)에는 상기 필러(132)가 제거된 자리에 대응하는 적어도 하나의 제2 리세스(R2)가 형성될 수 있다.
이때, 상기 패턴 홈(145)의 내벽은 상기 제1 리세스(R1)의 깊이에 대응하는 표면 거칠기(Ra)를 가질 수 있다. 또한, 상기 비아 홀(155)의 내벽은 상기 제2 리세스(R2)의 깊이에 대응하는 표면 거칠기(Ra)를 가질 수 있다. 예를 들어, 상기 패턴 홈(145)의 내벽의 제1 리세스(R1)의 깊이는 0.5㎛ 내지 1.0㎛ 범위를 가질 수 있다. 이에 따라 상기 패턴 홈(145)의 내벽의 표면 거칠기(Ra)는 0.5㎛ 내지 1.0㎛ 범위를 가질 수 있다.
또한, 상기 비아 홀(155)의 내벽은 상기 제2 리세스(R2)의 깊이에 대응하는 표면 거칠기(Ra)를 가질 수 있다. 이때, 상기 제2 리세스(R2)의 깊이는 0.5㎛ 내지 1.0㎛ 범위를 가질 수 있다. 이에 따라, 상기 비아 홀(155)의 내벽의 표면 거칠기(Ra)는 0.5㎛ 내지 1.0㎛ 범위를 가질 수 있다.
한편, 상기 제1 리세스(R1) 및 제2 리세스(R2)는 상기 절연층(130)을 구성하는 필러(132)의 직경에 대응하는 깊이를 가질 수 있다. 예를 들어, 상기 필러(132)의 직경은 0.5㎛ 내지 1.0㎛ 범위를 가질 수 있다. 그리고, 상기 패턴 홈(145)의 내벽에 형성된 제1 리세스(R1)의 깊이는 상기 필러(132)의 직경에 대응하는 0.5㎛ 내지 1.0㎛일 수 있다. 이때, 상기 제1 리세스(R1)의 깊이가 1.0㎛보다 큰 경우, 상기 패턴 홈(145)을 통해 노출된 필러의 제거 과정에서, 상기 패턴 홈(145)의 사이즈의 확장이 이루어질 수 있다. 그리고, 이와 같은 경우, 상기 제2 회로 패턴(140)의 미세화가 어려울 수 있다. 이에 따라, 상기 필러(132)는 0.5㎛ 내지 1.0㎛ 범위의 직경을 가지며, 상기 제1 리세스(R1)는 상기 필러(132)의 직경에 대응하는 깊이를 가질 수 있다. 또한, 상기 비아 홀(155)의 내벽에 형성된 제2 리세스(R2)의 깊이는 상기 필러(132)의 직경에 대응하는 0.5㎛ 내지 1.0㎛일 수 있다. 상기 제2 리세스(R2)의 깊이가 1.0㎛보다 큰 경우, 상기 비아 홀(155)의 사이즈 확장이 과다하게 이루어질 수 있고, 이에 따른 신뢰성 문제가 발생할 수 있다. 따라서, 실시 예에서의 상기 제2 리세스(R2)는 상기 필러(132)의 직경에 대응하는 0.5㎛ 내지 1.0㎛ 사이의 범위를 가지도록 한다.
다음으로, 도 10을 참조하면, 실시 예에서는 상기 패턴 홈(145)의 내벽 및 상기 비아 홀(155)의 내벽에 제1 도금층(141)을 형성한다. 상기 제1 도금층(141)은 화학동도금 방식을 통해 상기 동박층(133)의 상면, 상기 패턴 홈(145)의 내벽 및 상기 비아 홀(155)의 내벽에 형성될 수 있다. 이때, 상기 제1 도금층(141)은 볼록부(미도시)를 포함할 수 있다. 즉, 상기 제1 도금층(141)은 상기 패턴 홈(145)의 제1 리세스(R1) 및 상기 비아 홀(155)의 제2 리세스(R2)를 채우며 형성될 수 있다. 이에 따라, 상기 제1 도금층(141) 중 상기 패턴 홈(145)의 제1 리세스(R1)에 대응하는 부분은 볼록할 수 있다. 또한, 상기 제1 도금층(141) 중 상기 비아 홀(155)의 제2 리세스(R2)에 대응하는 부분은 볼록할 수 있다.
다음으로, 도 11을 참조하면, 실시 예에서는 상기 제1 도금층(141)을 시드층으로 전해 도금하여 상기 패턴 홈(145)의 내부 및 상기 비아 홀(155)의 내부를 채우는 제2 도금층(142)을 형성할 수 있다. 상기 제2 도금층(142)은 상기 동박층(133) 상에 일부 높이를 가지고 돌출되어 형성될 수 있다.
다음으로, 도 12를 참조하면, 상기 제1 도금층(141) 및 제2 도금층(142)을 연마하여 평탄화하는 공정을 진행할 수 있다. 예를 들어, 상기 절연층(130)의 상면을 중심으로, 이보다 높게 위치한 도금층들을 연마하여 제거하는 공정을 진행할 수 있다. 이때, 상기 연마되는 도금층들은 상기 제1 도금층(141), 제2 도금층(142) 및 상기 동박층(133)을 포함할 수 있다. 이에 따라, 실시 예에서는 상기 제1 도금층(141) 및 상기 제2 도금층(142)을 포함하는 제2 회로 패턴(140)의 상면이 상기 절연층(130)의 상면과 동일 평면 상에 위치할 수 있다.
다음으로, 도 13을 참조하면, 실시 예에서는 상기 절연층(130)의 하부에 배치된 캐리어 보드(CB)를 제거하는 공정을 진행할 수 있다. 상기 캐리어 보드(CB)는 상기 회로 기판(100)을 구성하는 절연층의 적층 공정이 모두 완료되면, 제거될 수 있다. 이때, 상기 캐리어 보드(CB)를 중심으로, 이의 상부 및 하부에서 각각 복수의 회로 기판의 제조가 동시에 이루어질 수 있다. 그리고, 상기 캐리어 보드(CB)의 제거 공정은 상기 복수의 회로 기판을 서로 분리하는 공정일 수 있다.
다음으로, 도 14를 참조하면, 상기 절연층(130)의 하면에 배치된 금속층(110)을 제거하는 공정을 진행할 수 있다. 상기 금속층(110)은 상기 제1 회로 패턴(120)의 시드층으로 사용된 층이다. 그리고, 상기 금속층(110)은 회로 기판(100)의 최종 제조가 완료된 이후에 제거될 수 있다. 이에 따라, 상기 제1 회로 패턴(120)은 상기 제2 회로 패턴(140)과 다르게, 이의 측면에 시드층이 배치되지 않는 구조를 가진다.
또한, 실시 예에서는 상기 절연층(130)의 상면에 제1 보호층(160)을 형성하고, 상기 절연층(130)의 하면에 제2 보호층(170)을 형성하는 공정을 진행할 수 있다.
상기 제1 보호층(160) 및 상기 제2 보호층(170)은 SR(Solder Resist), 산화물 및 Au 중 적어도 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 제1 보호층(160) 및 상기 제2 보호층(170)은 솔더 레지스트일 수 있다.
상기 제1 보호층(160) 및 상기 제2 보호층(170)은 상기 절연층(130)의 상면 및 하면을 각각 보호하는 기능을 할 수 있다. 또한, 상기 제1 보호층(160) 및 상기 제2 보호층(170)은 상기 제2 회로 패턴(140)의 상면 및 상기 제1 회로 패턴(120)의 하면을 각각 보호하는 기능을 할 수 있다.
상기 제1 보호층(160)은 상기 제2 회로 패턴(140)과 부분적으로 중첩될 수 있다. 예를 들어, 상기 제1 보호층(160)은 상기 제2 회로 패턴(140)의 상면 중 적어도 일부를 노출하는 개구부(미도시)를 포함할 수 있다.
상기 제2 보호층(170)은 상기 제1 회로 패턴(120)과 부분적으로 중첩될 수 있다. 예를 들어, 상기 제2 보호층(170)은 상기 제1 회로 패턴(120)의 하면 중 적어도 일부를 노출하는 개구부(미도시)를 포함할 수 있다.
상기와 같은 제1 실시 예에 따르면, 절연층(130)의 적어도 일면에는 패턴 홈(145)이 형성된다. 그리고, 상기 패턴 홈(145)에는 적어도 하나의 제1 리세스(R1)가 형성된다. 즉, 상기 절연층(130)은 필러(132)를 포함하고, 상기 패턴 홈(145)을 통해 상기 필러(132)의 적어도 일부가 노출될 수 있다. 이때, 실시 예에서는 상기 패턴 홈(145)을 통해 노출된 상기 필러(132)를 제거하는 공정을 진행한다. 따라서, 상기 패턴 홈(145)의 내벽에는 상기 필러(132)가 빠져나간 자리에 대응하는 제1 리세스(R1)가 형성된다. 이에 따라 상기 패턴 홈(145)을 채우며 형성되는 제2 회로 패턴(140)은 상기 패턴 홈(145)의 상기 제1 리세스(R1) 내를 채우며 형성될 수 있다. 따라서, 실시 예에서의 회로 기판은 상기 패턴 홈(145)을 통해 필러(132)가 노출됨에 따라 발생하는 제2 회로 패턴의 신뢰성 문제를 해결할 수 있다. 또한, 실시 예에서는 상기 패턴 홈(145)의 내벽에 상기 제1 리세스(R1)에 대응하는 표면 거칠기(Ra)를 구현함으로써, 상기 절연층(130)과 상기 제2 회로 패턴(140) 사이의 접합력을 향상시킬 수 있고, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
도 15는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 15를 참조하면, 회로 기판(200)은 절연층을 기준으로, 복수의 층 구조를 가질 수 있다. 즉, 제1 실시 예에서의 회로 기판(100)은 절연층(130)이 1층 구조를 가졌으나, 제2 실시 예에서의 회로 기판(200)은 절연층이 2층 이상의 층 구조를 가질 수 있다.
실시 예에서는 ETS 공법으로 다층 구조의 회로 기판(200)을 제조할 수 있다.
이때, 도 1에서의 회로 기판(100)은 다층 구조의 회로 기판(200)에서, 최상부에 배치된 절연층 영역을 나타낸 것일 수 있다.
이에 따라, 제2 실시 예에서의 회로 기판(200)은 제1 절연층(230), 제1 회로 패턴(220), 제2 회로 패턴(240) 및 제1 보호층(260)을 포함할 수 있다. 이는 도 1에서 설명한 회로 기판(100)에 대응할 수 있으며, 이에 대한 상세한 설명은 생략하기로 한다.
제1 절연층(230)의 하면에는 제2 절연층(280)이 배치될 수 있다. 또한, 상기 제2 절연층(280)의 하면에는 제3 회로 패턴(285)이 매립될 수 있다.
또한, 상기 제2 절연층(280)의 하면에는 제3 절연층(290)이 배치될 수 있다. 또한, 상기 제3 절연층(290)의 하면에는 제4 회로 패턴(295)이 매립될 수 있다.
또한, 제2 보호층(270)은 상기 제3 절연층(290)의 하면에 배치될 수 있다.
상기 제1 절연층(230)과 상기 제3 절연층(290)은 서로 동일한 절연물질 또는 절연 재료를 포함할 수 있다. 즉, 상기 제3 절연층(290)은 상기 제1 절연층(230)과 동일한 RCC, ABF 및 PID 중 어느 하나일 수 있다.
상기 제2 절연층(280)은 상기 제1 절연층(230) 및 상기 제3 절연층(290)과는 다른 절연물질 또는 절연재료를 포함할 수 있다. 일 예로, 상기 제2 절연층(280)은 프리프레그를 포함할 수 있다.
상기와 같은 제2 실시 예에서의 회로 기판(200)은 다층 구조를 가지는 코어리스 기판일 수 있다. 이때, 상기 회로 기판(200)의 최외측에 배치된 제2 회로 패턴(240)은 도 1에서 설명한 바와 같은 제2 회로 패턴(140)과 동일한 구조를 가질 수 있다.
도 16은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 16을 참조하면, 제3 실시 예에 따른 회로 기판(300)은 다층 구조를 가지면서, 코어층을 포함하는 코어기판일 수 있다.
이에 따라, 상기 회로 기판(300)은 코어층(310)을 포함할 수 있다. 상기 코어층(310)은 CCL(Copper Clad Laminate)일 수 있으나, 이에 한정되지는 않는다.
상기 코어층(310)의 상부 및 하부에는 각각 기판층이 배치된다. 예를 들어, 상기 코어층(310)의 상부에는 제1 기판층(100A)이 배치될 수 있다. 예를 들어, 상기 코어층(310)의 하부에는 제2 기판층(100B)이 배치될 수 있다.
상기 제1 기판층(100A) 및 상기 제2 기판층(100B)은 상기 코어층(310)을 중심으로 상호 대칭 구조를 가질 수 있다.
이때, 상기 제1 기판층(100A) 및 상기 제2 기판층(100B) 각각은 절연층(130), 제1 회로 패턴(120), 제2 회로 패턴(140), 비아(150)를 포함할 수 있다.
즉, 코어층(310)을 포함하는 회로 기판(300)의 경우, 코어층(310)을 중심으로 이의 양측에서 각각 절연층의 적층 공정이 진행될 수 있다. 그리고, 상기 절연층이 적층된 후에, 상기 절연층의 표면에 도 1에서 설명한 패턴 홈을 형성한 후, 상기 패턴 홈을 채워는 제2 회로 패턴(140)을 형성하는 공정을 진행할 수 있다. 따라서, 실시 예에서는 코어층을 포함하는 코어 기판의 경우에도, 양면 매립형의 회로 패턴을 포함하는 회로 기판을 제공할 수 있다.
도 17은 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 17을 참조하면, 회로 기판(400)은 절연층(430), 제1 회로 패턴(420), 제2 회로 패턴(440), 비아(450), 제1 보호층(460) 및 제2 보호층(470)을 포함한다.
이때, 제4 실시 예의 회로 기판의 설명에 앞서, 도 1에 도시된 회로 기판과 동일한 구성에 대해서는 이의 상세한 설명을 생략하기로 한다. 제1 실시 예에서는 패턴 홈(145) 및 비아 홀(155)을 통해 노출된 필러(132)를 제거하여, 상기 필러(132)에 대응하는 제1 리세스(R1) 및 제2 리세스(R2)를 형성하였다. 그리고, 제1 실시 예에서는 패턴 홈(145)의 내벽 및 상기 비아 홀(155)의 내벽이 상기 제1 리세스(R1) 및 상기 제2 리세스(R2)의 각각의 깊이에 대응하는 표면 거칠기(Ra)를 가지도록 하였다.
이와 다르게, 제 4 실시 예에서의 회로 기판(400)에서는, 상기 패턴 홈과 상기 비아 홀을 통해 노출된 필러(432)를 완전히 제거하지 않고, 이를 플라즈마 처리하여 깍아내는 공정을 진행할 수 있다. 이에 따라, 제1 실시 예에서의 패턴 홈(145)의 내벽 및 비아 홀(155)의 내벽은 절연층(130)의 레진(131)으로만 구성되었다. 이와 다르게, 제4 실시 예에서는 상기 필러(432)를 완전히 제거하지 않고, 플라즈마 처리함에 따라, 상기 패턴 홈의 내벽 및 상기 비아 홀의 내벽은 레진(431)으로 형성된 제1 부분과, 필러(432)로 형성된 제2 부분을 포함한다. 그리고, 제4 실시 예에서는 상기 레진(431)으로 구성된 제1 부분과, 상기 필러(432)로 형성된 제2 부분의 표면 거칠기(Ra)가 각각 0.5㎛ 내지 1.0㎛를 가지도록 한다.
즉, 실시 예에서는 상기 절연층(430)의 표면에 패턴 홈을 형성하고, 상기 형성된 패턴 홈을 채우며 제2 회로 패턴(440)을 형성한다. 이때, 상기 패턴 홈(445)을 통해 필러(432)가 노출되는 경우, 상기 필러(432)에 의한 제2 회로 패턴(440)의 신뢰성에 문제가 발생할 수 있다. 따라서, 실시 예에서는 상기 패턴 홈(445)의 내벽을 통해 돌출된 상기 필러(432)의 일부를 제거할 수 있도록 한다. 즉, 실시 예에서는 상기 패턴 홈(445)의 내벽을 통해 노출된 필러(432)의 일부를 제거하여, 상기 패턴 홈의 내벽에 일정 수준 이상의 표면 거칠기(Ra)를 구현하도록 한다.
구체적으로, 실시 예에서는 상기 패턴 홈이 형성된 이후에, 상기 패턴 홈을 통해 노출된 레진(431) 및 필러(432)를 플라즈마 처리하는 공정을 진행할 수 있다. 따라서, 상기 패턴 홈의 내벽은 상기 레진(431) 및 상기 필러(432)가 깎여 나감에 따라 이에 대응하는 표면 거칠기(Ra)가 형성될 수 있다.
즉, 제1 실시 예에서는 패턴 홈(145)의 내벽 및 비아 홀(155)의 내벽에, 제1 리세스(R1) 및 제2 리세스(R2)의 깊이에 대응하는 표면 거칠기(Ra)를 형성하였다.
이와 다르게, 제4 실시 예에서는 패턴 홈의 내벽 및 비아 홀의 내벽을 플라즈마 처리하여, 상기 플라즈마 처리에 대응하는 0.5㎛ 내지 1.0㎛ 범위의 표면 거칠기(Ra)를 형성한다.
이에 따라, 상기 제1 실시 예에서의 패턴 홈(145)의 내벽 및 비아 홀(155)의 내벽은 레진으로만 구성되었다.
이와 다르게, 제4 실시 예에서의 패턴 홈의 내벽 및 비아 홀의 내벽은 레진으로 구성된 제1 부분과, 필러로 구성된 제2 부분을 포함하고, 이들의 조합에 의한 표면 거칠기(Ra)가 0.5㎛ 내지 1.0㎛를 가질 수 있다.
실시 예에서의 회로 기판(400)은 제1 보호층(460) 및 제2 보호층(470)을 포함할 수 있다.
상기 제1 보호층(460)은 상기 절연층(430)의 상면에 배치되고, 그에 따라 상기 절연층(430)의 상면 및 상기 제2 회로 패턴(440)의 상면을 보호할 수 있다.
또한, 상기 제2 보호층(470)은 상기 절연층(430)의 하면에 배치되고, 그에 따라 상기 절연층(430)의 하면 및 상기 제1 회로 패턴(420)의 하면을 보호할 수 있다.
상기 제1 보호층(460) 및 상기 제2 보호층(470)은 SR(Solder Resist), 산화물 및 Au 중 적어도 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 제1 보호층(460) 및 상기 제2 보호층(470)은 솔더 레지스트일 수 있다.
상기 제1 보호층(460) 및 상기 제2 보호층(470)은 상기 절연층(430)의 상면 및 하면을 각각 보호하는 기능을 할 수 있다. 또한, 상기 제1 보호층(460) 및 상기 제2 보호층(470)은 상기 제2 회로 패턴(440)의 상면 및 상기 제1 회로 패턴(420)의 하면을 각각 보호하는 기능을 할 수 있다.
실시 예의 회로기판은 절연층의 양측에 배치된 최외층의 회로 패턴이 모두 상기 절연층 내에 매립된 구조를 가질 수 있다. 이에 따르면, 실시 예에서는 상기 회로 패턴이 모두 절연층 내에 매립된 구조를 가짐에 따라, 상기 회로 패턴의 두께만큼 인쇄회로기판의 두께를 감소시킬 수 있으며, 이에 따른 제품 슬림화를 달성할 수 있다.
또한, 실시 예에서는 상기 회로 기판의 양측 중 일측의 회로 패턴만이 절연층 내에 매립되는 경우, 회로기판의 제조 공정 중에서 비대칭 구조로 인한 휨이 발생하는 문제가 있다. 반면, 실시 예에서는 회로 기판의 양측의 회로 패턴이 모두 절연층 내에 매립됨에 따라 회로기판의 휨 발생을 최소화할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서의 절연층의 적어도 일면에는 패턴 홈이 형성된다. 그리고, 상기 패턴 홈에는 적어도 하나의 제1 리세스가 형성된다. 즉, 상기 절연층은 필러를 포함하고, 상기 패턴 홈을 통해 상기 필러의 적어도 일부가 노출될 수 있다. 이때, 실시 예에서는 상기 패턴 홈을 통해 노출된 상기 필러를 제거하는 공정을 진행한다. 따라서, 상기 패턴 홈의 내벽에는 상기 필러가 빠져나간 자리에 대응하는 제1 리세스가 형성된다. 이에 따라 상기 패턴 홈을 채우며 형성되는 제2 회로 패턴은 상기 패턴 홈의 상기 제1 리세스 내를 채우며 형성될 수 있다. 따라서, 실시 예에서의 회로 기판은 상기 패턴 홈을 통해 필러가 노출됨에 따라 발생하는 제2 회로 패턴의 신뢰성 문제를 해결할 수 있다. 또한, 실시 예에서는 상기 패턴 홈의 내벽에 상기 제1 리세스에 대응하는 표면 거칠기(Ra)를 구현함으로써, 상기 절연층과 상기 제2 회로 패턴 사이의 접합력을 향상시킬 수 있고, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (19)

  1. 제1 회로 패턴;
    상기 제1 회로 패턴 위에 배치되고, 상면에 패턴 홈이 형성된 절연층; 및
    상기 절연층의 상기 패턴 홈 내에 배치된 제2 회로 패턴;을 포함하고,
    상기 제2 회로 패턴의 표면 거칠기(Ra)는,
    0.5㎛ 내지 1.0㎛ 범위를 가지는,
    회로 기판.
  2. 제1항에 있어서,
    상기 절연층은 레진 및 상기 레진 내에 배치된 필러를 포함하는,
    회로 기판.
  3. 제2항에 있어서,
    상기 패턴 홈의 내벽에는 적어도 하나의 제1 리세스가 형성되고,
    상기 제2 회로 패턴의 표면 거칠기(Ra)는 상기 제1 리세스의 깊이에 대응되고,
    상기 제1 리세스는, 상기 패턴 홈을 통해 노출된 필러의 제거 영역에 대응되는,
    회로 기판.
  4. 제2항에 있어서,
    상기 필러의 직경은 0.5㎛ 내지 1.0㎛ 범위를 가지는,
    회로 기판.
  5. 제3항에 있어서,
    상기 패턴 홈의 내벽의 전체 면적에서, 상기 제1 리세스가 차지하는 면적은 3% 내지 10%인,
    회로 기판.
  6. 제2항에 있어서,
    상기 제2 회로 패턴은 상기 적어도 하나의 제1 리세스에 대응하는 볼록부를 포함하는,
    회로 기판.
  7. 제2항에 있어서,
    상기 절연층은,
    RCC(Resin coated copper), ABF(Ajinomoto build up film) 및 PID(Photo Imagable Dielectric) 중 어느 하나를 포함하는,
    회로 기판.
  8. 제2항에 있어서,
    상기 패턴 홈의 내벽은,
    상기 레진에 대응하는 제1 부분과, 상기 필러에 대응하는 제2 부분을 포함하고,
    상기 제1 부분과 상기 제2 부분의 표면 거칠기(Ra)은 0.5㎛ 내지 1.0㎛ 범위를 가지는,
    회로 기판.
  9. 제3항에 있어서,
    상기 패턴 홈과 연결된 비아 홀 내에 배치되는 비아를 포함하고,
    상기 비아의 표면 거칠기(Ra)는 0.5㎛ 내지 1.0㎛ 범위를 가지는,
    회로 기판.
  10. 제9항에 있어서,
    상기 비아 홀의 내벽에는 적어도 하나의 제2 리세스가 형성되고,
    상기 비아의 표면 거칠기(Ra)는 상기 제2 리세스의 깊이에 대응되고,
    상기 제2 리세스는, 상기 비아 홀을 통해 노출된 필러의 제거 영역에 대응되는,
    회로 기판.
  11. 제10항에 있어서,
    상기 비아 홀의 내벽의 전체 면적에서, 상기 제2 리세스가 차지하는 면적은 3% 내지 10%인,
    회로 기판.
  12. 제10항에 있어서,
    상기 비아는 상기 적어도 하나의 제2 리세스에 대응하는 볼록부를 포함하는,
    회로 기판.
  13. 제9항에 있어서,
    상기 비아 홈의 내벽은,
    상기 레진에 대응하는 제1 부분과, 상기 필러에 대응하는 제2 부분을 포함하고,
    상기 비아 홀의 제1 부분과 상기 비아 홀의 제2 부분의 표면 거칠기(Ra)은 0.5㎛ 내지 1.0㎛ 범위를 가지는,
    회로 기판.
  14. 제1 회로 패턴을 형성하고,
    상기 제1 회로 패턴 위에 레진 및 필러의 복합체인 절연층을 적층하고,
    상기 절연층의 상면에 패턴 홈을 형성하고,
    상기 패턴 홈의 내벽을 통해 노출되는 필러를 제거하고,
    상기 필러가 제거된 패턴 홈의 내벽에 제1 도금층을 형성하고,
    상기 제1 도금층 상에 상기 패턴 홈을 채우는 제2 도금층을 형성하여 제2 회로 패턴을 형성하는 것을 포함하고,
    상기 패턴 홈의 내벽에는 상기 제거된 필러에 대응하는 제1 리세스가 형성되고,
    상기 제1 리세스의 깊이는 0.5㎛ 내지 1.0㎛ 범위를 가지는
    회로기판의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 회로 패턴은 제1 층수를 가지고,
    상기 제2 회로 패턴은 상기 제1 층수보다 많은 제2 층수를 가지는,
    회로 기판의 제조 방법.
  16. 제14항에 있어서,
    상기 필러의 직경은 0.5㎛ 내지 1.0㎛ 범위를 가지는
    회로기판의 제조 방법.
  17. 제14항에 있어서,
    상기 패턴 홈의 내벽의 전체 면적에서 상기 제1 리세스가 차지하는 면적은 3% 내지 10%인
    회로기판의 제조 방법.
  18. 제1 회로 패턴을 형성하고,
    상기 제1 회로 패턴 위에 레진 및 필러의 복합체인 절연층을 적층하고,
    상기 절연층의 상면에 패턴 홈을 형성하고,
    상기 패턴 홈의 내벽을 통해 노출되는 레진 및 필러를 플라즈마 처리하여 상기 패턴 홈의 내벽이 0.5㎛ 내지 1.0㎛ 범위의 표면 거칠기(Ra)를 가지도록 하고,
    상기 표면 처리된 패턴 홈의 내벽에 제1 도금층을 형성하고,
    상기 제1 도금층 상에 상기 패턴 홈을 채우는 제2 도금층을 형성하는 것을 포함하는,
    회로기판의 제조 방법.
  19. 제18항에 있어서,
    상기 플라즈마 처리된 패턴 홈의 내벽은,
    상기 패턴 홈을 통해 노출된 레진에 대응하는 제1 부분과,
    상기 패턴 홈을 통해 노출된 필러에 대응하는 제2 부분을 포함하고,
    상기 제1 부분 및 상기 제2 부분의 표면 거칠기(Ra)는 0.5㎛ 내지 1.0㎛ 범위를 가지는,
    회로기판의 제조 방법.
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