KR20220076337A

KR20220076337A - 전압 조정기

Info

Publication number: KR20220076337A
Application number: KR1020210161931A
Authority: KR
Inventors: 순-난 다이
Original assignee: 리치웨이브 테크놀로지 코포레이션
Priority date: 2020-11-30
Filing date: 2021-11-23
Publication date: 2022-06-08
Also published as: TW202223581A; JP7404324B2; TWI787681B; CN114578883A; US11409311B2; KR102595149B1; EP4006687A1; JP2022087044A; US20220171416A1

Abstract

전압 조정기가 제공된다. 전압 조정기는 출력 단자, 트랜지스터, 1차 구동 회로 및 2차 구동 회로를 포함한다. 출력 단자는 출력 전압을 출력하도로 구성된다. 1차 구동 회로는 트랜지스터의 제어 단자에 연결된다. 2차 구동 회로는 트랜지스터의 제어 단자와 미리 결정된 전압 단자 사이에 연결된다. 전압 조정기가 스타트-업 모드에서 동작할 때, 트랜지스터는 1차 구동 회로 및 2차 구동 회로에 의해 구동되고, 트랜지스터의 제어 단자와 미리 결정된 전압 단자는 2차 구동 회로에 의해 전기적으로 연결된다. 전압 조정기가 노멀 모드에서 동작할 때, 트랜지스터는 1차 구동 회로에 의해 구동되고, 트랜지스터의 제어 단자와 미리 결정된 전압 단자 사이의 전기적인 연결은 2차 구동 회로에 의해 접속 해제된다.

Description

전압 조정기{VOLTAGE REGULATOR}

본 개시는 전압 조정기에 관한 것으로, 특히 스타트-업 모드에서 출력 전압의 전압 값을 신속하게 증가시킬 수 있는 전압 조정기에 관한 것이다.

전압 조정기의 현재의 설계 경향은 높은 전력에서 낮은 전력으로 그리고 증가하는 출력 전류로 발전하고 있다. 그러나, 전압 조정기의 형태는 일반적으로 더 느린 응답 속도에서 동작하는 내부 요소를 가져서, 전압 조정기가 출력 전압을 요구되는 전압 값으로 조정하는데 더욱 긴 시간을 초래한다.

본 개시는 낮은 전력, 신속한 활성화를 달성하고, 트랜지스터 손상의 위험을 감소시킬 수 있는 전압 조정기를 제공한다.

본 개시의 전압 조정기(voltage regulator)는 출력 단자, 제1 트랜지스터, 1차 구동 회로 및 2차 구동 회로를 포함한다. 출력 단자는 출력 전압을 출력하도록 구성된다. 제1 트랜지스터는 제1 단자, 제2 단자 및 제어 단자를 포함한다. 제1 트랜지스터의 제1 단자는 제1 전압 단자에 연결되고 제1 전압을 수신하도록 구성되고, 제1 트랜지스터의 제2 단자는 전압 조정기의 출력 단자에 연결된다. 1차 구동 회로는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 포함한다. 1차 구동 회로의 제1 입력 단자는 전압 조정기의 출력 단자에 연결되고 출력 전압을 수신하도록 구성된다. 1차 구동 회로의 제2 입력 단자는 기준 전압을 수신하도록 구성되고, 1차 구동 회로의 출력 단자는 제1 트랜지스터의 제어 단자에 연결된다. 2차 구동 회로는 제1 단자 및 제2 단자를 포함한다. 2차 구동 회로의 제1 단자는 제1 트랜지스터의 제어 단자에 연결되고, 2차 구동 회로의 제2 단자는 미리 결정된 전압 단자에 연결된다. 전압 조정기가 스타트-업 모드(start-up mode)에서 동작할 때, 제1 트랜지스터는 1차 구동 회로와 2차 구동 회로에 의해 구동되고, 제1 트랜지스터의 제어 단자와 미리 결정된 전압 단자는 2차 구동 회로에 의해 전기적으로 연결된다. 전압 조정기가 노멀 모드(normal mode)에서 동작할 때, 제1 트랜지스터는 1차 구동 회로에 의해 구동되고, 제1 트랜지스터의 제어 단자와 미리 결정된 전압 단자 사이의 전기적인 연결은 2차 구동 회로에 의해 접속 해제된다(disconnected).

도 1은 전압 조정기의 블록도이다.
도 2는 도 1의 동작 시의 전압 조정기의 선택된 신호를 예시하는 파형도이다.
도 3은 본 개시의 제1 실시예에 따른 전압 조정기의 블록도이다.
도 4는 본 개시의 제1 실시예의 2차 구동 회로의 개략적인 회로도이다.
도 5는 도 4의 전압 생성 회로를 예시하는 개략적인 회로도이다.
도 6은 도 3에서 동작 시의 전압 조정기의 선택된 신호를 예시하는 파형도이다.
도 7은 본 개시의 제1 실시예의 다른 2차 구동 회로의 개략적인 회로도이다.
도 8은 본 개시의 제1 실시예의 다른 2차 구동 회로의 개략적인 회로도이다.
도 9는 본 개시의 제2 실시예에 따른 전압 조정기의 블록도이다.
도 10은 본 개시의 제1 실시예 또는 제2 실시예의 다른 2차 구동 회로의 개략적인 회로도이다.
도 11은 본 개시의 제1 실시예 또는 제2 실시예의 다른 2차 구동 회로의 개략적인 회로도이다.

도 1은 전압 조정기(100)의 블록도이다. 전압 조정기(100)는 출력 전압(Vout)을 요구되는 전압 값으로 조정하기 위한 낮은-드랍아웃(low-dropout) 조정기(LDO)를 포함한다. 도 1을 참조하면, 전압 조정기(100)는 출력 단자(NOUT), 트랜지스터(M1) 및 1차 구동 회로(110)를 포함한다. 출력 단자(NOUT)는 출력 전압(Vout)을 출력하도록 구성된다. 일부 실시예에서, 전압 조정기(100)의 출력 단자(NOUT)는 부하(load)에 연결되도록 구성될 수 있고, 부하에 안정적인 출력 전압(Vout)을 제공할 수 있다. 더욱이, 본 개시의 1차 구동 회로(110)의 적절한 설계로, 1차 구동 회로(110)는 극히 낮은 전류 하에서 정상적으로 동작할 수 있다. 이러한 방식으로, 전압 조정기(100)는 저전력 특성을 갖는다.

트랜지스터(M1)는 P형 금속 산화물 반도체(PMOS) 트랜지스터, P형 필드 효과 트랜지스터(PFET), 또는 PNP형 바이폴라 트랜지스터(BJT)를 포함할 수 있다. 실시예에서, PMOS 트랜지스터를 포함하는 트랜지스터(M1)가 예로서 설명된다. 트랜지스터(M1)는 제1 단자(SN), 제2 단자(DN) 및 제어 단자(GN)를 포함한다. 트랜지스터(M1)의 제1 단자(SN)는, 예를 들어 소스 단자이고; 제2 단자(DN)는, 예를 들어 드레인 단자이고; 제어 단자(GN)는, 예를 들어 게이트 단자이다. 트랜지스터(M1)의 제1 단자(SN)는 전압 단자(VN1)에 연결되고 전압(V1)을 수신하도록 구성된다. 전압(V1)은 공급 전압 또는 시스템 전압일 수 있다. 트랜지스터(M1)의 제2 단자(DN)는 전압 조정기(100)의 출력 단자(NOUT)에 연결된다. 일부 실시예에서, 트랜지스터(M1)는 또한 N형 금속 산화물 반도체(NMOS) 트랜지스터, N형 필드 효과 트랜지스터(NFET) 또는 NPN형 BJT로서 구현될 수 있다.

1차 구동 회로(110)는 입력 단자(IN1), 입력 단자(IN2) 및 출력 단자(OUT1)를 포함한다. 1차 구동 회로(110)의 입력 단자(IN1)는 전압 조정기(100)의 출력 단자(NOUT)에 연결되고 출력 전압(Vout)을 수신하도록 구성된다. 1차 구동 회로(110)의 입력 단자(IN2)는 기준 전압(Vref)을 수신하도록 구성된다. 일부 실시예에서, 기준 전압(Vref)은 밴드갭 기준 전압일 수 있다. 1차 구동 회로(110)의 출력 단자(OUT1)는 트랜지스터(M1)의 제어 단자(GN)에 연결된다. 1차 구동 회로(110)는 출력 전압(Vout)과 기준 전압(Vref)을 비교하여 출력 단자(OUT1)에서 동작 신호(PG)를 생성하도록 구성된다. 동작 신호(PG)는 트랜지스터(M1)를 통해 흐르는 출력 전류(Io)를 조정하도록 구성되고, 그에 따라 출력 전압(Vout)은 동작 신호(PG)에 의해 조정된다.

도 2는 도 1의 동작 시의 전압 조정기(100)의 선택된 신호를 예시하는 파형도이다. 도 1 및 도 2 모두를 참조하면, 전압 조정기(100)의 동작이 예시된다. 도 2의 가로축은 시간을 나타내고, 도 2의 세로축은 전압 값을 나타낸다. 스타트-업 시간(T0)에서, 전압(V1)은 전압 조정기(100)에 전원을 공급하기 위해 0 v에서 6 v에 가깝게 급격히 증가된다. 트랜지스터(M1)의 초기 상태는 컷-오프 상태(cut-off state)로 설정되어, 동작 신호(PG)의 레벨은 스타트-업 시간(T0)에서 하이 레벨(high level)을 향해 증가되고, 전압 조정기(100)의 댐핑 효과는 동작 신호(PG)가 요동하게 한다[점선 원(210)으로 도시됨]. 여전히 아주 낮은 전류에서 정상적으로 동작할 수 있는 1차 구동 회로(110)가 더 느린 응답 속도를 갖고, 본 개시에서 더 큰 출력 전류(Io)가 트랜지스터(M1)를 통해 흐르는 것을 가능하게 하도록 더 큰 크기의 트랜지스터(M1)가 채택되기 때문에, 트랜지스터(M1)를 구동하기 위한 1차 구동 회로(110)의 능력이 약하고, 동작 신호(PG)의 레벨은 서서히 감소된다. 따라서, 트랜지스터(M1)는 천천히 도통되고, 즉 트랜지스터(M1)가 완전히 도통되기까지 더 긴 시간이 걸린다. 반면에, 출력 전압(Vout)의 레벨은, 서서히 감소되는 동작 신호(PG)의 레벨에 대응하여, 0 v로부터 서서히 증가되어, 전압 조정기(100)가 출력 전압(Vout)을 요구되는 전압 값까지 증가시키는 데 더 긴 시간이 걸린다는 사실을 초래한다. 또한, 전압(V1)은 트랜지스터(M1)의 제1 단자(SN)의 전압과 등가(equivalent)이고, 출력 전압(Vout)은 트랜지스터(M1)의 제2 단자(DN)의 전압과 등가이다. 도 2로부터 알 수 있는 바와 같이, 출력 전압(Vout)의 서서히 증가하는 레벨은 트랜지스터(M1)가 장시간 동안 큰 전압 차이를 견디게 하고, 따라서 트랜지스터(M1)가 손상의 위험을 겪는다.

도 3은 본 개시의 제1 실시예에 따른 전압 조정기(300)의 블록도이다. 전압 조정기(300 및 100) 사이의 차이점은 전압 조정기(300)가 2차 구동 회로(320)를 추가로 포함한다는 것이다. 2차 구동 회로(320)는 제1 단자(SDN1) 및 제2 단자(SDN2)를 포함한다. 2차 구동 회로(320)의 제1 단자(SDN1)는 트랜지스터(M1)의 제어 단자(GN)에 연결되고, 제2 단자(SDN2)는 미리 결정된 전압 단자(VPRN)에 연결된다. 미리 결정된 전압 단자(VPRN)는 미리 결정된 전압(Vpr)을 수신하도록 구성된다. 일부 실시예에서, 미리 결정된 전압(Vpr)은 출력 전압(Vout)과 관련될 수 있거나, 또는 미리 결정된 전압(Vpr)은 출력 전압(Vout)과 동일할 수 있다. 실시예를 적용하는 사람들은 필요에 따라 미리 결정된 전압(Vpr)과 출력 전압(Vout) 사이의 전압 관계를 적절하게 조정할 수 있다. 미리 결정된 전압(Vpr)이 출력 전압(Vout)과 동일하도록 설정되는 실시예에서, 미리 결정된 전압 단자(VPRN)는 전압 조정기(300)의 출력 단자(NOUT)에 연결될 수 있고 출력 전압(Vout)을 수신하도록 구성될 수 있다는 점에 주목하라.

전압 조정기(300)가 스타트-업 모드에서 동작할 때, 트랜지스터(M1)는 1차 구동 회로(110) 및 2차 구동 회로(320)에 의해 구동되고, 트랜지스터(M1)의 제어 단자(GN)와 미리 결정된 전압 단자(VPRN)는 2차 구동 회로(320)에 의해 전기적으로 연결된다. 전압 조정기(300)가 노멀 모드(normal mode)에서 동작할 때, 트랜지스터(M1)는 1차 구동 회로(110)에 의해 구동되고, 트랜지스터(M1)의 제어 단자(GN)와 미리 결정된 전압 단자(VPRN) 사이의 전기적인 연결은 2차 구동 회로(320)에 의해 접속 해제된다. 일부 실시예에서, 전압 조정기(300)는 출력 전압(Vout), 미리 결정된 전압(Vpr) 또는 전압(V1)에 따라 스타트-업 모드 또는 노멀 모드에서 선택적으로 동작할 수 있다. 2차 구동 회로(320)는 출력 전압(Vout), 미리 결정된 전압(Vpr) 또는 전압(V1)에 따라 전압 조정기(300)의 동작 모드를 결정할 수 있고, 그에 따라 2차 구동 회로(320)는 선택적으로 트랜지스터(M1)의 제어 단자(GN)를 미리 결정된 전압 단자(VPRN)에 전기적으로 연결할 수 있거나 또는 트랜지스터(M1)의 제어 단자(GN)를 미리 결정된 전압 단자(VPRN)에서 전기적으로 접속 해제할 수 있다.

실시예에서, 다양한 회로 구조가 전압 조정기(300)의 2차 구동 회로(320)를 구현하도록 구성되고, 예로서 아래에서 하나씩 설명된다. 도 4는 본 개시의 제1 실시예의 2차 구동 회로(320-1)의 개략적인 회로도이다. 2차 구동 회로(320-1)의 제1 단자(SDN1) 및 제2 단자(SDN2)는 도 3의 2차 구동 회로(320)의 제1 단자(SDN1) 및 제2 단자(SDN2)에 각각 대응한다. 2차 구동 회로(320-1)는 스위치(410)를 포함한다. 스위치(410)의 제1 단자는 2차 구동 회로(320-1)의 제1 단자(SDN1)에 연결되고, 제2 단자는 2차 구동 회로(320-1)의 제2 단자(SDN2)에 연결되고, 제어 단자는 제어 신호(CS1)를 수신하도록 구성된다. 제어 신호(CS1)는 스위치(410)의 턴-온 상태(turn-on state)를 제어하도록 구성되고, 그에 의해 스위치(410)는 선택적으로 트랜지스터(M1)의 제어 단자(GN)를 미리 결정된 전압 단자(VPRN)에 전기적으로 연결하거나 또는 트랜지스터(M1)의 제어 단자(GN)를 미리 결정된 전압 단자(VPRN)로부터 전기적으로 접속 해제할 수 있다. 다시 말해, 제어 신호(CS1)는 전압 조정기(300)의 동작 모드에 관련된다. 제어 신호(CS1)는 2차 구동 회로(320-1)의 내부 회로에 의해서 또는 2차 구동 회로(320-1) 이외의 외부 회로에 의해서 제공될 수 있다.

2차 구동 회로(320-1)의 내부 회로에 의해 제공되는 제어 신호(CS1)는 도 4에 예로서 도시되어 있다. 2차 구동 회로(320-1)는 제어 회로(421-1)를 추가로 포함한다. 제어 회로(421-1)는 수신 단자(RN1), 수신 단자(RN2) 및 출력 단자(NOUT2)를 포함한다. 제어 회로(421-1)의 수신 단자(RN1)는 전압 단자(VN1)에 연결되고 전압(V1)을 수신하도록 구성된다. 제어 회로(421-1)의 수신 단자(RN2)는 2차 구동 회로(320-1)의 제2 단자(SDN2)에 연결되고 미리 결정된 전압(Vpr)을 수신하도록 구성된다. 제어 회로(421-1)의 출력 단자(NOUT2)는 스위치(410)의 제어 단자에 연결되고 제어 신호(CS1)를 출력하도록 구성된다.

제어 회로(421-1)의 상세한 회로 구성이 아래에서 예시된다. 제어 회로(421-1)는 트리거 회로(422-1)를 포함한다. 트리거 회로(422-1)는 제1 단자(KN1), 제2 단자(KN2) 및 출력 단자(KN3)를 포함한다. 트리거 회로(422-1)의 제1 단자(KN1)는 제어 회로(421-1)의 수신 단자(RN1)에 연결되고, 제2 단자(KN2)는 제어 회로(421-1)의 수신 단자(RN2)에 연결되고, 출력 단자(KN3)는 제어 회로(421-1)의 출력 단자(NOUT2)에 연결된다.

구체적으로, 트리거 회로(422-1)는 풀-업(pull-up) 회로(PU1) 및 검출 회로(DET1)를 포함한다. 풀-업 회로(PU1)는 제1 단자 및 제2 단자를 포함한다. 풀-업 회로(PU1)의 제1 단자는 트리거 회로(422-1)의 제1 단자(KN1)에 연결되고, 제2 단자는 트리거 회로(422-1)의 출력 단자(KN3)에 연결된다. 풀-업 회로(PU1)는 저항기(resistor) 또는 전류 소스를 포함할 수 있다. 저항기(R1)를 포함하는 풀-업 회로(PU1)는 도 4에서 예로서 설명된다.

검출 회로(DET1)는 제1 단자, 제2 단자 및 입력 단자를 포함한다. 검출 회로(DET1)의 제1 단자는 풀-업 회로(PU1)의 제2 단자에 연결되고, 제2 단자는 트리거 회로(422-1)의 제2 단자(KN2)에 연결되고, 입력 단자는 입력 전압(Vin)을 수신하도록 구성된다. 입력 전압(Vin)은 고정 전압 또는 가변 전압일 수 있다. 더욱이, 입력 전압(Vin)은 제어 회로(421-1)의 내부 회로에 의해서 또는 제어 회로(421-1) 이외의 외부 회로에 의해서 제공될 수 있다. 검출 회로(DET1)는 트랜지스터(M3)를 포함할 수 있다. 트랜지스터(M3)는 NMOS 트랜지스터, NFET 또는 NPN형 BJT로 구현될 수 있다. 실시예에서, NMOS 트랜지스터를 포함하는 트랜지스터(M3)가 예로서 설명된다. 트랜지스터(M3)는 제1 단자, 제2 단자 및 제어 단자를 포함한다. 트랜지스터(M3)의 제1 단자는, 예를 들어 드레인 단자이고; 제2 단자는, 예를 들어 소스 단자이고; 제어 단자는, 예를 들어 게이트 단자이다. 트랜지스터(M3)의 제1 단자는 검출 회로(DET1)의 제1 단자에 연결되고, 제2 단자는 검출 회로(DET1)의 제2 단자에 연결되고, 제어 단자는 검출 회로(DET1)의 입력 단자에 연결된다.

실시예에서, 제어 회로(421-1)는 출력 전압(Vout), 미리 결정된 전압(Vpr) 또는 전압(V1)에 따라 전압 조정기(300)의 동작 모드를 결정하고, 그에 따라 제어 신호(CS1)를 출력할 수 있다. 구체적으로, 트리거 회로(422-1)에 의해서, 제어 회로(421-1)는 전압 조정기(300)의 동작 모드를 결정하고 그에 따라 제어 신호(CS1)를 출력할 수 있다. 더욱이, 출력 전압(Vout)과 동일하게 설정되는 미리 결정된 전압(Vpr) 및 고정 전압으로 설정되는 입력 전압(Vin)이 도 4에 예로서 도시되어 있다. 도 3 및 도 4 모두를 참조하면, 트리거 회로(422-1)의 제2 단자(KN2)는 미리 결정된 전압(Vpr)을 수신하도록 구성된다. 다시 말해, 트랜지스터(M3)의 제2 단자의 전압은 미리 결정된 전압(Vpr)과 관련되고, 즉 실시예에서, 트랜지스터(M3)의 제2 단자의 전압은 출력 전압(Vout)과 관련된다. 이러한 방식으로, 전압 조정기(300)의 동작 모드는 트랜지스터(M3)의 제2 단자의 전압과 설정된 임계값(threshold value) 사이의 관계에 의해 결정될 수 있다. 트랜지스터(M3)의 제2 단자의 전압이 임계값보다 작을 때, 제어 회로(421-1)는 전압 조정기(300)가 스타트-업 모드에서 동작한다고 결정할 수 있고; 트랜지스터(M3)의 제2 단자의 전압이 임계값보다 클 때, 제어 회로(421-1)는 전압 조정기(300)가 노멀 모드에서 동작한다고 결정할 수 있다는 점에 주목하라. 실시예의 임계값은 입력 전압(Vin)과 트랜지스터(M3)의 턴-온 전압(turn-on voltage)의 차이로 설정된다. 실시예를 적용하는 사람들은 또한 트리거 회로(422-1)의 회로 구조를 변경함으로써 임계값을 조정할 수 있다.

스위치(410)는 트랜지스터(M2)를 포함한다. 트랜지스터(M2)는 NMOS 트랜지스터, NFET, NPN형 BJT, PMOS 트랜지스터, PFET, PNP형 BJT로 구현될 수 있다. NMOS 트랜지스터로서의 트랜지스터(M2)는 도 4에서 예로서 도시되어 있다. 트랜지스터(M2)가 NMOS 트랜지스터, NFET 또는 NPN형 BJT에 의해 구현될 때, 제어 회로(421-1)는 트랜지스터(M2)에 적절한 레벨을 갖는 제어 신호(CS1)를 제공하기 위해서 논리 회로(logic circuit)(424-1)를 추가로 포함한다는 점에 주목하라. 실시예에서, 트리거 회로(422-1)의 출력 단자(KN3)는 논리 회로(424-1)를 통해 제어 회로(421-1)의 출력 단자(NOUT2)에 연결된다. 논리 회로(424-1)는 제1 단자(LN1), 제2 단자(LN2), 입력 단자(LN3) 및 출력 단자(LN41)를 포함한다. 논리 회로(424-1)의 제1 단자(LN1)는 제어 회로(421-1)의 수신 단자(RN1)에 연결되고, 제2 단자(LN2)는 제어 회로(421-1)의 수신 단자(RN2)에 연결되고, 입력 단자(LN3)는 트리거 회로(422-1)의 출력 단자(KN3)에 연결되고, 출력 단자(LN41)는 제어 회로(421-1)의 출력 단자(NOUT2)에 연결된다. 논리 회로(424-1)는 인버터(INV1)를 포함한다. 인버터(INV1)의 제1 단자는 논리 회로(424-1)의 제1 단자(LN1)에 연결되고, 제2 단자는 논리 회로(424-1)의 제2 단자(LN2)에 연결되고, 입력 단자는 논리 회로(424-1)의 입력 단자(LN3)에 연결되고, 출력 단자는 논리 회로(424-1)의 출력 단자(LN41)에 연결된다. 인버터(INV1)는 트랜지스터(IM1, IM2)로 구현될 수 있다. 트랜지스터(IM1)는 PMOS 트랜지스터, PFET 또는 PNP형 BJT일 수 있고; 트랜지스터(IM2)는 NMOS 트랜지스터, NFET 또는 NPN형 BJT일 수 있다. 다시 말해, 트랜지스터(M2)가 PMOS 트랜지스터, PFET, 또는 PNP형 BJT에 의해 구현될 때, 논리 회로(424-1)는 생략될 수 있고, 트리거 회로(422-1)는 트랜지스터(M2)에 적절한 레벨을 갖는 제어 신호(CS1)를 제공한다.

한편, 제어 회로(421-1)의 내부 회로에 의해 제공되는 입력 전압(Vin)이 도 4에서 예로서 도시되어 있다. 제어 회로(421-1)는 전압 생성 회로(426)를 추가로 포함한다. 전압 생성 회로(426)는 제1 단자(VGN1), 제2 단자(VGN2) 및 출력 단자(VGN3)를 포함한다. 전압 생성 회로(426)의 제1 단자(VGN1)는 제어 회로(421-1)의 수신 단자(RN1)에 연결되고, 제2 단자(VGN2)는 전압 단자(VN2)에 연결되고, 출력 단자(VGN3)는 검출 회로(DET1)의 입력 단자에 연결되고 입력 전압(Vin)을 제공하도록 구성된다. 전압 단자(VN2)는 전압(V2)을 제공하도록 구성되고, 전압(V2)은 접지 전압 또는 로우 레벨(low level)을 갖는 다른 고정 전압일 수 있다.

도 5는 도 4의 전압 생성 회로(426)를 예시하는 개략적인 회로도이다. 도 5의 (a) 부분의 전압 생성 회로(426-1)의 제1 단자(VGN1), 제2 단자(VGN2), 및 출력 단자(VGN3)는 도 4의 전압 생성 회로(426)의 제1 단자(VGN1), 제2 단자(VGN2) 및 출력 단자(VGN3)에 각각 대응한다. 전압 생성 회로(426-1)는 분압(voltage dividing) 회로(VD1)를 포함한다. 분압 회로(VD1)는 저항기(R2, R3)를 포함한다. 저항기(R2, R3)는 각각 제1 단자 및 제2 단자를 포함한다. 저항기(R2)의 제1 단자는 전압 생성 회로(426-1)의 제1 단자(VGN1)에 연결되고, 제2 단자는 전압 생성 회로(426-1)의 출력 단자(VGN3)에 연결된다. 저항기(R3)의 제1 단자는 저항기(R2)의 제2 단자에 연결되고, 제2 단자는 전압 생성 회로(426-1)의 제2 단자(VGN2)에 연결된다. 실시예를 적용하는 사람들은, 전압 생성 회로(426-1)가 출력 단자(VGN3)에 적절한 입력 전압(Vin)을 제공하도록, 저항기(R2, R3)의 저항을 적절하게 조정할 수 있거나, 또는 적절한 저항을 갖는 저항기(R2, R3)를 선택할 수 있다.

도 5의 (b) 부분의 전압 생성 회로(426-2)의 제1 단자(VGN1), 제2 단자(VGN2), 및 출력 단자(VGN3)는 도 4의 전압 생성 회로(426)의 제1 단자(VGN1), 제2 단자(VGN2) 및 출력 단자(VGN3)에 각각 대응한다. 전압 생성 회로(426-2)는 클램프 회로(CL1)를 포함한다. 클램프 회로(CL1)는 풀-업 회로(PU2) 및 다이오드(D1)를 포함한다. 풀-업 회로(PU2) 및 다이오드(D1)는 각각 제1 단자 및 제2 단자를 포함한다. 풀-업 회로(PU2)의 제1 단자는 전압 생성 회로(426-2)의 제1 단자(VGN1)에 연결되고, 제2 단자는 전압 생성 회로(426-2)의 출력 단자(VGN3)에 연결된다. 실시예의 풀-업 회로(PU2)는 저항기(R4)에 의해 구현될 수 있다. 다이오드(D1)의 제1 단자는 풀-업 회로(PU2)의 제2 단자에 연결되고, 제2 단자는 전압 생성 회로(426-2)의 제2 단자(VGN2)에 연결된다. 실시예를 적용하는 사람들은 전압 생성 회로(426-2)가 출력 단자(VGN3)에서 적절한 입력 전압(Vin)을 제공하도록 적절한 저항을 갖는 저항기(R4) 및 적절한 순방향 바이어스를 갖는 다이오드(D1)를 선택할 수 있다. 추가적으로, 비록 실시예는 단일 다이오드(D1)를 채용하여 클램프 회로(CL1)를 구현하였지만, 실시예에서 복수의 다이오드가 직렬로 연결되어 클램프 회로(CL1)를 구현할 수 있다.

도 6은 도 3의 동작 시의 전압 조정기(300)의 선택된 신호를 예시하는 파형도이다. 도 3, 도 4 및 도 6을 함께 참조하면, 전압 조정기(300)의 동작 모드가 예시된다. 도 6의 가로축은 시간을 나타내고, 도 6의 세로축은 전압 값을 나타낸다. 스타트-업 시간(T0)에서, 전압(V1)은 전압 조정기(300)에 전원을 공급하기 위해 0 v에서 6 v에 가깝게 급격하게 증가된다. 트랜지스터(M1)의 초기 상태는 컷-오프 상태로 설정되므로 동작 신호(PG)의 레벨은 스타트-업 시간(T0)에서 하이 레벨을 향해 증가된다. 그러나, 이때, 트랜지스터(M3)의 제2 단자의 전압은 입력 전압(Vin)과 트랜지스터(M3)의 턴-온 전압(turn-on voltage)의 차이보다 작고, 제어 회로(421-1)는 전압 조정기(300)가 스타트-업 모드(TP1)에서 동작하는 것으로 결정할 수 있다. 그에 따라, 트랜지스터(M3)는 턴-온 상태에 있고, 논리 회로(424-1)의 입력 단자(LN3)에서의 전압이 미리 결정된 전압(Vpr)에 가깝게 풀 다운되어(pulled down) 로우 레벨을 갖고, 논리 회로(424-1)의 출력 단자(LN41)는 하이 레벨을 갖는 제어 신호(CS1)를 제공함으로써, 트랜지스터(M2)를 턴 온시킨다. 트랜지스터(M1)의 제어 단자(GN)와 미리 결정된 전압 단자(VPRN)는 턴-온 트랜지스터(M2)에 의해 전기적으로 연결된다. 다시 말해, 트랜지스터(M1)의 제어 단자(GN)는 미리 결정된 전압 단자(VPRN)와 단락된다. 따라서, 하이 레벨을 향해 계속 증가되어야 했었던 동작 신호(PG)의 레벨은 미리 결정된 전압(Vpr)에 가까운 레벨로 빠르게 풀 다운되고, 트랜지스터(M1)는 빠르게 턴-온된다. 한편, 출력 전압(Vout)의 레벨은 동작 신호(PG)의 급격히 하강하는 레벨에 대응하여 0 v에서 급격히 증가되어, 전압 조정기(300)는 짧은 시간 내에 출력 전압(Vout)을 요구되는 전압 값까지 증가시킬 수 있다. 즉, 스타트-업 모드(TP1)에서, 1차 구동 회로(110)와 2차 구동 회로(320) 및 2차 구동 회로(320-1) 중 하나에 의해 트랜지스터(M1)를 함께 구동함으로써, 출력 전압(Vout)이 요구되는 전압 값까지 증가되는 시간이 단축된다. 실시예의 미리 결정된 전압(Vpr)이 출력 전압(Vout)과 동일하게 설정되어 있기 때문에, 스타트-업 모드(TP1)에서 동작 신호(PG)의 레벨은 출력 전압(Vout)의 레벨에 따라 변화한다는 점에 주목하라. 도 6의 동작 신호(PG)의 곡선은 출력 전압(Vout)의 곡선과 부분적으로 일치한다. 더욱이, 동작 신호(PG)는, 그 레벨이 빠르게 로우 레벨로 풀 다운되기 때문에, 요동할 가능성이 적다. 그에 추가하여, 전압(V1)은 트랜지스터(M1)의 제1 단자(SN)의 전압과 등가이고, 출력 전압(Vout)은 트랜지스터(M1)의 제2 단자(DN)의 전압과 등가이다. 도 6으로부터, 출력 전압(Vout)의 신속하게 증가된 레벨은 트랜지스터(M1)가 더 작은 전압 차이를 견디게 하여, 트랜지스터(M1)에 대한 손상의 위험을 감소시킨다는 점을 알 수 있다.

트랜지스터(M3)의 제2 단자의 전압이 입력 전압(Vin)과 트랜지스터(M3)의 턴-온 전압 사이의 차이보다 클 때, 제어 회로(421-1)는 전압 조정기(300)가 노멀 모드(TP2)에서 동작하는 것으로 결정할 수 있다[즉, 전압 조정기(300)는 작업 시간(T1)에 진입한다]. 따라서, 트랜지스터(M3)는 컷-오프 상태에 있고, 논리 회로(424-1)의 입력 단자(LN3)에서의 전압은 전압(V1)에 가깝게 풀 업되고 하이 레벨을 갖고, 논리 회로(424-1)의 출력 단자(LN41)는 로우 레벨을 갖는 제어 신호(CS1)를 제공함으로써, 트랜지스터(M2)를 턴오프시킨다. 트랜지스터(M1)의 제어 단자(GN)와 미리 결정된 전압 단자(VPRN) 사이의 전기적 연결은 컷-오프(cut-off) 트랜지스터(M2)에 의해 접속 해제된다. 다시 말해, 노멀 모드(TP2)에서, 1차 구동 회로(110)는 트랜지스터(M1)를 구동하고, 2차 구동 회로(320 또는 320-1)는 1차 구동 회로(110)와 트랜지스터(M1) 사이의 제어 루프에 영향을 미칠 가능성이 적다. 1차 구동 회로(110)의 적절한 설계로, 전압 조정기(300)는 저전력의 특성을 가질 뿐만 아니라, 2차 구동 회로(320 또는 320-1)의 배치로 짧은 시간에 출력 전압(Vout)을 요구되는 전압 값으로 조정할 수도 있다는 것이 알려져 있다. 간단히 말해서, 전압 조정기(300)는 신속한 활성화의 특성을 갖는다.

도 4에서, 트랜지스터(M2)는 제1 단자, 제2 단자, 제3 단자 및 제어 단자를 포함한다. 트랜지스터(M2)의 제1 단자는, 예를 들어 드레인 단자이고; 제2 단자는, 예를 들어 소스 단자이고; 제3 단자는, 예를 들어 벌크 단자(bulk terminal)이고; 제어 단자는, 예를 들어 게이트 단자이다. 트랜지스터(M2)의 제1 단자는 스위치(410)의 제1 단자에 연결되고, 제2 단자는 스위치(410)의 제2 단자에 연결되고, 제3 단자는 전기적으로 플로팅(floating)되거나 트랜지스터(M2)의 제2 단자에 연결되고[즉, 트랜지스터(M2)의 제3 단자와 제2 단자는 함께 단락되고], 제어 단자는 스위치(410)의 제어 단자에 연결된다. 실시예에서, 트랜지스터(M2)의 제2 단자에 연결된 트랜지스터(M2)의 제3 단자는 예로서 도시된다. 실시예에서, 기생(parasitic) 다이오드(PD1)는 트랜지스터(M2)의 제1 단자와 제3 단자 사이에 존재하고, 기생 다이오드(PD1)의 애노드 및 캐소드는 트랜지스터(M2)의 제3 단자 및 제1 단자에 각각 연결된다. 상세하게는, 도 3 및 도 4 모두를 참조하면, 예를 들어 전압 조정기(300)가 노멀 모드로 동작할 때, 예컨대 출력 전압(Vout)이 요구되는 전압 값으로 조정되었을 때, 이 때 부하(load)가 무거우면, 부하는 더 많은 출력 전류(Io)를 끌어당겨서, 출력 전압(Vout)의 전압 값이 감소되게 한다. 그런 후, 전압 조정기(300)는 동작 신호(PG)의 전압을 더 낮은 전압 값으로 조정하여 더 많은 출력 전류(Io)를 제공한다. 그러나, 비록 노멀 모드의 트랜지스터(M2)가 컷-오프 상태(cut-off state)일지라도, 출력 전압(Vout)의 전압 값과 동작 신호(PG)의 전압 값 사이의 차이가 트랜지스터(M2)의 기생 다이오드의 턴-온 전압보다 클 때, 도통 경로가 트랜지스터(M2)의 기생 다이오드(PD1)에 의해 형성될 수 있고, 따라서 출력 전류(Io)의 일부가 트랜지스터(M2)의 기생 다이오드(PD1)를 통해 트랜지스터(M1)의 출력 단자(NOUT)로부터 제어 단자(GN)로 부적절하게 누설됨으로써, 동작 신호(PG)의 전압 값을 증가시키고 트랜지스터(M1)를 구동하는 1차 구동 회로(110)의 능력에 영향을 미친다.

이러한 상황을 개선하기 위해, 실시예의 2차 구동 회로는 PN 접합 소자를 추가로 포함한다. 트랜지스터(M2)의 PN 접합 소자와 기생 다이오드(PD1)는 2차 구동 회로의 제1 단자(SDN1)와 제2 단자(SDN2) 사이에 백투백(back to back) 방식으로 직렬로 연결될 수 있다. 예를 들어, 백투백 방식은 PN 접합 소자의 일 단자가 동일 극성을 갖는 기생 다이오드(PD1)의 단자에 연결되는 구성으로 이해될 수 있다. 실시예에서, PN 접합 소자는 다양한 회로 구조로 구현될 수 있고, 아래에서 하나씩 예시된다. 도 7은 본 개시의 제1 실시예의 다른 2차 구동 회로(320-2)의 개략적인 회로도이다. 2차 구동 회로(320-2 및 320-1) 사이의 차이점은 2차 구동 회로(320-2)가 PN 접합 소자(728-1)를 추가로 포함한다는 것이다. PN 접합 소자(728-1)는 제1 단자 및 제2 단자를 포함한다. PN 접합 소자(728-1)의 제1 단자는 2차 구동 회로(320-2)의 제1 단자(SDN1)에 연결되고, 제2 단자는 트랜지스터(M2)의 제1 단자에 연결된다. PN 접합 소자(728-1)는 다이오드 또는 트랜지스터를 포함할 수 있다. 다이오드(D2)를 포함하는 PN 접합 소자(728-1)가 도 7에서 예로서 도시되어 있다. 다이오드(D2)의 애노드는 PN 접합 소자(728-1)의 제1 단자에 연결되고, 캐소드는 PN 접합 소자(728-1)의 제2 단자에 연결된다. 구체적으로, 다이오드(D2)의 캐소드는 기생 다이오드(PD1)의 캐소드에 연결되고, 즉 다이오드(D2)와 기생 다이오드(PD1)는 2차 구동 회로(320-2)의 제1 단자(SDN1)와 제2 단자(SDN2) 사이에 백투백 방식으로 직렬로 연결된다. 이러한 방식으로, 트랜지스터(M2)의 턴-온 전압이 다이오드(D2)에 의해 증가되어, 출력 전류(Io)는 트랜지스터(M2)의 기생 다이오드(PD1)를 통해 트랜지스터(M1)의 제어 단자(GN)로 용이하게 누출되지 않는다. 일부 실시예에서, 다이오드(D2)는 다이오드 연결 트랜지스터(diode connected transistor)로 대체될 수 있다.

도 8은 본 개시의 제1 실시예의 다른 2차 구동 회로(320-3)의 개략적인 회로도이다. 2차 구동 회로(320-3 및 320-2) 사이의 차이점은 2차 구동 회로(320-3)의 제어 회로(421-2)의 회로 구조와 PN 접합 소자(728-2)의 회로 구조에 있다. 제어 회로(421-2, 421-1)는 유사한 소자를 포함하지만, 제어 회로(421-2)는 출력 단자(NOUT3)를 추가로 포함한다. 트리거 회로(422-1)의 출력 단자(KN3)는 제어 회로(421-2)의 출력 단자(NOUT3)에 추가로 연결된다.

한편, 도 8의 PN 접합 소자(728-2)는 트랜지스터(M4)를 포함한다. 트랜지스터(M4)는 PMOS 트랜지스터, PFET 또는 PNP형 BJT에 의해 구현될 수 있다. 트랜지스터(M4)는 제1 단자, 제2 단자, 제3 단자 및 제어 단자를 포함한다. 트랜지스터(M4)의 제1 단자는 PN 접합 소자(728-2)의 제1 단자에 연결되고, 제2 단자는 PN 접합 소자(728-2)의 제2 단자에 연결되고, 제3 단자는 전기적으로 플로팅되거나 트랜지스터(M4)의 제2 단자에 연결되고, 제어 단자는 제어 회로(421-2)의 출력 단자(NOUT3)에 연결된다. 다시 말해, 트랜지스터(M4)의 제어 단자는 제어 회로(421-2)의 출력 단자(NOUT3)를 통해 트리거 회로(422-1)의 출력 단자(KN3)에 연결된다. 이러한 방식으로, 트리거 회로(422-1)는 트랜지스터(M4)의 턴-온 상태를 제어하기 위해 트랜지스터(M4)의 제어 단자에 적절한 레벨을 갖는 신호를 제공한다. 스타트-업 모드에서 트랜지스터(M2 및 M4)는 모두 턴-온 상태이고 노멀 모드에서 트랜지스터(M2 및 M4)는 모두 컷-오프 상태이지만, 제어 신호(CS1)의 레벨 및 트랜지스터(M4)의 제어 단자에 의해 수신된 신호의 레벨은 반대인 점에 주목하라.

실시예에서, PMOS 트랜지스터를 포함하는 트랜지스터(M4)와 그 제2 단자에 연결된 트랜지스터(M4)의 제3 단자가 예로서 설명된다. 트랜지스터(M4)의 제1 단자는, 예를 들어 소스 단자이고; 제2 단자는, 예를 들어 드레인 단자이고; 제3 단자는, 예를 들어 벌크 단자이고; 제어 단자는, 예를 들어 게이트 단자이다. 실시예에서, 기생 다이오드(PD2)는 트랜지스터(M4)의 제1 단자와 제3 단자 사이에 존재하고, 기생 다이오드(PD2)의 애노드 및 캐소드는 트랜지스터(M4)의 제1 단자 및 제3 단자에 각각 연결된다. 구체적으로, 기생 다이오드(PD2)의 캐소드는 기생 다이오드(PD1)의 캐소드에 연결되고, 즉, 기생 다이오드(PD2, PD1)는 2차 구동 회로(320-3)의 제1 단자(SDN1)와 제2 단자(SDN2) 사이에서 백투백 방식으로 직렬로 연결된다. 이러한 방식으로, 트랜지스터(M2)의 턴-온 전압은 기생 다이오드(PD2)에 의해 증가되므로, 출력 전류(Io)가 트랜지스터(M2)의 기생 다이오드(PD1)를 통해 트랜지스터(M1)의 제어 단자(GN)로 용이하게 누출되지 않는다. 트랜지스터(M4)의 기생 다이오드와 트랜지스터(M2)의 기생 다이오드가 2차 구동 회로(320-3)의 제1 단자(SDN1)와 제2 단자(SDN2) 사이에서 백투백 방식으로 직렬로 연결되는 한, 본 개시는 트랜지스터(M4 및 M2)를 위한 제조 공정의 유형을 제한하지 않는다는 점에 주목하라[예컨대, 트랜지스터(M4 및 M2)는 SOI(silicon on insulator) 공정에 의해서 또는 벌크 상보성 금속-산화물-반도체(Bulk CMOS) 공정에 의해서 제조될 수 있다]. 예를 들어, 이는 트랜지스터(M4)의 제3 단자를 전기적으로 플로팅함에 의해서 또는 트랜지스터(M4)의 제3 단자를 이의 제2 단자에 연결함으로써 및/또는 트랜지스터(M2)의 제3 단자를 전기적으로 플로팅함에 의해서 또는 트랜지스터(M2)의 제3 단자를 이의 제2 단자에 연결함에 의해서 달성될 수 있다. 일부 실시예에서, 트랜지스터(M2)가 SOI 공정 또는 Bulk CMOS 공정에 의해 제조되고, 트랜지스터(M2)의 제3 단자가 전기적으로 플로팅되어 있을 때, PN 접합 소자(728-1) 또는 PN 접합 소자(728-2)는 생략될 수 있다.

도 9는 본 개시의 제2 실시예에 따른 전압 조정기(900)의 블록도이다. 전압 조정기(900 및 300) 사이의 차이점은 전압 조정기(900)가 분압 회로(990)를 추가로 포함한다는 점이다. 분압 회로(990)는 제1 단자(N990-1), 제2 단자(N990-2) 및 출력 단자(N990-3)를 포함한다. 분압 회로(990)의 제1 단자(N990-1)는 전압 조정기(900)의 출력 단자(NOUT)에 연결되고, 제2 단자(N990-2)는 전압 단자(VN2)에 연결되고, 출력 단자(N990-3)는 1차 구동 회로(110)의 입력 단자(IN1)에 연결된다. 분압 회로(990)는 직렬 연결된 저항기(R5, R6)에 의해 구현될 수 있다. 이러한 방식으로, 실시예를 적용하는 사람들은, 출력 전압(Vout)의 전압 값이 조정되도록 필요에 따라 저항기(R5 및 R6)의 저항 값을 적절하게 조정할 수 있다[예컨대, 저항기(R5 및 R6) 사이의 저항 비율을 조정할 수 있다].

한편, 2차 구동 회로(320-4 및 320-3) 사이의 차이점은 제어 회로(421-3)의 논리 회로(424-2)의 회로 구조와 제어 회로(421-3)의 출력 단자(NOUT3)의 접속 방법에 있다. 도 9에서, 논리 회로(424-2)는 출력 단자(LN42) 및 인버터(INV2)를 추가로 포함한다. 논리 회로(424-2)의 출력 단자(LN42)는 제어 회로(421-3)의 출력 단자(NOUT3)에 연결된다. 인버터(INV2)의 제1 단자는 논리 회로(424-2)의 제1 단자(LN1)에 연결되고, 제2 단자는 논리 회로(424-2)의 제2 단자(LN2)에 연결되고, 입력 단자는 인버터(INV1)의 출력 단자에 연결되고, 출력 단자는 논리 회로(424-2)의 출력 단자(LN42)에 연결된다. 인버터(INV2)는 트랜지스터(IM3, IM4)에 의해 구현될 수 있다. 트랜지스터(IM3)는 PMOS 트랜지스터, PFET 또는 PNP형 BJT일 수 있고; 트랜지스터(IM4)는 NMOS 트랜지스터, NFET 또는 NPN형 BJT일 수 있다. 추가적으로, 실시예에서, 트랜지스터(M4)의 제어 단자는 제어 회로(421-3)의 출력 단자(NOUT3)에 연결되고; 이러한 방식으로, 인버터(INV2)는 트랜지스터(M4)의 턴-온 상태를 제어하기 위해 트랜지스터(M4)의 제어 단자에 적절한 레벨을 갖는 신호를 제공하고, 인버터(INV1)는 트랜지스터(M2)의 턴-온 상태를 제어하기 위해 트랜지스터(M2)의 제어 단자에 적절한 레벨을 갖는 제어 신호(CS1)를 제공한다. 이에 추가하여, 인버터(INV2)에 의해 트랜지스터(M4)를 구동하는 속도가 향상된다. 실시예를 적용하는 사람들은 본 개시의 실시예에 따른 대응하는 전압 조정기에 도 9의 2차 구동 회로(320-4)를 또한 적용할 수 있다. 예를 들어, 도 3의 전압 조정기(300)의 2차 구동 회로(320)는 2차 구동 회로(320-4)에 의해 구현될 수 있다.

도 9의 전압 조정기(900)의 1차 구동 회로(110)는 에러 증폭기(EAMP)를 포함한다. 1차 구동 회로(110)의 입력 단자(IN1)는 에러 증폭기(EAMP)의 비-반전(non-inverting) 입력 단자이고, 입력 단자(IN2)는 에러 증폭기(EAMP)의 반전 입력 단자, 출력 단자(OUT1)는 에러 증폭기(EAMP)의 출력 단자이다.

도 3의 전압 조정기(300)의 2차 구동 회로(320)가 도 4, 도 7. 도 8 또는 도 9의 2차 구동 회로(320-1 내지 320-4)에 의해 구현되거나, 또는 도 9의 전압 조정기(900)의 2차 구동 회로(320-4)가 도 4, 도 7 또는 도 8의 2차 구동 회로(320-1 내지 302-3)에 의해 구현될 때, 전압 조정기(300) 또는 전압 조정기(900)는 출력 전압(Vout), 미리 결정된 전압(Vpr) 또는 전압(V1)에 따라 스타트-업 모드 또는 노멀 모드에서 선택적으로 동작한다. 그러나, 일부 실시예에서, 전압 조정기(300) 또는 전압 조정기(900)는 또한 설정된 지연 시간에 따라 스타트-업 모드 또는 노멀 모드에서 선택적으로 동작하고, 이는 하나씩 아래에서 설명된다.

도 10은 본 개시의 제1 실시예 또는 제2 실시예에서 다른 2차 구동 회로(320-5)의 개략적인 회로도이다. 2차 구동 회로(320-5 및 320-1) 사이의 차이점은 2차 구동 회로(320-5)의 제어 회로(421-4)의 회로 구조에 있다. 도 3의 전압 조정기(300)의 2차 구동 회로(320) 또는 도 9의 전압 조정기(900)의 2차 구동 회로(320-4)가 도 10의 2차 구동 회로(320-5)에 의해 구현될 때, 전압 조정기(300 또는 900)는 설정된 지연 시간에 따라 스타트-업 모드 또는 노멀 모드에서 선택적으로 동작한다. 2차 구동 회로(320-5)는 설정된 지연 시간에 따라 전압 조정기(300 또는 900)의 동작 모드를 결정할 수 있고, 그에 따라 2차 구동 회로(320-5)는 선택적으로 미리 결정된 전압 단자(VPRN)에 트랜지스터(M1)의 제어 단자(GN)를 전기적으로 연결하거나 또는 미리 결정된 전압 단자(VPRN)로부터 트랜지스터(M1)의 제어 단자(GN)를 전기적으로 접속 해제할 수 있다.

제어 회로(421-4)의 상세한 회로 구성이 예시된다. 제어 회로(421-4)는 트리거 회로(422-2)를 포함한다. 트리거 회로(422-2)는 제1 단자(KN1), 제2 단자(KN2) 및 출력 단자(KN3)를 포함한다. 트리거 회로(422-2)의 제1 단자(KN1)는 제어 회로(421-4)의 수신 단자(RN1)에 연결되고, 제2 단자(KN2)는 제어 회로(421-4)의 수신 단자(RN2)에 연결되고, 출력 단자(KN3)는 제어 회로(421-4)의 출력 단자(NOUT2)에 연결된다. 일부 실시예에서, 실시예를 적용하는 사람들은 필요에 따라 제어 회로(421-4)의 수신 단자(RN2) 또는 전압 단자(VN2)에 결합되도록 트리거 회로(422-2)의 제2 단자(KN2)를 설계할 수 있다.

트리거 회로(422-2)는 지연 회로(DEL1)를 포함한다. 지연 회로(DEL1)는 제1 단자, 제2 단자 및 출력 단자를 포함한다. 지연 회로(DEL1)의 제1 단자는 트리거 회로(422-2)의 제1 단자(KN1)에 연결되고, 제2 단자는 트리거 회로(422-2)의 제2 단자(KN2)에 연결되고, 출력 단자는 트리거 회로(422-2)의 출력 단자(KN3)에 연결된다. 지연 회로(DEL1)는 저항기(R7) 및 커패시터(C1)를 포함한다. 저항기(R7) 및 커패시터(C1)는 각각 제1 단자 및 제2 단자를 포함한다. 저항기(R7)의 제1 단자는 지연 회로(DEL1)의 제1 단자에 연결되고, 제2 단자는 지연 회로(DEL1)의 출력 단자에 연결된다. 커패시터(C1)의 제1 단자는 저항기(R7)의 제2 단자에 연결되고, 제2 단자는 지연 회로(DEL1)의 제2 단자에 연결된다. 실시예를 적용하는 사람들은 지연 시간의 길이를 설정하기 위해 필요에 따라 저항기(R7)의 저항 값과 커패시터(C1)의 커패시턴스 값을 설계할 수 있다.

NMOS 트랜지스터로서의 트랜지스터(M2)는 도 10에서 예로서 도시되어 있다. 실시예에서, 제어 회로(421-4)는 트랜지스터(M2)에 적절한 레벨을 갖는 제어 신호(CS1)를 제공하기 위하여 논리 회로(424-1)를 추가로 포함한다. 트리거 회로(422-2)의 출력 단자(KN3)는 논리 회로(424-1)를 통해 제어 회로(421-4)의 출력 단자(NOUT2)에 연결된다. 논리 회로(424-1)의 회로 구조는 도 4의 논리 회로(424-1)의 것과 유사하므로, 이는 반복되지 않는다.

실시예의 제어 회로(421-4)는 설정된 지연 시간에 따라 전압 조정기(300 또는 900)의 동작 모드를 결정하고, 그에 따라 제어 신호(CS1)를 출력할 수 있다. 상세하게는, 제어 회로(421-4)는 지연 회로(DEL1)에 의해 전압 조정기(300 또는 900)의 동작 모드를 결정하고 그에 따라 제어 신호(CS1)를 출력할 수 있다. 더욱이, 지연 회로(DEL1)의 저항기(R7)의 저항 값과 커패시터(C1)의 커패시턴스 값이 지연 시간과 관련이 있기 때문에, 전압 조정기(300 또는 900)의 동작 모드는 지연 회로(DEL1)의 출력 단자의 전압과 설정된 임계값 사이의 관계에 의해 결정될 수 있다. 지연 회로(DEL1)의 출력 단자의 전압이 임계값보다 작은 경우(즉, 설정된 지연 시간이 도달되지 않은 경우), 제어 회로(421-4)는 전압 조정기(300 또는 900)가 스타트-업 모드에서 동작하는 것으로 결정할 수 있고; 지연 회로(DEL1)의 출력 단자의 전압이 임계값보다 큰 경우(즉, 설정된 지연 시간이 도달된 경우), 제어 회로(421-4)는 전압 조정기(300 또는 900)가 노멀 모드에서 동작하는 것으로 결정할 수 있다는 점에 주목하라. 실시예의 임계값은 논리 회로(424-1)의 천이 전압(transition voltage)으로서 설정될 수 있다. 실시예를 적용하는 이들은 또한 트리거 회로(422-2)의 회로 구조를 변경함으로써 임계값을 조정할 수 있다.

제어 회로(421-4)의 동작이 아래에서 예시된다. 출력 전압(Vout)과 동일하게 설정된 미리 결정된 전압(Vpr)이 도 10에서 예로서 설명된다. 스타트-업 시에, 전압(V1)은 전압 조정기(300 또는 900)에 전원을 공급하고, 커패시터(C1)는 초기 상태가 0 v인 미리 결정된 전압(Vpr)을 충전하기 시작한다. 즉, 실시예에서, 커패시터(C1)는 초기 상태가 0 v인 출력 전압(Vout)을 충전하기 시작한다. 따라서, 지연 회로(DEL1)의 출력 단자의 전압은 임계값보다 작고, 제어 회로(421-4)는 전압 조정기(300 또는 900)가 스타트-업 모드에서 동작하는 것으로 결정할 수 있다. 따라서, 논리 회로(424-1)의 입력 단자(LN3)의 전압은 미리 결정된 전압(Vpr)에 가깝게 풀 다운되고 로우 레벨을 가지며, 논리 회로(424-1)의 출력 단자(LN41)는 하이 레벨을 갖는 제어 신호(CS1)를 제공하고, 그에 의해 트랜지스터(M2)를 턴 온시킨다. 설정된 지연 시간이 경과함에 따라, 미리 결정된 전압(Vpr) 및 출력 전압(Vout)의 레벨은 요구되는 전압 값에 가깝게 증가된다. 따라서, 지연 회로(DEL1)의 출력 단자의 전압은 임계값보다 크고, 제어 회로(421-4)는 전압 조정기(300 또는 900)가 노멀 모드에서 동작하는 것으로 결정할 수 있다. 따라서, 논리 회로(424-1)의 입력 단자(LN3)의 전압은 전압(V1)에 가깝게 풀 업되어(pulled up) 하이 레벨을 가지며, 논리 회로(424-1)의 출력 단자(LN41)는 로우 레벨을 갖는 제어 신호(CS1)를 제공하고, 그에 의해 트랜지스터(M2)를 턴-오프한다.

도 11은 본 개시의 제1 실시예 또는 제2 실시예의 다른 2차 구동 회로(320-6)의 개략적인 회로도이다. 2차 구동 회로(320-6 및 320-5) 사이의 차이점은 2차 구동 회로(320-6)가 PN 접합 소자(728-2)와 2차 구동 회로(320-6)의 제어 회로(421-5)의 회로 구조를 추가로 포함한다는 점이다. 도 11의 PN 접합 소자(728-2), 제어 회로(421-5)의 출력 단자(NOUT3)의 접속 방법, 및 제어 회로(421-5)의 논리 회로(424-2)의 회로 구조 및 기능은 도 9의 PN 접합 소자(728-2), 제어 회로(421-3)의 출력 단자(NOUT3) 및 논리 회로(424-2)와 유사하고, 이는 반복되지 않는다. 일부 실시예에서, PN 접합 소자(728-2)는 다이오드를 포함할 수 있다. 실시예에서, 논리 회로(424-2)의 인버터(INV2)는 생략될 수 있고 회로 구조 및 관련된 설명에 대해서는 도 7을 참조하고, 이는 반복되지 않는다. 다른 실시예에서, 트랜지스터(M4)의 제어 단자는 또한 제어 회로(421-5)의 출력 단자(NOUT3)를 통해 트리거 회로(422-2)의 출력 단자(KN3)에 연결될 수 있다. 실시예에서, 논리 회로(424-2)의 인버터(INV2)는 또한 생략될 수 있으므로, 트리거 회로(422-2)는 적절한 레벨을 갖는 신호를 트랜지스터(M4)의 제어 단자에 제공함으로써, 트랜지스터(M4)의 턴-온 상태를 제어하고, 회로 구조 및 관련 설명에 대해서는 8을 참조하고, 이는 반복되지 않는다. 즉, 도 11의 회로 구조는 PN 접합 소자(728-2)에 의해 트랜지스터(M2)의 턴-온 전압을 증가시켜, 출력 전류(Io)가 트랜지스터(M2)의 기생 다이오드(PD1)를 통해 트랜지스터(M1)의 제어 단자(GN)로 용이하게 누출되지 않는다.

위의 내용을 기반으로 하여, 1차 구동 회로의 적절한 설계로, 전압 조정기가 스타트-업 모드에서 동작할 때 저전력의 특성뿐만 아니라 신속한 활성화의 특성을 갖고, 출력 전압의 전압 값이 실시예에서 1차 구동 회로 및 2차 구동 회로에 의해 빠르게 증가되고, 전압 조정기는 트랜지스터의 손상의 위험을 감소시킬 수 있다. 한편, 전압 조정기가 노멀 모드에서 동작할 때, 실시예에서, 트랜지스터의 제어 단자는 2차 구동 회로에 의해 미리 결정된 전압 단자로부터 전기적으로 접속 해제되어, 1차 구동 회로와 트랜지스터 사이의 제어 루프는 2차 구동 회로에 의해 용이하게 영향을 받지 않는다.

Claims

전압 조정기로서,
출력 전압을 출력하도록 구성된 출력 단자;
제1 단자, 제2 단자 및 제어 단자를 포함하는 제1 트랜지스터 - 상기 제1 트랜지스터의 제1 단자는 제1 전압 단자에 연결되고 제1 전압을 수신하도록 구성되고, 상기 제1 트랜지스터의 제2 단자는 상기 전압 조정기의 출력 단자에 연결됨 -;
제1 입력 단자, 제2 입력 단자 및 출력 단자를 포함하는 1차 구동 회로 - 상기 1차 구동 회로의 제1 입력 단자는 상기 전압 조정기의 출력 단자에 연결되고 출력 전압을 수신하도록 구성되고, 상기 1차 구동 회로의 제2 입력 단자는 기준 전압을 수신하도록 구성되고, 상기 1차 구동 회로의 출력 단자는 상기 제1 트랜지스터의 제어 단자에 연결됨 -; 및
제1 단자 및 제2 단자를 포함하는 2차 구동 회로 - 상기 2차 구동 회로의 제1 단자는 상기 제1 트랜지스터의 제어 단자에 연결되고, 상기 2차 구동 회로의 제2 단자는 미리 결정된 전압 단자에 연결됨 -
를 포함하고,
상기 전압 조정기가 스타트-업 모드에서 동작할 때, 상기 제1 트랜지스터는 1차 구동 회로 및 2차 구동 회로에 의해 구동되고, 상기 제1 트랜지스터의 제어 단자와 상기 미리 결정된 전압 단자는 상기 2차 구동 회로에 의해 전기적으로 연결되고;
상기 전압 조정기가 노멀 모드에서 동작될 때, 상기 제1 트랜지스터는 상기 1차 구동 회로에 의해 구동되고, 상기 제1 트랜지스터의 제어 단자와 상기 미리 결정된 전압 단자 사이의 전기적인 연결은 상기 2차 구동 회로에 의해 접속 해제되는,
전압 조정기.
제1항에 있어서,
상기 미리 결정된 전압 단자는 상기 전압 조정기의 출력 단자에 연결되고 출력 전압을 수신하도록 구성되는, 전압 조정기.
제1항에 있어서,
상기 2차 구동 회로는, 제1 단자, 제2 단자 및 제어 단자를 포함하는 스위치를 포함하고, 상기 스위치의 제1 단자는 상기 2차 구동 회로의 제1 단자에 연결되고, 상기 스위치의 제2 단자는 상기 2차 구동 회로의 제2 단자에 연결되고, 상기 스위치의 제어 단자는 제어 신호를 수신하도록 구성되는,
전압 조정기.
제3항에 있어서,
상기 2차 구동 회로는, 제1 수신 단자, 제2 수신 단자 및 제1 출력 단자를 포함하는 제어 회로를 추가로 포함하고, 상기 제어 회로의 제1 수신 단자는 제1 전압 단자에 연결되고, 상기 제어 회로의 제2 수신 단자는 상기 2차 구동 회로의 제2 단자에 연결되고, 상기 제어 회로의 제1 출력 단자는 상기 스위치의 제어 단자에 연결되고 제어 신호를 출력하도록 구성되는,
전압 조정기.
제4항에 있어서,
상기 제어 회로는, 제1 단자, 제2 단자 및 출력 단자를 포함하는 트리거 회로를 추가로 포함하고, 상기 트리거 회로의 제1 단자는 상기 제어 회로의 제1 수신 단자에 연결되고, 상기 트리거 회로의 제2 단자는 상기 제어 회로의 제2 수신 단자 또는 제2 전압 단자에 연결되고, 상기 트리거 회로의 출력 단자는 상기 제어 회로의 제1 출력 단자에 연결되는,
전압 조정기.
제5항에 있어서,
상기 제어 회로는 논리 회로를 추가로 포함하고, 상기 트리거 회로의 출력 단자는 상기 논리 회로를 통해 상기 제어 회로의 제1 출력 단자에 연결되고, 상기 논리 회로는 제1 단자, 제2 단자, 입력 단자 및 제1 출력 단자를 포함하고, 상기 논리 회로의 제1 단자는 상기 제어 회로의 제1 수신 단자에 연결되고, 상기 논리 회로의 제2 단자는 상기 제어 회로의 제2 수신 단자에 연결되고, 상기 논리 회로의 입력 단자는 상기 트리거 회로의 출력 단자에 연결되고, 상기 논리 회로의 제1 출력 단자는 상기 제어 회로의 제1 출력 단자에 연결되는,
전압 조정기.
제5항에 있어서,
상기 트리거 회로의 제2 단자는 상기 제어 회로의 제2 수신 단자에 연결되고,
상기 트리거 회로는,
제1 단자 및 제2 단자를 포함하는 풀-업 회로 - 상기 풀-업 회로의 제1 단자는 상기 트리거 회로의 제1 단자에 연결되고, 상기 풀-업 회로의 제2 단자는 상기 트리거 회로의 출력 단자에 연결됨 -; 및
제1 단자, 제2 단자 및 입력 단자를 포함하는 검출 회로 - 상기 검출 회로의 제1 단자는 상기 풀-업 회로의 제2 단자에 연결되고, 상기 검출 회로의 제2 단자는 상기 트리거 회로의 제2 단자에 연결되고, 상기 검출 회로의 입력 단자는 입력 전압을 수신하도록 구성됨 -
을 포함하는, 전압 조정기.
제7항에 있어서,
상기 검출 회로는, 제1 단자, 제2 단자 및 제어 단자를 포함하는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터의 제1 단자는 상기 검출 회로의 제1 단자에 연결되고, 상기 제2 트랜지스터의 제2 단자는 상기 검출 회로의 제2 단자에 연결되고, 상기 제2 트랜지스터의 제어 단자는 상기 검출 회로의 입력 단자에 연결되는,
전압 조정기.
제8항에 있어서,
상기 제2 트랜지스터의 제2 단자의 전압이 임계값보다 적을 때, 상기 전압 조정기는 스타트-업 모드에서 동작하는, 전압 조정기.
제8항에 있어서,
상기 제2 트랜지스터의 제2 단자의 전압이 임계값보다 클 때, 상기 전압 조정기는 노멀 모드에서 동작하는, 전압 조정기.
제9항 또는 제10항에 있어서,
상기 임계값은 상기 제2 트랜지스터의 턴-온 전압과 입력 전압 사이의 차이인, 전압 조정기.
제7항에 있어서,
상기 제어 회로는, 제1 단자, 제2 단자 및 출력 단자를 포함하는 전압 생성 회로를 추가로 포함하고, 상기 전압 생성 회로의 제1 단자는 상기 제어 회로의 제1 수신 단자에 연결되고, 상기 전압 생성 회로의 제2 단자는 상기 제2 전압 단자에 연결되고, 상기 전압 생성 회로의 출력 단자는 상기 검출 회로의 입력 단자에 연결되고 입력 전압을 제공하도록 구성되는,
전압 조정기.
제6항에 있어서,
상기 트리거 회로는, 제1 단자, 제2 단자 및 출력 단자를 포함하는 지연 회로를 포함하고, 상기 지연 회로의 제1 단자는 상기 트리거 회로의 제1 단자에 연결되고, 상기 지연 회로의 제2 단자는 상기 트리거 회로의 제2 단자에 연결되고, 상기 지연 회로의 출력 단자는 상기 트리거 회로의 출력 단자에 연결되는,
전압 조정기.
제13항에 있어서,
상기 지연 회로는,
제1 단자 및 제2 단자를 포함하는 제1 저항기 - 상기 제1 저항기의 제1 단자는 상기 지연 회로의 제1 단자에 연결되고, 상기 제1 저항기의 제2 단자는 상기 지연 회로의 출력 단자에 연결됨 -; 및
제1 단자 및 제2 단자를 포함하는 제1 커패시터 - 상기 제1 커패시터의 제1 단자는 상기 제1 저항기의 제2 단자에 연결되고, 상기 제1 커패시터의 제2 단자는 상기 지연 회로의 제2 단자에 연결됨
을 포함하는, 전압 조정기.
제14항에 있어서,
상기 지연 회로의 출력 단자의 전압이 임계값보다 적을 때, 상기 전압 조정기는 스타트-업 모드에서 동작하고,
상기 지연 회로의 출력 단자의 전압이 임계값보다 클 때, 상기 전압 조정기는 노멀 모드에서 동작하고,
상기 임계값은 상기 논리 회로의 천이 전압인,
전압 조정기.
제6항에 있어서,
상기 스위치는, 제1 단자, 제2 단자, 제3 단자 및 제어 단자를 포함하는 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터의 제1 단자는 상기 스위치의 제1 단자에 연결되고, 상기 제3 트랜지스터의 제2 단자는 상기 스위치의 제2 단자에 연결되고, 상기 제3 트랜지스터의 제3 단자는 전기적으로 플로팅되거나 또는 상기 제3 트랜지스터의 제2 단자에 연결되고, 상기 제3 트랜지스터의 제어 단자는 상기 스위치의 제어 단자에 연결되고,
상기 2차 구동 회로는, 제1 단자 및 제2 단자를 포함하는 PN 접합 소자를 추가로 포함하고, 상기 PN 접합 소자의 제1 단자는 상기 2차 구동 회로의 제1 단자에 연결되고, 상기 PN 접합 소자의 제2 단자는 상기 제3 트랜지스터의 제1 단자에 연결되는,
전압 조정기.
제16항에 있어서,
상기 PN 접합 소자는 제1 다이오드 또는 제4 트랜지스터를 포함하는, 전압 조정기.
제17항에 있어서,
상기 제어 회로는 제2 출력 단자를 추가로 포함하고, 상기 제4 트랜지스터는 제1 단자, 제2 단자, 제3 단자 및 제어 단자를 포함하고, 상기 제4 트랜지스터의 제1 단자는 상기 PN 접합 소자의 제1 단자에 연결되고, 상기 제4 트랜지스터의 제2 단자는 상기 PN 접합 소자의 제2 단자에 연결되고, 상기 제4 트랜지스터의 제3 단자는 전기적으로 플로팅되거나 또는 상기 제4 트랜지스터의 제2 단자에 연결되고, 상기 제4 트랜지스터의 제어 단자는 상기 제어 회로의 제2 출력 단자를 통해 상기 트리거 회로의 출력 단자에 연결되는,
전압 조정기.
제17항에 있어서,
상기 제어 회로는 제2 출력 단자를 추가로 포함하고, 상기 제4 트랜지스터는 제1 단자, 제2 단자, 제3 단자 및 제어 단자를 포함하고, 상기 제4 트랜지스터의 제1 단자는 상기 PN 접합 소자의 제1 단자에 연결되고, 상기 제4 트랜지스터의 제2 단자는 상기 PN 접합 소자의 제2 단자에 연결되고, 상기 제4 트랜지스터의 제3 단자는 전기적으로 플로팅되거나 또는 상기 제4 트랜지스터의 제2 단자에 연결되고, 상기 제4 트랜지스터의 제어 단자는 상기 제어 회로의 제2 출력 단자에 연결되고,
상기 논리 회로는,
상기 제어 회로의 제2 출력 단자에 연결된 제2 출력 단자;
제1 단자, 제2 단자, 입력 단자 및 출력 단자를 포함하는 제1 인버터 - 상기 제1 인버터의 제1 단자는 상기 논리 회로의 제1 단자에 연결되고, 상기 제1 인버터의 제2 단자는 상기 논리 회로의 제2 단자에 연결되고, 상기 제1 인버터의 입력 단자는 상기 논리 회로의 입력 단자에 연결되고, 상기 제1 인버터의 출력 단자는 상기 논리 회로의 제1 출력 단자에 연결됨 -; 및
제1 단자, 제2 단자, 입력 단자 및 출력 단자를 포함하는 제2 인버터 - 상기 제2 인버터의 제1 단자는 상기 논리 회로의 제1 단자에 연결되고, 상기 제2 인버터의 제2 단자는 상기 논리 회로의 제2 단자에 연결되고, 상기 제2 인버터의 입력 단자는 상기 제1 인버터의 출력 단자에 연결되고, 상기 제2 인버터의 출력 단자는 상기 논리 회로의 제2 출력 단자에 연결됨 -
을 포함하는,
전압 조정기.
제1항에 있어서,
상기 미리 결정된 전압 단자는 미리 결정된 전압을 수신하도록 구성되고, 상기 전압 조정기는 출력 전압, 미리 결정된 전압 또는 제1 전압에 따라 스타트-업 모드에서 또는 노멀 모드에서 선택적으로 동작하는,
전압 조정기.