JP2022087044A - 電圧レギュレータ - Google Patents

Abstract

【課題】電圧レギュレータを提供する。【解決手段】電圧レギュレータは、出力端子、トランジスタ、一次駆動回路、及び二次駆動回路を含む。出力端子は、出力電圧を出力するよう構成される。一次駆動回路は、トランジスタの制御端子へ結合される。二次駆動回路は、トランジスタの制御端子と所定電圧端子との間に結合される。電圧レギュレータが起動モードで作動するとき、トランジスタは一次駆動回路及び二次駆動回路によって駆動され、トランジスタの制御端子と所定電圧端子とは、二次駆動回路によって電気的に結合される。電圧レギュレータが通常モードで作動するとき、トランジスタは一次駆動回路によって駆動され、トランジスタの制御端子と所定電圧端子との間の電気結合は、二次駆動回路によって切られる。【選択図】図３

Description

本開示は、電圧レギュレータに、より具体的には、起動モードで出力電圧を即時に増大させることが可能な電圧レギュレータに関する。

電圧レギュレータの現在の設計傾向は、高電力から低電力へと、そして、出力電流を増大させる方へ進化している。しかし、このタイプの電圧レギュレータは、通常、より遅い応答速度で作動する内部要素を備えており、電圧レギュレータが出力電圧を必要とされる電圧値へ調整する時間は長くなる。

本開示は、低電力、高速起動、及びトランジスタ損傷のリスクの低減を達成可能な電圧レギュレータを提供する。

本開示の電圧レギュレータは、出力端子、第１トランジスタ、一次駆動回路、及び二次駆動回路を含む。出力端子は、出力電圧を出力するよう構成される。第１トランジスタは、第１端子、第２端子、及び制御端子を含む。第１トランジスタの第１端子は、第１電圧端子へ結合され、第１電圧を受けるよう構成され、第１トランジスタの第２端子は、電圧レギュレータの出力端子へ結合される。一次駆動回路は、第１入力端子、第２入力端子、及び出力端子を含む。一次駆動回路の第１入力端子は、電圧レギュレータの出力端子へ結合され、出力電圧を受けるよう構成される。一次駆動回路の第２入力端子は、基準電圧を受けるよう構成され、一次駆動回路の出力端子は、第１トランジスタの制御端子へ結合される。二次駆動回路は、第１端子及び第２端子を含む。二次駆動回路の第１端子は、第１トランジスタの制御端子へ結合され、二次駆動回路の第２端子は、所定電圧端子へ結合される。電圧レギュレータが起動モードで作動するとき、第１トランジスタは一次駆動回路及び二次駆動回路によって駆動され、第１トランジスタの制御端子及び所定電圧端子は、二次駆動回路によって電気的に結合される。電圧レギュレータが通常モードで作動するとき、第１トランジスタは一次駆動回路によって駆動され、第１トランジスタの制御端子と所定電圧端子との間の電気結合は、二次駆動回路によって切られる。

電圧レギュレータのブロック図である。 図１の動作中の電圧レギュレータの選択された信号を表す波形図である。 本開示の第１実施形態に従う電圧レギュレータのブロック図である。 本開示の第１実施形態の二次駆動回路の略回路図である。 図４の電圧生成回路を表す略回路図である。 図３の動作中の電圧レギュレータの選択された信号の波形図である。 本開示の第１実施形態の他の二次駆動回路の略回路図である。 本開示の第１実施形態の他の二次駆動回路の略回路図である。 本開示の第２実施形態に従う電圧レギュレータのブロック図である。 本開示の第１実施形態又は第２実施形態の他の二次駆動回路の略回路図である。 本開示の第１実施形態又は第２実施形態の他の二次駆動回路の略回路図である。

図１は、電圧レギュレータ１００のブロック図である。電圧レギュレータ１００は
、出力電圧Ｖｏｕｔを所要の電圧値へ調整する低ドロップアウトレギュレータ（Low-Dropout Regulator，ＬＤＯ）を含む。図１を参照すると、電圧レギュレータ１００は、出力端子ＮＯＵＴ、トランジスタＭ１、及び一次駆動回路１１０を含む。出力端子ＮＯＵＴは、出力電圧Ｖｏｕｔを出力するよう構成される。いくつかの実施形態で、電圧レギュレータ１００の出力端子ＮＯＵＴは、負荷へ結合されるよう構成されてよく、適切な出力電圧Ｖｏｕｔを負荷へ供給し得る。更に、本開示における一次駆動回路１１０の紙の上での設計によれば、一次駆動回路１１０は、極めて低い電流で通常は作動可能である。このようにして、電圧レギュレータ１００は、低電力の特性を備える。

トランジスタＭ１は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ、Ｐ型電界効果トランジスタ（ＰＦＥＴ）、又はＰＮＰ型バイポーラトランジスタ（ＢＪＴ）を含んでよい。実施形態では、ＰＭＯＳトランジスタを含むトランジスタＭ１が例として表されている。トランジスタＭ１は、第１端子ＳＮ、第２端子ＤＮ、及び制御端子ＧＮを含む。トランジスタＭ１の第１端子ＳＮは、例えば、ソース端子であり、第２端子ＤＮは、例えば、ドレイン端子であり、制御端子ＧＮは、例えば、ゲート端子である。トランジスタＭ１の第１端子ＳＮは、電圧端子ＶＮ１へ結合され、電圧Ｖ１を受けるよう構成される。電圧Ｖ１は、供給電圧又はシステム電圧であってよい。トランジスタＭ１の第２端子ＤＮは、電圧レギュレータ１００の出力端子ＮＯＵＴへ結合される。いくつかの実施形態で、トランジスタＭ１は、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ、Ｎ型電界効果トランジスタ（ＮＦＥＴ）、又はＮＰＮ型ＢＪＴとして実装されてもよい。

一次駆動回路１１０は、入力端子ＩＮ１、入力端子ＩＮ２、及び出力端子ＯＵＴ１を含む。一次駆動回路１１０の入力端子ＩＮ１は、電圧レギュレータ１００の出力端子ＮＯＵＴへ結合され、出力電圧Ｖｏｕｔを受けるよう構成される。一次駆動回路１１０の入力端子ＩＮ２は、基準電圧Ｖｒｅｆを受けるよう構成される。いくつかの実施形態で、基準電圧Ｖｒｅは、バンドギャップ基準電圧であってよい。一次駆動回路１１０の出力端子ＯＵＴ１は、トランジスタＭ１の制御端子ＧＮへ結合される。一次駆動回路１１０は、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較して、出力端子ＯＵＴ１で動作信号ＰＧを生成するよう構成される。動作信号ＰＧは、トランジスタＭ１を流れる出力電流Ｉｏを調整するよう構成され、それによって、出力電圧Ｖｏｕｔは、動作信号ＰＧによって調整される。

図２は、図１の動作中の電圧レギュレータ１００の選択された信号の波形図である。図１及び図２の両方を参照すると、それによって、電圧レギュレータ１００の動作が説明される。図２の横軸は時間を表し、図２の縦軸は電圧値を表す。起動時Ｔ０で、電圧Ｖ１は、電力を電圧レギュレータ１００へ供給するために急速に０ｖから６ｖへ増大する。トランジスタＭ１の初期状態は、カットオフ状態にあるようセットされているので、動作信号ＰＧのレベルは、起動時Ｔ０でハイレベルに向かって増大し、電圧レギュレータ１００のダンピング効果は、動作信号ＰＧを発振させる（破線円２１０として図示）。依然として非常に低い電流で通常は動作可能である一次駆動回路１１０は、より遅い応答速度を有しており、トランジスタＭ１のより大きいサイズは、本開示でトランジスタＭ１がより大きい出力電流を流すことを可能にするために採用されているので、トランジスタＭ１を駆動する一次駆動回路１１０の能力は弱く、動作信号ＰＧのレベルはゆっくりと低下する。従って、トランジスタＭ１はゆっくりと導通する、つまり、トランジスタＭ１が完全に導通するには長い時間がかかる。他方で、出力電圧Ｖｏｕｔのレベルは、ゆっくりと低下する動作信号ＰＧのレベルに対応して０ｖからゆっくりと増大し、これは、電圧レギュレータ１００が出力電圧Ｖｏｕｔから所要の電圧値へ増大するのに長い時間がかかるという事実をもたらす。更に、電圧Ｖ１は、トランジスタＭ１の第１端子ＳＮでの電圧と同等であり、出力電圧Ｖｏｕｔは、トランジスタＭ１の第２端子ＤＮでの電圧と同等である。図２から、出力電圧Ｖｏｕｔのゆっくりと増大するレベルは、トランジスタＭ１を長期間大きい電圧差に耐えさせるので、トランジスタＭ１は損傷の危険にさらされていることが分かる。

図３は、本開示の第１実施形態に従う電圧レギュレータ３００のブロック図である。電圧レギュレータ３００及び１００の間の違いは、電圧レギュレータ３００が二次駆動回路３２０を更に含むことである。二次駆動回路３２０は、第１端子ＳＤＮ１及び第２端子ＳＤＮ２を含む。二次駆動回路３２０の第１端子ＳＤＮ１は、トランジスタＭ１の制御端子ＧＮへ結合され、第２端子ＳＤＮ２は、所定電圧端子ＶＰＲＮへ結合される。所定電圧端子ＶＰＲＮは、所定の電圧Ｖｐｒを受けるよう構成される。いくつかの実施形態で、所定の電圧は、出力電圧Ｖｏｕｔに関係があってよく、あるいは、所定の電圧Ｖｐｒは、出力電圧Ｖｏｕｔと同じであってもよい。本実施形態を適用する者は、彼らのニーズに応じて、所定の電圧Ｖｐｒと出力電圧Ｖｏｕｔとの間の電圧関係を調整してもよい。所定の電圧Ｖｐｒが出力電圧Ｖｏｕｔと同じでるようセットされる実施形態では、所定電圧端子ＶＰＲＮは、電圧レギュレータ３００の出力端子ＮＯＵＴへ結合されてよく、出力電圧Ｖｏｕｔを受けるよう構成されてもよいことに留意されたい。

電圧レギュレータ３００が起動モードで作動するとき、トランジスタＭ１は、一次駆動回路１１０及び二次駆動回路３２０によって駆動され、トランジスタＭ１の制御端子ＧＮと所定電圧端子ＶＰＲＮとは、二次駆動回路３２０によって電気的に結合される。電圧レギュレータ３００が通常モードで作動するとき、トランジスタＭ１は、一次駆動回路１１０によって駆動され、トランジスタＭ１の制御端子ＧＮと所定電圧端子ＶＰＲＮとの間の電気結合は、二次駆動回路３２０によって切られる。いくつかの実施形態で、電圧レギュレータ３００は、出力電圧Ｖｏｕｔ、所定の電圧Ｖｐｒ、又は電圧Ｖ１に従って起動モードで又は通常モードで選択的に作動してもよい。二次駆動回路３２０は、出力電圧Ｖｏｕｔ、所定の電圧Ｖｐｒ、又は電圧Ｖ１に応じて電圧レギュレータ３００の動作モードを決定してもよく、それによって、二次駆動回路３２０は選択的に、トランジスタＭ１の制御端子ＧＮを所定電圧端子ＶＰＲＮへ電気的に結合するか、あるいは、所定電圧端子ＶＰＲＮからトランジスタＭ１の制御端子ＧＮを電気的に切断し得る。

実施形態で、様々な回路構造が、電圧レギュレータ３００の二次駆動回路３２０を実装するよう適応され、これらは、以下で例として１つずつ説明される。図４は、本開示の第１実施形態における二次駆動回路３２０－１の略回路図である。二次駆動回路３２０－１の第１端子ＳＤＮ１及び第２端子ＳＤＮ２は夫々、図３の２二次駆動回路３２０の第１端子ＳＤＮ１及び第２端子ＳＤＮ２に対応する。二次駆動回路３２０－１は、スイッチ４１０を含む。スイッチ４１０の第１端子は、二次駆動回路３２０－１の第１端子ＳＤＮ１へ結合され、第２端子は、二次駆動回路３２０－１の第２端子ＳＤＮ２へ結合され、制御端子は、制御信号ＣＳ１を受けるよう構成される。制御信号ＣＳ１は、スイッチ４１０のターンオン状態制御するよう適応され、それによって、スイッチ４１０は選択的に、トランジスタＭ１の制御端子ＧＮを所定電圧端子ＶＰＲＮへ電気的に結合するか、あるいは、所定電圧端子ＶＰＲＮからトランジスタＭ１の制御端子ＧＮを電気的に切断し得る。言い換えると、制御信号ＣＳ１は、電圧レギュレータ３００の動作モードに関係がある。制御信号ＣＳ１は、二次駆動回路３２０－１の内部回路によって、又は二次駆動回路３２０－１以外の外部回路によって供給されてもよい。

二次駆動回路３２０－１の内部回路によって供給される制御信号ＣＳ１は、例として図４に表される。二次駆動回路３２０－１は、制御回路４２１－１を更に含む。制御回路４２１－１は、受電端子ＲＮ１、受電端子ＲＮ２、及び出力端子ＮＯＵＴ２を含む。制御回路４２１－１の受電端子ＲＮ１は、電圧端子ＶＮ１へ結合され、電圧Ｖ１を受けるよう構成される。制御回路４２１－１の受電端子ＲＮ２は、二次駆動回路３２０－１の第２端子ＳＤＮ２へ結合され、所定の電圧Ｖｐｒを受けるよう構成される。制御回路４２１－１の出力端子ＮＯＵＴ２は、スイッチ４１０の制御端子へ結合され、制御信号ＣＳ１を出力するよう構成される。

制御回路４２１－１の詳細な回路構成が以下で説明される。制御回路４２１－１は、トリガ回路４２２－１を含む。トリガ回路４２２－１は、第１端子ＫＮ１、第２端子ＫＮ２、及び出力端子ＫＮ３を含む。トリガ回路４２２－１の第１端子ＫＮ１は、制御回路４２１－１の受電端子ＲＮ１へ結合され、第２端子ＫＮ２は、制御回路４２１－１の受電端子ＲＮ２へ結合され、出力端子ＫＮ３は、制御回路４２１－１の出力端子ＮＯＵＴ２へ結合される。

具体的に、トリガ回路４２２－１は、プルアップ回路ＰＵ１及び検出回路ＤＥＴ１を含む。プルアップ回路ＰＵ１は、第１端子及び第２端子を含む。プルアップ回路ＰＵ１の第１端子は、トリガ回路４２２－１の第１端子ＫＮ１へ結合され、第２端子は、トリガ回路４２２－１の出力端子ＫＮ３へ結合される。プルアップ回路ＰＵ１は、抵抗又は電流源を含んでもよい。抵抗Ｒ１を含むプルアップ回路ＰＵ１は、例として図４に表されている。

検出回路ＤＥＴ１は、第１端子、第２端子、及び入力端子を含む。検出回路ＤＥＴ１の第１端子は、プルアップ回路ＰＵ１の第２端子へ結合され、第２端子は、トリガ回路４２２－１の第２端子ＫＮ２へ結合され、入力端子は、入力電圧Ｖｉｎを受けるよう構成される。入力電圧Ｖｉｎは、固定電圧又は可変電圧あってよい。更に、入力電圧Ｖｉｎは、制御回路４２１－１の内部回路によって、又は制御回路４２１－１以外の外部回路によって供給されてもよい。検出回路ＤＥＴ１は、トランジスタＭ３を含んでもよい。トランジスタＭ３は、ＮＭＯＳトランジスタ、ＮＦＥＴ、又はＮＰＮ型ＢＪＴによって実装されてもよい。実施形態では、ＮＭＯＳトランジスタを含むトランジスタＭ３が例として表されている。トランジスタＭ３は、第１端子、第２端子、及び制御端子を含む。トランジスタＭ３の第１端子は、例えば、ドレイン端子であり、第２端子は、例えば、ソース端子であり、制御端子は、例えば、ゲート端子である。トランジスタＭ３の第１端子は、検出回路ＤＥＴ１の第１端子へ結合され、第２端子は、検出回路ＤＥＴ１の第２端子へ結合され、制御端子は、検出回路ＤＥＴ１の入力端子へ結合される。

実施形態で、制御回路４２１－１は、出力電圧Ｖｏｕｔ、所定の電圧Ｖｐｒ、又は電圧Ｖ１に応じて然るべく電圧レギュレータ３００の動作モードを決定してよく、それに応じて制御信号ＣＳ１を出力する。具体的に、トリガ回路４２２－１によって、制御回路４２１－１は、電圧レギュレータ３００の動作モードを決定してよく、それに応じて制御信号ＣＳ１を出力する。更に、出力電圧Ｖｏｕｔと同じであるようセットされた所定の電圧Ｖｐｒ、及び固定電圧としてセットされた入力電圧Ｖｉｎが、例として図４に表されている。図３及び図４の両方を参照すると、トリガ回路４２２－１の第２端子ＫＮ２は、所定の電圧Ｖｐｒを受けるよう構成される。言い換えると、トランジスタＭ３の第２端子での電圧は、所定の電圧Ｖｐｒに関係があり、つまり、実施形態において、トランジスタＭ３の第２端子での電圧は、出力電圧Ｖｏｕｔに関係がある。このようにして、電圧レギュレータ３００の動作モードは、トランジスタＭ３の第２端子での電圧とセットされた閾値電圧との間の関係によって決定され得る。トランジスタＭ３の第２端子での電圧が閾値よりも小さいとき、制御回路４２１－１は、電圧レギュレータ３００が起動モードで作動すると決定してもよく、トランジスタＭ３の第２端子での電圧が閾値よりも大きいとき、制御回路４２１－１は、電圧レギュレータ３００が通常モードで作動すると決定してもよいことに留意されたい。実施形態の閾値は、入力電圧ＶｉｎとトランジスタＭ３のターンオン電圧との間の差としてセットされる。実施形態を適用する者は、トリガ回路４２２－１の回路構造を変更することによって閾値を調整してもよい。

スイッチ４１０は、トランジスタＭ２を含む。トランジスタＭ２は、ＮＭＯＳトランジスタ、ＮＦＥＴ、ＮＰＮ型ＢＪＴ、ＰＭＯＳトランジスタ、ＰＦＥＴ、ＰＮＰ型ＢＪＴによって実装されてもよい。ＮＭＯＳトランジスタとしてのトランジスタＭ２が、例として図４に表されている。トランジスタＭ２がＮＭＯＳトランジスタ、ＮＦＥＴ、又はＮＰＮ型ＢＪＴによって実装される場合に、制御回路４２１－１は、適切なレベルで制御信号ＣＳをトランジスタＭ２へ供給するロジック回路４２４－１を更に含むことに留意されたい。実施形態で、トリガ回路４２２－１の出力端子ＫＮ３は、ロジック回路４２４－１を通じて制御回路４２１－１の出力端子ＮＯＵＴ２へ結合される。ロジック回路４２４－１は、第１端子ＬＮ１、第２端子ＬＮ２、入力端子ＬＮ３、及び出力端子ＬＮ４１を含む。ロジック回路４２４－１の第１端子ＬＮ１は、制御回路４２１－１の受電端子ＲＮ１へ結合され、第２端子ＬＮ２は、制御回路４２１－１の受電端子ＲＮ２へ結合され、入力端子ＬＮ３は、トリガ回路４２２－１の出力端子ＫＮ３へ結合され、出力端子ＬＮ４１は、制御回路４２１－１の出力端子ＮＯＵＴ２へ結合される。ロジック回路４２４－１はインバータＩＮＶ１を含む。インバータＩＮＶ１の第１端子は、ロジック回路４２４－１の第１端子ＬＮ１へ結合され、第２端子は、ロジック回路４２４－１の第２端子ＬＮ２へ結合され、入力端子は、ロジック回路４２４－１の入力端子ＬＮ３へ結合され、出力端子は、ロジック回路４２４－１の出力端子ＬＮ４１へ結合される。インバータＩＮＶ１は、トランジスタＩＭ１及びＩＭ２によって実装されてもよい。トランジスタＩＭ１は、ＰＭＯＳトランジスタ、ＰＦＥＴ、又はＰＮＰ型ＢＪＴであってもよく、トランジスタＩＭ２は、ＮＭＯＳトランジスタ、ＮＦＥＴ、又はＮＰＮ型ＢＪＴであってもよい。言い換えると、トランジスタＭ２がＰＭＯＳトランジスタ、ＰＦＥＴ、又はＰＮＰ型ＢＪＴによって実装される場合に、ロジック回路４２４－１は省略されてもよく、トリガ回路４２２－１が適切なレベルで制御信号ＣＳ１をトランジスタＭ２へ供給する。

他方で、制御回路４２１－１の内部回路によって供給される入力電圧Ｖｉｎｈａ、例として図４に表される。制御回路４２１－１は、電圧生成回路４２６を更に含む。電圧生成回路４２６は、第１端子ＶＧＮ１、第２端子ＶＧＮ２、及び出力端子ＶＧＮ３を含む。電圧生成回路４２６の第１端子ＶＧＮ１は、制御回路４２１－１の受電端子ＲＮ１へ結合され、第２端子ＶＧＮ２は、電圧端子ＶＮ２へ結合され、出力端子ＶＧＮ３は、検出回路ＤＥＴ１の入力端子へ結合され、入力電圧Ｖｉｎを供給するよう構成される。電圧端子ＶＮ２は、電圧Ｖ２を供給するよう構成され、電圧Ｖ２は、接地電圧、又は低レベルを有する他の固定電圧であってもよい。

図５は、図４の電圧生成回路４２６を表す略回路図である。図５の部分（ａ）での電圧生成回路４２６－１の第１端子ＶＧＮ１、第２端子ＶＧＮ２、及び出力端子ＶＧＮ３は夫々、図４の電圧生成回路４２６の第１端子ＶＧＮ１、第２端子ＶＧＮ２、及び出力端子ＶＧＮ３に対応する。電圧生成回路４２６－１は、電圧駆動回路ＶＤ１を含む。電圧駆動回路ＶＤ１は、抵抗Ｒ２及びＲ３を含む。抵抗Ｒ２及びＲ３は、第１端子及び第２端子を夫々含む。抵抗Ｒ２の第１端子は、電圧生成回路４２６－１の第１端子ＶＧＮ１へ結合され、第２端子は、電圧生成回路４２６－１の出力端子ＶＧＮ３へ結合される。抵抗Ｒ３の第１端子は、抵抗Ｒ２の第２端子へ結合され、第２端子は、電圧生成回路４２６－１の第２端子ＶＧＮ２へ結合される。実施形態を適用する者は、抵抗Ｒ２及びＲ３の抵抗を適切に調整してもよく、あるいは、彼らは、適切な抵抗を有する抵抗Ｒ２及びＲ３を選択してもよく、それにより、電圧生成回路４２６－１は、出力端子ＶＧＮ３で適切な入力電圧Ｖｉｎを供給する。

図５の部分（ｂ）における電圧生成回路４２６－２の第１端子ＶＧＮ１、第２端子ＶＧＮ２、及び出力端子ＶＧＮ３は夫々、図４の電圧生成回路４２６の第１端子ＶＧＮ１、第２端子ＶＧＮ２、及び出力端子ＶＧＮ３に対応する。電圧生成回路４２６－２は、クランプ回路ＣＬ１を含む。クランプ回路ＣＬ１は、プルアップ回路ＰＵ２及びダイオードＤ１を含む。プルアップ回路ＰＵ２及びダイオードＤ１は、第１端子及び第２端子を夫々含む。プルアップ回路ＰＵ２の第１端子は、電圧生成回路４２６－２の第１端子ＶＧＮ１へ結合され、第２端子は、電圧生成回路４２６－２の出力端子ＶＧＮ３へ結合される。実施形態のプルアップ回路ＰＵ２は、抵抗Ｒ４によって実装されてもよい。ダイオードＤ１の第１端子は、プルアップ回路ＰＵ２の第２端子へ結合され、第２端子は、電圧生成回路４２６－２の第２端子ＶＧＮ２へ結合される。実施形態を適用する者は、適切な抵抗を有する抵抗Ｒ４と、適切な順方向バイアスを有するダイオードＤ１とを選択してもよく、それにより、電圧生成回路４２６－２は、出力端子ＶＧＮ３で適切な入力電圧Ｖｉｎを供給する。更に、実施形態は、クランプ回路ＣＬ１を実装するために単一のダイオードＤ１を採用するが、実施形態において、複数のダイオードが、クランプ回路ＣＬ１を実装するよう直列に接続されてもよい。

図６は、図３の動作中の電圧レギュレータ３００の選択された信号の波形図である。図３、図４、及び図６を一緒に参照すると、それによって、電圧レギュレータ３００の動作モードが説明される。図６の横軸は時間を表し、図６の縦軸は電圧値を表す。起動時Ｔ０で、電圧Ｖ１は、電力を電圧レギュレータ３００へ供給するために急速に０ｖから６ｖへ増大する。トランジスタＭ１の初期状態は、カットオフ状態にあるようセットされているので、動作信号ＰＧのレベルは、起動時Ｔ０でハイレベルに向かって増大する。しかし、この時点で、トランジスタＭ３の第２端子での電圧は、入力電圧ＶｉｎとトランジスタＭ３のターンオン電圧との間の差よりも小さく、制御回路４２１－１は、電圧レギュレータ３００が起動モードＴＰ１で作動すると決定し得る。従って、トランジスタＭ３はターンオン状態にあるので、ロジック回路４２４－１の入力端子ＬＮ３での電圧は、所定の電圧Ｖｐｒ近くにプルダウンされ、低レベルを有しており、ロジック回路４２４－１の出力端子ＬＮ４１は、高レベルで制御信号ＣＳ１を供給し、それによってトランジスタＭ２をオンする。トランジスタＭ１の制御端子ＧＮ及び所定電圧端子ＶＰＲＮは、ターンオントランジスタＭ２によって電気的に結合される。言い換えると、トランジスタＭ１の制御端子ＧＮは、所定電圧端子ＶＰＲＮへ短絡される。従って、高レベルに向かって増大し続けるはずである動作信号ＰＧのレベルは、所定の電圧Ｖｐｒに近いレベルに直ちにプルダウンされ、トランジスタＭ１は直ちにオンされる。他方で、出力電圧Ｖｏｕｔのレベルは、動作信号ＰＧの急降下したレベルに対応して０ｖから直ちに増大するので、電圧レギュレータ３００は、短時間で出力電圧Ｖｏｕｔを所要の電圧値に増大させることが可能である。すなわち、起動モードＴＰ１で、一次駆動回路１１０と二次駆動回路３２０及び二次駆動回路３２０－１のうちの一方とによって一緒にトランジスタＭ１を駆動することを通じて、出力電圧Ｖｏｕｔが必要とされる電圧まで増大する時間は短縮される。実施形態の所定の電圧Ｖｐｒは、出力電圧Ｖｏｕｔと同じであるようセットされているので、起動モードＴＰ１で、動作信号ＰＧのレベルは、出力電圧Ｖｏｕｔのレベルとともに変化することに留意されたい。図６の動作信号ＰＧの曲線は、出力電圧Ｖｏｕｔの曲線と部分的に一致する。更に、動作信号ＰＧは、そのレベルが直ちに低レベルにプルダウンされるので、発振する可能性が低い。それに加えて、電圧Ｖ１は、トランジスタＭ１の第１端子ＳＮでの電圧と同等であり、出力電圧Ｖｏｕｔは、トランジスタＭ１の第２端子ＤＮでの電圧と同等である。図６から、出力電圧Ｖｏｕｔの即時に増大するレベルは、トランジスタＭ１をより小さい電圧差に耐えさせるので、トランジスタＭ１に対する損傷のリスクは低減することが分かる。

トランジスタＭ３の第２端子での電圧が入力電圧ＶｉｎとトランジスタＭ３のターンオン電圧との間の差よりも大きい場合に、制御回路４２１－１は、電圧レギュレータ３００が通常モードＴＰ２で作動する（すなわち、電圧レギュレータ３００は動作時間Ｔ１に入る）と決定し得る。従って、トランジスタＭ３はカットオフ状態にあるので、ロジック回路４２４－１の入力端子ＬＮ３での電圧は、電圧Ｖ１近くにプルアップされ、高レベルを有しており、ロジック回路４２４－１の出力端子ＬＮ４１は、低レベルで制御信号ＣＳ１を供給し、それによってトランジスタＭ２をオフする。トランジスタＭ１の制御端子ＧＮと所定電圧端子ＶＰＲＮとの間の電気結合は、カットオフトランジスタＭ２によって切られる。言い換えると、通常モードＴＰ２で、一次駆動回路１１０はトランジスタＭ１を駆動し、二次駆動回路３２０又は３２０－１は、一次駆動回路１１０とトランジスタＭ１との間の制御ループに影響を及ぼす可能性が低い。一次駆動回路１１０の適切な設計によれば、電圧レギュレータ３００は、低電力の特性を有しているだけではなく、二次駆動回路３２０又は３２０－１の性質により短時間に出力電圧Ｖｏｕｔを所望の電圧値へ調整することも可能である。要するに、電圧レギュレータ３００は高速起動の特性を有している。

図４で、トランジスタＭ２は、第１端子、第２端子、第３端子、及び制御端子を含む。トランジスタＭ２の第１端子は、例えば、ドレイン端子であり、第２端子は、例えば、ソース端子であり、第３端子は、例えば、バルク端子であり、制御端子は、例えば、ゲート端子である。トランジスタＭ２の第１端子は、スイッチ４１０の第１端子へ結合され、第２端子は、スイッチ４１０の第２端子へ結合され、第３端子は、電気的に浮いているか、又はトランジスタＭ２の第２端子へ結合され（すなわち、トランジスタＭ２の第３端子及び第２端子は一緒に短絡される）、制御端子は、スイッチ４１０の制御端子へ結合される。実施形態では、トランジスタＭ２の第２端子へ結合されたトランジスタＭ２の第３端子が例として表されている。実施形態で、寄生ダイオードＰＤ１は、トランジスタＭ２の第１端子から第３端子の間に存在し、寄生ダイオードＰＤ１のアノード及びカソードは夫々、トランジスタＭ２の第３端子及び第１端子へ接続される。詳細に、図３及び図４の両方を参照すると、例えば、電圧レギュレータ３００が通常モードで作動し、例えば、出力電圧Ｖｏｕｔが必要とされる電圧値に調整されているとき、負荷がこの時点で重いならば、負荷は、より多くの出力電流Ｉｏを引き込んで、出力電圧Ｖｏｕｔ電圧値を下げる。その場合に、電圧レギュレータ３００は、動作信号ＰＧの電圧をより低い電圧値へ調整し、より多くの出力電流Ｉｏを供給する。通常モードでのトランジスタＭ２はカットオフ状態であるが、しかし、出力電圧Ｖｏｕｔの電圧値と動作信号ＰＧの電圧値との間の差がトランジスタＭ２の寄生ダイオードＰＤ１のターンオン電圧よりも大きい場合には、導通経路がトランジスタＭ２の寄生ダイオードＰＤ１によって形成され得るので、出力電流Ｉｏの部分が、出力端子ＮＯＵＴからトランジスタＭ２の寄生ダイオードＰＤ１を通じてトランジスタＭ１の制御端子ＧＮへ不適切に漏れて、動作信号ＰＧの電圧値を増大させ、トランジスタＭ１を駆動する一次駆動回路１１０の能力に影響を及ぼす。

この状況を改善するために、実施形態の二次駆動回路は、ＰＮ接合素子を更に含む。ＰＮ接合素子及びトランジスタＭ２の寄生ダイオードＰＤ１は、二次駆動回路の第１端子ＳＤＮ１から第２端子ＳＤＮ２の間に直列に背中合わせに接続されてよい。例えば、背中合わせとは、ＰＮ接合素子の１つの端子が同じ極性で寄生ダイオードＰＤ１の端子へ結合される構成として理解され得る。実施形態で、ＰＮ接合素子は、様々な回路構造によって実装されてもよく、これらは以下で１つずつ説明される。図７は、本開示の第１実施形態における二次駆動回路３２０－２の略回路図である。二次駆動回路３２０－２と３２０－１との間の違いは、二次駆動回路３２０－２がＰＮ接合素子７２８－１を更に含むことである。ＰＮ接合素子７２８－１は、第１端子及び第２端子を含む。ＰＮ接合素子７２８－１の第１端子は、二次駆動回路３２０－２の第１端子ＳＮＤ１へ結合され、第２端子は、トランジスタＭ２の第１端子へ結合される。ＰＮ接合素子７２８－１は、ダイオード又はトランジスタを含んでもよい。ダイオードＤ２を含むＰＮ接合素子７２８－１が例として図７には表されている。ダイオードＤ２のアノードは、ＰＮ接合素子７２８－１の第１端子へ結合され、カソードはＰＮ接合素子７２８－１の第２端子へ結合される。具体的に、ダイオードＤ２のカソードは、寄生ダイオードＰＤ１のカソードへ結合され、つまり、ダイオードＤ２及び寄生ダイオードＰＤ１は、二次駆動回路３２０－２の第１端子ＳＤＮ１から第２端子ＳＤＮ２の間に直列に背中合わせに接続される。このようにして、トランジスタＭ２のターンオン電圧は、ダイオードＤ２によって増大され、それにより、出力電流Ｉｏは、トランジスタＭ２の寄生ダイオードＰＤ１を通ってトランジスタＭ１の制御端子ＧＮへ容易には漏れ出さない。いくつかの実施形態で、ダイオードＤ２は、ダイオード接続型トランジスタで置換されてもよい。

図８は、本開示の第１実施形態における他の二次駆動回路３２０－３の略回路図である。二次駆動回路３２０－３と３２０－２との間の違いは、二次駆動回路３２０－３の制御回路４２１－２の回路構造及びＰＮ接合素子７２８－２の回路構造にある。制御回路４２１－２及び４２１－１は、類似した要素を含むが、制御回路４２１－２は、出力端子ＮＯＵＴ３を更に含む。トリガ回路４２２－１の出力端子ＫＮ３は、制御回路４２１－２の出力端子ＮＯＵＴ３へ更に結合される。

他方で、図８のＰＮ接合素子７２８－２は、トランジスタＭ４を含む。トランジスタＭ４は、ＰＭＯＳトランジスタ、ＰＦＥＴ、又はＰＮＰ型ＢＪＴによって実装されてもよい。トランジスタＭ４は、第１端子、第２端子、第３端子、及び制御端子を含む。トランジスタＭ４の第１端子は、ＰＮ接合素子７２８－２の第１端子へ結合され、第２端子は、ＰＮ接合素子７２８－２の第２端子へ結合され、第３端子は、電気的に浮いているか、あるいは、トランジスタＭ４の第２端子へ結合され、制御端子は、制御回路４２１－２の出力端子ＮＯＵＴ３へ結合される。言い換えると、トランジスタＭ４の制御端子は、制御回路４２１－２の出力端子ＮＯＵＴ３を通じてトリガ回路４２２－１の出力端子ＫＮ３へ結合される。このようにして、トリガ回路４２２－１は、適切なレベルを有する信号をトランジスタＭ４の制御端子へ供給して、トランジスタＭ４のターンオン状態を制御する。起動モードでのトランジスタＭ２及びＭ４は両方ともターンオン状態にあり、通常モードでのトランジスタＭ２及びＭ４は両方ともカットオフ状態にあるが、制御信号ＣＳ１のレベル及びトランジスタＭ４の制御端子によって受け取られる信号のレベルは逆であることに留意されたい。

実施形態では、ＰＭＯＳトランジスタを含むトランジスタＭ４及びその第２端子へ結合されたトランジスタＭ４の第３端子が例として表されている。トランジスタＭ４の第１端子は、例えば、ソース端子であり、第２端子は、例えば、ドレイン端子であり、第３端子は、例えば、バルク端子であり、制御端子は、例えば、ゲート端子である。実施形態で、寄生ダイオードＰＤ２は、トランジスタＭ４の第１端子から第３端子の間に存在し、寄生ダイオードＰＤ２のアノード及びカソードは、トランジスタＭ４の第１端子及び第３端子へ夫々接続される。具体的に、寄生ダイオードＰＤ２のカソードは、寄生ダイオードＰＤ１のカソードへ結合され、つまり、寄生ダイオードＰＤ２及びＰＤ１は、二次駆動回路３２０－３の第１端子ＳＤＮ１から第２端子ＳＤＮ２の間に直列に背中合わせに接続される。このようにして、トランジスタＭ２のターンオン電圧は、寄生ダイオードＰＤ２によって増大され、それにより、出力電流Ｉｏは、トランジスタＭ２の寄生ダイオードＰＤ１を通じてトランジスタＭ１の制御端子ＧＮへ容易には漏れ出さない。本開示は、トランジスタＭ４の寄生ダイオード及びトランジスタＭ２の寄生ダイオードが二次駆動回路３２０－３の第１端子ＳＤＮ１から第２端子ＳＤＮ２の間に直列に背中合わせに接続される限りは、トランジスタＭ４及びＭ２の製造プロセスのタイプを限定しないことに留意されたい（例えば、トランジスタＭ４及びＭ２は、シリコン・オン・インシュレータ（Silicon On Insulator，ＳＯＩ）プロセスによって、又はバルク相補型金属酸化膜半導体（Bulk Complementary Metal-Oxide-Semiconductor，Ｂｕｌｋ ＣＭＯＳ）プロセスによって製造されてもよい）。例えば、これは、トランジスタＭ４の第３端子を電気的に浮かせること、若しくはトランジスタＭ４の第３端子をその第２端子へ結合する、及び／又はトランジスタＭ２の第３端子を電気的に浮かせること、若しくはトランジスタＭ２の第３端子をその第２端子へ結合することによって達成され得る。いくつかの実施形態で、トランジスタＭ２がＳＯＩプロセスによって、又はＢｕｌｋ ＣＭＯＳプロセスによって製造され、トランジスタＭ２の第３端子が電気的に浮いている場合に、ＰＮ接合素子７２８－１又はＰＮ接合素子７２８－２は省略されてもよい。

図９は、本開示の第２実施形態に従う電圧レギュレータ９００のブロック図である。電圧レギュレータ９００及び３００の間の違いは、電圧レギュレータ９００が電圧駆動回路９９０を更に含むことである。電圧駆動回路９９０は、第１端子Ｎ９９０－１、第２端子Ｎ９９０－２、及び出力端子Ｎ９９０－３を含む。電圧駆動回路９９０の第１端子Ｎ９９０－１は、電圧レギュレータ９００の出力端子ＮＯＵＴへ結合され、第２端子Ｎ９９０－２は、電圧端子ＶＮ２へ結合され、出力端子Ｎ９９０－３は、一次駆動回路１１０の入力端子ＩＮ１へ結合される。電圧駆動回路９９０は、直列に接続された抵抗Ｒ５及びＲ６によって実装されてもよい。このようにして、実施形態を適用する者は、彼らのニーズに応じて抵抗Ｒ５及びＲ６の抵抗値を適切に調整する（例えば、抵抗Ｒ５及びＲ６の間の抵抗比を調整する）ことができ、それにより、出力電圧Ｖｏｕｔの電圧値は調整される。

他方で、二次駆動回路３２０－４と３２０－３との間の違いは、制御回路４２１－３のロジック回路４２４－２の回路構造及び制御回路４２１－３の出力端子ＮＯＵＴ３の接続方法にある。図９で、ロジック回路４２４－２は、出力端子ＬＮ４２及びインバータＩＮＶ２を更に含む。ロジック回路４２４－４の出力端子ＬＮ４２は、制御回路４２１－３の出力端子ＮＯＵＴ３へ結合される。インバータＩＮＶ２の第１端子は、ロジック回路４２４－２の第１端子ＬＮ１へ結合され、第２端子は、ロジック回路４２４－２の第２端子ＬＮ２へ結合され、入力端子は、インバータＩＮＶ１の出力端子へ結合され、出力端子は、ロジック回路４２４－２の出力端子ＬＮ４２へ結合される。インバータＩＮＶ２は、トランジスタＩＭ３及びＩＭ４によって実装されてもよい。トランジスタＩＭ３は、ＰＭＯＳトランジスタ、ＰＦＥＴ、ＰＮＰ型ＢＪＴであってもよく、トランジスタＩＭ４は、ＮＭＯＳトランジスタ、ＮＦＥＴ、又はＮＰＮ型ＢＪＴであってもよい。更に、実施形態で、トランジスタＭ４の制御端子は、制御回路４２１－３の出力端子ＮＯＵＴ３へ結合され、このようにして、インバータＩＮＶ２は、適切なレベルを有する信号をトランジスタＭ４の制御端子へ供給して、トランジスタＭ４のターンオン状態を制御し、インバータＩＮＶ１は、適切なレベルを有する制御信号ＣＳ１をトランジスタＭ２の制御端子へ供給して、トランジスタＭ２のターンオン状態を制御する。それに加えて、インバータＩＮＶ２によって、駆動トランジスタＭ４の速度は改善される。実施形態を適用する者はまた、図９の二次駆動回路３２０－４を、本開示の実施形態に従って、対応する電圧レギュレータに適用してもよい。例えば、図３の電圧レギュレータ３００の二次駆動回路３２０は、二次駆動回路３２０－４によって実装されてもよい。

図９の電圧レギュレータ９００の一次駆動回路１１０は、誤差増幅器ＥＡＭＰを含む。一次駆動回路１１０の入力端子ＩＮ１は、誤差増幅器ＥＡＭＰの非反転入力端子であり、入力端子ＩＮ２は、誤差増幅器ＥＡＭＰの反転入力端子であり、出力端子ＯＵＴ１は、誤差増幅器ＥＡＭＰの出力端子である。

図３の電圧レギュレータ３００の二次駆動回路３２０が図４、図７、図８、又は図９の二次駆動回路３２０－１～３２０－４によって実装される場合に、あるいは、図９の電圧レギュレータ９００の二次駆動回路３２０－４が図４、図７、又は図８の二次駆動回路３２０－１～３２０－３によって実装される場合に、電圧レギュレータ３００又は電圧レギュレータ９００は選択的に作、出力電圧Ｖｏｕｔ、所定の電圧Ｖｐｒ、又は電圧Ｖ１に応じて起動モードで又は通常モードで動する。しかし、いくつかの実施形態で、電圧レギュレータ３００又は電圧レギュレータ９００はまた、セットされた遅延時間に応じても選択的に起動モードで又は通常モードで作動する。これは、以下で１つずつ説明される。

図１０は、本開示の第１実施形態又は第２実施形態の他の二次駆動回路３２０－５の略回路図である。二次駆動回路３２０－５及び３２０－１の間の違いは、二次駆動回路３２０－５の制御回路４２１－４の回路構造にある。図３の電圧レギュレータ３００の二次駆動回路３２０又は図９の電圧レギュレータ９００の二次駆動回路３２０－４が図１０の二次駆動回路３２０－５によって実装される場合に、電圧レギュレータ３００又は９００は、セットされた遅延時間に応じて起動モードで又は通常モードで選択的に作動する。二次駆動回路３２０－５は、セットされた遅延時間に応じて電圧レギュレータ３００又は９００の動作モードを決定することによって、それによって、二次駆動回路３２０－５は選択的に、トランジスタＭ１の制御端子ＧＮを所定電圧端子ＶＰＲＮへ電気的に結合されるか、あるいは、所定電圧端子ＶＰＲＮからトランジスタＭ１の制御端子ＧＮを電気的に切断し得る。

制御回路４２１－４の詳細な回路構成が表されている。制御回路４２１－４は、トリガ回路４２２－２を含む。トリガ回路４２２－２は、第１端子ＫＮ１、第２端子ＫＮ２、及び出力端子ＫＮ３を含む。トリガ回路４２２－２の第１端子ＫＮ１は、制御回路４２１－４の受電端子ＲＮ１へ結合され、第２端子ＫＮ２は、制御回路４２１－４の受電端子ＲＮ２へ結合され、出力端子ＫＮ３は、制御回路４２１－４の出力端子ＮＯＵＴ２へ結合される。いくつかの実施形態で、実施形態を適用する者は、彼らのニーズに応じて、トリガ回路４２２２の第２端子ＫＮ２を、制御回路４２１－４の受電端子ＲＮ２又は電圧端子ＶＮ２へ結合されるよう設計してもよい
トリガ回路４２２－２は、遅延回路ＤＥＬ１を含む。遅延回路ＤＥＬ１は、第１端子、第２端子、及び出力端子を含む。遅延回路ＤＥＬ１の第１端子は、トリガ回路４２２－２の第１端子ＫＮ１へ結合され、第２端子は、トリガ回路４２２－２の第２端子ＫＮ２へ結合され、出力端子は、トリガ回路４２２－２の出力端子ＫＮ３へ結合される。遅延回路ＤＥＬ１は、抵抗Ｒ７及びキャパシタＣ１を含む。抵抗Ｒ７及びキャパシタＣ１は、第１端子及び第２端子を夫々含む。抵抗Ｒ７の第１端子は、遅延回路ＤＥＬ１の第１端子へ結合され、第２端子は遅延回路ＤＥＬ１の出力端子へ結合される。キャパシタＣ１の第１端子は、抵抗Ｒ７の第１端子へ結合され、第２端子は、遅延回路ＤＥＬ１の第２端子へ結合される。実施形態を適用する者は、遅延時間の長さをセットするために、彼らのニーズに応じて、抵抗Ｒ７の抵抗値及びキャパシタＣ１のキャパシタンス値を設計してもよい。

ＮＭＯＳトランジスタとしてのトランジスタＭ２は、図１０に例として表されている。実施形態において、制御回路４２１－４は、適切なレベルを有する制御信号ＣＳ１をトランジスタＭ２へ供給するロジック回路４２４－１を更に含む。トリガ回路４２２－２の出力端子ＫＮ３は、ロジック回路４２４－１を通じて制御回路４２１－４の出力端子ＮＯＵＴ２へ結合される。ロジック回路４２４－１の回路構造は、図４のロジック回路４２４－１のそれと類似しており、繰り返されない。

実施形態の制御回路４２１－４は、セットされた遅延時間に従って電圧レギュレータ３００又は９００の動作モードを決定することができ、それに応じて制御信号ＣＳ１を出力する。詳細に、制御回路４２１－４は、遅延回路ＤＥＬ１によって電圧レギュレータ３００又は９００の動作モードを決定することができ、それに応じて制御信号ＣＳ１を出力する。更に、抵抗Ｒ７の抵抗値及びキャパシタＣ１のキャパシタンス値は、遅延時間に関係があるので、電圧レギュレータ３００又は９００の動作モードは、遅延回路ＤＥＬ１の出力端子での電圧とセットされた閾値との間の関係によって決定されてもよい。遅延回路ＤＥＬ１の出力端子での電圧が閾値よりも小さい（すなわち、セットされた遅延時間に届かない）場合に、制御回路４２１－４は、電圧レギュレータ３００又は９００が起動モードで作動すると決定してもよく、遅延回路ＤＥＬ１の出力端子での電圧が閾値よりも大きい（すなわち、セットされた遅延時間に達する）場合に、制御回路４２１－４は、電圧レギュレータ３００又は９００が通常モードで作動すると決定してもよい。実施形態の閾値は、ロジック回路４２４－１のトランジション電圧としてセットされてもよい。実施形態を適用する者は、トリガ回路４２２－２の回路構造を変えることによっても、閾値を調整してもよい。

制御回路４２１－４の動作が以下で説明される。出力電圧Ｖｏｕｔと同じであるようセットされた所定の電圧Ｖｐｒは、図１０に例として表されている。起動時に、電圧Ｖ１は、電力を電圧レギュレータ３００又は９００へ供給し、キャパシタＣ１は、その初期状態が０ｖである所定の電圧Ｖｐｒを変化させ始める。つまり、実施形態で、キャパシタＣ１は、その初期状態が０ｖである出力電圧Ｖｏｕｔを変化させ始める。従って、遅延回路ＤＥＬ１の出力端子での電圧は閾値よりも小さく、制御回路４２１－４は、電圧レギュレータ３００又は９００が起動モードで作動すると決定し得る。それに応じて、ロジック回路４２４－１の入力端子ＬＮ３での電圧は、所定の電圧Ｖｐｒ近くにプルダウンされ、低レベルを有しており、ロジック回路４２４－１の出力端子ＬＮ４１は、高レベルで制御信号ＣＳ１を供給して、トランジスタＭ２をオンする。セットされた遅延時間が過ぎる°、所定の電圧Ｖｐｒ及び出力電圧Ｖｏｕｔのレベルは、必要とされる電圧値近くまで増大している。従って、遅延回路ＤＥＬ１の出力端子での電圧は、閾値よりも大きく、制御回路４２１－４は、電圧レギュレータ３００又は９００が通常モードで作動すると決定し得る。従って、ロジック回路４２４－１の入力端子ＬＮ３の電圧は、電圧Ｖ１近くにプルアップされ、高レベルを有しており、ロジック回路４２４－１の出力端子ＬＮ４１は、低レベルで制御信号ＣＳ１を供給してトランジスタＭ２をオフする。

図１１は、本開示の第１実施形態又は第２実施形態の他の二次駆動回路３２０－６の略回路図である。二次駆動回路３２０－６と３２０－５との間の違いは、二次駆動回路３２０－６がＰＮ接合素子７２８－２を更に含むこと、及び二次駆動回路３２０－６の制御回路４２１－５の回路構造である。ＰＮ接合素子７２８－２、制御回路４２１－５の出力端子ＮＯＵＴ３の接続方法、並びに図１１の制御回路４２１－５のロジック回路４２４－２の回路構造及び機能は、図９のＰＮ接合素子７２８－２、制御回路４２１－３の出力端子ＮＯＵＴ３、及びロジック回路４２４－２と類似しており、繰り返されない。いくつかの実施形態で、ＰＮ接合素子７２８－２は、ダイオードを含む。実施形態で、ロジック回路４２４－２のインバータＩＮＶ２は省略されてもよく、回路構造及び関連する記載に関しては図７を参照されたく、繰り返されない。他の実施形態では、トランジスタＭ４の制御端子はまた、制御回路４２１－５の出力端子ＮＯＵＴ３を通じてトリガ回路４２２－２の出力端子ＫＮ３へも結合されてもよい。実施形態で、ロジック回路４２４－２のインバータＩＮＶ２は、やはり省略されてもよく、それにより、トリガ回路４２２－２は、適切なレベルを有する信号をトランジスタＭ４の制御端子へ供給して、トランジスタＭ４のターンオン状態を制御し、そして、回路構造及び関連する記載について図８を参照されたく、繰り返されない。つまり、図１１の回路構造は、ＰＮ接合素子７２８－２によってトランジスタＭ２のターンオン電圧を増大させ、それにより、出力電流Ｉｏは、トランジスタＭ２の寄生ダイオードＰＤ１を通じてトランジスタＭ１の制御端子ＧＮへ容易には漏れ出さない。

上記に基づき、一次駆動回路の適切な設計によれば、電圧レギュレータは、低電力の特性のみならず、電圧レギュレータが起動モードで作動するときの高速起動の特性も有し、出力電圧の出力値は、実施形態において一次駆動回路及び二次駆動回路によって直ちに増大し、電圧レギュレータは、トランジスタ損傷のリスクを減らすことが可能である。他方で、電圧レギュレータが通常モードで作動する場合に、実施形態において、トランジスタの制御端子は、二次駆動回路によって所定電圧端子から電気的に切り離され、それにより、一次駆動回路とトランジスタとの間の制御ループは、二次駆動回路によって容易に影響を及ぼされない。

１１０ 一次駆動回路
３００，９００ 電圧レギュレータ
３２０ 二次駆動回路
４１０ スイッチ
４２１ 制御回路
４２２ トリガ回路
４２４ ロジック回路
４２６ 電圧生成回路
７２８ ＰＮ接合素子
９９０ 電圧駆動回路
ＤＥＬ１ 遅延回路
ＤＥＴ１ 検出回路
Ｍ１ トランジスタ
ＮＯＵＴ 出力端子
ＮＶ１ 電圧端子
ＰＵ１ プルアップ回路
ＶＰＲＮ 所定電圧端子

Claims (20)

1. 電圧レギュレータであって、
   出力電圧を出力するよう構成される出力端子と、
   第１端子、第２端子、及び制御端子を有する第１トランジスタであり、前記第１トランジスタの前記第１端子は、第１電圧端子へ結合され、第１電圧を受けるよう構成され、前記第１トランジスタの前記第２端子は、当該電圧レギュレータの前記出力端子へ結合される、前記第１トランジスタと、
   第１入力端子、第２入力端子、及び出力端子を有する一次駆動回路であり、前記一次駆動回路の前記第１入力端子は、当該電圧レギュレータの前記出力端子へ結合され、前記出力電圧を受けるよう構成され、前記一次駆動回路の前記第２入力端子は、基準電圧を受けるよう構成され、前記一次駆動回路の前記出力端子は、前記第１トランジスタの前記制御端子へ結合される、前記一次駆動回路と、
   第１端子及び第２端子を有する二次駆動回路であり、前記二次駆動回路の前記第１端子は、前記第１トランジスタの前記制御端子へ結合され、前記二次駆動回路の前記第２端子は、所定電圧端子へ結合される、前記二次駆動回路と
   を有し、
   当該電圧レギュレータが起動モードで作動するとき、前記第１トランジスタは前記一次駆動回路及び前記二次駆動回路によって駆動され、前記第１トランジスタの前記制御端子及び前記所定電圧端子は、前記二次駆動回路によって電気的に結合され、
   当該電圧レギュレータが通常モードで作動するとき、前記第１トランジスタは前記一次駆動回路によって駆動され、前記第１トランジスタの前記制御端子と前記所定電圧端子との間の電気結合は、前記二次駆動回路によって切られる、
   電圧レギュレータ。
2. 前記所定電圧端子は、当該電圧レギュレータの前記出力端子へ結合され、前記出力電圧を受けるよう構成される、
   請求項１に記載の電圧レギュレータ。
3. 前記二次駆動回路は、
   第１端子、第２端子、及び制御端子を有するスイッチを有し、
   前記スイッチの前記第１端子は、前記二次駆動回路の前記第１端子へ結合され、前記スイッチの前記第２端子は、前記二次駆動回路の前記第２端子へ結合され、前記スイッチの前記制御端子は、制御信号を受けるよう構成される、
   請求項１に記載の電圧レギュレータ。
4. 前記二次駆動回路は、
   第１受電端子、第２受電端子、及び第１出力端子を有する制御回路を有し、
   前記制御回路の前記第１受電端子は、前記第１電圧端子へ結合され、前記制御回路の前記第２受電端子は、前記二次駆動回路の前記第２端子へ結合され、前記制御回路の前記第１出力端子は、前記スイッチの前記制御端子へ結合され、前記制御信号を出力するよう構成される、
   請求項３に記載の電圧レギュレータ。
5. 前記制御回路は、
   第１端子、第２端子、及び出力端子を有するトリガ回路を有し、
   前記トリガ回路の前記第１端子は、前記制御回路の前記第１受電端子へ結合され、前記トリガ回路の前記第２端子は、前記制御回路の前記第２受電端子、又は第２電圧端子へ結合され、前記トリガ回路の前記出力端子は、前記制御回路の前記第１出力端子へ結合される、
   請求項４に記載の電圧レギュレータ。
6. 前記制御回路は、ロジック回路を更に有し、
   前記トリガ回路の前記出力端子は、前記ロジック回路を通じて前記制御回路の前記第１出力端子へ結合され、
   前記ロジック回路は、第１端子、第２端子、入力端子、及び第１出力端子を有し、
   前記ロジック回路の前記第１端子は、前記制御回路の前記第１受電端子へ結合され、前記ロジック回路の前記第２端子は、前記制御回路の前記第２受電端子へ結合され、前記ロジック回路の前記入力端子は、前記トリガ回路の前記出力端子へ結合され、前記ロジック回路の前記第１出力端子は、前記制御回路の前記第１出力端子へ結合される、
   請求項５に記載の電圧レギュレータ。
7. 前記トリガ回路の前記第２端子は、前記制御回路の前記第２受電端子へ結合され、前記トリガ回路は、
   第１端子及び第２端子を有するプルアップ回路であり、前記プルアップ回路の前記第１端子は、前記トリガ回路の前記第１端子へ結合され、前記プルアップ回路の前記第２端子は、前記トリガ回路の前記出力端子へ結合される、前記プルアップ回路と、
   第１端子、第２端子、及び入力端子を有する検出回路であり、前記検出回路の前記第１端子は、前記プルアップ回路の前記第２端子へ結合され、前記検出回路の前記第２端子は、前記トリガ回路の前記第２端子へ結合され、前記検出回路の前記入力端子は、入力電圧を受けるよう構成される、前記検出回路と
   を有する、
   請求項５に記載の電圧レギュレータ。
8. 前記検出回路は、
   第１端子、第２端子、及び制御端子を有する第２トランジスタを有し、
   前記第２トランジスタの前記第１端子は、前記検出回路の前記第１端子へ結合され、前記第２トランジスタの前記第２端子は、前記検出回路の前記第２端子へ結合され、前記第２トランジスタの前記制御端子は、前記検出回路の前記入力端子へ結合される、
   請求項７に記載の電圧レギュレータ。
9. 前記第２トランジスタの前記第２端子での電圧が閾値よりも小さいとき、当該電圧レギュレータは前記起動モードで作動する、
   請求項８に記載の電圧レギュレータ。
10. 前記第２トランジスタの前記第２端子での電圧が閾値よりも大きいとき、当該電圧レギュレータは前記通常モードで作動する、
    請求項８に記載の電圧レギュレータ。
11. 前記閾値は、前記入力電圧と前記第２トランジスタのターンオン電圧との間の差である、
    請求項９又は１０に記載の電圧レギュレータ。
12. 前記制御回路は、
    第１端子、第２端子、及び出力端子を有する電圧生成回路を更に有し、
    前記電圧生成回路の前記第１端子は、前記制御回路の前記第１受電端子へ結合され、前記電圧生成回路の前記第２端子は、前記第２電圧端子へ結合され、前記電圧生成回路の前記出力端子は、前記検出回路の前記入力端子へ結合され、前記入力電圧を供給するよう構成される、
    請求項７に記載の電圧レギュレータ。
13. 前記トリガ回路は、
    第１端子、第２端子、及び出力端子を有する遅延回路を有し、
    前記遅延回路の前記第１端子は、前記トリガ回路の前記第１端子へ結合され、前記遅延回路の前記第２端子は、前記トリガ回路の前記第２端子へ結合され、前記遅延回路の前記出力端子は、前記トリガ回路の前記出力端子へ結合される、
    請求項６に記載の電圧レギュレータ。
14. 前記遅延回路は、
    第１端子及び第２端子を有する第１抵抗であり、前記第１抵抗の前記第１端子は、前記遅延回路の前記第１端子へ結合され、前記第１抵抗の前記第２端子は、前記遅延回路の前記出力端子へ結合される、前記第１抵抗と、
    第１端子及び第２端子を有する第１キャパシタであり、前記第１キャパシタの前記第１端子は、前記第１抵抗の前記第２端子へ結合され、前記第１キャパシタの前記第２端子は、前記遅延回路の前記第２端子へ結合される、前記第１キャパシタと
    を有する、
    請求項１３に記載の電圧レギュレータ。
15. 前記遅延回路の前記出力端子での電圧が閾値よりも小さいとき、当該電圧レギュレータは、前記起動モードで作動し、
    前記遅延回路の前記出力端子での前記電圧が前記閾値よりも大きいとき、当該電圧レギュレータは、前記通常モードで作動し、
    前記閾値は、前記ロジック回路のトランジション電圧である、
    請求項１４に記載の電圧レギュレータ。
16. 前記スイッチは、
    第１端子、第２端子、第３端子、及び制御端子を有する第３トランジスタを有し、
    前記第３トランジスタの前記第１端子は、前記スイッチの前記第１端子へ結合され、前記第３トランジスタの前記第２端子は、前記スイッチの前記第２端子へ結合され、前記第３トランジスタの前記第３端子は、電気的に浮いているか、あるいは、前記第３トランジスタの前記第２端子へ結合され、前記第３トランジスタの前記制御端子は、前記スイッチの前記制御端子へ結合され、
    前記二次駆動回路は、
    第１端子及び第２端子を有するＰＮ接合素子を更に有し、
    前記ＰＮ接合素子の前記第１端子は、前記二次駆動回路の前記第１端子へ結合され、前記ＰＮ接合素子の前記第２端子は、前記第３トランジスタの前記第１端子へ結合される、
    請求項６に記載の電圧レギュレータ。
17. 前記ＰＮ接合素子は、第１ダイオード又は第４トランジスタを有する、
    請求項１６に記載の電圧レギュレータ。
18. 前記制御回路は、第２出力端子を更に有し、
    前記第４トランジスタは、第１端子、第２端子、第３端子、及び制御端子を有し、
    前記第４トランジスタの前記第１端子は、前記ＰＮ接合素子の前記第１端子へ結合され、前記第４トランジスタの前記第２端子は、前記ＰＮ接合素子の前記第２端子へ結合され、前記第４トランジスタの前記第３端子は、電気的に浮いているか、又は前記第４トランジスタの前記第２端子へ結合され、前記第４トランジスタの前記制御端子は、前記制御回路の前記第２出力端子を通じて前記トリガ回路の前記出力端子へ結合される、
    請求項１７に記載の電圧レギュレータ。
19. 前記制御回路は、第２出力端子を更に有し、
    前記第４トランジスタは、第１端子、第２端子、第３端子、及び制御端子を有し、
    前記第４トランジスタの前記第１端子は、前記ＰＮ接合素子の前記第１端子へ結合され、前記第４トランジスタの前記第２端子は、前記ＰＮ接合素子の前記第２端子へ結合され、前記第４トランジスタの前記第３端子は、電気的に浮いているか、又は前記第４トランジスタの前記第２端子へ結合され、前記第４トランジスタの前記制御端子は、前記制御回路の前記第２出力端子へ結合され、
    前記ロジック回路は、
    前記制御回路の前記第２出力端子へ結合される第２出力端子と、
    第１端子、第２端子、入力端子、及び出力端子を有する第１インバータであり、前記第１インバータの前記第１端子は、前記ロジック回路の前記第１端子へ結合され、前記第１インバータの前記第２端子は、前記ロジック回路の前記第２端子へ結合され、前記第１インバータの前記入力端子は、前記ロジック回路の前記入力端子へ結合され、前記第１インバータの前記出力端子は、前記ロジック回路の前記第１出力端子へ結合される、前記第１インバータと、
    第１端子、第２端子、入力端子、及び出力端子を有する第２インバータであり、前記第２インバータの前記第１端子は、前記ロジック回路の前記第１端子へ結合され、前記第２インバータの前記第２端子は、前記ロジック回路の前記第２端子へ結合され、前記第２インバータの前記入力端子は、前記第１インバータの前記出力端子へ結合され、前記第２インバータの前記出力端子は、前記ロジック回路の前記第２出力端子へ結合される、前記第２インバータと
    を有する、
    請求項１７に記載の電圧レギュレータ。
20. 前記所定電圧端子は、所定の電圧を受けるよう構成され、
    当該電圧レギュレータは、前記出力電圧、前記所定の電圧、又は前記第１電圧に従って前記起動モードで又は前記通常モードで選択的に作動する、
    請求項１に記載の電圧レギュレータ。

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