KR20220073770A - 누전 보상 동적 레지스터, 데이터 연산 유닛, 칩, 해시 보드 및 컴퓨팅 기기 - Google Patents

누전 보상 동적 레지스터, 데이터 연산 유닛, 칩, 해시 보드 및 컴퓨팅 기기 Download PDF

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Abstract

본 발명은 누전 보상 동적 레지스터, 데이터 연산 유닛, 칩, 해시 보드및 컴퓨팅 기기를 제공한다. 누전 보상 동적 레지스터는 입력단(D) , 출력단(Q), 클럭 신호단(CKN, CKP), 아날로그 스위칭 유닛(201); 상기 클럭 신호의 제어에 의해 데이터를 래치하는 데이터 래치 유닛(202); 상기 데이터 래치 유닛으로부터 수신된 상기 데이터를 역상시켜 출력하기 위한 출력 구동 유닛(203)을 포함하며, 상기 아날로그 스위칭 유닛(201), 상기 데이터 래치 유닛(202), 상기 출력 구동 유닛(203)은 상기 입력단(D)과 상기 출력단(Q) 사이에 순차로 직렬 연결되고, 상기 아날로그 스위칭 유닛(201)과 상기 데이터 래치 유닛(202) 사이에는 노드(S0)가 구비되며; 여기서, 상기 노드(S0)와 상기 출력단(Q) 사이에 전기적으로 연결되는 누전 보상 유닛(204)을 더 포함한다. 노드(S0)의 동적 누설 전류를 효율적으로 보상하여, 데이터의 안전성과 정확률을 향상시킬 수 있다.

Description

누전 보상 동적 레지스터, 데이터 연산 유닛, 칩, 해시 보드 및 컴퓨팅 기기
본 발명은 클럭 제어에 의한 메모리 기기에 관한 것으로, 특히 대규모 데이터 연산 기기에 적용되는 누전 보상 동적 레지스터, 데이터 연산 유닛, 칩, 해시 보드 및 컴퓨팅 기기에 관한 것이다.
동적 레지스터는 매우 광범위하게 적용되며, 디지털 신호의 기억에 사용될 수 있다. 도 1은 종래의 동적 레지스터의 회로 구성도이다. 도 1에 도시된 바와 같이, 동적 레지스터는 입력단(D) 및 출력단(Q) 사이에 직렬로 연결되는 전송 게이트(101), 3상태 인버터(102) 및 인버터(103)를 포함한다. 전송 게이트(101)와 3상태 인버터(102) 사이에는 노드(S0)가 형성되고, 3상태 인버터(102)와 인버터(103) 사이에는 노드(S1)가 형성되며, 데이터는 3상태 인버터(102) 및 인버터(103) 중 트랜지스터의 기생 용량을 통해 노드(S0) 및/또는 노드(S1)에 임시적으로 저장된다. 그러나, 노드(S0)는 쉽게 동적 누전이 발생하게 되어, 임시적으로 저장되는 데이터의 분실을 일으키게 된다.
따라서, 동적 레지스터의 동적 누전을 효율적으로 감소시키는 것이 실제로 해결해야 할 문제점이다.
상술한 문제점을 해결하기 위해, 본 발명은 노드의 동적 누설 전류를 효율적으로 보상하여, 데이터의 안전성과 정확률을 향상시킬 수 있는 누전 보상 동적 레지스터를 제공한다.
상술한 목적을 구현하기 위해, 본 발명은 데이터를 입력하기 위한 입력단; 상기 데이터를 출력하기 위한 출력단; 클럭 신호를 제공하기 위한 클럭 신호단; 상기 클럭 신호의 제어에 의해 상기 데이터를 전송하는 아날로그 스위칭 유닛; 상기 클럭 신호의 제어에 의해 상기 데이터를 래치하는 데이터 래치 유닛; 상기 데이터 래치 유닛으로부터 수신된 상기 데이터를 역상시켜 출력하기 위한 출력 구동 유닛을 포함하며; 상기 아날로그 스위칭 유닛, 상기 데이터 래치 유닛, 상기 출력 구동 유닛은 상기 입력단과 상기 출력단 사이에 순차로 직렬 연결되고, 상기 아날로그 스위칭 유닛과 상기 데이터 래치 유닛 사이에는 노드가 구비되며; 여기서, 상기 노드와 상기 출력단 사이에 전기적으로 연결되는 누전 보상 유닛을 더 포함하는 누전 보상 동적 레지스터를 제공한다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 누전 보상 유닛은 제1 단, 제2단 및 제어단을 구비하며, 상기 제1 단은 상기 출력단에 전기적으로 연결되고, 상기 제2 단은 상기 노드에 전기적으로 연결된다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 누전 보상 유닛은 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터는 상기 출력단과 상기 노드 사이에 직렬로 연결된다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 PMOS 트랜지스터는 소스단, 드레인단 및 게이트단을 포함하고, 상기 NMOS 트랜지스터는 소스단, 드레인단 및 게이트단을 포함하며, 상기 PMOS 트랜지스터의 상기 소스단은 상기 출력단에 전기적으로 연결되고, 상기 드레인단은 상기 NMOS 트랜지스터의 상기 드레인단에 전기적으로 연결되고, 상기 NMOS 트랜지스터의 상기 소스단은 상기 노드에 전기적으로 연결된다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트단은 전원에 병렬로 연결되어 전기적으로 연결된다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트단은 상기 노드에 병렬로 연결되어 전기적으로 연결된다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 PMOS 트랜지스터는 소스단, 드레인단 및 게이트단을 구비하고, 상기 NMOS 트랜지스터는 소스단, 드레인단 및 게이트단을 구비하며, 상기 NMOS 트랜지스터의 상기 소스단은 상기 출력단에 전기적으로 연결되고, 상기 드레인단은 상기 PMOS 트랜지스터의 상기 드레인단에 전기적으로 연결되고, 상기 PMOS 트랜지스터의 상기 소스단은 상기 노드에 전기적으로 연결된다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트단은 어스에 병렬로 연결되어 전기적으로 연결된다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트단은 상기 노드에 병렬로 연결되어 전기적으로 연결된다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 누전 보상 유닛은 소스단, 드레인단 및 게이트단을 구비하는 PMOS 트랜지스터를 포함하며, 상기 PMOS 트랜지스터의 상기 소스단은 상기 출력단에 전기적으로 연결되고, 상기 드레인단은 상기 노드에 전기적으로 연결되고, 상기 게이트단은 전원에 전기적으로 연결된다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 누전 보상 유닛은 소스단, 드레인단 및 게이트단을 구비하는 NMOS 트랜지스터를 포함하며, 상기 NMOS 트랜지스터의 상기 드레인단은 상기 출력단에 전기적으로 연결되고, 상기 소스단은 상기 노드에 전기적으로 연결되고, 상기 게이트단은 어스에 전기적으로 연결된다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 클럭 신호는 제1 클럭 신호 및 제2 클럭 신호를 포함하며, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 역상이다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 아날로그 스위칭 유닛은 전송 게이트이다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 데이터 래치 유닛은 3상태 인버터이다.
상술한 누전 보상 동적 레지스터에 있어서, 상기 출력 구동 유닛은 인버터이다.
본 발명의 누전 보상 동적 레지스터를 사용함으로써, 출력단으로부터 노드로 누전 전류를 피드백하여, 노드의 동적 누설 전류를 보상하여, 데이터 저장의 안정성을 향상시킴으로써 데이터의 안전성과 정확률을 증강시킨다.
상술한 목적을 더욱 잘 구현하기 위해, 본 발명은 인터넷으로 연결되는 제어 회로, 연산 회로, 직렬 연결 및/또는 병렬 연결되는 다수 개의 누전 보상 동적 레지스터를 포함하며, 여기서 상기 다수 개의 누전 보상 동적 레지스터는 상술한 어느 하나의 누전 보상 동적 레지스터인 데이터 연산 유닛을 더 제공한다.
상술한 목적을 더욱 잘 구현하기 위해, 본 발명은 적어도 하나의 상술한 데이터 연산 유닛을 포함하는 칩을 더 제공한다.
상술한 목적을 더욱 잘 구현하기 위해, 본 발명은 적어도 하나의 상술한 칩을 포함하는, 컴퓨팅 기기에 사용되는 해시 보드를 더 제공한다.
상술한 목적을 더욱 잘 구현하기 위해, 본 발명은 전원 보드, 제어 보드, 연결 보드, 방열기 및 다수 개의 해시 보드를 포함하며, 상기 제어 보드는 상기 연결 보드를 통해 상기 해시 보드와 연결되고, 상기 방열기는 상기 해시 보드의 주변에 설치되고, 상기 전원 보드는 상기 연결 보드, 상기 제어 보드, 상기 방열기 및 상기 해시 보드로 전원을 제공하며, 여기서, 상기 해시 보드는 상술한 해시 보드이다.
이하에서 도면과 구체적인 실시예를 결합하여 본 발명에 대해 구체적으로 설명하기로 하나, 이에 의해 본 발명이 한정되지 않는다.
본 발명이 누전 보상 동적 레지스터 및 이를 적용한 데이터 연산 유닛, 칩, 해시 보드와 컴퓨팅 기기를 사용하면, 다음과 같은 유익한 효과를 구비한다.
출력단으로부터 노드로 누설 전류를 피드백시켜, 노드의 동적 누설 전류를 보상하여, 데이터 저장의 안정성을 향상시켜, 데이터의 안전성과 정확률을 증강시킬 수 있다.
도 1은 종래의 동적 레지스터의 회로 구성을 나타내는 도면이며;
도 2는 본 발명의 일 실시예에 의한 누전 보상 동적 레지스터의 회로 구성을 나타내는 도면이며;
도 3은 본 발명의 다른 일 실시예에 의한 누전 보상 동적 레지스터의 회로 구성을 나타내는 도면이며;
도 4는 본 발명의 또 다른 일 실시예에 의한 누전 보상 동적 레지스터의 회로 구성을 나타내는 도면이며;
도 5는 본 발명의 또 다른 일 실시예에 의한 누전 보상 동적 레지스터의 회로 구성을 나타내는 도면이며;
도 6은 본 발명의 확장 실시예에 의한 누전 보상 동적 레지스터의 회로 구성을 나타내는 도면이며;
도 7은 본 발명의 다른 확장 실시예에 의한 누전 보상 동적 레지스터의 회로 구성을 나타내는 도면이며;
도 8은 본 발명의 데이터 연산 유닛의 구조를 나타내는 도면이며;
도 9는 본 발명의 칩의 구조를 나타내는 도면이며;
도 10은 본 발명의 해시 보드를 나타내는 도면이며;
도 11은 본 발명의 컴퓨팅 기기의 구조를 나타내는 도면이다.
이하에서 도면을 결합하여 본 발명의 구성 원리와 동작 원리에 대해 구체적으로 설명하기로 한다:
명세서 및 후속의 청구항에서 일부 용어를 사용하여 특정 어셈블리를 지정하였다. 해당 분야에서 통상적인 지식을 가진 자라면 제조자가 상이한 명칭을 사용하여 동일한 어셈블리를 지칭할 수 있음을 이해할 수 있다. 본 명세서 및 후속의 청구항에서는 명칭의 차이를 어셈블리를 구별하는 방식으로 하지 않으며, 어셈블리의 기능에서의 차이를 구별의 기준으로 한다.
명세서 전체 및 후속의 청구항에서 언급되는 “포괄”과 “포함”은 개방식의 용어이므로, “포함하나 여기에 한정되지 않는 것”으로 해석되어야 한다. 또한, “연결”이라는 용어는 여기서 직접 및 간접적인 전기적 연결 수단을 모두 포함한다. 간접적인 전기적 연결 수단은 기타 장치를 통해 연결되는 것을 포함한다.
실시예 1:
도 2는 본 발명의 일 실시예에 의한 누전 보상 동적 레지스터의 회로 구성을 나타내는 도면이다. 도 2에 도시된 바와 같이, 누전 보상 동적 레지스터(200)는 입력단(D), 출력단(Q), 클럭 신호단(CKN), 클럭 신호단(CKP), 아날로그 스위칭 유닛(201), 데이터 래치 유닛(202), 출력 구동 유닛(203) 및 누전 보상 유닛(204)을 포함한다. 아날로그 스위칭 유닛(201), 데이터 래치 유닛(202) 및 출력 구동 유닛(203)은 입력단(D)과 출력단(Q) 사이에 순차로 직렬 연결되고, 아날로그 스위칭 유닛(201)과 데이터 래치 유닛(202) 사이에는 노드(S0)가 구비된다. 누전 보상 유닛(204)은 노드(S0) 및 출력단(Q) 사이에 전기적으로 연결된다. 여기서, 입력단(D)은 데이터를 입력하기 위한 것이고, 출력단(Q)은 데이터를 출력하기 위한 것이고, 클럭 신호단(CKN) 및 클럭 신호단(CKP)은 클럭 신호(CKN) 및 클럭 신호(CKP)를 제공하기 위한 것이며, 클럭 신호(CKN) 및 클럭 신호(CKP)는 역상 클럭 신호이다.
구체적으로, 도 2에 도시된 바와 같이, 누전 보상 동적 레지스터(200)의 아날로그 스위칭 유닛(201)은 전송 게이터 구조이며, 아날로그 스위칭 유닛(201)은 병렬로 연결되는 PMOS 트랜지스터(201P) 및 NMOS 트랜지스터(201N)를 포함한다. 여기서, PMOS 트랜지스터(201P)의 소스단과 NMOS 트랜지스터(201N)의 소스단은 병렬로 연결되고, 입력단(D)에 전기적으로 연결되며, PMOS 트랜지스터(201P)의 드레인단과 NMOS 트랜지스터(201N)의 드레인단은 병렬로 연결되고, 노드(S0)에 전기적으로 연결된다. NMOS 트랜지스터(201N)의 게이트단은 클럭 신호(CKN)에 전기적으로 연결되고, PMOS 트랜지스터(201P)의 게이트단은 클럭 신호(CKP)에 전기적으로 연결된다. CKP가 로우 레벨일 경우, CKN은 하이 레벨이고, PMOS 트랜지스터(201P)와 NMOS 트랜지스터(201N)는 모두 온 상태이며, 입력단(D)의 데이터는 아날로그 스위칭 유닛(201)을 통해 노드(S0)로 전송된다. CKP가 하이 레벨일 경우, CKN은 로우 레벨이고, PMOS 트랜지스터(201P)와 NMOS 트랜지스터(201N)는 모두 오프 상태이며, 입력단(D)의 데이터는 아날로그 스위칭 유닛(201)을 통해 노드(S0)로 전송될 수 없게 된다. 본 실시예에서, 아날로그 스위칭 유닛(201)은 전송 게이트 구조를 예로 하였으며, 물론 기타 형식의 아날로그 스위칭 유닛일 수도 있으며, 클럭 신호의 제어에 의해 스위칭 기능을 구현할 수만 있으면 되며, 본 발명은 이에 제한되지 않는다.
계속하여 도 2를 참조하면, 누전 보상 동적 레지스터(200)의 데이터 래치 유닛(202)은 3상태 인버터 구조이며, 데이터 래치 유닛(202)은 전원(VDD) 및 어스(VSS) 사이에 직렬로 연결되는 PMOS 트랜지스터(202P1, 202P2) 및 NMOS 트랜지스터(202N1, 202N2)를 포함한다. PMOS 트랜지스터(202P1)와 NMOS 트랜지스터(202N2)의 게이트단은 일체로 연결되어, 데이터 래치 유닛(202)의 입력단을 형성한다. PMOS 트랜지스터(202P2)와 NMOS 트랜지스터(202N1)의 드레인단은 일체로 연결되어, 데이터 래치 유닛(202)의 출력단을 형성한다. PMOS 트랜지스터(202P1)의 소스단은 전원(VDD)에 연결되고, NMOS 트랜지스터(202N2)의 소스단은 어스(VSS)에 연결된다. PMOS 트랜지스터(202P2)의 소스단은 PMOS 트랜지스터(202P1)의 드레인단에 연결되고, NMOS 트랜지스터(202N1)의 소스단은 NMOS 트랜지스터(202N2)의 드레인단에 연결된다.
본 실시예에서, PMOS 트랜지스터(202P2)의 게이트단은 클럭 신호(CKN)의 제어를 받고, NMOS 트랜지스터(202N1)의 게이트단은 클럭 신호(CKP)의 제어를 받아, 데이터 래치 유닛(202)의 클럭 제어단으로 된다. 물론, PMOS 트랜지스터(20212)의 게이트단이 클럭 신호(CKN)의 제어를 받고, NMOS 트랜지스터(202N2)의 게이트단이 클럭 신호(CKP)의 제어를 받을 수도 있으며, 본 발명은 여기에 제한되지 않는다.
CKP가 로우 레벨일 경우, CKN은 하이 레벨이고, PMOS 트랜지스터(202P2)와 NMOS 트랜지스터(202N1)는 모두 오프 상태이며, 데이터 래치 유닛(202)은 높은 저항 상태를 나타내어, 노드(S0)에서의 데이터가 데이터 래치 유닛(202)를 통과할 수 없어, 노드(S0)에서의 데이터가 래치되어, 원래의 상태를 유지하게 되어, 데이터를 기억하는 작용을 하게 된다.
CKP가 하이 레벨일 경우, CKN은 로우 레벨이고, PMOS 트랜지스터(202P2)와 NMOS 트랜지스터(202N1)는 모두 온 상태이며, 데이터 래치 유닛(202)은 노드(S0) 즉 데이터 래치 유닛 입력단의 데이터를 역상하는 작용을 하게 되며, 이 때, 노드(S0)에서의 데이터를 역상시켜 출력 구동 유닛(203)으로 출력하여, 출력단(Q)의 데이터를 변경시킨다.
도 2에 도시된 바와 같이, 동적 레지스터(200)의 출력 구동 유닛(203)은 인버터 구조이며, 데이터 래치 유닛(202)으로부터 수신한 데이터를 다시 역상시켜, 입력단(D)의 데이터와 동일한 위상의 데이터를 형성하도록 하고, 데이터를 출력단(Q)을 통해 출력시킨다. 동시에, 출력 구동 유닛은 데이터의 구동 능력을 향상시킬 수 있다.
도 2에 도시된 바와 같이, 누전 보상 동적 레지스터(200)는 누전 보상 유닛(204)을 더 포함한다. 본 실시예에서, 누전 보상 유닛(204)은 PMOS 트랜지스터(204P) 및 NMOS 트랜지스터(204N)를 포함하며, PMOS 트랜지스터(204P) 및 NMOS 트랜지스터(204N)는 출력단(Q) 및 노드(S0) 사이에 직렬로 연결된다. PMOS 트랜지스터(204P)의 소스단은 출력단(Q)에 전기적으로 연결되고, PMOS 트랜지스터(204P)의 드레인단은 NMOS 트랜지스터(204N)의 드레인단에 전기적으로 연결되고, NMOS 트랜지스터(204N)의 소스단은 노드(S0)에 전기적으로 연결되며, PMOS 트랜지스터(204P) 및 NMOS 트랜지스터(204N)의 게이트단은 일체로 병렬 연결되고, 전원(VDD)에 전기적으로 연결된다.
PMOS 트랜지스터(204P) 및 NMOS 트랜지스터(204N)의 게이트단이 모두 동일하게 전원(VDD)에 전기적으로 연결되므로, 전원(VDD)의 하이 레벨 신호의 구동에 의해, PMOS 트랜지스터(204P)는 오프 상태가 되고, NMOS 트랜지스터(204N)는 온 상태가 된다. 이 때, 누전 보상 유닛(204)은 출력단(Q)의 누설 전류를 노드(S0)로 피드백하여, 노드(S0)에서의 동적 누설 전류를 보상하여, 데이터 저장의 안정성을 향상시킴으로써 데이터의 안전성과 정확률을 증강시킬 수 있다.
실시예 2:
도 3은 본 발명의 일 실시예의 누전 보상 동적 레지스터의 회로 구성을 나타내는 도면이다. 도 3에 도시된 바와 같이, 누전 보상 동적 레지스터(200)는 입력단(D), 출력단(Q), 클럭 신호단(CKN), 클럭 신호단(CKP), 아날로그 스위칭 유닛(201), 데이터 래치 유닛(202), 출력 구동 유닛(203) 및 누전 보상 유닛(204)을 포함한다. 아날로그 스위칭 유닛(201), 데이터 래치 유닛(202) 및 출력 구동 유닛(203)은 입력단(D)과 출력단(Q) 사이에 순차로 직렬 연결되고, 아날로그 스위칭 유닛(201)과 데이터 래치 유닛(202) 사이에는 노드(S0)가 형성된다. 누전 보상 유닛(204)은 노드(S0) 및 출력단(Q) 사이에 전기적으로 연결된다. 여기서, 입력단(D)은 데이터를 입력하기 위한 것이고, 출력단(Q)은 데이터를 출력하기 위한 것이고, 클럭 신호단(CKN) 및 클럭 신호단(CKP)은 클럭 신호(CKN) 및 클럭 신호(CKP)를 제공하기 위한 것이며, 클럭 신호(CKN)와 클럭 신호(CKP)는 역상 클럭 신호이다.
구체적으로, 도 3에 도시된 바와 같이, 누전 보상 동적 레지스터(200)의 아날로그 스위칭 유닛(201)은 전송 게이터 구조이며, 아날로그 스위칭 유닛(201)은 병렬로 연결되는 PMOS 트랜지스터(201P) 및 NMOS 트랜지스터(201N)를 포함한다. 여기서, PMOS 트랜지스터(201P)의 소스단과 NMOS 트랜지스터(201N)의 소스단은 병렬로 연결되고, 입력단(D)에 전기적으로 연결되며, PMOS 트랜지스터(201P)의 드레인단과 NMOS 트랜지스터(201N)의 드레인단은 병렬로 연결되고, 노드(S0)에 전기적으로 연결된다. NMOS 트랜지스터(201N)의 게이트단은 클럭 신호(CKN)에 전기적으로 연결되고, PMOS 트랜지스터(201P)의 게이트단은 클럭 신호(CKP)에 전기적으로 연결된다. CKP가 로우 레벨일 경우, CKN은 하이 레벨이고, PMOS 트랜지스터(201P)와 NMOS 트랜지스터(201N)는 모두 온 상태이며, 입력단(D)의 데이터는 아날로그 스위칭 유닛(201)을 통해 노드(S0)로 전송된다. CKP가 하이 레벨일 경우, CKN은 로우 레벨이고, PMOS 트랜지스터(201P)와 NMOS 트랜지스터(201N)는 모두 오프 상태이며, 입력단(D)의 데이터는 아날로그 스위칭 유닛(201)을 통해 노드(S0)로 전송될 수 없게 된다. 본 실시예에서, 아날로그 스위칭 유닛(201)은 전송 게이트 구조를 예로 하였으며, 물론 기타 형식의 아날로그 스위칭 유닛일 수도 있으며, 클럭 신호의 제어에 의해 스위칭 기능을 구현할 수만 있으면 되며, 본 발명은 이에 제한되지 않는다.
계속하여 도 3을 참조하면, 누전 보상 동적 레지스터(200)의 데이터 래치 유닛(202)은 3상태 인버터 구조이며, 데이터 래치 유닛(202)은 전원(VDD) 및 어스(VSS) 사이에 직렬로 연결되는 PMOS 트랜지스터(202P1, 202P2) 및 NMOS 트랜지스터(202N1, 202N2)를 포함한다. PMOS 트랜지스터(202P1)와 NMOS 트랜지스터(202N2)의 게이트단은 일체로 연결되어, 데이터 래치 유닛(202)의 입력단을 형성한다. PMOS 트랜지스터(202P2)와 NMOS 트랜지스터(202N1)의 드레인단은 일체로 연결되어, 데이터 래치 유닛(202)의 출력단을 형성한다. PMOS 트랜지스터(202P1)의 소스단은 전원(VDD)에 연결되고, NMOS 트랜지스터(202N2)의 소스단은 어스(VSS)에 연결된다. PMOS 트랜지스터(202P2)의 소스단은 PMOS 트랜지스터(202P1)의 드레인단에 연결되고, NMOS 트랜지스터(202N1)의 소스단은 NMOS 트랜지스터(202N2)의 드레인단에 연결된다.
본 실시예에서, PMOS 트랜지스터(202P2)의 게이트단은 클럭 신호(CKN)의 제어를 받고, NMOS 트랜지스터(202N1)의 게이트단은 클럭 신호(CKP)의 제어를 받아, 데이터 래치 유닛(202)의 클럭 제어단으로 된다. 물론, PMOS 트랜지스터(20212)의 게이트단이 클럭 신호(CKN)의 제어를 받고, NMOS 트랜지스터(202N2)의 게이트단이 클럭 신호(CKP)의 제어를 받을 수도 있으며, 본 발명은 여기에 제한되지 않는다.
CKP가 로우 레벨일 경우, CKN은 하이 레벨이고, PMOS 트랜지스터(202P2)와 NMOS 트랜지스터(202N1)는 모두 오프 상태이며, 데이터 래치 유닛(202)은 높은 저항 상태를 나타내어, 노드(S0)에서의 데이터가 데이터 래치 유닛(202)를 통과할 수 없어, 노드(S0)에서의 데이터가 래치되어, 원래의 상태를 유지하게 되어, 데이터를 기억하는 작용을 하게 된다.
CKP가 하이 레벨일 경우, CKN은 로우 레벨이고, PMOS 트랜지스터(202P2)와 NMOS 트랜지스터(202N1)는 모두 온 상태이며, 데이터 래치 유닛(202)은 노드(S0) 즉 데이터 래치 유닛 입력단의 데이터를 역상시키는 작용을 하게 되며, 이 때, 노드(S0)에서의 데이터를 역상시켜 출력 구동 유닛(203)으로 출력하여, 출력단(Q)의 데이터를 변경시킨다.
도 3에 도시된 바와 같이, 동적 레지스터(200)의 출력 구동 유닛(203)은 인버터 구조이며, 데이터 래치 유닛(202)으로부터 수신한 데이터를 다시 역상시켜, 입력단(D)의 데이터와 동일한 위상의 데이터를 형성하도록 하고, 데이터를 출력단(Q)을 통해 출력시킨다. 동시에, 출력 구동 유닛은 데이터의 구동 능력을 향상시킬 수 있다.
도 3에 도시된 바와 같이, 누전 보상 동적 레지스터(200)는 누전 보상 유닛(204)을 더 포함한다. 도 2에 도시된 실시예와 상이한 점은, 본 실시예에서, 누전 보상 유닛(204)은 PMOS 트랜지스터(204P) 및 NMOS 트랜지스터(204N)를 포함하며, PMOS 트랜지스터(204P) 및 NMOS 트랜지스터(204N)는 출력단(Q) 및 노드(S0) 사이에 직렬로 연결된다. PMOS 트랜지스터(204P)의 소스단은 노드(S0)에 전기적으로 연결되고, PMOS 트랜지스터(204P)의 드레인단은 NMOS 트랜지스터(204N)의 드레인단에 전기적으로 연결되고, NMOS 트랜지스터(204N)의 소스단은 출력단(Q)에 전기적으로 연결되며, PMOS 트랜지스터(204P) 및 NMOS 트랜지스터(204N)의 게이트단은 일체로 병렬 연결되고, 어스(VSS)에 전기적으로 연결된다.
PMOS 트랜지스터(204P) 및 NMOS 트랜지스터(204N)의 게이트단이 모두 동일하게 어스(VSS)에 전기적으로 연결되므로, 어스(VSS)의 로우 레벨 신호의 구동에 의해, PMOS 트랜지스터(204P)는 온 상태가 되고, NMOS 트랜지스터(204N)는 오프 상태가 된다. 따라서, 누전 보상 유닛(204)은 출력단(Q)의 누설 전류를 노드(S0)로 피드백시켜, 노드(S0)에서의 누설 전류를 보상하여, 데이터 저장의 안정성을 향상시켜, 데이터의 안전성과 정확률을 증강시킬 수 있다.
변형예:
도 4는 본 발명의 또 다른 일 실시예의 누전 보상 동적 레지스터의 회로 구성을 나타내는 도면이다. 도 2 및 도 4에 도시된 바와 같이, 도 2에 도시된 실시예와 상이한 점은, 본 실시예에서, 누전 보상 유닛(204)에서 PMOS 트랜지스터(204P) 및 NMOS 트랜지스터(204N)의 게이트단은 일체로 병렬 연결되고, 노드(S0)에 전기적으로 연결된다.
PMOS 트랜지스터(205P) 및 NMOS 트랜지스터(205N)의 게이트단이 모두 동일하게 노드(S0)에 전기적으로 연결되므로, 동일한 레벨의 신호의 구동에 의해, PMOS 트랜지스터(205P) 및 NMOS 트랜지스터(205N)는 동시에 온되지 않고, 하나만 온 상태이고, 다른 하나는 오프 상태가 된다. 예를 들어, 노드(S0)에서의 전위가 하이 레벨일 경우, PMOS 트랜지스터(205P)는 오프 상태가 되고, NMOS 트랜지스터(205N)는 온 상태가 되며; 노드(S0)에서의 전위가 로우 레벨일 경우, PMOS 트랜지스터(205P)는 온 상태가 되고, NMOS 트랜지스터(205N)는 오프 상태가 된다. 따라서, 누전 피드백 유닛(205)은 출력단(Q)의 누설 전류를 노드(S0)로 피드백시켜, 노드(S0)에서의 누설 전류를 보상하여, 데이터 저장의 안정성을 향상시켜, 데이터의 안전성과 정확률을 증강시킬 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 의한 누전 보상 동적 레지스터의 회로 구성을 나타내는 도면이다. 도 3 및 도 5에 도시된 바와 같이, 도 3에 도시된 실시예와 상이한 점은, 본 실시예에서, 누전 보상 유닛(204)에서 PMOS 트랜지스터(204P) 및 NMOS 트랜지스터(204N)의 게이트단은 일체로 병렬 연결되고, 노드(S0)에 전기적으로 연결된다.
PMOS 트랜지스터(205P) 및 NMOS 트랜지스터(205N)의 게이트단이 모두 동일하게 노드(S0)에 전기적으로 연결되므로, 동일한 레벨의 신호의 구동에 의해, PMOS 트랜지스터(205P) 및 NMOS 트랜지스터(205N)는 동시에 온되지 않고, 하나만 온 상태이고, 다른 하나는 오프 상태가 된다. 예를 들어, 노드(S0)에서의 전위가 하이 레벨일 경우, PMOS 트랜지스터(205P)는 오프 상태가 되고, NMOS 트랜지스터(205N)는 온 상태가 되며; 노드(S0)에서의 전위가 로우 레벨일 경우, PMOS 트랜지스터(205P)는 온 상태가 되고, NMOS 트랜지스터(205N)는 오프 상태가 된다. 따라서, 누전 피드백 유닛(205)은 출력단(Q)의 누설 전류를 노드(S0)로 피드백하여, 노드(S0)에서의 누설 전류를 보상하여, 데이터 저장의 안정성을 향상시켜, 데이터의 안전성과 정확률을 증강시킬 수 있다.
도 6은 본 발명의 확장 실시예에 의한 누전 보상 동적 레지스터의 회로 구성을 나타내는 도면이다. 도 6에 도시된 바와 같이, 누전 보상 동적 레지스터(200)의 누전 보상 유닛(204)은 PMOS 트랜지스터(204P)를 포함하며, PMOS 트랜지스터(204P)의 소스단은 출력단에 전기적으로 연결되고, PMOS 트랜지스터(204P)의 드레인단은 노드(S0)에 전기적으로 연결되고, PMOS 트랜지스터(204P)의 게이트단은 전원(VDD)에 전기적으로 연결된다.
PMOS 트랜지스터(204P)의 게이트단이 전원(VDD)에 전기적으로 연결되므로, 전원(VDD)의 하이 레벨 신호의 구동에 의해, PMOS 트랜지스터(204P)는 오프 상태가 된다. 따라서, 누전 보상 유닛(204)은 출력단(Q)의 누설 전류를 노드(S0)로 피드백하여, 노드(S0)에서의 누설 전류를 보상하여, 데이터 저장의 안정성을 향상시켜, 데이터의 안전성과 정확률을 증강시킬 수 있다.
도 7은 본 발명의 다른 확장 실시예의 누전 보상 동적 레지스터의 회로 구성을 나타내는 도면이다. 도 7에 도시된 바와 같이, 누전 보상 동적 레지스터(200)의 누전 보상 유닛(204)은 NMOS 트랜지스터(204N)를 포함하며, NMOS 트랜지스터(204N)의 소스단은 노드(S0)에 전기적으로 연결되고, NMOS 트랜지스터(204N)의 드레인단은 출력단(Q)에 전기적으로 연결되고, NMOS 트랜지스터(204N)의 게이트단은 어스(VSS)에 전기적으로 연결된다.
NMOS 트랜지스터(204N)의 게이트단이 어스(VSS)에 전기적으로 연결되므로, 어스(VSS)의 로우 레벨 신호의 구동에 의해, NMOS 트랜지스터(204N)는 오프 상태가 된다. 따라서, 누전 보상 유닛(204)은 출력단(Q)의 누설 전류를 노드(S0)로 피드백하여, 노드(S0)에서의 누설 전류를 보상하여, 데이터 저장의 안정성을 향상시켜, 데이터의 안전성과 정확률을 증강시킬 수 있다.
본 발명은 데이터 연산 유닛을 더 제공하며, 도 8은 본 발명의 데이터 연산 유닛의 구조를 나타내는 도면이다. 도 8에 도시된 바와 같이, 데이터 연산 유닛(800)은 제어 회로(801), 연산 회로(802) 및 다수 개의 동적 레지스터(200)를 포함한다. 제어 회로(801)는 동적 레지스터(200) 중의 데이터를 재생시키고 동적 레지스터(200)로부터 데이터 판독하며, 연산 회로(802)는 판독된 데이터에 대해 연산을 수행하고, 다시 제어 회로(801)에 의해 연산 결과를 출력한다.
본 발명은 칩을 더 제공하며, 도 9는 본 발명의 칩의 구조를 나타내는 도면이다. 도 9에 도시된 바와 같이, 칩(900)은 제어 유닛(901) 및 하나 또는 다수 개의 데이터 연산 유닛(800)을 포함한다. 제어 유닛(901)은 데이터 연산 유닛(800)으로 데이터를 입력하고, 데이터 연산 유닛(800)이 출력한 데이터를 처리한다.
본 발명은 해시 보드를 더 제공하며, 도 10은 본 발명의 해시 보드를 나타내는 도면이다. 도 10에 도시된 바와 같이, 각각의 해시 보드(1000)는 하나 또는 다수 개의 칩(900)을 포함하여, 컴퓨팅 기기가 발송한 동작 데이터에 대해 대규모의 연산을 수행한다.
본 발명은 컴퓨팅 기기를 더 제공하며, 상기 컴퓨팅 기기는 가상 디지털 화폐의마이닝의 연산에 사용되는 것이 바람직하며, 물론 상기 컴퓨팅 기기는 기타 임의의 초대용량 연산에 사용될 수도 있다. 도 11은 본 발명의 컴퓨팅 기기의 구조를 나타내는 도면이다. 도 11에 도시된 바와 같이, 각각의 컴퓨팅 기기(1100)는 연결 보드(1101), 제어 보드(1102), 방열기(1103), 전원 보드(1104) 및 하나 또는 다수 개의 해시 보드(1000)를 포함한다. 제어 보드(1102)는 연결 보드(1101)를 통해 해시 보드(1000)와 연결되고, 방열기(1103)는 해시 보드(1000)의 주변에 설치된다. 전원 보드(1104)는 연결 보드(1101), 제어 보드(1102), 방열기(1103) 및 해시 보드(1000)로 전원을 제공한다.
설명해야 할 것은, 본 발명의 설명에 있어서, “횡방향”, “종방향”, “상”, “하”, “전”, “후”, “좌”, “우”, “수직”, “수평”, “위”, “아래”, “내”, “외” 등 용어가 지시하는 방위 또는 위치 관계는 도면에 의해 도시된 방위 또는 위치 관계로, 본 발명을 쉽고 간편하게 설명하기 위한 것에 불과할 뿐, 지시하는 장치 또는 소자가 반드시 특정된 방위를 구비하고, 특정된 방위로 구성과 작작되어야 하는 것을 지시 또는 암시하지 않으므로, 본 발명에 대한 제한으로 이해되지 않는다.
다시 말하면, 본 발명은 기타 각 종의 실시예를 구비할 수도 있으며, 본 발명의 사상 및 그의 실질을 벗어나지 않는 상황에서, 본 분야를 숙지하고 있는 기술자는 본 발명에 따라 각 종의 상응하는 변경과 변형을 수행할 수 있으나, 이러한 상응하는 변경과 변형은 모두 본 발명에 첨부되는 청구범위의 보호 범위에 해당될 것이다.
100: 동적 레지스터
101: 전송 게이트
102: 3상태 인버터
103: 인버터
200: 누전 보상 동적 레지스터
201: 아날로그 스위칭 유닛
202: 데이터 래치 유닛
203: 출력 구동 유닛
204: 누전 보상 유닛
201P, 202P1, 202P2, 204P: PMOS 트랜지스터
201N, 202N1, 202N2, 204N: NMOS 트랜지스터
800: 데이터 연산 유닛
801: 제어 회로
802: 연산 회로
900: 칩
901: 제어 유닛
1000: 해시 보드
1100: 컴퓨팅 기기
1101: 연결 보드
1102: 제어 보드
1103: 방열기
1104: 전원 보드
D: 입력단
Q: 출력단
CKP, CKN: 클럭 신호
S0, S1: 노드

Claims (19)

  1. 데이터를 입력하기 위한 입력단;
    상기 데이터를 출력하기 위한 출력단;
    클럭 신호를 제공하기 위한 클럭 신호단;
    상기 클럭 신호의 제어에 의해 상기 데이터를 전송하는 아날로그 스위칭 유닛;
    상기 클럭 신호의 제어에 의해 상기 데이터를 래치하는 데이터 래치 유닛;
    상기 데이터 래치 유닛으로부터 수신된 상기 데이터를 역상시켜 출력하기 위한 출력 구동 유닛을 포함하며，
    상기 아날로그 스위칭 유닛, 상기 데이터 래치 유닛, 상기 출력 구동 유닛은 상기 입력단과 상기 출력단 사이에 순차로 직렬 연결되고, 상기 아날로그 스위칭 유닛과 상기 데이터 래치 유닛 사이에는 노드가 구비되며，
    여기서, 상기 노드와 상기 출력단 사이에 전기적으로 연결되는 누전 보상 유닛을 더 포함하는 것을 특징으로 하는 누전 보상 동적 레지스터.
  2. 제 1 항에 있어서,
    상기 누전 보상 유닛은 제1 단, 제2 단 및 제어단을 구비하며, 상기 제1 단은 상기 출력단에 전기적으로 연결되고, 상기 제2 단은 상기 노드에 전기적으로 연결되는 것을 특징으로 하는 누전 보상 동적 레지스터.
  3. 제 2 항에 있어서,
    상기 누전 보상 유닛은 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며, 상기PMOS 트랜지스터 및 상기 NMOS 트랜지스터는 상기 출력단과 상기 노드 사이에 직렬로 연결되는 것을 특징으로 하는 누전 보상 동적 레지스터.
  4. 제 3 항에 있어서, 상기 PMOS 트랜지스터는 소스단, 드레인단 및 게이트단을 구비하고, 상기 NMOS 트랜지스터는 소스단, 드레인단 및 게이트단을 구비하며, 상기 PMOS 트랜지스터의 상기 소스단은 상기 출력단에 전기적으로 연결되고, 상기 드레인단은 상기 NMOS 트랜지스터의 상기 드레인단에 전기적으로 연결되고, 상기 NMOS 트랜지스터의 상기 소스단은 상기 노드에 전기적으로 연결되는 것을 특징으로 하는 누전 보상 동적 레지스터.
  5. 제 4 항에 있어서,
    상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트단은 전원에 병렬로 연결되어 전기적으로 연결되는 것을 특징으로 하는 누전 보상 동적 레지스터.
  6. 제 4 항에 있어서,
    상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트단은 상기 노드에 병렬로 연결되어 전기적으로 연결되는 것을 특징으로 하는 누전 보상 동적 레지스터.
  7. 제 3 항에 있어서,
    상기 PMOS 트랜지스터는 소스단, 드레인단 및 게이트단을 구비하고, 상기 NMOS 트랜지스터는 소스단, 드레인단 및 게이트단을 구비하며, 상기 NMOS 트랜지스터의 상기 소스단은 상기 출력단에 전기적으로 연결되고, 상기 드레인단은 상기 PMOS 트랜지스터의 상기 드레인단에 전기적으로 연결되고, 상기 PMOS 트랜지스터의 상기 소스단은 상기 노드에 전기적으로 연결되는 것을 특징으로 하는 누전 보상 동적 레지스터.
  8. 제 7 항에 있어서,
    상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트단은 어스에 병렬로 연결되어 전기적으로 연결되는 것을 특징으로 하는 누전 보상 동적 레지스터.
  9. 제 7 항에 있어서,
    상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 게이트단은 상기 노드에 병렬로 연결되어 전기적으로 연결되는 것을 특징으로 하는 누전 보상 동적 레지스터.
  10. 제 2 항에 있어서,
    상기 누전 보상 유닛은 소스단, 드레인단 및 게이트단을 구비하는 PMOS 트랜지스터를 포함하며, 상기 PMOS 트랜지스터의 상기 소스단은 상기 출력단에 전기적으로 연결되고, 상기 드레인단은 상기 노드에 전기적으로 연결되고, 상기 게이트단은 전원에 전기적으로 연결되는 것을 특징으로 하는 누전 보상 동적 레지스터.
  11. 제 2 항에 있어서,
    상기 누전 보상 유닛은 소스단, 드레인단 및 게이트단을 구비하는 NMOS 트랜지스터를 포함하며, 상기 NMOS 트랜지스터의 상기 드레인단은 상기 출력단에 전기적으로 연결되고, 상기 소스단은 상기 노드에 전기적으로 연결되고, 상기 게이트단은 어스에 전기적으로 연결되는 것을 특징으로 하는 누전 보상 동적 레지스터.
  12. 제 1 항에 있어서,
    상기 클럭 신호는 제1 클럭 신호 및 제2 클럭 신호를 포함하며, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 역상인 것을 특징으로 하는 누전 보상 동적 레지스터.
  13. 제 1 항에 있어서,
    상기 아날로그 스위칭 유닛은 전송 게이트인 것을 특징으로 하는 누전 보상 동적 레지스터.
  14. 제 1 항에 있어서,
    상기 데이터 래치 유닛은 3상태 인버터인 것을 특징으로 하는 누전 보상 동적 레지스터.
  15. 제 1 항에 있어서,
    상기 출력 구동 유닛은 인버터인 것을 특징으로 하는 누전 보상 동적 레지스터.
  16. 인터넷으로 연결되는 제어 회로, 연산 회로, 직렬 연결 및/또는 병렬 연결되는 다수 개의 누전 보상 동적 레지스터를 포함하는 데이터 연산 유닛에 있어서,
    상기 다수 개의 누전 보상 동적 레지스터는 제 1 항 내지 제 15 항 중 어느 한항에 따른 누전 보상 동적 레지스터인 것을 특징으로 하는 데이터 연산 유닛.
  17. 제 16 항에 따른 데이터 연산 유닛을 적어도 하나를 포함하는 칩.
  18. 제 17 항에 따른 칩을 적어도 하나를 포함하는 컴퓨팅 기기용 해시 보드.
  19. 전원 보드, 제어 보드, 연결 보드, 방열기 및 다수 개의 해시 보드를 포함하되, 상기 제어 보드는 상기 연결 보드를 통해 상기 해시 보드와 연결되고, 상기 방열기는 상기 해시 보드의 주변에 설치되고, 상기 전원 보드는 상기 연결 보드, 상기 제어 보드, 상기 방열기 및 상기 해시 보드로 전원을 제공하는 컴퓨팅 기기에 있어서, 상기 해시 보드는 제 18 항에 따른 해시 보드인 것을 특징으로 하는 컴퓨팅 기기.
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