KR20220067582A - 표시 장치 - Google Patents

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KR20220067582A
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scan line
conductive layer
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transistor
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이기준
양태훈
이대영
이선화
표기현
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Abstract

본 발명의 표시 장치는, 기판, 및 기판 상에 배치되며, 개구부를 갖는 회로 소자층을 구비한 화소층을 포함한다. 회로 소자층은, 제1 반도체층, 제1 반도체층 상에 배치되며, 제1 주사선 패턴 및 발광 제어선을 포함하는 제1 도전층, 제1 도전층 상에 배치되며, 제1 초기화 전압을 전달하는 제1 초기화 배선, 제2 주사선 패턴, 및 제3 주사선 패턴을 포함하는 제2 도전층, 제2 도전층 상에 배치되는 제2 반도체층, 및 제2 반도체층 상에 배치되며, 제4 주사선 패턴 및 제5 주사선 패턴을 포함하는 제3 도전층을 포함한다. 제1 초기화 배선은, 제1 방향으로 연장되어 형성되는 제1 부분 및 제2 부분, 및 제1 부분과 제2 부분 사이에 배치되며, 제1 방향에 대하여 사선으로 꺾여 연장되는 제3 부분을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근, 스마트 폰이나 태블릿 PC 등과 같은 표시 장치가 다방면으로 활용되면서, 사용자의 지문 등을 이용한 생체 정보 인증 방식이 폭 넓게 이용되고 있다. 지문 센싱 기능을 제공하기 위하여, 지문 센서가 표시 장치에 내장되거나 부착되는 형태로 제공될 수 있다.
광 감지 방식의 지문 센서는 광원과 광 센서를 구비할 수 있다. 광 센서는 사용자의 지문에 의해 발생하는 반사광 등을 수신하여 지문 정보를 획득할 수 있다.
한편, 표시 장치는 사용자의 지문에 의해 발생하는 반사광을 광 센서에 도달하도록 제어하기 위한 개구부(또는, 핀홀)를 포함할 수 있다. 표시 장치의 두께 최소화를 위해, 회로 소자들 및 배선들이 배치되는 회로 소자층 내에 상기 개구부가 배치될 수 있다.
다만, 지문 센싱 기능의 신뢰성을 확보하기 위해, 개구부의 폭(또는, 넓이)가 일정 수준 이상으로 확보될 필요가 있다.
본 발명의 일 목적은 회로 소자층 내에 배치되는 개구부의 폭(또는, 넓이)을 충분히 확보할 수 있는 표시 장치를 제공하는 데 있다.
본 발명의 실시예들에 의한 표시 장치는, 기판, 및 상기 기판 상에 배치되며, 개구부를 갖는 회로 소자층을 구비한 화소층을 포함할 수 있다. 상기 회로 소자층은, 제1 반도체층, 상기 제1 반도체층 상에 배치되며, 제1 주사선 패턴 및 발광 제어선을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되며, 제1 초기화 전압을 전달하는 제1 초기화 배선, 제2 주사선 패턴, 및 제3 주사선 패턴을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치되는 제2 반도체층, 및 상기 제2 반도체층 상에 배치되며, 제4 주사선 패턴 및 제5 주사선 패턴을 포함하는 제3 도전층을 포함할 수 있다. 상기 제1 초기화 배선은, 제1 방향으로 연장되어 형성되는 제1 부분 및 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이에 배치되며, 상기 제1 방향에 대하여 사선으로 꺾여 연장되는 제3 부분을 포함할 수 있다.
일 실시예에서, 상기 제1 부분, 상기 제2 부분, 및 상기 제3 부분은 일체로 형성될 수 있다.
일 실시예에서, 상기 제2 주사선 패턴과 상기 제3 주사선 패턴은 상기 제1 방향으로 연장될 수 있다.
일 실시예에서, 상기 제1 초기화 배선, 상기 제3 주사선 패턴, 및 상기 제2 주사선 패턴은 상기 제1 방향과 다른 제2 방향을 따라 순차적으로 배열될 수 있다.
일 실시예에서, 상기 제1 부분과 상기 제3 주사선 패턴 사이의 간격은 상기 제2 부분과 상기 제3 주사선 패턴 사이의 간격보다 좁을 수 있다.
일 실시예에서, 상기 제2 도전층은, 상기 제2 주사선 패턴에 대하여 상기 제2 방향으로 이격된 제1 전원 배선을 더 포함할 수 있다.
일 실시예에서, 상기 제4 주사선 패턴과 상기 제5 주사선 패턴은 상기 제1 방향으로 연장되어 형성되며, 상기 제5 주사선 패턴은 상기 제4 주사선 패턴에 대하여 상기 제2 방향으로 이격될 수 있다.
일 실시예에서, 상기 제2 주사선 패턴과 상기 제4 주사선 패턴은 중첩하며, 동일한 주사 신호를 전달할 수 있다.
일 실시예에서, 상기 제3 주사선 패턴과 상기 제5 주사선 패턴은 중첩하며, 동일한 주사 신호를 전달할 수 있다.
일 실시예에서, 상기 제1 주사선 패턴과 상기 발광 제어선은 상기 제1 방향으로 연장되어 형성되며, 상기 발광 제어선은 상기 제1 주사선 패턴에 대하여 상기 제1 방향과 다른 제2 방향으로 이격될 수 있다.
일 실시예에서, 상기 제1 도전층은 상기 제1 주사선 패턴 및 상기 발광 제어선과 이격되어 배치되는 섬 전극을 더 포함하고, 상기 제2 도전층은 상기 제1 방향으로 연장되어 형성되며 구동 전압을 전달하는 제1 전원 배선을 더 포함하며, 상기 섬 전극과 상기 제1 전원 배선은 중첩할 수 있다.
일 실시예에서, 상기 회로 소자층은, 상기 제3 도전층 상에 배치되며, 제2 초기화 전압을 전달하는 제2 초기화 배선을 포함하는 제4 도전층을 더 포함하며, 상기 제2 초기화 배선은 상기 제1 방향으로 연장되어 형성되며, 상기 제1 방향과 다른 제2 방향으로 돌출된 돌출부를 포함할 수 있다.
일 실시예에서, 상기 제2 초기화 배선은 상기 제1 부분과 중첩할 수 있다.
일 실시예에서, 상기 회로 소자층은, 상기 제4 도전층 상에 배치되며, 데이터선 및 구동 전압을 전달하는 제2 전원 배선을 포함하는 제5 도전층을 더 포함할 수 있다.
일 실시예에서, 상기 데이터선 및 상기 제2 전원 배선은 상기 제2 방향으로 연장되어 형성되며, 상기 제1 방향을 따라 상호 이격될 수 있다.
일 실시예에서, 상기 제1 초기화 배선, 상기 제2 초기화 배선, 상기 데이터선, 및 상기 제2 전원 배선은 상기 개구부 상에 배치되지 않을 수 있다.
일 실시예에서, 상기 제1 반도체층은 폴리실리콘 반도체를 포함하며, 상기 제2 반도체층은 산화물 반도체를 포함할 수 있다.
일 실시예에서, 상기 화소층은, 상기 회로 소자층 상에 배치되는 발광 소자층을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 광 센서들을 포함하는 센서층을 더 포함하며, 상기 기판은 상기 센서층 상에 배치될 수 있다.
일 실시예에서, 상기 광 센서들은 상기 화소층으로부터 출사되어 사용자의 손가락에 의해 반사되는 광을 감지하여 상기 사용자의 지문을 감지할 수 있다.
본 발명의 실시예들에 의한 표시 장치의 화소에 포함되는 제1 초기화 배선은 화소 영역 내에서 일방향을 따라 연장되어 배치되되, 상기 일방향에 대하여 사선으로 꺾여 있는 꺾임부를 포함할 수 있다. 이와 같은 제1 초기화 배선의 화소 영역 내에서의 배치에 따라, 화소의 회로 소자층 내에 배치되는 개구부(핀홀)의 폭(또는, 넓이)이 충분히 확보될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 및 도 2는 본 발명의 실시예들에 따른 표시 장치를 개략적으로 나타낸 도면들이다.
도 3a 내지 도 3e는 화소들 및 광 센서들의 배치 구조에 대한 다양한 실시예들을 나타내는 평면도들이다.
도 4는 본 발명의 실시예들에 따른 표시 장치의 개략적인 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 8은 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다.
도 9a 내지 도 9j는 도 8의 화소의 적층 구조의 일 예를 설명하기 위한 레이아웃도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 어떤 부분이 다른 부분과 "연결된다"고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 보다 상세하게 설명한다.
도 1 및 도 2는 본 발명의 실시예들에 따른 표시 장치를 개략적으로 나타낸 도면들이다. 보다 구체적으로, 도 1 및 도 2는 본 발명의 실시예들에 따른 표시 장치(1)에 구비되는 표시 패널(10)과, 표시 패널(10)을 구동하기 위한 구동 회로(20)를 개략적으로 도시한 도면들이다. 편의상, 도 1 및 도 2에서는 표시 패널(10)과 구동 회로(20)를 분리하여 도시하였으나, 본 발명은 이에 한정되지 않는다. 보다 구체적으로, 구동 회로의 전부 또는 일부는 표시 패널(10) 상에 일체로 구현될 수 있다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 표시 패널(10)과 표시 패널(10)을 구동하기 위한 구동 회로(20)를 포함할 수 있다.
표시 패널(10)은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다. 표시 영역(AA)은 다수의 화소(PX)들이 제공되는 영역으로서, 활성 영역(Active Area)으로 명명될 수 있다. 실시예들에 따라, 화소(PX)들 각각은 적어도 하나의 발광 소자를 포함할 수 있다. 표시 장치(1)는 외부에서 입력되는 영상 데이터에 대응하여 화소(PX)들을 구동함으로써 표시 영역(AA)에 영상을 표시할 수 있다. 표시 영역(AA)은 제1 방향축(즉, 제1 방향(DR1)으로 연장하는 축) 및 제2 방향축(즉, 제2 방향(DR2)으로 연장하는 축)이 정의하는 면과 평행할 수 있다. 표시면의 법선 방향, 즉, 표시 장치(1)의 두께 방향은 제3 방향(DR3)으로 정의될 수 있다.
이하에서 설명되는 표시 장치(1)의 각 부재들 또는 유닛들의 전면(또는, 상면)과 배면(또는, 하면)은 제3 방향(DR3)을 따라 구분될 수 있다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향들(DR1, DR2, DR3)은 예시에 불과하고 제1 내지 제3 방향들(DR1, DR2, DR3)은 상대적인 개념으로서 다른 방향들로 변환될 수 있다. 이하, 제1 내지 제3 방향들(DR1, DR2, DR3)은 동일한 도면 부호를 참조한다.
본 발명의 다양한 실시예에서, 표시 영역(AA)은 센싱 영역(SA)을 포함할 수 있다. 센싱 영역(SA)은 표시 영역(AA)에 제공되는 화소(PX) 중 적어도 일부의 화소(PX)들을 포함할 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 표시 영역(AA) 중 적어도 일부가 센싱 영역(SA)으로 설정될 수 있다. 다른 실시예에서, 도 2에 도시된 바와 같이 표시 영역(AA)의 전체가 센싱 영역(SA)으로 설정될 수도 있다.
한편, 도 1에서는 표시 영역(AA) 상에 하나의 센싱 영역(SA)만이 형성되는 예가 도시되어 있으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 예를 들어, 표시 영역(AA) 상에는 규칙적으로 또는 불규칙적으로 배열된 복수 개의 센싱 영역(SA)들이 형성될 수 있다. 이 경우, 복수 개의 센싱 영역(SA)들은 동일하거나 상이한 면적 및 형태를 가질 수 있다.
또한, 도 1에서는 센싱 영역(SA)이 표시 영역(AA)의 적어도 일부에 형성되는 예가 도시되어 있으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 예를 들어, 표시 영역(AA)과 센싱 영역(SA)은 적어도 일부 영역에서만 중첩되도록 마련될 수도 있다.
비표시 영역(NA)은 표시 영역(AA)의 주변에 배치되는 영역으로서, 비활성 영역(Non-active Area)으로 명명될 수 있다. 실시예들에 따라, 비표시 영역(NA)은 표시 패널(10) 상에서 표시 영역(AA)을 제외한 나머지 영역을 포괄적으로 의미할 수 있다.
일 실시예에서, 비표시 영역(NA)은 배선 영역, 패드 영역 및 각종 더미 영역 등을 포함할 수 있다.
일 실시예에서, 표시 장치(1)는 센싱 영역(SA)에 제공되는 다수의 광 센서(PHS)들을 더 포함할 수 있다. 광 센서(PHS)들은 광원에서 출사된 광이 사용자 손가락에 의해 반사되는 것을 감지하고, 반사광을 분석하여 사용자의 지문을 감지할 수 있다. 이하에서는, 광 센서(PHS)들이 지문 감지 용도로 사용되는 것을 예로 들어 본 발명을 설명하지만, 광 센서(PHS)들은 터치 센서나 스캐너 등과 같이 다양한 기능을 수행하기 위한 용도로 사용될 수 있다.
본 발명의 다양한 실시예에서, 광 센서(PHS)들은 센싱 영역(SA) 상에 배치될 수 있다. 이때, 광 센서(PHS)들은 센싱 영역(SA) 상에 제공되는 화소(PX)들 중 적어도 일부 또는 전체와 중첩되거나, 화소(PX)들의 주변에 배치될 수 있다. 예를 들어, 광 센서(PHS)들 중 적어도 일부 또는 전부는 화소(PX)들 사이에 제공될 수 있다. 광 센서(PHS)와 화소(PX) 사이의 배치 관계에 대해서는 도 3a 내지 도 3e를 참조하여 구체적으로 설명하기로 한다.
광 센서(PHS)들이 화소(PX)들에 인접하게 배치되는 경우, 광 센서(PHS)들은 센싱 영역(SA) 또는 그 주변에 배치된 적어도 하나의 화소(PX)에 마련된 발광 소자를 광원으로 사용할 수 있다. 이 경우, 광 센서(PHS)들은 센싱 영역(SA)의 화소(PX)들, 특히 화소(PX)들에 마련된 발광 소자들과 함께 광 감지 방식의 지문 센서를 구성할 수 있다. 이와 같이, 별도의 외부 광원 없이 화소(PX)들을 광원으로 이용하여 지문 센서 내장형 표시 장치를 구성할 경우, 광 감지 방식의 지문 센서 및 이를 구비한 표시 장치의 모듈 두께가 감소되고, 제조 비용이 절감될 수 있다.
일 실시예에서, 광 센서(PHS)들은 표시 패널(10)의 양면 중, 영상이 표시되는 일면(예를 들어, 전면)에 대향되는 타면(예를 들어, 배면)에 배치될 수 있다. 다만, 이는 예시적인 것으로, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 광 센서(PHS)들은 표시 패널(10)의 양면 중 영상이 표시되는 일면에 배치될 수도 있다.
구동 회로(20)는 표시 패널(10)을 구동시킬 수 있다. 예를 들어, 구동 회로(20)는 표시 패널(10)로 영상 데이터에 대응하는 데이터 신호를 출력하거나, 광 센서(PHS)를 위한 구동 신호를 출력하고 광 센서(PHS)로부터 수신되는 센싱 신호를 수신할 수 있다. 센싱 신호를 수신한 구동 회로(20)는 센싱 신호를 이용하여 사용자의 지문 형태를 검출할 수 있다.
일 실시예에서, 구동 회로(20)는 패널 구동부(21) 및 지문 검출부(22)를 포함할 수 있다. 편의상, 도 1 및 도 2에서는 패널 구동부(21)와 지문 검출부(22)를 분리하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 지문 검출부(22)의 적어도 일부는 패널 구동부(21)와 함께 집적되거나, 패널 구동부(21)와 연동하여 동작할 수 있다.
패널 구동부(21)는 표시 영역(AA)의 화소(PX)들을 순차적으로 주사(scan)하면서 화소(PX)들로 영상 데이터에 대응하는 데이터 신호를 공급할 수 있다. 이에 따라, 표시 패널(10)은 영상 데이터에 대응하는 영상을 표시할 수 있다.
일 실시예에서, 패널 구동부(21)의 적어도 일부 구성은 표시 패널(10) 상에 직접 형성될 수 있다.
일 실시예에서, 패널 구동부(21)는 화소(PX)들로 지문 센싱을 위한 구동 신호를 공급할 수 있다. 이러한 구동 신호는 화소(PX)들이 발광하여 광 센서(PHS)를 위한 광원으로서 동작하도록 하기 위해 제공될 수 있다. 이 경우, 지문 센싱을 위한 구동 신호는, 표시 패널(10) 내의 특정 영역에 마련되는 화소(PX)들, 예를 들어, 센싱 영역(SA)에 마련되는 화소(PX)들로 제공될 수 있다.
지문 센싱을 위한 구동 신호는 지문 검출부(22)에 의하여 제공될 수 있다. 지문 검출부(22)는 광 센서(PHS)들을 구동하기 위한 구동 신호를 광 센서(PHS)들로 전달하고, 광 센서(PHS)들로부터 수신되는 센싱 신호에 기초하여 사용자 지문을 검출할 수 있다.
도 3a 내지 도 3e는 화소들 및 광 센서들의 배치 구조에 대한 다양한 실시예들을 나타내는 평면도들이다. 도 3a 내지 도 3e는 센싱 영역(SA)에 마련되는 적어도 하나의 화소(PX)들 및 광 센서(PHS) 사이의 상대적인 크기, 해상도 및 배치 관계에 관한 서로 다른 실시예들을 나타낸다.
도 3a를 참조하면, 센싱 영역(SA) 내에서 광 센서(PHS)들은 화소(PX)들과 동일한 해상도(밀도)로 배치될 수 있다. 즉, 센싱 영역(SA) 내에 화소(PX)들과 동일한 개수의 광 센서(PHS)들이 배치될 수 있다. 이 경우, 화소(PX)들과 광 센서(PHS)들은 1:1로 쌍을 이루도록 배치될 수 있다. 도 3a의 실시예에서, 화소(PX)들과 광 센서(PHS)들은 서로 중첩되도록 배치되는 것으로 도시되나, 다른 실시예에서, 화소(PX)들과 광 센서(PHS)들은 서로 중첩되지 않거나 일 영역만이 중첩되도록 배치될 수도 있다.
한편, 도 3a의 실시예에서, 광 센서(PHS)들은 화소(PX)들보다 작은 크기를 갖는 것으로 도시되나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 예를 들어, 광 센서(PHS)들은 화소(PX)들과 동일하거나 화소(PX)들보다 큰 크기를 가질 수 있다. 이와 같은 실시예가 도 3c 및 도 3d에 도시된다.
도 3b 내지 도 3e를 참조하면, 센싱 영역(SA)에서 광 센서(PHS)들은 화소(PX)들보다 더 낮은 해상도로 배치될 수 있다. 즉, 센싱 영역(SA) 내에서 화소(PX)들보다 적은 개수의 광 센서(PHS)들이 배치될 수 있다. 도 3b 내지 도 3e에서는 네 개의 화소(PX)들 당 하나의 광 센서(PHS)가 배치되는 예가 도시되어 있으나, 본 발명은 이로써 한정되지 않는다.
이러한 실시예에서, 광 센서(PHS)들은 도 3b 및 도 3e에 도시된 것처럼 화소(PX)들보다 작은 크기를 갖거나, 도 3c 및 도 3d에 도시된 것처럼 화소(PX)들보다 큰 크기를 가질 수 있다.
광 센서(PHS)들이 화소(PX)들보다 낮은 해상도로 배치될 때, 광 센서(PHS)들 중 일부 또는 전부가 화소(PX)와 중첩되도록 배치될 수 있다. 즉, 광 센서(PHS)들은 도 3b 및 도 3c에 도시된 것처럼 화소(PX)들 중 일부와 부분적으로 중첩될 수 있다.
또는, 광 센서(PHS)들은 도 3d에 도시된 것처럼 화소(PX)들 사이에 배치되어 화소(PX)들과 부분적으로 중첩될 수 있다. 이러한 실시예에서, 광 센서(PHS)들은 도 3d에 도시된 것처럼 화소(PX)들보다 큰 크기를 가질 수 있다. 예를 들어, 광 센서(PHS)들은 적어도 하나의 화소(PX)를 커버할 수 있을 정도의 크기를 가질 수 있다.
또는, 광 센서(PHS)들은 도 3e에 도시된 것처럼 화소(PX)들과 중첩되지 않을 수 있다.
본 발명의 다양한 실시예에서, 화소(PX)들 및 광 센서(PHS)들 사이의 배치 구조는 상술한 것으로 한정되지 않는다. 즉, 센싱 영역(SA) 내에서 화소(PX)들 및 광 센서(PHS)들의 형상, 배열, 상대적 크기, 개수, 해상도 등은 본 발명의 기술적 사상의 범위 내에서 다양하게 변형될 수 있다. 예를 들어, 도 3a 내지 도 3e에서 도시한 실시예들과 다르게, 센싱 영역(SA)에서 광 센서(PHS)들은 화소(PX)들보다 더 큰 해상도(밀도)로 배치될 수 있다. 즉, 센싱 영역(SA) 내에서 화소(PX)들보다 많은 개수의 광 센서(PHS)들이 배치될 수 있다.
또한, 다양한 실시예에서, 화소(PX)들과 광 센서(PHS)들은 도 3a 내지 도 3e의 실시예들 중 하나 이상이 조합된 형태로 배치될 수 있다.
또한, 도 3a 내지 도 3e에서는 광 센서(PHS)들이 센싱 영역(SA) 내에서 규칙적으로 배열된 예가 도시되나, 본 발명의 기술적 사상은 이로써 한정되지 않으며, 다른 실시예들에서 광 센서(PHS)들은 센싱 영역(SA) 내에서 불규칙적으로 배치될 수도 있다.
도 4는 본 발명의 실시예들에 따른 표시 장치의 개략적인 단면도이다. 특히, 도 4는 도 1 및 도 2에 도시된 표시 장치(1)의 센싱 영역(SA)에서의 단면도를 도시한다.
도 1, 도 2, 및 도 4를 참조하면, 본 발명의 실시예들에 따른 표시 장치(1)의 센싱 영역(SA)은 표시 패널(10)과 표시 패널(10)의 일면(예를 들어, 하면)에 배치된 센서층(PSL)을 포함할 수 있다. 또한, 표시 장치(1)는 기판(SUB), 기판(SUB)의 일면(예를 들어, 상면) 상에 제3 방향(DR3)을 따라 순차적으로 배치되는 회로 소자층(BPL), 발광 소자층(LDL), 제1 보호층(PTL1), 제1 점착층(ADL1) 및 윈도우(WIN)를 포함할 수 있다. 또한, 표시 장치(1)는 기판(SUB)과 센서층(PSL) 사이에서 제3 방향(DR3)의 반대 방향을 따라 순차적으로 배치되는 제2 점착층(ADL2), 제2 보호층(PTL2)을 더 포함할 수도 있다. 여기서, 회로 소자층(BPL)과 발광 소자층(LDL)은 화소층을 구성할 수 있다.
기판(SUB)은 표시 패널(10)의 베이스 기재로서, 실질적으로 투명한 투광성 기판일 수 있다. 기판(SUB)은, 유리 또는 강화 유리를 포함한 경성 기판(rigid substrate), 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다. 다만, 기판(SUB)의 재질이 이에 한정되지는 않으며, 기판(SUB)은 다양한 물질로 구성될 수 있다.
기판(SUB)은 도 1 및 도 2에 도시된 바와 같은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다. 또한, 표시 영역(AA)은 각각의 화소(PX)가 배치 및/또는 형성되는 복수의 화소 영역(PXA)들을 포함할 수 있다.
회로 소자층(BPL)은 기판(SUB) 상에 배치되며, 적어도 하나의 도전층을 포함할 수 있다. 예를 들어, 회로 소자층(BPL)은 화소(PX)들의 화소 회로를 구성하는 복수의 회로 소자들과, 화소(PX)들을 구동하기 위한 각종 전원 및 신호를 공급하기 위한 배선들을 포함할 수 있다. 이 경우, 회로 소자층(BPL)은 적어도 하나의 트랜지스터 및 커패시터 등과 같은 각종 회로 소자들과, 이에 연결되는 배선들을 구성하기 위한 복수의 도전층들을 포함할 수 있다. 또한, 회로 소자층(BPL)은 복수의 도전층들 사이에 제공된 적어도 하나의 절연층을 포함할 수 있다. 또한, 회로 소자층(BPL)은 기판(SUB)의 비표시 영역(NDA)에 배치되어 화소(PX)들에 연결된 배선들에 대응하는 전원 및 신호를 공급하는 배선부를 포함할 수 있다.
회로 소자층(BPL)은 센싱 영역(SA)에 배치되는 복수의 개구부(OP)들을 포함할 수 있다. 여기서, 개구부(OP)는 평면 상에서 회로 소자층(BPL) 내에 포함되는 회로 소자들, 배선들이 배치되지 않는 부분으로 정의될 수 있다. 이에 대해서는, 도 9a 내지 도 9j를 참조하여 구체적으로 설명하기로 한다.
발광 소자층(LDL)은 회로 소자층(BPL) 상에 배치될 수 있다. 발광 소자층(LDL)은, 컨택홀 등을 통해 회로 소자층(BPL)의 회로 소자들 및/또는 배선들에 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 일 실시예에서, 복수의 발광 소자(LD)들은 각각의 화소 영역(PXA)에 적어도 하나가 배치될 수 있다.
발광 소자(LD)들은 서로 다른 색의 광들을 방출할 수 있다. 일 실시예로, 발광 소자(LD)들은 적색 광을 방출하는 적색 발광 소자, 녹색 광을 방출하는 녹색 발광 소자, 및 청색 광을 방출하는 청색 발광 소자를 포함할 수 있다. 다른 실시예로, 발광 소자(LD)들은 황색(yellow) 광을 방출하는 황색 발광 소자, 시안색(cyan) 광을 방출하는 시안색 발광 소자, 및 마젠타색(magenta) 광을 방출하는 마젠타색 발광 소자를 포함할 수도 있다. 다만, 이에 제한되는 것은 아니고, 발광 소자(LD)들은 서로 동일한 색의 광을 방출할 수도 있다.
발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode)로 선택될 수 있다. 또한, 발광 소자(LD)는 마이크로 LED(light emitting diode), 양자점 발광 다이오드(quantum dot light emitting diode)와 같은 무기 발광 다이오드(inorganic light emitting diode)로 선택될 수 있다. 또한, 발광 소자(LD)는 유기물과 무기물이 복합적으로 구성된 소자일 수도 있다.
일 실시예에서, 화소(PX)는 단일(single) 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서 화소(PX)는 상호 직렬, 병렬, 또는 직병렬로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
한편, 표시 장치(1)는 화소(PX)들의 발광 소자(LD)들을 지문 센서의 광원으로 활용하지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에 의한 표시 장치는, 지문 감지를 위한 별도의 광원을 구비할 수도 있다.
제1 보호층(PTL1)은 표시 영역(AA)을 커버하도록 발광 소자층(LDL) 상에 배치될 수 있다. 제1 보호층(PTL1)은 박막 봉지층(thin film encapsulation: TFE) 또는 봉지 기판과 같은 밀봉 부재를 포함할 수 있고, 밀봉 부재 외에도 보호 필름 등을 더 포함할 수 있다. 이를 통해, 외부로부터의 수분이나 산소 등이 표시 패널(10) 내부로 침투하게 되는 경로가 형성되는 것이 방지되거나 최소화될 수 있다.
제1 점착층(ADL1)은 제1 보호층(PTL1)과 윈도우(WIN)의 사이에 배치되어 제1 보호층(PTL1)과 윈도우(WIN)를 결합시킬 수 있다. 제1 점착층(ADL1)은 OCA(optical clear adhesive)와 같은 투명 접착제를 포함할 수 있으며, 이외에 다양한 접착 물질을 포함할 수 있다.
윈도우(WIN)는 표시 패널(10)을 포함하는 표시 장치(1)의 모듈 최상단에 배치되는 보호 부재로서, 실질적으로 투명한 투광성 기판일 수 있다. 이러한 윈도우(WIN)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 윈도우(WIN)는 경성 또는 가요성의 기재를 포함할 수 있으며, 투명한 투광성 소재라면 윈도우(WIN)의 구성 물질이 특별히 한정되지는 않는다.
제2 보호층(PTL2)은 기판(SUB)의 다른 일면(예를 들어, 하면) 상에 배치될 수 있다. 제2 보호층(PTL2)은 제2 점착층(ADL2)에 의해 기판(SUB)에 결합될 수 있다.
제2 점착층(ADL2)은 기판(SUB)과 제2 보호층(PTL2)을 견고하게 결합(또는 부착)할 수 있다. 제2 점착층(ADL2)은 OCA와 같은 투명 접착제를 포함할 수 있다. 제2 점착층(ADL2)은 접착면과 접착시키기 위한 압력이 가해질 때 접착 물질이 작용하는 감압 접착제(PSA: Pressure Sensitive Adhesive)를 포함할 수 있다. 제2 점착층(ADL2)이 감압 접착제를 포함하는 경우, 상온에서 별도의 열 처리나 UV 처리 없이 압력만으로 접착면에 부착될 수 있다.
일 실시예에서, 제2 점착층(ADL2)은 특정 광을 흡수하는 물질을 포함하거나 상기 특정 광을 차단하는 물질을 포함할 수 있다. 일 예로, 제2 점착층(ADL2)은 높은 에너지 밀도를 갖는 적외선을 흡수하는 적외선 흡수 물질을 포함하거나 상기 적외선을 차단하는 적외선 차단 물질을 포함할 수 있다.
적외선 흡수 물질은, 예를 들어 ATO(Antimon-Tin Oxide), ITO(Indium Tin Oxide), 텅스텐 산화물, 카본 블랙 등을 포함하는 무기계 산화물, Ag 등의 금속을 포함할 수 있다. 무기계 산화물의 경우, 가시광선 영역의 광을 선택적으로 투과하며 적외선을 흡수할 수 있다. 또한, 적외선 흡수 물질은, 일 예로, 유기계 염료를 포함할 수 있다.
적외선 차단 물질은, 일 예로, 붕산염 혼합물, 탄산염 혼합물, 반토 혼합물, 질산염 혼합물, 아질산염 혼합물, 리튬 붕산염과 나트륨 붕산염, 칼륨 붕산염, 마그네슘 붕산염, 칼슘 붕산염, 스트론튬 붕산염, 바륨 붕산염, 나트륨 붕산염, Na2B4Ox, 코레마나이트(colemanite), 리튬 탄산염, 탄산나트륨, 탄산칼륨, 칼슘 탄산염, 방해석, CaCO3, 백운석 및 마그네사이트(magnesite) 중에 선택된 어느 하나 이상일 수 있다. 또한, 적외선 차단 물질은, 니켈디티올계, 디티올계 금속 착체 화합물, 시아닌계, 스크와리움계, 크로코니움계, 디이모늄계, 아미늄계, 암모늄계, 프탈로시아닌계, 나프탈로시아닌계 및 아미늄계, 안트라퀴논계, 나프토퀴논계, 고분자 축합 아조계 피롤, 폴리메틴계 및 프로피린계로부터 선택되는 1종 이상의 염료 중에 선택된 적어도 어느 하나일 수 있다.
사용자의 손이 표시 장치(1)의 표시면(일 예로, 영상이 표시되는 일 면)에 안착되면(또는, 위치하면), 표시 장치(1)는 후술되는 광 센서(PHS)들을 통하여 사용자의 지문을 감지하는 기능을 수행할 수 있다. 사용자의 지문을 감지하는 동안 표시 장치(1)로 외부 광이 유입되면, 외부 광 중 가시광선 영역은 사용자의 손에 의해 차단되지만 적외선은 사용자의 손을 투과하여 광 센서(PHS)들로 입사될 수 있다. 광 센서(PHS)들로 입사되는 적외선은 노이즈로 작용하여 사용자의 손에 의해 반사되는 광의 인지 정확도를 감소시킬 수 있다.
상술한 본 발명의 일 실시예와 같이, 제2 점착층(ADL2)이 적외선 흡수 물질 및/또는 적외선 차단 물질을 포함할 경우 외부 광의 적외선이 사용자의 손을 투과하더라도 제2 점착층(ADL2)에 의해 적외선이 흡수 및/또는 차단되어 광 센서(PHS)들로 입사되지 않아, 지문 인식 정확도가 향상될 수 있다.
제2 보호층(PTL2)은 외부로부터 산소 및 수분 등이 유입되는 것을 차단하며 단일층 또는 다중층의 형태로 제공될 수 있다. 제2 보호층(PTL2)은 필름 형태로 구성되어 표시 패널(10)의 가요성을 더욱 확보할 수 있다. 제2 보호층(PTL2)은 OCA와 같은 투명 접착제를 포함한 다른 접착층(미도시)을 통해 센서층(PSL)과 결합할 수 있다.
일 실시예에서, 제2 보호층(PTL2)의 하부에는 선택적 광 차단 필름이 더 마련될 수도 있다. 선택적 광 차단 필름은 표시 장치(1)로 유입된 외부 광 중 특정 주파수 영역, 예를 들어 적외선을 차단하여 센서층(PSL)의 광 센서(PHS)들로 해당 광이 입사하는 것을 방지할 수 있다. 상기에서는 선택적 광 차단 필름이 제2 보호층(PTL2)의 하부에 더 마련되는 것으로 설명하였으나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다른 실시예에서, 선택적 광 차단 필름은 센서층(PSL)의 상부에만 배치된다면 표시 장치(1)의 어느 레이어에 제공되더라도 무관하다.
또한, 적외선을 차단하는 구성 요소가 표시 패널(10) 내에 포함되는 경우, 선택적 광 차단 필름은 생략될 수도 있다. 예를 들어, 상술한 바와 같이 제2 점착층(ADL2)이 적외선 흡수 물질 및/또는 적외선 차단 물질을 포함하는 경우, 선택적 광 차단 필름은 생략될 수도 있다. 이와 다르게, 별도의 선택적 광 차단 필름이 표시 장치(10) 내에 배치되는 경우, 상술한 제2 점착층(ADL2)은 적외선 흡수 물질 및/또는 적외선 차단 물질을 포함하지 않을 수 있다.
차광층(PHL)은 발광 소자층(LDL)과 센서층(PSL) 사이에 배치될 수 있다. 예를 들어, 차광층(PHL)은 도 4에 도시된 것과 같이 기판(SUB)과 회로 소자층(BPL) 사이에 배치될 수 있다. 본 발명의 다양한 실시예에서 차광층(PHL)은 복수 개의 핀홀(PIH)들을 포함할 수 있다. 차광층(PHL)은 외부로부터 입사되는 광, 예를 들어 손가락에서 반사되어 개구부(OP)를 통해 입사하는 반사광의 일부를 차단하여, 나머지 일부만이 핀홀(PIH)들을 통해 하부 레이어로 도달하도록 할 수 있다.
여기서, 반사광이 핀홀(PIH)들을 통해 하부 레이어로 도달하기 위하여, 개구부(OP)가 충분히 확보될 필요가 있다.
핀홀(PIH)들의 폭(또는 직경)은 소정 각도 범위의 관측 시야(또는, “시야각”이라고도 함)(θ)(field of view; FOV)를 만족하는 광이 각각의 핀홀(PIH)을 투과할 수 있도록 구성될 수 있다.
또한, 핀홀(PIH)들의 폭(또는 직경)은 빛의 회절을 방지할 수 있도록 반사광의 파장의 대략 10배 이상, 예를 들어, 대략 4㎛ 또는 5㎛ 이상으로 설정될 수 있다. 또한, 핀홀(PIH)들의 폭은 이미지 블러(image blur)를 방지하고, 보다 또렷하게 지문의 형태를 감지할 수 있을 정도의 크기로 설정될 수 있다. 예를 들어, 핀홀(PIH)들은 폭은 대략 20㎛ 이하로 설정될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 핀홀(PIH)들의 폭은 반사광의 파장 대역 및/또는 모듈의 층별 두께 등에 따라 달라질 수도 있다.
인접한 핀홀(PIH)들 사이의 간격(또는, 피치)은, 회로 소자층(BPL)과 센서층(PSL) 사이의 거리 및 반사광의 파장 범위를 고려하여 설정될 수 있다. 예를 들어, 인접한 핀홀(PIH)들 사이의 간격은 회로 소자층(BPL)과 센서층(PSL) 사이의 간격 및 시야각(θ)에 의해 결정될 수 있다. 이에 따라, 각각의 광 센서(PHS)에 의해 관측되는 이미지가 서로 중첩되는 것을 방지할 수 있고, 이에 따라 지문 이미지의 블러 현상(blur)을 방지할 수 있다.
한편, 도 4에서는 차광층(PHL)이 표시 패널(10) 내에 배치되는 것이 도시되어 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니다. 예를 들어, 차광층(PHL)은 표시 패널(10)과 센서층(PSL) 사이에 배치될 수도 있다.
센서층(PSL)은 표시 패널(10)의 적어도 일 영역과 중첩되도록 표시 패널(10)의 다른 일면(예를 들어, 하면)에 부착될 수 있다. 센서층(PSL)은 적어도 표시 영역(AA)에서 표시 패널(10)과 중첩되도록 배치될 수 있다. 센서층(PSL)은 소정의 해상도 및/또는 간격으로 분산된 복수의 광 센서(PHS)들을 포함할 수 있다. 광 센서(PHS)들 사이의 간격은, 관측 대상물(예를 들어, 지문 영역 등 손가락의 특정 영역)로부터 반사되는 반사광이 이웃한 적어도 두 개의 광 센서(PHS)들로 입사될 수 있도록 조밀하게 설정될 수 있다.
센서층(PSL)의 광 센서(PHS)들은 핀홀(PIH)들을 통과하여 수신되는 반사광에 대응하는 전기적 신호를 센싱 신호로서 출력할 수 있다. 각각의 광 센서(PHS)들로 수신되는 반사광들은 사용자의 손가락에 형성되는 지문의 골(valley)에 의한 것인지 아니면 융선(ridge)에 의한 것인지 여부에 따라 상이한 광 특성(일 예로, 주파수, 파장, 크기 등)을 가질 수 있다. 따라서, 광 센서(PHS)들 각각은 반사광의 광 특성에 대응하여 상이한 전기적 특성을 갖는 센싱 신호를 출력할 수 있다. 광 센서(PHS)들에 의해 출력된 센싱 신호는 원본 이미지로 변환되어 사용자의 지문 식별을 위해 사용될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 개략적인 단면도이고, 도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 개략적인 단면도이며, 도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 5 내지 도 7에서, 상술한 적어도 하나의 실시예에서와 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 5를 참조하면, 회로 소자층(BPL)은 센싱 영역(SA)에 배치되는 복수의 투광홀(LTH)들(또는, 개구부들)을 포함할 수 있다. 여기서, 투광홀(LTH)들은 회로 소자층(BPL) 상에서 회로 소자들과 배선들이 배치되지 않는 영역일 수 있다. 이러한 실시예에서, 회로 소자층(BPL)은 차광층(PHL)으로써 기능할 수 있다. 즉, 투광홀(LTH)들은 각각 핀홀(PIH)들로써 기능할 수 있다.
도 5에 도시된 것과 같이 차광층(PHL)을 별도로 마련하지 않고, 회로 소자층(BPL)에 분포된 복수의 투광홀(LTH)들을 이용하여 핀홀(PIH)을 구성하면, 차광층(PHL)을 별도로 마련함에 따른 두께 증가가 방지될 수 있으며, 제조 비용이 절감되고 공정 효율이 증가될 수 있다.
도 6 및 도 7을 참조하면, 회로 소자층(BPL)은 복수의 투광홀(LTH)들을 포함할 수 있다. 그리고, 기판(SUB)과 회로 소자층(BPL)의 사이에는 복수의 핀홀(PIH)들을 포함하는 차광층(PHL)이 배치될 수 있다. 각각의 투광홀(LTH)과 각각의 핀홀(PIH)은 적어도 일부가 중첩되도록 배치된다.
본 발명의 다양한 실시예에서, 투광홀(LTH)들과 핀홀(PIH)들은 동일하거나 상이한 크기를 가질 수 있다. 예를 들어, 투광홀(LTH)들은 도 6에 도시된 것과 같이 핀홀(PIH)들보다 작은 폭(또는 직경)을 가질 수 있다. 예를 들어, 핀홀(PIH)들과 투광홀(LTH)들은 5㎛ 내지 20㎛ 범위의 폭(또는 직경)을 갖되, 투광홀(LTH)의 폭(또는 직경)은 핀홀(PIH)들의 보다 작은 폭(또는 직경)을 가질 수 있다.
투광홀(LTH)들이 핀홀(PIH)들 보다 작은 크기를 갖는 실시예에서, 회로 소자층(BPL)은 광의 경로를 제어하는(예를 들어, 소정 각도 범위로 반사광의 관측 시야를 제한하는) 광 제어층(LBL)의 기능을 수행하고, 차광층(PHL)은 광 차단 기능을 수행할 수 있다.
반대로, 투광홀(LTH)들은 도 7에 도시된 것과 같이 핀홀(PIH)들보다 큰 폭(또는 직경)을 가질 수 있다. 이러한 실시예에서, 회로 소자층(BPL)은 광 차단 기능을 수행하고, 차광층(PHL)은 광의 경로를 제어하는 광 제어층(LBL)의 기능을 수행할 수 있다.
도 8은 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다.
도 8을 참조하면, 화소(PX)는 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1 내지 T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(애노드 전극 또는 캐소드 전극)은 제6 트랜지스터(T6)에 접속되고 제2 전극(캐소드 전극 또는 애노드 전극)은 제2 구동 전압(VSS)을 수신할 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode)로 선택될 수 있다. 또한, 발광 소자(LD)는 마이크로 LED(light emitting diode), 양자점 발광 다이오드(quantum dot light emitting diode)와 같은 무기 발광 다이오드(inorganic light emitting diode)로 선택될 수 있다. 또한, 발광 소자(LD)는 유기물과 무기물이 복합적으로 구성된 소자일 수도 있다. 도 5에서는 화소(PX)가 단일(single) 발광 소자(LD)를 포함하는 것을 도시되어 있으나, 다른 실시예에서 화소(PX)는 복수의 발광 소자들을 포함하며, 복수의 발광 소자들은 상호 직렬, 병렬, 또는, 직병렬로 연결될 수 있다.
한편, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 폴리실리콘 반도체 트랜지스터로 형성될 수 있다. 예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 액티브층(채널)로서 LTPS(low temperature poly-silicon) 공정을 통해 형성된 폴리실리콘 반도체층을 포함할 수 있다. 또한, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 P형 트랜지스터(예를 들어, PMOS 트랜지스터)일 수 있다. 이에 따라, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)를 턴-온시키는 게이트-온 전압은 논리 로우 레벨일 수 있다.
폴리실리콘 반도체 트랜지스터는 빠른 응답 속도의 장점이 있으므로, 빠른 스위칭이 요구되는 스위칭 소자에 적용될 수 있다.
제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 반도체 트랜지스터로 형성될 수 있다. 예를 들어, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 N형 산화물 반도체 트랜지스터(예를 들어, NMOS 트랜지스터)일 수 있고, 액티브층으로서 산화물 반도체층을 포함할 수 있다. 이에 따라, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 턴-온시키는 게이트-온 전압은 논리 하이 레벨일 수 있다.
산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리실리콘 반도체 트랜지스터에 비하여 낮은 전하 이동도를 갖는다. 즉, 산화물 반도체 트랜지스터는 오프 전류 특성이 우수하다. 따라서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 산화물 반도체 트랜지스터로 형성하면 제2 노드(N2)로부터의 누설전류를 최소화할 수 있고, 이에 따라 표시품질을 향상시킬 수 있다.
한편, 폴리실리콘 반도체 트랜지스터로 형성되는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 게이트 전극이 반도체층 상부에 형성되는 탑-게이트(top-gate) 구조를 가질 수 있다.
또한, 산화물 반도체 트랜지스터로 형성되는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 게이트 전극이 반도체층 상하부에 모두 형성되는 듀얼-게이트(dual-gate) 구조를 가질 수 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 제1 전극(E11)은 제1 노드(N1)에 접속되고, 제2 전극(E12)은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극(G1)은 제3 노드(N3)에 접속될 수 있다. 제1 트랜지스터(T1)는 제3 노드(N3)의 전압에 대응하여 발광 소자(LD)로 흐르는 전류량을 제어할 수 있다. 이를 위하여, 제1 구동 전압(VDD)은 제2 구동 전압(VSS)보다 높은 전압으로 설정될 수 있다.
제2 트랜지스터(T2)는 데이터 신호(DATA)가 공급되는 데이터선(710)과 제1 노드(N1) 사이에 접속될 수 있다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극(E21)은 데이터선(710)에 접속되고, 제2 전극(E22)은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 주사선(220_1)에 접속될 수 있다. 제2 트랜지스터(T2)는 제1 주사선(220_1)으로 제1 주사 신호(SCAN1)가 공급될 때 턴-온되어 데이터선(710)과 제1 노드(N1)를 전기적으로 접속시킬 수 있다.
제3 트랜지스터(T3)는 제2 노드(N2)와 제3 노드(N3) 사이에 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 전극(E31)은 제1 트랜지스터(T1)의 게이트 전극(G1)에 접속되고, 제2 전극(E32)은 제1 트랜지스터(T1)의 제2 전극(E12)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극(G3)은 제2 주사선(330, 510)에 접속될 수 있다. 제3 트랜지스터(T3)는 제2 주사선(330, 510)으로 제2 주사 신호(SCAN2)가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극(E12)과 게이트 전극(G1)을 전기적으로 접속시킬 수 있다. 제3 트랜지스터(T3)가 턴-온되면 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
한편, 상술한 바와 같이 제3 트랜지스터(T3)의 게이트 전극(G3)은 듀얼-게이트 구조로서, 반도체층 하부에 배치되어 제2 주사 신호(SCAN2)를 전달하는 제2 주사선(330)에 접속되는 하부 게이트 전극(G3a) 및 반도체층 상부에 배치되어 제2 주사 신호(SCAN2)를 전달하는 제2 주사선(510)에 접속되는 상부 게이트 전극(G3b)을 포함할 수 있다.
제4 트랜지스터(T4)는 제3 노드(N3)와 제1 초기화 전압(Vint1)을 전달하는 제1 초기화 배선(320) 사이에 접속될 수 있다. 예를 들어, 제4 트랜지스터(T4)의 제1 전극(E41)은 제3 노드(N3)에 접속되고, 제2 전극(E42)은 제1 초기화 배선(320)에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극(G4)은 제3 주사선(340, 520)에 접속될 수 있다. 제4 트랜지스터(T4)는 제3 주사선(340, 520)으로 제3 주사 신호(SCAN3)가 공급될 때 턴-온되어 제1 초기화 전압(Vint1)을 제3 노드(N3)로 공급할 수 있다. 여기서, 제1 초기화 전압(Vint1)은 데이터선(710)으로 공급되는 데이터 신호(DATA)보다 낮은 전압으로 설정될 수 있다. 이에 따라, 제4 트랜지스터(T4)의 턴-온에 의해 제1 트랜지스터(T1)의 게이트 전압이 제1 초기화 전압(Vint1)으로 초기화될 수 있다.
한편, 상술한 바와 같이 제4 트랜지스터(T4)의 게이트 전극(G4)은 듀얼-게이트 구조로서, 반도체층 하부에 배치되어 제3 주사 신호(SCAN3)를 전달하는 제3 주사선(340)에 접속되는 하부 게이트 전극(G4a) 및 반도체층 상부에 배치되어 제3 주사 신호(SCAN3)를 전달하는 제3 주사선(520)에 접속되는 상부 게이트 전극(G4b)을 포함할 수 있다.
제5 트랜지스터(T5)는 제1 구동 전압(VDD)을 전달하는 전원 배선(310, 720)과 제1 트랜지스터(T1)의 제1 전극(E11) 사이에 접속될 수 있다. 예를 들어, 제5 트랜지스터(T5)의 제1 전극(E51)은 전원 배선(310, 720)에 접속되고, 제2 전극(E52)은 제1 트랜지스터(T1)의 제1 전극(E11)에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(230)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(230)으로 발광 제어 신호(EM)가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극(E12)과 발광 소자(LD)의 제1 전극(즉, 제4 노드(N4)) 사이에 접속될 수 있다. 예를 들어, 제6 트랜지스터(T6)의 제1 전극(E61)은 제1 트랜지스터(T1)의 제2 전극(E12)에 접속되고, 제2 전극(E62)은 제4 노드(N4)에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(230)에 접속될 수 있다. 제6 트랜지스터(T6)는 제5 트랜지스터(T5)와 실질적으로 동일하게 제어될 수 있다.
제7 트랜지스터(T7)는 발광 소자(LD)의 제1 전극(즉, 제4 노드(N4))과 제2 초기화 전압(Vint2)을 전달하는 제2 초기화 배선(610) 사이에 접속될 수 있다. 예를 들어, 제7 트랜지스터(T7)의 제1 전극(E71)은 제2 초기화 배선(610)에 접속되고, 제2 전극(E72)은 제4 노드(N4)에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극(G7)은 제4 주사선(220_2)에 접속될 수 있다. 제7 트랜지스터(T7)는 제4 주사선(220_2)으로 제4 주사 신호(SCAN4)가 공급될 때 턴-온되어 제2 초기화 전압(Vint2)을 발광 소자(LD)의 제1 전극으로 공급할 수 있다.
일 실시예에서, 제4 주사선(220_2)은 다음 행의 제1 주사선과 동일한 주사선일 수 있다. 즉, 제4 주사선(220_2)으로 공급되는 제4 주사 신호(SCAN4)는 다음 행에 공급되는 제1 주사 신호와 동일한 신호일 수 있다.
발광 소자(LD)의 제1 전극으로 제2 초기화 전압(Vint2)이 공급되면, 발광 소자(LD)의 기생 커패시터가 방전될 수 있다. 기생 커패시터에 충전된 잔류 전압이 방전(제거)됨에 따라 의도치 않은 미세 발광이 방지될 수 있다. 따라서, 화소(10)의 블랙 표현 능력이 향상될 수 있다.
스토리지 커패시터(Cst)는 전원 배선(310, 720)과 제3 노드(N3) 사이에 접속될 수 있다. 예를 들어, 스토리지 커패시터(Cst)의 제1 전극(UE)은 전원 배선(310, 720)에 접속되고, 제2 전극(DE)은 제3 노드(N3)에 접속될 수 있다. 스토리지 커패시터(Cst)는 제3 노드(N3)에 인가된 전압을 저장할 수 있다.
도 9a 내지 도 9j는 도 8의 화소의 적층 구조의 일 예를 설명하기 위한 레이아웃도들이다. 이하에서는, "중첩된다"라고 표현하면, 다른 정의가 없는 한, 구성들이 평면 상에서, 즉, 제3 방향(DR3)으로 중첩되는 것을 의미한다.
도 8, 도 9a 내지 도 9j를 참조하면, 화소(PX)는 화소 영역(PXA) 상에 제공될 수 있다. 화소(PX)는 도 9a 내지 도 9j에 도시된 제1 반도체층(100), 제1 도전층(200), 제2 도전층(300), 제2 반도체층(400), 제3 도전층(500), 제4 도전층(600), 및 제5 도전층(700)을 포함할 수 있다. 제1 및 제2 반도체층들(100, 400), 제1 내지 제5 도전층들(200, 300, 500, 600, 700) 사이에는 절연층들(GI1, GI2, IL1, IL2, IL3, IL4)이 개재될 수 있다. 절연층들(GI1, GI2, IL1, IL2, IL3, IL4)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예를 들어, 절연층들(GI1, GI2, IL1, IL2, IL3, IL4)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON) 등을 포함할 수 있다.
일 실시에에서, 화소(PX)는 도 4를 참조하여 설명한 개구부(OP)를 포함할 수 있다. 개구부(OP)는 화소 영역(PXA)의 적어도 일부 영역에 형성될 수 있다. 개구부(OP)는 트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)와 같은 회로 소자들과, 배선들(220, 230, 310, 320, 330, 340, 510, 520, 610, 710, 720)이 배치되지 않는 영역으로 정의될 수 있다.
한편, 도 4를 참조하여 설명한 바와 같이, 화소(PX)(또는, 도 4의 회로 소자층(BPL)) 내에 형성되는 개구부(OP)는 충분한 넓이를 확보할 필요가 있다. 다만, 도 8의 화소(PX)의 경우, 화소 영역(PXA) 내에 트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)와 같은 회로 소자들과, 배선들(220, 230, 310, 320, 330, 340, 510, 520, 610, 710, 720)이 상대적으로 많이 배치되므로, 개구부(OP)의 폭을 확보하기 위해서는 화소 영역(PXA)을 넓게 형성하거나 회로 소자들 및/또는 배선들 중 일부를 제거할 필요가 있다. 다만, 화소 영역(PXA)을 넓게 형성하는 경우 제한된 표시 영역에서 배치될 수 있는 화소 영역(PXA)의 개수가 줄어들어 해상도가 저하되는 문제가 있다. 또한, 회로 소자들 및/또는 배선들 중 일부를 제거하는 경우, 표시 장치(1)의 표시 품질이 저하될 수 있다.
이에 따라, 본 발명의 실시예들에 따른 화소(PX)(또는, 도 4의 회로 소자층(BPL))에 포함되는 제2 도전층(300)의 제1 초기화 배선(320)은, 화소 영역(PXA) 내에서 일방향(예를 들어, 제1 방향(DR1))을 따라 연장되어 배치되되, 상기 일방향에 대하여 사선으로 꺾여 있는 꺾임부를 포함할 수 있다. 이와 같은 제1 초기화 배선(320)의 꺾임부에 의해 화소(PX) 내 형성되는 개구부(OP)의 폭(또는, 넓이)이 충분히 확보될 수 있다.
이하에서는, 도 9a 내지 도 9i를 참조하여 화소(PX)에 포함되는 제1 반도체층(100), 제1 도전층(200), 제2 도전층(300), 제2 반도체층(400), 제3 도전층(500), 제4 도전층(600), 및 제5 도전층(700)의 적층 과정에 대해 구체적으로 설명하기로 한다.
도 8 및 도 9a를 참조하면, 제1 반도체층(100)은 기판(SUB) 상의 화소 영역(PXA) 상에 배치되며, 제1 반도체 패턴(110), 제2 반도체 패턴(120), 제5 반도체 패턴(150), 제6 반도체 패턴(160), 및 제7 반도체 패턴(170)을 포함할 수 있다. 제1 반도체 패턴(110), 제2 반도체 패턴(120), 제5 반도체 패턴(150), 제6 반도체 패턴(160), 및 제7 반도체 패턴(170)은 각각 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)를 구성할 수 있다. 한편, 반도체 패턴들은 설명의 편의를 위해 제1 반도체층(100)에 형성되는 반도체를 임의로 복수의 부분들로 구분한 것이다. 예를 들어, 반도체 패턴들 각각은 제1 반도체층(100)의 반도체의 일부 영역들일 수 있다.
제1 반도체층(100)의 반도체 패턴들(110, 120, 150, 160, 170)은 동일층에 배치되며, 동일 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(100)의 반도체 패턴들(110, 120, 150, 160, 170)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 제1 반도체층(100)의 반도체 패턴들(110, 120, 150, 160, 170)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
제1 반도체층(100)의 반도체 패턴들(110, 120, 150, 160, 170)은 서로 연결되며, 다양한 형상으로 굴곡질 수 있다. 제7 트랜지스터(T7)의 제7 반도체 패턴(170)은 이전 행의 제6 트랜지스터(T6)의 제6 반도체 패턴(160)과 연결될 수 있다. 즉, 도 9a에 도시된 제7 반도체 패턴(170)은 이전 행의 화소에 포함되는 제7 트랜지스터(T7)를 구성할 수 있다.
트랜지스터들(T1, T2, T5, T6, T7)의 반도체 패턴들(110, 120, 150, 160, 170)은 각각 채널 영역 및 채널 영역 양 옆의 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체 패턴들에는 채널 영역에 대한 1차 도핑 및 게이트 전극을 마스크로 한 소스 영역 및 드레인 영역에 대한 2차 도핑이 수행될 수 있다. 일 실시예에서 1차 도핑은 생략될 수 있다.
제1 트랜지스터(T1)의 제1 반도체 패턴(110)은 제1 전극(E11)(또는, 소스 전극, 소스 영역), 제2 전극(E12)(또는, 드레인 전극, 드레인 영역), 및 이들 사이의 채널 영역(A1)을 포함할 수 있다.
제1 반도체 패턴(110)은 굴곡을 가짐으로써 채널 영역(A1)을 길게 형성할 수 있어, 후술하는 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어질 수 있다. 제1 반도체 패턴(A1)의 형상은 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등의 다양한 실시예가 가능하다.
제2 트랜지스터(T2)의 제2 반도체 패턴(120)은 제1 전극(E21)(또는, 소스 전극, 소스 영역), 제2 전극(E22)(또는, 드레인 전극, 드레인 영역), 및 이들 사이의 채널 영역(A2)을 포함할 수 있다.
제2 반도체 패턴(120)은 대체로 제2 방향(DR2)으로 연장되어 배치될 수 있으며, 제2 반도체 패턴(120)의 제2 전극(E22)은 제1 반도체 패턴(110)의 제1 전극(E11)과 연결될 수 있다.
제5 트랜지스터(T5)의 제5 반도체 패턴(150)은 제1 전극(E51)(또는, 소스 전극, 소스 영역), 제2 전극(E52)(또는, 드레인 전극, 드레인 영역), 및 이들 사이의 채널 영역(A5)을 포함할 수 있다.
제5 반도체 패턴(150)은 대체로 제2 방향(DR2)으로 연장되어 배치될 수 있으며, 제5 반도체 패턴(150)의 제2 전극(E52)은 제1 반도체 패턴(110)의 제1 전극(E11)과 연결될 수 있다.
제6 트랜지스터(T6)의 제6 반도체 패턴(160)은 제1 전극(E61)(또는, 소스 전극, 소스 영역), 제2 전극(E62)(또는, 드레인 전극, 드레인 영역), 및 이들 사이의 채널 영역(A6)을 포함할 수 있다.
제6 반도체 패턴(160)은 일부분이 제1 방향(DR1)으로 연장되어 배치되며, 나머지 부분이 제2 방향(DR2)으로 연장되어 배치되는 굴곡진 형상을 가질 수 있다. 제6 반도체 패턴(160)의 제1 전극(E61)은 제1 반도체 패턴(110)의 제2 전극(E12)과 연결될 수 있다.
제7 트랜지스터(T7)의 제7 반도체 패턴(170)은 제1 전극(E71)(또는, 소스 전극, 소스 영역), 제2 전극(E72)(또는, 드레인 전극, 드레인 영역), 및 이들 사이의 채널 영역(A7)을 포함할 수 있다.
제7 반도체 패턴(170)은 대체로 제2 방향(DR2)으로 연장되어 배치될 수 있으며, 제7 반도체 패턴(170)의 제2 전극(E72)은 이전 행의 제6 트랜지스터(T6)의 제2 전극(E62)과 연결될 수 있다.
도 9b를 더 참조하면, 제1 반도체층(100) 상에는 제1 도전층(200)이 배치될 수 있다. 제1 반도체층(100)과 제1 도전층(200) 사이에는 제1 게이트 절연층(GI1)이 배치될 수 있다. 제1 게이터 절연층(GI1)은 제1 반도체층(100)을 커버할 수 있으며, 제1 도전층(200)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다.
제1 도전층(200)은 섬 전극(210), 제1 주사선(220)(또는, 제1 주사선 패턴), 및 발광 제어선(230)을 포함할 수 있다. 섬 전극(210), 제1 주사선(220), 및 발광 제어선(230)은 동일층에 배치되며, 동일 물질을 포함할 수 있다. 예를 들어, 섬 전극(210), 제1 주사선(220), 및 발광 제어선(230)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
섬 전극(210)은 제1 반도체 패턴(110)의 채널 영역(A1) 상에 중첩하여 배치되어, 제1 트랜지스터(T1)의 게이트 전극(G1)을 구성할 수 있다.
또한, 섬 전극(210)은 스토리지 커패시터(Cst)의 제1 전극(C1)을 구성할 수도 있다. 즉, 스토리지 커패시터(Cst)의 제1 전극(C1)과 제1 트랜지스터(T1)의 게이트 전극(G1)은 일체(一體)인 것으로 이해될 수 있다.
섬 전극(210)은 아일랜드 타입으로, 예를 들어, 인접한 화소와 분리되어 사각 형상으로 형성될 수 있다.
제1 주사선(220)은 제1 주사 신호(SCAN1)를 전달할 수 있으며, 제1 방향(DR1)으로 연장되어 형성될 수 있다.
제1 주사선(220)의 일부는 제2 트랜지스터(T2)의 게이트 전극(G2)을 구성하고, 다른 일부는 제7 트랜지스터(T7)의 게이트 전극(G7)을 구성할 수 있다. 제2 트랜지스터(T2)의 게이트 전극(G2)은 채널 영역(A2)과 중첩할 수 있으며, 제7 트랜지스터(T7)의 게이트 전극(G7)은 채널 영역(A7)과 중첩할 수 있다.
한편, 도 9a에 도시된 제7 반도체 패턴(170)은 이전 행의 화소에 포함되는 제7 트랜지스터(T7)에 대응하므로, 제1 주사선(220)의 상기 다른 일부는 이전 행의 제7 트랜지스터(T7)의 게이트 전극(G7)을 구성할 수 있다. 즉, 도 8을 참조하여 설명한 바와 같이, 제1 주사선(220)은 이전 행의 제4 주사선(도 8의 220_2)과 동일한 주사선일 수 있으며, 제1 주사선(220)으로 공급되는 제1 주사 신호(SCAN1)는 이전 행에 공급되는 제4 주사 신호(도 8의 SCAN4)와 동일한 신호일 수 있다.
발광 제어선(230)은 발광 제어 신호(EM)를 전달할 수 있으며, 제1 방향(DR1)으로 연장되어 형성될 수 있다.
발광 제어선(230)의 일부는 제5 트랜지스터(T5)의 게이트 전극(G5)을 구성하고, 다른 일부는 제6 트랜지스터(T6)의 게이트 전극(G6)을 구성할 수 있다. 제5 트랜지스터(T5)의 게이트 전극(G5)은 채널 영역(A5)과 중첩할 수 있으며, 제6 트랜지스터(T6)의 게이트 전극(G6)은 채널 영역(A6)과 중첩할 수 있다.
제1 주사선(220)과 발광 제어선(230)은 제2 방향(DR2)으로 상호 이격될 수 있다. 또한, 섬 전극(210)은 제1 주사선(220) 및 발광 제어선(230)과 이격되어 배치될 수 있다.
도 9c를 더 참조하면, 제1 도전층(200) 상에는 제2 도전층(300)이 배치될 수 있다. 제1 도전층(200)과 제2 도전층(300) 사이에는 제1 절연층(IL1)이 배치될 수 있다. 제1 절연층(IL1)은 제1 도전층(200)을 커버할 수 있으며, 제2 도전층(300)은 제1 절연층(IL1) 상에 배치될 수 있다.
제2 도전층(300)은 제1 전원 배선(310), 제1 초기화 배선(320), 제2 주사선(330)(또는, 제2 주사선 패턴), 및 제3 주사선(340)(또는, 제3 주사선 패턴)을 포함할 수 있다. 제1 전원 배선(310), 제1 초기화 배선(320), 제2 주사선(330), 및 제3 주사선(340)은 동일층에 배치되며, 동일 물질을 포함할 수 있다. 예를 들어, 제1 전원 배선(310), 제1 초기화 배선(320), 제2 주사선(330), 및 제3 주사선(340)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1 전원 배선(310)은 제1 방향(DR1)으로 연장되어 형성되며, 제1 구동 전압(VDD)을 전달할 수 있다.
제1 전원 배선(310)의 적어도 일부는 스토리지 커패시터(Cst)의 제2 전극(C2)을 구성할 수 있다. 즉, 스토리지 커패시터(Cst)는 제1 도전층(200)과 제2 도전층(300) 사이에 개재되는 제1 절연층(IL1)에 의해 이격되는 제1 전극(C1) 및 제2 전극(C2)에 의해 형성될 수 있다. 여기서, 제1 도전층(200)과 제2 도전층(300) 사이에 개재되는 제1 절연층(IL1)은 스토리지 커패시터(Cst)의 유전체로서 기능할 수 있다.
스토리지 커패시터(Cst)의 제2 전극(C2)은 개구부(SOP)를 구비할 수 있다. 개구부(SOP)는 스토리지 커패시터(Cst)의 제1 전극(C1)의 일부를 노출하는 컨택홀에 대응하는 위치에 제2 전극(C2)의 일부가 제거되어 형성된 것으로, 단일 폐곡선(closed curve) 형태를 가질 수 있다.
제2 주사선(330)은 제2 주사 신호(SCAN2)를 전달할 수 있으며, 제1 방향(DR1)으로 연장되어 형성될 수 있다. 제2 주사선(330)은 후술하는 제2 반도체층(400)에 포함되는 제3 반도체 패턴(430)의 채널 영역(A3)과 적어도 일부 영역에서 중첩하여 배치될 수 있다.
제2 주사선(330)의 일부는 제3 트랜지스터(T3)의 하부 게이트 전극(G3a)을 구성할 수 있다. 제3 트랜지스터(T3)의 하부 게이트 전극(G3a)은 채널 영역(A3)과 중첩할 수 있다.
제3 주사선(340)은 제3 주사 신호(SCAN3)를 전달할 수 있으며, 제1 방향(DR1)으로 연장되어 형성될 수 있다. 제3 주사선(340)은 후술하는 제2 반도체층(400)에 포함되는 제4 반도체 패턴(440)의 채널 영역(A4)과 적어도 일부 영역에서 중첩하여 배치될 수 있다.
제3 주사선(340)의 일부는 제4 트랜지스터(T4)의 하부 게이트 전극(G4a)을 구성할 수 있다. 제4 트랜지스터(T4)의 하부 게이트 전극(G4a)은 채널 영역(A4)과 중첩할 수 있다.
제1 초기화 배선(320)은 제1 방향(DR1)으로 연장되어 형성되며, 제1 초기화 전압(Vint1)을 전달할 수 있다.
일 실시예에서, 제1 초기화 배선(320)은 제1 방향(DR1)으로 연장되어 배치되는 제1 직선부(321)(또는, 제1 부분) 및 제2 직선부(323)(또는, 제2 부분)와, 제1 직선부(321) 및 제2 직선부(323) 사이에 배치되며 제1 방향(DR1)에 대하여 사선으로 꺾여 연장되는 꺾임부(322)(또는, 제3 부분)를 포함할 수 있다. 제1 직선부(321), 제2 직선부(323), 꺾임부(322)는 제1 초기화 배선(320)으로 일체로서 형성될 수 있다.
제1 직선부(321)와 제2 직선부(323)는 모두 제1 방향(DR1)으로 연장되어 배치되며, 제1 직선부(321)와 제3 주사선(340)과의 간격(예를 들어, 제2 방향(DR2)에 따른 간격)은 제2 직선부(323)와 제3 주사선(340)과의 간격(예를 들어, 제2 방향(DR2)에 따른 간격)보다 좁을 수 있다. 즉, 제1 직선부(321)는 제2 직선부(323)에 비해 제3 주사선(340)과 보다 인접하여 형성됨으로써, 후술하는 개구부(OP)의 제2 방향(DR2)에 따른 제1 폭(W1)이 충분히 확보될 수 있다.
일 실시예에서, 제1 초기화 배선(320), 제3 주사선(340), 제2 주사선(330), 제1 전원 배선(310)은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다.
도 9d를 더 참조하면, 제2 도전층(300) 상에 제2 반도체층(400)이 배치될 수 있다. 제2 도전층(300)과 제2 반도체층(400) 사이에는 제2 절연층(IL2)이 배치될 수 있다. 제2 절연층(IL2)은 제2 도전층(300)을 커버할 수 있으며, 제2 반도체층(400)은 제2 절연층(IL2) 상에 배치될 수 있다.
제2 반도체층(400)은 제3 반도체 패턴(430) 및 제4 반도체 패턴(440)을 포함할 수 있다. 제3 반도체 패턴(430)과 제4 반도체 패턴(440)은 각각 제3 트랜지스터(T3)과 제4 트랜지스터(T4)을 구성할 수 있다. 한편, 반도체 패턴들은 설명의 편의를 위해 제2 반도체층(400)에 형성되는 반도체를 임의로 복수의 부분들로 구분한 것이다. 예를 들어, 반도체 패턴들 각각은 제2 반도체층(400)의 반도체의 일부 영역들일 수 있다.
제2 반도체층(400)의 반도체 패턴들(430, 440)은 동일층에 배치되며, 동일 물질을 포함할 수 있다. 예를 들어, 제2 반도체층(400)의 반도체 패턴들(430, 440)은 산화물 반도체를 포함할 수 있다.
제2 반도체층(400)의 반도체 패턴들(430, 440)은 서로 연결될 수 있다.
제3 트랜지스터(T3)의 제3 반도체 패턴(430) 및 제4 트랜지스터(T4)의 제4 반도체 패턴(440)은 채널 영역, 채널 영역의 양 옆의 소스 영역 및 드레인 영역을 포함할 수 있다. 일 예로, 소스 영역 및 드레인 영역은 플라즈마 처리에 의해서 캐리어 농도가 높아진 영역일 수 있다. 소스 영역 및 드레인 영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예를 들어, 소스 영역 및 드레인 영역은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
제3 트랜지스터(T3)의 제3 반도체 패턴(430)은 제1 전극(E31)(또는, 소스 전극, 소스 영역), 제2 전극(E32)(또는, 드레인 전극, 드레인 영역), 및 이들 사이의 채널 영역(A3)을 포함할 수 있다.
제3 반도체 패턴(430)은 제2 방향(DR2)으로 연장되어 배치될 수 있다.
제4 트랜지스터(T4)의 제4 반도체 패턴(440)은 제1 전극(E41)(또는, 소스 전극, 소스 영역), 제2 전극(E42)(또는, 드레인 전극, 드레인 영역), 및 이들 사이의 채널 영역(A4)을 포함할 수 있다.
제4 반도체 패턴(440)은 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제4 반도체 패턴(440)의 제1 전극(E41)은 제3 반도체 패턴(430)의 제1 전극(E31)과 연결될 수 있다.
도 9e를 더 참조하면, 제2 반도체층(400) 상에는 제3 도전층(500)이 배치될 수 있다. 제2 반도체층(400)과 제3 도전층(500) 사이에는 제2 게이트 절연층(GI2)이 배치될 수 있다. 제2 게이트 절연층(GI2)은 제2 반도체층(400)을 커버할 수 있으며, 제3 도전층(500)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다.
제3 도전층(500)은 제2 주사선(510)(또는, 제4 주사선 패턴) 및 제3 주사선(520)(또는, 제5 주사선 패턴)을 포함할 수 있다. 제2 주사선(510) 및 제3 주사선(520)은 동일층에 배치되며, 동일 물질을 포함할 수 있다. 예를 들어, 제2 주사선(510) 및 제3 주사선(520)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제2 주사선(510)은 제2 도전층(300)의 제2 주사선(330)과 함께 제2 주사 신호(SCAN2)를 전달할 수 있으며, 제1 방향(DR1)으로 연장되어 형성될 수 있다.
제2 주사선(510)의 일부는 제3 트랜지스터(T3)의 상부 게이트 전극(G3b)을 구성할 수 있다. 제3 트랜지스터(T3)의 상부 게이트 전극(G3b)은 채널 영역(A3)과 중첩할 수 있다.
제3 주사선(520)은 제3 주사 신호(SCAN3)를 전달할 수 있으며, 제1 방향(DR1)으로 연장되어 형성될 수 있다.
제3 주사선(520)의 일부는 제4 트랜지스터(T4)의 상부 게이트 전극(G4b)을 구성할 수 있다. 제4 트랜지스터(T4)의 상부 게이트 전극(G4b)은 채널 영역(A4)과 중첩할 수 있다.
제2 주사선(510)과 제3 주사선(520)은 제2 방향(DR2)으로 상호 이격될 수 있다.
도 9f 및 도 9g를 더 참조하면, 도 9f에는 도 9a 내지 도 9e에 도시된 제1 반도체층(100), 제1 도전층(200), 제2 도전층(300), 제2 반도체층(400), 제3 도전층(500) 중 적어도 일부를 노출하는 컨택홀들(CNT1 내지 CNT11)이 도시되어 있다. 또한, 도 9g에는 컨택홀들(CNT1 내지 CNT11)이 형성된 제1 반도체층(100), 제1 도전층(200), 제2 도전층(300), 제2 반도체층(400), 제3 도전층(500) 상에 배치되는 제4 도전층(600)이 도시되어 있다.
한편, 컨택홀들(CNT1 내지 CNT11)은 제1 반도체층(100), 제1 도전층(200), 제2 도전층(300), 제2 반도체층(400), 제3 도전층(500) 중 적어도 일부를 노출하기 위하여 사이마다 개재된 절연층들(GI1, GI2, IL1, IL2, IL3) 중 적어도 하나를 관통할 수 있다.
제3 도전층(500)과 제4 도전층(600) 사이에는 제3 절연층(IL3)이 배치될 수 있다. 제3 절연층(IL3)은 제3 도전층(500)을 커버할 수 있으며, 제4 도전층(600)은 제3 절연층(IL3) 상에 배치될 수 있다.
제4 도전층(600)은 제2 초기화 배선(610) 및 연결 전극들(620, 630, 640, 650, 660, 670)을 포함할 수 있다. 제2 초기화 배선(610) 및 연결 전극들(620, 630, 640, 650, 660, 670)은 동일층에 배치되며, 동일 물질을 포함할 수 있다. 예를 들어, 제2 초기화 배선(610) 및 연결 전극들(620, 630, 640, 650, 660, 670)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 일 예로, 제2 초기화 배선(610) 및 연결 전극들(620, 630, 640, 650, 660, 670)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 제2 초기화 배선(610) 및 연결 전극들(620, 630, 640, 650, 660, 670)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수도 있다.
제1 트랜지스터(T1)의 게이트 전극(G1)의 일부와 스토리지 커패시터(Cst)의 제1 전극(C1)의 일부를 노출하는 제1 컨택홀(CNT1)이 형성될 수 있으며, 제3 트랜지스터(T3)의 제1 전극(E31)의 일부를 노출하는 제9 컨택홀(CNT9)이 형성될 수 있다. 제1 컨택홀(CNT1)을 통해 제4 도전층(600)의 제1 연결 전극(620)이 제1 트랜지스터(T1)의 게이트 전극(G1) 및 스토리지 커패시터(Cst)의 제1 전극(C1)과 연결될 수 있으며, 제9 컨택홀(CNT9)을 통해 제1 연결 전극(620)이 제3 트랜지스터(T3)의 제1 전극(E31)과 연결될 수 있다.
이에 따라, 제1 트랜지스터(T1)의 게이트 전극(G1) 및 제3 트랜지스터(T3)의 제1 전극(E31)이 제1 연결 전극(620)에 의해 브릿지 연결될 수 있다.
또한, 제1 트랜지스터(T1)의 제2 전극(E12)의 일부를 노출하는 제2 컨택홀(CNT2)이 형성될 수 있으며, 제3 트랜지스터(T3)의 제2 전극(E32)의 일부를 노출하는 제8 컨택홀(CNT8)이 형성될 수 있다. 제2 컨택홀(CNT2)을 통해 제4 도전층(600)의 제2 연결 전극(630)이 제1 트랜지스터(T1)의 제2 전극(E12)과 연결될 수 있으며, 제8 컨택홀(CNT8)을 통해 제2 연결 전극(630)이 제3 트랜지스터(T3)의 제2 전극(E32)과 연결될 수 있다.
이에 따라, 제1 트랜지스터(T1)의 제2 전극(E12) 및 제3 트랜지스터(T3)의 제2 전극(E32)이 제2 연결 전극(630)에 의해 브릿지 연결될 수 있다.
또한, 제2 트랜지스터(T2)의 제1 전극(E21)의 일부를 노출하는 제3 컨택홀(CNT3)이 형성될 수 있다. 제3 컨택홀(CNT3)을 통해 제4 도전층(600)의 제3 연결 전극(640)이 제2 트랜지스터(T2)의 제1 전극(E21)과 연결될 수 있다.
또한, 제1 전원 배선(310)의 일부를 노출하는 제4 컨택홀(CNT4)이 형성될 수 있으며, 제5 트랜지스터(T5)의 제1 전극(E51)의 일부를 노출하는 제5 컨택홀(CNT5)이 형성될 수 있다. 제4 컨택홀(CNT4)을 통해 제4 도전층(600)의 제4 연결 전극(650)이 제1 전원 배선(310)과 연결될 수 있으며, 제5 컨택홀(CNT5)을 통해 제4 연결 전극(650)이 제5 트랜지스터(T5)의 제1 전극(E51)과 연결될 수 있다.
이에 따라, 제5 트랜지스터(T5)의 제1 전극(E51) 및 제1 전원 배선(310)이 제4 연결 전극(650)에 의해 브릿지 연결될 수 있다.
또한, 제6 트랜지스터(T6)의 제2 전극(E62)의 일부를 노출하는 제6 컨택홀(CNT6)이 형성될 수 있다. 제6 컨택홀(CNT6)을 통해 제4 도전층(600)의 제5 연결 전극(660)이 제6 트랜지스터(T6)의 제2 전극(E62)과 연결될 수 있다.
제2 초기화 배선(610)은 제1 방향(DR1)으로 연장되어 형성되며, 제2 방향(DR2)으로 돌출된 돌출부를 포함할 수 있다. 상기 돌출부는 제7 트랜지스터(T7)의 제1 전극(E71)과 중첩할 수 있다.
제7 트랜지스터(T7)의 제1 전극(E71)의 일부를 노출하는 제7 컨택홀(CNT7)이 형성될 수 있다. 제7 컨택홀(CNT7)을 통해 제4 도전층(600)의 제2 초기화 배선(610)이 제7 트랜지스터(T7)의 제1 전극(E71)과 연결될 수 있다. 제2 초기화 배선(610)은 제2 초기화 전압(Vint2)을 전달할 수 있다.
일 실시예에서, 제2 초기화 배선(610)은 제1 초기화 배선(320)의 제1 직선부(321)와 중첩할 수 있다. 제2 초기화 배선(610)은 제1 초기화 배선(320)의 제1 직선부(321)와 중첩하는 부분에서 개구부(OP)의 제2 방향(DR2)에 따른 제1 폭(W1)이 충분히 확보되도록 배치될 수 있다.
또한, 제1 초기화 배선(320)의 일부를 노출하는 제10 컨택홀(CNT10)이 형성될 수 있으며, 제4 트랜지스터(T4)의 제2 전극(E42)의 일부를 노출하는 제11 컨택홀(CNT11)이 형성될 수 있다. 제10 컨택홀(CNT10)을 통해 제4 도전층(600)의 제6 연결 전극(670)이 제1 초기화 배선(320)과 연결되며, 제11 컨택홀(CNT11)을 통해 제6 연결 전극(670)이 제4 트랜지스터(T4)의 제2 전극(E42)과 연결될 수 있다.
이에 따라, 제1 초기화 배선(320)과 제4 트랜지스터(T4)의 제2 전극(E42)이 제6 연결 전극(670)에 의해 브릿지 연결될 수 있다.
도 9h 및 도 9i를 더 참조하면, 도 9h에는 도 9g에 도시된 제4 도전층(600)의 일부를 노출하는 비아홀들(VIA1, VIA2, VIA3)이 도시되어 있다. 또한, 도 9i에는 비아홀들(VIA1, VIA2, VIA3)이 형성된 제4 도전층(600) 상에 배치되는 제5 도전층(700)이 도시되어 있다. 한편, 비아홀들(VIA1, VIA2, VIA3)은 제4 도전층(600)의 일부를 노출하기 위하여 제4 도전층(600)과 제5 도전층(700) 사이에 개재된 제4 절연층(IL4)을 관통할 수 있다.
제4 도전층(600)과 제5 도전층(700) 사이에는 제4 절연층(IL4)이 배치될 수 있다. 제4 절연층(IL4)은 제4 도전층(600)을 커버할 수 있으며, 제5 도전층(700)은 제4 절연층(IL4) 상에 배치될 수 있다.
제5 도전층(700)은 데이터선(710), 제2 전원 배선(720), 및 브릿지 전극(730)을 포함할 수 있다. 데이터선(710), 제2 전원 배선(720), 및 브릿지 전극(730)은 동일층에 배치되며, 동일 물질을 포함할 수 있다. 예를 들어, 데이터선(710), 제2 전원 배선(720), 및 브릿지 전극(730)은 금속, 도전성 산화물 등 도전성이 높은 물질을 포함할 수 있다. 일 예로, 데이터선(710), 제2 전원 배선(720), 및 브릿지 전극(730)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다.
데이터선(710)과 제2 전원 배선(720)은 제2 방향(DR2)으로 연장되어 형성될 수 있으며, 브릿지 전극(730)은 아일랜드 타입으로, 예를 들어, 인접한 화소와 분리되어 형성될 수 있다.
일 실시예에서, 데이터선(710)과 제2 전원 배선(720)은 개구부(OP)의 제1 방향(DR1)에 따른 제2 폭(W2)이 충분히 확보되도록 상호 이격되어 배치될 수 있다.
데이터선(710)은 데이터 신호(DATA)를 전달할 수 있으며, 제2 전원 배선(720)은 제1 전원 배선(310)과 함께 제1 구동 전압(VDD)을 전달할 수 있다.
제4 도전층(600)의 제3 연결 전극(640)의 적어도 일부를 노출하는 제1 비아홀(VIA1)이 형성될 수 있다. 제1 비아홀(VIA1)을 통해 제3 연결 전극(640)이 데이터선(710)과 연결될 수 있다.
이에 따라, 제3 연결 전극(640)과 연결된 제2 트랜지스터(T2)의 제1 전극(E21)이 데이터선(710)과 연결될 수 있다.
또한, 제4 도전층(600)의 제4 연결 전극(650)의 적어도 일부를 노출하는 제2 비아홀(VIA2)이 형성될 수 있다. 제2 비아홀(VIA2)을 통해 제4 연결 전극(650)이 제2 전원 배선(720)과 연결될 수 있다.
이에 따라, 제4 연결 전극(650)과 연결된 제5 트랜지스터(T5)의 제1 전극(E51)이 제2 전원 배선(720)과 연결될 수 있다.
한편, 제1 전원 배선(310) 및 제2 전원 배선(720)의 연결 관계에 의해 제1 구동 전압(VDD)을 전달하는 전원 배선은 그물(mesh) 구조로 배치될 수 있다.
또한, 제4 도전층(600)의 제5 연결 전극(660)의 적어도 일부를 노출하는 제3 비아홀(VIA3)이 형성될 수 있다. 제3 비아홀(VIA3)을 통해 제5 연결 전극(660)이 브릿지 전극(730)과 연결될 수 있다.
이에 따라, 제5 연결 전극(660)과 연결된 제6 트랜지스터(T6)의 제2 전극(E62)이 브릿지 전극(730)과 연결될 수 있다.
한편, 도시되지는 않았으나, 브릿지 전극(730)의 일부를 노출하는 비아홀을 통해 브릿지 전극(730)과 발광 소자(LD)의 제1 전극(애노드 전극 또는 캐소드 전극)이 연결될 수 있다. 이에 따라, 제6 트랜지스터(T6)의 제2 전극(E62)이 발광 소자(LD)의 제1 전극과 연결될 수 있다.
도 9j를 참조하면, 도 9j에는 화소(PX) 내에 포함되는 트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)와 같은 회로 소자들과, 배선들(220, 230, 310, 320, 330, 340, 510, 520, 610, 710, 720)의 배치 관계에 의해 형성된 개구부(OP)가 도시되어 있다.
한편, 도 9j에서는 제1 방향(DR1)을 따라 인접하는 화소 영역(PXA)들에 배치되는 회로 소자들과 배선들이 도시되어 있다. 실시예들에 따라, 제1 방향(DR1)을 따라 인접하는 화소 영역(PXA)들에 배치되는 회로 소자들과 배선들은 대칭 구조로 배치될 수 있다.
상술한 바와 같이, 제1 방향(DR1)으로 연장되어 배치되는 직선부들(321, 323)과 제1 방향(DR1)으로부터 소정의 각도를 이루며 꺾여 있는 꺾임부(322)를 포함하는 제1 초기화 배선(320), 및 제1 초기화 배선(320)과 중첩하여 배치되는 제2 초기화 배선(610)에 의해 개구부(OP)의 제2 방향(DR2)에 따른 제1 폭(W1)이 정의될 수 있다. 예를 들어, 제1 폭(W1)은 약 4.37㎛일 수 있다.
또한, 제2 방향(DR2)으로 연장되어 상호 이격하여 배치되는 데이터선(710)과 제2 전원 배선(720)에 의해 개구부(OP)의 제1 방향(DR1)에 따른 제2 폭(W2)이 정의될 수 있다. 예를 들어, 제2 폭(W2)은 약 5.7㎛일 수 있다.
이에 따라, 개구부(OP)의 제1 폭(W1) 및 제2 폭(W2)이 충분히 확보됨으로써 개구부(OP)의 넓이(예를 들어, 약 24.91㎛2)가 충분히 확보됨으로써, 지문 센서의 지문 센싱 기능의 신뢰성이 향상될 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
1: 표시 장치 10: 표시 패널
20: 구동 회로 21: 패널 구동부
22: 지문 검출부 100: 제1 반도체층
110: 제1 반도체 패턴 120: 제2 반도체 패턴
150: 제5 반도체 패턴 160: 제6 반도체 패턴
170: 제7 반도체 패턴 200: 제1 도전층
210: 섬 전극 220, 220_1: 제1 주사선
220_2: 제4 주사선 230: 발광 제어선
300: 제2 도전층 310: 제1 전원 배선
320: 제1 초기화 배선 330, 510: 제2 주사선
340, 520: 제3 주사선 400: 제2 반도체층
430: 제3 반도체 패턴 440: 제4 반도체 패턴
500: 제3 도전층 600: 제4 도전층
610: 제2 초기화 배선
620, 630, 640, 650, 660, 670: 연결 전극
700: 제5 도전층 710: 데이터선
720: 제2 전원 배선 730: 브릿지 전극
ADL1, ADL2: 점착층 BPL: 회로 소자층
Cst: 스토리지 커패시터 LD: 발광 소자
LBL: 광 제어층 LDL: 발광 소자층
LTH: 투광홀 GI1, GI2: 게이트 절연층
IL1~IL4: 절연층 OP: 개구부
PHL: 차광층 PHS: 광센서
PIH: 핀홀 PSL: 센서층
PTL1, PTL2: 보호층 PX: 화소
SUB: 기판 T1~T7: 트랜지스터
WIN: 윈도우

Claims (20)

  1. 기판; 및
    상기 기판 상에 배치되며, 개구부를 갖는 회로 소자층을 구비한 화소층을 포함하며,
    상기 회로 소자층은,
    제1 반도체층;
    상기 제1 반도체층 상에 배치되며, 제1 주사선 패턴 및 발광 제어선을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되며, 제1 초기화 전압을 전달하는 제1 초기화 배선, 제2 주사선 패턴, 및 제3 주사선 패턴을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치되는 제2 반도체층; 및
    상기 제2 반도체층 상에 배치되며, 제4 주사선 패턴 및 제5 주사선 패턴을 포함하는 제3 도전층을 포함하며,
    상기 제1 초기화 배선은,
    제1 방향으로 연장되어 형성되는 제1 부분 및 제2 부분; 및
    상기 제1 부분과 상기 제2 부분 사이에 배치되며, 상기 제1 방향에 대하여 사선으로 꺾여 연장되는 제3 부분을 포함하는, 표시 장치.
  2. 제1 항에 있어서, 상기 제1 부분, 상기 제2 부분, 및 상기 제3 부분은 일체로 형성되는, 표시 장치.
  3. 제1 항에 있어서, 상기 제2 주사선 패턴과 상기 제3 주사선 패턴은 상기 제1 방향으로 연장되는, 표시 장치.
  4. 제3 항에 있어서, 상기 제1 초기화 배선, 상기 제3 주사선 패턴, 및 상기 제2 주사선 패턴은 상기 제1 방향과 다른 제2 방향을 따라 순차적으로 배열되는, 표시 장치.
  5. 제3 항에 있어서, 상기 제1 부분과 상기 제3 주사선 패턴 사이의 간격은 상기 제2 부분과 상기 제3 주사선 패턴 사이의 간격보다 좁은, 표시 장치.
  6. 제4 항에 있어서, 상기 제2 도전층은,
    상기 제2 주사선 패턴에 대하여 상기 제2 방향으로 이격된 제1 전원 배선을 더 포함하는, 표시 장치.
  7. 제4 항에 있어서, 상기 제4 주사선 패턴과 상기 제5 주사선 패턴은 상기 제1 방향으로 연장되어 형성되며,
    상기 제5 주사선 패턴은 상기 제4 주사선 패턴에 대하여 상기 제2 방향으로 이격되는, 표시 장치.
  8. 제7 항에 있어서, 상기 제2 주사선 패턴과 상기 제4 주사선 패턴은 중첩하며, 동일한 주사 신호를 전달하는, 표시 장치.
  9. 제7 항에 있어서, 상기 제3 주사선 패턴과 상기 제5 주사선 패턴은 중첩하며, 동일한 주사 신호를 전달하는, 표시 장치.
  10. 제1 항에 있어서, 상기 제1 주사선 패턴과 상기 발광 제어선은 상기 제1 방향으로 연장되어 형성되며,
    상기 발광 제어선은 상기 제1 주사선 패턴에 대하여 상기 제1 방향과 다른 제2 방향으로 이격되는, 표시 장치.
  11. 제1 항에 있어서, 상기 제1 도전층은 상기 제1 주사선 패턴 및 상기 발광 제어선과 이격되어 배치되는 섬 전극을 더 포함하고,
    상기 제2 도전층은 상기 제1 방향으로 연장되어 형성되며 구동 전압을 전달하는 제1 전원 배선을 더 포함하며,
    상기 섬 전극과 상기 제1 전원 배선은 중첩하는, 표시 장치.
  12. 제1 항에 있어서, 상기 회로 소자층은,
    상기 제3 도전층 상에 배치되며, 제2 초기화 전압을 전달하는 제2 초기화 배선을 포함하는 제4 도전층을 더 포함하며,
    상기 제2 초기화 배선은 상기 제1 방향으로 연장되어 형성되며, 상기 제1 방향과 다른 제2 방향으로 돌출된 돌출부를 포함하는, 표시 장치.
  13. 제12 항에 있어서, 상기 제2 초기화 배선은 상기 제1 부분과 중첩하는, 표시 장치.
  14. 제12 항에 있어서, 상기 회로 소자층은,
    상기 제4 도전층 상에 배치되며, 데이터선 및 구동 전압을 전달하는 제2 전원 배선을 포함하는 제5 도전층을 더 포함하는, 표시 장치.
  15. 제14 항에 있어서, 상기 데이터선 및 상기 제2 전원 배선은 상기 제2 방향으로 연장되어 형성되며, 상기 제1 방향을 따라 상호 이격되는, 표시 장치.
  16. 제14 항에 있어서, 상기 제1 초기화 배선, 상기 제2 초기화 배선, 상기 데이터선, 및 상기 제2 전원 배선은 상기 개구부 상에 배치되지 않는, 표시 장치.
  17. 제1 항에 있어서, 상기 제1 반도체층은 폴리실리콘 반도체를 포함하며,
    상기 제2 반도체층은 산화물 반도체를 포함하는, 표시 장치.
  18. 제1 항에 있어서, 상기 화소층은,
    상기 회로 소자층 상에 배치되는 발광 소자층을 더 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    광 센서들을 포함하는 센서층을 더 포함하며,
    상기 기판은 상기 센서층 상에 배치되는, 표시 장치.
  20. 제19 항에 있어서, 상기 광 센서들은 상기 화소층으로부터 출사되어 사용자의 손가락에 의해 반사되는 광을 감지하여 상기 사용자의 지문을 감지하는, 표시 장치.
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