KR20220047267A - 에지 접점 연결들을 채용한 안테나 요소들 및 ic 칩들을 갖는 통합 구조들 - Google Patents

에지 접점 연결들을 채용한 안테나 요소들 및 ic 칩들을 갖는 통합 구조들 Download PDF

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KR20220047267A
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cavity
substrate
antenna
sidewall
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KR1020227004056A
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스티븐 제이. 프랜슨
더글라스 제이. 매튜스
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비아셋, 인크
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Abstract

제1 외부 표면에 공동을 갖는 기판을 포함하는 안테나 장치가 개시된다. 기판은 공동의 일부분을 한정하는 측벽을 갖고, 제1 에지 접점은 측벽에 형성된다. IC 칩이 공동 내에 배치되며, 측벽에 대향하는 측면 및 제1 에지 접점에 전기적으로 연결된 측면 상에 형성된 제2 에지 접점을 갖는다. 제1 외부 표면 반대편의 기판의 제2 외부 표면에 배치되는 안테나 요소가, 기판 내에서 연장되는 전도성 비아를 통해 IC 칩 내의 RF 회로부에 전기적으로 연결된다.

Description

에지 접점 연결들을 채용한 안테나 요소들 및 IC 칩들을 갖는 통합 구조들
본 개시내용은 일반적으로 기판에 의해 지지되는 다른 회로 구성요소들, 예컨대 인쇄된 안테나 요소들과 IC 칩들 사이의 연결 기술들 및 배열들에 관한 것이다.
무선 통신에서, 전형적으로, 빔 형성 구성요소들을 포함하는 IC 칩들에 안테나 요소들이 통합된 소형 크기의 안테나 장비를 제공하는 것이 바람직하다. 예를 들어, 위성 애플리케이션들은 전형적으로 기판 상에 배치된 많은 마이크로스트립 패치 안테나 요소들을 갖는 위상 어레이들을 채용한다. 안테나 요소들은 RF 전력을 공급하는 분산 전력 증폭기들에, 그리고 생성된 안테나 빔을 동적으로 조향하기 위해 프로세서에 의해 제어되는 위상 시프터들에 전기적으로 결합될 수 있다. 전력 증폭기들, 위상 시프터들, 및 수신 회로부와 같은 다른 프론트엔드(front end) 장비는 안테나 요소들과 통합된 IC 칩들 내에 단일 구조로 제공될 수 있다.
본 개시된 기술의 일 태양에서, 안테나 장치는 제1 외부 표면에 공동을 갖는 기판을 포함한다. 기판은 공동의 일부분을 한정하는 측벽을 가지며, 제1 에지 접점이 측벽에 형성된다. IC 칩이 공동 내에 배치되며, 측벽에 대향하는 측면 및 제1 에지 접점에 전기적으로 연결된 측면 상에 형성된 제2 에지 접점을 갖는다. 제1 외부 표면 반대편의 기판의 제2 외부 표면에 배치되는 안테나 요소가, 기판 내에서 연장되는 전도성 비아를 통해 IC 칩 내의 RF 회로부에 전기적으로 연결된다.
IC 칩 내의 RF 회로부에 대한 안테나 요소의 전기적 연결은 제1 및 제2 에지 접점들을 통해 이루어질 수 있다. 대안적으로, 안테나 요소의 연결은 IC 칩의 저부 표면에서 전기적 접촉으로 이루어질 수 있다.
다른 태양에서, 안테나 장치를 제조하는 방법은, 기판의 제1 외부 표면에 공동을 형성하는 단계, 및 제1 외부 표면 반대편의 기판의 제2 외부 표면 상에 안테나 요소를 형성하는 단계를 포함한다. 제1 에지 접점이 공동의 측벽에 형성된다. IC 칩은 공동 내로 배치되며, 여기서 IC 칩은 측면 상에 형성된 제2 에지 접점을 갖고, RF 회로부를 포함한다. 제1 및 제2 에지 접점들은 전기적으로 연결된다. 기판 내의 제2 외부 표면으로부터 연장되는 전도성 비아가 형성되고, 안테나 요소는 전도성 비아를 통해 RF 회로부에 전기적으로 연결된다.
다른 태양에서, 전자적으로 조향가능한 안테나 어레이를 제조하는 방법은, 기판 내에, 기판의 제1 외부 표면을 따라 공간적으로 배열된 복수의 공동들을 형성하는 단계; 제1 외부 표면 반대편의 기판의 제2 외부 표면 상에 공간적으로 배열된 복수의 안테나 요소들을 형성하는 단계; 각각의 제1 에지 접점을 갖는 측면을 각각 갖는 복수의 IC 칩들을 제공하는 단계 - 각각의 IC 칩은 빔 형성 구성요소들을 포함함 -; 공동들 각각에 대해: 공동의 측벽 상에 제2 에지 접점을 형성하는 단계; 복수의 IC 칩들 중의 각각의 IC 칩을 공동 내로 배치하는 단계; 각각의 제1 및 제2 에지 접점들을 전기적으로 연결하는 단계; 및 IC 칩 내에 배치된 IC 칩의 빔 형성 구성요소들을 안테나 요소들 중의 각각 적어도 하나의 안테나 요소에 전기적으로 연결하는 단계를 포함한다.
개시된 기술의 상기 및 다른 태양들 및 특징부들은 유사한 참조 부호들이 유사한 요소들 또는 특징부들을 나타내는 첨부 도면과 관련하여 취해진 하기의 상세한 설명으로부터 더욱 명백해질 것이다. 동일한/유사한 요소들 사이를 구별하는 대시기호(dash) 및 제2 라벨을 참조 라벨에 부가함으로써(예컨대, -1, -2) 동일한 또는 유사한 유형의 다양한 요소들이 구별될 수 있다. 그러나, 주어진 설명이 제1 참조 라벨만을 사용하는 경우, 그것은 제2 참조 라벨과 관계없이 동일한 제1 참조 라벨을 갖는 동일한/유사한 요소들 중 임의의 것에 적용가능하다. 요소들 및 특징부들은 도면들에서 축척대로 도시되지 않을 수 있다.
도 1은 일 실시예에 따른 예시적인 안테나 장치의 분해 사시도이다.
도 2는 조립된 상태에 있는 도 1의 안테나 장치의 평면도이다.
도 3은 공동 측벽 상의 예시적인 제1 에지 접점을 예시하는 사시도이다.
도 4는 IC 칩의 측면에 형성된 예시적인 제2 에지 접점을 예시하는 사시도이다.
도 5는 도 2의 안테나 장치의 라인들 5-5를 따라 취해진 단면도이다.
도 6은 도 1 내지 도 5의 안테나 장치를 형성하는 예시적인 방법의 흐름도이다.
도 7a는 예시적인 안테나 장치의 다층 기판의 일부분을 형성하는 하부 기판의 일부분의 평면도이며, 도면은 도 6의 방법의 단계(S602) 이후의 중간 구성을 예시한다.
도 7b는 라인들 7b-7b를 따라 취해진 도 7a의 하부 기판의 단면도이다.
도 7c는 도 7a의 하부 기판의 저면도이다.
도 7d는 도 6의 단계(S604) 이후의 중간 공정에서 다층 기판의 상부 기판의 일부분의 평면도이며, 에지 접점들을 형성하기 위한 노치들이 절취되고 금속화된 후의 구성을 예시한다.
도 7e는 라인들 7e-7e 따라 취해진 도 7d의 상부 기판의 단면도이다.
도 7f는 도 6의 단계(S606) 이후의 도 7d의 상부 기판의 평면도이다.
도 7g는 라인들 7g-7g를 따라 취해진 도 7f의 상부 기판의 단면도이다.
도 7h는 도 6의 방법의 단계(S612) 이후에 형성되는 예시적인 다층 기판의 일부분의 평면도이다.
도 7i는 라인들 7i-7i를 따라 취해진 도 7h의 단면도이다.
도 7j는 도 6의 단계(S614) 이후의 도 7i의 단면도에 대응하는 단면도이다.
도 8a는 다른 실시예에 따른 전자 디바이스의 평면도이다.
도 8b는 도 8a의 라인들 8b-8b'를 따라 취해진 단면도이다.
도 9는 도 8a 및 도 8b의 전자 디바이스를 제조하는 예시적인 방법을 예시하는 흐름도이다.
도 10a는 일 실시예에 따른, 내장된 칩들을 갖는 전자 디바이스의 분해 단면도이다.
도 10b는 조립된 상태에 있는 도 10a의 전자 디바이스의 단면도이다.
첨부 도면을 참조하여, 하기의 설명은 예시적인 목적들을 위해 본 명세서에 개시된 기술의 소정의 예시적인 실시예들의 포괄적인 이해를 돕기 위해 제공된다. 본 설명은 당업자가 기술을 이해하는 것을 돕기 위한 다양한 특정 상세 사항들을 포함하지만, 이들 상세 사항들은 단지 예시적인 것으로 간주되어야 한다. 간단함 및 명료함을 위해, 잘 알려진 기능들 및 구성들의 설명들은 그들의 포함이 당업자에 의해 기술의 이해를 모호하게 할 수 있을 때 생략될 수 있다.
도 1은 일 실시예에 따른 예시적인 안테나 장치(100)의 분해 사시도이다. 안테나 장치(100)는 기판(130) 및 IC 칩(110) 내의 RF 회로부에 전기적으로 연결된 적어도 하나의 안테나 요소(120)(예컨대, 2개의 안테나 요소들(120-1, 120-2))를 포함한다. 각각의 안테나 요소(120)는 기판(130)의 하부 표면(139)("제2 외부 표면") 상에 인쇄된 마이크로스트립 패치 요소로 예시된다. 직사각형 형상으로 도시되어 있지만, 안테나 요소(120)는 원하는 방사선 패턴을 형성하기 위해 임의의 다른 적합한 형상을 가질 수 있다. 또한, 다이폴(dipole)들 또는 슬롯 안테나 요소들과 같은 다른 유형들의 안테나 요소들이 목표 성능 메트릭들을 실현하도록 대체될 수 있다.
기판(130)은, 그 상부 표면(135)("제1 외부 표면") 내에 형성되고 저부 표면 - 이는 접지면(170)의 상부 표면과 일치할 수 있음 -까지 연장되는 깊이를 갖는 공동(140)을 갖는다. 안테나 장치(100)의 조립된 상태에서, IC 칩(110)은 공동(140) 내에 배치되고, IC 칩(110)의 상부 표면(115)은 기판(130)의 상부 표면(135)과 실질적으로 동일 평면 상에 있다. 조립된 상태에서, IC 칩(110)의 저부 표면(119)은 접지면(170)과 대향하고 그에 접할 수 있다. 적어도 하나의 제1 에지 접점(132)은 공동(140)의 측벽(144)에 배치된다. 적어도 하나의 제2 에지 접점(112)이 IC 칩(110)의 측면(117) 상에 위치되고, 인접한 제1 에지 접점(132)에 전기적으로 연결된다. 하나의 안테나 요소(120)에는 관통-기판-비아(TSV)(이하, "전도성 비아" 또는 단지 "비아")(122)로서 구현된 프로브 피드에 의해 (전송 및/또는 수신 방향들의) RF 신호들이 공급될 수 있다. 비아(122)는 짧은 전도성 트레이스(168)에 전기적으로 연결될 수 있으며, 이는 이어서 제1 에지 접점(132)에 전기적으로 연결되어, 제2 에지 접점(112)에 연결된 IC 칩(110) 내의 RF 회로부와 안테나 요소(120) 사이의 전기적 연결을 완료한다.
본 명세서에서, 용어 IC 칩은 작은 편평한 반도체 재료 내에 구현된 하나 이상의 전자 회로들을 지칭한다. 예를 들어, IC 칩(110)은 갈륨 비소(GaAs), 인화 인듐(InP), 실리콘 게르마늄(SiGe) 또는 갈륨 질화물(GaN)로 구성된 모놀리식 마이크로파 IC(MMIC)일 수 있다. IC 칩(110)은 안테나 요소(120)로 출력되는 전송 경로 신호를 증폭하기 위한 전력 증폭기를 포함할 수 있고/있거나 안테나 요소(120)에 의해 수신된 수신 경로 신호를 증폭하기 위한 저잡음 증폭기(LNA)를 포함할 수 있다.
도시된 예에서, 2개의 안테나 요소들(120-1, 120-2)은 비아들(122-1, 122-2)의 조합을 통해 단일 IC 칩(110); 공동(140)의 대향 측벽들(144-1, 144-2) 상의 제1 에지 접점들(132); 및 IC 칩(110)의 대향 측면들(117-1, 117-2) 상의 제2 에지 접점들(112)에 각각 연결된다. 또한, IC 칩(110)은 인접한 제1 에지 접점(132)을 통해 하나의 전도성 트레이스(165)에 각각 연결된 제2 에지 접점들(112)의 다른 쌍을 포함한다. 각각의 전도성 트레이스(165)는 증폭기 또는 동적으로 제어된 위상 시프터와 같은 IC 칩(110) 내의 RF 구성요소에 인가되는 바이어스 전압 또는 제어 신호를 수신하는 단자와 같은 구성요소(도시되지 않음)에 전기적으로 연결될 수 있다. 다른 예들에서, IC 칩(110)은 특정 애플리케이션에 대해 원하는 바와 같이 구성요소들에 더 많거나 더 적은 연결들을 만들기 위해 더 많거나 더 적은 에지 접점들(112)을 포함하고; 더 많거나 더 적은 안테나 요소들(120)이 IC 칩(110)에 연결된다. RF 연결들을 위해, 마이크로스트립 또는 동일 평면 도파관(CPW) 전이들이 이루어질 수 있다. 예를 들어, 본 명세서에서 도면들의 전도성 트레이스들(165 및 168)은 단일 라인들로서 도시되어 있으며; 마이크로스트립의 경우, 전도성 트레이스들(165)은 접지면(예컨대, 170) 위의 마이크로스트립 라인들일 수 있다. CPW의 경우, 전도성 트레이스들(165)은 각각 (도면들에 도시되지 않았지만) 외부 전도성 접지 트레이스들의 쌍 사이의 내부 전도성 트레이스일 수 있다.
안테나 장치(100)는 도 1에 도시된 바와 같이 적어도 하나의 IC 칩(110) 및 적어도 하나의 안테나 요소(120)를 포함한다. 전형적인 애플리케이션에서, 안테나 장치(110)는 몇몇의, 수십 개의 또는 수백 개의 IC 칩들(110)을 포함하며, 이들 각각은 기판(130)을 따라 공간적으로 배열된 각각의 공동(140) 내에 있다. 이러한 전형적인 애플리케이션에서, IC 칩들(110)의 적어도 일부 또는 전부가 기판(130)의 하부 표면(139)을 따라 공간적으로 배열된 하나 이상의 안테나 요소들(120)에 각각 연결되어 안테나 어레이를 형성한다. 안테나 어레이는 IC 칩들(110) 내에 또는 안테나 장치(100) 내의 다른 곳에 집합적으로 위치된 위상 시프터들에 의해 동적으로 조향되는 위상 어레이와 같은 전자 조향된 안테나일 수 있다. 기판(130)은 전송 동작 동안 입력 RF 신호를 분할하고/하거나 안테나 요소들(120)로부터 수신되고 수신 동작 동안 IC 칩들(110)에 의해 처리(예컨대, 증폭, 필터링, 위상 시프트, 하향 변환 등)된 복수의 RF 신호들을 결합하기 위해 IC 칩들(110)에 전기적으로 결합된 빔 형성 회로부를 포함할 수 있다.
도 2는 조립된 상태에 있는 도 1의 안테나 장치(100)의 평면도이다. 도 3은 공동 측벽 상의 예시적인 제1 에지 접점(132)을 예시하는 사시도이다. 도 4는 IC 칩(110)의 측면에 형성된 예시적인 제2 에지 접점(112)을 예시하는 사시도이다. 도 5는 도 2의 라인들 5-5를 따라 취해진 단면도이다. 집합적으로 도 1 내지 도 5를 참조하면, 제1 에지 접점(132) 및 인접한 제2 에지 접점(112)은 상보적인 기하학적 형상들을 가질 수 있다. 각각의 제1 에지 접점(132)은 3차원(3D) 구조, 예컨대, 측방, 베이스 및 후방 금속성 주변 표면들을 형성하도록 도금된 3D 구조에서의 금속성 주변 표면들을 가질 수 있다. 상보적 기하학적 구조들의 치수들은, 제2 에지 접점들(112)이 제1 에지 접점들(132)에 "스냅 인(snap in)"되도록 IC 칩(110)이 공동(140) 내에 배치될 수 있게 하기 위해 밀착된 끼워맞춤(close fit)을 형성할 수 있다. 이는 솔더링, 열압착, 열적 본딩 등을 통해 에지 접점들(112, 132) 사이의 임의의 전기적 연결 향상 이전에 공동(140) 내에 IC 칩(110)을 제자리에 고정하는 것을 도울 수 있다. 대안적으로, 임의의 솔더링 등이 없이 에지 접점 구조체들 사이의 압입 끼워맞춤(press fit)만으로 완전한 전기적 연결이 이루어질 수 있다. 인접한 제1 및 제2 에지 접점들(132, 112) 사이의 밀착된 끼워맞춤은 각각의 에지 접점들이 인터로킹(interlock)되게 할 수 있다. 예를 들어, 도 3에서 보이는 바와 같이, 제1 에지 접점(132)은 공동 측벽(144-2) 내의 리세스인 슬롯형(slotted), 나팔형(flared) 개구(149)를 가질 수 있다. 도 4에서 가장 잘 보이는 바와 같은 인접한 제2 에지 접점(112)은 슬롯형 개구(149) 내에 밀착되게 끼워맞춰지는 측면(117-2)으로부터의 나팔형 돌출부의 형태일 수 있다. 제2 에지 접점들(112)의 외부 표면들이 대응하는 제1 에지 접점들(132)의 내부 표면들과 밀접 접촉하면서, 솔더 또는 다른 전도성 본딩 재료(190)(도 2 참조)가 전기적 연결을 완료하거나 향상시키기 위해 그 사이에 적용될 수 있다. 전도성 본딩 재료는 또한 적어도 부분적으로 기판(130)에 대한 IC 칩(110)의 기계적 연결로서 기능할 수 있다. IC 칩(110)의 외부 치수들은 또한 공동(140)의 측벽들(144)에 대한 밀착 끼워맞춤 또는 심지어 압입 끼워맞춤을 형성할 수 있다. 열 팽창 또는 제조 공차들을 허용하기 위해, IC 칩(110)의 측면(117)과 측벽(144) 사이에 작은 갭 "g"가 존재할 수 있다.
이전에 언급된 바와 같이, 에지 접점들(112, 132)에 동일 평면 도파관(CPW) 전이가 사용되는 경우, 대응하는 에지 접점들(112, 132) 사이에 접지-신호-접지(GSG) 스냅 연결이 이루어질 수 있다. 이러한 구성에서, 전기적 연결당 3개의 연결 지점들이 있다. 다시 말해, 제2 에지 접점(112)은 3개의 접점들: 즉, 하나의 "신호"접점이 2개의 "접지" 접점들 사이에서 그들로부터 전기적으로 절연된 것을 포함할 수 있다. 대응하는 제1 에지 접점(132)도 3개의 연결 지점들을 포함하며, 이는 하나의 신호 접점이 2개의 접지 접점들 사이에 있는 것을 포함한다.
대안적인 실시예에서, 대응하는 제1 및 제2 에지 접점들(112, 132)은 각각 광섬유와 유사한 광 도관과 같은 유전체 도파관 구조체로 구현된다. 이 경우, 전도성 트레이스(165)는, 외부에서 제공되는 RF 변조된 레이저가 제1 및 제2 에지 접점들(112, 132)의 광 도관 연결을 통해 IC 칩(110) 내의 전자장치들로 전파되도록 하기 위해 광 도관(이하, 이 맥락에서 광 도관(165))으로 대체된다. IC 칩(110) 내의 광학-RF 변환기는 광학 신호를 RF 신호로 변환하고, 이는 상이한 에지 접점 쌍(112, 132)을 통해 안테나 요소들(120)로 출력된다. 따라서, 이 실시예에서, 신호는 IC 칩(110)에 "섬유를 통한 RF(RF over fiber)"로서 입력되고, 이어서 IC 칩(110) 내에서 RF로 변환되고, 전송 방향으로 안테나 요소들(120)을 통해 방사된다. 수신 방향에서, 안테나 요소들(120)에 의해 수신된 RF 신호는 에지 접점들(112, 132)의 쌍을 통해 IC 칩(110)으로 라우팅된다. 이어서, IC 칩(110)은 수신 경로 RF 신호를 광학 신호로 변환하고, 이는 처리를 위해 외부 시스템에 동일하거나 상이한 광 도관(165)을 통해 라우팅된다. 이 접근법으로 고 대역폭 시스템이 실현가능할 수 있다.
도 3에 도시된 바와 같은 제1 에지 접점(132)의 테이퍼형 슬롯 설계에서, 제1 에지 접점(132)은, 기판(130)의 상부 표면(135) 내에, 레이저 드릴링, 포토 이미징(photo imaging) 및 에칭 등에 의해 에지 접점을 위한 원하는 기하학적 구조의 노치를 먼저 형성함으로써 구성될 수 있었다. 이어서, 노치는 전도성 측벽들 및 전도성 베이스를 형성하기 위해 전기도금을 통해 금속화될 수 있었고, 노치의 전방 부분은 전방 개구를 형성하기 위해 슬라이싱될 수 있었다. 이로써 제1 에지 접점(132)은 측면(144-2)과 대략 동일 평면 상에 있는 전방 표면(146), 깊이(d1)(도 5 참조), 및 후방 표면(171)을 갖게 된다. 대안적으로, 노치들은 금속으로 완전히 충전되고, 나중에 원하는 기하학적 구조를 갖는 전도성 구조를 형성하기 위해 레이저 드릴링된다. 제1 에지 접점들(132)을 형성하는 것에 대한 추가 논의는 도 6과 관련하여 아래에 제공된다. 제2 에지 접점들(112)과 관련하여, 이들은 다양한 기술들을 사용하여 형성될 수 있다. 예를 들어, 에지 접점들(112)은 퀼트 패키지 노듈(quilt package nodule)일 수 있다.
제1 및 제2 에지 접점들(132, 112)에 대한 다른 기하학적 구조들 및 다른 유형들의 구조들이 고려된다. 예를 들어, 리세스들/돌출부들에 대한 형상들은 전술한 나팔 형상 대신에 직사각형, 원형, 타원형, 삼각형 및/또는 일부 다른 형상일 수 있다. 단일 중앙집중식 슬롯(149) 대신에, 에지 접점(132)은 몇몇 금속 "핑거들" 또는 리지(ridge)들 및 채널들을 갖는 상호맞물린(interdigitated) 구조를 가질 수 있다. 이 경우, 인접한 에지 접점(112)도 상호보완적인 인터로킹 핑거들 또는 채널들 및 리지들을 갖는 상호맞물린 구조를 가질 수 있다. 다른 예들에서, 공동(140)의 하나 이상의 측벽들(144) 및 칩(110)의 하나 이상의 측면들(117) 상의 인터로킹 구조들은 대부분 또는 전체적으로 유전체 또는 반도체 재료로 형성될 수 있다. 이 경우, 에지 접점들(132 및 112)은 인터로킹 구조보다 작을 수 있고, 인터로킹 구조들 자체의 표면들 상에, 측벽들(144)/측면들(117)의 다른 부분들 상에 위치될 수 있거나, 이들은 다른 완전한 인터로킹 구조들을 형성할 수 있다. 더 작은 에지 접점들은, 존재하는 경우, 서로 접하는 평평한 에지들을 가질 수 있거나, 또는 이들은 작은 상보적 기하학적 구조들을 가질 수 있다. 또 다른 예에서, 제2 접점들(132)을 리세스들로서 형성하는 대신에, 이들은 돌출부들로서 형성될 수 있는 한편, 제2 에지 접점들(112)이 리세스들로서 형성된다. 대안적으로, 에지 접점들(112, 132) 각각은 예컨대, 편평하거나 경사진 돌출부들로서, 이들은 인접한 에지 접점(132, 112)에 각각 접한다. 일반적으로, 에지 접점들(112, 132)은 DC에서 mm파 주파수까지의 에너지를 전도하기 위해 사용될 수 있고, mm파 주파수에서 낮은 손실 연결들을 형성하는 데 특히 유용하다. 인접한 에지 접점들(112, 132) 사이의 전기적 연결이 본드와이어들 또는 리본 본드들의 사용 없이 이루어지기 때문에, 이러한 기술들에 의해 달리 추가되는 인덕턴스가 제거된다. 이는 적어도 200 ㎓까지의 주파수에서 극히 낮은 손실 연결을 생성한다. 또한, 공동(140), 제1 에지 접점들(132), 및 제2 에지 접점들(112)을 갖는 IC 칩(110)을 포함하는 전체 구성은 칩들(110)의 상부 표면들(115)이 기판(130)의 상부 표면들과 실질적으로 동일 평면 상에 있을 수 있는 콤팩트한 얇은 구조를 형성한다. IC 칩들(110)이 에지 접점들(112, 132)의 인터로킹을 통해 공동들(140) 내로 간단히 스냅핑되어, 기계적 연결 및 전기적 연결 둘 모두를 완료할 수 있게 됨에 따라, 기판(130)에 대한 IC 칩들(110)의 전기 및 기계적 연결이 단순화된다.
기판(130)은 다른 층들에 배치된 회로부를 갖는 다층 기판일 수 있다. 기판(130)은 임의의 적합한 유전체 재료로 구성될 수 있다. 일부 실시예들에서, 기판(130)은 석영, 알루미나, 유리 또는 용융 실리카와 같은 경질 기판이며, 미세 특징부들을 형성하기 위해 박막 도금에 적합하다. 도 5에 도시된 바와 같이, 예를 들어, 기판(130)은 하부 층(상호교환적으로, "하부 기판")(130a) 및 상부 층("상부 기판")(130b)으로 구성되며, 이때 접지면(170)은 그 사이에 개재된다. 기판(130)은 먼저 하부 층(130a)을 제공하고, 하부 층(130a)의 상부 표면을 금속화하여 접지면(170)을 형성하고, 그 후에 적합한 방법을 사용하여 상부 층(130b)을 접지면(170) 상에 형성하거나 본딩함으로써 형성될 수 있다. 이러한 본딩을 위한 일부 예시적인 방법들은 dbi 본딩, 프릿(frit) 본딩, 금 범프 본딩, 솔더 범프 본딩, 및 구리 기둥 본딩을 포함한다. 대안적으로, 상부 층(130b)은 별도로 제공될 수 있고, 적합한 접착제를 사용하여 접지면(170)에 접착될 수 있다. 접지면(170)은 비아들(122-1 및 122-2)을 수용하기 위한 원형 개구들(182)을 포함할 수 있다. 개구들(182)은 비아들(122-1, 122-2)이 접지면(170)에 접촉하지 않고 관통할 수 있도록 충분히 큰 직경들을 갖고, 그에 의해 비아들(122-1, 122-2)이 안테나 요소들(120-1, 120-2)을 위한 프로브 피드들로서 기능할 수 있게 한다. 접지면(170)은 안테나 요소들(120)에 의해 전송/수신되는 RF 에너지를 반영하기 위해 마이크로스트립 접지면으로서 기능할 수 있다. 마이크로스트립 접지면은 또한, 전도성 트레이스(165)가 전도체인 마이크로스트립 전송 라인의 접지면을 형성할 수 있다.
IC 칩(110)은 기판(130)의 상부 표면(135)으로부터 공동(140)의 베이스에서 접지면(170)의 상부 표면까지의 깊이(d2)와 대략 동일한 두께를 가질 수 있다. 이러한 치수들로, IC 칩(110)의 저부 표면(119)은 접지면(170) 상에 놓일 수 있고, IC 칩(110)의 상부 표면(115)은 기판(130)의 상부 표면(135)과 대략 동일 평면 상에 있을 수 있다. 대안적으로, IC 칩(110)의 두께는 깊이(d2) 보다 작고, 접지면(170)과 저부 표면(119) 사이에 갭이 존재한다. 이러한 갭은 에어 갭 또는 절연 재료의 층으로 충전된 갭일 수 있다. 일부 설계들에서, IC 칩(110)은 안테나 장치(100)의 다른 구성요소들에 대한 전기적 연결들을 이루기 위해 IC 칩(110)의 저부 표면(119) 상에 하나 이상의 전기 접점들을 갖는 것이 바람직할 수 있다. 이 경우, 접지면(170)의 대응하는 개구들은 전기적 연결들을 용이하게 하기 위해 형성될 수 있다.
전도성 비아들(122-1, 122-2)은 도체들의 예들이며, 안테나 요소들(120-1, 120-2)을 위한 프로브 피드들을 형성한다. 아래에서 더 기술되는 바와 같이, 비아(122)는 먼저 기판(130)의 외부 표면 상에 패드를 형성하고, 이어서 기판(130)을 통해 홀을 드릴링하고, 이 홀을 전기 도금 등을 통해 금속으로 충전함으로써 형성될 수 있다. 기판(130)의 상부 표면(135) 상의 짧은 전도성 트레이스(168)는 이러한 비아 패드의 연장부일 수 있고(또는 전도성 트레이스(168) 자체가 비아 패드로 간주될 수 있음), 예를 들어, 근접한 제1 에지 접점(132)의 에지(171)를 중첩함으로써 비아(122)를 제1 에지 접점(132)과 상호연결할 수 있다. 안테나 요소(120) 이외의 회로 구성요소들 또는 단자들(도시되지 않음)에 연결된 다른 전도성 트레이스들(165)은 또한 연결된 제2 에지 접점(112)에 대한 전기적 연결을 위해 제1 에지 접점(132)의 에지(171)와 중첩하는 표면(135) 상에 형성될 수 있다. 임의의 전도성 트레이스(165)는 기판(130)을 통한 다른 비아(도시되지 않음)를 통해, 또는 측부 포트를 통해 이러한 전기적 연결을 이룰 수 있다. 임의의 전도성 트레이스(165)는 RF 신호, DC 바이어스 전압, 또는 시변 제어 신호를 IC 칩(110) 및 다른 회로 구성요소로 또는 그로부터 라우팅할 수 있다.
도 6은 안테나 장치(100)를 형성하는 예시적인 방법(600)의 흐름도이다. 도 7a 내지 도 7i는 방법(600)의 각각의 단계들에 대응하는 구조들을 예시하는 각각의 단면도들 또는 평면도들이다. 방법(600)에 대해 아래에서 기술되는 다양한 공정 단계들의 순서는 다른 예시적인 실시예들에서 원하는 바에 따라 변경될 수 있다는 점에 유의한다.
안테나 장치(100)의 다층 기판(130)을 형성하기 위해, 하부 기판(130a) 및 상부 기판(130b)이 별도로 처리된 다음 함께 본딩될 수 있다. 도 7a는 상부 및 저부 표면들의 패턴 금속화가 수행된 후 공정 단계 동안의 하부 기판(130a)의 일부분의 평면도이다. 도 7b는 라인들 7b-7b를 따라 취해진 도 7a의 하부 기판(130a)의 단면도이고, 도 7c는 도 7a의 하부 기판(130a)의 저면도이다. 도 6 및 도 7a 내지 도 7c를 참조하면, 하부 기판(130a) 이 제공되고, 저부 표면 상에 안테나 요소들(120) 및 상부 표면 상의 접지면(170)을 형성하기 위해 하부 기판(130a)의 상부 및 저부 표면들이 선택적 영역들에서 마스킹되고, 금속화된다(S602). 이러한 금속화 전에, 접지면(170)에 개구들(182)을 형성하기 위한 영역들은 상부 표면에 마스킹되었을 수 있고, 안테나 요소들(120)의 경계들 외부의 영역들은 저부 표면에 마스킹되었을 수 있다. 개구들(182)은 더 작은 제2 직경을 갖는 나중에 형성된 비아 홀들을 수용하기 위한 제1 직경을 갖는다. 더 큰 직경의 개구들(182)은, 안테나 요소들(120)에 프로브 피드들을 형성할 후속 비아들(122)(도 1 내지 도 5에 도시됨)이 접지면(170)에 전기적으로 단락되는 것을 방지한다.
상부 및 저부 표면들을 갖는 상부 기판이 별도로 제공되고 처리된다(S604). 이 공정은 레이저 드릴링, 기계적 드릴링, 포토 이미징 또는 에칭, 또는 다른 적합한 기술을 사용하여, 상부 표면에 각각 제1 기하학적 형상(들)을 갖는 좌측 및 우측 노치들을 절취하는 것을 수반할 수 있다. 이어서, 노치들은 금속화되어 제1 에지 접점들(132)을 형성한다(그 후에 다른 절취 공정 동안 일부 금속화가 슬라이싱된다). 예를 들어, 도 7d는, 노치들(711)이 (상부 기판(130b)의 두께(d2) 보다 작은) 깊이(d1)로 절취되고 금속화된 후의 상부 기판(130b)의 일부분의 평면도이다. 도 7e는 라인들 7e-7e를 따라 취해진 도 7d의 상부 기판(130b)의 단면도이다. 이 예에서, 노치들(711)은 나팔의 형태이지만, 서로 맞물린 연결들을 형성하기 위한 다중 핑거들과 같은 다른 구조들이 또한 이용 가능하다. 확대부 A에서 볼 수 있는 바와 같이, 전기 도금 등에 의한 임의의 노치(711)의 금속화는, 노치(711) 내에, 측벽 금속화 영역들(717s), 전방 벽 금속화 영역(717f), 후방 벽 금속화 영역(717r) 및 베이스 금속화 영역(717b)을 생성할 수 있다.
이어서, IC 칩을 위한 중앙 절취부가 상부 기판을 통해 생성될 수 있다(S604). 예를 들어, 도 7f는 좌측 노치 및 우측 노치(711) 사이에 직사각형 절취부(740)가 생성된 후의 기판(130b)의 평면도이다. 도 7g는 라인들 7g-7g를 따라 취해진 이 단계에서의 상부 기판(130b)의 단면도이다. 절취부(740)는 이후 전술한 공동(140)을 형성한다. 확대부 B에 도시된 바와 같이, 절취부(740)가 생성된 경우, 노치(711)의 전방 부분은 노치(711)의 전방 금속화(717f)가 제거되도록 슬라이싱될 수 있다. 이는 노치(711) 내에 슬롯을 개방하여 제1 에지 접점(132)을 형성하며, 그 내부로 이후 IC 칩(110)의 제2 에지 접점(112)이 삽입된다.
노치들(711)에 인접한 영역들은 패턴 금속화를 통해 금속화되어 노치들의 금속화에 전기적으로 연결된 인접한 상부 비아 패드(168) 또는 전도성 트레이스(165)를 형성할 수 있다(S608). 이러한 금속화 이전 또는 이후에, 상부 기판(130b)은 적합한 본딩 방법 또는 비전도성 접착제를 사용하여 하부 기판(130a)에 부착/본딩되어 다층 기판(130)을 형성한다(S610). 이어서, 비아 홀이 각각의 비아 패드(168)와 대응하는 안테나 요소(120) 사이에 드릴링될 수 있고, 비아 홀들은 금속화되어 프로브 피드들을 완성한다(S612).
예를 들어, 도 7h는 단계(S612) 이후의 예시적인 구성에서 다층 기판의 일부분의 평면도이다. 도 7i는 라인들 7i-7i를 따라 취해진 도 7h의 단면도이다. 이 예에서, 전도성 트레이스들(165)의 쌍과 비아 패드들(168)의 쌍이 상부 기판(130b)의 상부 표면 상에 각각 형성된다. 비아 패드들(168)/전도성 트레이스들(165)은 이에 의해 인접한 제1 에지 접점(132)의 후방 벽 금속화 표면(717r)과 중첩되고 전기적으로 연결될 수 있다. 대안적으로, 노치들(711)이 초기에 형성될 때, 비아 패드들(168)/전도성 트레이스들(165)을 형성하기 위한 인접한 얕은 채널들이 동일한 레이저 드릴링 또는 에칭 공정을 사용하여 동시에 형성되었을 수 있다. 이어서, 노치들(711)이 금속화될 때, 더 얕은 채널들이 동일한 금속화 공정 동안 금속화되어, 상부 표면이 후방 금속화의 상부 표면(717r)과 동일 평면 상에 있는 비아 패드들(168)/전도성 트레이스들(165)을 형성한다. 또 다른 대안으로, 비아 패드들(168) 및 전도성 트레이스들(165)은 노치들(711) 및 제1 에지 접점들(132)을 형성하기 전에 완성된다.
일단 비아 패드들(168)이 형성되면, 비아 홀들이 단계(S612)에서 다층 구조를 완전히 통과하여 드릴링될 수 있다. 각각의 비아 홀은 비아 패드(168), 상부 기판(130b), 개구(182), 하부 기판(130a)을 통한, 그리고 안테나 요소(120)를 통한 수직 경로로 드릴링될 수 있다. 이어서, 비아 홀들은 전기 도금되어 각각의 안테나 요소들(120)로의 프로브 피드 비아들을 완성할 수 있다. 이 공정에서, 금속화가 안테나 요소들(120)의 비아 영역들(731)에 구축될 수 있고, 이어서 화학적 기계적 연마(CMP)와 같은 평탄화 공정이 안테나 요소들(120) 및 비아 영역들(731)의 하부 표면들을 평탄화시켜, 안테나 요소들(120)을 위한 편평한 연속적인 하부 금속 표면을 생성할 수 있다.
이에 따라 다층 기판(130)이 형성된 상태에서, IC 칩(110)에는 인접한 제1 에지 접점들(132)의 제1 기하학적 형상에 상보적인 제2 기하학적 형상을 각각 갖는 제2 에지 접점들(112)이 제공될 수 있다(S614). 도 1에 예시된 바와 같이, IC 칩은 공동(140) 내로 스냅핑되어, 제1 에지 접점들(132)의 금속화된 벽들(717r, 717s 및 717b)과 전기적 접점을 형성하는 제2 에지 접점들(112)을 도시하는 도 7j에 도시된 바와 같은 구조를 생성한다.
전술된 바와 같이, 제2 에지 접점들(112)은 제1 에지 접점들(132) 내로 스냅핑되어 인터로킹 관계를 형성할 수 있다. 일부 경우들에서, 접점들(112, 132) 사이의 압입 끼워맞춤은 그들 사이의 전기적 연결을 형성하고 안테나 장치(100)의 형성을 완성하기에 충분하다. 다른 경우들에서, 제1 에지 접점(112)과 제2 에지 접점(132) 사이의 전기적 연결은 전술한 도 2에 도시된 바와 같이 솔더 또는 다른 전도성 본딩 재료(190)를 사용하여 향상된다.
방법(600)은 전술한 것과 동일한 작업들을 사용하되 확장된 규모로 다음을 수행함으로써 전자적으로 조향가능한 안테나 어레이를 제조하는 방법으로 확장될 수 있다: (i) 기판(130) 내에 적어도 하나의 제2 에지 접점(132)을 각각 갖는 복수의 공동들(140)을 형성하는 단계 - 복수의 공동들(140)은 기판(130)의 상부 표면을 따라 공간적으로 배열됨 -; (ii) 공동(130)의 저부 표면을 따라(즉, 하부 기판(130a)의 저부 표면을 따라) 공간적으로 배열된 복수의 안테나 요소들(120) 또는 복수의 안테나 요소들(120)의 세트들을 형성하는 단계; 및 (iii) 복수의 IC 칩들(110) 각각을 각각의 공동(140) 내로 스냅핑하여, 각각의 IC 칩(110) 내의 빔 형성 구성요소들이 적어도 하나의 각각의 전도성 비아(122)를 통해 적어도 하나의 안테나 요소(120)에 전기적으로 연결되도록 하는 단계. 다시 말해, 확장된 방법은, 각각의 공동들(140)에 대해: 공동(140)의 측벽에 제2 에지 접점(132)을 형성하는 단계; IC 칩들(110) 중의 각각의 IC 칩을 공동(140) 내로 배치하는 단계; 각각의 제1 및 제2 에지 접점들(132, 112)을 전기적으로 연결하는 단계(이는 IC 칩(110)이 공동(140) 내로 스냅핑될 때 발생할 수 있음); 및 IC 칩(110) 내에 배치된 IC 칩(110)의 빔 형성 구성요소들을 안테나 요소들(120) 중의 각각 적어도 하나의 안테나 요소에 전기적으로 연결하는 단계(이는 IC 칩(110)이 공동(140) 내로 스냅핑될 때 발생할 수도 있음)를 포함한다.
도 8a는 다른 실시예에 따른 전자 디바이스(800)의 평면도이다. 도 8b는 도 8a의 라인들 8b-8b를 따라 취해진 단면도이다. 일 구현예에서, 전자 디바이스(800)는 적어도 하나의 안테나 요소, 예컨대, IC 칩(110')에 전기적으로 연결된 안테나 요소들(820-1, 820-2, 820-3, 820-4)을 갖는 안테나 장치이다. 이 예는 이하에서 주로 기술될 것이다. 아래에서 논의되는 다른 실시예들에서, 전자 디바이스(800)는 안테나 요소들(820-1 내지 820-4)을 생략한 비-안테나 구현예이다. 이하, 안테나 구현예를 논의할 때, 전자 디바이스(800)는 안테나 장치(800)로 지칭될 것이다.
안테나 장치(800)는 에지 접점들(112, 132)을 통하기 보다는 IC 칩(110')의 저부 표면에서의 연결을 통해 적어도 하나의 구성요소, 예컨대, 안테나 요소에 대한 프로브 피드 연결을 주로 사용한다는 점에서 전술한 안테나 장치(100)와 상이하다. 기판(130')은 상부 기판(130b')에 본딩된 하부 기판(130a')을 포함하는 다층 기판이고, 내장된 접지면(870) 내의 개구들(840-1, 840-2, 840-3, 840-4)의 위치들을 제외하고 기판(130)과 실질적으로 동일할 수 있다. 예를 들어, 제1 내지 제4 안테나 요소들(820-1 내지 820-4)이 기판(130')의 저부 표면(139) 상에 배치될 수 있다. IC 칩(110')은 적어도 하나의 저부 접점, 예컨대, 접지면(870) 내의 각각의 개구들(840-1 내지 840-4) 내에서 중앙에 위치된 제1 내지 제4 저부 접점들(830-1, 830-2, 830-3, 830-4)을 포함할 수 있다. 저부 접점들(830-1 내지 830-4)은 각각 비아들(822-1, 822-2, 822-3 및 822-4)에 대한 전기적 연결을 위해 그 외부 표면에 솔더 범프 또는 구리 기둥과 같은 연결 요소를 각각 포함할 수 있다. 대안적으로, 연결 요소(예컨대, 솔더 범프/구리 기둥)는 원래 비아들(822)의 단부들에 형성된다(이 경우, 각각의 예시된 접점(830)은 IC 칩(110')의 저부 접점 및 연결 요소를 포함하는 것으로 이해된다). 비아들(822-1 내지 822-4)은 안테나 요소(820-1 내지 820-4)의 각각의 피드 지점과 전기 접점(830-1 내지 830-4) 사이에 각각 전기적으로 연결된 프로브 피드들이다. 전기 접점들(830)은 각각 안테나 요소(820)에 대한 신호 전송/수신을 처리하기 위해 IC 칩(110') 내에 배치된 RF 전송기 및/또는 수신기 회로부에 연결될 수 있다.
안테나 장치(800)는 IC 칩(110')의 대응하는 적어도 하나의 제2 에지 접점(112)에 연결하기 위해 공동(140)의 측벽(144)에 형성된 적어도 하나의 제1 에지 접점(132)을 포함한다. 각각의 전도성 트레이스(165)는 안테나 장치(800)의 다른 구성요소/단자와 IC 칩(110') 내의 RF 회로부 사이의 전기적 연결을 완료하기 위해 전술한 것과 동일한 방식으로 인접한 제1 에지 접점(132)에 연결된다. 예시된 예에서, 각각의 제2 에지 접점들(112)에 대한 연결을 위해 4개의 전도성 트레이스들(165)이 제공된다. 임의의 전도성 트레이스(165)는 기판(130') 상의 측면 접촉을 통해 또는 비아(도시되지 않음)를 통해 구성요소/단자에 연결될 수 있다.
도 8a 및 도 8b에 도시된 것에 대한 대안적인 실시예에서, 최대 3개의 저부 접점들(830)은 비아들(822)을 통해 최대 3개의 안테나 요소들(820)에 연결되지만, 적어도 하나의 다른 안테나 요소(820)는 에지 접점들(132, 112)의 하나의 세트 및 기판(130')의 상부 표면으로부터 연장되는 비아를 통해 IC 칩(110')에 전기적으로 연결된다. 이러한 경우들 중 어느 하나에서, 적어도 하나의 다른 저부 접점(830)은, RF 신호들, 제어 신호들 또는 DC 바이어스를 교환하기 위해 다른 구성요소에 연결되기 위해 하부 기판(130a') 내에 내장된 전도성 트레이스(165)(도시되지 않음)에 연결되거나, 접지 연결을 이루기 위해 접지면(870)에 연결될 수 있다.
하나의 비-안테나 구현에서, 적어도 하나의 저부 접점(830)은, 하부 기판 층(130a') 내에서 연장되는 전도성 트레이스(165)(둘 모두 도시되지 않음)에 연결되는 층간 비아(예컨대, 비아(822-1)의 단축된 버전)에 연결된다. 또 다른 비-안테나 구현에서, 접지면(870) 또는 그의 일부분은 IC 칩(110')을 냉각시키기 위한 열 히트 싱크로서 구성된 금속 층으로 대체되는 한편, 적어도 하나의 저부 접점(830)은 전도성 트레이스(165)에 유사하게 연결된 층간 비아에 연결된다.
도 9는 전자 디바이스(800)를 제조하는 예시적인 방법(900)을 예시한 흐름도이다. 방법(900)으로, 하부 기판(130a') 및 상부 기판(130b')은 별도로 처리된 다음 함께 본딩될 수 있다. 이어서, IC 칩(110')이 중앙 공동(140) 내로 스냅핑되고, IC 칩(110')의 각각의 접점들과 기판(130') 내에 형성된 접점들 사이의 전기적 연결들이 이루어진다.
상세하게는, 상부 및 저부 표면들을 갖는 하부 기판(130a')이 제공된다(S902). 상부 및 저부 표면들의 영역들은 패턴 금속화를 위해 마스킹되어 저부 표면 상의 안테나 요소들(120), 및 개구들(840) 및 개구들 내의 비아 패드들(비아들(830)의 상부 부분)을 갖는 상부 표면 상의 접지면(870)을 형성한다. 이어서, 비아 홀들이 비아 패드들을 통해 안테나 요소들에 대한 피드 지점들에서 저부 표면으로 드릴링된다(S903). 비아 홀들은 금속화되어 프로브 피드들을 완성한다. 이어서, 상부 기판(130b')은, 각각의 에지 접점(132)이 비아(168) 대신에 전도성 트레이스(165)에 연결될 수 있다는 점을 제외하고는, 단계들(S604, S606, S608 및 S608)과 동일한 방식으로 단계들(S904, S906, S908 및 S908)에서 각각 처리될 수 있다. 일부 에지 접점들(132)이 인접한 비아(168)에 연결되는 대안적인 구성을 형성하기 위해, 공정 단계들(S904 내지 S908)은 S604 내지 S608과 동일할 수 있다.
이어서, 상부 기판(130b')은 본딩 방법 또는 비전도성 접착제(789)를 사용하여 하부 기판(130a')에 부착/본딩된다(S910). 언급된 바와 같이, 이러한 목적을 위한 적합한 본딩 방법들은 dbi 본딩, 프릿 본딩, 금 범프 본딩, 솔더 범프 본딩, 및 구리 기둥 본딩을 포함한다.
IC 칩(110')에는 상보적(제2) 에지 접점들(112) 및 솔더 범프들 또는 구리 기둥들이 부착된 저부 접점들(830-1 내지 830-4)이 제공될 수 있다(S912). IC 칩(110')은 공동(140) 내로 스냅핑되고, 전술한 방식으로 대응하는 제1 및 제2 에지 접점들(132, 112) 사이에 전기적 연결이 이루어진다. 저부 전기 접점들(830)과 각각의 비아들(822) 사이의 전기적 연결은 전기 접점들(830)에 부착된 솔더 범프들/구리 기둥들을 가열 및 냉각함으로써 이루어질 수 있다. 솔더 범프들/구리 기둥들은 전기 접점들(830)에 부착되는 대신에, 비아들(822)의 형성 후에 그들의 단부들에 대안적으로 부착될 수 있고, 그 후에, 전기 접점들(830)에 대한 비아들(822)의 전기적 연결은 동일한 가열 및 냉각 기술을 사용하여 이루어질 수 있다는 점에 유의한다.
도 10a는 다른 실시예에 따른, 내장된 IC 칩들을 갖는 전자 디바이스(10)의 분해 단면도이다. 도 10b는 조립된 상태에 있는 전자 디바이스(10)의 단면도이다. 도 10a 및 도 10b를 참조하면, 전자 디바이스(10)는 상부 표면(35) 내에 형성된 이중 공동 구조를 갖는 다층 기판(30); 제1 IC 칩(60), 및 제2 IC 칩(50)을 포함한다. 제1 및 제2 IC 칩들(60, 50)은 이중 공동 구조의 각각의 제1 및 제2 공동 부분들(80, 70) 내에 배치된다. 제1 공동 부분(80)은 제2 공동 부분(70) 바로 아래에 있고, 제2 공동 부분(70)보다 더 작은 주연부를 갖는다.
제1 공동 부분(80)은 하나 이상의 제1 에지 접점들(132)이 배치되는 적어도 하나의 측벽(81)을 가지며, 여기서 각각의 제1 에지 접점(132)은 IC 칩(60)의 측면(62)에 배치된 인접한 제2 에지 접점(112)에 전기적으로 연결될 수 있다. 마찬가지로, 제2 공동 부분(60)은 IC 칩(50)의 측면(52) 상의 적어도 하나의 제2 에지 접점(112')에 전기적으로 연결된 적어도 하나의 제1 에지 접점(132')을 갖는다. 예시된 예에서, 공동 부분(80)은 대향 측벽들(81-1, 81-2) 각각에 적어도 하나의 제1 에지 접점(132)을 포함하고; 제2 공동 부분(70)은 대응하는 제2 에지 접점들에 연결되기 위해 대향 측벽들(71-1, 71-2) 각각에 적어도 하나의 제1 에지 접점(132')을 포함한다. 에지 접점들(132, 132', 112, 112')은 전술한 것들과 동일하거나 유사한 구조들을 가질 수 있고, 이미 기술된 것과 동일하거나 유사한 방식으로 제조되고 서로 전기적으로 연결될 수 있다.
임의의 에지 접점(132 또는 132')은 기판(30) 내의 비아 및/또는 전도성 트레이스를 통해 전자 디바이스(10)의 다른 구성요소에 전기적으로 연결될 수 있다. 예를 들어, IC 칩들(50 및 60)은 에지 접점들(112, 132, 132' 및 112')의 하나 이상의 세트들을 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 도 10a 및 도 10b에 도시된 바와 같이, 기판(30)은 하부 층(30a), 중심 층(30b) 및 상부 층(30c)으로 구성될 수 있다. 전도성 트레이스들(165)은 층들(30a 및 30b) 사이에 그리고 층들(30b 및 30c) 사이에 배치될 수 있다. 도시된 예에서, 제1 IC 칩(60) 내의 회로부는, 제2 에지 접점(112), 제1 에지 접점(132), 제1 전도성 트레이스(165), 기판 층(30c)을 통해 연장되는 블라인드 비아(22), 비아 패드/제2 전도성 트레이스(168), 제1 에지 접점(132') 및 제2 에지 접점(112')을 포함하는 경로를 통해 제2 IC 칩(50) 내의 회로부에 전기적으로 연결될 수 있다.
하나의 예시적인 구현예에서, 제1 IC 칩(60)은 기판 층(30a)의 하부 표면에 배치된 하나 이상의 안테나 요소들(도시되지 않음)에 전기적으로 결합된 증폭기를 포함한다. 이 경우, 제1 IC 칩(60)의 증폭기는 위에 언급된 연결 경로를 통해 제2 IC 칩(50) 내에 포함된 빔 형성 네트워크 회로부에 전기적으로 연결될 수 있다. 또한, 몇몇의, 수십 개의 또는 다수의 IC 칩들(50 및 60)이 위상 어레이와 같은 안테나 어레이를 구동하기 위해 기판(30)을 가로질러 공동들 내로 공간적으로 배열될 수 있다.
제1 IC 칩(60)은 제2 IC 칩(50)과는 상이한 반도체 재료로 구성될 수 있다. 일 예에서, 제1 IC 칩(60)은 InP로 구성되고, 제2 IC 칩(50)은 SiGe로 구성된다.
제1 IC 칩(60)은, 제1 공동 부분(80) 내에 조립될 때 제1 공동 부분(80)의 상부 표면과 대략 동일 평면 상에 있는 상부 표면을 가질 수 있다. 제2 IC 칩(50)은 제2 공동 부분(70)의 깊이보다 작은 두께 치수를 가질 수 있어서, 제2 IC 칩(50)이 제2 공동 부분(70) 내에 조립될 때, 그의 상부 표면은 기판(30)의 상부 표면(35)과 대략 동일 평면 상에 있을 수 있지만, 그의 저부 표면은 갭(97)에 의해 제2 공동 부분(70)의 상부 표면으로부터 이격될 수 있다. 일 예에서, 갭(97)은 에어 갭이다. 다른 예들에서, 갭(97)은 제1 IC 칩(60)이 제1 공동 부분(80) 내에 조립된 후에 제1 IC 칩(60) 위에 형성된 절연 언더필(underfill) 재료이다. 후자의 경우, 제2 IC 칩(50)은 제2 공동 부분(50) 내의 조립을 위해 언더필 재료 위에 배치될 수 있다. 예를 들어, 언더필 재료는 제1 IC 칩(60) 상에 형성된 상부 접점들과 제2 IC 칩(50) 상에 형성된 하부 접점들 사이의 전기적 연결을 허용하는 개구들을 가질 수 있다.
재료의 층(87)은 제1 공동 부분(80)의 저부 표면에 배치될 수 있다. 일 예에서, 층(87)은 전술한 실시예들에서 접지면들(170 또는 870)에 유사한 접지면의 일부분이다. 이 경우, 다른 접지면 부분들(도시되지 않음)은 층들(30a 및 30b) 사이에서 층(87)을 둘러싸면서 배치되고, 모든 접지면 부분들은 함께 기판 층(30a)의 하부 표면 상에 배치된 안테나 요소들에 대한 접지면으로서 작용한다. 비-안테나 구현에서, 집합적 접지면은 단지 회로 구성요소들 사이의 회로 경로들을 위한 접지 표면을 형성할 수 있다. 대안적으로, 층(87)은 열 히트 싱크로서 기능하도록 구성될 수 있다.
다른 예들에서, 층(87)은 접지면이 아니라, 제1 IC(60) 내의 회로부와 전자 디바이스(10) 내의 다른 회로 요소들 사이의 RF, DC 또는 제어 신호 연결들을 위한 하나 이상의 전도성 트레이스들을 형성하도록 패턴화된다.
전술한 것들과 같은 현재 개시된 기술에 따른 전자 디바이스들 및 안테나 장치는 종래의 디바이스들에 비해 특정 이점들을 나타낼 수 있다. 예를 들어, 기술된 바와 같은 콤팩트한 구성들로 인해, 실시예들은 극고주파에서, 예컨대, 200 ㎓의 정도로 고성능 신호 라우팅을 허용할 수 있다. 이러한 고성능은 그렇지 않으면 사용되었을 기판 상의 칩과 전도성 트레이스들/비아들 사이의 본드와이어들로부터의 인덕턴스가 제거 또는 최소화된 것에 적어도 부분적으로 기인한다. 실시예들은 이러한 극고주파 위상 어레이들 및 다른 구성요소들의 차세대에 힘을 실어줄 수 있다. IC 칩들의 외부 표면들은 외부 기판 표면과 실질적으로 동일 평면 상에 있기 때문에 컴팩트하고 얇은 구성들을 실현할 수 있다. IC 칩들이 다층 기판의 공동들 내로 간단히 스냅핑되고, 제1 및 제2 에지 접점들의 인터로킹을 통해 기계적 연결 및 전기적 연결 둘 모두를 동시에 완료함으로써 제조가 단순화된다.
본 명세서에 기술된 기술이 그의 예시적인 실시예들을 참조하여 특히 도시되고 기술되었지만, 하기의 청구범위 및 그의 등가물들에 의해 정의되는 바와 같은 청구된 주제의 사상 및 범주로부터 벗어남이 없이 형태 및 상세 사항들에서의 다양한 변경들이 그 안에서 이루어질 수 있음이 당업자에 의해 이해될 것이다.

Claims (31)

  1. 안테나 장치로서,
    제1 외부 표면(135)에 공동(140)을 갖는 기판(130) - 상기 기판(130)은 상기 공동(140)의 일부분을 한정하는 측벽(144)을 갖고, 상기 측벽(144)에 제1 에지 접점(132)이 형성됨 -;
    상기 공동(140) 내에 배치되는 집적 회로(IC) 칩(110) - 상기 집적 회로(IC) 칩(110)은 상기 측벽(144)에 대향하는 측면(117) 및 상기 제1 에지 접점(132)에 전기적으로 연결된 상기 측면(117) 상에 형성된 제2 에지 접점(112)을 갖음 -; 및
    상기 제1 외부 표면(135) 반대편의 상기 기판(130)의 제2 외부 표면(139)에 배치된 안테나 요소(120)를 포함하며, 상기 안테나 요소(120)는 상기 기판(130) 내에서 연장되는 전도성 비아(122)를 통해 상기 IC 칩(110) 내의 무선 주파수(RF) 회로부에 전기적으로 연결되는, 안테나 장치.
  2. 제1항에 있어서, 상기 IC 칩(110) 내의 상기 RF 회로부에 대한 상기 안테나 요소(120)의 전기적 연결은 상기 제1 및 제2 에지 접점들을 통해 이루어지는, 안테나 장치.
  3. 제2항에 있어서, 상기 제1 외부 표면(135) 상에 또는 그 내부에 있고, 상기 제1 에지 접점(132)에 연결되는 전도성 트레이스(165)를 더 포함하며, 상기 RF 회로부에 대한 상기 안테나 요소(120)의 상기 전도성 트레이스(165)로의 전기적 연결은 상기 전도성 비아(122)를 통해 이루어지는, 안테나 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 공동(140)은 상기 IC 칩(110)의 저부 표면에 대향하는 저부 표면을 갖고;
    상기 전도성 비아(122)는 상기 공동(140)의 상기 저부 표면까지 연장되고, 상기 RF 회로부에 연결된 상기 IC 칩(110)의 상기 저부 표면에서 연결 요소에 연결되는, 안테나 장치.
  5. 제4항에 있어서, 상기 연결 요소는 솔더 범프를 포함하는, 안테나 장치.
  6. 제5항에 있어서, 상기 연결 요소는 전도성 기둥을 포함하는, 안테나 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 기판(130) 내의 접지면(170)을 더 포함하는, 안테나 장치.
  8. 제7항에 있어서, 상기 공동(140)은, 상기 IC 칩(110)의 저부 표면에 대향하는 저부 표면을 갖고,상기 접지면(170)의 일부분은 상기 공동(140)의 상기 저부 표면에 형성되는, 안테나 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 안테나 요소(120)는 제1 안테나 요소이고, 상기 안테나 장치는 상기 제2 외부 표면(139)에 배치된 적어도 하나의 제2 안테나 요소를 더 포함하고, 상기 적어도 하나의 제2 안테나 요소는 상기 기판(130) 내에서 연장되는 적어도 하나의 추가의 전도성 비아(122)를 통해 상기 IC 칩(110) 내의 상기 RF 회로부에 전기적으로 연결되고 상기 적어도 하나의 제2 안테나 요소에 연결되는, 안테나 장치.
  10. 제9항에 있어서, 상기 제1 및 제2 안테나 요소들은 안테나 어레이의 일부이고, 상기 IC 칩(110) 내의 상기 RF 회로부는 상기 안테나 어레이에 의해 형성된 빔을 조향하기 위한 빔 형성 구성요소들을 포함하는, 안테나 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 제1 및 제2 에지 접점들은 함께 솔더링되는, 안테나 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 측벽(144) 및 상기 측면(117)은 상보적인 형상들을 갖는 각각의 제1 및 제2 인터로킹(interlocking) 특징부들을 가지며, 상기 제1 및 제2 인터로킹 특징부들은 서로 인터로킹되는, 안테나 장치.
  13. 제12항에 있어서, 상기 제1 인터로킹 특징부는 상기 측벽(144) 내의 리세스 또는 상기 측벽(144)으로부터의 돌출부이고, 상기 제2 인터로킹 특징부는 각각 상기 측면(117)으로부터의 상보적 돌출부 또는 상기 측면(117) 내의 상보적 리세스인, 안테나 장치.
  14. 제12항에 있어서, 상기 제1 및 제2 에지 접점들은 상기 제1 및 제2 인터로킹 특징부들의 각각의 표면들 상에 배치되는, 안테나 장치.
  15. 제12항에 있어서,
    상기 측벽(144)은 제1 측벽이고, 상기 공동(140)은 상기 제1 측벽 반대편의 제2 측벽을 갖고, 제3 에지 접점이 상기 제2 측벽 상에 형성되고;
    상기 측면(117)은 제1 측면이고, 상기 IC 칩(110)은 상기 제1 측면 반대편의 제2 측면 및 상기 제3 에지 접점에 연결된 상기 제2 측면 상의 제4 에지 접점을 갖는, 안테나 장치.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 공동(140)은 제1 공동 부분이 제2 공동 부분 바로 아래에 있는 이중 공동 구조를 가지며, 상기 제1 공동 부분은 상기 제2 공동 부분의 제2 주연부보다 더 작은 제1 주연부를 갖고;
    상기 측벽(144)은 상기 제1 공동 부분의 일부분을 한정하는 제1 측벽이고, 상기 기판(130)은 상기 제2 공동 부분의 일부분을 한정하는 제2 측벽을 갖고, 제3 에지 접점이 상기 제2 측벽 상에 형성되고;
    상기 IC 칩(110)은 상기 제1 공동 부분 내에 배치된 제1 IC 칩이고;
    상기 안테나 장치는 상기 제2 공동 부분 내에 배치되고 상기 제3 에지 접점에 전기적으로 연결된 제4 에지 접점을 갖는 제2 IC 칩을 더 포함하는, 안테나 장치.
  17. 제16항에 있어서, 상기 제1 IC 칩 및 상기 제2 IC 칩은 서로 전기적으로 결합되는, 안테나 장치.
  18. 제17항에 있어서, 상기 제1 IC 칩은 상기 안테나 요소(120)에 전기적으로 결합된 증폭기를 포함하고, 상기 제2 IC 칩은 상기 증폭기에 결합된 빔 형성 네트워크 회로부를 포함하는, 안테나 장치.
  19. 제18항에 있어서, 상기 제1 IC 칩은 제1 반도체 재료를 포함하고, 상기 제2 IC 칩은 상기 제1 반도체 IC 재료와 상이한 제2 반도체 재료를 포함하는, 안테나 장치.
  20. 제18항에 있어서, 상기 제1 IC 칩의 상부 표면은 에어 갭 또는 언더필(underfill) 재료에 의해 상기 제2 IC 칩의 저부 표면으로부터 분리되는, 안테나 장치.
  21. 안테나 장치를 제조하는 방법으로서,
    기판(130)의 제1 외부 표면(135) 내에 공동(140)을 형성하는 단계;
    상기 제1 외부 표면(135) 반대편의 상기 기판(130)의 제2 외부 표면(139) 상에 안테나 요소(120)를 형성하는 단계;
    상기 공동(140)의 측벽(144)에 제1 에지 접점(132)을 형성하는 단계;
    측면(117) 상에 형성된 제2 에지 접점(112)을 갖고, 무선 주파수(RF) 회로부를 포함하는 집적 회로(IC) 칩(110)을 제공하는 단계;
    상기 IC 칩(110)을 상기 공동(140) 내로 배치하는 단계;
    상기 제1 및 제2 에지 접점들을 전기적으로 연결하는 단계;
    상기 기판(130) 내에서 상기 제2 외부 표면(139)으로부터 연장되는 전도성 비아(122)를 형성하는 단계; 및
    상기 안테나 요소(120)를 상기 전도성 비아(122)를 통해 상기 RF 회로부에 전기적으로 연결하는 단계를 포함하는, 방법.
  22. 제21항에 있어서,
    전도성 트레이스(165)를 상기 제1 에지 접점(132)에 연결된 상기 기판(130) 내에, 상기 기판(130)의 상기 제1 외부 표면(135) 상에 또는 그 내부에 형성하는 단계;
    상기 전도성 비아(122)를 상기 전도성 트레이스(165)에 연결하는 단계; 및
    상기 안테나 요소(120)를 상기 전도성 비아(122)를 통해 상기 전도성 트레이스(165)에 전기적으로 연결하고 이에 의해, 상기 안테나 요소(120)를 상기 RF 회로부에 연결하는 단계를 더 포함하는, 방법.
  23. 제22항에 있어서, 상기 공동(140)에는 저부 표면이 형성되고, 상기 IC 칩(110)은 상기 IC 칩(110)이 상기 공동(140) 내에 배치될 때 상기 공동(140)의 상기 저부 표면과 대향하는 저부 표면을 가지며, 상기 방법은:
    상기 공동(140)의 상기 저부 표면에 연결 요소를 형성하는 단계;
    상기 연결 요소를 상기 IC 칩(110)의 상기 저부 표면에서의 전기 접점을 통해 상기 RF 회로부에 전기적으로 연결하는 단계; 및
    상기 전도성 비아(122)를 상기 연결 요소에 연결하고 이에 의해 상기 안테나 요소(120)를 상기 RF 회로부에 연결하는 단계를 더 포함하는, 방법.
  24. 제22항에 있어서, 상기 공동(140)은, 제1 공동 부분이 제2 공동 부분 바로 아래에 있는 이중 공동 구조를 갖는 것으로 형성되고, 상기 제1 공동 부분은 상기 제2 공동 부분의 제2 주연부보다 더 작은 제1 주연부를 갖고, 상기 IC 칩은 제1 IC 칩이고, 상기 IC 칩을 배치하는 단계는 상기 제1 공동 부분 내에 상기 제1 IC 칩을 배치하는 단계를 포함하고;
    상기 공동(140)에는, 상기 측벽(144) - 상기 측벽(144)은 상기 제1 공동 부분의 일부분을 한정하는 제1 측벽임 -, 및 상기 제2 공동 부분의 일부분을 한정하는 상기 기판(130)의 제2 측벽이 형성되고, 상기 방법은:
    상기 제2 측벽 상에 제3 에지 접점을 형성하는 단계;
    측면(117) 상에 제4 에지 접점을 갖는 제2 IC 칩을 상기 제2 공동 부분 내로 배치하는 단계; 및
    상기 제4 에지 접점을 상기 제3 에지 접점에 전기적으로 연결하는 단계를 더 포함하는, 방법.
  25. 제22항에 있어서,
    상기 측벽(144) 상에 제1 인터로킹 특징부를 형성하는 단계;
    상기 측면 상에 상기 제1 인터로킹 특징부에 상보적인 형상을 갖는 제2 인터로킹 특징부를 형성하는 단계를 더 포함하며,
    상기 IC 칩(110)을 상기 공동(140) 내로 배치하는 단계는 상기 제1 및 제2 인터로킹 특징부들이 인터로킹되도록 상기 IC 칩을 상기 공동(140) 내로 스냅핑하는 단계를 포함하는, 방법.
  26. 제25항에 있어서, 상기 제1 인터로킹 특징부는 레이저 드릴링을 사용하여 형성되는, 방법.
  27. 제25항에 있어서, 상기 제1 인터로킹 특징부는 포토-이미징(photo-imaging) 및 에칭을 사용하여 형성되는, 방법.
  28. 제22항에 있어서, 상기 제1 인터로킹 특징부를 도금하여 상기 제1 에지 접점(132)을 상기 제1 인터로킹 특징부의 표면 상에 형성하는 단계를 포함하는, 방법.
  29. 제21항 내지 제28항 중 어느 한 항에 있어서, 상기 기판(130)은 상부 기판(130b), 하부 기판(130a), 및 상기 상부 기판과 상기 하부 기판 사이의 접지면(170)을 포함하며, 상기 공동(140)을 형성하는 단계, 안테나 요소(120)를 형성하는 단계, 제1 에지 접점(132)을 형성하는 단계, 및 전도성 비아(122)를 형성하는 단계는:
    상기 하부 기판(130a)의 저부 표면 상에 상기 안테나 요소(120)를 형성하는 단계;
    적어도 하나의 개구를 갖는 상기 하부 기판(130a)의 상부 표면 상에 상기 접지면(170)을 형성하는 단계:
    상기 상부 기판 내의 적어도 하나의 노치를 절취하고 상기 적어도 하나의 노치를 금속화하는 단계;
    상기 노치에 인접한 영역에서 상기 상부 기판(130b) 내에 절취부를 생성하는 단계 - 상기 적어도 하나의 노치는 상기 절취부가 생성된 후에 상기 제1 에지 접점(132)을 형성함 -;
    상기 상부 기판(130b)을 상기 하부 기판(130a)에 본딩하는 단계 - 상기 상부 기판(130b)에서 절취된 상기 영역은 상기 본딩 후에 상기 공동(140)을 형성함 -; 및
    상기 접지면(170)의 상기 적어도 하나의 개구를 통해 상기 전도성 비아(122)를 형성하는 단계를 포함하는, 방법.
  30. 전자적으로 조향가능한 안테나 어레이를 제조하는 방법으로서,
    기판(130)의 제1 외부 표면(135)을 따라 공간적으로 배열된 복수의 공동들을 상기 기판(130) 내에 형성하는 단계;
    상기 제1 외부 표면(135) 반대편의 상기 기판(130)의 제2 외부 표면(139) 상에 공간적으로 배열된 복수의 안테나 요소들(120)을 형성하는 단계;
    각각의 제2 에지 접점(112)을 갖는 측면을 각각 갖는 복수의 집적 회로(IC) 칩들(110)을 제공하는 단계 - 각각의 IC 칩은 빔 형성 구성요소들을 포함함 -;
    상기 공동들 각각에 대해:
    상기 공동(140)의 측벽(144) 상에 제1 에지 접점(132)을 형성하는 단계;
    상기 복수의 IC 칩들(110) 중의 각각의 IC 칩을 상기 공동(140) 내로 배치하는 단계;
    상기 각각의 제1 및 제2 에지 접점들(112)을 전기적으로 연결하는 단계; 및
    상기 IC 칩(110) 내에 배치된 상기 IC 칩(110)의 상기 빔 형성 구성요소들을 상기 안테나 요소들(120) 중의 각각 적어도 하나의 안테나 요소에 전기적으로 연결하는 단계를 포함하는, 방법.
  31. 제30항에 있어서,
    상기 IC 칩들(110) 각각의 측면 상에 제1 인터로킹 특징부를 형성하는 단계;
    상기 공동들 각각에 대해:
    상기 측벽(144) 상에 제2 인터로킹 특징부를 형성하는 단계 - 상기 제2 인터로킹 특징부는 상기 제2 인터로킹 특징부 내에 배치될 상기 각각의 IC 칩(110)의 상기 제1 인터로킹 특징부와 상보적인 형상을 갖음 -를 더 포함하며,
    상기 각각의 IC 칩(110)을 상기 공동(140) 내로 배치하는 단계는 상기 각각의 제1 및 제2 인터로킹 특징부들이 인터로킹되도록 상기 각각의 IC 칩(110)을 상기 공동(140) 내로 스냅핑하는 단계를 포함하는, 방법.
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