KR20220030948A - 광 검출 장치 - Google Patents

광 검출 장치 Download PDF

Info

Publication number
KR20220030948A
KR20220030948A KR1020217042712A KR20217042712A KR20220030948A KR 20220030948 A KR20220030948 A KR 20220030948A KR 1020217042712 A KR1020217042712 A KR 1020217042712A KR 20217042712 A KR20217042712 A KR 20217042712A KR 20220030948 A KR20220030948 A KR 20220030948A
Authority
KR
South Korea
Prior art keywords
region
photodetector
layer
electrode
semiconductor substrate
Prior art date
Application number
KR1020217042712A
Other languages
English (en)
Inventor
타카히로 하마사키
코지 나가히로
히로유키 오리
사토에 미야타
타카히로 미우라
히사오 요시무라
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 세미컨덕터 솔루션즈 가부시키가이샤 filed Critical 소니 세미컨덕터 솔루션즈 가부시키가이샤
Publication of KR20220030948A publication Critical patent/KR20220030948A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/02—Systems using the reflection of electromagnetic waves other than radio waves
    • G01S17/06—Systems determining position data of a target
    • G01S17/08—Systems determining position data of a target for measuring distance only
    • G01S17/10—Systems determining position data of a target for measuring distance only using transmission of interrupted, pulse-modulated waves
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/02—Systems using the reflection of electromagnetic waves other than radio waves
    • G01S17/06—Systems determining position data of a target
    • G01S17/08—Systems determining position data of a target for measuring distance only
    • G01S17/32—Systems determining position data of a target for measuring distance only using transmission of continuous waves, whether amplitude-, frequency-, or phase-modulated, or unmodulated
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/88—Lidar systems specially adapted for specific applications
    • G01S17/89—Lidar systems specially adapted for specific applications for mapping or imaging
    • G01S17/894—3D imaging with simultaneous measurement of time-of-flight at a 2D array of receiver pixels, e.g. time-of-flight cameras or flash lidar
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/483—Details of pulse systems
    • G01S7/486—Receivers
    • G01S7/4861—Circuits for detection, sampling, integration or read-out
    • G01S7/4863—Detector arrays, e.g. charge-transfer gates
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/491—Details of non-pulse systems
    • G01S7/4912—Receivers
    • G01S7/4913—Circuits for detection, sampling, integration or read-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14654—Blooming suppression
    • H01L27/14656—Overflow drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0236—Special surface textures
    • H01L31/02363—Special surface textures of the semiconductor body itself, e.g. textured active layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/105—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PIN type
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/02—Systems using the reflection of electromagnetic waves other than radio waves
    • G01S17/06—Systems determining position data of a target
    • G01S17/08—Systems determining position data of a target for measuring distance only
    • G01S17/32—Systems determining position data of a target for measuring distance only using transmission of continuous waves, whether amplitude-, frequency-, or phase-modulated, or unmodulated
    • G01S17/36—Systems determining position data of a target for measuring distance only using transmission of continuous waves, whether amplitude-, frequency-, or phase-modulated, or unmodulated with phase comparison between the received signal and the contemporaneously transmitted signal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14629—Reflectors

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

반도체 기판에 마련된 복수의 광전 변환부를 구비하고, 상기 광전 변환부는 상기 반도체 기판의 제1 면측에 마련된 제1 도전형의 제1 영역과, 상기 반도체 기판의 상기 제1 면과 반대의 제2 면측에 마련된 제2 도전형의 제2 영역과, 상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이의 영역에 마련되고, 입사광을 흡수하는 제3 도전형의 제3 영역과, 상기 제1 면측으로부터 상기 제1 영역과 전기적으로 접속하는 제1 전극과, 상기 제2 면측으로부터 상기 제2 영역과 전기적으로 접속하는 제2 전극을 구비하는 광 검출 장치.

Description

광 검출 장치
본 개시는 광 검출 장치에 관한 것이다.
근래, 이미징 및 센싱의 양방의 용도에 이용하는 것이 가능한 광 검출 장치가 제안되어 있다. 구체적으로는 입사광량을 전류 또는 전압의 동적인 변화로서 검출하는 광 검출 장치가 제안되어 있다(예를 들면, 특허 문헌 1). 이와 같은 광 검출 장치는 포톤 카운트 센서 및 ToF(Time of Flight) 센서 등으로서 동작하는 것이 가능하다.
특허 문헌 1: 국제 공개 제2018/167567호
비특허 문헌 1: Okhonin et al. , "A dynamic operation of a PIN photodiode" Applied Physics Letters, (미), 2015, 106, 031115
이와 같은 광 검출 장치에서는 이미지 센서 등에 적용된 경우의 구체적인 구조에 관해 검토하는 것이 요망되고 있다. 예를 들면, 복수의 화소가 행렬형상으로 배열된 화소 어레이에 상기 광 검출 장치를 적용한 경우의 구조에 관해 검토하는 것이 요망되고 있다.
따라서, 화소 어레이에서의 입사광의 검출 특성을 향상시키는 것이 가능한 광 검출 장치를 제공하는 것이 바람직하다.
본 개시의 한 실시 형태에 관한 광 검출 장치는 반도체 기판에 마련된 복수의 광전 변환부를 구비하고, 상기 광전 변환부는 상기 반도체 기판의 제1 면측에 마련된 제1 도전형의 제1 영역과, 상기 반도체 기판의 상기 제1 면과 반대의 제2 면측에 마련된 제2 도전형의 제2 영역과, 상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이의 영역에 마련되고, 입사광을 흡수하는 제3 도전형의 제3 영역과, 상기 제1 면측으로부터 상기 제1 영역과 전기적으로 접속하는 제1 전극과, 상기 제2 면측으로부터 상기 제2 영역과 전기적으로 접속하는 제2 전극을 구비한다.
본 개시의 한 실시 형태에 관한 광 검출 장치는 반도체 기판의 제1 면측에 마련된 제1 도전형의 제1 영역, 반도체 기판의 제1 면과 반대의 제2 면측에 마련된 제2 도전형의 제2 영역 및 제1 영역과 제2 영역 사이의 영역에 마련되고, 입사광을 흡수하는 제3 도전형의 제3 영역을 구비한다. 본 실시 형태에 관한 광 검출 장치에 의하면, 제1 전극은 반도체 기판의 제1 면측으로부터 제1 영역과 전기적으로 접속하고, 제2 전극은 반도체 기판의 제2 면측으로부터 제2 영역과 전기적으로 접속할 수 있다.
이에 의해 본 실시 형태에 관한 광 검출 장치는 예를 들면, 광입사면측에 마련되는 배선의 수를 삭감할 수 있다.
도 1은 본 개시의 한 실시 형태에 관한 광 검출 장치의 기본 구성을 모식적으로 도시하는 설명도.
도 2는 광 검출 장치의 전류-전압 특성을 도시하는 모식적인 그래프도.
도 3은 광 검출 장치에 인가되는 바이어스 전압의 극성 변화를 도시하는 그래프도.
도 4는 바이어스 전압의 극성 변화에 응하여 광 검출 장치로부터 흐르는 전류의 지연을 도시하는 그래프도.
도 5A는 광 검출 장치에 입사하는 광과, 바이어스 전압의 변화에 대한 전류 증가의 지연 시간의 관계의 한 예를 도시하는 모식적인 그래프도.
도 5B는 광 검출 장치에 입사하는 광과, 바이어스 전압의 변화에 대한 전류 증가의 지연 시간의 관계의 한 예를 도시하는 모식적인 그래프도.
도 5C는 광 검출 장치에 입사하는 광과, 바이어스 전압의 변화에 대한 전류 증가의 지연 시간의 관계의 한 예를 도시하는 모식적인 그래프도.
도 6은 광 검출 장치의 보다 구체적인 구성을 도시하는 종단면도.
도 7은 바이어스 전압의 변화에 대한 전류의 변화를 도시하는 그래프도.
도 8A는 도 7의 (1)의 타이밍에서의 광 검출 장치의 전자 및 정공의 움직임을 도시하는 종단면도.
도 8B는 도 7의 (2)의 타이밍에서의 광 검출 장치의 전자 및 정공의 움직임을 도시하는 종단면도.
도 8C는 도 7의 (3)의 타이밍에서의 광 검출 장치의 전자 및 정공의 움직임을 도시하는 종단면도.
도 8D는 도 7의 (4)의 타이밍에서의 광 검출 장치의 전자 및 정공의 움직임을 도시하는 종단면도.
도 9A는 도 7의 (1)의 각각의 타이밍에서의 광 검출 장치의 A-AA 절단면에서의 에너지 밴드 구조를 도시하는 그래프도.
도 9B는 도 7의 (2)의 각각의 타이밍에서의 광 검출 장치의 A-AA 절단면에서의 에너지 밴드 구조를 도시하는 그래프도.
도 9C는 도 7의 (3)의 각각의 타이밍에서의 광 검출 장치의 A-AA 절단면에서의 에너지 밴드 구조를 도시하는 그래프도.
도 9D는 도 7의 (4)의 각각의 타이밍에서의 광 검출 장치의 A-AA 절단면에서의 에너지 밴드 구조를 도시하는 그래프도.
도 10은 본 개시의 제1 실시 형태에 관한 광 검출 장치의 기본 구조를 도시하는 종단면도.
도 11은 동 실시 형태에 관한 광 검출 장치의 기본 구조를 도시하는 제1 면측부터의 평면도.
도 12A는 제1 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 12B는 제1 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 13은 제2 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 14는 제3 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 15A는 제4 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 15B는 제4 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 16은 제5 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 17은 제6 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 18A는 제7 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 18B는 제7 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 19는 제8 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 20은 제9 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 21은 제10 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 22A는 제11 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 22B는 도 22A의 A-AA 절단면에서의 평면도.
도 23A는 제12 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 23B는 도 23A의 B-BB 절단면에서의 평면도.
도 24는 제13 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 25A는 제14 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 25B는 도 25A의 C-CC 절단면에서의 평면도.
도 26은 제15 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 27은 제15 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 28은 제16 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 29는 제17 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 30은 도 31A∼도 31J에서 도시하는 평면도의 절단면을 나타내기 위한 종단면도.
도 31A는 화소 분리층, 제1 전극 및 비아의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 31B는 화소 분리층, 제1 전극 및 비아의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 31C는 화소 분리층, 제1 전극 및 비아의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 31D는 화소 분리층, 제1 전극 및 비아의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 31E는 화소 분리층, 제1 전극 및 비아의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 31F는 화소 분리층, 제1 전극 및 비아의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 31G는 화소 분리층, 제1 전극 및 비아의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 31H는 화소 분리층, 제1 전극 및 비아의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 31I는 화소 분리층, 제1 전극 및 비아의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 31J는 화소 분리층, 제1 전극 및 비아의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 32는 동 실시 형태에 관한 광 검출 장치의 ToF 센서 동작의 한 예를 도시하는 타이밍 차트도.
도 33은 ToF 센서에 이용되는 광원을 설명하는 설명도.
도 34A는 도 32의 (1)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 34B는 도 32의 (2)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 34C는 도 32의 (3)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 35A는 제1 변형례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 35B는 제1 변형례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 36은 제1 변형례에 관한 광 검출 장치에서의 구동 전압례를 도시하는 타이밍 차트도.
도 37A는 제2 변형례에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 37B는 도 37A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 37C는 도 37A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 38은 DPD 센서 및 PD로서 기능하는 광 검출 장치가 구비하는 화소 회로의 등가 회로의 한 예를 도시하는 회로도.
도 39A는 제3 변형례에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 39B는 도 39A의 A-AA 절단면에서의 제3 변형례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 39C는 도 39A의 B-BB 절단면에서의 제3 변형례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 40은 본 개시의 제2 실시 형태에 관한 광 검출 장치의 기본 구조를 도시하는 종단면도.
도 41은 동 실시 형태에 관한 광 검출 장치의 기본 구조를 도시하는 제1 면측부터의 평면도.
도 42는 제1 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 43은 제2 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 44는 제3 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 45는 제4 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 46은 제5 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 47은 제6 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 48A는 제7 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제1 면측에서 본 평면도.
도 48B는 도 48A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 48C는 도 48A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 49는 제8 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 50은 제9 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 51은 제10 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 52는 제11 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 53은 제12 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 54는 제13 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 55는 제14 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 56은 제15 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 57은 제16 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 58은 제17 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 59는 제18 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 60은 도 40을 참조하여 설명한 광 검출 장치의 기본 구조에서의 제1 영역, 제2 영역 및 제어 게이트의 평면 배치를 설명하는 제1 면측부터의 평면도.
도 61A는 제1 영역, 제2 영역 및 제어 게이트의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 61B는 제1 영역, 제2 영역 및 제어 게이트의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 61C는 제1 영역, 제2 영역 및 제어 게이트의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 61D는 제1 영역, 제2 영역 및 제어 게이트의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 61E는 제1 영역, 제2 영역 및 제어 게이트의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 61F는 제1 영역, 제2 영역 및 제어 게이트의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 61G는 제1 영역, 제2 영역 및 제어 게이트의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도.
도 62는 광 검출 장치를 3행×3열의 화소 어레이에 적용한 경우의 평면 구성을 도시하는 상면도.
도 63은 광 검출 장치를 3행×3열의 화소 어레이에 적용한 경우의 등가 회로를 도시하는 회로도.
도 64는 광 검출 장치에 인가되는 바이어스를 역바이어스로부터 순바이어스로 반전한 후의 전하의 이동을 시계열로 도시하는 모식도.
도 65는 광 검출 장치에 인가되는 바이어스를 역바이어스로부터 순바이어스로 반전한 후의 에너지 밴드 구조의 변화를 시계열로 도시하는 그래프도.
도 66은 본 개시의 제3 실시 형태에 관한 광 검출 장치의 기본 구조를 도시하는 종단면도.
도 67은 제1 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 68은 제2 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 69는 제3 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 70은 제4 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 71은 제5 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 72는 제6 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 73A는 화소 분리층, 절연층, 제2 영역 및 제2 전극의 배치 및 형상의 베리에이션을 설명하는 제2 면측부터의 평면도.
도 73B는 화소 분리층, 절연층, 제2 영역 및 제2 전극의 배치 및 형상의 베리에이션을 설명하는 제2 면측부터의 평면도.
도 74는 본 개시의 제4 실시 형태에 관한 광 검출 장치의 기본 구조를 도시하는 종단면도.
도 75A는 동 실시 형태에 관한 광 검출 장치의 에너지 밴드 구조를 도시하는 그래프도.
도 75B는 동 실시 형태에 관한 광 검출 장치의 에너지 밴드 구조를 도시하는 그래프도.
도 76A는 제1 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 76B는 제1 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 77A는 제2 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 77B는 제2 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 78A는 제3 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 78B는 제3 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 79A는 제4 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 79B는 제4 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 80은 제5 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 81A는 제6 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 81B는 제6 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 82A는 제7 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 82B는 제7 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 83A는 제8 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 83B는 제8 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제1 면측에서 본 평면도.
도 84A는 제9 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 84B는 제9 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제1 면측에서 본 평면도.
도 85는 제10 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 86A는 제11 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 86B는 제11 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제1 면측에서 본 평면도.
도 87은 제12 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 88은 제13 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 89는 제14 베리에이션에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 90은 제5 실시 형태의 제1 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 91A는 제1 구조례에 관한 광 검출 장치의 평면 구조의 한 예를 도시하는 상면도.
도 91B는 제1 구조례에 관한 광 검출 장치의 평면 구조의 한 예를 도시하는 상면도.
도 92는 제2 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 93A는 제2 구조례에 관한 광 검출 장치의 평면 구조의 한 예를 도시하는 상면도.
도 93B는 제2 구조례에 관한 광 검출 장치의 평면 구조의 한 예를 도시하는 상면도.
도 94는 제3 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 95A는 제3 영역을 포함하는 반도체층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 95B는 제3 영역을 포함하는 반도체층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 96A는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 96B는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 97A는 제3 영역을 포함하는 반도체층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 97B는 제3 영역을 포함하는 반도체층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 98A는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 98B는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 99는 제4 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 100A는 전하 생성층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 100B는 전하 생성층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 101A는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층(741)이 형성되는 영역의 한 예를 도시하는 평면도.
도 101B는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층(741)이 형성되는 영역의 한 예를 도시하는 평면도.
도 102A는 전하 생성층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 102B는 전하 생성층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 103A는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 103B는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 104는 제5 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 105는 제6 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 106은 제7 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 107은 제8 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 108은 제9 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 109는 제10 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 110은 제11 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 111은 제12 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 112는 제13 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 113A는 제13 구조례에 관한 광 검출 장치의 평면 구조의 한 예를 도시하는 상면도.
도 113B는 제13 구조례에 관한 광 검출 장치의 평면 구조의 한 예를 도시하는 상면도.
도 114는 제14 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 115A는 제14 구조례에 관한 광 검출 장치의 평면 구조의 한 예를 도시하는 상면도.
도 115B는 제14 구조례에 관한 광 검출 장치의 평면 구조의 한 예를 도시하는 상면도.
도 116은 제15 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 117A는 제3 영역을 포함하는 반도체층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 117B는 제3 영역을 포함하는 반도체층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 118A는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 118B는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 119A는 제3 영역을 포함하는 반도체층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 119B는 제3 영역을 포함하는 반도체층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 120A는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 120B는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 121은 제16 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 122A는 전하 생성층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 122B는 전하 생성층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 123A는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 123B는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 124A는 전하 생성층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 124B는 전하 생성층의 표면측에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 125A는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 125B는 제3 영역을 포함하는 반도체층과 매입 절연막의 계면에서 피닝층이 형성되는 영역의 한 예를 도시하는 평면도.
도 126은 제17의 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 127은 제18의 구조례에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 128A는 본 개시의 제6 실시 형태에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 128B는 도 128A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 128C는 도 128A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 129는 광 검출 장치가 구비하는 화소 회로에 포함되는 화소 트랜지스터의 배치의 한 예를 도시하는 평면도.
도 130은 DPD 센서 및 PD로서 기능하는 광 검출 장치가 구비하는 화소 회로의 등가 회로의 한 예를 도시하는 회로도.
도 131은 동 실시 형태에 관한 광 검출 장치의 ToF 센서 동작의 한 예를 도시하는 타이밍 차트도.
도 132는 ToF 센서에 이용되는 광원을 설명하는 설명도.
도 133A는 도 131의 (1)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 133B는 도 131의 (2)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 133C는 도 131의 (3)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 134는 동 실시 형태에 관한 광 검출 장치의 PD 동작의 한 예를 도시하는 타이밍 차트도.
도 135A는 도 134의 (1)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 135B는 도 134의 (2)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 135C는 도 134의 (3)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 135D는 도 134의 (4)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 135E는 도 134의 (5)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 136은 동 실시 형태에 관한 광 검출 장치를 화소 어레이로 한 경우의 기능 구성을 도시하는 블록도.
도 137A는 제1 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 137B는 도 137A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 137C는 도 137A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 138A는 제2 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 138B는 도 138A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 138C는 도 138A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 139A는 제3 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 139B는 도 139A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 139C는 도 139A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 140A는 제4 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 140B는 도 140A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 140C는 도 140A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 141A는 제5 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 141B는 도 141A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 141C는 도 141A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 142A는 제6 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 142B는 도 142A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 142C는 도 142A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 143A는 제7 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 143B는 도 143A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 143C는 도 143A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 144A는 제8 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 144B는 도 144A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 144C는 도 144A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 145A는 제9 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 145B는 도 145A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 145C는 도 145A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 146A는 제10 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 146B는 도 146A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 146C는 도 146A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 147A는 제11 베리에이션에 관한 광 검출 장치의 구조를 도시하는 제2 면측에서 본 평면도.
도 147B는 도 147A의 A-AA 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 147C는 도 147A의 B-BB 절단면에서의 광 검출 장치의 구조를 도시하는 종단면도.
도 148은 복수의 화소가 행렬형상으로 배열된 화소 어레이의 평면 구성의 한 예를 도시하는 모식도.
도 149는 동 실시 형태에 관한 광 검출 장치의 DPD 동작과 PD 동작의 전환을 설명하는 개념도.
도 150은 동 실시 형태에 관한 광 검출 장치의 DPD 동작과 PD 동작의 전환의 흐름의 한 예를 도시하는 플로우 차트도.
도 151은 DPD에 의한 포톤 카운트 동작의 개요를 도시하는 블록도.
도 152는 DPD에 입사한 광자와, 검출되는 신호의 대응 관계를 도시하는 그래프도.
도 153은 동 실시 형태에 관한 광 검출 장치의 포톤 카운트 동작의 한 예를 도시하는 타이밍 차트도.
도 154A는 도 153의 (1)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 154B는 도 153의 (2)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 154C는 도 153의 (3)의 타이밍에서의 광 검출 장치의 상태를 설명하는 종단면도.
도 155는 포톤 카운트 동작을 실행하는 화소 어레이에 본 실시 형태에 관한 광 검출 장치를 적용한 경우의 기능 구성을 도시하는 블록도.
도 156은 본 개시의 제7 실시 형태에 관한 광 검출 장치의 구조를 도시하는 종단면도.
도 157은 광 검출 장치로부터 출력되는 전류의 시간 응답의 편차를 설명하는 그래프도.
도 158은 도 157에 도시하는 시간 응답의 편차에 대한 선형성의 어긋남을 도시하는 그래프도.
도 159는 동 실시 형태에 관한 광 검출 장치의 화소 어레이 구성을 도시하는 평면도.
도 160은 도 159에 도시하는 화소 어레이에서의 통상 화소의 출력과, 참조 화소의 출력의 관계를 도시하는 그래프도.
도 161은 통상 화소와, 참조 화소의 평면 배치의 제1 베리에이션을 설명하는 모식적인 평면도.
도 162는 도 161의 A-AA 절단면에서의 단면 구성을 도시하는 종단면도.
도 163은 통상 화소와, 참조 화소의 평면 배치의 제2 베리에이션을 설명하는 모식적인 평면도.
도 164는 도 163의 B-BB 절단면에서의 단면 구성을 도시하는 종단면도.
도 165는 통상 화소와, 참조 화소의 평면 배치의 제3 베리에이션을 설명하는 모식적인 평면도.
도 166은 도 165의 C-CC 절단면에서의 단면 구성을 도시하는 종단면도.
도 167은 통상 화소와, 참조 화소의 평면 배치의 제4 베리에이션을 설명하는 모식적인 평면도.
도 168은 통상 화소와, 참조 화소의 단면 구성의 제5 베리에이션을 도시하는 종단면도.
도 169는 참조 화소의 개구 면적과, 순전류의 상승의 지연 시간의 대응 관계를 도시하는 그래프도.
도 170은 동 실시 형태에 관한 광 검출 장치를 화소 어레이로 한 경우의 제1 회로 구성을 도시하는 블록도.
도 171은 동 실시 형태에 관한 광 검출 장치를 화소 어레이로 한 경우의 제2 회로 구성을 도시하는 블록도.
도 172는 동 실시 형태에 관한 광 검출 장치를 화소 어레이로 한 경우의 제3 회로 구성을 도시하는 블록도.
도 173은 동 실시 형태에 관한 광 검출 장치를 화소 어레이로 한 경우의 제4 회로 구성을 도시하는 블록도.
도 174는 광 검출 장치의 적층 구조의 한 예를 도시하는 모식적인 사시도.
도 175는 광 검출 장치가 적용되는 고체 촬상 소자의 기판 구성을 도시하는 사시도.
도 176은 광 검출 장치의 수광 칩에서의 평면 구성을 도시하는 평면도.
도 177은 광 검출 장치의 로직 칩에서의 평면 구성을 도시하는 평면도.
도 178은 광 검출 장치의 회로 구성을 도시하는 블록도.
도 179는 광 검출 장치가 적용되는 고체 촬상 장치의 구성을 도시하는 블록도.
도 180A는 광 검출 장치가 적용되는 고체 촬상 장치의 유효 화소에서의 단면 구성례를 도시하는 종단면도.
도 180B는 광 검출 장치가 적용되는 고체 촬상 장치의 차폐 화소에서의 단면 구성례를 도시하는 종단면도.
도 181은 광 검출 장치를 이용한 센서 칩을 이용한 전자 기기인 거리 화상 센서의 구성례를 도시하는 블록도.
도 182는 광 검출 장치를 이용하여 거리 측정 정보를 출력하는 거리 측정 모듈의 구성례를 도시하는 블록도.
도 183A는 신호 캐리어로서 전자를 이용하는 경우의 광 검출 장치의 구성을 도시하는 종단면도.
도 183B는 신호 캐리어로서 정공을 이용하는 경우의 광 검출 장치의 구성을 도시하는 종단면도.
이하, 본 개시에서의 실시 형태에 관해 도면을 참조하여 상세히 설명한다. 이하에서 설명하는 실시 형태는 본 개시의 한 구체례로서, 본 개시에 관련되는 기술이 이하의 양태로 한정되는 것은 아니다. 또한, 본 개시의 각 구성 요소의 배치, 치수 및 치수비 등에 관해서도, 각 도면에 도시하는 양태로 한정되는 것은 아니다.
또한, 설명은 이하의 순서로 행한다.
0. 광 검출 장치의 원리
1. 제1 실시 형태
2. 제2 실시 형태
3. 제3 실시 형태
4. 제4 실시 형태
5. 제5 실시 형태
6. 제6 실시 형태
7. 제7 실시 형태
8. 적용례
9. 부기
<0. 광 검출 장치의 원리>
우선, 도 1∼도 4를 참조하여 본 개시의 한 실시 형태에 관한 광 검출 장치의 광 검출의 원리에 관해 설명한다. 도 1은 본 실시 형태에 관한 광 검출 장치(10)의 기본 구성을 모식적으로 도시하는 설명도이다. 도 2는 광 검출 장치(10)의 전류-전압 특성을 도시하는 모식적인 그래프도이다. 도 3은 광 검출 장치(10)에 인가되는 바이어스 전압의 극성 변화를 도시하는 그래프도이고, 도 4는 바이어스 전압의 극성 변화에 응하여 광 검출 장치(10)로부터 흐르는 전류의 지연을 도시하는 그래프도이다.
또한, 본 명세서에서 종방향 또는 상하 방향이란 기판 또는 층의 두께 방향을 나타내는 것으로 한다. 또한, 횡방향 또는 좌우 방향이란 기판 또는 층의 면내의 일방향(예를 들면, 단면도에서의 기판 또는 층의 절단 방향)을 나타내는 것으로 한다.
도 1에 도시하는 바와 같이 본 실시 형태에 관한 광 검출 장치(10)는 제1 영역(11)과, 제2 영역(12)과, 제1 영역(11) 및 제2 영역(12) 사이에 마련된 제3 영역(13)을 구비한다.
제1 영역(11)은 예를 들면, 그라운드 등에 전기적으로 접속된 제1 도전형(예를 들면, N형)의 반도체 영역이다. 제2 영역(12)은 인가 전압을 제어 가능한 전극에 전기적으로 접속된 제2 도전형(예를 들면, P형)의 반도체 영역이다. 제3 영역(13)은 제1 영역(11) 및 제2 영역(12) 사이에 마련되고, 입사광을 흡수하는 제3 도전형(예를 들면, I형)의 반도체 영역이다.
즉, 광 검출 장치(10)는 이른바 PIN 다이오드이고, 도 2에 도시하는 바와 같이 인가되는 바이어스의 극성에 의해 전압-전류 특성이 크게 변화한다. 구체적으로는 제2 영역(12)에 부전압이 인가된 상태에서는 역바이어스가 되기 때문에 인가된 바이어스 전압에 의하지 않고, 제1 영역(11) 및 제2 영역(12) 사이에는 전류는 거의 흐르지 않는다. 한편, 제2 영역(12)에 정전압이 인가된 순바이어스의 상태에서는 순바이어스가 되기 때문에 인가되는 바이어스 전압의 상승에 수반하여 제1 영역(11) 및 제2 영역(12) 사이에 급격하게 전류가 흐르게 된다.
여기서, 도 3 및 도 4에 도시하는 바와 같이 광 검출 장치(10)에 인가하는 바이어스의 극성을 역바이어스로부터 순바이어스로 변화시킨 경우, 광 검출 장치(10)로부터 흐르는 전류가 전류(IR)(바이어스 전압(VR)에 대응)로부터 전류(IF)(바이어스 전압(VF)에 대응)로 증가힐 때까지는 시간(t)의 지연이 생긴다. 이때, 전류(IR)로부터 전류(IF)로의 변화의 지연 시간(t)은 광 검출 장치(10)의 제3 영역(13)에서 흡수되는 광강도에 응하여 변화한다. 따라서, 인가되는 바이어스의 극성을 변화시켰을 때의 전류 증가의 지연 시간을 측정함으로써 광 검출 장치(10)는 입사한 광의 강도를 어림잡을 수 있다. 이와 같은 광 검출 장치(10)는 예를 들면, DPD(Dynamic PhotoDiode) 센서라고도 칭해진다.
이어서, 도 5A∼도 5C를 참조하여 광 검출 장치(10)에 입사하는 광의 강도와, 바이어스 전압의 변화에 대한 전류의 증가의 지연 시간의 대응 관계에 관해 보다 구체적으로 설명한다. 도 5A∼도 5C는 광 검출 장치(10)에 입사하는 광과, 바이어스 전압의 변화에 대한 전류 증가의 지연 시간의 관계의 한 예를 도시하는 모식적인 그래프도이다.
도 5A에 도시하는 바와 같이 광이 입사하지 않는 경우, 광 검출 장치(10)에서는 바이어스 전압의 극성 변화에 대한 전류 증가의 지연 시간이 t1이라고 한다. 이와 같은 광 검출 장치(10)에서는 광이 입사함으로써 도 5B에 도시하는 바와 같이 바이어스 전압의 극성 변화에 대한 전류 증가의 지연 시간이 t1보다도 짧은 t2가 된다. 또한, 광 검출 장치(10)에서는 도 5B의 상태보다도 강한 광이 입사함으로써 도 5C에 도시하는 바와 같이 바이어스 전압의 극성 변화에 대한 전류 증가의 지연 시간이 t3보다도 더 짧은 t3가 된다. 따라서, 이와 같은 광 검출 장치(10)에 의하면, 바이어스 전압의 극성 변화로부터 전류가 증가힐 때까지의 시간을 측정함으로써 입사광량을 산출할 수 있다.
또한, 도 6∼도 9D를 참조하여 광 검출 장치(10)에서 입사광량에 응하여 전류 증가까지의 지연 시간이 변화하는 원리에 관해 보다 상세히 설명한다. 도 6은 광 검출 장치(10)의 보다 구체적인 구성을 도시하는 종단면도이다. 도 7은 바이어스 전압의 변화에 대한 전류의 변화를 도시하는 그래프도이다. 도 8A∼도 8D는 도 7의 (1)∼(4)의 각각의 타이밍에서의 광 검출 장치(10)의 전자 및 정공의 움직임을 도시하는 종단면도이다. 도 9A∼도 9D는 도 7의 (1)∼(4)의 각각의 타이밍에서의 광 검출 장치(10)의 A-AA 절단면에서의 에너지 밴드 구조를 도시하는 그래프도이다.
도 6에 도시하는 바와 같이 광 검출 장치(10)는 예를 들면, 제1 영역(11)과, 제2 영역(12)과, 제3 영역(13)과, 제1 전극(21)과, 제1 면 절연층(16)과, 화소 분리층(15)과, 제2 전극(22)과, 제어 게이트(25)와, 게이트 절연막(26)을 구비한다.
제1 영역(11)은 실리콘(Si) 등의 반도체 기판의 제1 면측에 마련된 제1 도전형의 영역(예를 들면, N+층)이다. 제2 영역(12)은 실리콘(Si) 등의 반도체 기판의 제1 면과 반대측의 제2 면측에 마련된 제2 도전형의 영역(예를 들면, P+층)이다. 제3 영역(13)은 실리콘(Si) 등의 반도체 기판의 제1 영역(11)과 제2 영역(12) 사이에 마련된 제3 도전형의 영역(예를 들면, i층)이다.
제1 전극(21)은 반도체 기판의 제1 면 위에 제1 면 절연층(16)을 통하여 마련되고, 제1 면 절연층(16)을 관통하는 비아 등을 통하여 제1 영역(11)과 전기적으로 접속한다. 제1 전극(21)은 예를 들면, 캐소드 전극으로서 기능한다.
화소 분리층(15)은 절연체로 반도체 기판을 두께 방향으로 관통하여 마련된다. 화소 분리층(15)은 예를 들면, 반도체 기판의 면내 방향으로 복수 마련된 화소의 각각을 서로 전기적으로 이격하기 위해 마련된다.
제2 전극(22)은 반도체 기판의 제2 면 위에 마련되고, 제2 영역(12)과 전기적으로 접속한다. 제2 전극(22)은 예를 들면, 애노드 전극으로서 기능한다.
제어 게이트(25)는 반도체 기판의 제2 면 위에 게이트 절연막(26)을 통하여 마련되는 게이트 전극이다. 제어 게이트(25)는 전압 인가에 의해 제3 영역(13)에서의 후술하는 포텐셜 장벽(PB)의 높이를 제어하기 위해 마련된다.
제1 전극(21), 제2 전극(22) 및 제어 게이트(25)는 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 제1 면 절연층(16), 화소 분리층(15) 및 게이트 절연막(26)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
여기서, 도 7에 도시하는 바와 같이 제1 전극(21)에 인가되는 전압을 Vc, 제2 전극(22)에 인가되는 전압을 Va, 제어 게이트(25)에 인가되는 전압을 Vg라고 한다. 이와 같은 경우, 광 검출 장치(10)는 예를 들면, 제1 전극(21)의 전압(Vc)을 0V로 제어하고, 제2 전극(22)의 전압(Va) 및 제어 게이트(25)의 전압(Vg)을 -1V로 제어함으로써 역바이어스 모드로 제어될 수 있다. 또한, 광 검출 장치(10)는 예를 들면, 제1 전극(21)의 전압(Vc)을 0V로 제어하고, 제2 전극(22)의 전압(Va) 및 제어 게이트(25)의 전압(Vg)을 +1V로 제어함으로써 순바이어스 모드로 제어될 수 있다.
여기서, 역바이어스 모드의 상태(1)에서는 도 8A에 도시하는 바와 같이 제3 영역(13) 내의 전자(e)는 제1 영역(11)에 배출되고, 제3 영역(13) 내의 정공(h)은 제2 영역(12)에 배출된다. 따라서, 이때의 광 검출 장치(10)의 에너지 밴드 구조는 도 9A에 도시하는 바와 같이 제2 영역(12)측이 높고, 제1 영역(11)측이 낮은 구조가 되기 때문에 제3 영역(13)은 공핍 상태가 된다.
다음으로, 역바이어스 모드로부터 순바이어스 모드로 전압의 극성이 변경된 상태(2)에서는 도 8B에 도시하는 바와 같이 제1 영역(11) 및 제2 영역(12)에 인접하는 영역에 포텐셜 장벽(PB)이 발생한다. 즉, 이때의 광 검출 장치(10)의 에너지 밴드 구조는 도 9B에 도시하는 바와 같이 제1 영역(11) 및 제2 영역(12) 사이에 오목 또는 볼록하게 되는 포텐셜 장벽(PB)을 갖는 구조가 되기 때문에 제3 영역(13)에서의 전자(e) 및 정공(h)의 흐름이 방해되어, 광 검출 장치(10)에는 거의 전류가 흐르지 않는다.
이어서, 순바이어스 모드의 광 검출 장치(10)에 광이 조사된 상태(3)에서는 도 8C에 도시하는 바와 같이 입사광을 광전 변환한 전자(e) 및 정공(h)이 공핍 상태인 제3 영역(13)에 발생한다. 이때, 광 검출 장치(10)의 에너지 밴드 구조에서는 도 9C에 도시하는 바와 같이 입사광을 광전 변환한 전자(e) 및 정공(h)에 의해 포텐셜 장벽(PB)의 높이가 저하된다. 이에 의해 서서히, 제1 영역(11)으로부터 전자(e)가 흘러나오고 또는 제2 영역(12)으로부터 정공(h)이 흘러나오기 때문에 흘러나온 전자(e) 및 정공(h)에 의해 포텐셜 장벽(PB)의 높이가 더욱 저하된다.
그 결과, 순바이어스 모드의 상태(4)에서는 도 8D에 도시하는 바와 같이 제1 영역(11) 및 제2 영역(12)에 인접하는 영역에 발생한 포텐셜 장벽(PB)이 소실되기 때문에 광 검출 장치(10)에서는 순방향의 전류가 흐르게 된다. 즉, 이때의 광 검출 장치(10)의 에너지 밴드 구조는 도 9D에 도시하는 바와 같이 제1 영역(11) 및 제2 영역(12) 사이에 존재한 오목 또는 볼록의 포텐셜 장벽(PB)이 소실된 개략 평탄한 구조가 된다.
따라서, 광 검출 장치(10)에서는 인가되는 바이어스의 극성이 역바이어스로부터 순바이어스로 변화했을 때의 포텐셜 장벽(PB)의 소실 속도가 광의 입사량에 의해 다르게 된다. 따라서, 광 검출 장치(10)는 순방향의 전류가 흐르기 시작할 때까지의 시간으로, 포텐셜 장벽(PB)의 소실까지의 시간을 계측함으로써 광의 입사량을 계측할 수 있다.
이하에서는 상기에서 원리를 설명한 광 검출 장치(10)의 보다 구체적인 구조에 관해 제1∼제7 실시 형태로 나누어서 각각 설명한다. 또한, 이하에서 화소란 본 개시에서의 「광전 변환부」의 한 구체례에 대응한다.
<1. 제1 실시 형태>
(기본 구조)
우선, 도 10 및 도 11을 참조하여 본 개시의 제1 실시 형태에 관한 광 검출 장치의 기본 구조에 관해 설명한다. 도 10은 본 실시 형태에 관한 광 검출 장치(100)의 기본 구조를 도시하는 종단면도이고, 도 11은 본 실시 형태에 관한 광 검출 장치(100)의 기본 구조를 도시하는 제1 면측부터의 평면도이다.
도 10에 도시하는 바와 같이 광 검출 장치(100)는 예를 들면, 제1 영역(110)과, 제2 영역(120)과, 제3 영역(130)과, 제1 전극(111)과, 비아(112)와, 제1 면 절연층(151)과, 화소 분리층(150)과, 제2 전극(121)과, 제어 게이트(161)와, 게이트 절연막(162)을 구비한다.
제1 영역(110)은 실리콘(Si) 등의 반도체 기판의 제1 면측에 마련된 제1 도전형의 영역(예를 들면, N+층)이다. 제2 영역(120)은 실리콘(Si) 등의 반도체 기판의 제1 면과 반대측의 제2 면측에 마련된 제2 도전형의 영역(예를 들면, P+층)이다. 제3 영역(130)은 실리콘(Si) 등의 반도체 기판의 제1 영역(110)과 제2 영역(120) 사이에 마련된 제3 도전형의 영역(예를 들면, i층)이다.
제1 전극(111)은 반도체 기판의 제1 면 위에 제1 면 절연층(151)을 통하여 마련되고, 제1 면 절연층(151)을 관통하는 비아(112) 등을 통하여 제1 영역(110)과 전기적으로 접속한다. 제1 전극(111)은 예를 들면, 캐소드 전극으로서 기능한다. 제1 전극(111)은 도 11에 도시하는 바와 같이 예를 들면, 화소끼리의 경계를 따라 화소 분리층(150)을 넘도록 마련되고, 화소마다 마련된 비아(112)로, 각 화소의 제1 영역(110)과 전기적으로 접속한다. 이에 의해 제1 전극(111)은 화소 분리층(150)에서 전기적으로 이격된 각 화소의 제1 영역(110)에 공통의 전위를 공급할 수 있다.
화소 분리층(150)은 반도체 기판을 두께 방향으로 관통하여 마련되고, 반도체 기판의 면내 방향으로 복수 마련된 화소의 각각을 서로 전기적으로 이격한다. 화소 분리층(150)은 도 11에 도시하는 바와 같이 예를 들면, 반도체 기판의 면내 방향으로 행렬형상으로 배열된 각 화소의 경계를 따라, 격자형상으로 마련되어도 좋다.
제2 전극(121)은 반도체 기판의 제1 면과 반대측의 제2 면 위에 마련되고, 제2 영역(120)과 전기적으로 접속한다. 제2 전극(121)은 예를 들면, 애노드 전극으로서 기능한다.
제어 게이트(161)는 반도체 기판의 제2 면 위에 게이트 절연막(162)을 통하여 마련되는 게이트 전극이다. 제어 게이트(161)는 전압 인가에 의해 제3 영역(130)에서의 포텐셜 장벽을 제어할 수 있다.
제1 전극(111), 비아(112), 제2 전극(121) 및 제어 게이트(161)는 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 제1 면 절연층(151), 화소 분리층(150) 및 게이트 절연막(162)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
본 실시 형태에 관한 광 검출 장치(100)는 이면(즉, 제1 면) 조사형의 CMOS(Complementary MOS) 이미지 센서로서 마련됨으로써 광입사면인 이면측의 배선을 삭감하고, 이면측의 개구율을 증가시킬 수 있다. 또한, 본 실시 형태에 관한 광 검출 장치(100)는 반도체 기판의 두께 방향으로 제1 영역(110) 및 제2 영역(120)이 배치되기 위해, 점유 면적을 보다 작게 할 수 있다. 이에 의하면, 광 검출 장치(100)는 보다 효율적으로 화소를 미세화하는 것이 가능하다. 또한, 본 실시 형태에 관한 광 검출 장치(100)는 반도체 기판의 두께 방향으로 연재되는 화소 분리층(150)에 의해 화소 사이의 크로스 토크를 억제할 수 있기 때문에 노이즈를 보다 저감하는 것이 가능하다.
(베리에이션)
이어서, 도 12A∼도 31J를 참조하여 본 실시 형태에 관한 광 검출 장치(100)의 구조의 베리에이션에 관해 설명한다.
(제1 베리에이션)
도 12A는 제1 베리에이션에 관한 광 검출 장치(100A)의 구조를 도시하는 종단면도이다. 도 12B는 제1 베리에이션에 관한 광 검출 장치(100A)의 구조를 도시하는 제2 면측에서 본 평면도이다.
도 12A 및 도 12B에 도시하는 바와 같이 제1 영역(110)은 예를 들면, 화소 분리층(150)으로 획정된 영역의 개략 전역에 펼쳐져 마련되고, 제2 영역(120)은 예를 들면, 화소 분리층(150)으로 획정된 영역의 개략 중앙에 섬형상으로 마련되어도 좋다. 또한, 제어 게이트(161)는 예를 들면, 반도체 기판의 면내 방향에서 제2 영역(120) 및 제2 전극(121)의 주위를 둘러싸도록 마련되어도 좋다.
제1 베리에이션에 의하면, 광 검출 장치(100A)는 반도체 기판의 두께 방향으로 제1 영역(110) 및 제2 영역(120)을 배치함으로써 점유 면적을 보다 작게 할 수 있다. 또한, 광 검출 장치(100A)는 화소의 전둘레에 화소 분리층(150)을 마련함으로써 화소 사이의 크로스 토크를 억제할 수 있다.
(제2 베리에이션)
도 13은 제2 베리에이션에 관한 광 검출 장치(100B)의 구조를 도시하는 종단면도이다.
도 13에 도시하는 바와 같이 화소 분리층(150)의 내부에는 제3 전극(150B)이 또한 마련되어도 좋다. 제3 전극(150B)은 인가 전압(Vpin)에 의해 화소 분리층(150)을 통하여 제3 영역(130)의 전위를 제어할 수 있다. 제3 전극(150B)은 예를 들면, 알루미늄, 구리, 텅스텐, 티탄 또는 탄탈 등의 금속, 폴리실리콘 또는 그 외의 도전 재료로 마련되어도 좋다. 또한, 제3 전극(150B)과 제3 영역(130) 사이에는 화소 분리층(150)이 개재하기 때문에 화소 사이의 전기적인 절연은 확보된다.
제2 베리에이션에 의하면, 광 검출 장치(100B)는 제3 영역(130)의 전위 제어에 의해 화소 분리층(150)의 제3 영역(130)에의 피닝을 강화할 수 있다. 따라서, 광 검출 장치(100B)는 노이즈를 보다 저감할 수 있기 때문에 입사광의 검출 특성을 보다 향상시킬 수 있다.
(제3 베리에이션)
도 14는 제3 베리에이션에 관한 광 검출 장치(100C)의 구조를 도시하는 종단면도이다.
도 14에 도시하는 바와 같이 화소 분리층(150)의 내부에는 금속층(150C)이 또한 마련되어도 좋다. 또한, 금속층(150C)과 제3 영역(130) 사이에는 화소 분리층(150)이 개재하기 때문에 화소 사이의 전기적인 절연은 확보된다. 금속층(150C)은 차광성을 갖기 때문에 제1 면에 경사 방향에서 입사하는 광이 인접하는 화소에 진입하는 것을 방지할 수 있다. 금속층(150C)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속 또는 이들 합금으로 마련되어도 좋다.
제3 베리에이션에 의하면, 광 검출 장치(100C)는 금속층(150C)에 의해 화소 사이에서의 광의 진입을 방지할 수 있기 때문에 화소 사이의 크로스 토크를 보다 억제할 수 있다.
(제4 베리에이션)
도 15A는 제4 베리에이션에 관한 광 검출 장치(100D)의 구조를 도시하는 종단면도이다. 도 15B는 제4 베리에이션에 관한 광 검출 장치(100D)의 구조를 도시하는 제2 면측에서 본 평면도이다.
도 15A에 도시하는 바와 같이 제어 게이트(161D)는 종형 게이트 구조로 마련되어도 좋다. 구체적으로는 제어 게이트(161D)는 반도체 기판의 제2 면측으로부터 반도체 기판의 두께 방향으로 연재되도록 마련되어도 좋다. 또한, 반도체 기판에 매입된 제어 게이트(161D)의 측면 및 저면(底面)에는 게이트 절연막(162D)이 마련되고, 제어 게이트(161D)의 주위에는 제2 도전형(예를 들면, P형)의 불순물 영역(163)이 마련되어도 좋다. 이와 같은 경우, 도 15B에 도시하는 바와 같이 반도체 기판의 면내 방향에서 제2 영역(120)의 주위를 둘러싸도록 제어 게이트(161D)가 마련되고, 또한, 제어 게이트(161D)의 주위를 둘러싸도록 제2 도전형(예를 들면, P형)의 불순물 영역(163)이 마련되게 된다.
제4 베리에이션에 의하면, 광 검출 장치(100D)는 제2 영역(120)에 인접하는 영역에 발생하는 포텐셜 장벽의 제어성을 보다 향상시킬 수 있기 때문에 입사광의 검출 특성을 보다 향상시킬 수 있다.
(제5 베리에이션)
도 16은 제5 베리에이션에 관한 광 검출 장치(100E)의 구조를 도시하는 종단면도이다.
도 16에 도시하는 바와 같이 제어 게이트(161E)는 종형 게이트 구조로 마련되어도 좋다. 또한, 불순물 영역(163)에는 전극(164)이 전기적으로 접속되어도 좋다. 전극(164)은 인가 전압(Vpin)에 의해 불순물 영역(163)의 전위를 제어할 수 있다.
제5 베리에이션에 의하면, 광 검출 장치(100E)는 불순물 영역(163)에의 인가 전압(Vpin)을 부로 제어함으로써 제2 영역(120)의 피닝의 효과를 보다 강하게 할 수 있다. 따라서, 광 검출 장치(100E)는 입사광의 검출 특성을 보다 향상시킬 수 있다.
(제6 베리에이션)
도 17은 제6 베리에이션에 관한 광 검출 장치(100F)의 구조를 도시하는 종단면도이다.
도 17에 도시하는 바와 같이 제2 영역(120), 제어 게이트(161F), 게이트 절연막(162F) 및 불순물 영역(163)의 반도체 기판의 두께 방향의 형성 깊이는 화소마다 달라도 좋다. 이에 의하면, 광 검출 장치(100F)는 입사광을 흡수하는 제3 영역(130)의 두께를 화소마다 다르게 할 수 있기 때문에 제3 영역(130)이 흡수하는 광의 파장 대역을 화소마다 변경하는 것이 가능해진다.
제6 베리에이션에 의하면, 광 검출 장치(100F)는 화소마다 다른 파장 대역의 광을 검출하는 것이 가능해지기 때문에 보다 복잡한 센싱을 행하는 것이 가능하다.
(제7 베리에이션)
도 18A는 제7 베리에이션에 관한 광 검출 장치(100G)의 구조를 도시하는 종단면도이다. 도 18B는 제7 베리에이션에 관한 광 검출 장치(100G)의 구조를 도시하는 제2 면측에서 본 평면도이다.
도 18A에 도시하는 바와 같이 제어 게이트(161G)는 종형 게이트 구조로 마련되고, 제2 영역(120)을 관통하고, 게이트 절연막(162G)을 통하여 반도체 기판에 매입되도록 마련되어도 좋다. 구체적으로는 도 18B에 도시하는 바와 같이 반도체 기판의 면내 방향에서 제2 영역(120)은 화소 분리층(150)으로 획정된 영역의 개략 중앙에 원형 형상으로 마련되고, 제어 게이트(161G)는 제2 영역(120)의 중심을 관통하도록 마련되어도 좋다.
제7 베리에이션에 의하면, 광 검출 장치(100G)는 제2 영역(120)에 인접하는 영역에 발생하는 포텐셜 장벽의 제어성을 보다 향상시킬 수 있기 때문에 입사광의 검출 특성을 보다 향상시킬 수 있다.
(제8 베리에이션)
도 19는 제8 베리에이션에 관한 광 검출 장치(100H)의 구조를 도시하는 종단면도이다.
도 19에 도시하는 바와 같이 제어 게이트(161H)는 종형 게이트 구조로 마련되고, 제2 영역(120)을 관통하고, 게이트 절연막(162H)을 통하여 반도체 기판에 매입되도록 마련되어도 좋다. 또한, 제2 영역(120), 제어 게이트(161H) 및 게이트 절연막(162H)의 반도체 기판의 두께 방향의 형성 깊이는 화소마다 달라도 좋다. 이에 의하면, 광 검출 장치(100H)는 입사광을 흡수하는 제3 영역(130)의 두께를 화소마다 다르게 할 수 있기 때문에 제3 영역(130)이 흡수하는 광의 파장 대역을 화소마다 변경하는 것이 가능해진다.
제8 베리에이션에 의하면, 광 검출 장치(100H)는 화소마다 다른 파장 대역의 광을 검출하는 것이 가능해지기 때문에 보다 복잡한 센싱을 행하는 것이 가능하다.
(제9 베리에이션)
도 20은 제9 베리에이션에 관한 광 검출 장치(100I)의 구조를 도시하는 종단면도이다.
도 20에 도시하는 바와 같이 제1 영역(110)의 반도체 기판의 두께 방향의 형성 깊이는 화소마다 달라도 좋다. 이에 의하면, 광 검출 장치(100I)는 입사광을 흡수하는 제3 영역(130)의 두께를 화소마다 다르게 할 수 있기 때문에 제3 영역(130)이 흡수하는 광의 파장 대역을 화소마다 변경하는 것이 가능해진다.
제9 베리에이션에 의하면, 광 검출 장치(100I)는 화소마다 다른 파장 대역의 광을 검출하는 것이 가능해지기 때문에 보다 복잡한 센싱을 행하는 것이 가능하다.
(제10 베리에이션)
도 21은 제10 베리에이션에 관한 광 검출 장치(100J)의 구조를 도시하는 종단면도이다.
도 21에 도시하는 바와 같이 광 검출 장치(100J)의 제2 면(즉, 이면과 반대측의 표면)에는 회로부(181)를 포함하는 회로 기판(180)과 첩합된 다층 배선층(170)이 또한 마련되어도 좋다. 다층 배선층(170)은 배선 및 비아를 포함하고, 전극 접합 구조(183)(CuCu 접합 구조라고도 칭해진다)를 이용하여 그 배선 및 비아와, 회로 기판(180)의 절연층(182)에 노출된 전극을 전기적으로 접속한다.
제10 베리에이션에 의하면, 광 검출 장치(100J)는 반도체 기판의 두께 방향으로 회로부(181)를 포함하는 회로 기판(180)을 적층할 수 있기 때문에 칩 면적을 보다 작게 할 수 있다.
(제11 베리에이션)
도 22A는 제11 베리에이션에 관한 광 검출 장치(100K)의 구조를 도시하는 종단면도이다. 도 22B는 도 22A의 A-AA 절단면에서의 평면도이다.
도 22A에 도시하는 바와 같이 광 검출 장치(100K)의 제2 면(즉, 이면과 반대측의 표면)에는 회로부(181)를 포함하는 회로 기판(180)과 첩합된 다층 배선층(170)이 또한 마련되어도 좋다.
여기서, 다층 배선층(170)의 배선 및 비아와, 회로 기판(180)의 절연층(182)에 노출된 전극을 전기적으로 접속하는 전극 접합 구조(183K)(CuCu 접합 구조라고도 칭해진다)는 화소 분리층(150)으로 획정된 화소 영역의 전체에 펼쳐져 마련되어도 좋다. 이에 의하면, 전극 접합 구조(183K)는 제3 영역(130)을 투과하여 다층 배선층(170)측에 들어간 광을 반사함으로써 제3 영역(130)에서의 광전 변환 효율을 향상시킬 수 있다. 구체적으로는 도 22B에 도시하는 바와 같이 전극 접합 구조(183K)는 다른 전극에 접속된 비아(171, 172)의 서로의 전기적인 이격이 유지되도록 전극 또는 배선을 분할하면서, 화소의 전면에 펼쳐져 마련되어도 좋다.
제11 베리에이션에 의하면, 광 검출 장치(100K)는 제3 영역(130)에서의 광전 변환 효율을 향상시킬 수 있기 때문에 입사광의 검출 감도를 향상시킬 수 있다.
(제12 베리에이션)
도 23A는 제12 베리에이션에 관한 광 검출 장치(100L)의 구조를 도시하는 종단면도이다. 도 23B는 도 23A의 B-BB 절단면에서의 평면도이다.
도 23A에 도시하는 바와 같이 광 검출 장치(100L)의 제2 면(즉, 이면과 반대측의 표면)에는 회로부(181)를 포함하는 회로 기판(180)과 첩합된 다층 배선층(170)이 또한 마련되어도 좋다.
여기서, 다층 배선층(170)에 포함되는 배선(173)은 화소 분리층(150)으로 획정된 화소 영역의 전체에 펼쳐져 마련되어도 좋다. 이에 의하면, 배선(173)은 제3 영역(130)을 투과하여 다층 배선층(170)측에 들어간 광을 반사함으로써 제3 영역(130)에서의 광전 변환 효율을 향상시킬 수 있다. 구체적으로는 도 23B에 도시하는 바와 같이 제어 게이트(161)와 전기적으로 접속된 배선(173)은 제2 전극(121)의 주위를 둘러싸도록 화소의 전면에 펼쳐져 마련되어도 좋다.
제12 베리에이션에 의하면, 광 검출 장치(100L)는 제3 영역(130)에서의 광전 변환 효율을 향상시킬 수 있기 때문에 입사광의 검출 감도를 향상시킬 수 있다.
(제13 베리에이션)
도 24는 제13 베리에이션에 관한 광 검출 장치(100M)의 구조를 도시하는 종단면도이다.
도 24에 도시하는 바와 같이 광 검출 장치(100M)의 제1 면(즉, 광의 입사면인 이면)에는 산란 구조(155M)가 또한 마련되어도 좋다. 산란 구조(155M)는 입사광의 파장 이하의 반복 주기로 마련된 요철 구조이고, 예를 들면, 모스아이 구조 등이다. 산란 구조(155M)는 광 검출 장치(100M)에 입사하는 광을 산란시킴으로써 입사광이 제3 영역(130)을 투과해 버릴 가능성을 저감할 수 있다. 또한, 산란 구조(155M)는 반도체 기판의 제1 면을 가공함으로써 형성되어도 좋고, 반도체 기판의 제1 면 위에 요철 구조체를 적층함으로써 형성되어도 좋다.
제13 베리에이션에 의하면, 광 검출 장치(100M)는 입사광을 산란시킴으로써 제3 영역(130)에서의 광전 변환 효율을 향상시킬 수 있다. 따라서, 광 검출 장치(100M)는 입사광의 검출 감도를 향상시킬 수 있다.
(제14 베리에이션)
도 25A는 제14 베리에이션에 관한 광 검출 장치(100N)의 구조를 도시하는 종단면도이다. 도 25B는 도 25A의 C-CC 절단면에서의 평면도이다.
도 25A에 도시하는 바와 같이 광 검출 장치(100N)의 제1 면(즉, 광의 입사면인 이면)에는 회절 격자 구조(155N)가 또한 마련되어도 좋다. 회절 격자 구조(155N)는 예를 들면, 도 25B에 도시하는 바와 같이 입사광의 파장에 응한 간격으로 동심원형상으로 복수의 요철이 형성된 구조라도 좋다. 회절 격자 구조(155N)는 광 검출 장치(100N)에 입사하는 광을 복수의 경로로 분기시킴으로써 화소 내의 소정의 위치에 입사광을 집광시킬 수 있다.
제14 베리에이션에 의하면, 광 검출 장치(100N)는 소정의 위치에 입사광을 집광시킴으로써 제3 영역(130)에서의 광전 변환 효율을 향상시킬 수 있다. 따라서, 광 검출 장치(100N)는 입사광의 검출 감도를 향상시킬 수 있다.
(제15 베리에이션)
도 26은 제15 베리에이션에 관한 광 검출 장치(100O)의 구조를 도시하는 종단면도이고, 도 27은 제15 베리에이션에 관한 광 검출 장치(100P)의 구조를 도시하는 종단면도이다.
도 26 및 도 27에 도시하는 바와 같이 화소 분리층(150O, 150P)은 반도체 기판을 제1 면으로부터 제2 면까지 관통하여 마련되는 것이 아니라, 반도체 기판의 두께의 중간점을 넘은 정도까지 반도체 기판의 두께 방향으로 연재되어 마련되어도 좋다. 이와 같은 구성이더라도, 화소 분리층(150O, 150P)은 인접하는 화소 사이의 크로스 토크를 억제할 수 있다.
구체적으로는 도 26에 도시하는 바와 같이 광 검출 장치(100O)에서는 화소 분리층(150O)은 반도체 기판의 제1 면측으로부터 반도체 기판을 관통하지 않을 정도로 반도체 기판의 두께 방향으로 연재되어 마련되어도 좋다. 또한, 도 27에 도시하는 바와 같이 광 검출 장치(100P)에서는 화소 분리층(150P)은 반도체 기판의 제2 면측으로부터 반도체 기판을 관통하지 않을 정도로 반도체 기판의 두께 방향으로 연재되어 마련되어도 좋다.
제15 베리에이션에 의하면, 광 검출 장치(100O, 100P)는 제조 공정에서의 프로세스 난도(難度)를 저하시킬 수 있기 때문에 제조 효율을 향상시킬 수 있다. 또한, 제15 베리에이션에서 설명한 구성은 제1∼제14 베리에이션에서 설명한 구성의 각각과 서로 조합시키는 것이 가능하다.
(제16 베리에이션)
도 28은 제16 베리에이션에 관한 광 검출 장치(100Q)의 구조를 도시하는 종단면도이다.
도 28에 도시하는 바와 같이 광 검출 장치(100Q)는 화소 분리층(150)을 구비하지 않고, 제1 영역(110) 및 제3 영역(130)을 복수의 화소에 펼쳐져 연속한 영역으로서 구비하고 있어도 좋다. 이와 같은 구성이더라도, 광 검출 장치(100Q)는 화소마다 입사광의 검출을 행하는 것이 가능하다.
제16 베리에이션에 의하면, 광 검출 장치(100Q)는 제조 공정에서의 프로세스 난도를 저하시킬 수 있기 때문에 제조 효율을 향상시킬 수 있다.
(제17 베리에이션)
도 29는 제17 베리에이션에 관한 광 검출 장치(100R)의 구조를 도시하는 종단면도이다.
도 29에 도시하는 바와 같이 광 검출 장치(100R)에서는 반도체 기판의 제1 면측에 제2 도전형(예를 들면, P형)의 제1 영역(110R)이 마련되고, 제1 면과 반대측의 제2 면측에 제1 도전형(예를 들면, N형)의 제2 영역(120R)이 마련된다. 이와 같은 경우, 제1 영역(110R)과 전기적으로 접속되는 제1 전극(111)은 애노드 전극으로서 기능하고, 제2 영역(120R)과 전기적으로 접속되는 제2 전극(121)은 캐소드 전극으로서 기능하게 된다. 이와 같은 구성이더라도, 광 검출 장치(100R)는 화소마다 입사광의 검출을 행하는 것이 가능하다.
제17 베리에이션에 의하면, 광 검출 장치(100R)는 도전형 영역의 극성을 교환할 수 있기 때문에 구조 설계의 자유도를 향상시킬 수 있다.
(제18 베리에이션)
제18 베리에이션에서는 반도체 기판의 제1 면에서의 화소 분리층(150), 제1 전극(111) 및 비아(112)의 평면 배치의 변화에 관해 설명한다. 도 30은 도 31A∼도 31J에서 도시하는 평면도의 절단면을 나타내기 위한 종단면도이다. 도 31A∼도 31J는 화소 분리층(150), 제1 전극(111) 및 비아(112)의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도이다.
이하의 도 31A∼도 31J에서는 도 30의 B-BB 절단면에서의 단면 구성을 도시한다. 즉, 이하의 도 31A∼도 31J에서는 반도체 기판의 제1 면에서의 화소 분리층(150), 제1 전극(111) 및 비아(112)의 평면 배치에 관해 도시한다. 또한, 제1 전극(111) 및 비아(112)는 화소 분리층(150)이 마련되지 않은 경우라도, 이하와 같은 평면 배치를 취하는 것이 가능하다.
도 31A에 도시하는 바와 같이 예를 들면, 제1 전극(111)은 사각형 형상의 화소의 각 변에 마련된 화소 분리층(150) 위에 각각 마련되어도 좋다. 비아(112)는 화소 분리층(150)으로부터 이격하여 화소 내의 제1 전극(111)의 테두리를 따라 마련되어도 좋다.
도 31B에 도시하는 바와 같이 예를 들면, 제1 전극(111)은 사각형 형상의 화소의 각 변에 마련된 화소 분리층(150) 위에 각각 마련되어도 좋다. 비아(112)는 화소 분리층(150)과 인접하여 화소의 내측의 테두리를 따라 마련되어도 좋다.
도 31C에 도시하는 바와 같이 예를 들면, 제1 전극(111)은 사각형 형상의 화소의 각 변에 마련된 화소 분리층(150) 위에 각각 마련되어도 좋다. 비아(112)는 화소 분리층(150)으로부터 이격하여 사각형 형상의 화소의 네 모퉁이에 각각 섬형상으로 마련되어도 좋다.
도 31D에 도시하는 바와 같이 예를 들면, 제1 전극(111)은 사각형 형상의 화소의 각 변에 마련된 화소 분리층(150) 위에 각각 마련되어도 좋다. 비아(112)는 화소 분리층(150)과 인접하여 사각형 형상의 화소의 네 모퉁이에 각각 섬형상으로 마련되어도 좋다.
도 31E에 도시하는 바와 같이 예를 들면, 제1 전극(111)은 사각형 형상의 화소의 각 변에 마련된 화소 분리층(150)의 서로 평행한 2변 위에 각각 마련되어도 좋다. 비아(112)는 화소 분리층(150)으로부터 이격하여 사각형 형상의 화소의 네 모퉁이에 각각 섬형상으로 마련되어도 좋다. 이와 같은 경우, 서로 평행한 방향으로 연재되는 제1 전극(111)은 수광부가 마련되지 않은 영역(옵티컬 블랙부라고도 칭해진다)에서 서로 전기적으로 접속된다.
도 31F에 도시하는 바와 같이 예를 들면, 제1 전극(111)은 사각형 형상의 화소의 각 변에 마련된 화소 분리층(150)의 서로 평행한 2변 위에 각각 마련되어도 좋다. 비아(112)는 화소 분리층(150)과 인접하여 사각형 형상의 화소의 네 모퉁이에 각각 섬형상으로 마련되어도 좋다. 이와 같은 경우, 서로 평행한 방향으로 연재되는 제1 전극(111)은 수광부가 마련되지 않은 영역(옵티컬 블랙부라고도 칭해진다)에서 서로 전기적으로 접속된다.
도 31G에 도시하는 바와 같이 예를 들면, 제1 전극(111)은 사각형 형상의 화소의 각 변에 마련된 화소 분리층(150) 위에 각각 마련되어도 좋다. 비아(112)는 화소 분리층(150)으로부터 이격되어 사각형 형상의 화소의 왼쪽 위 모퉁이에 섬형상으로 1개만 마련되어도 좋다.
도 31H에 도시하는 바와 같이 예를 들면, 제1 전극(111)은 사각형 형상의 화소의 각 변에 마련된 화소 분리층(150) 위에 각각 마련되어도 좋다. 비아(112)는 화소 분리층(150)과 인접하여 사각형 형상의 화소의 왼쪽 위 모퉁이에 섬형상으로 1개만 마련되어도 좋다.
도 31I에 도시하는 바와 같이 예를 들면, 제1 전극(111)은 사각형 형상의 화소의 각 변에 마련된 화소 분리층(150)의 서로 평행한 2변 위에 각각 마련되어도 좋다. 비아(112)는 화소 분리층(150)으로부터 이격하여 사각형 형상의 화소의 왼쪽 위 모퉁이에 섬형상으로 1개만 마련되어도 좋다. 이와 같은 경우, 서로 평행한 방향으로 연재되는 제1 전극(111)은 수광 영역이 마련되지 않은 영역(옵티컬 블랙부라고도 칭해진다)에서 서로 전기적으로 접속된다.
도 31J에 도시하는 바와 같이 예를 들면, 제1 전극(111)은 사각형 형상의 화소의 각 변에 마련된 화소 분리층(150)의 서로 평행한 2변 위에 각각 마련되어도 좋다. 비아(112)는 화소 분리층(150)과 인접하여 사각형 형상의 화소의 왼쪽 위 모퉁이에 섬형상으로 1개만 마련되어도 좋다. 이와 같은 경우, 서로 평행한 방향으로 연재되는 제1 전극(111)은 수광 영역이 마련되지 않은 영역(옵티컬 블랙부라고도 칭해진다)에서 서로 전기적으로 접속된다.
제1 전극(111) 및 비아(112)의 평면 배치에서는 제1 전극(111)의 면적이 작을수록 화소의 개구율을 높일 수 있기 때문에 광 검출 장치(100)의 검출 감도를 향상시킬 수 있다. 또한, 비아(112)는 1점보다도 복수점, 나아가서는 복수점보다도 선형상으로 마련됨으로써 제1 영역(110)의 반도체 기판의 면내 방향에서의 전위 편차를 흡수할 수 있다. 이에 의하면, 광 검출 장치(100)는 입사광의 검출의 안정성을 향상시킬 수 있다. 즉, 광 검출 장치(100)의 반도체 기판의 제1 면에서의 화소 분리층(150), 제1 전극(111) 및 비아(112)의 평면 배치는 이들 관점을 고려하여 광 검출 장치(100)의 검출 특성이 소망하는 특성이 되도록 적절하게 설계될 수 있다.
(동작례)
다음으로, 도 32∼도 34C를 참조하여 본 실시 형태에 관한 광 검출 장치(100)의 ToF(Time of Flight) 센서로서의 동작례에 관해 설명한다. 도 32는 본 실시 형태에 관한 광 검출 장치(100)의 ToF 센서 동작의 한 예를 도시하는 타이밍 차트도이다. 도 33은 ToF 센서에 이용되는 광원을 설명하는 설명도이다. 도 34A는 도 32의 (1)의 타이밍에서의 광 검출 장치(100)의 상태를 설명하는 종단면도이고, 도 34B는 도 32의 (2)의 타이밍에서의 광 검출 장치(100)의 상태를 설명하는 종단면도이고, 도 34C는 도 32의 (3)의 타이밍에서의 광 검출 장치(100)의 상태를 설명하는 종단면도이다.
도 32 및 도 34A에 도시하는 바와 같이 우선, 도 32의 (1)의 타이밍에, 스위치 트랜지스터의 게이트에 인가되는 전압(VSW)에 정전압을 인가함으로써 스위치 트랜지스터를 온 상태로 한다. 이어서, 제2 전극(121)에 인가되는 전압(Va)을 부전압(예를 들면, -1V)으로 한다. 이때, 제1 전극(111)에 인가되는 전압(Vc)은 0V이기 때문에 광 검출 장치(100)의 제1 영역(110) 및 제2 영역(120) 사이에는 역바이어스가 인가되게 된다. 또한, 제어 게이트(161)에 인가되는 전압(Vg)은 부전압(예를 들면, -1V)으로 설정한다.
여기서, 도 32, 도 33 및 도 34B에 도시하는 바와 같이 도 32의 (2)의 타이밍에, 레이저 다이오드 또는 LED(Light Emitting Diode) 등의 광원(LD)에 펄스형상의 부전압(Vlight)을 인가함으로써 대상물에 펄스 광을 조사한다. 동시에, 제2 전극(121)에 인가되는 전압(Va)을 정전압(예를 들면, +1V)으로 함으로써 광 검출 장치(100)의 제1 영역(110) 및 제2 영역(120) 사이에 순바이어스를 인가한다. 또한, 제어 게이트(161)에 인가되는 전압(Vg)을 정전압(예를 들면, +1V)으로 설정한다.
그 후, 대상물에 반사된 펄스 광이 광 검출 장치(100)에 입사하고, 제2 전극(121)으로부터 출력되는 전류치가 (2)의 타이밍으로부터 지연되어 증가한다. 따라서, 광 검출 장치(100)는 광원(LD)의 발광 타이밍(t2)과, 광 검출의 지연 시간(t1)의 차를 산출함으로써 대상물까지의 거리를 산출할 수 있다.
또한, 도 32 및 도 34C에 도시하는 바와 같이 도 32의 (3)의 타이밍에 제2 전극(121)에 인가되는 전압(Va)을 부전압(예를 들면, -1V)으로 한다. 이에 의해 광 검출 장치(100)의 제1 영역(110) 및 제2 영역(120) 사이에는 역바이어스가 인가되기 때문에 광 검출 장치(100)의 상태가 리셋된다. 또한, 제어 게이트(161)에 인가되는 전압(Vg)도 마찬가지로 부전압(예를 들면, -1V)으로 설정해도 좋다.
이상의 동작을 1프레임으로 하여 반복함으로써 광 검출 장치(100)는 대상물까지의 거리를 1프레임마다 검출할 수 있다.
(변형례)
이어서, 도 35A∼도 39C를 참조하여 본 실시 형태에 관한 광 검출 장치(100)의 제1∼제3 변형례에 관해 설명한다.
(제1 변형례)
도 35A는 제1 변형례에 관한 광 검출 장치(100S)의 구조를 도시하는 종단면도이다. 도 35B는 제1 변형례에 관한 광 검출 장치(100S)의 구조를 도시하는 종단면도이다. 도 36은 제1 변형례에 관한 광 검출 장치(100S)에서의 구동 전압례를 도시하는 타이밍 차트도이다.
도 35A에 도시하는 바와 같이 광 검출 장치(100S)에서는 제어 게이트(161) 및 게이트 절연막(162)으로 바꾸어서, 반도체 기판의 제2 면측에 포텐셜 제어 영역(165)이 마련된다. 광 검출 장치(100S)는 포텐셜 제어 영역(165)에 전압을 인가함으로써 제2 영역(120)에 인접하는 영역에 발생하는 포텐셜 장벽을 제어할 수 있다.
포텐셜 제어 영역(165)은 제1 도전형의 영역(예를 들면, N+층)이고, 절연층(166)을 끼워서 제2 영역(120)의 주위를 둘러싸도록 마련된다. 즉, 도 35B에 도시하는 바와 같이 반도체 기판의 제2 면측에는 화소 분리층(150)으로 획정된 영역의 개략 중앙에 섬형상으로 제2 영역(120)이 마련된다. 또한, 제2 영역(120)의 주위를 둘러싸도록 절연층(166)이 마련되고, 절연층(166)의 주위를 둘러싸도록 포텐셜 제어 영역(165)이 마련된다.
이와 같은 구성이더라도, 도 36에 도시하는 바와 같이 포텐셜 제어 영역(165)에 인가되는 전압(Vg)을 제어 게이트(161)와 마찬가지로 제어함으로써 광 검출 장치(100S)는 입사광의 검출을 행할 수 있다.
(제2 변형례)
도 37A는 제2 변형례에 관한 광 검출 장치(100T)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 37B는 도 37A의 A-AA 절단면에서의 광 검출 장치(100T)의 구조를 도시하는 종단면도이다. 도 37C는 도 37A의 B-BB 절단면에서의 광 검출 장치(100T)의 구조를 도시하는 종단면도이다.
도 37A∼도 37C에 도시하는 바와 같이 제2 변형례에 관한 광 검출 장치(100T)는 제1 변형례에 관한 광 검출 장치(100S)에 대해, 전송 게이트 및 플로팅 디퓨전을 또한 구비하고, 일반적인 포토 다이오드(PD)로서도 기능할 수 있는 점이 다르다. 또한, 제2 변형례에 관한 광 검출 장치(100T)에는 화소 분리층(150)의 내부에 차광성을 갖는 금속층(150T)이 마련된다.
구체적으로는 도 37A 및 도 37B에 도시하는 바와 같이 광 검출 장치(100T)는 제1 변형례에 관한 광 검출 장치(100S)와 마찬가지로, 제1 영역(110), 제3 영역(130), 제2 영역(120), 절연층(166), 포텐셜 제어 영역(165) 및 포텐셜 제어 영역(165)에 전압을 인가하는 전극(167)을 구비한다. 이에 의해 광 검출 장치(100T)는 반도체 기판의 면내의 제1 방향(도 37A에서는 종방향)에서 DPD 센서로서 기능할 수 있다.
또한, 도 37A 및 도 37C에 도시하는 바와 같이 광 검출 장치(100T)는 제1 영역(110), 제3 영역(130), 제2 영역(120), 제1 도전형 영역(191), 전송 게이트(TRG), 제2 도전형의 플로팅 디퓨전(FD) 및 취출 전극(193)을 구비한다. 이에 의해 광 검출 장치(100T)는 반도체 기판의 면내의 제1 방향과 직교하는 제2 방향(도 37A에서는 횡방향)에서 통상의 PD로서 기능할 수 있다.
구체적으로는 게이트 절연막(192)을 통하여 반도체 기판의 제2 면 위에 마련된 전송 게이트(TRG)에 전압을 인가함으로써 제1 도전형 영역(191)을 통하여 제2 영역(120)으로부터 플로팅 디퓨전(FD)에 전하를 전송할 수 있다. 플로팅 디퓨전(FD)에 전송된 전하는 예를 들면, 취출 전극(193)으로부터 화소 회로 등에 취출된다.
또한, 화소 회로를 구성하는 화소 트랜지스터는 예를 들면, 화소 분리층(150)에 인접하여 마련된 화소 트랜지스터 영역(Tr)에 마련되어도 좋다. 예를 들면, 화소 트랜지스터 영역(Tr)에는 화소 회로를 구성하는 리셋 트랜지스터, 앰프 트랜지스터, 선택 트랜지스터 또는 스위치 트랜지스터의 적어도 어느 1개 이상이 마련되어도 좋다. 화소 트랜지스터 영역(Tr)에 마련된 트랜지스터의 각각은 예를 들면, 반도체 기판을 파서 마련된 절연층에 의해 서로 전기적으로 절연되어도 좋다.
제2 변형례에 관한 광 검출 장치(100T)는 예를 들면, 도 38에서 등가 회로를 도시하는 화소 회로를 구비해도 좋다. 도 38은 DPD 센서 및 PD로서 기능하는 광 검출 장치(100T)가 구비하는 화소 회로의 등가 회로의 한 예를 도시하는 회로도이다. 또한, DPD/PD는 상술한 제1 영역(110), 제3 영역(130) 및 제2 영역(120)이 적층된 PIN 다이오드 구조의 광전 변환부를 나타낸다.
도 38에 도시하는 바와 같이 DPD 센서측의 화소 회로로서는 광전 변환부(DPD)는 스위치 트랜지스터(SW)를 통하여 전원(Va)과 전기적으로 접속한다. 또한, PD측의 화소 회로로서는 광전 변환부(PD)는 전송 트랜지스터(TRG)를 통하여 플로팅 디퓨전(FD)에 전기적으로 접속된다.
또한, 플로팅 디퓨전(FD)에는 또한 리셋 트랜지스터(RST)를 통하여 전원(Vd)이 접속되고, 또한 앰프 트랜지스터(AMP)의 게이트가 접속된다. 앰프 트랜지스터(AMP)의 드레인은 전원(Vd)에 접속되고, 앰프 트랜지스터(AMP)의 소스는 선택 트랜지스터(SEL)를 통하여 외부 출력(Output)에 접속된다. 또한, DPD 센서측의 전원(Va)과, PD측의 전원(Vd)은 서로 다른 전원이라도 좋고, 동일한 전원이라도 좋다. 이와 같은 화소 회로를 구비함에 의해 제2 변형례에 관한 광 검출 장치(100T)는 DPD 센서 및 PD의 양방으로서 기능하는 것이 가능하다.
(제3 변형례)
도 39A는 제3 변형례에 관한 광 검출 장치(100U)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 39B는 도 39A의 A-AA 절단면에서의 제3 변형례에 관한 광 검출 장치(100U)의 구조를 도시하는 종단면도이다. 도 39C는 도 39A의 B-BB 절단면에서의 제3 변형례에 관한 광 검출 장치(100U)의 구조를 도시하는 종단면도이다.
도 39A∼도 39C에 도시하는 바와 같이 제3 변형례에 관한 광 검출 장치(100U)는 제2 변형례에 관한 광 검출 장치(100T)에 대해, 화소 분리층(150) 및 화소 분리층(150)의 내부에 마련된 금속층(150T)이 마련되지 않은 점이 다르다. 제3 변형례에 관한 광 검출 장치(100U)의 그 나머지의 구성에 관해서는 제2 변형례에 관한 광 검출 장치(100T)에서 설명한 바와 같기 때문에 여기서의 설명은 생략한다.
이와 같은 구성이더라도, 제3 변형례에 관한 광 검출 장치(100U)는 제2 변형례에 관한 광 검출 장치(100T)와 마찬가지로, DPD 센서 및 PD로서 기능하는 것이 가능하다.
<2. 제2 실시 형태>
(기본 구조)
다음으로, 도 40 및 도 41을 참조하여 본 개시의 제2 실시 형태에 관한 광 검출 장치의 기본 구조에 관해 설명한다. 도 40은 본 실시 형태에 관한 광 검출 장치(200)의 기본 구조를 도시하는 종단면도이고, 도 41은 본 실시 형태에 관한 광 검출 장치(200)의 기본 구조를 도시하는 제1 면측부터의 평면도이다.
도 40에 도시하는 바와 같이 광 검출 장치(200)는 예를 들면, 제1 영역(210)과, 제2 영역(220)과, 제3 영역(230)과, 제1 전극(211)과, 제2 전극(221)과, 제2 면 절연층(251)과, 화소 분리층(250)과, 제어 게이트(261)와, 게이트 절연막(262)을 구비한다.
화소 분리층(250)은 반도체 기판을 두께 방향으로 관통하여 마련되고, 반도체 기판의 면내 방향으로 복수 마련된 화소의 각각을 서로 전기적으로 이격한다. 화소 분리층(250)은 도 41에 도시하는 바와 같이 예를 들면, 화소의 주위를 사각형 형상으로 둘러싸도록 마련되어도 좋다.
제1 영역(210)은 실리콘(Si) 등의 반도체 기판에 화소 분리층(250)과 접하여 마련된 제1 도전형의 영역(예를 들면, N+층)이다. 제1 영역(210)은 도 41에 도시하는 바와 같이 화소의 주위를 사각형 형상으로 둘러싸는 화소 분리층(250)의 일방의 변에 접하여 마련되어도 좋다. 제1 영역(210)은 피닝 효과에 의해 화소 분리층(250)과의 계면(231)에서의 전하(예를 들면, 정공)의 유기를 억제할 수 있다.
제2 영역(220)은 실리콘(Si) 등의 반도체 기판에 화소 분리층(250)과 접하여 마련된 제2 도전형의 영역(예를 들면, P+층)이다. 제2 영역(220)은 도 41에 도시하는 바와 같이 화소의 주위를 사각형 형상으로 둘러싸는 화소 분리층(250)의 일방의 변과 대향하는 타방의 변에 접하여 마련되어도 좋다. 제2 영역(220)은 피닝 효과에 의해 화소 분리층(250)과의 계면(231)에서의 전하(예를 들면, 전자)의 유기를 억제할 수 있다.
제3 영역(230)은 제1 영역(210)과 제2 영역(220) 사이에 마련된 제3 도전형의 영역(예를 들면, i층)이다. 제3 영역(230)은 도 41에 도시하는 바와 같이 화소 분리층(250)으로 획정된 화소 영역에서 제1 영역(210)과 제2 영역(220)에 끼여지지된 영역이라도 좋다.
제1 전극(211)은 반도체 기판의 제1 면 위에 마련되고, 제1 영역(210)과 전기적으로 접속한다. 제1 전극(211)은 예를 들면, 캐소드 전극으로서 기능한다. 제2 전극(221)은 제1 전극(211)과 마찬가지로, 반도체 기판의 제1 면 위에 마련되고, 제2 영역(220)과 전기적으로 접속한다. 제2 전극(221)은 예를 들면, 애노드 전극으로서 기능한다.
제어 게이트(261)는 반도체 기판의 제1 면 위에 게이트 절연막(262)을 통하여 마련되는 게이트 전극이다. 제어 게이트(261)는 전압 인가에 의해 제3 영역(230)에 발생하는 포텐셜 장벽을 제어하기 위해 마련된다.
제2 면 절연층(251)은 반도체 기판의 제1 면과 반대측의 제2 면에 마련된다. 제2 면 절연층(251)은 화소 분리층(250)의 저면과 접함으로써 제1 영역(210), 제2 영역(220) 및 제3 영역(230)을 인접하는 화소로부터 전기적으로 이격할 수 있다. 이에 의하면, 광 검출 장치(200)는 인접하는 화소 사이에서의 크로스 토크를 보다 억제할 수 있다. 제2 면 절연층(251)은 예를 들면, SOI(Silicon On Insulator) 기판의 매입 산화막(BOX층: Buried Oxide층)이라도 좋다.
제1 전극(211), 제2 전극(221) 및 제어 게이트(261)는 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 제2 면 절연층(251), 화소 분리층(250) 및 게이트 절연막(262)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
본 실시 형태에 관한 광 검출 장치(200)에서는 인접하는 화소끼리를 서로 이격하는 화소 분리층(250)이 마련되고, 또한, 도전형 불순물의 농도가 높은 제1 영역(210) 및 제2 영역(220)이 화소 분리층(250)에 접하여 마련된다. 이에 의하면, 광 검출 장치(200)는 피닝의 효과에 의해 제1 영역(210)과 화소 분리층(250)의 계면(231)에서의 전자 농도를 높임으로써 정공을 유기시키기 어렵게 할 수 있다. 또한, 광 검출 장치(200)는 피닝의 효과에 의해 제2 영역(220)과 화소 분리층(250)의 계면(231)에서의 정공 농도를 높임으로써 전자를 유기시키기 어렵게 할 수 있다. 따라서, 광 검출 장치(200)는 반도체 기판과, 화소 분리층(250)의 계면(231)에서 유기된 전하가 암 전류를 발생시키는 것을 억제할 수 있기 때문에 암시 노이즈를 저감할 수 있다.
(베리에이션)
이어서, 도 42∼도 61G를 참조하여 본 실시 형태에 관한 광 검출 장치(200)의 구조의 베리에이션에 관해 설명한다.
(제1 베리에이션)
도 42는 제1 베리에이션에 관한 광 검출 장치(200A)의 구조를 도시하는 종단면도이다.
도 42에 도시하는 바와 같이 제어 게이트(261)는 제2 영역(220)에 인접하여 마련되어도 좋다. 광 검출 장치(200A)는 입사광의 광전 변환에 의해 생성되는 전하를 이용하여 제2 영역(220)에 인접한 영역에 생기는 포텐셜 장벽을 저하시킴으로써 제1 영역(210) 및 제2 영역(220) 사이에서의 전하 이동을 촉구할 수 있다. 따라서, 제어 게이트(261)는 제2 영역(220)에 인접하여 마련됨에 의해 제2 영역(220)에 인접한 영역에 생기는 포텐셜 장벽을 보다 높은 정밀도로 제어할 수 있다.
제1 베리에이션에 의하면, 광 검출 장치(200A)는 제2 영역(220)에 인접하는 영역에 발생하는 포텐셜 장벽의 제어성을 보다 향상시킬 수 있기 때문에 입사광의 검출 특성을 보다 향상시킬 수 있다.
(제2 베리에이션)
도 43은 제2 베리에이션에 관한 광 검출 장치(200B)의 구조를 도시하는 종단면도이다.
도 43에 도시하는 바와 같이 광 검출 장치(200B)는 복수의 제어 게이트를 구비하고 있어도 좋다. 구체적으로는 광 검출 장치(200B)는 제1 제어 게이트(261-1) 및 제2 제어 게이트(261-2)를 구비하고 있어도 좋다. 제1 제어 게이트(261-1)는 제1 영역(210)에 인접하여 반도체 기판의 제1 면 위에 게이트 절연막(262-1)을 통하여 마련되는 게이트 전극이다. 제1 제어 게이트(261-1)는 인가 전압에 의해 제1 영역(210)에 인접한 영역에 생기는 포텐셜 장벽을 제어하기 위해 마련된다. 또한, 제2 제어 게이트(261-2)는 제2 영역(220)에 인접하여 반도체 기판의 제1 면 위에 게이트 절연막(262-2)을 통하여 마련되는 게이트 전극이다. 제2 제어 게이트(261-2)는 인가 전압에 의해 제2 영역(220)에 인접한 영역에 생기는 포텐셜 장벽을 제어하기 위해 마련된다.
제2 베리에이션에 의하면, 광 검출 장치(200B)는 복수의 제어 게이트(261-1, 261-2)에 의해 제3 영역(230)에 발생하는 포텐셜 장벽을 보다 높은 정밀도로 제어할 수 있기 때문에 입사광의 검출 특성을 보다 향상시킬 수 있다.
(제3 베리에이션)
도 44는 제3 베리에이션에 관한 광 검출 장치(200C)의 구조를 도시하는 종단면도이다.
도 44에 도시하는 바와 같이 광 검출 장치(200C)는 리셋 전극(263)을 또한 구비하고 있어도 좋다. 구체적으로는 리셋 전극(263)은 반도체 기판의 제1 면측에 형성된 제2 도전형 영역(264) 위에 마련된다. 리셋 전극(263)은 예를 들면, 광 검출 장치(200C)에서 입사광의 검출이 종료되었을 때에, 제3 영역(230)의 내부에 잔존하는 전하를 제3 영역(230)으로부터 배출하기 위해 마련된다. 리셋 전극(263)은 예를 들면, 알루미늄, 구리, 텅스텐, 티탄 또는 탄탈 등의 금속, 폴리실리콘 또는 그 외의 도전 재료로 마련되어도 좋다.
제3 베리에이션에 의하면, 광 검출 장치(200C)는 제3 영역(230)으로부터 전하를 보다 확실하게 배출할 수 있기 때문에 입사광의 검출 시에 생기는 노이즈를 보다 저감할 수 있다.
(제4 베리에이션)
도 45는 제4 베리에이션에 관한 광 검출 장치(200D)의 구조를 도시하는 종단면도이다.
도 45에 도시하는 바와 같이 광 검출 장치(200D)는 제3 영역(230) 위에 마련된 전하 생성층(232)을 또한 구비해도 좋다. 전하 생성층(232)은 제3 영역(230)이 마련된 반도체 기판과는 다른 반도체 재료로 형성되고, 반도체 기판의 광의 입사면에 상당하는 제1 면 위에 마련된다. 전하 생성층(232)은 제3 영역(230)에서 광전 변환되지 않는 광을 광전 변환함으로써 입사광에 기인하는 전하를 생성한다. 예를 들면, 제3 영역(230)이 마련된 반도체 기판이 실리콘 기판인 경우, 전하 생성층(232)은 게르마늄(Ge), 실리콘 게르마늄(SiGe) 또는 화합물 반도체 등으로 형성된 층이라도 좋다.
제4 베리에이션에 의하면, 광 검출 장치(200D)는 제3 영역(230)이 마련된 반도체 기판에서는 광전 변환되지 않는 파장의 광을 전하 생성층(232)에서 광전 변환할 수 있기 때문에 검출 가능한 광의 파장 범위를 보다 넓힐 수 있다.
(제5 베리에이션)
도 46은 제5 베리에이션에 관한 광 검출 장치(200E)의 구조를 도시하는 종단면도이다.
도 46에 도시하는 바와 같이 광 검출 장치(200E)의 제1 면(즉, 광의 입사면)에는 산란 구조(255E)가 또한 마련되어도 좋다. 산란 구조(255E)는 입사광의 파장 이하의 반복 주기로 마련된 요철 구조이고, 예를 들면, 모스아이 구조 등이다. 산란 구조(255E)는 광 검출 장치(200E)에 입사하는 광을 산란시킴으로써 입사광이 제3 영역(230)을 투과해 버릴 가능성을 저감할 수 있다. 또한, 산란 구조(255E)는 반도체 기판의 제1 면을 가공함으로써 형성되어도 좋고, 반도체 기판의 제1 면 위에 요철 구조체를 적층함으로써 형성되어도 좋다.
제5 베리에이션에 의하면, 광 검출 장치(200E)는 입사광을 산란시킴으로써 제3 영역(230)에서의 광전 변환 효율을 향상시킬 수 있다. 따라서, 광 검출 장치(200E)는 입사광의 검출 감도를 향상시킬 수 있다.
(제6 베리에이션)
도 47은 제6 베리에이션에 관한 광 검출 장치(200F)의 구조를 도시하는 종단면도이다.
도 47에 도시하는 바와 같이 광 검출 장치(200F)의 제1 면(즉, 광의 입사면)에는 회절 격자 구조(255F)가 또한 마련되어도 좋다. 회절 격자 구조(255F)는 예를 들면, 서로 평행한 직선형상의 요철이 입사광의 파장에 응한 간격으로 배치된 구조 또는 입사광의 파장에 응한 간격으로 동심원형상으로 복수의 요철이 형성된 구조라도 좋다. 회절 격자 구조(255F)는 광 검출 장치(200F)에 입사하는 광을 복수의 경로로 분기시킴으로써 화소 내의 소정의 위치에 입사광을 집광시킬 수 있다.
제6 베리에이션에 의하면, 광 검출 장치(200F)는 소정의 위치에 입사광을 집광시킴으로써 제3 영역(230)에서의 광전 변환 효율을 향상시킬 수 있다. 따라서, 광 검출 장치(200F)는 입사광의 검출 감도를 향상시킬 수 있다.
(제7 베리에이션)
도 48A는 제7 베리에이션에 관한 광 검출 장치(200G)의 구조를 도시하는 제1 면측에서 본 평면도이다. 도 48B는 도 48A의 A-AA 절단면에서의 광 검출 장치(200G)의 구조를 도시하는 종단면도이다. 도 48C는 도 48A의 B-BB 절단면에서의 광 검출 장치(200G)의 구조를 도시하는 종단면도이다.
도 48A∼도 48C에 도시하는 바와 같이 화소 분리층(250)의 내부에는 제3 전극(252)이 또한 마련되어도 좋다. 구체적으로는 제3 전극(252)은 화소의 사방을 둘러싸는 화소 분리층(250) 중, 제1 영역(210) 및 제2 영역(220)과 접하는 2변에 대해 직교하는 2변의 화소 분리층(250)의 내부에 마련되어도 좋다. 제3 전극(252)은 인가 전압(Vpin)을 부전압으로 제어함에 의해 화소 분리층(250)을 통하여 제3 영역(230)의 전위를 제어할 수 있다. 제3 전극(252)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 또한, 제3 전극(252)과 제3 영역(230) 사이에는 화소 분리층(250)이 개재하기 때문에 화소 사이의 전기적인 절연은 확보된다.
제7 베리에이션에 의하면, 광 검출 장치(200G)는 제3 영역(230)의 전위 제어에 의해 제1 영역(210) 및 제2 영역(220)과 접하지 않는 화소 분리층(250)의 피닝을 강화할 수 있다. 따라서, 광 검출 장치(200G)는 제1 영역(210) 및 제2 영역(220)과 접하지 않는 화소 분리층(250)과, 제3 영역(230)의 계면에서 발생하는 전하를 억제할 수 있기 때문에 노이즈를 보다 저감할 수 있다.
(제8 베리에이션)
도 49는 제8 베리에이션에 관한 광 검출 장치(200H)의 구조를 도시하는 종단면도이다.
도 49에 도시하는 바와 같이 제2 면 절연층(251)의 내부에는 백 게이트 전극(252H)이 또한 마련되어 있어도 좋다. 구체적으로는 백 게이트 전극(252H)은 제3 영역(230)의 하방의 제2 면 절연층(251)의 내부에 반도체 기판의 면내 방향으로 연재되어 마련되어도 좋다. 백 게이트 전극(252H)은 인가 전압(Vpin)을 부전압으로 제어함에 의해 제2 면 절연층(251)을 통하여 제3 영역(230)의 전위를 제어할 수 있다. 백 게이트 전극(252H)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다.
제8 베리에이션에 의하면, 광 검출 장치(200H)는 백 게이트 전극(252H)에 의해 제3 영역(230)의 전위를 제어할 수 있기 때문에 제3 영역(230)과 제2 면 절연층(251)의 계면에 피닝을 행할 수 있다. 따라서, 광 검출 장치(200H)는 제3 영역(230)과 제2 면 절연층(251)의 계면에서 발생하는 전하를 억제할 수 있기 때문에 노이즈를 보다 저감할 수 있다.
(제9 베리에이션)
도 50은 제9 베리에이션에 관한 광 검출 장치(200I)의 구조를 도시하는 종단면도이다.
도 50에 도시하는 바와 같이 광 검출 장치(200I)에서는 제1 전극(212) 및 제2 전극(222)은 화소 분리층(250)의 내부에 마련되어도 좋다. 이와 같은 경우, 제1 전극(212)은 반도체 기판의 두께 방향으로 단차를 갖도록 마련됨으로써 단차의 저면에서 제1 영역(210)과 전기적으로 접속할 수 있다. 또한, 마찬가지로, 제2 전극(222)은 반도체 기판의 두께 방향으로 단차를 갖도록 마련됨으로써 단차의 저면에서 제2 영역(220)과 전기적으로 접속할 수 있다.
이와 같은 구조의 제1 전극(212) 및 제2 전극(222)은 반도체 기판을 두께 방향으로 제1 면으로부터 제2 면까지 관통하는 제1 개구와, 제1 개구보다도 개구폭이 크게, 반도체 기판을 두께 방향으로 절반까지 판 제2 개구를 도전성 재료로 매입함으로써 형성할 수 있다. 따라서, 광 검출 장치(200I)는 마찬가지로 2단계 깊이로 형성한 화소 분리층(250)의 내부에 2단계 깊이로 제1 전극(212) 및 제2 전극(222)을 형성함으로써 도 50에 도시하는 구조를 형성할 수 있다.
광 검출 장치(200I)에서는 제1 영역(210)은 제1 전극(212)에 마련된 단차의 저면에서 제1 전극(212)와 전기적으로 접속한다. 또한, 마찬가지로, 제2 영역(220)은 제2 전극(222)에 마련된 단차의 저면에서 제2 전극(222)과 전기적으로 접속한다. 따라서, 제1 영역(210) 및 제2 영역(220)은 반도체 기판의 제1 면으로부터 떨어진 내부에 마련되기 때문에 반도체 기판의 제1 면으로부터 제1 영역(210) 및 제2 영역(220)의 근방에의 액세스가 곤란해진다. 이와 같은 경우, 광 검출 장치(200I)에서는 제어 게이트(261)는 마련되지 않아도 좋다.
한편으로, 광 검출 장치(200I)는 반도체 기판의 제1 면측에 마련된 제4 전극(265)을 또한 구비해도 좋다. 제4 전극(265)은 반도체 기판의 제1 면측에 형성된 제2 도전형 영역(266) 위에 마련되고, 제2 도전형 영역(266)을 통하여 제3 영역(230)의 전위를 제어할 수 있다. 이에 의하면, 제4 전극(265)은 제3 영역(230)에 부전압을 인가함에 의해 제3 영역(230)과 화소 분리층(250)의 계면에서 발생하는 전하를 억제할 수 있다. 따라서, 광 검출 장치(200I)는 노이즈를 보다 저감할 수 있다. 제4 전극(265)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다.
제9 베리에이션에 의하면, 광 검출 장치(200I)는 제1 영역(210) 및 제2 영역(220)의 형성 깊이를 변조하는 것이 가능해진다. 따라서, 광 검출 장치(200I)는 제1 영역(210) 및 제2 영역(220)에 인접하는 영역에 생기는 포텐셜 장벽의 용량을 제어하는 것이 가능해진다.
(제10 베리에이션)
도 51은 제10 베리에이션에 관한 광 검출 장치(200J)의 구조를 도시하는 종단면도이다.
도 51에 도시하는 바와 같이 광 검출 장치(200J)는 제9 베리에이션에 관한 광 검출 장치(200I)에 대해, 제1 영역(210) 및 제2 영역(220)의 형성 깊이가 서로 다르도록 마련되는 점이 다르다. 따라서, 제1 영역(210)과 제1 전극(212)의 콘택트 위치의 깊이는 제2 영역(220)과 제2 전극(222)의 콘택트 위치의 깊이와 다르게 된다.
제10 베리에이션에 의하면, 광 검출 장치(200J)는 제1 영역(210)에 인접하는 영역에 생기는 포텐셜 장벽의 용량을 독립하여 제어할 수 있다. 또한, 이에 의하면, 광 검출 장치(200J)는 순바이어스가 인가된 후에 흐르는 순방향 전류의 양을 변조하는 것도 가능하다.
(제11 베리에이션)
도 52는 제11 베리에이션에 관한 광 검출 장치(200K)의 구조를 도시하는 종단면도이다.
도 52에 도시하는 바와 같이 광 검출 장치(200K)는 제9 베리에이션에 관한 광 검출 장치(200I)에 대해, 반도체 기판의 제1 면측에 마련된 제4 전극(265K)이 제1 도전형 영역(267) 위에 마련되어 있는 점이 다르다. 구체적으로는 제4 전극(265K)은 반도체 기판의 제1 면측에 형성된 제1 도전형 영역(267) 위에 마련되고, 제1 도전형 영역(267)을 통하여 제3 영역(230)의 내부의 전하를 배출할 수 있다. 예를 들면, 제4 전극(265K)은 제1 도전형 영역(267)에 정전압을 인가함으로써 제3 영역(230)의 내부의 전자를 제3 영역(230)의 외부에 배출해도 좋다.
제11 베리에이션에 의하면, 광 검출 장치(200K)는 제3 영역(230)으로부터 전하를 보다 확실하게 배출할 수 있기 때문에 입사광의 검출 시에 생기는 노이즈를 보다 저감할 수 있다.
(제12 베리에이션)
도 53은 제12 베리에이션에 관한 광 검출 장치(200L)의 구조를 도시하는 종단면도이다.
도 53에 도시하는 바와 같이 광 검출 장치(200L)는 제11 베리에이션에 관한 광 검출 장치(200K)에 대해, 제1 도전형 영역(267)의 반도체 기판의 두께 방향의 형성 깊이가 화소마다 다르도록 마련되는 점이 다르다. 이에 의하면, 광 검출 장치(200L)는 입사광을 흡수하는 제3 영역(230)의 두께를 화소마다 다르게 할 수 있기 때문에 화소마다 감도를 갖는 파장 대역을 변경하는 것이 가능해진다.
제12 베리에이션에 의하면, 광 검출 장치(200L)는 다른 파장 대역의 광을 화소마다 검출하는 것이 가능하기 때문에 보다 복잡한 센싱을 행하는 것이 가능하다.
(제13 베리에이션)
도 54는 제13 베리에이션에 관한 광 검출 장치(200M)의 구조를 도시하는 종단면도이다.
도 54에 도시하는 바와 같이 광 검출 장치(200M)는 제9 베리에이션에 관한 광 검출 장치(200I)에 대해, 제2 영역(220) 및 제2 전극(222)이 제1 베리에이션에 관한 광 검출 장치(200A)와 같은 구성으로 형성되어 있는 점이 다르다.
제13 베리에이션에 의하면, 광 검출 장치(200M)는 제1 영역(210)에 인접하는 영역에 생기는 포텐셜 장벽의 용량을 독립하여 제어할 수 있다. 또한, 이에 의하면, 광 검출 장치(200M)는 순바이어스가 인가된 후에 흐르는 순방향 전류의 양을 변조하는 것도 가능하다.
(제14 베리에이션)
도 55는 제14 베리에이션에 관한 광 검출 장치(200N)의 구조를 도시하는 종단면도이다.
도 55에 도시하는 바와 같이 화소 분리층(250N)은 반도체 기판을 제1 면으로부터 제2 면까지 관통하여 마련되는 것이 아니라, 반도체 기판의 두께의 중간점을 넘은 정도까지 반도체 기판의 두께 방향으로 연재되어 마련되어도 좋다. 이와 같은 구성이더라도, 화소 분리층(250N)은 인접하는 화소 사이의 크로스 토크를 억제할 수 있다. 예를 들면, 화소 분리층(250N)은 반도체 기판의 제1 면측으로부터 반도체 기판을 관통하지 않을 정도로 반도체 기판의 두께 방향으로 연재되어 마련되어도 좋다.
제14 베리에이션에 의하면, 광 검출 장치(200N)는 제조 공정에서의 프로세스 난도를 저하시킬 수 있기 때문에 제조 효율을 향상시킬 수 있다.
(제15 베리에이션)
도 56은 제15 베리에이션에 관한 광 검출 장치(200O)의 구조를 도시하는 종단면도이다.
도 56에 도시하는 바와 같이 광 검출 장치(200O)의 제1 면에는 회로부(281)를 포함하는 회로 기판(280)과 첩합된 다층 배선층(270)이 또한 마련되어도 좋다. 다층 배선층(270)은 배선 및 비아를 포함하고, 전극 접합 구조(283)(CuCu 접합 구조라고도 칭해진다)를 이용하여 그 배선 및 비아와, 회로 기판(280)의 절연층(282)에 노출된 전극을 전기적으로 접속한다. 또한, 광 검출 장치(200O)의 제1 면과 반대측의 제2 면(즉, 광의 입사면)에는 제3 영역(230)이 형성되는 반도체 기판을 보호하기 위해 제2 면 절연층(251)이 마련되어도 좋다.
제15 베리에이션에 의하면, 광 검출 장치(200O)는 반도체 기판의 두께 방향으로 회로부(281)를 포함하는 회로 기판(280)을 적층할 수 있기 때문에 칩 면적을 보다 작게 할 수 있다.
(제16 베리에이션)
도 57은 제16 베리에이션에 관한 광 검출 장치(200P)의 구조를 도시하는 종단면도이다.
도 57에 도시하는 바와 같이 광 검출 장치(200P)의 제2 면(즉, 이면과 반대측의 표면)에는 회로부(281)를 포함하는 회로 기판(280)과 첩합된 다층 배선층(270)이 또한 마련되어도 좋다.
여기서, 다층 배선층(270)에 포함되는 배선(273)은 화소 분리층(250)으로 획정된 화소 영역의 전체에 펼쳐져 마련되어도 좋다. 이에 의하면, 배선(273)은 제3 영역(230)을 투과하여 다층 배선층(270)측에 들어간 광을 반사함으로써 제3 영역(230)에서의 광전 변환 효율을 향상시킬 수 있다. 구체적으로는 제어 게이트(261)와 전기적으로 접속된 배선(273)은 제1 전극(211)과, 제2 전극(221) 사이의 영역에 펼쳐져 마련되어도 좋다.
제16 베리에이션에 의하면, 광 검출 장치(200P)는 제3 영역(230)에서의 광전 변환 효율을 향상시킬 수 있기 때문에 입사광의 검출 감도를 향상시킬 수 있다.
(제17 베리에이션)
도 58은 제17 베리에이션에 관한 광 검출 장치(200Q)의 구조를 도시하는 종단면도이다.
도 58에 도시하는 바와 같이 광 검출 장치(200Q)의 제2 면(즉, 이면과 반대측의 표면)에는 회로부(281)를 포함하는 회로 기판(280)과 첩합된 다층 배선층(270)이 또한 마련되어도 좋다.
여기서, 다층 배선층(270)의 배선 및 비아와, 회로 기판(280)의 절연층(282)에 노출된 전극을 전기적으로 접속하는 전극 접합 구조(283Q)(CuCu 접합 구조라고도 칭해진다)는 화소 분리층(250)으로 획정된 화소 영역의 전체에 펼쳐져 마련되어도 좋다. 이에 의하면, 전극 접합 구조(283Q)는 제3 영역(230)을 투과하여 다층 배선층(270)측에 들어간 광을 반사함으로써 제3 영역(230)에서의 광전 변환 효율을 향상시킬 수 있다. 구체적으로는 전극 접합 구조(283Q)는 제1 전극(211)에 전기적으로 접속된 전극 접합 구조와, 제2 전극(221)에 전기적으로 접속된 전극 접합 구조 사이의 영역에 펼쳐져 마련되어도 좋다.
제17 베리에이션에 의하면, 광 검출 장치(200Q)는 제3 영역(230)에서의 광전 변환 효율을 향상시킬 수 있기 때문에 입사광의 검출 감도를 향상시킬 수 있다.
(제18 베리에이션)
도 59는 제18 베리에이션에 관한 광 검출 장치(200R)의 구조를 도시하는 종단면도이다.
도 59에 도시하는 바와 같이 광 검출 장치(200R)의 제2 면(즉, 이면과 반대측의 표면)에는 회로부(281)를 포함하는 회로 기판(280)과 첩합된 다층 배선층(270)이 또한 마련되어도 좋다. 여기서, 화소 분리층(250R)은 반도체 기판을 제2 면으로부터 제1 면까지 관통하여 마련되는 것이 아니라, 반도체 기판의 두께의 중간점을 넘은 정도까지 반도체 기판의 두께 방향으로 연재되어 마련되어도 좋다. 이와 같은 구성이더라도, 화소 분리층(250R)은 인접하는 화소 사이의 크로스 토크를 억제할 수 있다. 예를 들면, 화소 분리층(250R)은 반도체 기판의 제2 면측으로부터 반도체 기판을 관통하지 않을 정도로 반도체 기판의 두께 방향으로 연재되어 마련되어도 좋다.
제18 베리에이션에 의하면, 광 검출 장치(200R)는 제조 공정에서의 프로세스 난도를 저하시킬 수 있기 때문에 제조 효율을 향상시킬 수 있다.
(제19 베리에이션)
제19 베리에이션에서는 반도체 기판의 제1 면에서의 제1 영역(210), 제2 영역(220) 및 제어 게이트(261)의 평면 배치의 변화에 관해 설명한다. 도 60은 도 40을 참조하여 설명한 광 검출 장치(200)의 기본 구조에서의 제1 영역(210), 제2 영역(220) 및 제어 게이트(261)의 평면 배치를 설명하는 제1 면측부터의 평면도이다. 도 61A∼도 61G는 제1 영역(210), 제2 영역(220) 및 제어 게이트(261)의 평면 배치의 베리에이션을 설명하는 제1 면측부터의 평면도이다.
도 60에 도시하는 바와 같이 기본 구조의 광 검출 장치(200)에서는 화소 분리층(250)은 예를 들면, 화소의 주위를 사각형 형상으로 둘러싸도록 마련된다. 이때, 제1 영역(210)은 화소의 주위를 사각형 형상으로 둘러싸는 화소 분리층(250)의 일방의 변에 접하여 마련되고, 제2 영역(220)은 화소의 주위를 사각형 형상으로 둘러싸는 화소 분리층(250)의 일방의 변과 대향하는 타방의 변에 접하여 마련되어도 좋다. 제어 게이트(261)는 제2 영역(220)의 화소 분리층(250)과 대향하는 한 변을 따라 마련되어도 좋다.
여기서, 도 61A에 도시하는 바와 같이 예를 들면, 제1 영역(210)은 화소 분리층(250)에 사각형 형상으로 둘러싼 화소의 4개의 모퉁이부 중의 1개에 마련되고, 제2 영역(220)은 화소 분리층(250)에서 사각형 형상으로 둘러싸인 화소의 4개의 모퉁이부 중 제1 영역(210)과 대각의 모퉁이에 마련되어도 좋다. 제어 게이트(261)는 제2 영역(220)의 화소 분리층(250)과 대향하는 2변을 따라 마련되어도 좋다.
도 61B에 도시하는 바와 같이 예를 들면, 제1 영역(210)은 화소 분리층(250)에서 사각형 형상으로 둘러싸인 화소의 4개의 모퉁이부 중의 1개에 마련되고, 제2 영역(220)은 제1 영역(210)과 서로 이격하여 화소의 주위를 사각형 형상으로 둘러싸는 화소 분리층(250)의 한 변에 접하여 마련되어도 좋다. 제어 게이트(261)는 제2 영역(220)의 화소 분리층(250)과 대향하는 한 변을 따라 마련되어도 좋다.
도 61C에 도시하는 바와 같이 예를 들면, 제1 영역(210)은 화소의 주위를 사각형 형상으로 둘러싸는 화소 분리층(250)의 한 변에 접하여 마련되고, 제2 영역(220)은 제1 영역(210)과 서로 이격하여 화소 분리층(250)에 사각형 형상으로 둘러싸인 화소의 4개의 모퉁이 중의 1개에 마련되어도 좋다. 제어 게이트(261)는 제2 영역(220)의 화소 분리층(250)과 대향하는 2변을 따라 마련되어도 좋다.
도 61D에 도시하는 바와 같이 예를 들면, 제1 영역(210)은 화소 분리층(250)에서 사각형 형상으로 둘러싸인 화소의 4개의 모퉁이부 중의 1개에 마련되고, 제2 영역(220)은 제1 영역(210)과 서로 이격하여 화소의 주위를 사각형 형상으로 둘러싸는 화소 분리층(250)의 2변에 접하여 마련되어도 좋다. 제어 게이트(261)는 제2 영역(220)의 화소 분리층(250)과 대향하는 2변을 따라 마련되어도 좋다.
도 61E에 도시하는 바와 같이 예를 들면, 제1 영역(210)은 화소의 주위를 사각형 형상으로 둘러싸는 화소 분리층(250)의 2변에 접하여 마련되고, 제2 영역(220)은 제1 영역(210)과 서로 이격하여 화소 분리층(250)에서 사각형 형상으로 둘러싸인 화소의 4개의 모퉁이부 중의 1개에 마련되어도 좋다. 제어 게이트(261)는 제2 영역(220)의 화소 분리층(250)과 대향하는 2변을 따라 마련되어도 좋다.
도 61F에 도시하는 바와 같이 예를 들면, 제1 영역(210)은 화소 분리층(250)에 사각형 형상으로 둘러싸인 화소의 한 변의 중앙에 마련되고, 제2 영역(220)은 제1 영역(210)과 서로 이격하여 화소의 주위를 사각형 형상으로 둘러싸는 화소 분리층(250)의 3변에 접하여 마련되어도 좋다. 제어 게이트(261)는 제2 영역(220)의 화소 분리층(250)과 대향하는 3변을 따라 마련되어도 좋다.
도 61G에 도시하는 바와 같이 예를 들면, 제1 영역(210)은 화소의 주위를 사각형 형상으로 둘러싸는 화소 분리층(250)의 3변에 접하여 마련되고, 제2 영역(220)은 제1 영역(210)과 서로 이격하여 화소 분리층(250)에서 사각형 형상으로 둘러싸인 화소의 한 변의 중앙에 마련되어도 좋다. 제어 게이트(261)는 제2 영역(220)의 화소 분리층(250)과 인접하지 않는 3변을 따라 마련되어도 좋다.
제1 영역(210) 및 제2 영역(220)의 면적은 제1 영역(210) 및 제2 영역(220)에 인접하여 생기는 포텐셜 장벽의 용량을 결정하는 요소의 하나이다. 따라서, 제1 영역(210) 및 제2 영역(220)의 면적은 광전 변환에서 생긴 정공 또는 전자의 어느 하나를 이용하여 제1 영역(210) 또는 제2 영역(220)의 포텐셜 장벽의 높이를 저감시키고, 광 검출 장치(200)에서 순방향 전류를 발생시키는지를 고려함으로써 적절히 설정될 수 있다.
(적용례)
이어서, 도 62 및 도 63을 참조하여 본 실시 형태에 관한 광 검출 장치(200)를 화소 어레이에 적용한 경우의 적용례에 관해 설명한다. 도 62는 광 검출 장치(200)를 3행×3열의 화소 어레이에 적용한 경우의 평면 구성을 도시하는 상면도이다. 도 63은 광 검출 장치(200)를 3행×3열의 화소 어레이에 적용한 경우의 등가 회로를 도시하는 회로도이다.
도 62에 도시하는 바와 같이 본 실시 형태에 관한 광 검출 장치(200)는 화소마다 화소 분리층(250)으로 이격되어, 화소마다 행렬형상으로 평면 배열된다. 단, 제1 영역(210), 제3 영역(230) 및 제2 영역(220)의 배열 방향에서는 광 검출 장치(200)는 인접하는 화소 사이에서 제1 영역(210), 제3 영역(230) 및 제2 영역(220)의 배열 순서가 반전하도록 배열된다.
또한, 도 62 및 도 63에 도시하는 바와 같이 각 화소의 제1 영역(210)은 공통의 캐소드 전극(Ct)에 전기적으로 접속되고, 각 화소의 제어 게이트(261)는 공통의 게이트 전극(Gate)에 전기적으로 접속된다. 또한, 각 화소의 제2 영역(220)은 화소마다 별개의 애노드 전극(An)과 전기적으로 접속되고, 화소마다 마련된 애노드 전극(An)의 각각으로부터 각 화소의 신호 전류가 출력된다.
이와 같은 평면 배열에 의하면, 본 실시 형태에 관한 광 검출 장치(200)는 화소 어레이로서 마련된 경우에 보다 높은 면적 효율로 배열하는 것이 가능하다. 따라서, 광 검출 장치(200)는 칩 면적을 보다 작게 하는 것이 가능하다.
<3. 제3 실시 형태>
(기본 구조)
다음으로, 도 64∼도 66을 참조하여 본 개시의 제3 실시 형태에 관한 광 검출 장치의 기본 구조에 관해 설명한다.
우선, 도 64 및 도 65를 참조하여 본 실시 형태에 관한 광 검출 장치의 기본 특성에 관해 설명한다. 본 실시 형태에 관한 광 검출 장치는 인가되는 바이어스를 역바이어스로부터 순바이어스로 반전시켰을 때에 순방향 전류가 흐를 때까지의 지연 시간을 계측함에 의해 입사하는 광을 검출하는 이른바 DPD 센서이다. 도 64는 광 검출 장치에 인가되는 바이어스를 역바이어스로부터 순바이어스로 반전한 후의 전하의 이동을 시계열로 도시하는 모식도이다. 도 65는 광 검출 장치에 인가되는 바이어스를 역바이어스로부터 순바이어스로 반전한 후의 에너지 밴드 구조의 변화를 시계열로 도시하는 그래프도이다.
도 64 및 도 65의 (1)에 도시하는 바와 같이 광 검출 장치에 인가되는 바이어스를 역바이어스로부터 순바이어스로 반전한 경우, 광 검출 장치에서는 우선, 캐소드 전극(제1 전극)으로부터 P+층(제2 영역)의 주위의 에너지 밴드 구조의 하락(딥이라고도 칭해진다)을 향하여 전자(e)가 유입한다.
이에 의해 도 64 및 도 65의 (2)에 도시하는 바와 같이 P+층(제2 영역)의 주위의 포텐셜 장벽이 저하되기(딥의 깊이가 감소하기) 때문에 P+층(제2 영역)으로부터 유출하는 정공(h)이 증가한다.
또한, 도 64 및 도 65의 (3)에 도시하는 바와 같이 P+층(제2 영역)으로부터의 정공(h)의 유출에 의해 N+층(제1 영역)의 주위의 포텐셜 장벽이 저하되기 때문에 N+층(제1 영역)으로부터 P+층(제2 영역)의 주위에의 전자(e)의 흐름이 더 증가한다. 그 후도, P+층(제2 영역)으로부터의 정공(h)의 유출 및 N+층(제1 영역)으로부터의 전자(e)의 유출이 증가함으로써 N+층(제1 영역) 및 P+층(제2 영역)의 주위의 포텐셜 장벽이 서로 저하된다.
그 후, 도 64 및 도 65의 (4)에 도시하는 바와 같이 P+층(제2 영역) 및 N+층(제1 영역) 사이의 포텐셜 장벽이 소실하고, 광 검출 장치는 캐소드 전극(제1 전극) 및 애노드 전극(제2 전극) 사이에 순방향 전류가 흐르는 정상 상태에 달한다.
본 실시 형태에 관한 광 검출 장치에서는 역바이어스로부터 순바이어스로 반전하고 나서 상기 거동에 의해 정상 상태에 달할 때까지의 시간이 입사광의 강도에 의해 변화한다. 이것은 입사광의 광전 변환으로 생긴 전자가 캐소드 전극(제1 전극)으로부터 P+층(제2 영역)의 주위의 딥에의 전자(e)의 유입을 가속시키기 때문이다. 따라서, 본 실시 형태에 관한 광 검출 장치는 인가 바이어스를 역바이어스로부터 순바이어스로 반전시켰을 때에, 순방향 전류가 흐를 때까지의 지연 시간을 계측함에 의해 입사하는 광을 검출할 수 있다.
이어서, 도 66을 참조하여 본 개시의 제3 실시 형태에 관한 광 검출 장치의 기본 구조에 관해 설명한다. 도 66은 본 실시 형태에 관한 광 검출 장치(500)의 기본 구조를 도시하는 종단면도이다.
도 66에 도시하는 바와 같이 광 검출 장치(500)는 제1 영역(510)과, 제2 영역(520)과, 제3 영역(530)과, 제1 전극(511)과, 제2 전극(521)과, 제4 영역(525)와, 절연층(570)을 구비한다.
제1 영역(510)은 실리콘(Si) 등의 반도체 기판의 제1 면측에 마련된 제1 도전형의 영역(예를 들면, N+층)이다. 제1 영역(510)은 예를 들면, 반도체 기판의 제1 면측에 전면에 펼쳐져 마련되어도 좋다.
제2 영역(520)은 실리콘(Si) 등의 반도체 기판의 제1 면과 반대측의 제2 면측에 마련된 제2 도전형의 영역(예를 들면, P+층)이다. 제2 영역(520)은 예를 들면, 반도체 기판의 제2 면측에 섬형상으로 마련되어도 좋다.
제3 영역(530)은 실리콘(Si) 등의 반도체 기판의 제1 영역(510)과 제2 영역(520) 사이에 마련된 제3 도전형의 영역(예를 들면, i층)이다.
제1 전극(511)은 반도체 기판의 제1 면 위에 마련되고, 제1 영역(510)과 전기적으로 접속한다. 제1 전극(511)은 예를 들면, 캐소드 전극으로서 기능한다. 예를 들면, 제1 전극(511)은 반도체 기판의 제1 면에 복수의 화소에 펼쳐져 마련되고, 화소의 각각의 제1 영역(510)에 공통의 전위를 공급하는 공통 전극이라도 좋다.
제2 전극(521)은 반도체 기판의 제1 면과 반대측의 제2 면 위에 마련되고, 제2 영역(520)과 전기적으로 접속한다. 제2 전극(521)은 예를 들면, 애노드 전극으로서 기능한다.
제1 전극(511) 및 제2 전극(521)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다.
제4 영역(525)은 제2 영역(520)과 접하여 반도체 기판의 깊이 방향으로 마련된 제1 도전형의 영역(예를 들면, N층)이다. 구체적으로는 제4 영역(525)은 제2 영역(520)의 바로 아래의 반도체 기판의 내부에 마련되고, 제1 영역(510)보다도 불순물 농도가 낮은 제1 도전형의 영역이라도 좋다.
절연층(570)은 반도체 기판의 면내 방향으로 제2 영역(520)을 둘러싸고, 반도체 기판의 두께 방향으로 제2 영역(520)보다도 깊은 영역까지 마련된다. 예를 들면, 절연층(570)은 제2 영역(520)의 주위를 포함하는 반도체 기판의 제2 면의 전면에 펼쳐져 마련되어도 좋고, 섬형상으로 마련된 제2 영역(520)의 주위의 영역에만 마련되어도 좋다. 절연층(570)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
본 실시 형태에 관한 광 검출 장치(500)는 예를 들면, 입사하는 포톤의 수를 계측하는 포톤 카운트 용도에 이용할 수 있다. 여기서, 입사하는 포톤의 수를 적절하게 계측하기 위해서는 도 64 및 도 65를 참조하여 설명한 상태 천이에서 광 검출 장치(500)는 (1)에 나타낸 상태로부터 (2)에 나타낸 상태로 1전자(즉, 1광자)로 천이하는 것이 이상적이다. 이를 위해서는 광 검출 장치(500)는 제2 영역(520)에 인접하여 생기는 포텐셜 장벽의 용량을 작게 함으로써 포텐셜 장벽에 대한 전자당의 변조력(즉, 영향도)을 보다 높이는 것이 중요해진다.
본 실시 형태에 관한 광 검출 장치(500)는 제2 영역(520)을 섬형상의 소면적으로 형성함으로써 제2 영역(520)에서 생기는 용량의 크기를 보다 작게 함과 함께, 제2 영역(520)의 주위를 절연층(570)으로 둘러쌈으로써 용량이 생기는 영역을 제2 영역(520)의 하방으로 한정할 수 있다. 또한, 광 검출 장치(500)는 제2 도전형의 제2 영역(520)의 하방에 제1 도전형의 제4 영역(525)을 마련함으로써 내장 전위에 의한 포텐셜 장벽을 발생시킬 수 있다. 이에 의하면, 광 검출 장치(500)는 내장 전위에 의한 포텐셜 장벽을 가지고, 또한 제2 영역(520)에 인접한 영역에 생기는 포텐셜 장벽의 용량이 작아지기 때문에 보다 적은 수의 전자로 동작하는 것이 가능해진다.
(베리에이션)
이어서, 도 67∼도 73B를 참조하여 본 실시 형태에 관한 광 검출 장치(500)의 구조의 베리에이션에 관해 설명한다.
(제1 베리에이션)
도 67은 제1 베리에이션에 관한 광 검출 장치(500A)의 구조를 도시하는 종단면도이다.
도 67에 도시하는 바와 같이 제1 영역(510) 및 제1 전극(511)은 반도체 기판의 제2 면측(즉, 제2 영역(520) 및 제2 전극(521)이 마련된 면측)에 마련되어도 좋다. 이와 같은 경우, 같은 면측에 마련된 제1 영역(510)과 제2 영역(520) 사이에는 제2 영역(520)의 주위를 둘러싸는 절연층(570) 외에 면내 분리층(552)이 또한 마련되어도 좋다. 면내 분리층(552)은 예를 들면, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련된다. 면내 분리층(552)은 제1 영역(510) 및 제2 영역(520)의 형성 깊이보다도 깊은 영역까지 형성되어 있어도 좋다.
제1 베리에이션에 의하면, 광 검출 장치(500A)는 제1 영역(510), 제1 전극(511), 제2 영역(520) 및 제2 전극(521)이 반도체 기판의 동일한 면측에 마련되기 때문에 제조 공정을 보다 단순화할 수 있다. 따라서, 광 검출 장치(500A)는 제조 공정의 프로세스 난도를 저하시킬 수 있다.
(제2 베리에이션)
도 68은 제2 베리에이션에 관한 광 검출 장치(500B)의 구조를 도시하는 종단면도이다.
도 68에 도시하는 바와 같이 광 검출 장치(500B)는 제1 베리에이션에 관한 광 검출 장치(500A)에 대해, 절연층(570)이 반도체 기판의 제2 면의 전면에 펼쳐져 마련되는 점이 다르다. 구체적으로는 반도체 기판의 제2 면 중 제1 영역(510) 및 제2 영역(520)이 마련된 영역 이외의 영역에는 절연층(570)이 마련되어도 좋다.
제2 베리에이션에 의하면, 광 검출 장치(500B)는 제1 영역(510) 및 제2 영역(520)에 의한 전하의 수집 효율을 향상시킬 수 있다.
(제3 베리에이션)
도 69는 제3 베리에이션에 관한 광 검출 장치(500C)의 구조를 도시하는 종단면도이다.
도 69에 도시하는 바와 같이 광 검출 장치(500C)는 제2 베리에이션에 관한 광 검출 장치(500B)에 대해, 제4 영역(525C)이 절연층(570)의 하방의 반도체 기판에 펼쳐져 마련되는 점이 다르다. 구체적으로는 제4 영역(525C)은 절연층(570)의 형성 깊이보다도 깊은 영역까지 마련되고, 절연층(570)의 하방의 반도체 기판의 내부까지 펼쳐져 마련되어도 좋다.
제3 베리에이션에 의하면, 광 검출 장치(500C)는 제1 영역(510) 및 제2 영역(520)에 의한 전하의 수집 효율을 향상시킬 수 있다.
(제4 베리에이션)
도 70은 제4 베리에이션에 관한 광 검출 장치(500D)의 구조를 도시하는 종단면도이다.
도 70에 도시하는 바와 같이 광 검출 장치(500D)는 제3 베리에이션에 관한 광 검출 장치(500C)에 대해, 각 영역의 도전형의 극성이 교체되어 있는 점이 다르다. 구체적으로는 제1 영역(510D)은 제2 도전형의 영역(예를 들면, P+층)이고, 반도체 기판의 제2 면측에 제2 영역(520D)과 이격하여 마련된다. 제2 영역(520D)은 제1 도전형의 영역(예를 들면, N+층)이고, 반도체 기판의 제2 면측에 섬형상으로 마련된다. 제4 영역(525D)은 제2 도전형의 영역(예를 들면, P층)이고, 제2 영역(520D)과 접하여 반도체 기판의 깊이 방향으로 마련된다. 예를 들면, 제4 영역(525D)은 제2 영역(520D)의 바로 아래의 반도체 기판의 내부에서 절연층(570)의 하방까지 펼쳐져 마련되어도 좋다.
제1 전극(511)은 반도체 기판의 제2 면 위에 마련되고, 제1 영역(510D)와 전기적으로 접속한다. 제1 전극(511)은 예를 들면, 캐소드 전극으로서 기능한다. 제2 전극(521)은 반도체 기판의 제2 면 위에 마련되고, 제2 영역(520D)과 전기적으로 접속한다. 제2 전극(521)은 예를 들면, 애노드 전극으로서 기능한다. 절연층(570)은 반도체 기판의 면내 방향에서 제2 영역(520D)을 둘러싸고, 반도체 기판의 두께 방향으로 제2 영역(520D)보다도 깊은 영역까지 마련된다.
제4 베리에이션에 의하면, 광 검출 장치(500D)는 인가되는 바이어스가 역바이어스로부터 순바이어스로 반전되었을 때에, 전자가 아니라 정공의 이동을 계기로 해서 동작할 수 있다.
(제5 베리에이션)
도 71은 제5 베리에이션에 관한 광 검출 장치(500E)의 구조를 도시하는 종단면도이다.
도 71에 도시하는 바와 같이 광 검출 장치(500E)는 제3 베리에이션에 관한 광 검출 장치(500C)에 대해, 제1 영역(510)이 반도체 기판의 제1 면측에 마련되어 있는 점이 다르다.
구체적으로는 제1 영역(510)은 제1 도전형의 영역(예를 들면, N+층)이고, 반도체 기판의 제1 면측에 전면에 펼쳐져 마련된다. 제2 영역(520)은 제2 도전형의 영역(예를 들면, P+층)이고, 반도체 기판의 제1 면과 반대측의 제2 면측에 섬형상으로 마련된다. 제4 영역(525)은 제1 도전형의 영역(예를 들면, N층)이고, 제2 영역(520)과 접하여 반도체 기판의 깊이 방향으로 절연층(570)의 하방에도 펼쳐져 마련된다.
제1 전극(511)은 반도체 기판의 제1 면 위에 제1 면 절연층(551)을 통하여 마련되고, 제1 면 절연층(551)을 관통하는 비아(512) 등을 통하여 제1 영역(510)과 전기적으로 접속한다. 제2 전극(521)은 반도체 기판의 제1 면과 반대측의 제2 면 위에 마련되고, 제2 영역(520)과 전기적으로 접속한다. 절연층(570)은 반도체 기판의 면내 방향에서 제2 영역(520)을 둘러싸고, 반도체 기판의 두께 방향으로 제2 영역(520)보다도 깊은 영역까지 마련된다.
제5 베리에이션에 의하면, 광 검출 장치(500E)는 이면(즉, 제1 면) 조사형 구조로 구성되기 때문에 입사광에 대해 발생하는 전하의 수의 비율(즉, 양자 효율)을 향상시킬 수 있다.
(제6 베리에이션)
도 72는 제6 베리에이션에 관한 광 검출 장치(500F)의 구조를 도시하는 종단면도이다.
도 72에 도시하는 바와 같이 광 검출 장치(500F)는 제5 베리에이션에 관한 광 검출 장치(500E)에 대해, 화소 사이에 화소 분리층(550)이 또한 마련되어 있는 점이 다르다.
구체적으로는 화소 분리층(550)은 화소 영역을 둘러싸도록 반도체 기판을 두께 방향으로 관통하여 마련된다. 화소 분리층(550)은 인접하는 화소끼리를 전기적으로 이격함으로써 인접하는 화소 사이에서의 크로스 토크를 억제할 수 있다. 화소 분리층(550)은 예를 들면, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
제6 베리에이션에 의하면, 광 검출 장치(500F)는 인접하는 화소 사이에서의 물리적 또는 전기적인 분리성이 향상하기 때문에 화소 사이에서의 크로스 토크를 억제할 수 있다.
이어서, 도 73A 및 도 73B를 참조하여 제6 베리에이션에 관한 광 검출 장치(500F)의 반도체 기판의 제2 면에서의 화소 분리층(550), 절연층(570), 제2 영역(520) 및 제2 전극(521)의 배치 및 형상의 베리에이션에 관해 설명한다. 도 73A 및 도 73B는 화소 분리층(550), 절연층(570), 제2 영역(520) 및 제2 전극(521)의 배치 및 형상의 변화를 설명하는 제2 면측부터의 평면도이다.
예를 들면, 도 73A에 도시하는 바와 같이 제2 영역(520) 및 제2 전극(521)은 화소 분리층(550)에 의해 사각형 형상으로 획정된 화소 영역의 개략 중앙에 사각형 형상으로 마련되어도 좋다. 절연층(570)은 제2 영역(520) 및 제2 전극(521)의 주위를 각이 둥그래진 사각형 형상으로 둘러싸고 있어도 좋다. 또한, 화소 분리층(550), 절연층(570), 제2 영역(520) 및 제2 전극(521)의 형상의 중심(重心)은 일치하고 있어도 좋고, 달라도 좋다.
예를 들면, 도 73B에 도시하는 바와 같이 제2 영역(520) 및 제2 전극(521)은 화소 분리층(550)에 의해 사각형 형상으로 획정된 화소 영역의 개략 중앙에 원형 형상 또는 타원형상으로 마련되어도 좋다. 절연층(570)은 제2 영역(520) 및 제2 전극(521)의 주위를 각이 둥그래진 사각형 형상으로 둘러싸고 있어도 좋다. 또한, 화소 분리층(550), 절연층(570), 제2 영역(520) 및 제2 전극(521)의 형상의 중심은 일치하고 있어도 좋고, 달라도 좋다.
도 73B에 도시하는 평면 형상에 의하면, 제2 영역(520) 및 제2 전극(521)은 전계 집중이 없어지고, 전계를 안정시킬 수 있기 때문에 제2 영역(520)에 인접하는 영역에 생기는 포텐셜 장벽의 용량을 저감할 수 있다. 또한, 이와 같은 평면 형상에 의하면, 제2 영역(520) 및 제2 전극(521)은 보다 용이하게 미세화를 진행시킬 수 있다.
<4. 제4 실시 형태>
(기본 구조)
다음으로, 도 74∼도 75B를 참조하여 본 개시의 제4 실시 형태에 관한 광 검출 장치의 기본 구조에 관해 설명한다. 도 74는 본 실시 형태에 관한 광 검출 장치(600)의 기본 구조를 도시하는 종단면도이다. 도 75A 및 도 75B는 본 실시 형태에 관한 광 검출 장치(600)의 에너지 밴드 구조를 도시하는 그래프도이다.
도 74에 도시하는 바와 같이 광 검출 장치(600)는 예를 들면, 제1 영역(610)과, 제2 영역(620)과, 제3 영역(630)과, 제4 영역(625)과, 제5 영역(615)과, 제1 전극(611)과, 비아(612)와, 제1 면 절연층(651)과, 화소 분리층(650)과, 제2 전극(621)을 구비한다.
제1 영역(610)은 실리콘(Si) 등의 반도체 기판의 제1 면측에 마련된 제1 도전형의 영역(예를 들면, N+층)이다. 제2 영역(620)은 실리콘(Si) 등의 반도체 기판의 제1 면과 반대측의 제2 면측에 마련된 제2 도전형의 영역(예를 들면, P+층)이다. 제4 영역(625)은 제2 영역(620)보다도 반도체 기판의 내부측에, 제2 영역(620)과 접하여 마련된 제1 도전형의 영역(예를 들면, N+층)이다. 제5 영역(615)은 제1 영역(610)보다도 반도체 기판의 내부측에, 제1 영역(610)과 접하여 마련된 제2 도전형의 영역(예를 들면, P+층)이다. 제3 영역(630)은 반도체 기판의 제4 영역(625)과 제5 영역(615) 사이에 마련된 제3 도전형의 영역(예를 들면, i층)이다.
즉, 광 검출 장치(600)는 제1 영역(610), 제2 영역(620), 제3 영역(630), 제4 영역(625) 및 제5 영역(615)에 의해 형성된 PN/i/PN 다이오드이다.
제1 전극(611)은 반도체 기판의 제1 면 위에 제1 면 절연층(651)을 통하여 마련되고, 제1 면 절연층(651)을 관통하는 비아(612) 등을 통하여 제1 영역(610)과 전기적으로 접속한다. 제1 전극(611)은 예를 들면, 캐소드 전극으로서 기능한다. 제1 전극(611)은 예를 들면, 화소끼리의 경계를 따라 마련된 화소 분리층(650)을 넘어서 연재되고, 화소마다 마련된 비아(612)로 각 화소의 제1 영역(610)과 전기적으로 접속한다. 즉, 제1 전극(611)은 각 화소의 제1 영역(610)에 공통의 전위를 공급하는 공통 전극이다.
화소 분리층(650)은 반도체 기판을 두께 방향으로 관통하여 마련되고, 반도체 기판의 면내 방향으로 복수 마련된 화소의 각각을 서로 전기적으로 이격한다. 화소 분리층(650)은 예를 들면, 반도체 기판의 면내 방향으로 행렬형상으로 배열된 각 화소의 경계를 따라 격자형상으로 마련되어도 좋다.
제2 전극(621)은 반도체 기판의 제1 면과 반대측의 제2 면 위에 마련되고, 제2 영역(620)과 전기적으로 접속한다. 제2 전극(621)은 예를 들면, 애노드 전극으로서 기능한다.
제1 전극(611), 비아(612) 및 제2 전극(621)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 제1 면 절연층(651) 및 화소 분리층(650)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
예를 들면, PIN 다이오드를 포함하는 비교례에 관한 광 검출 장치에서는 인가 바이어스를 역바이어스로부터 순바이어스로 반전시킨 직후에, 광자가 도달하지 않더라도 순전류가 발생해 버리는 일이 있을 수 있다. 이것은 인가 바이어스를 역바이어스로부터 순바이어스로 반전시켰을 때에 생기는 캐소드 전극측의 포텐셜 장벽의 높이에 따라서는 포텐셜 장벽을 넘어서 캐소드 전극으로부터 용이하게 확산 전류가 흘러 버리기 때문이다. 이에 의해 애노드 전극측의 에너지 밴드 구조의 낙하(딥이라고도 칭해진다)가 얕아져 버리기 때문에 비교례에 관한 광 검출 장치에서는 광자가 도달하지 않더라도 순전류가 발생해 버리는 일이 있을 수 있다.
본 실시 형태에 관한 광 검출 장치(600)는 PN/i/PN 다이오드를 포함한다. 그때문에 도 75A에 도시하는 바와 같이 광 검출 장치(600)는 제1 영역(610) 및 제5 영역(615)의 PN 접합에 의한 내장 전위에 의해 캐소드 전극인 제1 전극(611)측인 에너지 밴드의 포텐셜 장벽을 정상적(定常的)으로 형성할 수 있다. 이에 의하면, 광 검출 장치(600)는 확산 전류에 의한 전자의 이동을 억제할 수 있기 때문에 광자의 입사가 없는 경우에 순전류가 발생해 버리는 것을 억제할 수 있다. 따라서, 본 실시 형태에 관한 광 검출 장치(600)는 위신호의 발생을 억제하는 것이 가능하다.
이와 같은 광 검출 장치(600)는 예를 들면, 이하와 같이 동작할 수 있다.
구체적으로는 도 75B에 도시하는 바와 같이 우선, 광 검출 장치(600)에의 광자의 입사에 의해 광 전자가 발생하고, 발생한 광 전자가 에너지 밴드 구조의 딥을 메움으로써 에너지 밴드 구조의 딥이 얕아진다(S1). 이에 의해 애노드 전극인 제2 전극(621)으로부터 캐소드 전극인 제1 전극(611)에 정공 전류가 흐르기 때문에 제1 전극(611)측에 내장 전위에 의해 형성된 에너지 밴드의 포텐셜 장벽이 소실한다(S2). 따라서, 캐소드 전극인 제1 전극(611)으로부터 애노드 전극인 제2 전극(621)에 순전류가 흐를 수 있다(S3).
(베리에이션)
이어서, 도 76A∼도 89를 참조하여 본 실시 형태에 관한 광 검출 장치(600)의 구조의 베리에이션에 관해 설명한다.
(제1 베리에이션)
도 76A는 제1 베리에이션에 관한 광 검출 장치(600A)의 구조를 도시하는 종단면도이다. 도 76B는 제1 베리에이션에 관한 광 검출 장치(600A)의 구조를 도시하는 제2 면측에서 본 평면도이다.
도 76A 및 도 76B에 도시하는 바와 같이 제2 영역(620)은 예를 들면, 화소 분리층(650)으로 획정된 영역의 개략 전역에 펼쳐져 마련되어도 좋다. 마찬가지로, 제1 영역(610), 제4 영역(625) 및 제5 영역(615)은 화소 분리층(650)으로 획정된 영역의 개략 전역에 펼쳐져 마련되어도 좋다(도시 생략). 한편, 제2 전극(621)은 예를 들면, 화소 분리층(650)으로 획정된 영역의 개략 중앙에 섬형상으로 마련되어도 좋다.
제1 베리에이션에 의하면, 광 검출 장치(600A)는 반도체 기판의 두께 방향으로 제1 영역(610), 제2 영역(620), 제4 영역(625) 및 제5 영역(615)을 배치함으로써 점유 면적을 보다 작게 할 수 있다. 또한, 광 검출 장치(600A)는 화소의 전둘레에 화소 분리층(650)을 마련함으로써 화소 사이의 크로스 토크를 억제할 수 있다.
(제2 베리에이션)
도 77A는 제2 베리에이션에 관한 광 검출 장치(600B)의 구조를 도시하는 종단면도이다. 도 77B는 제2 베리에이션에 관한 광 검출 장치(600B)의 구조를 도시하는 제2 면측에서 본 평면도이다.
도 77A 및 도 77B에 도시하는 바와 같이 화소 분리층(650)의 반도체 기판의 제2 면측에는 제4 영역(625)의 전위를 제어 가능한 제어 전극(661)이 마련되어도 좋다. 제어 전극(661)은 제4 영역(625)의 전위를 제어함으로써 제2 전극(621)측에 형성되는 에너지 밴드 구조의 딥의 깊이 및 그 딥을 메우기 위해 필요한 전하량을 제어할 수 있다.
구체적으로는 제어 전극(661)은 반도체 기판의 제2 면측으로부터 반도체 기판의 두께 방향으로 연재되어 마련되고, 제4 영역(625)과 전기적으로 접속해도 좋다. 예를 들면, 제어 전극(661)은 측면에 측벽 절연층(662)을 구비하고, 화소 분리층(650)보다도 큰 폭으로 제4 영역(625)까지 연재되어 마련됨으로써 제4 영역(625)과 전기적으로 접속해도 좋다. 제어 전극(661)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 측벽 절연층(662)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
제2 베리에이션에 의하면, 광 검출 장치(600B)는 입사광의 검출 특성을 보다 높은 정밀도로 제어하는 것이 가능하다.
(제3 베리에이션)
도 78A는 제3 베리에이션에 관한 광 검출 장치(600C)의 구조를 도시하는 종단면도이다. 도 78B는 제3 베리에이션에 관한 광 검출 장치(600C)의 구조를 도시하는 제2 면측에서 본 평면도이다.
도 78A 및 도 78B에 도시하는 바와 같이 화소 분리층(650)의 반도체 기판의 제2 면측에는 제5 영역(615)의 전위를 제어 가능한 제어 전극(661C)이 마련되어도 좋다. 제어 전극(661C)은 제5 영역(615)의 전위를 제어함으로써 제1 전극(611)측에 형성되는 에너지 밴드 구조의 포텐셜 장벽의 높이를 제어할 수 있다.
구체적으로는 제어 전극(661C)은 반도체 기판의 제2 면측으로부터 반도체 기판의 두께 방향으로 연재되어 마련되고, 제5 영역(615)과 전기적으로 접속해도 좋다. 예를 들면, 제어 전극(661C)은 측면에 측벽 절연층(662C)을 구비하고, 화소 분리층(650)보다도 큰 폭으로 제5 영역(615)까지 연재되어 마련됨으로써 제5 영역(615)과 전기적으로 접속해도 좋다. 제어 전극(661C)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 측벽 절연층(662C)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
제3 베리에이션에 의하면, 광 검출 장치(600C)는 입사광의 검출 특성을 보다 높은 정밀도로 제어하는 것이 가능하다.
(제4 베리에이션)
도 79A는 제4 베리에이션에 관한 광 검출 장치(600D)의 구조를 도시하는 종단면도이다. 도 79B는 제4 베리에이션에 관한 광 검출 장치(600D)의 구조를 도시하는 제2 면측에서 본 평면도이다.
도 79A 및 도 79B에 도시하는 바와 같이 제2 영역(620D)은 반도체 기판의 제2 면측에 섬형상으로 마련됨으로써 제1 영역(610)보다도 체적이 작아지도록 마련되어도 좋다. 또한, 제4 영역(625D)은 제2 영역(620D)의 측면 및 저면을 덮도록 마련되어도 좋다. 즉, 광 검출 장치(600D)는 제2 영역(620D) 및 제4 영역(625D)에 의한 제2 전극(621)측의 PN 접합의 면적이, 제1 영역(610) 및 제5 영역(615)에 의한 제1 전극(611)측의 PN 접합의 면적보다도 작아지도록 마련되어도 좋다.
이에 의하면, 광 검출 장치(600D)는 제2 전극(621)측의 제2 영역(620D)에 인접하는 영역에 생기는 용량을 작게 함으로써 제2 전극(621)측에 형성되는 에너지 밴드 구조의 딥을 메우기 위해 필요한 전하량을 제어할 수 있다. 따라서, 광 검출 장치(600D)는 보다 적은 광 전자의 수로 동작하는 것이 가능해진다.
제4 베리에이션에 의하면, 광 검출 장치(600D)는 입사광의 검출 특성을 보다 향상시킬 수 있다.
(제5 베리에이션)
도 80은 제5 베리에이션에 관한 광 검출 장치(600E)의 구조를 도시하는 종단면도이다.
도 80에 도시하는 바와 같이 광 검출 장치(600E)는 제4 베리에이션에 관한 광 검출 장치(600D)에 대해, 제4 영역(625E)에 제어 전극(663)이 또한 전기적으로 접속되어 있는 점이 다르다. 예를 들면, 제어 전극(663)은 반도체 기판의 제2 면 위에 마련되고, 제4 영역(625E)과 전기적으로 접속되어 있어도 좋다. 제어 전극(663)은 제4 영역(625E)의 전위를 제어함으로써 제2 전극(621)측에 형성되는 에너지 밴드 구조의 딥의 깊이 및 그 딥을 메우기 위해 필요한 전하량을 제어할 수 있다. 제어 전극(663)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다.
제5 베리에이션에 의하면, 광 검출 장치(600E)는 입사광의 검출 특성을 보다 높은 정밀도로 제어하는 것이 가능하다.
(제6 베리에이션)
도 81A는 제6 베리에이션에 관한 광 검출 장치(600F)의 구조를 도시하는 종단면도이다. 도 81B는 제6 베리에이션에 관한 광 검출 장치(600F)의 구조를 도시하는 제2 면측에서 본 평면도이다.
도 81A 및 도 81B에 도시하는 바와 같이 광 검출 장치(600F)는 제4 베리에이션에 관한 광 검출 장치(600D)에 대해, 제4 영역(625F) 위에 제어 게이트(664)가 또한 마련되어 있는 점이 다르다. 제어 게이트(664)는 제2 영역(620F)의 주위를 둘러싸는 평면 형상으로, 제4 영역(625F) 위에 게이트 절연막(665)을 통하여 마련되어도 좋다. 제어 게이트(664)는 전압의 인가에 의해 제4 영역(625F)의 전위를 제어함으로써 제2 전극(621)측에 형성되는 에너지 밴드 구조의 딥의 깊이 및 그 딥을 메우기 위해 필요한 전하량을 제어할 수 있다.
제어 게이트(664)는 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 게이트 절연막(665)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
제6 베리에이션에 의하면, 광 검출 장치(600F)는 입사광의 검출 특성을 보다 높은 정밀도로 제어하는 것이 가능하다.
(제7 베리에이션)
도 82A는 제7 베리에이션에 관한 광 검출 장치(600G)의 구조를 도시하는 종단면도이다. 도 82B는 제7 베리에이션에 관한 광 검출 장치(600G)의 구조를 도시하는 제2 면측에서 본 평면도이다.
도 82A 및 도 82B에 도시하는 바와 같이 광 검출 장치(600G)에는 반도체 기판의 면내 방향에서 제2 영역(620G) 및 제4 영역(625G)을 둘러싸는 절연층(670)이 또한 마련되어 있어도 좋다.
구체적으로는 제2 영역(620G) 및 제4 영역(625G)은 화소 분리층(650)으로 획정된 화소 영역의 개략 중앙에 섬형상으로 마련되고, 제2 영역(620G) 및 제4 영역(625G)의 주위를 덮도록 절연층(670)이 마련되어 있어도 좋다. 절연층(670)은 반도체 기판의 면내 방향에서 제2 영역(620G) 및 제4 영역(625G)을 둘러싸고, 반도체 기판의 두께 방향으로 제2 영역(620G)보다도 깊은 영역까지 마련된다. 절연층(670)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
절연층(670)은 제2 영역(620G)을 섬형상의 소면적으로 함으로써 제2 영역(620G)에 생기는 용량의 크기를 보다 작게 할 수 있다. 또한, 절연층(670)은 제2 영역(620G)의 주위를 둘러쌈으로써 제2 영역(620G)에서 용량이 생기는 영역을 제2 영역(620G)의 내부측의 반도체 기판으로 한정할 수 있다. 이에 의하면, 절연층(670)은 제2 영역(620G)에 생기는 용량을 작게 함으로써 제2 전극(621)측에 형성되는 에너지 밴드 구조의 딥을 메우기 위해 필요한 전하량을 제어할 수 있다. 따라서, 광 검출 장치(600G)는 보다 적은 광 전자의 수로 동작하는 것이 가능해진다.
제7 베리에이션에 의하면, 광 검출 장치(600G)는 입사광의 검출 특성을 보다 향상시킬 수 있다.
(제8 베리에이션)
도 83A는 제8 베리에이션에 관한 광 검출 장치(600H)의 구조를 도시하는 종단면도이다. 도 83B는 제8 베리에이션에 관한 광 검출 장치(600H)의 구조를 도시하는 제1 면측에서 본 평면도이다.
도 83A 및 도 83B에 도시하는 바와 같이 광 검출 장치(600H)는 제1 베리에이션에 관한 광 검출 장치(600A)에 대해, PN/i/PN 다이오드가 반도체 기판의 두께 방향이 아니라, 반도체 기판의 면내 방향으로 형성되는 점이 다르다. 또한, 광 검출 장치(600H)에서는 제1 전극(611) 및 제2 전극(621)은 반도체 기판의 제1 면 위에 각각 마련된다.
구체적으로는 제1 영역(610H)은 사각형 형상의 화소 영역을 획정하는 화소 분리층(650)의 일방의 변을 따라, 반도체 기판의 제1 면측의 일부 영역에 마련된다. 제5 영역(615H)은 제1 영역(610H)의 측면 및 저면을 덮도록, 제1 영역(610H)을 끼워서 화소 분리층(650)과 반대측의 영역에 마련된다. 제2 영역(620H)은 사각형 형상의 화소 영역을 획정하는 화소 분리층(650)의 일방의 변과 대향하는 타방의 변을 따라, 반도체 기판의 제1 면측의 일부 영역에 마련된다. 제4 영역(625H)은 제2 영역(620H)의 측면 및 저면을 덮도록, 제2 영역(620H)을 끼워서 화소 분리층(650)과 반대측의 영역에 마련된다. 제3 영역(630)은 제5 영역(615H)과 제4 영역(625H) 사이의 영역에 마련된다. 제1 전극(611)은 반도체 기판의 제1 면에 노출된 제1 영역(610H) 위에 마련되고, 제2 전극(621)은 반도체 기판의 제1 면에 노출된 제2 영역(620H) 위에 마련된다.
제8 베리에이션에 의하면, 광 검출 장치(600G)는 제1 전극(611) 및 제2 전극(621)을 반도체 기판의 동일면에 형성할 수 있기 때문에 전극의 형성을 보다 용이하게 행할 수 있다.
(제9 베리에이션)
도 84A는 제9 베리에이션에 관한 광 검출 장치(600I)의 구조를 도시하는 종단면도이다. 도 84B는 제9 베리에이션에 관한 광 검출 장치(600I)의 구조를 도시하는 제1 면측에서 본 평면도이다.
도 84A 및 도 84B에 도시하는 바와 같이 광 검출 장치(600I)는 제8 베리에이션에 관한 광 검출 장치(600H)에 대해, 제1 영역(610I), 제5 영역(615I), 제4 영역(625I) 및 제2 영역(620I)이 반도체 기판의 제1 면으로부터 제1 면과 반대측의 제2 면까지 연재되어 마련되는 점이 다르다. 이에 의하면, 제1 영역(610I) 및 제2 영역(620I)은 화소 분리층(650)과 제3 영역(630)의 계면을 덮음으로써 피닝 효과에 의해 그 계면에서의 전하의 유기를 억제할 수 있다.
제9 베리에이션에 의하면, 광 검출 장치(600I)는 반도체 기판과, 화소 분리층(650)의 계면에서의 전하의 유기를 억제할 수 있기 때문에 노이즈를 보다 저감할 수 있다.
(제10 베리에이션)
도 85는 제10 베리에이션에 관한 광 검출 장치(600J)의 구조를 도시하는 종단면도이다.
도 85에 도시하는 바와 같이 광 검출 장치(600J)는 제8 베리에이션에 관한 광 검출 장치(600H)에 대해, 제5 영역(615J)에 제1 제어 전극(663J-1)이 또한 전기적으로 접속되고, 또한 제4 영역(625J)에 제2 제어 전극(663J-2)이 또한 전기적으로 접속되는 점이 다르다.
구체적으로는 제5 영역(615J)은 제1 영역(610J)의 측면 및 저면을 덮도록 마련되고, 제1 제어 전극(663J-1)은 반도체 기판의 제1 면에 노출된 제5 영역(615J) 위에 마련되어도 좋다. 또한, 제4 영역(625J)은 제2 영역(620J)의 측면 및 저면을 덮도록 마련되고, 제2 제어 전극(663J-2)은 반도체 기판의 제1 면에 노출된 제4 영역(625J) 위에 마련되어도 좋다. 제1 제어 전극(663J-1) 및 제2 제어 전극(663J-2)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다.
제1 제어 전극(663J-1)은 제5 영역(615J)의 전위를 제어함으로써 제1 전극(611)측에 형성되는 포텐셜 장벽의 높이를 제어할 수 있다. 또한, 제2 제어 전극(663J-2)은 제4 영역(625J)의 전위를 제어함으로써 제2 전극(621)측에 형성되는 에너지 밴드 구조의 딥의 깊이 및 그 딥을 메우기 위해 필요한 전하량을 제어할 수 있다.
제10 베리에이션에 의하면, 광 검출 장치(600J)는 입사광의 검출 특성을 보다 높은 정밀도로 제어하는 것이 가능하다.
(제11 베리에이션)
도 86A는 제11 베리에이션에 관한 광 검출 장치(600K)의 구조를 도시하는 종단면도이다. 도 86B는 제11 베리에이션에 관한 광 검출 장치(600K)의 구조를 도시하는 제1 면측에서 본 평면도이다.
도 86A 및 도 86B에 도시하는 바와 같이 광 검출 장치(600K)는 제8 베리에이션에 관한 광 검출 장치(600H)에 대해, 제5 영역(615K) 위에 제1 제어 게이트(664K-1)가 또한 마련되고, 또한 제4 영역(625K) 위에 제2 제어 게이트(664K-2)가 또한 마련되는 점이 다르다.
구체적으로는 제1 제어 게이트(664K-1)는 제1 영역(610K)의 측면 및 저면을 덮도록 마련된 제5 영역(615K) 위에 게이트 절연막(665K-1)을 통하여 마련되어도 좋다. 제2 제어 게이트(664K-2)는 제2 영역(620K)의 측면 및 저면을 덮도록 마련된 제4 영역(625K) 위에 게이트 절연막(665K-2)을 통하여 마련되어도 좋다.
제1 제어 게이트(664K-1) 및 제2 제어 게이트(664K-2)는 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 게이트 절연막(665K-1, 665K-2)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
제1 제어 게이트(664K-1)는 전압의 인가에 의해 제5 영역(615K)의 전위를 제어함으로써 제1 전극(611)측에 형성되는 포텐셜 장벽의 높이를 제어할 수 있다. 또한, 제2 제어 게이트(664K-2)는 전압의 인가에 의해 제4 영역(625K)의 전위를 제어함으로써 제2 전극(621)측에 형성되는 에너지 밴드 구조의 딥의 깊이 및 그 딥을 메우기 위해 필요한 전하량을 제어할 수 있다.
제11 베리에이션에 의하면, 광 검출 장치(600K)는 입사광의 검출 특성을 보다 높은 정밀도로 제어하는 것이 가능하다.
(제12 베리에이션)
도 87은 제12 베리에이션에 관한 광 검출 장치(600L)의 구조를 도시하는 종단면도이다.
도 87에 도시하는 바와 같이 광 검출 장치(600L)는 제1 베리에이션에 관한 광 검출 장치(600A)에 대해, 제1 영역(610L), 제5 영역(615L), 제3 영역(630L), 제4 영역(625L) 및 제2 영역(620L)을 포함하는 반도체 기판이 실리콘 이외의 반도체로 형성되는 점이 다르다.
예를 들면, 제1 영역(610L), 제5 영역(615L), 제3 영역(630L), 제4 영역(625L) 및 제2 영역(620L)을 포함하는 반도체 기판은 실리콘 게르마늄(SiGe) 또는 Ⅲ-V족 화합물 반도체 등으로 형성되어도 좋다.
제12 베리에이션에 의하면, 광 검출 장치(600L)는 검출 가능한 광의 파장 대역을 제어하는 것이 가능하다. 또한, 제12 베리에이션은 상술한 제1∼제11 베리에이션 및 후술하는 제13, 제14 베리에이션의 어느 하나와 조합시키는 것도 가능하다.
(제13 베리에이션)
도 88은 제13 베리에이션에 관한 광 검출 장치(600M)의 구조를 도시하는 종단면도이다.
도 88에 도시하는 바와 같이 화소 분리층(650)의 내부에는 금속층(681)이 또한 마련되어도 좋다. 금속층(681)은 차광성을 갖기 때문에 반도체 기판의 제1 면에 경사 방향에서 입사하는 광이 인접하는 화소에 진입하는 것을 방지할 수 있다. 금속층(681)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속 또는 이들 합금으로 마련되어도 좋다.
제13 베리에이션에 의하면, 광 검출 장치(600M)는 금속층(681)에 의해 화소 사이에서의 광의 진입을 방지할 수 있기 때문에 화소 사이의 크로스 토크를 보다 억제할 수 있다. 또한, 제13 베리에이션은 상술한 제1∼제12 베리에이션 및 후술하는 제14 베리에이션의 어느 하나와 조합시키는 것도 가능하다.
(제14 베리에이션)
도 89는 제14 베리에이션에 관한 광 검출 장치(600N)의 구조를 도시하는 종단면도이다.
도 89에 도시하는 바와 같이 광 검출 장치(600N)는 반도체 기판의 제2 면측에 층간 절연막(도시 생략)을 통하여 마련된 반사층(682)을 또한 구비해도 좋다. 구체적으로는 반사층(682)은 반도체 기판의 제1 면에 입사한 후, 제3 영역(630)을 투과하여 반도체 기판의 제2 면측에 입사하는 광을 반사할 수 있다. 이에 의하면, 반사층(682)은 제3 영역(630)을 포함하는 반도체 기판에 입사광을 가둘 수 있기 때문에 제3 영역(630)에서의 광전 변환 효율을 향상시킬 수 있다.
반사층(682)은 화소 분리층(650)으로 획정된 화소 영역의 전면에 펼쳐져 마련되어도 좋다. 반사층(682)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속 또는 이들 합금으로 마련되어도 좋다.
제14 베리에이션에 의하면, 광 검출 장치(600N)는 제3 영역(630)에서의 광전 변환 효율을 향상시킬 수 있기 때문에 입사광의 검출 감도를 향상시킬 수 있다. 또한, 제14 베리에이션은 상술한 제1∼제13 베리에이션의 어느 하나와 조합시키는 것도 가능하다.
<5. 제5 실시 형태>
이어서, 도 90∼도 128을 참조하여 본 개시의 제5 실시 형태에 관한 광 검출 장치에 관해 설명한다.
본 실시 형태에 관한 광 검출 장치에서는 실리콘 등의 반도체층과 절연체층의 계면에 제2 도전형 불순물을 저농도로 포함하는 층(예를 들면, P층) 또는 부의 고정 전하 또는 대전성을 갖는 층이 마련된다.
이에 의하면, 제2 도전형 불순물을 포함하는 층은 반도체층과 절연체층의 계면에서 생기는 계면 준위의 전자를 층중의 정공과 재결합시킬 수 있기 때문에 반도체층과 절연체층의 계면에서 생긴 전자에 의해 위신호 또는 암 전류가 발생하는 것을 억제할 수 있다. 또한, 부의 고정 전하 또는 대전성을 갖는 층은 부의 전계에 의해 층계면에 정공 축적층(홀 어큐뮬레이션층)을 형성할 수 있기 때문에 반도체층과 절연체층의 계면에서의 전하(전자)의 발생을 억제할 수 있다. 또한, 부의 고정 전하 또는 대전성을 갖는 층은 반도체층과 절연체층의 계면에서 생긴 전하(전자)를 정공 축적층에서 소멸시킬 수 있기 때문에 반도체층과 절연체층의 계면에서 생긴 전자에 의해 위신호 또는 암 전류가 발생하는 것을 억제할 수 있다.
본 실시 형태에 관한 광 검출 장치에서는 반도체층과 절연체층의 계면에, 상술한 바와 같은 계면에서 생기는 전하를 흡수하는 층(이하에서는 피닝층이라고도 칭한다)이 마련됨으로써 위신호 또는 암 전류의 발생을 보다 억제할 수 있다.
이하에서는 본 실시 형태에 관한 광 검출 장치에 관해 제2 도전형 불순물을 포함하는 층을 피닝층으로서 이용한 구조례를 제1∼제12 구조례로서 설명하고, 부의 고정 전하 또는 대전성을 갖는 층을 피닝층으로서 이용한 구조례를 제13∼제18의 구조례로서 설명한다.
(제1 구조례)
도 90은 제1 구조례에 관한 광 검출 장치(700A)의 구조를 도시하는 종단면도이다. 도 91A 및 도 91B는 제1 구조례에 관한 광 검출 장치(700A)의 평면 구조의 한 예를 도시하는 상면도이다. 도 90에서 도시하는 광 검출 장치(700A)의 단면 구조는 도 91A 및 도 91B의 A-AA 절단면에서의 단면 구조에 대응한다.
도 90에 도시하는 바와 같이 광 검출 장치(700A)는 예를 들면, 제1 영역(710)과, 제2 영역(720)과, 제3 영역(730)과, 피닝층(741)과, 절연막(740)과, 제어 게이트(761)와, 게이트 절연막(762)을 구비한다.
제1 영역(710)은 실리콘(Si) 등의 반도체 기판에 마련된 제1 도전형의 영역(예를 들면, N+층)이다. 제2 영역(720)은 실리콘(Si) 등의 반도체 기판에 마련된 제2 도전형의 영역(예를 들면, P+층)이다. 제3 영역(730)은 실리콘(Si) 등의 반도체 기판의 제1 영역(710) 및 제2 영역(720)을 제외한 영역에 마련된 제3 도전형의 영역(예를 들면, i층)이다.
제어 게이트(761)는 반도체 기판의 위에 게이트 절연막(762)을 통하여 마련되는 게이트 전극이다. 제어 게이트(761)는 전압 인가에 의해 제3 영역(730)에서의 포텐셜 장벽을 제어하기 위해 마련된다. 제어 게이트(761)는 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 게이트 절연막(762)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
제어 게이트(761)는 예를 들면, 제2 영역(720)의 주위에 마련된다. 예를 들면, 도 91A에 도시하는 바와 같이 제어 게이트(761)는 제1 영역(710) 및 제2 영역(720)의 배열 방향으로 제2 영역(720)의 양측에 각각 마련되어도 좋다. 또는 도 91B에 도시하는 바와 같이 제어 게이트(761)는 제2 영역(720)의 전둘레를 둘러싸도록 마련되어도 좋다.
여기서, 제1 영역(710) 및 제2 영역(720)의 배열 방향에서 제1 영역(710) 및 제어 게이트(761) 사이의 영역이 광 검출 장치(700A)에서의 광흡수 영역(731)이 된다. 광 검출 장치(700A)는 광흡수 영역(731)에 입사한 광을 검출할 수 있다.
제1 영역(710)에는 예를 들면, 캐소드 전극으로서 기능하는 제1 전극(도시 생략)이 전기적으로 접속된다. 또한, 제2 영역(720)에는 예를 들면, 애노드 전극으로서 기능하는 제2 전극(도시 생략)이 전기적으로 접속된다.
절연막(740)은 실리콘(Si) 등의 반도체 기판의 표면에 마련된다. 절연막(740)은 예를 들면, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연 재료로 마련된다. 절연막(740)은 예를 들면, 실리콘 기판의 표면에 형성된 자연 산화막이라도 좋고, 제3 영역(730)을 보호하기 위해 반도체 기판의 표면에 별도 마련된 보호층이라도 좋다.
피닝층(741)은 제2 영역(720)보다도 불순물 농도가 낮은 제2 도전형의 영역(예를 들면, P층)이고, 실리콘(Si) 등의 반도체 기판과 절연막(740)의 계면에 마련된다. 또한, 피닝층(741)과, 제1 영역(710) 또는 제2 영역(720)의 거리는 광 검출 장치(700A)의 동작 시의 최대 전계가 0.5MeV/㎝ 미만이 되도록 설정될 수 있다. 피닝층(741)은 예를 들면, 제1 영역(710) 및 제어 게이트(761) 사이에 마련된 광흡수 영역(731)의 반도체 기판과 절연막(740)의 계면에 마련되어도 좋다.
피닝층(741)은 반도체 기판과 절연막(740)의 계면에서 생기는 계면 준위의 전자를 피닝층(741) 중의 정공과 재결합시킬 수 있다. 따라서, 피닝층(741)은 반도체 기판과 절연막(740)의 계면에서 생긴 전자가 제3 영역(730)의 공핍층 중에 흘러 들어가, 위신호 또는 암 전류가 되는 것을 억제할 수 있다.
제1 구조례에 의하면, 광 검출 장치(700A)는 위신호 또는 암 전류의 발생을 억제할 수 있다.
(제2 구조례)
도 92는 제2 구조례에 관한 광 검출 장치(700B)의 구조를 도시하는 종단면도이다. 도 93A 및 도 93B는 제2 구조례에 관한 광 검출 장치(700B)의 평면 구조의 한 예를 도시하는 상면도이다. 도 92에서 도시하는 광 검출 장치(700B)의 단면 구조는 도 93A 및 도 93B의 A-AA 절단면에서의 단면 구조에 대응한다.
도 92, 도 93A 및 도 93B에 도시하는 바와 같이 광 검출 장치(700B)는 제1 구조례에 관한 광 검출 장치(700A)에 대해, 피닝층(741)이 광흡수 영역(731)뿐만 아니라, 반도체 기판의 전면에 펼쳐져 마련되는 점이 다르다. 구체적으로는 피닝층(741)은 제1 영역(710), 제2 영역(720) 및 제어 게이트(761)가 마련된 영역의 주위를 또한 둘러싸도록 마련되어도 좋다.
제2 구조례에 의하면, 광 검출 장치(700B)는 반도체 기판과 절연막(740)의 계면에서 생긴 전자로 위신호 또는 암 전류가 발생하는 것을 더욱 억제할 수 있다.
(제3 구조례)
도 94는 제3 구조례에 관한 광 검출 장치(700C)의 구조를 도시하는 종단면도이다. 도 95A, 도 95B, 도 97A 및 도 97B는 제3 영역(730)을 포함하는 반도체층의 표면측에서 피닝층(741)이 형성되는 영역의 한 예를 도시하는 평면도이다. 도 96A, 도 96B, 도 98A 및 도 98B는 제3 영역(730)을 포함하는 반도체층과 매입 절연막(782)의 계면에서 피닝층(741)이 형성되는 영역의 한 예를 도시하는 평면도이다. 또한, 도 94에서 도시하는 광 검출 장치(700C)의 단면 구조는 도 95A∼도 98B의 A-AA 절단면에서의 단면 구조에 대응한다.
도 94에 도시하는 바와 같이 광 검출 장치(700C)는 예를 들면, 제1 영역(710)과, 제2 영역(720)과, 제3 영역(730)과, 피닝층(741)과, 절연막(740)과, 제어 게이트(763)와, 게이트 절연막(764)과, 매입 절연막(782)과, 지지 기판(781)을 구비한다.
지지 기판(781)은 예를 들면, 실리콘(Si) 기판 등의 반도체 기판이다. 매입 절연막(782)은 예를 들면, 산화 실리콘(SiOx)으로 형성되고, 지지 기판(781) 위에 마련된다. 또한, 매입 절연막(782) 위에는 실리콘(Si) 등으로 형성된 반도체층이 마련된다.
즉, 광 검출 장치(700C)가 형성되는 반도체 기판은 이른바 SOI(Silicon On Insulator) 기판이다. 지지 기판(781)은 SOI 기판의 지지 기판에 대응하고, 매입 절연막(782)은 SOI 기판의 BOX(Buried OXide)층에 대응하고, 매입 절연막(782) 위의 반도체층은 SOI 기판의 활성층에 대응한다.
제1 영역(710)은 매입 절연막(782) 위의 반도체층에 마련된 제1 도전형의 영역(예를 들면, N+층)이다. 제2 영역(720)은 매입 절연막(782) 위의 반도체층에 마련된 제2 도전형의 영역(예를 들면, P+층)이다. 제3 영역(730)은 제1 영역(710) 및 제2 영역(720) 사이의 반도체층에 마련된 제3 도전형의 영역(예를 들면, i층)이다. 제1 영역(710) 및 제2 영역(720)은 반도체층의 두께 방향으로 연재되어, 반도체층의 표면으로부터 매입 절연막(782)에 달할 때까지 마련되어도 좋다.
제1 영역(710)에는 예를 들면, 캐소드 전극으로서 기능하는 제1 전극(도시 생략)이 전기적으로 접속된다. 또한, 제2 영역(720)에는 예를 들면, 애노드 전극으로서 기능하는 제2 전극(도시 생략)이 전기적으로 접속된다.
제어 게이트(763)는 반도체층 위에 형성된 게이트 절연막(764)에 매입되도록 마련된다. 제어 게이트(763)는 예를 들면, 제1 영역(710) 또는 제2 영역(720)에 인접하는 영역에 마련되어도 좋다. 제어 게이트(763)는 전압 인가에 의해 제3 영역(730)에서의 포텐셜 장벽을 제어할 수 있다.
제어 게이트(763)는 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 게이트 절연막(764)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
예를 들면, 도 95A∼도 96B에 도시하는 바와 같이 제1 영역(710) 및 제2 영역(720)은 반도체층의 면내 방향으로 각각 일방향으로 연재되어 마련되어도 좋다. 제어 게이트(763)는 제1 영역(710) 및 제2 영역(720) 사이의 영역에, 제1 영역(710) 및 제2 영역(720)의 각각에 인접하여 복수 마련되어도 좋다. 도 95A∼도 96B에서는 제1 영역(710) 및 제2 영역(720)의 배열 방향에서 복수 마련된 제어 게이트(763) 사이의 영역이 광 검출 장치(700C)에서의 광흡수 영역(731)이 된다.
또한, 도 97A∼도 98B에 도시하는 바와 같이 제1 영역(710) 및 제2 영역(720)은 반도체층의 면내 방향에서 각각 일방향으로 연재되어 마련되어도 좋다. 제어 게이트(763)는 제1 영역(710) 및 제2 영역(720) 사이의 영역에, 환형상의 사각형 형상으로 마련되어도 좋다. 구체적으로는 제어 게이트(763)는 제1 영역(710) 및 제2 영역(720)의 각각에 인접하는 2변과, 그 2변을 서로 연결하는 2변으로 이루어지는 환형상의 사각형 형상으로 마련되어도 좋다. 도 97A∼도 98B에서는 환형상의 사각형 형상의 제어 게이트(763)의 내측의 영역이 광 검출 장치(700C)에서의 광흡수 영역(731)이 된다.
절연막(740)은 제3 영역(730)을 포함하는 반도체층의 표면에 마련된다. 절연막(740)은 예를 들면, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연 재료로 마련된다. 절연막(740)은 예를 들면, 반도체층의 표면에 형성된 자연 산화막이라도 좋고, 제3 영역(730)을 보호하기 위해 반도체층의 표면에 별도 마련된 보호층이라도 좋다.
피닝층(741)은 제2 영역(720)보다도 불순물 농도가 낮은 제2 도전형의 영역(예를 들면, P층)이고, 제3 영역(730)을 포함하는 반도체층과 절연막(740)의 계면 또는 제3 영역(730)을 포함하는 반도체층과 매입 절연막(782)의 계면의 일방 또는 양방에 마련된다.
피닝층(741)은 제3 영역(730)을 포함하는 반도체층과, 절연막(740) 또는 매입 절연막(782)의 계면에서 생기는 계면 준위의 전자를 피닝층(741) 중의 정공과 재결합시킬 수 있다. 따라서, 피닝층(741)은 반도체층과, 절연막(740) 또는 매입 절연막(782)의 계면에서 생긴 전자가 제3 영역(730)의 공핍층 중에 흘러 들어가, 위신호 또는 암 전류가 되는 것을 억제할 수 있다.
여기서, 도 95A 및 도 97A에 도시하는 바와 같이 제3 영역(730)을 포함하는 반도체층과, 절연막(740)의 계면에 마련된 피닝층(741)은 제어 게이트(763)의 사이 또는 내측의 광흡수 영역(731)에 마련되어도 좋다. 또는 도 95B 및 도 97B에 도시하는 바와 같이 제3 영역(730)을 포함하는 반도체층과, 절연막(740)의 계면에 마련된 피닝층(741)은 광흡수 영역(731)뿐만 아니라, 반도체 기판의 전면에 펼쳐져 마련되어도 좋다. 구체적으로는 피닝층(741)은 제1 영역(710), 제2 영역(720) 및 제어 게이트(763)가 마련된 영역의 주위를 또한 둘러싸도록 마련되어도 좋다.
한편, 도 96A 및 도 98A에 도시하는 바와 같이 제3 영역(730)을 포함하는 반도체층과, 매입 절연막(782)의 계면에 마련된 피닝층(741)은 제1 영역(710) 및 제2 영역(720) 사이의 영역에 마련되어도 좋다. 또는 도 96B 및 도 98B에 도시하는 바와 같이 제3 영역(730)을 포함하는 반도체층과, 매입 절연막(782)의 계면에 마련된 피닝층(741)은 광흡수 영역(731)뿐만 아니라, 반도체 기판의 전면에 펼쳐져 마련되어도 좋다. 구체적으로는 피닝층(741)은 제1 영역(710) 및 제2 영역(720)이 마련된 영역의 주위를 또한 둘러싸도록 마련되어도 좋다. 즉, 제3 영역(730)을 포함하는 반도체층과, 매입 절연막(782)의 계면에 마련된 피닝층(741)은 제어 게이트(763) 아래까지 연재되어 마련되어도 좋다.
제3 구조례에 의하면, 광 검출 장치(700C)는 형성된 기판이 SOI 기판이라도, 위신호 또는 암 전류의 발생을 억제할 수 있다.
(제4 구조례)
도 99는 제4 구조례에 관한 광 검출 장치(700D)의 구조를 도시하는 종단면도이다. 도 100A, 도 100B, 도 102A 및 도 102B는 전하 생성층(783)의 표면측에서 피닝층(741)이 형성되는 영역의 한 예를 도시하는 평면도이다. 도 101A, 도 101B, 도 103A 및 도 103B는 제3 영역(730)을 포함하는 반도체층과 매입 절연막(782)의 계면에서 피닝층(741)이 형성되는 영역의 한 예를 도시하는 평면도이다. 또한, 도 99에서 도시하는 광 검출 장치(700D)의 단면 구조는 도 100A∼도 103B의 A-AA 절단면에서의 단면 구조에 대응한다.
도 99에 도시하는 바와 같이 광 검출 장치(700D)는 제3 구조례에 관한 광 검출 장치(700C)에 대해, 제3 영역(730)을 포함하는 반도체층 위에 전하 생성층(783)이 마련되고, 전하 생성층(783)의 표면에 피닝층(741)이 형성되는 점이 다르다.
전하 생성층(783)은 반도체 재료로 형성되고, 반도체층 위의 제어 게이트(763) 사이 또는 내측의 영역에 마련된다. 전하 생성층(783)은 입사광을 광전 변환함으로써 전하를 생성할 수 있다. 예를 들면, 전하 생성층(783)은 게르마늄(Ge), 갈륨 비소(GaAs) 또는 실리콘 게르마늄(SiGe) 중의 1개 또는 이들 혼합물로 형성되어도 좋고, 저농도 또는 고농도의 도전형 불순물을 도핑된 실리콘으로 형성되어도 좋다.
이에 의하면, 전하 생성층(783)은 예를 들면, 제3 영역(730)에서 광전 변환되지 않는 파장 대역의 광을 광전 변환할 수 있다. 또한, 전하 생성층(783)은 예를 들면, 제3 영역(730)과 마찬가지로 입사광을 광전 변환함으로써 광 검출 장치(700D)의 양자 효율을 향상시킬 수 있다.
도 100A∼도 101B에 도시하는 바와 같이 제어 게이트(763)는 동일 방향으로 연재되어 마련되는 제1 영역(710) 및 제2 영역(720) 사이의 영역에 제1 영역(710) 및 제2 영역(720)의 각각에 인접하여 복수 마련되어도 좋다. 도 100A∼도 101B에서는 제1 영역(710) 및 제2 영역(720)의 배열 방향에서의 제어 게이트(763)의 각각 사이의 영역이 광 검출 장치(700D)에서의 광흡수 영역(731)이 된다.
도 102A∼도 103B에 도시하는 바와 같이 제어 게이트(763)는 동일 방향으로 연재되어 마련되는 제1 영역(710) 및 제2 영역(720) 사이의 영역에, 환형상의 사각형 형상으로 마련되어도 좋다. 구체적으로는 제어 게이트(763)는 제1 영역(710) 및 제2 영역(720)의 각각에 인접하는 2변과, 그 2변을 서로 연결하는 2변으로 이루어지는 환형상의 사각형 형상으로 마련되어도 좋다. 도 102A∼도 103B에서는 환형상의 사각형 형상의 제어 게이트(763)의 내측의 영역이 광 검출 장치(700D)에서의 광흡수 영역(731)이 된다.
절연막(740)은 전하 생성층(783)의 표면에 마련된다. 절연막(740)은 예를 들면, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연 재료로 마련된다. 절연막(740)은 예를 들면, 전하 생성층(783)의 표면에 형성된 자연 산화막이라도 좋고, 전하 생성층(783)을 보호하기 위해 별도 마련된 보호층이라도 좋다.
피닝층(741)은 제2 영역(720)보다도 불순물 농도가 낮은 제2 도전형의 영역(예를 들면, P층)이고, 전하 생성층(783)과 절연막(740)의 계면 또는 제3 영역(730)을 포함하는 반도체층과 매입 절연막(782)의 계면의 일방 또는 양방에 마련된다. 피닝층(741)은 전하 생성층(783)과 절연막(740)의 계면 또는 제3 영역(730)을 포함하는 반도체층과 매입 절연막(782)의 계면에서 생긴 전하가 제3 영역(730)의 공핍층 중에 흘러 들어가, 위신호 또는 암 전류가 되는 것을 억제할 수 있다.
여기서, 도 100A 및 도 102A에 도시하는 바와 같이 전하 생성층(783)과, 절연막(740)의 계면에 마련된 피닝층(741)은 제어 게이트(763) 사이 또는 내측의 광흡수 영역(731)에 마련되어도 좋다. 또는 도 100B 및 도 102B에 도시하는 바와 같이 전하 생성층(783)과, 절연막(740)의 계면에 마련된 피닝층(741)은 광흡수 영역(731)뿐만 아니라, 반도체 기판의 전면에 펼쳐져 마련되어도 좋다. 구체적으로는 피닝층(741)은 제1 영역(710), 제2 영역(720) 및 제어 게이트(763)가 마련된 영역의 주위를 또한 둘러싸도록 마련되어도 좋다.
한편, 도 101A 및 도 103A에 도시하는 바와 같이 제3 영역(730)을 포함하는 반도체층과, 매입 절연막(782)의 계면에 마련된 피닝층(741)은 제1 영역(710) 및 제2 영역(720) 사이의 평면 영역에 마련되어도 좋다.
또한, 도 101B 및 도 103B에 도시하는 바와 같이 제3 영역(730)을 포함하는 반도체층과, 매입 절연막(782)의 계면에 마련된 피닝층(741)은 광흡수 영역(731)뿐만 아니라, 반도체 기판의 전면에 펼쳐져 마련되어도 좋다. 구체적으로는 피닝층(741)은 제1 영역(710) 및 제2 영역(720)이 마련된 영역의 주위를 또한 둘러싸도록 마련되어도 좋다. 즉, 제3 영역(730)을 포함하는 반도체층과, 매입 절연막(782)의 계면에 마련된 피닝층(741)은 제어 게이트(763)의 아래까지 연재되어 마련되어도 좋다.
제4 구조례에 의하면, 광 검출 장치(700D)는 입사광에 대한 광전 변환 특성을 향상시킬 수 있다.
(제5 구조례)
도 104는 제5 구조례에 관한 광 검출 장치(700E)의 구조를 도시하는 종단면도이다.
도 104에 도시하는 바와 같이 광 검출 장치(700E)는 제3 구조례에 관한 광 검출 장치(700C)에 대해, 광 검출 장치(700E)가 형성되는 기판이 SOI 기판이 아니라, 실리콘 기판 등의 반도체 기판인 점이 다르다. 이와 같은 경우, 피닝층(741)은 제3 영역(730)을 포함하는 반도체 기판과 절연막(740)의 계면에 마련되어도 좋다.
제5 구조례에 의하면, 광 검출 장치(700E)는 보다 값이 싼 기판을 이용함으로써 제조 비용을 저감하는 것이 가능하다.
(제6 구조례)
도 105는 제6 구조례에 관한 광 검출 장치(700F)의 구조를 도시하는 종단면도이다.
도 105에 도시하는 바와 같이 광 검출 장치(700F)는 제3 구조례에 관한 광 검출 장치(700C)에 대해, 제3 영역(730)을 포함하는 반도체층 위에 모놀리식 구조(784)가 마련되고, 모놀리식 구조(784)의 측면에 피닝층(741)이 형성되는 점이 다르다.
모놀리식 구조(784)는 1개의 반도체 기판을 가공함으로써 형성된 구조이고, 반도체층 위의 제어 게이트(763)의 사이 또는 내측의 영역에 마련된다. 모놀리식 구조(784)는 입사광을 광전 변환하는 광 흡수층이고, 예를 들면, 실리콘(Si), 게르마늄(Ge) 또는 탄화 실리콘(SiC) 등을 포함해도 좋다. 이에 의하면, 광 검출 장치(700F)는 입사광에 대한 광전 변환 특성을 향상시킬 수 있다.
여기서, 모놀리식 구조(784)의 제3 영역(730)과의 적층면과 반대측의 면에는 콘택트층(785)이 마련되어도 좋다. 콘택트층(785)은 예를 들면, 제2 도전형의 영역(예를 들면, P+층)이다. 광 검출 장치(700F)는 콘택트층(785)을 통하여 모놀리식 구조(784)에 전압을 인가함으로써 모놀리식 구조(784)의 전위를 제어할 수 있다.
또한, 모놀리식 구조(784)의 측면에는 절연막(740)이 마련된다. 절연막(740)은 예를 들면, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연 재료로 마련된다. 절연막(740)은 예를 들면, 모놀리식 구조(784)의 측면에 형성된 자연 산화막이라도 좋고, 모놀리식 구조(784)를 보호하기 위해 별도 마련된 보호층이라도 좋다.
피닝층(741)은 제2 영역(720)보다도 불순물 농도가 낮은 제2 도전형의 영역(예를 들면, P층)이다. 피닝층(741)은 모놀리식 구조(784)의 측면과 절연막(740)의 계면 및 제3 영역(730)을 포함하는 반도체층과 매입 절연막(782)의 계면 중의 적어도 1개 이상으로 마련된다. 피닝층(741)은 모놀리식 구조(784)의 측면과 절연막(740)의 계면 또는 제3 영역(730)을 포함하는 반도체층과 매입 절연막(782)의 계면에서 생긴 전하가 제3 영역(730)의 공핍층 중에 흘러 들어가, 위신호 또는 암 전류가 되는 것을 억제할 수 있다.
제6 구조례에 의하면, 광 검출 장치(700F)는 모놀리식 구조(784)가 마련된 경우라도, 위신호 또는 암 전류의 발생을 억제할 수 있다.
(제7 구조례)
도 106은 제7 구조례에 관한 광 검출 장치(700G)의 구조를 도시하는 종단면도이다.
도 106에 도시하는 바와 같이 광 검출 장치(700G)는 제4 구조례에 관한 광 검출 장치(700D)에 대해, 광 검출 장치(700G)가 형성되는 기판이 실리콘 기판 등의 반도체 기판인 점이 다르다. 이와 같은 경우, 피닝층(741)은 제3 영역(730)을 포함하는 반도체 기판과, 절연막(740)의 계면에 마련되어도 좋다.
제7 구조례에 의하면, 광 검출 장치(700G)는 보다 값이 싼 기판을 이용함으로써 제조 비용을 저감하는 것이 가능하다.
(제8 구조례)
도 107은 제8 구조례에 관한 광 검출 장치(700H)의 구조를 도시하는 종단면도이다.
도 107에 도시하는 바와 같이 광 검출 장치(700H)는 제6 구조례에 관한 광 검출 장치(700F)에 대해, 광 검출 장치(700H)가 형성되는 기판이 지지 기판(781)을 가지지 않는 SOI 기판인 점이 다르다. 이와 같은 경우, 피닝층(741)은 모놀리식 구조(784)의 측면과 절연막(740)의 계면 및 제3 영역(730)을 포함하는 반도체층과 모놀리식 구조(784) 중의 적어도 1개 이상으로 마련될 수 있다.
제8 구조례에 의하면, 광 검출 장치(700H)는 전체의 구성을 보다 저배화함으로써 칩을 보다 소형화하는 것이 가능하다.
(제9 구조례)
도 108은 제9 구조례에 관한 광 검출 장치(700I)의 구조를 도시하는 종단면도이다.
도 108에 도시하는 바와 같이 광 검출 장치(700I)는 제2 구조례에 관한 광 검출 장치(700B)에 대해, 제1 영역(710)이 반도체 기판의 제2 영역(720)이 마련된 면과 반대측의 면에 마련되는 점이 다르다. 즉, 광 검출 장치(700I)는 제2 구조례에 관한 광 검출 장치(700B)에 대해, 제1 영역(710), 제3 영역(730) 및 제2 영역(720)이 반도체 기판의 두께 방향으로 배열되어 있는 점이 다르다.
구체적으로는 제2 영역(720)은 반도체 기판의 제2 면측에 마련된다. 한편, 제1 영역(710)은 반도체 기판의 제2 영역(720)이 마련된 제2 면과 반대측의 제1 면측에 마련된다. 제3 영역(730)은 제3 도전형의 영역(예를 들면, i층)이고, 반도체 기판의 제1 영역(710) 및 제2 영역(720) 사이에 마련된다.
여기서, 절연막(740)은 반도체 기판의 제2 영역(720)이 마련된 제2 면 위에 마련된다. 따라서, 피닝층(741)은 반도체 기판의 제2 영역(720)이 마련된 제2 면과, 절연막(740)의 계면에 마련되어도 좋다.
제9 구조례에 의하면, 광 검출 장치(700I)는 제1 영역(710), 제3 영역(730) 및 제2 영역(720)을 반도체 기판의 두께 방향으로 배열할 수 있기 때문에 칩 면적을 보다 작게 하는 것이 가능하다.
(제10 구조례)
도 109는 제10 구조례에 관한 광 검출 장치(700J)의 구조를 도시하는 종단면도이다.
도 109에 도시하는 바와 같이 광 검출 장치(700J)는 제9 구조례에 관한 광 검출 장치(700I)에 대해, 제2 영역(720)이 복수 마련되는 점이 다르다.
구체적으로는 제2 영역(720)은 반도체 기판의 제2 면측에 서로 이격되어 복수 마련된다. 또한, 제2 영역(720)의 각각의 주위의 반도체 기판 위에는 게이트 절연막(762)을 통하여 제어 게이트(761)가 각각 마련된다. 제어 게이트(716)는 제2 영역(720)의 양측에 마련되어도 좋고, 제2 영역(720)의 전둘레를 둘러싸도록 마련되어도 좋다.
여기서, 광 검출 장치(700J)에서는 복수의 제2 영역(720) 및 제어 게이트(761)의 각각 사이의 영역이 광흡수 영역(731)이고, 광흡수 영역(731)의 반도체 기판 위에 절연막(740)이 마련된다. 따라서, 피닝층(741)은 반도체 기판의 광흡수 영역(731)이 마련된 제2 면과, 절연막(740)의 계면에 마련되어도 좋다.
제10 구조례에 의하면, 광 검출 장치(700J)는 제3 영역(730)으로부터 보다 효율적으로 전류를 취출하는 것이 가능하다.
(제11 구조례)
도 110은 제11 구조례에 관한 광 검출 장치(700K)의 구조를 도시하는 종단면도이다.
도 110에 도시하는 바와 같이 광 검출 장치(700K)는 제1 영역(710)과, 제1 전극(711)과, 제2 영역(720)과, 제2 전극(721)과, 제3 영역(730)과, 리셋 영역(791)과, 리셋 전극(766)과, 게이트 절연막(767)과, 그라운드 영역(792)과, 그라운드 전극(765)과, 면내 분리층(753)과, 피닝층(741)을 구비한다.
제1 영역(710), 제1 전극(711), 제2 영역(720), 제2 전극(721) 및 제3 영역(730)에 관해서는 제1 구조례에 관한 광 검출 장치(700A) 등에서 설명한 바와 같기 때문에 여기서의 설명은 생략한다. 또한, 광 검출 장치(700K)에서는 제1 영역(710), 제1 전극(711), 제2 영역(720) 및 제2 전극(721)은 반도체 기판의 동일면측에 마련된다.
리셋 영역(791)은 제1 도전형의 영역(예를 들면, N+층)이다. 리셋 영역(791) 위에는 게이트 절연막(767)을 통하여 리셋 전극(766)이 마련된다. 리셋 영역(791)은 리셋 전극(766)으로부터의 전압 인가에 의해 제3 영역(730)의 내부에 잔존하는 전하를 제3 영역(730)의 외부에 배출할 수 있다. 리셋 영역(791)은 제2 영역(720)의 양측에 마련되어도 좋고, 제2 영역(720)의 주위를 둘러싸도록 마련되어도 좋다.
그라운드 영역(792)은 제2 도전형의 영역(예를 들면, P+층)이다. 그라운드 영역(792)은 그라운드 전극(765)과 전기적으로 접속되고, 제3 영역(730)에 그라운드 전위를 공급한다. 그라운드 영역(792)은 제1 영역(710) 및 제2 영역(720)과 서로 이격되어 마련되어도 좋다.
면내 분리층(753)은 제3 영역(730)을 포함하는 반도체 기판의 동일면측에 마련된 제1 영역(710), 제2 영역(720), 리셋 영역(791) 및 그라운드 영역(792)의 각각 사이에 마련된다. 면내 분리층(753)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 형성되고, 제1 영역(710), 제2 영역(720), 리셋 영역(791) 및 그라운드 영역(792)의 각각을 서로 전기적으로 분리한다. 면내 분리층(753)은 제1 영역(710), 제2 영역(720), 리셋 영역(791) 및 그라운드 영역(792)의 각각의 형성 깊이보다도 깊은 영역까지 연재되어 마련되어도 좋다.
광 검출 장치(700K)에서는 피닝층(741)은 제3 영역(730)을 포함하는 반도체 기판과, 절연체인 면내 분리층(753)의 각각과의 계면에 마련되어도 좋다. 구체적으로는 피닝층(741)은 반도체 기판에 매입된 면내 분리층(753)의 측면 및 저면을 덮도록 마련되어도 좋다.
제11 구조례에 의하면, 광 검출 장치(700K)는 위신호 또는 암 전류의 발생을 억제함과 함께, 전극 사이의 전기적인 분리성을 향상시킬 수 있다.
(제12 구조례)
도 111은 제12 구조례에 관한 광 검출 장치(700L)의 구조를 도시하는 종단면도이다.
도 111에 도시하는 바와 같이 광 검출 장치(700L)는 예를 들면, 제1 영역(710)과, 제2 영역(720)과, 제3 영역(730)과, 제1 전극(711)과, 비아(712)와, 제1 면 절연층(751)과, 화소 분리층(750)과, 제2 전극(721)과, 제어 게이트(761)와, 게이트 절연막(762)을 구비한다.
제1 영역(710)은 실리콘(Si) 등의 반도체 기판의 제1 면측에 마련된 제1 도전형의 영역(예를 들면, N+층)이다. 제2 영역(720)은 실리콘(Si) 등의 반도체 기판의 제1 면과 반대측의 제2 면측에 마련된 제2 도전형의 영역(예를 들면, P+층)이다. 제3 영역(730)은 실리콘(Si) 등의 반도체 기판의 제1 영역(710)과 제2 영역(720) 사이에 마련된 제3 도전형의 영역(예를 들면, i층)이다.
제1 전극(711)은 반도체 기판의 제1 면 위에 제1 면 절연층(751)을 통하여 마련되고, 제1 면 절연층(751)을 관통하는 비아(712) 등을 통하여 제1 영역(710)과 전기적으로 접속한다. 제1 전극(711)은 예를 들면, 캐소드 전극으로서 기능한다. 제1 전극(711)은 예를 들면, 화소끼리의 경계를 따라 화소 분리층(750)을 넘도록 마련되고, 화소마다 마련된 비아(712)로, 각 화소의 제1 영역(710)과 전기적으로 접속한다.
화소 분리층(750)은 반도체 기판을 두께 방향으로 관통하여 마련되고, 반도체 기판의 면내 방향으로 복수 마련된 화소의 각각을 서로 전기적으로 이격한다. 화소 분리층(750)은 예를 들면, 반도체 기판의 면내 방향으로 행렬형상으로 배열된 각 화소의 경계를 따라, 격자형상으로 마련되어도 좋다.
제2 전극(721)은 반도체 기판의 제1 면과 반대측의 제2 면 위에 마련되고, 제2 영역(720)과 전기적으로 접속한다. 제2 전극(721)은 예를 들면, 애노드 전극으로서 기능한다.
제어 게이트(761)는 반도체 기판의 제2 면 위에 게이트 절연막(762)을 통하여 마련되는 게이트 전극이다. 제어 게이트(761)는 전압 인가에 의해 제3 영역(730)에서의 포텐셜 장벽을 제어할 수 있다.
제1 전극(711), 비아(712), 제2 전극(721) 및 제어 게이트(761)는 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 제1 면 절연층(751), 화소 분리층(750) 및 게이트 절연막(762)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
광 검출 장치(700L)에서는 피닝층(741)은 화소 분리층(750)과 제3 영역(730)의 계면에 마련되어도 좋다. 구체적으로는 피닝층(741)은 화소 분리층(750)의 측면을 덮도록 마련되어도 좋다.
제12 구조례에 의하면, 광 검출 장치(700L)는 이면 조사형의 화소 어레이 구조로서 마련된 경우에도, 위신호 또는 암 전류의 발생을 억제할 수 있다.
(제13 구조례)
도 112는 제13 구조례에 관한 광 검출 장치(700M)의 구조를 도시하는 종단면도이다. 도 113A 및 도 113B는 제13 구조례에 관한 광 검출 장치(700M)의 평면 구조의 한 예를 도시하는 상면도이다. 도 112에서 도시하는 광 검출 장치(700M)의 단면 구조는 도 113A 및 도 113B의 A-AA 절단면에서의 단면 구조에 대응한다.
도 112, 도 113A 및 도 113B에 도시하는 바와 같이 제13 구조례는 제1 구조례에서의 제2 도전형의 피닝층(741)을 부의 고정 전하 또는 대전성을 갖는 피닝층(742)으로 치환한 구조에 대응한다. 따라서, 여기서는 피닝층(742) 이외의 구성의 상세한 설명은 생략한다. 또한, 피닝층(742)은 도 112에 도시하는 바와 같이 반도체 기판 위에 적층되어 있어도 좋고, 후술하는 도 116에 도시하는 바와 같이 반도체 기판의 내측에 매입되어 있어도 좋다.
피닝층(742)은 부의 고정 전하를 갖는 층 또는 부의 대전성을 갖는 층이다. 이와 같은 피닝층(742)은 예를 들면, 산화 실리콘(SiO2), 질화 실리콘(SiN), 산질화 실리콘(SiON), 산화 하프늄(HfO2), 산화 알루미늄(Al2O3), 산화 지르코늄(ZrO2), 산화 탄탈(Ta2O5), 산화 티탄(TiO2), 산화 란탄(La2O3), 산화 프라세오디뮴(Pr2O3), 산화 세륨(CeO2), 산화 네오디뮴(Nd2O3), 산화 프로메튬(Pm2O3), 산화 사마륨(Sm2O3), 산화 유로퓸(Eu2O3), 산화 가돌리늄(Gd2O3), 산화 테르븀(Tb2O3), 산화 디스프로슘(Dy2O3), 산화 홀뮴(Ho2O3), 산화 튤륨(Tm2O3), 산화 이테르븀(Yb2O3), 산화 루테튬(Lu2O3), 산화 이트륨(Y2O3) 또는 각종 수지 등으로 형성할 수 있다. 또한, 피닝층(742)은 상기 재료의 복수를 조합시켜서 적층한 다층막으로서 형성되어도 좋다. 또한, 피닝층(742)은 부의 고정 전하를 갖는 또는 부의 대전성을 갖는 절연 재료라면, 다른 재료로 형성되어도 좋다.
제13 구조례에 의하면, 광 검출 장치(700M)는 위신호 또는 암 전류의 발생을 억제할 수 있다.
(제14 구조례)
도 114는 제14 구조례에 관한 광 검출 장치(700N)의 구조를 도시하는 종단면도이다. 도 115A 및 도 115B는 제14 구조례에 관한 광 검출 장치(700N)의 평면 구조의 한 예를 도시하는 상면도이다. 도 114에서 도시하는 광 검출 장치(700N)의 단면 구조는 도 115A 및 도 115B의 A-AA 절단면에서의 단면 구조에 대응한다.
도 114∼도 115B에 도시하는 바와 같이 제14 구조례는 제2 구조례에서의 제2 도전형의 피닝층(741)을, 제13 구조례에서 설명한 부의 고정 전하 또는 대전성을 갖는 피닝층(742)으로 치환한 구조에 대응한다. 따라서, 여기서의 각 구성의 상세한 설명은 생략한다. 또한, 피닝층(742)은 도 114에 도시하는 바와 같이 반도체 기판의 위에 적층되어 있어도 좋고, 후술하는 도 116에 도시하는 바와 같이 반도체 기판의 내측에 매입되어 있어도 좋다.
제14 구조례에 의하면, 광 검출 장치(700N)는 반도체 기판과 절연막(740)의 계면에서 생긴 전자에 의해 위신호 또는 암 전류가 발생하는 것을 또한 억제할 수 있다.
(제15 구조례)
도 116은 제15 구조례에 관한 광 검출 장치(700O)의 구조를 도시하는 종단면도이다. 도 117A, 도 117B, 도 119A 및 도 119B는 제3 영역(730)을 포함하는 반도체층의 표면측에서 피닝층(742)이 형성되는 영역의 한 예를 도시하는 평면도이다. 도 118A, 도 118B, 도 120A 및 도 120B는 제3 영역(730)을 포함하는 반도체층과 매입 절연막(782)의 계면에서 피닝층(742)이 형성되는 영역의 한 예를 도시하는 평면도이다. 또한, 도 116에서 도시하는 광 검출 장치(700O)의 단면 구조는 도 117A∼도 120B의 A-AA 절단면에서의 단면 구조에 대응한다.
도 116∼도 120B에 도시하는 바와 같이 제15 구조례는 제3 구조례에서의 제2 도전형의 피닝층(741)을, 제13 구조례에서 설명한 부의 고정 전하 또는 대전성을 갖는 피닝층(742)으로 치환한 구조에 대응한다. 따라서, 여기서의 각 구성의 상세한 설명은 생략한다. 또한, 피닝층(742)은 도 116에 도시하는 바와 같이 반도체 기판의 내측에 매입되어 있어도 좋고, 전술한 도 112 및 도 114에 도시하는 바와 같이 반도체 기판 위에 적층되어 있어도 좋다.
제15 구조례에 의하면, 광 검출 장치(700O)는 형성된 기판이 SOI 기판이라도, 위신호 또는 암 전류의 발생을 억제할 수 있다.
(제16 구조례)
도 121은 제16 구조례에 관한 광 검출 장치(700P)의 구조를 도시하는 종단면도이다. 도 122A, 도 122B, 도 124A 및 도 124B는 전하 생성층(783)의 표면측에서 피닝층(742)이 형성되는 영역의 한 예를 도시하는 평면도이다. 도 123A, 도 123B, 도 125A 및 도 125B는 제3 영역(730)을 포함하는 반도체층과 매입 절연막(782)의 계면에서 피닝층(742)이 형성되는 영역의 한 예를 도시하는 평면도이다. 또한, 도 121에서 도시하는 광 검출 장치(700P)의 단면 구조는 도 122A∼도 125B의 A-AA 절단면에서의 단면 구조에 대응한다.
도 121∼도 125B에 도시하는 바와 같이 제16 구조례는 제4 구조례에서의 제2 도전형의 피닝층(741)을, 제13 구조례에서 설명한 부의 고정 전하 또는 대전성을 갖는 피닝층(742)으로 치환한 구조에 대응한다. 따라서, 여기서의 각 구성의 상세한 설명은 생략한다. 또한, 피닝층(742)은 도 121에 도시하는 바와 같이 전하 생성층(783)의 내측에 매입되어 있어도 좋고, 전술한 도 112 및 도 114에 도시하는 바와 같이 전하 생성층(783) 위에 적층되어 있어도 좋다.
제16 구조례에 의하면, 광 검출 장치(700P)는 입사광에 대한 광전 변환 특성을 향상시킬 수 있다.
(제17의 구조례)
도 126은 제17의 구조례에 관한 광 검출 장치(700Q)의 구조를 도시하는 종단면도이다.
도 126에 도시하는 바와 같이 제17의 구조례는 제11 구조례에서의 제2 도전형의 피닝층(741)을, 제13 구조례에서 설명한 부의 고정 전하 또는 대전성을 갖는 피닝층(742)으로 치환한 구조에 대응한다. 따라서, 여기서의 각 구성의 상세한 설명은 생략한다.
제17의 구조례에 의하면, 광 검출 장치(700Q)는 위신호 또는 암 전류의 발생을 억제함과 함께, 전극 사이의 전기적인 분리성을 향상시킬 수 있다.
(제18의 구조례)
도 127은 제18의 구조례에 관한 광 검출 장치(700R)의 구조를 도시하는 종단면도이다.
도 127에 도시하는 바와 같이 제18의 구조례는 제12 구조례에서의 제2 도전형의 피닝층(741)을, 제13 구조례에서 설명한 부의 고정 전하 또는 대전성을 갖는 피닝층(742)으로 치환한 구조에 대응한다. 따라서, 여기서의 각 구성의 상세한 설명은 생략한다.
제18의 구조례에 의하면, 광 검출 장치(700R)는 이면 조사형의 화소 어레이 구조로서 마련된 경우라도, 위신호 또는 암 전류의 발생을 억제할 수 있다.
<6. 제6 실시 형태>
(기본 구조)
다음으로, 도 128A∼도 130을 참조하여 본 개시의 제6 실시 형태에 관한 광 검출 장치의 기본 구조에 관해 설명한다. 도 128A는 본 실시 형태에 관한 광 검출 장치(800)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 128B는 도 128A의 A-AA 절단면에서의 광 검출 장치(800)의 구조를 도시하는 종단면도이다. 도 128C는 도 128A의 B-BB 절단면에서의 광 검출 장치(800)의 구조를 도시하는 종단면도이다. 도 129는 광 검출 장치(800)가 구비하는 화소 회로에 포함되는 화소 트랜지스터의 배치의 한 예를 도시하는 평면도이다. 도 130은 DPD 센서 및 PD로서 기능하는 광 검출 장치(800)가 구비하는 화소 회로의 등가 회로의 한 예를 도시하는 회로도이다.
도 128A∼도 128C에 도시하는 바와 같이 광 검출 장치(800)는 예를 들면, 제1 영역(810)과, 제2 영역(820)과, 제3 영역(830)과, 제1 전극(811)과, 제2 전극(821)과, 제어 게이트(CG)와, 제1 도전형 영역(891)과, 전송 게이트(TRG)와, 플로팅 디퓨전(FD)과, 취출 전극(893)을 구비한다.
제1 영역(810)은 실리콘(Si) 등의 반도체 기판의 제1 면측에 마련된 제1 도전형의 영역(예를 들면, N+층)이다. 제2 영역(820)은 실리콘(Si) 등의 반도체 기판의 제1 면과 반대측의 제2 면측에 마련된 제2 도전형의 영역(예를 들면, P+층)이다. 제2 영역(820)은 예를 들면, 사각형 형상의 화소 영역의 개략 중앙에 섬형상으로 마련되어도 좋다. 제3 영역(830)은 실리콘(Si) 등의 반도체 기판의 제1 영역(810)과 제2 영역(820) 사이에 마련되고, 제1 영역(810)보다도 도전형 불순물의 농도가 낮은 제1 도전형의 영역(예를 들면, N-층)이다.
제1 전극(811)은 반도체 기판의 제1 면 위에 마련되고, 제1 영역(810)과 전기적으로 접속한다. 제1 전극(811)은 예를 들면, 캐소드 전극으로서 기능한다. 제2 전극(821)은 반도체 기판의 제1 면과 반대측의 제2 면 위에 마련되고, 제2 영역(820)과 전기적으로 접속한다. 제2 전극(821)은 예를 들면, 애노드 전극으로서 기능한다.
제어 게이트(CG)는 반도체 기판의 제2 면 위에 게이트 절연막(도시 생략)을 통하여 마련되는 게이트 전극이다. 제어 게이트(CG)는 전압 인가에 의해 제3 영역(830)에서의 포텐셜 장벽을 제어할 수 있다. 제어 게이트(CG)는 예를 들면, 반도체 기판의 면내의 제1 방향(즉, 도 128A의 A-AA 절단면의 연재 방향)에서 제2 영역(820)을 끼워서 양측에 마련되어도 좋다.
제1 도전형 영역(891)은 반도체 기판의 제2 면측에 마련된 제1 도전형의 영역(예를 들면, N층)이다. 제1 도전형 영역(891)은 예를 들면, 제1 영역(810)보다도 도전형 불순물의 농도가 낮고, 제3 영역(830)보다도 도전형 불순물의 농도가 높아지도록 마련된다. 제1 도전형 영역(891)은 제2 영역(820)으로부터 반도체 기판의 면내의 제1 방향과 직교하는 제2 방향(즉, 도 128A의 B-BB 절단면의 연재 방향)으로 연재되어 마련된다.
플로팅 디퓨전(FD)은 제2 영역(820)보다도 도전형 불순물의 농도가 높은 제2 도전형의 영역(예를 들면, P++층)이고, 반도체 기판의 제2 면측에 마련된다. 플로팅 디퓨전(FD)은 제2 영역(820)으로부터 제2 방향으로 연재되는 제1 도전형 영역(891)의 단부측에 마련되어도 좋다.
전송 게이트(TRG)는 반도체 기판의 제2 면 위에 게이트 절연막(도시 생략)을 통하여 마련되는 게이트 전극이다. 전송 게이트(TRG)는 제2 영역(820)과, 플로팅 디퓨전(FD) 사이에 마련되고, 전압 인가에 의해 제2 영역(820)으로부터 플로팅 디퓨전(FD)에 전하를 전송한다.
여기서, 제1 도전형 영역(891)은 전송 게이트(TRG)의 하방의 영역 및 플로팅 디퓨전(FD)이 마련된 영역을 둘러싸는 영역에 마련되어도 좋다. 이에 의하면, 제1 도전형 영역(891)은 제2 영역(820)으로부터 플로팅 디퓨전(FD)에 전하를 전송하는 채널로서 기능할 수 있다. 또한, 제1 도전형 영역(891)은 제3 영역(830)에서 광전 변환된 전하가 플로팅 디퓨전(FD)에 직접 들어가는 것을 방지할 수 있다.
취출 전극(893)은 반도체 기판의 제1 면 위에 마련되고, 플로팅 디퓨전(FD)과 전기적으로 접속한다. 취출 전극(893)은 플로팅 디퓨전(FD)에 축적된 전하를 화소 회로 등에 출력할 수 있다.
제1 전극(811), 제2 전극(821), 제어 게이트(CG), 전송 게이트(TRG) 및 취출 전극(893)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다.
따라서, 도 128A 및 도 128B에 도시하는 바와 같이 광 검출 장치(800)는 제1 영역(810), 제2 영역(820), 제3 영역(830), 제1 전극(811), 제2 전극(821) 및 제어 게이트(CG)를 구비한다. 이에 의해 광 검출 장치(800)는 DPD(Dynamic Photo Diode) 센서로서 기능할 수 있다.
또한, 도 128A 및 도 128C에 도시하는 바와 같이 광 검출 장치(800)는 제1 영역(810), 제2 영역(820), 제3 영역(830), 제1 전극(811), 제1 도전형 영역(891), 전송 게이트(TRG), 플로팅 디퓨전(FD) 및 취출 전극(893)을 구비한다. 이에 의해 광 검출 장치(800)는 통상의 PD(PhotoDiode)로서 기능할 수 있다.
여기서, 광 검출 장치(800)가 통상의 PD로서 기능할 때에 플로팅 디퓨전(FD)으로부터 취출된 전하는 화소 회로에서 신호 처리됨으로써 화소 신호로 변환된다.
도 130에서 광 검출 장치(800)가 구비하는 화소 회로의 등가 회로도를 도시한다. 또한, 도 130에서의 DPD/PD는 제1 영역(810), 제3 영역(830) 및 제2 영역(820)에 의한 PIN 다이오드 구조의 광전 변환부를 도시한다.
도 130에 도시하는 바와 같이 DPD 센서의 화소 회로는 광전 변환부(DPD) 및 스위치 트랜지스터(SW)를 포함한다. DPD 센서의 화소 회로에서는 광전 변환부(DPD)는 스위치 트랜지스터(SW)를 통하여 전원(Va)과 전기적으로 접속된다.
PD의 화소 회로는 광전 변환부(PD), 전송 트랜지스터(TRG), 플로팅 디퓨전(FD), 리셋 트랜지스터(RST), 앰프 트랜지스터(AMP) 및 선택 트랜지스터(SEL)를 포함한다. PD의 화소 회로에서는 광전 변환부(PD)는 전송 트랜지스터(TRG)를 통하여 플로팅 디퓨전(FD)에 전기적으로 접속된다. 또한, 플로팅 디퓨전(FD)에는 또한 리셋 트랜지스터(RST)를 통하여 전원(Vd)이 접속되고, 또한 앰프 트랜지스터(AMP)의 게이트가 접속된다. 앰프 트랜지스터(AMP)의 드레인은 전원(Vd)에 접속되고, 앰프 트랜지스터(AMP)의 소스는 선택 트랜지스터(SEL)를 통하여 외부 출력(Output)에 접속된다. 또한, DPD 센서측의 전원(Va)과, PD측의 전원(Vd)은 서로 다른 전원이라도 좋고, 같은 전원이라도 좋다.
이와 같은 화소 회로를 구비함에 의해 광 검출 장치(800)는 DPD 센서 및 PD의 양방으로서 기능하는 것이 가능하다.
또한, 도 129에 도시하는 바와 같이 상술한 화소 회로에 포함되는 화소 트랜지스터의 적어도 어느 하나 이상은 광 검출 장치(800)의 화소 트랜지스터 영역(Tr)에 형성되어도 좋다. 구체적으로는 리셋 트랜지스터(RST), 앰프 트랜지스터(AMP), 선택 트랜지스터(SEL) 또는 스위치 트랜지스터(SW)는 화소 영역의 제1 방향(즉, 도 128A의 A-AA 절단면의 연재 방향)의 양단부에 마련된 화소 트랜지스터 영역(Tr)에 형성되어도 좋다.
예를 들면, 전송 게이트(TRG)를 끼워서 일방측의 화소 트랜지스터 영역(Tr)에는 리셋 트랜지스터(RST) 및 앰프 트랜지스터(AMP)가 형성되어도 좋다. 또한, 전송 게이트(TRG)를 끼워서 타방측의 화소 트랜지스터 영역(Tr)에는 선택 트랜지스터(SEL) 및 스위치 트랜지스터(SW)가 형성되어도 좋다.
(동작례)
이어서, 도 131∼도 133C를 참조하여 본 실시 형태에 관한 광 검출 장치(800)의 ToF(Time of Flight) 센서로서의 동작례에 관해 설명한다.
도 131은 본 실시 형태에 관한 광 검출 장치(800)의 ToF 센서 동작의 한 예를 도시하는 타이밍 차트도이다. 도 132는 ToF 센서에 이용되는 광원을 설명하는 설명도이다. 도 133A는 도 131의 (1)의 타이밍에서의 광 검출 장치(800)의 상태를 설명하는 종단면도이고, 도 133B는 도 131의 (2)의 타이밍에서의 광 검출 장치(800)의 상태를 설명하는 종단면도이고, 도 133C는 도 131의 (3)의 타이밍에서의 광 검출 장치(800)의 상태를 설명하는 종단면도이다.
도 131 및 도 133A에 도시하는 바와 같이 우선, 도 131의 (1)의 타이밍에, 스위치 트랜지스터(SW)의 게이트에 인가되는 전압(VSW)에 정전압을 인가함으로써 스위치 트랜지스터(SW)를 온 상태로 한다. 이어서, 제2 전극(821)에 인가되는 전압(Va)을 부전압(예를 들면, -1V)으로 한다. 이때, 제1 전극(811)에 인가되는 전압(Vc)은 0V이기 때문에 광 검출 장치(800)의 제1 영역(810) 및 제2 영역(820) 사이에는 역바이어스가 인가되게 된다. 또한, 제어 게이트(CG)에 인가되는 전압(Vcon)은 부전압(예를 들면, -1V)으로 설정한다.
여기서, 도 131, 도 132 및 도 133B에 도시하는 바와 같이 도 131의 (2)의 타이밍에, 레이저 다이오드 또는 LED(Light Emitting Diode) 등의 광원(LD)에 펄스형상의 부전압(Vlight)을 인가함으로써 대상물에 펄스 광을 조사한다. 동시에, 제2 전극(821)에 인가되는 전압(Va)을 정전압(예를 들면, +1V)으로 함으로써 광 검출 장치(800)의 제1 영역(810) 및 제2 영역(820) 사이에 순바이어스를 인가한다. 또한, 제어 게이트(CG)에 인가되는 전압(Vcon)을 정전압(예를 들면, +1V)으로 설정한다.
그 후, 대상물에서 반사된 펄스 광이 광 검출 장치(800)에 입사하고, 제2 전극(821)으로부터 출력되는 전류치가 (2)의 타이밍으로부터 지연되어 증가한다. 따라서, 광 검출 장치(800)는 광원(LD)의 발광 타이밍(t2)과, 광 검출의 지연 시간(t1)의 차를 산출함으로써 대상물까지의 거리를 산출할 수 있다.
또한, 도 131 및 도 133C에 도시하는 바와 같이 도 131의 (3)의 타이밍에 제2 전극(821)에 인가되는 전압(Va)을 부전압(예를 들면, -1V)으로 한다. 이에 의해 광 검출 장치(800)의 제1 영역(810) 및 제2 영역(820) 사이에는 역바이어스가 인가되기 때문에 광 검출 장치(800)의 상태가 리셋된다. 또한, 제어 게이트(CG)에 인가되는 전압(Vcon)도 마찬가지로 부전압(예를 들면, -1V)으로 설정해도 좋다.
이상의 동작을 (1)부터 (3)까지의 시간을 1프레임으로 하여 반복함으로써 광 검출 장치(800)는 대상물까지의 거리를 1프레임마다 검출할 수 있다.
한편, PD측의 화소 회로인 전송 게이트(TRG)의 게이트에의 인가 전압(VTRG) 및 리셋 트랜지스터(RST)의 게이트에의 인가 전압(VRST)은 1프레임 전체를 통하여 0V이다. 또한, 플로팅 디퓨전(FD)에 전기적으로 접속된 취출 전극(893)의 전압은 1프레임 전체를 통하여 변화하지 않는다.
또한, 도 134∼도 135E를 참조하여 본 실시 형태에 관한 광 검출 장치(800)의 PD로서의 동작례에 관해 설명한다.
도 134는 본 실시 형태에 관한 광 검출 장치(800)의 PD 동작의 한 예를 도시하는 타이밍 차트도이다. 도 135A는 도 134의 (1)의 타이밍에서의 광 검출 장치(800)의 상태를 설명하는 종단면도이고, 도 135B는 도 134의 (2)의 타이밍에서의 광 검출 장치(800)의 상태를 설명하는 종단면도이다. 도 135C는 도 134의 (3)의 타이밍에서의 광 검출 장치(800)의 상태를 설명하는 종단면도이고, 도 135D는 도 134의 (4)의 타이밍에서의 광 검출 장치(800)의 상태를 설명하는 종단면도이다. 도 135E는 도 134의 (5)의 타이밍에서의 광 검출 장치(800)의 상태를 설명하는 종단면도이다.
도 134 및 도 135A에 도시하는 바와 같이 우선, 도 134의 (1)의 타이밍에, 스위치 트랜지스터(SW)의 게이트에 인가되는 전압(VSW)을 0V로 함으로써 스위치 트랜지스터(SW)를 오프 상태로 하고, 제2 전극(821)에 인가되는 전압(Va)을 0V로 한다. 또한, 리셋 트랜지스터(RST)의 게이트에 펄스형상의 전압(VRST)(예를 들면, +1V)을 인가함으로써 플로팅 디퓨전(FD)에 축적된 전하를 전원(Vd)에 배출하고, 플로팅 디퓨전(FD)의 상태를 리셋한다.
그 후, 도 135B에 도시하는 바와 같이 전송 트랜지스터(TRG)의 게이트에 펄스형상의 전압(VTRG)(예를 들면, -3V)을 인가함으로써 제2 영역(820)에 존재하는 전하를 플로팅 디퓨전(FD)에 전송하고, 제2 영역(820)의 상태를 리셋한다. 이에 의해 도 134의 (2)의 타이밍에, 광 검출 장치(800)는 입사광의 수광을 시작 가능한 상태가 된다.
이어서, 도 134 및 도 135C에 도시하는 바와 같이 광 검출 장치(800)는 제3 영역(830)에 입사한 광을 광전 변환하고, 광전 변환한 전하를 제2 영역(820)에 축적한다.
도 134의 (1)의 타이밍으로부터 소정의 시간이 경과한 후, 도 134 및 도 135D에 도시하는 바와 같이 도 134의 (4)의 타이밍에, 리셋 트랜지스터(RST)의 게이트에 펄스형상의 전압(VRST)(예를 들면, +1V)을 인가함으로써 플로팅 디퓨전(FD)에 축적된 전하를 전원(Vd)에 배출하고, 플로팅 디퓨전(FD)의 상태를 리셋한다.
도 135E에 도시하는 바와 같이 그 후, 전송 트랜지스터(TRG)의 게이트에 펄스형상의 전압(VTRG)(예를 들면, -3V)을 인가함으로써 제2 영역(820)에 축적된 전하를 플로팅 디퓨전(FD)에 전송하고, 취출 전극(893)으로부터 신호 전하를 판독한다. 이에 의해 광 검출 장치(800)는 도 134의 (5)의 타이밍에, 도 134의 (2)의 타이밍과 같은 상태가 되기 때문에 다시, 입사광의 수광을 시작할 수 있다.
이상의 동작을 (1)부터 (4)까지의 시간을 1프레임으로 하여 반복함으로써 광 검출 장치(800)는 1프레임마다 수광량에 응한 전하를 전기 신호로 변환하고, 화상 신호로서 출력할 수 있다.
(화소 어레이의 회로 구조)
또한, 도 136을 참조하여 복수의 화소가 행렬형상으로 배열된 화소 어레이로서 본 실시 형태에 관한 광 검출 장치(800)를 구성한 경우의 회로 구성의 한 예에 관해 설명한다. 도 136은 본 실시 형태에 관한 광 검출 장치(800)를 화소 어레이로 한 경우의 기능 구성을 도시하는 블록도이다.
도 136에 도시하는 바와 같이 각 화소의 광전 변환부(DPD/PD)에는 DPD 제어 회로(801), DPD 신호 검출 회로(803), PD 제어 회로(802) 및 PD 신호 검출 회로(804)가 접속된다.
각 화소의 DPD 제어 회로(801) 및 DPD 신호 검출 회로(803)는 DPD 수평 제어부(8210), DPD 신호 처리부(8220) 및 수직 제어부(8300)와 접속된다. 또한, 각 화소의 PD 제어 회로(802) 및 PD 신호 검출 회로(804)는 PD 수평 제어부(8110), PD 신호 처리부(8120) 및 수직 제어부(8300)와 접속된다. 또한, 각 화소는 광전 변환부(DPD/PD)의 DPD 동작 또는 PD 동작의 전환을 행하는 DPD/PD 전환 제어부(8400)와 접속된다.
DPD/PD 전환 제어부(8400)는 DPD 수평 제어부(8210), PD 수평 제어부(8110) 및 각 화소와 접속된다. DPD/PD 전환 제어부(8400)는 DPD/PD 전환 신호를 출력함으로써 각 화소의 DPD/PD 동작을 전환한다.
또한, DPD/PD 동작의 전환은 이미징 또는 거리 측정 등의 용도에 응하여 전 화소 일괄로 행해져도 좋고, 화소 어레이의 소정의 화소마다 행해져도 좋다. 또한, DPD/PD 동작의 전환은 시간을 쪼개서 행해져도 좋고, 프레임마다 행해져도 좋다.
수직 제어부(8300)는 DPD 수평 제어부(8210) 및 PD 수평 제어부(8110)에 접속되고, 광전 변환부(DPD/PD)에서 DPD 동작 및 PD 동작이 행해졌을 때에, DPD 수평 제어부(8210) 및 PD 수평 제어부(8110)에 행마다 판독 신호를 출력한다.
DPD 수평 제어부(8210)는 행마다의 판독 신호가 입력된 경우, 열마다 각 화소의 DPD 신호를 판독하고, 판독한 DPD 신호를 DPD 신호 처리부(8220)에 출력한다.
DPD 신호 처리부(8220)는 입력된 DPD 신호를 신호 처리한 후, 신호 처리된 DPD 신호를 ToF 데이터로서 출력한다.
PD 수평 제어부(8110)는 행마다의 판독 신호가 입력된 경우, 열마다 각 화소의 PD 신호를 판독하고, 판독한 PD 신호를 PD 신호 처리부(8120)에 출력한다.
PD 신호 처리부(8120)는 입력된 PD 신호를 신호 처리한 후, 신호 처리된 PD 신호를 화상 데이터로서 출력한다.
ToF 광원 제어부(8500)는 수직 제어부(8300) 및 DPD 신호 처리부(8220)와 접속되고, ToF 동작 시의 발광하는 광원(LD)의 발광 타이밍을 제어한다. ToF 광원 제어부(8500)는 광원(LD)의 발광의 타이밍 신호를 수직 제어부(8300) 및 DPD 신호 처리부(8220)에 출력함으로써 DPD 신호의 신호 처리 또는 DPD 신호의 판독을 제어해도 좋다.
(베리에이션)
이어서, 도 137A∼도 147C를 참조하여 본 실시 형태에 관한 광 검출 장치(800)의 구조의 베리에이션에 관해 설명한다.
(제1 베리에이션)
도 137A는 제1 베리에이션에 관한 광 검출 장치(800A)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 137B는 도 137A의 A-AA 절단면에서의 광 검출 장치(800A)의 구조를 도시하는 종단면도이다. 도 137C는 도 137A의 B-BB 절단면에서의 광 검출 장치(800A)의 구조를 도시하는 종단면도이다.
도 137A∼도 137C에 도시하는 바와 같이 광 검출 장치(800A)는 도 128A∼도 128C에서 설명한 광 검출 장치(800)에 대해, 제1 도전형 영역(895), 오버플로우 게이트(OFG), 오버플로우 드레인(OFD) 및 배출 전극(897)을 또한 구비하는 점이 다르다.
제1 도전형 영역(895)은 반도체 기판의 제2 면측에 마련된 제1 도전형의 영역(예를 들면, N층)이다. 제1 도전형 영역(895)은 예를 들면, 제1 영역(810)보다도 도전형 불순물의 농도가 낮고, 제3 영역(830)보다도 도전형 불순물의 농도가 높아지도록 마련된다. 제1 도전형 영역(895)은 제1 도전형 영역(891)의 연재 방향과 반대 방향으로 제2 영역(820)으로부터 연재되어 마련되어도 좋다.
오버플로우 드레인(OFD)은 제2 영역(820)보다도 도전형 불순물의 농도가 높은 제2 도전형의 영역(예를 들면, P++층)이고, 반도체 기판의 제2 면측에 마련된다. 오버플로우 드레인(OFD)은 제2 영역(820)으로부터 연재되는 제1 도전형 영역(895)의 단부측에 마련되어도 좋다.
오버플로우 게이트(OFG)는 반도체 기판의 제2 면 위에 게이트 절연막(도시 생략)을 통하여 마련되는 게이트 전극이다. 오버플로우 게이트(OFG)는 제2 영역(820)과, 오버플로우 드레인(OFD) 사이에 마련되고, 제2 영역(820)으로부터 오버플로우 드레인(OFD)에의 전하의 배출을 제어한다.
여기서, 제1 도전형 영역(895)은 오버플로우 게이트(OFG)의 하방의 영역 및 오버플로우 드레인(OFD)이 마련된 영역을 둘러싸는 영역에 마련되어도 좋다. 이에 의하면, 제1 도전형 영역(895)은 제2 영역(820)으로부터 오버플로우 게이트(OFG)에 전하를 배출하는 채널로서 기능할 수 있다. 또한, 제1 도전형 영역(895)은 제3 영역(830)에서 광전 변환된 전하가 오버플로우 드레인(OFD)에 직접 들어가는 것을 방지할 수 있다.
배출 전극(897)은 반도체 기판의 제1 면 위에 마련되고, 오버플로우 드레인(OFD)과 전기적으로 접속한다. 배출 전극(897)은 전원에 전기적으로 접속되고, 오버플로우 드레인(OFD)에 배출된 전하를 또한 전원에 배출할 수 있다.
이에 의하면, 광 검출 장치(800A)는 PD 동작 시에 포화 전하량을 초과하여 발생한 전하를 제2 영역(820)으로부터 오버플로우 드레인(OFD)에 배출할 수 있다. 오버플로우 드레인(OFD)에 배출된 전하는 배출 전극(897)을 통하여 전원에 또한 배출된다. 따라서, 광 검출 장치(800A)는 PD 동작 시에 블루밍이 발생하는 것을 억제할 수 있다.
제1 베리에이션에 의하면, 광 검출 장치(800A)는 오버플로우 게이트(OFG) 및 오버플로우 드레인(OFD)을 또한 구비함으로써 PD 동작 시의 블루밍을 억제할 수 있다.
(제2 베리에이션)
도 138A는 제2 베리에이션에 관한 광 검출 장치(800B)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 138B는 도 138A의 A-AA 절단면에서의 광 검출 장치(800B)의 구조를 도시하는 종단면도이다. 도 138C는 도 138A의 B-BB 절단면에서의 광 검출 장치(800B)의 구조를 도시하는 종단면도이다.
도 138A∼도 138C에 도시하는 바와 같이 광 검출 장치(800B)는 도 128A∼도 128C에서 설명한 광 검출 장치(800)에 대해, 화소 영역을 획정하는 화소 분리층(850)을 또한 구비하는 점이 다르다.
화소 분리층(850)은 사각형 형상의 화소 영역의 외주를 둘러싸도록, 반도체 기판의 제2 면측으로부터 반도체 기판의 두께 방향으로 연재되어 마련되고, 인접하는 화소끼리를 전기적으로 분리한다. 화소 분리층(850)의 형성 깊이는 예를 들면, 제2 영역(820), 제1 도전형 영역(891) 및 화소 트랜지스터 영역(Tr)의 형성 깊이보다도 깊어도 좋다. 화소 분리층(850)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
제2 베리에이션에 의하면, 광 검출 장치(800B)는 화소 분리층(850)에 의해 인접하는 화소 사이를 전기적으로 분리할 수 있기 때문에 화소 사이의 크로스 토크를 억제할 수 있다.
(제3 베리에이션)
도 139A는 제3 베리에이션에 관한 광 검출 장치(800C)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 139B는 도 139A의 A-AA 절단면에서의 광 검출 장치(800C)의 구조를 도시하는 종단면도이다. 도 139C는 도 139A의 B-BB 절단면에서의 광 검출 장치(800C)의 구조를 도시하는 종단면도이다.
도 139A∼도 139C에 도시하는 바와 같이 광 검출 장치(800C)는 제2 베리에이션에 관한 광 검출 장치(800B)에 대해, 제1 도전형 영역(895), 오버플로우 게이트(OFG), 오버플로우 드레인(OFD) 및 배출 전극(897)을 또한 구비하는 점이 다르다.
제3 베리에이션에 의하면, 광 검출 장치(800C)는 오버플로우 게이트(OFG) 및 오버플로우 드레인(OFD)을 또한 구비함으로써 PD 동작 시의 블루밍을 억제할 수 있다.
(제4 베리에이션)
도 140A는 제4 베리에이션에 관한 광 검출 장치(800D)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 140B는 도 140A의 A-AA 절단면에서의 광 검출 장치(800D)의 구조를 도시하는 종단면도이다. 도 140C는 도 140A의 B-BB 절단면에서의 광 검출 장치(800D)의 구조를 도시하는 종단면도이다.
도 140A∼도 140C에 도시하는 바와 같이 광 검출 장치(800D)는 도 138A∼도 138C에서 설명한 광 검출 장치(800B)에 대해, 화소 분리층(850)의 내부에 금속층(852)을 또한 구비하는 점이 다르다.
금속층(852)은 차광성을 갖는 금속으로 화소 분리층(850)의 내부에 마련된다. 구체적으로는 금속층(852)은 반도체 기판의 제2 면측으로부터 반도체 기판의 두께 방향으로 연재되어 마련되고, 또한 화소 분리층(850)으로 측면 및 저면을 덮여서 마련된다. 금속층(852)은 차광성을 갖기 때문에 광 검출 장치(800D)에 경사 방향에서 입사하는 광이 인접하는 화소에 진입하는 것을 방지할 수 있다. 금속층(852)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속 또는 이들 합금으로 마련되어도 좋다.
제4 베리에이션에 의하면, 광 검출 장치(800D)는 금속층(852)에 의해 화소 사이에서의 광의 진입을 방지할 수 있기 때문에 화소 사이의 크로스 토크를 또한 억제할 수 있다.
(제5 베리에이션)
도 141A는 제5 베리에이션에 관한 광 검출 장치(800E)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 141B는 도 141A의 A-AA 절단면에서의 광 검출 장치(800E)의 구조를 도시하는 종단면도이다. 도 141C는 도 141A의 B-BB 절단면에서의 광 검출 장치(800E)의 구조를 도시하는 종단면도이다.
도 141A∼도 141C에 도시하는 바와 같이 광 검출 장치(800E)는 제4 베리에이션에 관한 광 검출 장치(800D)에 대해, 제1 도전형 영역(895), 오버플로우 게이트(OFG), 오버플로우 드레인(OFD) 및 배출 전극(897)이 또한 마련되는 점이 다르다.
제5 베리에이션에 의하면, 광 검출 장치(800E)는 오버플로우 게이트(OFG) 및 오버플로우 드레인(OFD)을 또한 구비함으로써 PD 동작 시의 블루밍을 억제할 수 있다.
(제6 베리에이션)
도 142A는 제6 베리에이션에 관한 광 검출 장치(800F)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 142B는 도 142A의 A-AA 절단면에서의 광 검출 장치(800F)의 구조를 도시하는 종단면도이다. 도 142C는 도 142A의 B-BB 절단면에서의 광 검출 장치(800F)의 구조를 도시하는 종단면도이다.
도 142A∼도 142C에 도시하는 바와 같이 광 검출 장치(800F)는 도 128A∼도 128C에서 설명한 광 검출 장치(800)에 대해, 제어 게이트(CG)가 종형 게이트 구조로 마련되는 점이 다르다.
구체적으로는 제어 게이트(CG)는 굴입(掘り入み) 전극(865) 및 게이트 절연막(863)으로 구성되어도 좋다. 굴입 전극(865)은 반도체 기판의 제2 면측으로부터 반도체 기판의 두께 방향으로 연재되도록 마련되고, 굴입 전극(865)의 측면 및 저면에는 게이트 절연막(863)이 마련되어도 좋다. 또한, 굴입 전극(865)은 반도체 기판의 면내 방향에서는 사각형 형상으로 마련되어도 좋다.
제6 베리에이션에 의하면, 광 검출 장치(800F)는 DPD 동작 시에 제2 영역(820)에 인접하는 영역에 생기는 포텐셜 장벽의 제어성을 보다 향상시킬 수 있기 때문에 입사광의 검출 특성을 보다 향상시킬 수 있다.
(제7 베리에이션)
도 143A는 제7 베리에이션에 관한 광 검출 장치(800G)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 143B는 도 143A의 A-AA 절단면에서의 광 검출 장치(800G)의 구조를 도시하는 종단면도이다. 도 143C는 도 143A의 B-BB 절단면에서의 광 검출 장치(800G)의 구조를 도시하는 종단면도이다.
도 143A∼도 143C에 도시하는 바와 같이 광 검출 장치(800G)는 제6 베리에이션에 관한 광 검출 장치(800F)에 대해, 제1 도전형 영역(895), 오버플로우 게이트(OFG), 오버플로우 드레인(OFD) 및 배출 전극(897)이 또한 마련되는 점이 다르다.
제7 베리에이션에 의하면, 광 검출 장치(800G)는 오버플로우 게이트(OFG) 및 오버플로우 드레인(OFD)을 또한 구비함으로써 PD 동작 시의 블루밍을 억제할 수 있다.
(제8 베리에이션)
도 144A는 제8 베리에이션에 관한 광 검출 장치(800H)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 144B는 도 144A의 A-AA 절단면에서의 광 검출 장치(800H)의 구조를 도시하는 종단면도이다. 도 144C는 도 144A의 B-BB 절단면에서의 광 검출 장치(800H)의 구조를 도시하는 종단면도이다.
도 144A∼도 144C에 도시하는 바와 같이 광 검출 장치(800H)는 예를 들면, 제1 영역(810)과, 제2 영역(820)과, 제3 영역(830)과, 제1 전극(811)과, 비아(812)와, 제1 면 절연층(851)과, 화소 분리층(850)과, 금속층(852)과, 제2 전극(821)과, 제어 게이트(861)와, 게이트 절연막(862)과, 화소 트랜지스터 영역(Tr)과, 제1 도전형 영역(891)과, 전송 게이트(892)와, 게이트 절연막(894)과, 플로팅 디퓨전(FD)과, 취출 전극(893)을 구비한다.
제1 영역(810)은 반도체 기판의 제1 면측에 마련된 제1 도전형의 영역(예를 들면, N+층)이다. 제2 영역(820)은 반도체 기판의 제1 면과 반대측의 제2 면측에 마련된 제2 도전형의 영역(예를 들면, P+층)이다. 제3 영역(130)은 반도체 기판의 제1 영역(810)과 제2 영역(820) 사이에 마련된 제3 도전형의 영역(예를 들면, i층 또는 N-층)이다.
제1 전극(811)은 반도체 기판의 제1 면 위에 제1 면 절연층(851)을 통하여 마련되고, 제1 면 절연층(851)을 관통하는 비아(812) 등을 통하여 제1 영역(810)과 전기적으로 접속한다. 제1 전극(811)은 예를 들면, 캐소드 전극으로서 기능한다. 제1 전극(811)은 화소끼리의 경계에 마련된 화소 분리층(850)을 넘도록 마련되고, 화소마다 마련된 비아(812)로, 각 화소의 제1 영역(810)과 전기적으로 접속한다. 이에 의해 제1 전극(811)은 화소 분리층(850)에서 전기적으로 이격된 각 화소의 제1 영역(810)에 공통의 전위를 공급할 수 있다.
화소 분리층(850)은 반도체 기판을 두께 방향으로 관통하여 마련되고, 반도체 기판의 면내 방향으로 복수 마련된 화소의 각각을 서로 전기적으로 이격한다. 화소 분리층(850)은 예를 들면, 반도체 기판의 면내 방향으로 행렬형상으로 배열된 각 화소의 경계를 따라, 격자형상으로 마련되어도 좋다.
금속층(852)은 차광성을 갖는 금속으로 화소 분리층(850)의 내부에 마련된다. 구체적으로는 금속층(852)은 반도체 기판의 제2 면측으로부터 반도체 기판의 두께 방향으로 연재되어 마련되고, 또한 화소 분리층(850)으로 측면 및 저면을 덮여서 마련된다. 금속층(852)은 경사 방향에서 입사하는 광이 인접하는 화소에 진입하는 것을 방지할 수 있다. 금속층(852)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속 또는 이들 합금으로 마련되어도 좋다.
제2 전극(821)은 반도체 기판의 제1 면과 반대측의 제2 면 위에 마련되고, 제2 영역(820)과 전기적으로 접속한다. 제2 전극(821)은 예를 들면, 애노드 전극으로서 기능한다.
제어 게이트(861)는 반도체 기판의 제2 면 위에 게이트 절연막(862)을 통하여 마련되는 게이트 전극이다. 제어 게이트(861)는 전압 인가에 의해 제3 영역(830)에서의 포텐셜 장벽을 제어할 수 있다.
제1 도전형 영역(891)은 반도체 기판의 제2 면측에 마련된 제1 도전형의 영역(예를 들면, N층)이다. 제1 도전형 영역(891)은 예를 들면, 제1 영역(810)보다도 도전형 불순물의 농도가 낮고, 제3 영역(830)보다도 도전형 불순물의 농도가 높아지도록 마련된다. 제1 도전형 영역(891)은 제2 영역(820)으로부터 일방향으로 연재되어 마련된다.
플로팅 디퓨전(FD)은 제2 영역(820)보다도 도전형 불순물의 농도가 높은 제2 도전형의 영역(예를 들면, P++층)이고, 반도체 기판의 제2 면측에 마련된다. 플로팅 디퓨전(FD)은 제2 영역(820)으로부터 연재되는 제1 도전형 영역(891)의 단부측에서 제1 도전형 영역(891)의 내측에 마련되어도 좋다.
전송 게이트(892)는 반도체 기판의 제2 면 위에 게이트 절연막(894)을 통하여 마련되는 게이트 전극이다. 전송 게이트(892)는 제2 영역(820)과, 플로팅 디퓨전(FD) 사이의 제1 도전형 영역(891) 위에 마련되고, 전압 인가에 의해 제2 영역(820)으로부터 플로팅 디퓨전(FD)에 전하를 전송할 수 있다.
취출 전극(893)은 반도체 기판의 제1 면 위에 마련되고, 플로팅 디퓨전(FD)과 전기적으로 접속한다. 취출 전극(893)은 플로팅 디퓨전(FD)에 축적된 전하를 화소 회로 등에 출력할 수 있다.
화소 트랜지스터 영역(Tr)은 화소 회로에 포함되는 화소 트랜지스터의 적어도 어느 1개 이상이 마련되는 영역이다.
제1 전극(811), 비아(812), 제2 전극(821), 제어 게이트(861), 전송 게이트(892) 및 취출 전극(893)은 예를 들면, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티탄(Ti) 또는 탄탈(Ta) 등의 금속, 폴리실리콘(poly-Si) 또는 그 외의 도전 재료로 마련되어도 좋다. 제1 면 절연층(851), 화소 분리층(850) 및 게이트 절연막(862, 894)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산질화 실리콘(SiON) 또는 이른바 low-k 재료 등의 절연체로 마련되어도 좋다.
제8 베리에이션에 의하면, 광 검출 장치(800H)는 이른바 이면 조사형 구조로 구성된다. 이에 의해 광 검출 장치(800H)는 광의 검출 효율을 향상시킬 수 있다. 또한, 광 검출 장치(800H)는 화소 분리층(850) 및 금속층(852)을 구비함으로써 화소 사이에서의 분리성 및 화소 사이에서의 광학적인 크로스 토크 특성을 향상시킬 수 있다.
(제9 베리에이션)
도 145A는 제9 베리에이션에 관한 광 검출 장치(800I)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 145B는 도 145A의 A-AA 절단면에서의 광 검출 장치(800I)의 구조를 도시하는 종단면도이다. 도 145C는 도 145A의 B-BB 절단면에서의 광 검출 장치(800I)의 구조를 도시하는 종단면도이다.
도 145A∼도 145C에 도시하는 바와 같이 광 검출 장치(800I)는 제8 베리에이션에 관한 광 검출 장치(800H)에 대해, 제1 도전형 영역(895), 오버플로우 게이트(896), 게이트 절연막(898), 오버플로우 드레인(OFD) 및 배출 전극(897)이 또한 마련되는 점이 다르다.
제9 베리에이션에 의하면, 광 검출 장치(800I)는 오버플로우 게이트(OFG) 및 오버플로우 드레인(OFD)을 또한 구비함으로써 PD 동작 시의 블루밍을 억제할 수 있다.
(제10 베리에이션)
도 146A는 제10 베리에이션에 관한 광 검출 장치(800J)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 146B는 도 146A의 A-AA 절단면에서의 광 검출 장치(800J)의 구조를 도시하는 종단면도이다. 도 146C는 도 146A의 B-BB 절단면에서의 광 검출 장치(800J)의 구조를 도시하는 종단면도이다.
도 146A∼도 146C에 도시하는 바와 같이 광 검출 장치(800J)는 제8 베리에이션에 관한 광 검출 장치(800H)에 대해, 제1 영역(810)이 화소 분리층(850)의 내부에 마련된 측벽 전극(853)에 전기적으로 접속되어 있고, 반도체 기판의 제1 면 위에는 제1 면 절연층(851)만이 마련되는 점이 다르다.
구체적으로는 측벽 전극(853)은 반도체 기판의 두께 방향으로 단차를 갖도록 마련된다. 제1 영역(810)은 반도체 기판의 제1 면 및 화소 분리층(850)의 측면을 따라, 사각형 형상의 한 변이 개구한 형상으로 마련된다. 이에 의해 측벽 전극(853)은 반도체 기판의 두께 방향으로 형성된 단차의 저면에서 제1 영역(810)과 전기적으로 접속할 수 있다.
제10 베리에이션에 의하면, 광 검출 장치(800J)는 반도체 기판의 제1 면 위에 전극 또는 배선을 마련하지 않아도 제1 영역(810)과 전기적으로 접속할 수 있기 때문에 개구율을 보다 높일 수 있다. 따라서, 광 검출 장치(800J)는 광의 검출 효율을 또한 향상시킬 수 있다.
(제11 베리에이션)
도 147A는 제11 베리에이션에 관한 광 검출 장치(800K)의 구조를 도시하는 제2 면측에서 본 평면도이다. 도 147B는 도 147A의 A-AA 절단면에서의 광 검출 장치(800K)의 구조를 도시하는 종단면도이다. 도 147C는 도 147A의 B-BB 절단면에서의 광 검출 장치(800K)의 구조를 도시하는 종단면도이다.
도 147A∼도 147C에 도시하는 바와 같이 광 검출 장치(800K)는 제10 베리에이션에 관한 광 검출 장치(800J)에 대해, 제1 도전형 영역(895), 오버플로우 게이트(OFG), 오버플로우 드레인(OFD) 및 배출 전극(897)이 또한 마련되는 점이 다르다.
제11 베리에이션에 의하면, 광 검출 장치(800K)는 오버플로우 게이트(OFG) 및 오버플로우 드레인(OFD)을 또한 구비함으로써 PD 동작 시의 블루밍을 억제할 수 있다.
(화소 어레이의 동작례)
여기서, 도 148∼도 150을 참조하여 본 실시 형태에 관한 광 검출 장치(800)를 복수의 화소가 행렬형상으로 배열된 화소 어레이로서 구성했을 때의 동작례에 관해 설명한다. 도 148은 복수의 화소가 행렬형상으로 배열된 화소 어레이의 평면 구성의 한 예를 도시하는 모식도이다. 도 149는 본 실시 형태에 관한 광 검출 장치(800)의 DPD 동작과 PD 동작의 전환을 설명하는 개념도이다. 도 150은 본 실시 형태에 관한 광 검출 장치(800)의 DPD 동작과 PD 동작의 전환의 흐름의 한 예를 도시하는 플로우 차트도이다.
도 148에 도시하는 바와 같이 본 실시 형태에 관한 광 검출 장치(800)는 화소 어레이 내에, DPD 동작에 의해 ToF 정보를 취득하는 ToF 화소(PToF)와, PD 동작에 의해 이미징 정보를 취득하는 이미징 화소(Pimg)를 각각 포함하고 있어도 좋다. 예를 들면, ToF 화소(PToF)는 서로 소정의 간격을 두고 화소 어레이 내에 주기적으로 배치되어도 좋다.
이와 같은 경우, ToF 화소(PToF) 및 이미징 화소(Pimg)는 다른 기능을 이루는 화소로서 미리 화소 어레이 내에 만들어져 있어도 좋다. 또는 화소 어레이 내의 각 화소는 ToF 화소(PToF)로서 동작할 것인지 또는 이미징 화소(Pimg)로서 동작할 것인지를 선택적으로 전환되어도 좋다.
또는 도 149에 도시하는 바와 같이 광 검출 장치(800)의 화소 어레이 내의 각 화소는 DPD 동작 및 PD 동작을 전환하여 행함으로써 이미징 정보 및 ToF 정보를 전환하여 취득할 수 있도록 되어 있어도 좋다. 예를 들면, 광 검출 장치(800)는 프레임마다 각 화소의 동작 모드를 전환함으로써 이미징 정보 및 ToF 정보를 각각 취득해도 좋다. 구체적으로는 광 검출 장치(800)는 DPD 동작을 행하는 프레임과, PD 동작을 행하는 프레임을 전환하여 센싱을 행함으로써 이미징 정보 및 ToF 정보를 각각 취득해도 좋다. 이때, 광 검출 장치(800)는 전 화소 일괄로 동작 모드를 전환해도 좋고, 특정한 화소에 대해 선택적으로 동작 모드를 전환해도 좋다.
이어서, 도 150을 참조하여 광 검출 장치(800)에서 DPD 동작과 PD 동작을 전환할 때의 구체적인 동작의 흐름에 관해 설명한다. 도 150은 본 실시 형태에 관한 광 검출 장치(800)의 DPD 동작과 PD 동작을 전환할 때의 동작의 흐름을 설명하는 플로우 차트도이다. 도 150에 도시하는 광 검출 장치(800)에서는 조도의 고저에 의거하여 DPD 동작 및 PD 동작을 전환하고 있다.
도 150에 도시하는 바와 같이 우선, 미리 DPD 동작 및 PD 동작의 전환을 행하는 임계치가 설정된다(S101). 도 150에 도시하는 동작례에서는 임계치는 조도에 관한 파라미터에 대해 설정된다.
다음으로, DPD 동작을 행하기 위해, 포톤 카운트 제어 회로가 온 상태로 제어된다(S102). 이어서, 광 검출 장치(800)의 상태를 리셋한(S103) 후, 광 검출 장치(800)에 역바이어스가 인가된 후, 바이어스가 역바이어스로부터 순바이어스로 반전된다(S104). 이에 의해 광 검출 장치(800)에서 광신호가 검출된다(S105).
또한, 출력 펄스 수가 카운트되고(S106), 카운트 값이 신호 처리 회로에 출력된다(S107). 그 후, 신호 처리 회로에서 특정한 화소의 카운트 값의 평균이 산출된다(S108). 또한, 산출된 카운트 값의 평균이 미리 설정된 임계치보다도 큰지의 여부가 판정된다(S109). 산출된 카운트 값의 평균이 임계치 이하인 경우(S109/No), 처리 플로우는 S102에 돌아오고, 광 검출 장치(800)는 이어서, DPD 동작을 실행한다.
한편, 산출된 카운트 값의 평균이 임계치보다 큰 경우(S109/Yes), 처리 플로우는 S301에 이동하고, 포톤 카운트 제어 회로가 오프 상태로 제어된다(S301). 또한, 광 검출 장치(800)에서 PD 동작을 행하기 위해, 축적형 포토 다이오드 제어 회로가 온 상태로 제어된다(S201). 이어서, 광 검출 장치(800)의 상태를 리셋한(S202) 후, 광 검출 장치(800)에 역바이어스가 인가된다(S203). 이에 의해 광 검출 장치(800)에서 광전 변환된 전하가 축적한다(S204). 그 후, 축적된 전하는 플로팅 디퓨전(FD)에 전송되고(S205), 광신호가 출력된다(S206).
또한, 출력된 광신호의 출력 전압이 임계치보다 작은지의 여부가 판정된다(S207). 출력 전압이 임계치 이상인 경우(S207/No), 처리 플로우는 S201에 돌아오고, 광 검출 장치(800)는 이어서, PD 동작을 실행한다. 한편, 출력된 광신호의 출력 전압이 임계치보다 작은 경우(S207/Yes), 처리 플로우는 S302에 이동하고, 축적형 포토 다이오드 제어 회로가 오프 상태로 제어된다(S302). 또한, 광 검출 장치(800)에서 DPD 동작을 행하기 위해, 포톤 카운트 제어 회로가 온 상태로 제어된다(S102).
이상의 흐름의 동작례에 의하면, 광 검출 장치(800)는 저 조도인 경우는 DPD 동작에 의한 포톤 카운트를 행하고, 고 저도인 경우는 PD 동작에 의한 이미징을 행할 수 있다. 이에 의하면, 광 검출 장치(800)는 저 조도에서는 DPD 동작에 의한 포톤 카운트를 행함으로써 S/N을 개선하고, 고 저도에서는 축적형 PD 동작에 의한 이미징을 행함으로써 소비 전력을 억제할 수 있다.
또한, 이들 DPD 동작과 축적형 PD 동작의 전환의 임계치는 예를 들면, 축적형 PD 동작에서 S/N의 현저한 악화가 보여지게 되는 값으로 설정되어도 좋다. 예를 들면, DPD 동작과 축적형 PD 동작의 전환의 임계치는 1프레임당의 검출 광자수가 수백개 레벨의 값으로 설정되어도 좋다. 광 검출 장치(800)는 그 임계치보다도 검출 광자수가 적으면 PDP 동작에 의한 포톤 카운트를 행하고, 검출 광자수가 많으면 축적형 PD 동작에 의한 이미징을 행하도록 제어되어도 좋다.
(포톤 카운트에의 적용례)
이어서, 도 151∼도 155를 참조하여 본 실시 형태에 관한 광 검출 장치(800)를 포톤 카운트에 적용하는 예에 관해 설명한다.
우선, 도 151 및 도 152를 참조하여 DPD에 의한 포톤 카운트 동작의 개요에 관해 설명한다. 도 151은 DPD에 의한 포톤 카운트 동작의 개요를 도시하는 블록도이다. 도 152는 DPD에 입사한 광자와, 검출되는 신호의 대응 관계를 도시하는 그래프도이다.
도 151 및 도 152에 도시하는 바와 같이 DPD에 의한 포톤 카운트 동작에서는 우선, 조명광을 대상물에서 반사한 광을 광수신기로 수신한다. 수신된 광은 DPD 등의 광수신기에서 전기 신호로 변환됨으로써 수신 광펄스가 된다. 그래서, 카운터 회로는 수신 광펄스를 카운트함으로써 수신 광펄스의 수에 응한 카운터 신호를 생성할 수 있다. 카운터 신호는 광자수에 대응하는 강도를 갖는 정보이다. 그 후, 화상 처리 회로는 생성된 카운터 신호를 신호 처리함으로써 화상 정보를 취득할 수 있다.
또한, 도 153∼도 154C를 참조하여 본 실시 형태에 관한 광 검출 장치(800)를 1광자 입사가 검출 가능한 DPD로서 구성한 경우의 포톤 카운트 동작의 한 예에 관해 설명한다.
도 153은 본 실시 형태에 관한 광 검출 장치(800)의 포톤 카운트 동작의 한 예를 도시하는 타이밍 차트도이다. 도 154A는 도 153의 (1)의 타이밍에서의 광 검출 장치(800)의 상태를 설명하는 종단면도이고, 도 154B는 도 153의 (2)의 타이밍에서의 광 검출 장치(800)의 상태를 설명하는 종단면도이고, 도 154C는 도 153의 (3)의 타이밍에서의 광 검출 장치(800)의 상태를 설명하는 종단면도이다.
도 153 및 도 154A에 도시하는 바와 같이 우선, 도 153의 (1)의 타이밍에, 스위치 트랜지스터(SW)의 게이트에 인가되는 전압(VSW)에 정전압을 인가함으로써 스위치 트랜지스터(SW)를 온 상태로 한다. 이어서, 제2 전극(821)에 인가되는 전압(Va)을 부전압(예를 들면, -1V)으로 한다. 이때, 제1 전극(811)에 인가되는 전압(Vc)은 0V이기 때문에 광 검출 장치(800)의 제1 영역(810) 및 제2 영역(820) 사이에는 역바이어스가 인가되게 된다. 또한, 제어 게이트(CG)에 인가되는 전압(Vcon)은 부전압(예를 들면, -1V)으로 설정한다.
여기서, 도 153 및 도 154B에 도시하는 바와 같이 도 153의 (2)의 타이밍에, 제2 전극(821)에 인가되는 전압(Va)을 정전압(예를 들면, +1V)으로 함으로써 광 검출 장치(800)의 제1 영역(810) 및 제2 영역(820) 사이에 순바이어스를 인가한다. 또한, 제어 게이트(CG)에 인가되는 전압(Vcon)을 정전압(예를 들면, +1V)으로 설정한다.
이때, 광 검출 장치(800)에 광자가 입사한 경우, 제3 영역(830)에서의 광전 변환에 의해 제2 전극(821)에 전류 펄스가 출력되기 때문에 출력된 전류 펄스를 파형 검출기로 검출함으로써 입사한 광자를 카운터로 계측할 수 있다. 따라서, 광 검출 장치(800)는 DPD에 의한 포톤 카운트 동작으로 1광자 입사를 검출할 수 있다.
또한, 도 153 및 도 154C에 도시하는 바와 같이 도 153의 (3)의 타이밍에 제2 전극(821)에 인가되는 전압(Va)을 부전압(예를 들면, -1V)으로 한다. 이에 의해 광 검출 장치(800)의 제1 영역(810) 및 제2 영역(820) 사이에는 역바이어스가 인가되기 때문에 광 검출 장치(800)의 상태가 리셋된다. 또한, 제어 게이트(CG)에 인가되는 전압(Vcon)도 마찬가지로 부전압(예를 들면, -1V)으로 설정해도 좋다.
이상의 동작을 (1)부터 (3)까지의 시간을 카운트 주기로 하여 반복함으로써 광 검출 장치(800)는 DPD에 의한 포톤 카운트 동작을 행할 수 있다.
(포톤 카운트 동작을 실행하는 화소 어레이의 회로 구조)
또한, 도 155를 참조하여 본 실시 형태에 관한 광 검출 장치(800)에서 포톤 카운트 동작을 실행하는 화소 어레이의 회로 구성의 한 예에 관해 설명한다. 도 155는 포톤 카운트 동작을 실행하는 화소 어레이에 본 실시 형태에 관한 광 검출 장치(800)를 적용한 경우의 기능 구성을 도시하는 블록도이다.
도 155에 도시하는 바와 같이 각 화소의 광전 변환부(DPD/PD)에는 DPD 제어 회로(801), DPD 신호 검출 회로(803), PD 제어 회로(802), PD 신호 검출 회로(804) 및 카운터 회로(805)가 접속된다.
각 화소의 DPD 제어 회로(801), DPD 신호 검출 회로(803) 및 카운터 회로(805)는 DPD 수평 제어부(8210), DPD 신호 처리부(8220) 및 수직 제어부(8300)와 접속된다. 또한, 각 화소의 PD 제어 회로(802) 및 PD 신호 검출 회로(804)는 PD 수평 제어부(8110), PD 신호 처리부(8120) 및 수직 제어부(8300)와 접속된다. 또한, 각 화소는 광전 변환부(DPD/PD)의 DPD 동작 또는 PD 동작의 전환을 행하는 DPD/PD 전환 제어부(8400)와 접속된다.
DPD/PD 전환 제어부(8400)는 DPD 수평 제어부(8210), PD 수평 제어부(8110) 및 각 화소와 접속된다. DPD/PD 전환 제어부(8400)는 DPD/PD 전환 신호를 출력함으로써 각 화소의 DPD/PD 동작을 전환한다.
또한, DPD/PD 동작의 전환은 용도에 응하여 전 화소 일괄로 행해져도 좋고, 화소 어레이의 소정의 화소마다 행해져도 좋다. 또한, DPD/PD 동작의 전환은 시간을 쪼개서 행해져도 좋고 프레임마다 행해져도 좋다.
수직 제어부(8300)는 DPD 수평 제어부(8210) 및 PD 수평 제어부(8110)에 접속되고, 광전 변환부(DPD/PD)에서 DPD 동작 및 PD 동작이 행해졌을 때에, DPD 수평 제어부(8210) 및 PD 수평 제어부(8110)에 행마다 판독 신호를 출력한다.
DPD 수평 제어부(8210)는 행마다의 판독 신호가 입력된 경우, 열마다 각 화소의 DPD 신호를 판독하고, 판독한 DPD 신호를 DPD 신호 처리부(8220)에 출력한다.
DPD 신호 처리부(8220)는 입력된 DPD 신호를 신호 처리한 후, 신호 처리된 DPD 신호를 포톤 카운트 데이터로서 출력한다.
PD 수평 제어부(8110)는 행마다의 판독 신호가 입력된 경우, 열마다 각 화소의 PD 신호를 판독하고, 판독한 PD 신호를 PD 신호 처리부(8120)에 출력한다.
PD 신호 처리부(8120)는 입력된 PD 신호를 신호 처리한 후, 신호 처리된 PD 신호를 화상 데이터로서 출력한다.
이상에서 설명한 바와 같이 본 실시 형태에 관한 광 검출 장치(800)는 PD 동작을 이용한 이미지 센서 및 DPD 동작을 이용한 ToF 센서로서만이 아니라, DPD 동작을 이용한 포톤 카운터로서도 이용하는 것이 가능하다.
<7. 제7 실시 형태>
(기본 구조)
이어서, 도 156∼도 160을 참조하여 본 개시의 제7 실시 형태에 관한 광 검출 장치의 기본 구조에 관해 설명한다. 도 156은 본 실시 형태에 관한 광 검출 장치(900)의 구조를 도시하는 종단면도이다. 도 157은 광 검출 장치(900)로부터 출력되는 전류의 시간 응답의 편차를 설명하는 그래프도이고, 도 158은 도 157에 도시하는 시간 응답의 편차에 대한 선형성의 어긋남을 도시하는 그래프도이다. 도 159는 본 실시 형태에 관한 광 검출 장치(900)의 화소 어레이 구성을 도시하는 평면도이다. 도 160은 도 159에 도시하는 화소 어레이에서의 통상 화소(NP)의 출력과, 참조 화소(OBP)의 출력의 관계를 도시하는 그래프도이다.
도 156에 도시하는 바와 같이 광 검출 장치(900)는 예를 들면, 제1 영역(910)과, 제2 영역(920)과, 제3 영역(930)과, 제어 게이트(963)와, 게이트 절연막(964)을 구비한다.
제1 영역(910)은 실리콘(Si) 등의 반도체 기판의 제1 면측에 마련된 제1 도전형의 영역(예를 들면, N+층)이다. 제2 영역(920)은 실리콘(Si) 등의 반도체 기판의 제1 면과 반대측의 제2 면측에 마련된 제2 도전형의 영역(예를 들면, P+층)이다. 제3 영역(930)은 실리콘(Si) 등의 반도체 기판의 제1 영역(910)과 제2 영역(920) 사이에 마련된 제3 도전형의 영역(예를 들면, i층)이다.
제1 영역(910)은 예를 들면, 반도체 기판의 제1 면 위에 마련된 제1 전극(도시 생략)과 전기적으로 접속된다. 제1 전극은 예를 들면, 캐소드 전극으로서 기능한다. 또한, 제2 영역(920)은 반도체 기판의 제2 면 위에 마련된 제2 전극(도시 생략)과 전기적으로 접속된다. 제2 전극은 예를 들면, 애노드 전극으로서 기능한다.
제어 게이트(963)는 반도체 기판의 제2 면 위에 게이트 절연막(964)을 통하여 마련되는 게이트 전극이다. 제어 게이트(963)는 전압 인가에 의해 제3 영역(930)에서의 포텐셜 장벽을 제어할 수 있다.
광 검출 장치(900)에서는 입사하는 광량의 크기를, 역바이어스로부터 순바이어스로 바이어스의 극성이 반전되었을 때의 순전류의 상승 시간의 지연의 크기로서 출력한다. 단, 광 검출 장치(900)가 복수의 화소를 배열한 화소 어레이로서 구성되는 경우, 화소 어레이 내의 국소적인 온도 변화 또는 각 화소의 프로파일의 어긋남에 의해 각 화소에서 입사광량과, 순전류의 지연 특성의 관계성에 편차가 생기는 일이 있을 수 있다.
구체적으로는 도 157에 도시하는 바와 같이 역바이어스로부터 순바이어스로 바이어스의 극성을 반전시킨 후의 순전류의 상승 시각이 화소 어레이의 화소마다 흐트러지는 일이 있을 수 있다. 이와 같은 경우, 도 158에 도시하는 바와 같이 화소에 따라서는 입사광량과, 순전류의 상승의 지연 시간 사이의 선형성에 어긋남이 생기는 일이 있을 수 있다. 또한, 화소마다, 입사광량과, 순전류의 상승의 지연 시간의 관계성에 다른 오프셋이 생기는 일이 있을 수 있다.
본 실시 형태에 관한 광 검출 장치(900)에서는 도 159에 도시하는 바와 같이 화소 어레이 내에, 통상 화소(NP)에 인접하여 참조 화소(OBP)가 마련된다. 통상 화소(NP)는 입사광을 광전 변환하고, 입사광에 응한 출력을 발하는 화소이다. 참조 화소(OBP)는 입사광의 입사면에 입사광을 차단하는 차광부가 마련되고, 입사광에 의하지 않는 출력을 발하는 화소이다. 참조 화소(OBP)는 옵티컬 블랙(Optical Black) 화소라고도 칭해진다.
광 검출 장치(900)는 도 160에 도시하는 바와 같이 참조 화소(OBP)에서의 순전류의 상승 시각을 기준으로 하여 통상 화소(NP)에서의 순전류의 상승 시각의 지연을 산출함으로써 입사광량에 응한 순전류의 상승 시각의 지연을 보다 높은 정밀도로 검출할 수 있다. 또한, 본 실시 형태에 관한 광 검출 장치(900)에서는 통상 화소(NP)에 인접하여 참조 화소(OBP)가 마련되기 때문에 화소 어레이 내의 국소적인 온도 변화 또는 각 화소의 프로파일의 어긋남 등에 의한 편차의 영향을 보다 억제할 수 있다. 예를 들면, 참조 화소(OBP)는 도 159에 도시하는 바와 같이 행렬형상으로 배열된 통상 화소(NP)의 외연을 따라 마련되어도 좋다.
따라서, 본 실시 형태에 관한 광 검출 장치(900)에 의하면, 복수의 화소를 배열한 화소 어레이에서의 각 화소의 출력의 편차를 억제할 수 있기 때문에 입사광의 광량을 보다 높은 정밀도로 검출할 수 있다.
(베리에이션)
이어서, 도 161∼도 169를 참조하여 본 실시 형태에 관한 광 검출 장치(900)의 구조의 베리에이션에 관해 설명한다.
(제1 베리에이션)
도 161은 통상 화소(NP)와, 참조 화소(OBP)의 평면 배치의 제1 베리에이션을 설명하는 모식적인 평면도이다. 도 162는 도 161의 A-AA 절단면에서의 단면 구성을 도시하는 종단면도이다.
도 161에 도시하는 바와 같이 화소 어레이 내에서 통상 화소(NP)와, 참조 화소(OBP)는 체크 무늬 격자형상(체커 플래그 무늬형상)으로 배열되어도 좋다. 구체적으로는 통상 화소(NP) 및 참조 화소(OBP)는 행렬 배열의 행방향 및 열방향의 각각에 교대로 배치되어도 좋다.
이와 같은 경우, 도 162에 도시하는 바와 같이 서로 인접하는 통상 화소(NP) 및 참조 화소(OBP)는 절연체를 포함하는 화소 분리층(950)으로 서로 전기적으로 분리되어 있고, 각각 제1 영역(910), 제2 영역(920) 및 제3 영역(930)을 마찬가지로 구비한다. 단, 참조 화소(OBP)에는 예를 들면, 제1 영역(910)의 입사면측에 금속 등을 포함하는 차광부(BM)가 마련된다. 이에 의해 제3 영역(930)에의 광의 입사가 차단되기 때문에 참조 화소(OBP)는 입사광에 의하지 않는 출력을 발할 수 있다.
통상 화소(NP) 및 참조 화소(OBP)로부터의 출력은 출력 회로(Out)에 입력된다. 출력 회로(Out)는 인접하는 참조 화소(OBP)에서의 순전류의 상승 시각을 기준으로 함으로써 통상 화소(NP)에서의 순전류의 상승 시각의 지연을 보다 높은 정밀도로 검출할 수 있다.
제1 베리에이션에 의하면, 화소 어레이 내에서 통상 화소(NP)와, 참조 화소(OBP)가 교대로 배치되기 때문에 화소 어레이 내의 면내 방향의 편차에 의한 영향을 또한 억제할 수 있다.
(제2 베리에이션)
도 163은 통상 화소(NP)와, 참조 화소(OBP)의 평면 배치의 제2 베리에이션을 설명하는 모식적인 평면도이다. 도 164는 도 163의 B-BB 절단면에서의 단면 구성을 도시하는 종단면도이다.
도 163에 도시하는 바와 같이 화소 어레이 내에서 통상 화소(NP)와, 참조 화소(OBP)는 다른 평면 면적으로 마련되어도 좋다. 구체적으로는 참조 화소(OBP)는 통상 화소(NP)보다도 작은 평면 면적으로 마련되어도 좋다.
예를 들면, 통상 화소(NP) 및 참조 화소(OBP)는 행렬 배열의 제1 방향(도 163에서는 열방향)으로 연속하여 배열되고, 행렬 배열의 제1 방향과 직교하는 제2 방향(도 163에서는 행방향)으로 교대로 배열되어도 좋다. 이때, 참조 화소(OBP)는 제2 방향(도 163에서는 행방향)으로 통상 화소(NP)보다도 작은 폭으로 마련됨으로써 통상 화소(NP)보다도 작은 평면 면적으로 마련되어도 좋다.
이와 같은 경우, 도 164에 도시하는 바와 같이 서로 인접하는 통상 화소(NP) 및 참조 화소(OBP)는 절연체를 포함하는 화소 분리층(950)으로 서로 전기적으로 분리되어 있고, 각각 제1 영역(910), 제2 영역(920)(제2 영역(920N, 920B)) 및 제3 영역(930)을 구비한다. 또한, 참조 화소(OBP)는 제1 영역(910)의 입사면측에 금속 등을 포함하는 차광부(BM)를 또한 구비한다.
여기서, 통상 화소(NP)의 제2 영역(920N)과, 참조 화소(OBP)의 제2 영역(920B)은 같은 크기가 되도록 마련된다. 출력 회로(Out)에의 출력을 취출하는 제2 영역(920N, 920B)의 크기는 순전류의 상승 시각을 결정하는 주요인이 된다. 그때문에 통상 화소(NP) 및 참조 화소(OBP)는 제2 영역(920N, 920B)의 크기를 같게 함으로써 순전류의 상승 시각의 기준을 정돈할 수 있다. 이에 의하면, 출력 회로(Out)는 참조 화소(OBP)에서의 순전류의 상승 시각을 기준으로 하여 통상 화소(NP)에서의 순전류의 상승 시각의 지연을 검출할 수 있다.
제2 베리에이션에 의하면, 화소 어레이 내에서 차광부(BM)를 구비하는 참조 화소(OBP)의 평면 면적을 통상 화소(NP)의 평면 면적보다도 작게 함으로써 화소 어레이 내의 개구율을 향상시킬 수 있다.
(제3 베리에이션)
도 165는 통상 화소(NP)와, 참조 화소(OBP)의 평면 배치의 제3 베리에이션을 설명하는 모식적인 평면도이다. 도 166은 도 165의 C-CC 절단면에서의 단면 구성을 도시하는 종단면도이다.
도 165에 도시하는 바와 같이 화소 어레이 내에서 참조 화소(OBP)는 복수의 통상 화소(NP)마다 마련되어도 좋다. 예를 들면, 참조 화소(OBP)는 3개의 통상 화소(NP)에 대해 1개의 비율로 주기적으로 마련되어도 좋다.
이와 같은 경우, 도 166에 도시하는 바와 같이 서로 인접하는 통상 화소(NP) 및 참조 화소(OBP)는 절연체를 포함하는 화소 분리층(950)으로 서로 전기적으로 분리되어 있고, 각각 제1 영역(910), 제2 영역(920) 및 제3 영역(930)을 구비한다. 또한, 참조 화소(OBP)는 예를 들면, 제1 영역(910)의 입사면측에 금속 등을 포함하는 차광부(BM)를 또한 구비한다. 이에 의해 제3 영역(930)에의 광의 입사가 차단되기 때문에 참조 화소(OBP)는 입사광에 의하지 않는 출력을 발할 수 있다.
제3 베리에이션에 의하면, 화소 어레이 내에서 차광부(BM)를 구비하는 참조 화소(OBP)의 통상 화소(NP)에 대한 비율을 적게 할 수 있기 때문에 화소 어레이 내의 개구율을 향상시킬 수 있다. 이와 같은 경우라도, 광 검출 장치(900)는 화소 어레이 내의 면내 방향의 편차에 의한 영향을 충분히 억제할 수 있다.
(제4 베리에이션)
도 167은 통상 화소(NP)와, 참조 화소(OBP)의 평면 배치의 제4 베리에이션을 설명하는 모식적인 평면도이다.
도 167에 도시하는 바와 같이 통상 화소(NP)가 행렬형상으로 배열된 화소 어레이 내에서 참조 화소(OBP)는 주기적으로 마련되어도 좋다. 예를 들면, 참조 화소(OBP)는 8행×8열의 화소군에 1개의 비율로 주기적으로 마련되어도 좋다.
이와 같은 경우, 통상 화소(NP)에 대한 참조 화소(OBP)의 비율이 적어지기 때문에 광 검출 장치(900)는 동작 시에, 각각의 참조 화소(OBP)로부터의 순전류의 상승시간을 모니터링하는 것이 바람직하다. 광 검출 장치(900)는 모니터링 결과에 의거하여 예를 들면, 참조 화소(OBP)로부터의 출력의 보정 또는 교정을 행하거나, 소정의 기준에 의거하여 얼러트를 들거나 해도 좋다.
제4 베리에이션에 의하면, 화소 어레이 내에서 차광부(BM)를 구비하는 참조 화소(OBP)의 통상 화소(NP)에 대한 비율을 적게 할 수 있기 때문에 화소 어레이 내의 개구율을 향상시킬 수 있다. 이와 같은 경우라도, 광 검출 장치(900)는 화소 어레이 내의 면내 방향의 편차에 의한 영향을 충분히 억제할 수 있다.
(제5 베리에이션)
도 168은 통상 화소(NP)와, 참조 화소(OBP)의 단면 구성의 제5 베리에이션을 도시하는 종단면도이다. 도 169는 참조 화소(OBP)의 개구 면적과, 순전류의 상승의 지연 시간의 대응 관계를 도시하는 그래프도이다.
도 168에 도시하는 바와 같이 화소 어레이 내에 마련된 참조 화소(OBP)의 각각은 광의 입사면에 마련된 차광부(BM)의 면적이 서로 다르도록 마련되어도 좋다. 예를 들면, 복수의 참조 화소(OBP1, OBP2, OBP3, OBP4, OBP5, OBP6)에서는 차광부(BM1, BM2, BM3, BM4, BM5, BM6)의 면적은 이 순서로 작아지도록 마련되어도 좋다.
이와 같은 경우, 도 169에 도시하는 바와 같이 광 검출 장치(900)는 차광부(BM)에 의한 개구 면적의 변화와, 순전류의 상승의 지연 시간의 대응 관계를 나타내는 검량선을 작성할 수 있다. 따라서, 광 검출 장치(900)는 입사광의 광량마다 그 검량선을 작성함으로써 1광자가 입사한 경우의 순전류의 상승의 지연 시간 또는 측정의 다이내믹 렌즈 등을 간이적으로 확인하는 것이 가능하다.
(화소 어레이의 회로 구조)
또한, 도 170∼도 173을 참조하여 본 실시 형태에 관한 광 검출 장치(900)를 복수의 화소가 행렬형상으로 배열된 화소 어레이로서 구성한 경우의 제1∼제4 회로 구성에 관해 설명한다.
(제1 회로 구성)
도 170은 본 실시 형태에 관한 광 검출 장치(900)를 화소 어레이로 한 경우의 제1 회로 구성을 도시하는 블록도이다.
도 170에 도시하는 바와 같이 통상 화소(NP) 및 참조 화소(OBP)는 광전 변환부(DPD/PD)와, 구동 회로(901)와, 파형 검출부(902)와, 카운터(903)를 구비한다. 광전 변환부(DPD/PD)로부터 출력된 전하 또는 전류는 파형 검출부(902)에서 검출된 후, 카운터(903)에 계측된다. 또한, 구동 회로(901)는 파형 검출부(902)에서 검출된 전하 또는 전류에 의거하여 광전 변환부(DPD/PD)의 구동을 제어한다.
통상 화소(NP) 및 참조 화소(OBP)는 수직 제어부(9300) 및 수평 제어부(9010)의 제어에 의해 각각 출력이 판독된다. 판독된 출력은 신호 처리부(9020)에서 신호 처리된 후, 화상 출력으로서 출력된다. 제1 회로 구성에 도시하는 바와 같이 참조 화소(OBP)는 통상 화소(NP)의 외연부에 배치되어도 좋다.
(제2 회로 구성)
도 171은 본 실시 형태에 관한 광 검출 장치(900)를 화소 어레이로 한 경우의 제2 회로 구성을 도시하는 블록도이다.
도 171에 도시하는 바와 같이 통상 화소(NP) 및 참조 화소(OBP)는 광전 변환부(DPD/PD)와, 구동 회로(901)와, 파형 검출부(902)와, 카운터(903)를 구비한다. 광전 변환부(DPD/PD)로부터 출력된 전하 또는 전류는 파형 검출부(902)에서 검출된 후, 카운터(903)에 계측된다. 또한, 구동 회로(901)는 파형 검출부(902)에서 검출된 전하 또는 전류에 의거하여 광전 변환부(DPD/PD)의 구동을 제어한다.
통상 화소(NP) 및 참조 화소(OBP)는 수직 제어부(9300) 및 수평 제어부(9010)의 제어에 의해 각각 출력이 판독된다. 판독된 출력은 신호 처리부(9020)에서 신호 처리된 후, 화상 출력으로서 출력된다. 제2 회로 구성에 도시하는 바와 같이 참조 화소(OBP)는 통상 화소(NP)의 화소 어레이의 내부에 배치되어도 좋다.
(제3 회로 구성)
도 172는 본 실시 형태에 관한 광 검출 장치(900)를 화소 어레이로 한 경우의 제3 회로 구성을 도시하는 블록도이다.
도 172에 도시하는 바와 같이 광 검출 장치(900)는 통상 화소(NP) 및 참조 화소(OBP)를 1대1로 대응시킨 화소 어레이로서 구성되어도 좋다.
통상 화소(NP) 및 참조 화소(OBP)는 각각 광전 변환부(DPD/PD), 구동 회로(901) 및 파형 검출부(902)를 구비한다. 또한, 통상 화소(NP) 및 참조 화소(OBP)의 쌍마다, 통상 화소(NP) 및 참조 화소(OBP)의 각각의 파형 검출부(902)의 검출 결과에 의거하여 입사 광자를 계측하는 1개의 카운터(903)가 구비된다.
통상 화소(NP) 및 참조 화소(OBP)는 통상 화소(NP) 및 참조 화소(OBP)의 쌍마다 수직 제어부(9300) 및 수평 제어부(9010)의 제어에 의해 각각 출력이 판독된다. 판독된 출력은 신호 처리부(9020)에서 신호 처리된 후, 화상 출력으로서 출력된다.
제3 회로 구성에 도시하는 바와 같이 통상 화소(NP)와 참조 화소(OBP)를 1대1 대응으로 마련함에 의해 광 검출 장치(900)는 통상 화소(NP)의 각각으로부터의 출력의 정밀도를 보다 높일 수 있다.
(제4 회로 구성)
도 173은 본 실시 형태에 관한 광 검출 장치(900)를 화소 어레이로 한 경우의 제4 회로 구성을 도시하는 블록도이다.
도 173에 도시하는 바와 같이 광 검출 장치(900)는 광원(LD)과, ToF 광원 제어부(9500)를 또한 구비하고, ToF 센서로서 동작 가능해도 좋다.
구체적으로는 ToF 광원 제어부(9500)는 수직 제어부(9300) 및 신호 처리부(9020)와 접속되고, ToF 동작 시에 광원(LD)의 발광 타이밍을 제어한다. 신호 처리부(9020)는 광원(LD)에서의 발광 타이밍과, 통상 화소(NP)로부터의 출력의 지연 시간에 의거하여 대상물에서 반사한 광의 비행 시간을 산출하고, ToF 출력을 출력할 수 있다. 따라서, 광 검출 장치(900)는 ToF 센서로서도 동작하는 것이 가능하다.
<8. 적용례>
이하에서는 도 174∼도 182를 참조하여 상기에서 설명한 제1∼제7 실시 형태에 관한 광 검출 장치의 적용례에 관해 설명한다.
(적층 구성례)
상술한 광 검출 장치는 도 174에 도시하는 적층 구조로 마련되어도 좋다. 구체적으로는 도 174에 도시하는 바와 같이 광 검출 장치는 입사광을 수광하고, 광전 변환을 행하는 수광 칩(1100)과, 수광 칩(1100)으로부터의 출력을 연산 처리하는 로직 칩(1200)을 적층한 구조로 마련되어도 좋다. 수광 칩(1100) 및 로직 칩(1200)은 TSV(Through-Silicon Via) 또는 이른바 CuCu 접합 등에 의해 칩 사이가 전기적으로 접속되어 있어도 좋다.
상술한 광 검출 장치는 고체 촬상 소자에 적용하는 것이 가능하다. 상술한 광 검출 장치를 이용한 고체 촬상 소자(1)는 도 175의 A∼C의 어느 하나의 기판 구성으로 마련되어도 좋다.
도 175의 A는 고체 촬상 소자(1)를, 1장의 반도체 기판(1110)과, 그 아래에 적층된 지지 기판(1210)으로 구성한 예를 도시하고 있다.
이 경우, 상측의 반도체 기판(1110)에는 복수의 화소가 배열된 화소 어레이 영역(1151)과, 화소 어레이 영역(1151)의 각 화소를 제어하는 제어 회로(1152)와, 화소 신호의 신호 처리 회로를 포함하는 로직 회로(1153)가 형성된다.
제어 회로(1152)에는 수직 제어부 및 수평 제어부 등이 포함된다. 로직 회로(1153)에는 화소 신호의 AD 변환 처리 등을 행하는 칼럼 처리부와, 화소 어레이 영역(1151)의 각 화소로부터 출력된 화소 신호의 비율로부터 거리를 산출하는 거리 산출 처리 및 캘리브레이션 처리 등을 행하는 신호 처리부가 포함된다.
또는 고체 촬상 소자(1)는 도 175의 B에 도시되는 바와 같이 화소 어레이 영역(1151) 및 제어 회로(1152)가 형성된 제1 반도체 기판(1120)과, 로직 회로(1153)가 형성된 제2 반도체 기판(1220)이 적층된 구성으로 하는 것도 가능하다. 또한, 제1 반도체 기판(1120) 및 제2 반도체 기판(1220)은 예를 들면, 관통 비아나 Cu-Cu의 금속 결합에 의해 전기적으로 접속된다.
또는 고체 촬상 소자(1)는 도 175의 C에 도시되는 바와 같이 제1 반도체 기판(1130)과, 제2 반도체 기판(1230)이 적층된 구성으로 하는 것도 가능하다. 제1 반도체 기판(1130)에는 화소 어레이 영역(1151)만이 마련되고, 제2 반도체 기판(1230)에는 각 화소를 제어하는 제어 회로 및 화소 신호를 처리하는 신호 처리 회로를 1화소 단위 또는 복수 화소의 에어리어 단위로 마련한 에어리어 제어 회로(1154)가 마련된다. 제1 반도체 기판(1130) 및 제2 반도체 기판(1230)은 예를 들면, 관통 비아나 Cu-Cu의 금속 결합에 의해 전기적으로 접속된다.
도 175의 C의 고체 촬상 소자(1)와 같이 1화소 단위 또는 에어리어 단위로 제어 회로 및 신호 처리 회로가 마련된 구성에 의하면, 고체 촬상 소자(1)는 분할 제어 단위마다 최적의 구동 타이밍 및 게인을 설정할 수 있기 때문에 거리 또는 반사율에 의하지 않고, 최적화된 거리 정보를 취득할 수 있다. 또한, 고체 촬상 소자(1)는 화소 어레이 영역(1151)의 전면이 아니라, 일부의 영역만을 구동시켜서, 거리 정보를 산출할 수도 있기 때문에 동작 모드에 응하여 소비 전력을 억제하는 것도 가능하다.
(평면 레이아웃)
광 검출 장치의 수광 칩(1100)은 도 176에 도시하는 바와 같이 화소에 대응하여 행렬형상으로 평면 배치된 수광 소자(30)를 포함하는 화소 어레이 영역(1151)을 구비하고 있어도 좋다.
로직 칩(1200)은 도 177에 도시하는 바와 같이 화소 어레이 영역(1151)에 대응하여 마련된 화소 회로 영역(1261)을 구비하고 있어도 좋다. 화소 회로 영역(1261)에는 화소 어레이 영역(1151)에 포함되는 화소의 각각을 제어하는 화소 회로(1270)가 화소마다 행렬형상으로 평면 배치되어 마련된다. 화소 회로(1270)의 각각은 화소 회로 영역(1261)의 주변에 마련된 수직 제어부(1262) 및 수평 제어부(1263)에서 구동 및 제어된다. 화소 회로(1270)의 각각으로부터 판독된 화소 신호는 신호 처리부(1264)에서 신호 처리됨으로써 화상 데이터로서 외부에 출력된다.
또한, 상술한 광 검출 장치는 도 178에 도시하는 회로 구성으로 마련되어도 좋다.
구체적으로는 화소 어레이 내의 각 화소는 예를 들면, DPD로서 동작 가능한 수광 소자(30)와, 구동 회로(1271)와, 파형 검출부(1272)와, 카운터(1273)를 구비한다.
수광 소자(30)로부터 출력된 전하 또는 전류는 파형 검출부(1272)에서 검출된 후, 카운터(1273)에 계측된다. 카운터(1273)는 예를 들면, ToF 용도에서는 「전류 상승 시간」을 검출하는 기능을 가지고, 포톤 카운트 용도에서는 「전류 상승 횟수」를 검출하는 기능을 가진다. 또한, 구동 회로(1271)는 파형 검출부(1272)에서 검출된 전하 또는 전류에 의거하여 수광 소자(30)의 구동을 제어해도 좋다.
수직 제어부(1262) 및 수평 제어부(1263)는 각 화소를 제어함으로써 각 화소로부터 각각 출력을 판독한다. 판독된 출력은 신호 처리부(1264)에서 신호 처리된 후, 화상 데이터로서 출력된다.
(촬상 장치의 구성례)
또한, 상술한 광 검출 장치는 예를 들면, 도 179에 도시한 고체 촬상 장치(1010A)에 적용 가능하다.
고체 촬상 장치(1010A)는 예를 들어 센서 기판(1020)과 회로 기판(1030)이 상하로 적층된 구조를 구비한다. 상술한 광 검출 장치는 예를 들면, 센서부(1021)의 수광 장치로서 적용 가능하다.
센서 기판(1020)은 예를 들어 센서부(1021)와 행 선택부(1025)를 구비한다. 센서부(1021)는 행렬형상으로 배치된 복수의 센서(1040)를 가진다. 센서(1040)는 예를 들어 포토 다이오드(1041), 전송 트랜지스터(전송 게이트라고도 한다)(1042), 리셋 트랜지스터(1043), 증폭 트랜지스터(1044), 선택 트랜지스터(1045), 부유 확산 영역부(FD)(1046)를 가진다. 행 선택부(1025)는 회로 기판(1030)측으로부터 주어지는 어드레스 신호에 의거하여 센서부(1021)의 각 센서(1040)를 행 단위로 선택한다. 또한, 여기서는 행 선택부(1025)를 센서 기판(1020)에 마련했는데, 회로 기판(1030)에 마련하는 것도 가능하다.
회로 기판(1030)은 예를 들어 신호 처리부(1031), 메모리부(1032), 데이터 처리부(1033), 제어부(1034), 전류원(1035), 디코더(1036), 행 디코더(1037) 및 인터페이스(IF)부(1038) 등을 구비한다. 또한, 센서부(1021)의 각 센서(1040)를 구동하는 센서 구동부(도시 생략)가 마련되어 있다.
신호 처리부(1031)는 예를 들어 센서부(1021)의 각 센서(1040)로부터 센서행마다 판독된 아날로그 신호에 대해, 센서열 단위로 병렬(열 병렬)로 디지털화(AD 변환)를 포함하는 소정의 신호 처리를 행할 수 있다. 그리고, 신호 처리부(1031)는 센서부(1021)의 각 센서(1040)로부터 신호선(1026)에 판독된 아날로그 신호를 디지털화하는 아날로그-디지털 변환기(AD 변환기)(1050)를 가지고 있고, AD 변환된 화상 데이터(디지털 데이터)를 메모리부(1032)에 전송한다.
신호선(1026)은 예를 들면, 행렬형상으로 센서(1040)가 배열된 센서부(1021)에 대해, 센서행마다 행 제어선이 배선되고, 센서열마다 열 신호선(수직 신호선)이 배선되어 있다.
또한, 신호 처리부(1031)는 또한, AD 변환기(1050)에서의 AD 변환 시에 이용하는 참조 전압을 생성하는 참조 전압 생성부(1054)를 가져도 좋다. 참조 전압 생성부(1054)는 예를 들면, DA 변환기(디지털-아날로그 변환기)를 이용하여 구성할 수 있는데, 이것으로 한정되는 것이 아니다.
AD 변환기(1050)는 예를 들어 비교기(컴퍼레이터)(1051) 및 카운터부(1052)를 가진다. 비교기(1051)는 센서부(1021)의 각 센서(1040)로부터 신호선(1026)을 통하여 판독되는 아날로그 신호를 비교 입력으로 하고, 참조 전압 생성부(1054)로부터 공급되는 참조 전압을 기준 입력으로 하여 양 입력을 비교한다.
카운터부(1052)로서, 예를 들면, 업/다운 카운터가 이용된다. 카운터부(1052)에는 비교기(1051)에 대한 참조 전압의 공급 시작 타이밍과 같은 타이밍에 클록(CK)이 주어진다. 업/다운 카운터인 카운터부(1052)는 클록(CK)에 동기하여 다운 카운트 또는 업 카운트를 행함으로써 비교기(1051)의 출력 펄스의 펄스 폭의 기간(즉, 비교 동작의 시작으로부터 비교 동작의 종료까지의 비교 기간)을 계측한다. 그리고, 카운터부(1052)의 카운트 결과(카운트 값)가, 아날로그 신호를 디지털화한 디지털 값(화상 데이터)이 된다.
데이터 래치부(1055)는 AD 변환기(1050)에서 디지털화된 화상 데이터를 래치한다. 메모리부(1032)는 신호 처리부(1031)에서 소정의 신호 처리가 시행된 화상 데이터를 격납한다. 데이터 처리부(1033)는 메모리부(1032)에 격납된 화상 데이터를 소정의 순서로 판독하고, 여러 가지 처리를 행하고, 인터페이스(IF)(038)를 통하여 칩 외에 출력한다.
제어부(1034)는 예를 들어 칩 외로부터 주어지는 수평 동기 신호(XHS), 수직 동기 신호(XVS) 및 마스터 클록(MCK) 등의 기준 신호에 의거하여 센서 구동부(도시 생략), 메모리부(1032) 및 데이터 처리부(1033) 등의 신호 처리부(1031)의 각 동작의 제어를 행한다. 이때, 제어부(1034)는 센서 기판(1020)측의 회로(행 선택부(1025)나 센서부(1021))와, 회로 기판(1030)측의 신호 처리부(1031)(메모리부(1032), 데이터 처리부(1033) 등)의 동기를 취하면서, 제어를 행한다.
전류원(1035)에는 예를 들어 센서부(1021)의 각 센서(1040)로부터 센서열마다 아날로그 신호가 판독되는 신호선(1026)의 각각이 접속되어 있다. 전류원(1035)은 예를 들면, 신호선(1026)에 소정의 전류를 공급하도록, 게이트 전위가 일정 전위로 바이어스된 MOS 트랜지스터를 포함하는 부하 MOS 회로 구성을 가진다. 이와 같은 부하 MOS 회로를 포함하는 전류원(1035)은 선택된 행에 포함되는 센서(1040)의 증폭 트랜지스터(1044)에 정전류를 공급함에 의해 증폭 트랜지스터(1044)를 소스 팔로워로서 동작시킨다.
디코더(1036)는 제어부(1034)의 제어에 의거하여 센서부(1021)의 각 센서(1040)를 행 단위로 선택할 때에, 선택행의 어드레스를 지정하는 어드레스 신호를 행 선택부(1025)에 대해 준다. 행 디코더(1037)는 제어부(1034)의 제어에 의거하여 메모리부(1032)에 화상 데이터를 기록하거나, 메모리부(1032)로부터 화상 데이터를 판독하거나 할 때의 행 어드레스를 지정한다.
센서 기판(1020)과 회로 기판(1030)은 예를 들어 반도체 기판을 관통하는 TSV(Through-Silicon Via) 등의 접속부를 통하여 전기적으로 접속된다. TSV를 이용한 접속에는 예를 들면, 센서 기판(1020)에 마련된 TSV와, 센서 기판(1020)으로부터 회로 기판(1030)에 걸쳐서 마련된 TSV의 2개의 TSV를 칩 외표에서 접속하는 이른바 Twin TSV 방식 또는 센서 기판(1020)으로부터 회로 기판(1030)까지 관통하는 TSV로 양자를 접속하는 이른바 Shared TSV 방식 등을 이용할 수 있다.
또한, 센서 기판(1020)과 회로 기판(1030)은 예를 들어 서로의 접합면에 형성된 전극 패드끼리를 첩합시키는 이른바 금속 접합 등의 접속부를 통하여 전기적으로 접속된다. 이때, 전극 패드는 구리 등의 금속으로 형성되고, Cu-Cu 접합이라고도 한다. 그 외에, 센서 기판(1020)과 회로 기판(1030)의 접속부에는 범프 접합 등을 이용할 수도 있다.
상술한 광 검출 장치가 적용되는 고체 촬상 장치는 예를 들면, 도 180A 및 도 180B에 도시하는 단면 구조를 구비하고 있어도 좋다. 도 180A는 유효 화소에서의 단면 구성례이고, 도 180B는 차광 화소에서의 단면 구성례이다.
도 180A 및 도 180B에 도시하는 바와 같이 광 검출 장치가 적용되는 고체 촬상 장치(1300)는 하기판(1320)과 상기판(1310)을 적층한 적층 구조로 마련된다. 하기판(1320)과 상기판(1310)은 금속 전극끼리를 접합한 접속 구조를 포함하는 CuCu 접합부(1370)에 전기적으로 접속된다.
하기판(1320)은 신호 판독 회로 및 신호 처리 회로 등의 로직 회로 및 메모리 회로를 포함하는 회로부(1380)를 구비한다.
상기판(1310)은 배선부(1360)와, 화소부(1350)와, 이면 전극부(1340)와, 광 입사부(1330)를 구비한다. 상기판(1310)은 하기판(1320)과의 적층 면측으로부터 배선부(1360), 화소부(1350), 이면 전극부(1340) 및 광 입사부(1330)를 순차적으로 적층함으로써 마련된다.
배선부(1360)는 배선층(1361) 및 층간 절연막(1362)을 포함한다. 배선부(1360)는 CuCu 접합부(1370)를 통하여 화소부(1350)에 포함되는 각 화소로부터의 출력을 회로부(1380)에 전송한다.
화소부(1350)는 제1 도전형(N+)의 제1 영역(1351), 제2 도전형(P+)의 제2 영역(1352), 제3 도전형(i)의 제3 영역(1353) 및 화소 사이를 전기적으로 분리하는 화소 분리층(1355)을 포함한다. 화소부(1350)는 고체 촬상 장치(1300)에 입사한 광을 신호로 변환하고, 배선부(1360)에 출력한다.
이면 전극부(1340)는 제1 영역(1351)에 전기적으로 접속되는 제1 전극(1342) 및 제1 전극(1342)을 매입하여 평탄화하는 절연막(1341)을 포함한다. 도 180A에 도시하는 유효 화소에서는 제1 전극(1342)은 화소의 광의 입사면을 개구하여 마련된다. 한편, 도 180B에 도시하는 차광 화소(옵티컬 블랙 화소, 상술한 참조 화소(OBP)에 대응)에서는 제1 전극(1342)은 화소에의 광의 입사를 차단하기 때문에 화소의 광의 입사면을 덮도록 마련된다.
광 입사부(1330)는 화소부(1350)에 입사하는 광의 파장 대역을 화소마다 제어하는 컬러 필터(1332) 및 입사광을 화소 중심에 집광하는 온 칩 렌즈(1331)를 포함한다.
또한, ToF 또는 센싱 등의 고체 촬상 장치(1300)의 용도에 따라서는 컬러 필터(1332) 및 온 칩 렌즈(1331)를 마련할 것인지, 마련하지 않을 것인지는 임의로 선택되어도 좋다.
또한, 회로부(1380)에 포함되는 일부의 회로는 상기판(1310)에 마련되어도 좋다. 또는 회로부(1380)에 포함되는 모든 회로는 화소부(1350)와 동일한 기판에 마련되어도 좋다. 이와 같은 경우, 회로부(1380)는 화소부(1350)가 배열된 화소 영역의 주변 영역에 마련된다.
(거리 화상 센서의 구성례)
도 181은 상술한 광 검출 장치를 이용한 센서 칩을 이용한 전자 기기인 거리 화상 센서의 구성례를 도시하는 블록도이다.
도 181에 도시하는 바와 같이 거리 화상 센서(2201)는 광학계(2202), 센서 칩(2203), 화상 처리 회로(2204), 모니터(2205) 및 메모리(2206)를 구비하여 구성된다. 그리고, 거리 화상 센서(2201)는 광원 장치(2211)로부터 피사체를 향하여 투광된 후, 피사체의 표면에서 반사된 광(변조광이나 펄스 광)을 수광함에 의해 피사체까지의 거리에 응한 거리 화상을 취득할 수 있다.
광학계(2202)는 1장 또는 복수장의 렌즈를 가지고 구성되고, 피사체로부터의 상광(입사광)을 센서 칩(2203)에 유도하고, 센서 칩(2203)의 수광면(센서부)에 결상시킨다.
센서 칩(2203)으로서는 상술한 광 검출 장치가 적용될 수 있다. 센서 칩(2203)으로부터 출력되는 수광 신호로부터 구하여지는 거리를 나타내는 거리 신호와, 광원 장치(2211)로부터 출력되는 발광 타이밍 신호는 화상 처리 회로(2204)에 공급된다.
화상 처리 회로(2204)는 광원 장치(2211)로부터 공급된 발광 타이밍 신호와, 센서 칩(2203)으로부터 공급된 거리 신호에 의거하여 거리 화상을 구축하는 화상 처리를 행한다. 그 화상 처리에 의해 얻어진 거리 화상(화상 데이터)은 모니터(2205)에 공급되어 표시되거나, 메모리(2206)에 공급되어 기억(기록)되거나 한다.
이와 같이 구성되어 있는 거리 화상 센서(2201)에서는 상술한 광 검출 장치를 적용함으로써 DPD 화소의 특성 향상에 수반하여 예를 들면, 보다 정확한 거리 화상을 취득할 수 있다.
(거리 측정 모듈의 구성례)
도 182는 광 검출 장치를 이용하여 거리 측정 정보를 출력하는 거리 측정 모듈의 구성례를 도시하는 블록도이다.
거리 측정 모듈(1000)은 발광부(1011), 발광 제어부(1012) 및 수광부(1013)를 구비한다.
발광부(1011)는 소정 파장의 광을 발하는 광원을 가지고, 주기적으로 밝기가 변동하는 조사광을 발하여 물체에 조사한다. 예를 들면, 발광부(1011)는 광원으로서, 파장이 780㎚∼1000㎚의 범위의 적외광을 발하는 발광 다이오드를 가지고, 발광 제어부(1012)로부터 공급되는 구형파의 발광 제어 신호(CLKp)에 동기하여 조사광을 발한다.
또한, 발광 제어 신호(CLKp)는 주기 신호라면, 구형파로 한정되지 않는다. 예를 들면, 발광 제어 신호(CLKp)는 사인파라도 좋다.
발광 제어부(1012)는 발광 제어 신호(CLKp)를 발광부(1011) 및 수광부(1013)에 공급하고, 조사광의 조사 타이밍을 제어한다. 이 발광 제어 신호(CLKp)의 주파수는 예를 들면, 20메가헤르츠(㎒)이다. 또한, 발광 제어 신호(CLKp)의 주파수는 20메가헤르츠(㎒)로 한정되지 않고, 5메가헤르츠(㎒) 등이라도 좋다.
수광부(1013)는 물체로부터 반사한 반사광을 수광하고, 수광 결과에 응하여 거리 정보를 화소마다 산출하고, 물체까지의 거리를 화소마다 계조치로 나타낸 뎁스 화상을 생성하여 출력한다.
수광부(1013)에는 상술한 광 검출 장치가 이용되고, 수광부(1013)로서의 고체 촬상 소자는 예를 들면, 발광 제어 신호(CLKp)에 의거하여 화소 어레이부의 각 화소에서 검출된 신호 강도로부터 거리 정보를 화소마다 산출한다.
이상과 같이 예를 들어 간접 ToF 방식에 의해 피사체까지의 거리 정보를 구하여 출력하는 거리 측정 모듈(1000)의 수광부(1013)로서, 상술한 광 검출 장치를 조합할 수 있다. 거리 측정 모듈(1000)의 수광부(1013)로서, 상술한 광 검출 장치를 채용함에 의해 거리 측정 모듈(1000)로서의 거리 측정 특성을 향상시킬 수 있다.
이상과 같이 상술한 광 검출 장치를 거리 측정 모듈이 구성으로 함으로써 거리 측정 특성을 향상시킬 수 있다.
<9. 부기>
상기에서는 광 검출 장치에서 주로 신호 캐리어로서 전자를 이용하는 예에 관해 설명했는데, 신호 캐리어로서 정공을 이용하는 것도 가능하다.
여기서, 도 183A에서 신호 캐리어로서 전자를 이용하는 경우의 광 검출 장치(10)의 구성을 도시하고, 도 183B에서 신호 캐리어로서 정공을 이용하는 경우의 광 검출 장치(10A)의 구성을 도시한다.
도 183A에 도시하는 바와 같이 광 검출 장치(10)는 예를 들면, N+형의 제1 영역(11)과, P+형의 제2 영역(12)과, i형의 제3 영역(13)과, 제1 영역(11)과 전기적으로 접속된 제1 전극(21)과, 화소 사이를 분리하는 화소 분리층(15)과, 제2 영역(12)과 전기적으로 접속된 제2 전극(22)과, 제3 영역(13)의 포텐셜을 제어하는 제어 게이트(25) 및 게이트 절연막(26)을 구비한다.
도 183A에 도시하는 광 검출 장치(10)에서는 신호 캐리어를 검출하기 위해 마련된 제2 영역(12)이 P+형 반도체 영역으로서 구성되고, 기판 내에 전계를 발생시키기 위해 마련된 제1 영역(11)이 N+반도체 영역으로서 구성된다. 이에 의해 광 검출 장치(10)는 제2 영역(12)에서 신호 캐리어로서 전자를 검출할 수 있다.
한편, 도 183B에 도시하는 바와 같이 광 검출 장치(10A)는 예를 들면, P+형의 제1 영역(11A)과, N+형의 제2 영역(12A)과, i형의 제3 영역(13)과, 제1 영역(11)과 전기적으로 접속된 제1 전극(21)과, 화소 사이를 분리하는 화소 분리층(15)과, 제2 영역(12)과 전기적으로 접속된 제2 전극(22)과, 제3 영역(13)의 포텐셜을 제어하는 제어 게이트(25) 및 게이트 절연막(26)을 구비한다.
도 183B에 도시하는 광 검출 장치(10A)에서는 신호 캐리어를 검출하기 위해 마련된 제2 영역(12A)이 N+형 반도체 영역으로서 구성되고, 기판 내에 전계를 발생시키기 위해 마련된 제1 영역(11A)이 P+반도체 영역으로서 구성된다. 이에 의해 광 검출 장치(10A)는 제2 영역(12A)에서 신호 캐리어로서 정공을 검출할 수 있다.
본 개시에 관한 기술은 이미징 및 센싱 용도의 양방이 생각되는 이미지 센서 등의 반도체 장치에 관한 것이다. 구체적으로는 포톤 카운트, ToF(Time-of-Flight) 등의 동작이 가능한 광 검출 장치에 관한 것이다.
본 개시에 관한 광 검출 장치는 이면 조사형 CMOS 이미지 센서로서 구성됨으로써 광입사면측의 배선을 삭감하고, 수광부의 개구율을 증가시킬 수 있다. 이에 의해 광 검출 장치의 센서의 감도가 향상한다.
또한, 본 개시에 관한 기술에서는 이상에서 설명한 실시 형태를 적절히 조합시키는 것도 가능하다. 또한, 예를 들어 화소의 감도나 센서의 동작 모드 등의 어느 특성을 우선할 것인지에 응하여 화소 내에 마련하는 전하 검출부(제1 영역 또는 제2 영역 등) 및 전압 인가부(캐소드 전극 또는 애노드 전극 등)의 개수 및 배치 위치, 전하 검출부의 형상 및 배치 위치, 애노드 전극, 캐소드 전극, 화소 트랜지스터, 로직 회로부 및 메모리 회로부의 일부 또는 전부를 복수 화소로 공유 구조로 할 것인지의 여부, 온 칩 렌즈 및 컬러 필터의 유무, 화소간 차광부의 유무, 분리 영역의 유무, 화소간 차광부 또는 분리 영역의 형상 및 깊이, 온 칩 렌즈 및 기판의 두께, 기판의 종류 및 막 설계, 입사면에의 바이어스의 유무 및 반사 부재의 유무 등의 다양한 기술적 특징을 적절하게 선택하는 것이 가능하다.
이상, 제1∼제7 실시 형태 및 변형례를 들어서, 본 개시에 관련되는 기술을 설명하였다. 단, 본 개시에 관련되는 기술은 상기 실시의 형태 등으로 한정되는 것은 아니고, 여러 가지 변형이 가능하다.
또한, 각 실시 형태에서 설명한 구성 및 동작의 전부가 본 개시의 구성 및 동작으로서 필수라고는 할 수 없다. 예를 들면, 각 실시 형태에서의 구성 요소 중, 본 개시의 최상위 개념을 나타내는 독립 청구항에 기재되어 있지 않는 구성 요소는 임의의 구성 요소로서 이해되어야 한다.
본 명세서 및 첨부의 특허청구의 범위 전체에서 사용되는 용어는 「한정적이지 않은」 용어라고 해석되어야 한다. 예를 들면, 「포함한다」 또는 「포함된다」라는 용어는 「포함된다고 기재된 양태로 한정되지 않는다」라고 해석되어야 한다. 「가진다」라는 용어는 「가진다고 기재된 양태로 한정되지 않는다」라고 해석되어야 한다.
본 명세서에서 사용한 용어에는 단지 설명의 편리를 위해 이용하고 있고, 구성 및 동작을 한정하는 목적으로 사용한 것은 아닌 용어가 포함된다. 예를 들면, 「우」, 「좌」, 「상」, 「하」 등의 용어는 참조하고 있는 도면상에서의 방향을 나타내고 있음에 지나지 않는다. 또한, 「내측」, 「외측」이라는 용어는 각각, 주목 요소의 중심을 향하는 방향, 주목 요소의 중심으로부터 떨어지는 방향을 나타내고 있음에 지나지 않는다. 이들에 유사한 용어나 같은 취지의 용어에 관해서도 마찬가지이다.
또한, 본 개시에 관련되는 기술은 이하와 같은 구성을 취하는 것도 가능하다. 이하의 구성을 구비하는 본 개시에 관련되는 기술에 의하면, 제1 전극을 반도체 기판의 제1 면측으로부터 제1 영역과 전기적으로 접속시키고, 제2 전극을 반도체 기판의 제2 면측으로부터 제2 영역과 전기적으로 접속시킬 수 있다. 이에 의해 본 실시 형태에 관한 광 검출 장치는 예를 들면, 광입사면측에 마련되는 배선의 수를 삭감하고, 개구율을 향상시킬 수 있기 때문에 입사광의 검출 특성을 향상시킬 수 있다. 본 개시에 관련되는 기술이 이루는 효과는 여기에 기재된 효과에 반드시 한정되는 것은 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
(1) 반도체 기판에 마련된 복수의 광전 변환부를 구비하고,
상기 광전 변환부는,
상기 반도체 기판의 제1 면측에 마련된 제1 도전형의 제1 영역과,
상기 반도체 기판의 상기 제1 면과 반대의 제2 면측에 마련된 제2 도전형의 제2 영역과,
상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이의 영역에 마련되고, 입사광을 흡수하는 제3 도전형의 제3 영역과,
상기 제1 면측으로부터 상기 제1 영역과 전기적으로 접속하는 제1 전극과,
상기 제2 면측으로부터 상기 제2 영역과 전기적으로 접속하는 제2 전극을 구비하는 광 검출 장치.
(2) 상기 반도체 기판의 두께 방향으로 연재되는 절연성의 화소 분리층을 또한 구비하고,
상기 광전 변환부의 각각은 상기 화소 분리층에서 서로 전기적으로 이격되는 상기 (1)에 기재된 광 검출 장치.
(3) 상기 화소 분리층의 내부에 마련된 제3 전극을 또한 구비하는 상기 (2)에 기재된 광 검출 장치.
(4) 상기 화소 분리층의 내부에 마련된 금속층을 또한 구비하는 상기 (2)에 기재된 광 검출 장치.
(5) 상기 제1 전극은 상기 제1 면에서 상기 화소 분리층을 넘어서 마련되고, 인접하는 상기 광전 변환부의 각각의 상기 제1 영역과 전기적으로 접속하는 상기 (2)∼(4)의 어느 한 항에 기재된 광 검출 장치.
(6) 상기 반도체 기판의 상기 제2 면에 게이트 절연막을 통하여 마련된 게이트 전극을 또한 구비하는 상기 (1)∼(5)의 어느 한 항에 기재된 광 검출 장치.
(7) 상기 게이트 전극은 상기 반도체 기판을 두께 방향으로 파서 마련된 종형 게이트 전극인 상기 (6)에 기재된 광 검출 장치.
(8) 상기 반도체 기판의 상기 제2 면측에, 상기 제2 영역과 절연층을 끼워서 마련되고, 전위를 제어 가능한 상기 제1 도전형의 포텐셜 제어 영역을 또한 구비하는 상기 (1)∼(5)의 어느 한 항에 기재된 광 검출 장치.
(9) 상기 반도체 기판의 두께 방향에서의 상기 제1 영역 및 상기 제2 영역의 형성 깊이는 상기 광전 변환부마다 각각 다른, 상기 (1)∼(8)의 어느 한 항에 기재된 광 검출 장치.
(10) 상기 반도체 기판의 상기 제2 면에 적층된 다층 배선층을 또한 구비하는 상기 (1)∼(9)의 어느 한 항에 기재된 광 검출 장치.
(11) 상기 다층 배선층은 상기 반도체 기판의 면내 방향으로 펼쳐지는 차광 구조를 포함하는 상기 (10)에 기재된 광 검출 장치.
(12) 상기 반도체 기판의 상기 제1 면에 마련되고, 상기 입사광을 산란 또는 회절시키는 요철 구조를 또한 구비하는 상기 (1)∼(11)의 어느 한 항에 기재된 광 검출 장치.
(13) 상기 반도체 기판의 상기 제2 면측에 마련된 상기 제2 도전형의 플로팅 디퓨전 영역과,
상기 제2 영역과, 상기 플로팅 디퓨전 영역 사이에 마련되고, 상기 제2 영역으로부터 상기 플로팅 디퓨전 영역에의 전하의 전송을 제어하는 전송 게이트 트랜지스터를 또한 구비하는 상기 (1)∼(12)의 어느 한 항에 기재된 광 검출 장치.
(14) 상기 제2 영역을 끼워서 상기 플로팅 디퓨전 영역과 반대측에 마련된 상기 제2 도전형의 오버플로우 드레인 영역과,
상기 제2 영역과, 상기 오버플로우 드레인 영역 사이에 마련되고, 상기 제2 영역으로부터 상기 오버플로우 드레인 영역에의 전하의 전송을 제어하는 오버플로우 게이트 트랜지스터를 또한 구비하는 상기 (13)에 기재된 광 검출 장치.
(15) 상기 반도체 기판과, 절연성 재료의 계면에 마련된 피닝층을 또한 구비하고,
상기 피닝층은 대전성을 갖는 층 또는 상기 제2 도전형의 층인 상기 (1)∼(14)의 어느 한 항에 기재된 광 검출 장치.
(16) 상기 제2 영역보다도 상기 제1 면측에, 상기 제2 영역과 접하여 마련된 상기 제1 도전형의 제4 영역과,
상기 반도체 기판의 면내 방향에서 상기 제2 영역을 둘러싸고, 상기 반도체 기판의 두께 방향으로 상기 제2 영역보다도 깊은 영역까지 마련된 절연층을 또한 구비하는 상기 (1)∼(15)의 어느 한 항에 기재된 광 검출 장치.
(17) 상기 제2 영역보다도 상기 제1 면측에, 상기 제2 영역과 접하여 마련된 상기 제1 도전형의 제4 영역과,
상기 제1 영역보다도 상기 제2 면측에, 상기 제1 영역과 접하여 마련된 상기 제2 도전형의 제5 영역을 또한 구비하는 상기 (1)∼(15)의 어느 한 항에 기재된 광 검출 장치.
(18) 복수의 상기 광전 변환부는 상기 입사광의 입사면에 차광부가 마련된 참조 화소의 상기 광전 변환부와, 상기 차광부가 마련되지 않은 통상 화소의 상기 광전 변환부를 포함하는 상기 (1)∼(17)의 어느 한 항에 기재된 광 검출 장치.
(19) 상기 참조 화소는 상기 통상 화소와 인접하여 마련되는 상기 (18)에 기재된 광 검출 장치.
(20) 상기 제1 전극은 캐소드 전극이고, 상기 제2 전극은 애노드 전극인 상기 (1)∼(19)의 어느 한 항에 기재된 광 검출 장치.
(30) 반도체 기판에 마련된 복수의 광전 변환부를 구비하고,
상기 광전 변환부는,
상기 반도체 기판의 두께 방향으로 연재되고, 상기 반도체 기판의 면내 방향에서 상기 광전 변환부의 영역을 획정하는 절연성의 화소 분리층과,
상기 화소 분리층의 어느 하나의 측면과 접하여 마련되고, 제1 전극과 전기적으로 접속된 제1 도전형의 제1 영역과,
상기 화소 분리층의 어느 하나의 측면과 접하고, 또한 상기 제1 영역과 서로 이격되어 마련되고, 제2 전극과 전기적으로 접속된 제2 도전형의 제2 영역과,
상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이의 영역에 마련되고, 입사광을 흡수하는 제3 도전형의 제3 영역을 구비하는 광 검출 장치.
(31) 반도체 기판에 마련된 복수의 광전 변환부를 구비하고,
상기 광전 변환부는,
상기 반도체 기판에 마련되고, 제1 전극과 전기적으로 접속된 제1 도전형의 제1 영역과,
상기 제1 영역과 서로 이격되어 상기 반도체 기판에 마련되고, 제2 전극과 전기적으로 접속된 제2 도전형의 제2 영역과,
상기 제2 영역과 접하여 상기 반도체 기판의 깊이 방향으로 마련된 상기 제1 도전형의 제4 영역과,
상기 제2 영역과 상기 제4 영역의 접합면을 상기 반도체 기판의 면내 방향에서 둘러싸는 절연층과,
상기 반도체 기판에 마련되고, 입사광을 흡수하는 제3 도전형의 제3 영역을 구비하는 광 검출 장치.
(32) 반도체 기판에 마련된 복수의 광전 변환부를 구비하고,
상기 광전 변환부는,
상기 반도체 기판에 마련되고, 제1 전극과 전기적으로 접속된 제1 도전형의 제1 영역과,
상기 제1 영역과 서로 이격되어 상기 반도체 기판에 마련되고, 제2 전극과 전기적으로 접속된 제2 도전형의 제2 영역과,
상기 제2 영역에 대해 상기 제1 영역이 마련된 측에, 상기 제2 영역과 접하여 마련된 상기 제1 도전형의 제4 영역과,
상기 제1 영역에 대해 상기 제2 영역이 마련된 측에, 상기 제1 영역과 접하여 마련된 상기 제2 도전형의 제5 영역과,
상기 반도체 기판의 상기 제4 영역과 상기 제5 영역 사이의 영역에 마련되고, 입사광을 흡수하는 제3 도전형의 제3 영역을 구비하는 광 검출 장치.
(33) 반도체 기판에 마련된 복수의 광전 변환부를 구비하고,
상기 광전 변환부는,
상기 반도체 기판에 마련되고, 제1 전극과 전기적으로 접속된 제1 도전형의 제1 영역과,
상기 제1 영역과 서로 이격되어 상기 반도체 기판에 마련되고, 제2 전극과 전기적으로 접속된 제2 도전형의 제2 영역과,
상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이의 영역에 마련되고, 입사광을 흡수하는 제3 도전형의 제3 영역과,
상기 반도체 기판의 상기 제3 영역에 대응하는 표면과, 절연성 재료와의 계면에 대전성을 갖는 층 또는 상기 제2 도전형의 층으로서 마련된 피닝층을 구비하는 광 검출 장치.
(34) 반도체 기판에 마련된 복수의 광전 변환부를 구비하고,
상기 광전 변환부는,
상기 반도체 기판의 제1 면측에 마련되고, 제1 전극과 전기적으로 접속된 제1 도전형의 제1 영역과,
상기 반도체 기판의 상기 제1 면과 반대의 제2 면측에 마련되고, 제2 전극과 전기적으로 접속된 제2 도전형의 제2 영역과,
상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이의 영역에 마련되고, 입사광을 흡수하는 제3 도전형의 제3 영역과,
상기 반도체 기판의 상기 제2 면측에 마련된 상기 제2 도전형의 플로팅 디퓨전 영역과,
상기 제2 영역과, 상기 플로팅 디퓨전 영역 사이에 마련되고, 상기 제2 영역으로부터 상기 플로팅 디퓨전 영역에의 전하의 전송을 제어하는 전송 게이트 트랜지스터를 구비하는 광 검출 장치.
(35) 반도체 기판에 마련되고, 제1 전극과 전기적으로 접속된 제1 도전형의 제1 영역과,
상기 제1 영역과 서로 이격되어 상기 반도체 기판에 마련되고, 제2 전극과 전기적으로 접속된 제2 도전형의 제2 영역과,
상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이의 영역에 마련되고, 입사광을 흡수하는 제3 도전형의 제3 영역을 포함하는 복수의 광전 변환부를 구비하고,
복수의 상기 광전 변환부는 상기 입사광의 입사면에 차광부가 마련된 참조 화소의 상기 광전 변환부와, 상기 차광부가 마련되지 않은 통상 화소의 상기 광전 변환부를 포함하고,
상기 참조 화소는 상기 통상 화소와 인접하여 마련되는 광 검출 장치.
본 출원은 미국 특허 상표청에서 2019년 7월 12일에 출원된 미국 특허 가출원 번호 제62/873481호, 2019년 7월 30일에 출원된 미국 특허 가출원 번호 제62/880211호, 2019년 7월 30일에 출원된 미국 특허 가출원 번호 제62/880451호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여 여러 가지 수정, 콤비네이션, 서브 콤비네이션 및 변경을 상도할 수 있는데, 그것들은 첨부의 청구의 범위나 그 균등물의 범위에 포함되는 것임이 이해된다.

Claims (20)

  1. 반도체 기판에 마련된 복수의 광전 변환부를 구비하고,
    상기 광전 변환부는,
    상기 반도체 기판의 제1 면측에 마련된 제1 도전형의 제1 영역과,
    상기 반도체 기판의 상기 제1 면과 반대의 제2 면측에 마련된 제2 도전형의 제2 영역과,
    상기 반도체 기판의 상기 제1 영역과 상기 제2 영역 사이의 영역에 마련되고, 입사광을 흡수하는 제3 도전형의 제3 영역과,
    상기 제1 면측으로부터 상기 제1 영역과 전기적으로 접속하는 제1 전극과,
    상기 제2 면측으로부터 상기 제2 영역과 전기적으로 접속하는 제2 전극을 구비하는 것을 특징으로 하는 광 검출 장치.
  2. 제1항에 있어서,
    상기 반도체 기판의 두께 방향으로 연재되는 절연성의 화소 분리층을 또한 구비하고,
    상기 광전 변환부의 각각은 상기 화소 분리층에서 서로 전기적으로 이격되는 것을 특징으로 하는 광 검출 장치.
  3. 제2항에 있어서,
    상기 화소 분리층의 내부에 마련된 제3 전극을 또한 구비하는 것을 특징으로 하는 광 검출 장치.
  4. 제2항에 있어서,
    상기 화소 분리층의 내부에 마련된 금속층을 또한 구비하는 것을 특징으로 하는 광 검출 장치.
  5. 제2항에 있어서,
    상기 제1 전극은 상기 제1 면에서 상기 화소 분리층을 넘어서 마련되고, 인접하는 상기 광전 변환부의 각각의 상기 제1 영역과 전기적으로 접속하는 것을 특징으로 하는 광 검출 장치.
  6. 제1항에 있어서,
    상기 반도체 기판의 상기 제2 면에 게이트 절연막을 통하여 마련된 게이트 전극을 또한 구비하는 것을 특징으로 하는 광 검출 장치.
  7. 제6항에 있어서,
    상기 게이트 전극은 상기 반도체 기판을 두께 방향으로 파서 마련된 종형 게이트 전극인 것을 특징으로 하는 광 검출 장치.
  8. 제1항에 있어서,
    상기 반도체 기판의 상기 제2 면측에, 상기 제2 영역과 절연층을 끼워서 마련되고, 전위를 제어 가능한 상기 제1 도전형의 포텐셜 제어 영역을 또한 구비하는 것을 특징으로 하는 광 검출 장치.
  9. 제1항에 있어서,
    상기 반도체 기판의 두께 방향에서의 상기 제1 영역 및 상기 제2 영역의 형성 깊이는 상기 광전 변환부마다 각각 다른 것을 특징으로 하는 광 검출 장치.
  10. 제1항에 있어서,
    상기 반도체 기판의 상기 제2 면에 적층된 다층 배선층을 또한 구비하는 것을 특징으로 하는 광 검출 장치.
  11. 제10항에 있어서,
    상기 다층 배선층은 상기 반도체 기판의 면내 방향으로 펼쳐지는 차광 구조를 포함하는 것을 특징으로 하는 광 검출 장치.
  12. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 면에 마련되고, 상기 입사광을 산란 또는 회절시키는 요철 구조를 또한 구비하는 것을 특징으로 하는 광 검출 장치.
  13. 제1항에 있어서,
    상기 반도체 기판의 상기 제2 면측에 마련된 상기 제2 도전형의 플로팅 디퓨전 영역과,
    상기 제2 영역과, 상기 플로팅 디퓨전 영역 사이에 마련되고, 상기 제2 영역으로부터 상기 플로팅 디퓨전 영역에의 전하의 전송을 제어하는 전송 게이트 트랜지스터를 또한 구비하는 것을 특징으로 하는 광 검출 장치.
  14. 제13항에 있어서,
    상기 제2 영역을 끼워서 상기 플로팅 디퓨전 영역과 반대측에 마련된 상기 제2 도전형의 오버플로우 드레인 영역과,
    상기 제2 영역과, 상기 오버플로우 드레인 영역 사이에 마련되고, 상기 제2 영역으로부터 상기 오버플로우 드레인 영역에의 전하의 전송을 제어하는 오버플로우 게이트 트랜지스터를 또한 구비하는 것을 특징으로 하는 광 검출 장치.
  15. 제1항에 있어서,
    상기 반도체 기판과, 절연성 재료의 계면에 마련된 피닝층을 또한 구비하고,
    상기 피닝층은 대전성을 갖는 층 또는 상기 제2 도전형의 층인 것을 특징으로 하는 광 검출 장치.
  16. 제1항에 있어서,
    상기 제2 영역보다도 상기 제1 면측에, 상기 제2 영역과 접하여 마련된 상기 제1 도전형의 제4 영역과,
    상기 반도체 기판의 면내 방향으로 상기 제2 영역을 둘러싸고, 상기 반도체 기판의 두께 방향으로 상기 제2 영역보다도 깊은 영역까지 마련된 절연층을 또한 구비하는 것을 특징으로 하는 광 검출 장치.
  17. 제1항에 있어서,
    상기 제2 영역보다도 상기 제1 면측에, 상기 제2 영역과 접하여 마련된 상기 제1 도전형의 제4 영역과,
    상기 제1 영역보다도 상기 제2 면측에, 상기 제1 영역과 접하여 마련된 상기 제2 도전형의 제5 영역을 또한 구비하는 것을 특징으로 하는 광 검출 장치.
  18. 제1항에 있어서,
    복수의 상기 광전 변환부는 상기 입사광의 입사면에 차광부가 마련된 참조 화소의 상기 광전 변환부와, 상기 차광부가 마련되지 않은 통상 화소의 상기 광전 변환부를 포함하는 것을 특징으로 하는 광 검출 장치.
  19. 제18항에 있어서,
    상기 참조 화소는 상기 통상 화소와 인접하여 마련되는 것을 특징으로 하는 광 검출 장치.
  20. 제1항에 있어서,
    상기 제1 전극은 캐소드 전극이고, 상기 제2 전극은 애노드 전극인 것을 특징으로 하는 광 검출 장치.
KR1020217042712A 2019-07-12 2020-03-30 광 검출 장치 KR20220030948A (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201962873481P 2019-07-12 2019-07-12
US62/873,481 2019-07-12
US201962880211P 2019-07-30 2019-07-30
US201962880451P 2019-07-30 2019-07-30
US62/880,211 2019-07-30
US62/880,451 2019-07-30
PCT/JP2020/014625 WO2021009978A1 (ja) 2019-07-12 2020-03-30 光検出装置

Publications (1)

Publication Number Publication Date
KR20220030948A true KR20220030948A (ko) 2022-03-11

Family

ID=74210374

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217042712A KR20220030948A (ko) 2019-07-12 2020-03-30 광 검출 장치

Country Status (7)

Country Link
US (1) US20220359584A1 (ko)
EP (1) EP3998642A4 (ko)
JP (1) JPWO2021009978A1 (ko)
KR (1) KR20220030948A (ko)
CN (1) CN114586181A (ko)
TW (1) TW202103311A (ko)
WO (1) WO2021009978A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210098519A1 (en) * 2019-09-30 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded light shield structure for cmos image sensor
US11699688B2 (en) * 2019-12-03 2023-07-11 Nichia Corporation Surface-emitting light source and method of manufacturing the same
KR20220005888A (ko) * 2020-07-07 2022-01-14 삼성전자주식회사 이미지 센서
US11735677B2 (en) * 2020-07-20 2023-08-22 ActLight SA Photodetectors and photodetector arrays
WO2022234626A1 (ja) 2021-05-06 2022-11-10 三菱電機株式会社 測距装置、測距方法及び測距プログラム
CN115911139B (zh) * 2022-11-29 2023-10-27 山东中科际联光电集成技术研究院有限公司 抗过载光接收组件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018167567A1 (en) 2017-03-17 2018-09-20 ActLight SA Photo detector systems and methods of operating same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09331051A (ja) * 1995-06-16 1997-12-22 S I I R D Center:Kk 光電変換半導体装置
KR100684878B1 (ko) * 2005-01-24 2007-02-20 삼성전자주식회사 빛의 파장에 따라 다른 두께의 메몰 베리어층을 구비하는이미지 센서 및 그 형성 방법
JP4607773B2 (ja) * 2006-01-19 2011-01-05 富士フイルム株式会社 撮像素子および撮像システム
EP2433317B1 (de) * 2009-05-19 2014-07-30 heliatek GmbH Halbleitendes bauelement
US20130334639A1 (en) * 2012-06-18 2013-12-19 Aeroflex Colorado Springs Inc. Photodiode with reduced dead-layer region
TW201405792A (zh) * 2012-07-30 2014-02-01 Sony Corp 固體攝像裝置、固體攝像裝置之製造方法及電子機器
US9160949B2 (en) * 2013-04-01 2015-10-13 Omnivision Technologies, Inc. Enhanced photon detection device with biased deep trench isolation
JP2016066766A (ja) * 2014-09-26 2016-04-28 ソニー株式会社 固体撮像装置、および電子装置
JP6743035B2 (ja) * 2015-10-05 2020-08-19 ソニーセミコンダクタソリューションズ株式会社 撮像装置、製造方法
JP2017175102A (ja) * 2016-03-16 2017-09-28 ソニー株式会社 光電変換素子及びその製造方法並びに撮像装置
JP7055544B2 (ja) * 2016-11-29 2022-04-18 ソニーセミコンダクタソリューションズ株式会社 センサチップおよび電子機器
CN109155325A (zh) * 2017-03-22 2019-01-04 索尼半导体解决方案公司 摄像装置和信号处理装置
JP2018190797A (ja) * 2017-04-28 2018-11-29 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
US10636930B2 (en) * 2017-09-29 2020-04-28 Taiwan Semiconductor Manufacturing Company Ltd. SPAD image sensor and associated fabricating method
US10204950B1 (en) * 2017-09-29 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. SPAD image sensor and associated fabricating method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018167567A1 (en) 2017-03-17 2018-09-20 ActLight SA Photo detector systems and methods of operating same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Okhonin et al. , "A dynamic operation of a PIN photodiode" Applied Physics Letters, (MI), 2015, 106, 031115

Also Published As

Publication number Publication date
WO2021009978A1 (ja) 2021-01-21
JPWO2021009978A1 (ko) 2021-01-21
TW202103311A (zh) 2021-01-16
CN114586181A (zh) 2022-06-03
US20220359584A1 (en) 2022-11-10
EP3998642A1 (en) 2022-05-18
EP3998642A4 (en) 2022-09-21

Similar Documents

Publication Publication Date Title
WO2021009978A1 (ja) 光検出装置
US10855893B2 (en) Solid-state imaging device with uneven structures and method for manufacturing the same, and electronic apparatus
JP2016127264A (ja) 固体撮像素子およびその製造方法、並びに電子機器
KR20220030939A (ko) 광 검출 장치
KR20130016518A (ko) 이중 감지 기능을 가지는 기판 적층형 이미지 센서
US11837670B2 (en) Semiconductor devices with single-photon avalanche diodes, light scattering structures, and multiple deep trench isolation structures
JP7174932B2 (ja) 固体撮像素子
WO2016104177A1 (ja) 固体撮像素子およびその製造方法、並びに電子機器
US20230378386A1 (en) Photodetectors and photodetector arrays
JP7290185B2 (ja) 光検出装置およびその製造方法
US20210377481A1 (en) Multi-function transfer gate electrode for a photodetector and methods of operating the same
WO2022122822A1 (en) Photodiode device with enhanced characteristics
TWI660491B (zh) 影像感測器
JP2020167248A (ja) 固体撮像素子
TWI813103B (zh) 半導體元件及半導體晶粒
WO2021149650A1 (ja) フォトセンサ及び距離測定システム
US20240192054A1 (en) Light detection apparatus and electronic device
US20240055537A1 (en) Semiconductor Devices with Single-Photon Avalanche Diodes, Light Scattering Structures, and Multiple Isolation Structures
KR20230124355A (ko) 이미지 센서
JP2022157560A (ja) センサ装置