KR20220018880A - 수직 전계 효과 트랜지스터를 포함하는 집적 회로 장치 및 그의 형성 방법 - Google Patents

수직 전계 효과 트랜지스터를 포함하는 집적 회로 장치 및 그의 형성 방법 Download PDF

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KR20220018880A
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Abstract

집적 회로 장치 및 그의 형성 방법이 제공된다. 집적 회로 장치는 기판 상에 제1 수직 전계 효과 트랜지스터(VFET)를 포함하는 제1 활성 영역, 제2 수직 전계 효과 트랜지스터를 포함하는 제2 활성 영역, 및 상기 제1 활성 영역 및 상기 제2 활성 영역 사이의 확산 방지 영역을 포함할 수 있다. 상기 확산 방지 영역은 상기 기판 내의 제1 및 제2 분리막들 및 상기 기판의 일부로부터 돌출되는 확산 방지 채널 영역을 포함할 수 있다. 상기 기판의 일부는 상기 제1 분리막 및 상기 제2 분리막 사이에 있을 수 있다. 일부 실시예들에서, 상기 제1 및 제2 분리막들은 상기 확산 방지 채널 영역의 각각의 대향하는 측벽들에 인접할 수 있다.

Description

수직 전계 효과 트랜지스터를 포함하는 집적 회로 장치 및 그의 형성 방법 {INTEGRATED CIRCUIT DEVICES INCLUDING A VERTICAL FIELD-EFFECT TRANSISTOR AND METHODS OF FORMING THE SAME}
본 개시는 일반적으로 전자 분야에 대한 것이고, 구체적으로 수직 전계 효과 트랜지스터(VFET) 장치에 대한 것이다.
VFET 장치의 높은 확장성으로 인해, VFET 장치의 다양한 구조들 및 제조 공정들이 연구되고 있다. 따라서, VFET 장치의 성능 및/또는 신뢰성을 개선하는 제조 공정을 개발하는 것은 이익이 될 수 있다.
본 발명의 목적은 성능 및 신뢰성이 개선된 수직 전계 효과 트랜지스터를 포함하는 집적 회로 장치 및 그의 형성 방법을 제공하는 것이다.
본 발명의 기술적 사상의 개시의 일부 실시예들에 따르면, 집적 회로 장치는 기판 상에 제1 수직 전계 효과 트랜지스터(VFET)를 포함하는 제1 활성 영역, 제2 수직 전계 효과 트랜지스터를 포함하는 제2 활성 영역 및 상기 제1 활성 영역 및 상기 제2 활성 영역 사이의 확산 방지 영역을 포함할 수 있다. 상기 확산 방지 영역은 상기 기판 내의 제1 및 제2 분리막들 및 상기 기판의 일부로부터 돌출되는 확산 방지 채널 영역을 포함할 수 있다. 상기 기판의 일부는 상기 제1 분리막 및 상기 제2 분리막 사이에 있을 수 있다. 일부 실시예들에서, 상기 제1 및 제2 분리막들은 상기 확산 방지 채널 영역의 각각의 대향하는 측벽들에 인접할 수 있다.
본 발명의 기술적 사상의 일부 실시예들에 따르면, 집적 회로 장치는 제1 방향으로 서로 이격되는 기판 상의 제1 활성 영역 및 제2 활성 영역을 포함할 수 있다. 상기 제1 활성 영역은 제1 수직 전계 효과 트랜지스터(VFET)를 포함할 수 있고, 상기 제2 활성 영역은 제2 수직 전계 효과 트랜지스터를 포함할 수 있다. 집적 회로 장치는 상기 기판 내의 제1 분리막, 상기 기판 상의 더미 채널 영역 및 상기 기판 내의 제2 분리막을 포함할 수 있다. 상기 제1 분리막, 상기 더미 채널 영역 및 상기 제2 분리막은 평면적 관점에서 상기 제1 방향으로 순차적으로 배열될 수 있다.
본 발명의 기술적 사상의 일부 실시예들에 따르면, 집적 회로 장치는 기판 상의 제1 활성 영역 및 제2 활성 영역을 포함할 수 있다. 상기 제1 활성 영역은 상기 기판으로부터 돌출되는 제1 채널 영역 및 상기 제1 채널 영역 상의 제1 상부 소스/드레인 영역을 포함할 수 있다. 직접 회로 장치는 또한 상기 상기 제1 활성 영역 및 상기 제2 활성 영역 사이의 상기 기판 내의 제1 분리막 및 제2 분리막, 상기 기판으로부터 돌출하고 상기 제1 분리막 및 상기 제2 분리막 사이에 있는 제2 채널 영역, 및 상기 제2 채널 영역 상의 절연막을 포함할 수 있다. 상기 절연막은 상기 제2 채널 영역의 상면의 전부에 접할 수 있다.
본 개시의 일부 실시예들에 따르면, 집적 회로 장치를 형성하는 방법은 기판 상에 제1, 제2 및 제3 채널 영역들을 형성하는 것을 포함할 수 있따. 각각의 상기 제1, 제2 및 제3 채널 영역들은 상기 기판으로부터 돌출될 수 있고, 각각의 상기 제1, 제2 및 제3 채널 영역들은 제1 방향으로 순차적으로 배열될 수 있다. 상기 방법은 또한 상기 기판 내에 제1 및 제2 하부 소스/드레인 영역들을 형성하는 것 및 상기 기판 내에 제1 및 제2 분리막들을 형성하는 것을 포함할 수 있다. 상기 제1 하부 소스/드레인 영역은 평면적 관점에서 상기 제1 및 제2 채널 영역들 사이에 있을 수 있고, 상기 제2 하부 소스/드레인 영역은 상기 평면적 관점에서 상기 제2 및 제3 채널 영역들 사이에 있을 수 있다. 상기 제1 분리막의 일부는 상기 제1 하부 소스/드레인 영역 내에 있을 수 있고, 상기 제2 분리막의 일부는 상기 제2 하부 소스/드레인 영역 내에 있을 수 있다. 또한, 방법은 상기 제1 및 제3 채널 영역들 상에 각각 제1 및 제2 상부 소스/드레인 영역들을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 실시예들에 따른 집적 회로 장치는 확산 방지 영역을 포함함에 따라, 수직 전계 효과 트랜지스터의 성능 및 신뢰성이 개선될 수 있다.
도 1은 본 발명의 기술적 사상의 일부 실시예들에 따른 집적 회로 장치의 개략적인 레이아웃이다.
도 2 및 3은 본 발명의 기술적 사상의 일부 실시예들에 따른 집적 회로 장치의 도 1의 A-A'선에 따른 단면도이다.
도 4 및 5는 본 발명의 기술적 사상의 일부 실시예들에 따른 집적 회로 장치의 도 1의 B-B'선에 따른 단면도이다.
도 6은 본 발명의 기술적 사상의 일부 실시예들에 따른 집적 회로 장치를 형성하는 방법들의 흐름도이다.
도 7내지 10은 본 발명의 기술적 사상의 일부 실시예들에 따른 집적 회로 장치를 형성하는 방법을 나타내는 도 1의 A-A'선에 따른 단면도들이다.
집적 회로 장치는 이격된 활성 영역들의 트랜지스터들을 전기적으로 분리하기 위한 확산 방지 영역을 포함할 수 있다. 확산 방지 영역이 채널 피치보다 큰 폭을 가지는 단일 분리막을 포함하는 경우, 확산 방지 영역은 활성 영역의 패턴 밀도보다 낮은 패턴 밀도를 가질 수 있고, 낮은 패턴 밀도에 의한 결함들이 제조 공정(예를 들어, 식각 공정, 화학적 기계적 연마(CMP) 공정, 또는 리소그래피 공정)에서 발생할 수 있다. 또한, 확산 방지 영역이 단일 분리막을 포함하는 경우, 확산 방지 영역은 활성 영역과 다른 특성들(예를 들면, 열 흡착 및/또는 스트레스의 유형 및 정도)을 가질 수 있고, 이러한 특성들의 차이는 로컬 레이아웃 효과(LLE)의 문제를 만들고 결함을 유발할 수 있다.
도 1은 본 발명의 기술적 사상의 일부 실시예들에 따른 집적 회로 장치의 개략적인 레이아웃이다. 도 2는 본 발명의 기술적 사상의 일부 실시예들에 따른 집적 회로 장치의 도 1의 A-A'선에 따른 단면도이다.
도 1 및 2를 참조하면, 집적 회로 장치는 기판(100) 상의 복수의 활성 영역들(예를 들어, 제1 활성 영역(120_1), 제2 활성 영역(120_2) 및 제3 활성 영역(120_3))을 포함할 수 있다. 제1 활성 영역(120_1), 제2 활성 영역(120_2) 및 제3 활성 영역(120_3)은 제1 방향(D1)으로 배열되어 서로 이격될 수 있다. 각각의 제1 활성 영역(120_1), 제2 활성 영역(120_2) 및 제3 활성 영역(120_3)은 제2 방향(D2)으로 연장될 수 있다. 본 개시에서 “구성 요소 A는 X방향으로 연장한다”는(또는 유사한 문장은) 구성 요소 A가 X방향으로 길게 연장하는 것을 의미할 수 있다.
제 1 방향(D1)과 제2 방향(D2)은 서로 직교할 수 있다, 제1 방향(D1) 및 제2 방향(D2)은 각각 제1 수평 방향 및 제2 수평 방향일 수 있다. 기판(100)은 예를 들어 하나 이상의 반도체 물질(예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC 및/또는 InP)을 포함할 수 있다. 일부 실시예들에서, 기판(100)은 벌크 기판(예를 들어, 벌크 실리콘 기판) 또는 SOI(semiconductor on insulator) 기판일 수 있다.
일부 실시예들에서, 제1 활성 영역(120_1), 제2 활성 영역(120_2) 및 제3 활성 영역(120_3) 각각은 스탠다드 셀일 수 있다. 예를 들어, 스탠다드 셀은 인버터, 2-input NAND 게이트, 3-input NAND 게이트, 2-input NOR 게이트, 3-input NOR 게이트, And-Or inverter(AOI), Or-And inverter(OAI), XNOR 게이트, XOR 게이트, multiplexer(MUX), 래치 또는 D-플립-플롭일 수 있다.
제1 활성 영역(120_1), 제2 활성 영역(120_2) 및 제3 활성 영역(120_3) 각각은 기판(100)에서 제3 방향(D3)으로 돌출된 적어도 하나의 채널 영역(12)을 포함할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교할 수 있고, 수직 방향일 수 있다. 도 1은 각각의 제1 활성 영역(120_1), 제2 활성 영역(120_2) 및 제3 활성 영역(120_3)이 특정 패턴으로 배열된 4개의 채널 영역들(12)을 포함하는 것으로 도시 되었지만, 본 발명의 기술적 사상은 이에 제한되지 않는다. 일부 실시예들에서, 각각의 제1 활성 영역(120_1), 제2 활성 영역(120_2) 및 제3 활성 영역(120_3)은 단일 채널 영역(12) 또는 도 1에 도시된 특정 패턴과 다른 패턴으로 배열된 2개 이상의 채널 영역들(12)을 포함할 수 있다.
제1 확산 방지 영역(140_1)은 제1 활성 영역(120_1) 및 제2 활성 영역(120_2) 사이에 제공되어 제1 활성 영역(120_1) 및 제2 활성 영역(120_2)을 서로 전기적으로 분리할 수 있다. 제2 확산 방지 영역(140_2)은 제2 활성 영역(120_2) 및 제3 활성 영역(120_3) 사이에 제공되어 제2 활성 영역(120_2) 및 제3 활성 영역(120_3)을 서로 전기적으로 분리할 수 있다.
제1 확산 방지 영역(140_1) 및 제2 확산 방지 영역(140_2) 각각은 적어도 하나의 확산 방지 채널 영역(12d)을 포함할 수 있다. 제1 확산 방지 영역(140_1)은 도 1에 도시된 대로 제1 방향(D1)으로 제1 활성 영역(120_1) 및 제2 활성 영역(120_2) 사이에 제공되는 단일 확산 방지 채널 영역(12d)을 포함할 수 있고, 단일 확산 방지 영역(Single Diffusion Break; SDB) 일 수 있다. 제2 확산 방지 영역(140_2)은 도 1에 도시된 대로 제1 방향(D1)으로 제2 활성 영역(120_2) 및 제3 활성 영역(120_3) 사이에 배열 및 정렬되는 2개의 확산 방지 채널 영역들(12d)을 포함할 수 있고, 더블 확산 방지 영역(Double Diffusion Break; DDB)일 수 있다.
본 발명의 기술적 사상은 도 1에 도시된 제1 확산 방지 영역(140_1) 또는 제2 확산 방지 영역(140_2)의 확산 방지 채널 영역들(12d)의 개수에 제한되지 않는 것에 유의해야 한다. 일부 실시예들에서, 제1 확산 방지 영역(140_1) 및/또는 제2 확산 방지 영역(140_2)은 제1 방향(D1)으로 배열 및 정렬된 3개 이상의 확산 방지 채널 영역들(12d)을 포함할 수도 있다.
계속 도 1 및 2를 참조하면, 채널 영역(12)은 제1 방향(D1)으로 제1 폭(w1)을 가질 수 있고, 확산 방지 채널 영역(12d)은 제1 방향(D1)으로 제2 폭(w2)을 가질 수 있고, 제1 폭(w1)과 제2 폭(w2)은 동일할 수 있다. 예를 들어, 제1 폭(w1)은 약 10nm일 수 있다.
단일 활성 영역(예를 들어, 제1 활성 영역(120_1)) 상의 채널 영역들(12)은 제1 방향(D1)으로 제1 거리(d1)만큼 서로 이격될 수 있고, 확산 방지 채널 영역(12d) 및 그에 가장 가까운 채널 영역(12)은 제1 방향(D1)으로 제2 거리(d2)만큼 서로 이격될 수 있고, 제1 거리(d1)는 제2 거리(d2)와 동일할 수 있다. 일부 실시예들에서, 도 2에 도시된대로 채널 영역들(12)의 상면들은 확산 방지 채널 영역(12d)의 상면과 공면을 이룰 수 있다.
도 2는 각각의 채널 영역들(12) 및 확산 방지 채널 영역(12d)이 수직 측벽을 가지고 제3 방향(D3)으로 균일한 폭을 가지는 것으로 도시되었지만, 본 발명의 기술적 사상은 이에 제한되지 않는다. 일부 실시예들에서, 채널 영역들(12) 중 하나 및 확산 방지 채널 영역(12d)은 기울어진 측벽을 가질 수 있고, 제3 방향(D3)으로 다양한 폭을 가질 수 있다. 채널 영역들(12) 중 하나 및 확산 방지 채널 영역(12d)이 기울어진 측벽을 가지는 경우, 제1 폭(w1) 및/또는 제2 폭(w2)은 채널 영역(12)의 하면 또는 확산 방지 채널 영역(12d)의 하면의 폭일 수 있다. 채널 영역(12) 또는 확산 방지 채널 영역(12d)의 하면은 기판(100)에 접할 수 있다. 또한, 제1 거리(d1) 및 제2 거리(d2)는 채널 영역(12)의 하면 및/또는 확산 방지 채널 영역(12d)의 하면을 참조하여 측정될 수 있다.
도 2를 참조하면, 게이트 절연막(24) 및 게이트 전극막(26)은 채널 영역들(12) 및 확산 방지 채널 영역(12d) 각각의 측벽 상에 제공될 수 있다. 하부 소스/드레인 영역(14)은 채널 영역들(12) 각각의 하면에 인접하여 기판(100) 내에 제공될 수 있고, 상부 소스/드레인 영역(34)은 채널 영역들(12) 각각의 상면 상에 제공될 수 있다. 각각의 하부 소스/드레인 영역(14) 및 각각의 상부 소스/드레인 영역(34)은 불순물(예를 들어, B, Al, Ga, P 및/또는 As)을 포함할 수 있다. 채널 영역(12), 하부 소스/드레인 영역(14), 상부 소스/드레인 영역(34), 게이트 절연막(24) 및 게이트 전극막(26)은 VFET를 구성할 수 있다.
게이트 절연막(24)은 예를 들어 실리콘 산화물 및/또는 하이-k 물질(예를 들어, 하프늄 옥사이드 또는 알루미늄 옥사이드)을 포함할 수 있다. 게이트 전극막(26)은 예를 들어 금속(예를 들어, W, Ti, Cu 및/또는 Co) 또는 도핑된 반도체 물질을 포함하는 도전막을 포함할 수 있다. 게이트 전극막(26)은 게이트 절연막(24) 상에 순차적으로 적층된 복수의 막들을 포함할 수 있고, 일함수 막 및 도전막을 포함할 수 있다. 일함수 막은 예를 들어 금속 질화물(예를 들어, TiN, TiAlN, TaAlN), TiAl, TaC, TiC 또는 HfSi을 포함할 수 있다.
하부 스페이서막(22)은 하부 소스/드레인 영역(14) 및 게이트 전극막(26) 사이에 제공될 수 있어 그들을 전기적으로 분리할 수 있다. 상부 스페이서막(32)은 게이트 전극막(26) 및 상부 소스/드레인 영역(34) 사이에 제공될 수 있어 그들을 전기적으로 분리할 수 있다. 각각의 하부 스페이서막(22) 및 상부 스페이서막(32)은 예를 들어 SiN 및/또는 SiON인 절연 물질을 포함할 수 있다.
제1 확산 방지 영역(140_1)은 기판(100) 내에 확산 방지 채널 영역(12d)의 대향하는 측벽들에 각각 인접하는 2개의 분리막들(16)을 포함할 수 있다. 분리막(16)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 2개의 분리막들(16) 중 제1 분리막(16)은 제1 활성 영역(120_1)의 측벽에 접할 수 있고, 2개의 분리막들(16) 중 제2 분리막(16)은 제2 활성 영역(120_2)의 측벽에 접할 수 있다.
확산 방지 하부 소스/드레인 영역(14d)은 확산 방지 채널 영역(12d)의 측벽과 인접하여 기판(100) 내에 제공될 수 있다. 확산 방지 하부 소스/드레인 영역(14d)은 하부 소스/드레인 영역들(14)의 불순물과 동일한 불순물을 포함할 수 있다. 확산 방지 하부 소스/드레인 영역(14d)의 크기는 트랜지스터의 소스/드레인 영역의 기능을 할 정도로 충분히 크지 않을 수 있고, 확산 방지 하부 소스/드레인 영역(14d)은 더미 하부 소스/드레인 영역일 수 있다. 분리막(16)은 확산 방지 하부 소스/드레인 영역(14d)의 측벽에 접할 수 있다. 일부 실시예들에서, 확산 방지 하부 소스/드레인 영역(14d)은 생략될 수도 있다.
도 2에 도시된대로, 확산 방지 채널 영역(12d)과 그에 가장 가까운 채널 영역(12)은 그들 사이의 갭을 정의할 수 있고, 갭은 제1 방향(D1)으로 제1 중심(C_1)을 가질 수 있다. 분리막(16)의 상면(16u)은 제1 방향(D1)으로 제2 중심(C_2)을 가지고, 제1 중심(C_1)은 가장 가까운 채널 영역(12)을 향하여 제1 방향(D1)으로 제2 중심(C_2)에서 오프셋될 수 있다.
일부 실시예들에서, 도 2에 도시된대로 상부 소스/드레인 영역은 확산 방지 채널 영역(12d) 상에 제공되지 않을 수 있다. 상부 소스/드레인 영역들(34) 상에 제공되는 절연막(42)은 확산 방지 채널 영역(12d)의 상면의 전부에 접할 수 있다. 상부 소스/드레인 영역이 확산 방지 채널 영역(12d) 상에 제공되지 않으면서, 확산 방지 채널 영역(12d) 상의 게이트 전극막(26)이 바이어스될 때, 전류가 확산 방지 채널 영역(12d)을 통해 흐르지 않는다. 따라서, 확산 방지 채널 영역(12d)은 더미 채널 영역일 수 있다.
도 3은 본 발명의 기술적 사상의 일부 실시예들에 따른 집적 회로 장치의 도 1의 A-A'선에 따른 단면도이다. 도 3을 참조하면, 확산 방지 상부 소스/드레인 영역(34d)은 확산 방지 채널 영역(12d) 상에 제공될 수 있다. 확산 방지 상부 소스/드레인 영역(34d)은 상부 소스/드레인 영역(34)보다 작을 수 있다. 예를 들어, 상부 소스/드레인 영역(34)은 제1 방향(D1)으로 제4 폭(w4)을 가질 수 있고, 확산 방지 상부 소스/드레인 영역(34d)은 제1 방향(D1)으로 제5 폭(w5)을 가질 수 있고, 제5 폭(w5)은 제4 폭(w4)의 0.8배 이하일 수 있다. 일부 실시예들에서. 제5 폭(w5)은 제4 폭(w4)의 0.5배 이하일 수도 있다.
확산 방지 상부 소스/드레인 영역(34d)의 크기는 트랜지스터의 상부 소스/드레인 영역의 기능을 할 정도로 충분히 크지 않을 수 있고, 확산 방지 상부 소스/드레인 영역(34d)은 더미 상부 소스/드레인 영역일 수 있다. 확산 방지 상부 소스/드레인 영역(34d)의 작은 크기는 확산 방지 상부 소스/드레인 영역(34d) 및 그에 인접하는 상부 소스/드레인 영역(34) 사이의 전기적 분리를 유지하는데 도움이 될 수 있고, 확산 방지 상부 소스/드레인 영역(34d) 및 그에 인접하는 상부 소스/드레인 영역(34) 사이의 전기적 쇼트에 의해 결합들이 발생할 가능성을 감소시킬 수 있다.
분리막(16)은 제1 방향(D1)으로 제3 폭(w3)을 가지는 상면(16u)을 포함할 수 있고, 제3 폭(w3)은 도2에 나타난대로 확산 방지 채널 영역(12d) 및 그에 가장 가까운 채널 영역(12) 사이의 제1 방향(D1)으로의 제2 거리(d2)보다 작을 수 있다. 예를 들어, 제3 폭(w3)은 약 21nm일 수 있다.
도 4는 본 발명의 기술적 사상의 일부 실시예들에 따른 집적 회로 장치의 도 1의 B-B'선에 따른 단면도이다. 도 4는 도 2 및 3과 유사하며, 유사한 구성 요소는 유사한 도면 부호를 사용한다. 도 4를 참조하면, 제2 확산 방지 영역(140_2)은 기판(100)에서 돌출하고 제1 방향(D1)으로 배열 및 정렬되는 2개의 확산 방지 채널 영역들(12d)을 포함할 수 있다. 도 1 및 4를 참조하면, 2개의 확산 방지 채널 영역들(12d)은 2개의 분리막들(16) 사이에 제공될 수 있다. 또한, 추가적인 분리막(16)이 2개의 확산 방지 채널 영역들(12d) 사이에 제공될 수 있다.
도 4는 확산 방지 상부 소스/드레인 영역들(34d)이 2개의 확산 방지 채널 영역들(12d) 상에 제공되는 것으로 도시되었지만, 일부 실시에들에서, 확산 방지 상부 소스/드레인 영역들(34d)은 생략될 수도 있고, 절연막(42)은 2개의 확산 방지 채널 영역들(12d) 각각의 상면의 전부에 접할 수 있다. 또한, 도 4는 제2 확산 방지 영역(140_2)이 확산 방지 하부 소스/드레인 영역들(14d)을 포함하는 것으로 도시되었지만, 일부 실시예들에서, 확산 방지 하부 소스/드레인 영역들(14d)은 생략될 수도 있다.
도 5는 본 발명의 기술적 사상의 일부 실시예들에 따른 집적 회로 장치의 도 1의 B-B'선에 따른 단면도이다. 도 5는 도 2, 3 및 4와 유사하며, 유사한 구성 요소는 유사한 도면 부호를 사용한다. 도 5를 참조하면, 분리막(16)은 2개의 확산 방지 채널 영역들(12d) 사이에서 기판(100) 내에 제공되지 않을 수 있고, 단일 확산 방지 하부 소스/드레인 영역(14d)이 2개의 확산 방지 채널 영역들(12d) 사이에서 기판(100) 내에 제공될 수 있다.
도 6은 본 발명의 기술적 사상의 일부 실시예들에 따른 집적 회로 장치를 형성하는 방법들의 흐름도이다. 도 7내지 10은 본 발명의 기술적 사상의 일부 실시예들에 따른 집적 회로 장치를 형성하는 방법을 나타내는 도 1의 A-A'선에 따른 단면도들이다.
도 6 및 7을 참조하면, 방법들은 기판(100) 상에 채널 영역들(예를 들어, 채널 영역들(12) 및 확산 방지 채널 영역(12d))을 형성하는 것을 포함할 수 있다(610 블록). 예를 들어, 채널 영역들은 채널 마스크막들(11)을 식각 마스크로 사용하는 기판(100)의 식각에 의해 형성될 수 있다. 채널 마스크막들(11)은 예를 들어 포토 레지스트 물질, 하드 마스크 물질, 및/또는 질소 및/또는 산소를 포함하는 실리콘층을 포함할 수 있다. 도 7은 채널 마스크막(11)이 단일막인 것으로 도시되었지만, 일부 실시예들에서, 채널 마스크막(11)은 제3 방향(D3)으로 순차적으로 적층된 복수의 막들을 포함할 수도 있다.
하부 소스/드레인 영역들(14)은 기판(100) 내에 형성될 수 있다(620 블록). 하부 소스/드레인 영역들(14)은 예를 들어 이온 임플란트 공정을 이용하여 기판(100)의 일부에 불순물을 주입하여 형성될 수 있다.
도 8을 참조하면, 라이너막(13), 제1 마스크막(15) 및 제2 마스크막(17)이 채널 영역들(12) 및 확산 방지 채널 영역(12d) 상에 순차적으로 형성될 수 있다. 일부 실시예들에서, 라이너막(13)은 채널 영역들(12) 및 확산 방지 채널 영역(12d) 상에 컨포멀(conformal)하게 형성될 수 있고, 채널 영역들(12) 및 확산 방지 채널 영역(12d) 상에서 균일한 두께를 가질 수 있다. 라이너막(13), 제1 마스크막(15) 및 제2 마스크막(17) 각각은 기판(100)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 라이너막(13), 제1 마스크막(15) 및 제2 마스크막(17) 각각은 예를 들어 포토 레지스트 물질, 하드 마스크 물질, 및/또는 질소 및/또는 산소를 포함하는 실리콘막을 포함할 수 있다.
제2 마스크막(17)의 개구는 제1 중심(C_1)으로부터 확산 방지 채널 영역(12d)을 향해 오프셋되는 제1 방향(D1)으로의 제3 중심(C_3)을 가질 수 있어, 트렌치(예를 들어, 도 9의 트렌치(10))를 형성한 후, 채널 영역(12)에 인접하는 하부 소스/드레인 영역들(14)의 잔여 부분은 확산 방지 하부 소스/드레인 영역(예를 들어, 도 9의 확산 방지 하부 소스/드레인 영역(14d))보다 클 수 있다.
도 9를 참조하면, 라이너막(13), 제1 마스크막(15) 및 제2 마스크막(17)을 식각 마스크로 사용하는 기판(100)의 식각에 의해 트렌치들(10)이 기판(100)에 형성될 수 있다. 트렌치들(10)은 제2 마스크막(17)을 식각 마스크로 사용하여 제1 마스크막(15)을 식각하고 기판(100)을 식각하는 것에 의해 형성될 수 있다. 일부 실시예들에서, 확산 방지 채널 영역(12d)의 서로 대향하는 측벽들 상의 라이너막(13)은 도 9에 도시된대로 제1 마스크막(15)이 식각될 때 노출될 수 있다.
도 6 및 10을 참조하면, 분리막들(16)은 트렌치들(10) 각각에 형성될 수 있다(630 블록). 도 9의 채널 마스크막(11), 라이너막(13), 제1 마스크막(15) 및 제2 마스크막(17)은 채널 영역들(12) 및 확산 방지 채널 영역(12d)의 상면들을 노출하기 위해 제거될 수 있다. 하부 스페이서막(22)은 기판(100) 상에 형성될 수 있고, 게이트 절연막(24) 및 게이트 전극막(26)을 포함하는 게이트 구조체가 채널 영역들(12) 및 확산 방지 채널 영역(12d) 각각의 옆에 형성될 수 있다(640 블록). 상부 스페이서막(32)은 게이트 구조체 상에 형성될 수 있다.
억제막(33)은 확산 방지 채널 영역(12d) 상에 형성될 수 있다(650 블록). 억제막(33)은 도 10에 도시된대로 확산 방지 채널 영역(12d)의 상면의 전부를 덮을 수 있다. 억제막(33)은 질화물 및/또는 산화물을 포함할 수 있고, 확산 방지 채널 영역(12d) 상에 상부 소스/드레인 영역이 형성되는 것을 억제할 수 있다.
상부 소스/드레인 영역들(34)은 예를 들어 채널 영역들(12)을 씨드막으로 사용하는 에피택시얼 성장 공정에 의해 채널 영역들(12) 상에 형성될 수 있다. 억제막(33)이 확산 방지 채널 영역(12d)을 덮으므로, 도 2에 도시된대로 에피택시얼막이 확산 방지 채널 영역(12d) 상에서 성장하지 못할 수 있고, 또는 도 3에 도시된대로 작은 에피택시얼막이 확산 방지 채널 영역(12d) 상에 형성될 수 있다.
도 4 및 5에 도시된 제2 확산 방지 영역(140_2)은 도 8에 도시된 제2 마스크막(17)의 개구들의 폭 및 개수를 변경하여 형성될 수 있다.
일부 실시예들이 첨부된 도면을 참조하여 위에서 설명되었다. 본 발명의 기술적 사상에서 벗어나지 않으면서 다양한 다른 형태들 및 실시예들이 가능하므로, 본 발명의 기술적 사상은 여기에 설명된 예시적인 실시예들에 한정되는 것으로 해석되어서는 안된다. 이러한 실시예들은 본 개시를 완전하게하고, 본 개시의 범위를 당업자에게 전달하도록 제공된다. 도면에서, 막 및 영역의 상대적 크기는 명확성을 위해 과장될 수 있다. 전체적으로 유사한 참조번호는 유사한 구성 요소를 나타낸다.
본 발명의 기술적 사상의 실시예들은 실시예들 및 실시예들이 포함하는 구조들의 이상적인 도면들의 단면도들 및 평면도들을 참조하여 설명되었다. 따라서, 예를 들어 제조 공정 및/또는 오차에 의해 도시된 것과 형태가 달라질 수도 있다. 따라서, 본 발명의 기술적 사상의 실시예들은 본 개시에 예시된 형태에 한정되는 것이 아니고, 제조 공정상 발생할 수 있는 오차를 포함할 수 있다.
다르게 정의되지 않으면, 본 개시에서 사용된 모든 용어들(기술적 및 과학적 용어들을 포함하는)은 본 개시가 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술 및/또는 본 개시의 맥락과 일치하는 의미를 갖는 것으로 해석되어야 하며, 명시적으로 정의되지 않는 한 지나치게 이상적으로 또는 형식적으로 해석되지 않는다.
본 개시에서 사용된 용어는 특정 실시예를 설명하기 위한 것이며, 본 개시를 제한하려는 의도는 가지지 않는다. 본 개시에서 사용된 단수 형태는 문맥상 명백하게 다르지 않는 한 복수 형태도 포함하도록 의도된다. 본 개시에서 사용된 용어 “포함하다” 및 “가지다”는 언급된 특징들, 정수들, 단계들, 동작들, 구성 요소들 및/또는 컴포넌트들의 존재를 명시하면서, 다른 특징들, 정수들, 단계들, 동작들, 구성 요소들, 컴포넌트들 및/또는 이들의 그룹들의 존재를 배제하지 않는다. 본 개시에서 사용된 용어 “및/또는”은 하나 이상의 열거된 항목들의 임의의 및 모든 조합을 포함한다. “적어도 하나”와 같은 표현이 구성 요소들의 리스트 앞에 있는 경우, 이는 리스트의 전체 구성 요소들을 수식하는 것이고, 리스트의 개별 구성 요소를 수식하는 것은 아니다.
본 개시에서 언급된 “구성 요소 B와 수직적으로 중첩되는 구성 요소 A”(또는 유사한 문장)은 구성 요소들 A 및 B 모두와 교차하는 수직 라인이 존재하는 것으로 이해될 수 있다. 용어 “제1”“제2”등이 본 개시에서 다양한 구성 요소들을 설명하기 위해 사용되었지만, 이러한 구성 요소들이 이 용어들에 제한되지 않는 것으로 이해될 수 있다. 이 용어들은 하나의 구성 요소를 다른 구성 요소와 구별하기 위해 사용된다. 따라서, 제1 구성 요소는 본 개시의 범위를 벗어나지 않으면서 제2 구성 요소로 지칭될 수 있다.
일부 대안적인 구현들에서, 본 개시의 흐름도의 블록들에서 언급된 기능들/동작들은 흐름도의 순서와 다를 수 있다는 것을 유의해야 한다. 예를 들어, 연속적으로 표시된 2개의 블록은 실질적으로 동시에 실행될 수 있고, 또는 관련된 기능/동작에 따라 블록이 때때로 역순으로 실행될 수도 있다. 또한, 흐름도 및/또는 블록도의 주어진 블록의 기능은 복수의 블록들로 분리될 수 있고, 또는 흐름도 및/또는 블록도의 2개 이상의 블록들의 기능들은 적어도 부분적으로 통합될 수도 있다. 마지막으로, 예시된 블록들 사이에 다른 블록이 추가될 수도 있고, 또는 본 발명의 기술적 사상의 범위를 벗어나지 않으면서 블록들/동작들이 생략될 수도 있다.
위에서 설명된 주제는 제한적인 것이 아니라 예시적인 것으로 간주되어야 한다. 첨부된 청구범위는 본 발명의 기술적 사상의 범위 내에 있는 모든 수정, 개선 및 다른 실시예들을 포함하도록 의도된다. 법률이 허용하는 최대 범위 내에서, 청구범위 및 균등물은 가능한 한 넓게 해석되며, 위의 설명에 의해 제한되지 않는다.

Claims (10)

  1. 기판 상의 제1 활성 영역 및 제2 활성 영역, 상기 제1 활성 영역은 제1 수직 전계 효과 트랜지스터(VFET)를 포함하고, 상기 제2 활성 영역은 제2 수직 전계 효과 트랜지스터를 포함하고; 및
    상기 제1 활성 영역 및 상기 제2 활성 영역 사이의 확산 방지 영역을 포함하고,
    상기 확산 방지 영역은:
    상기 기판 내의 제1 분리막 및 제2 분리막; 및
    상기 기판의 일부로부터 돌출하는 확산 방지 채널 영역을 포함하고,
    상기 기판의 상기 일부는 상기 제1 분리막 및 상기 제2 분리막 사이에 있는 집적 회로 장치.
  2. 제1 항에 있어서,
    상기 제1 수직 전계 효과 트랜지스터는 상기 기판으로부터 돌출되는 제1 채널 영역 및 상기 제1 채널 영역 상의 제1 상부 소스/드레인 영역을 포함하고,
    상기 확산 방지 채널 영역 상의 절연막을 더 포함하고,
    상기 절연막은 상기 확산 방지 채널 영역의 상면의 전부에 접하는 집적 회로 장치.
  3. 제1 항에 있어서,
    상기 제1 수직 전계 효과 트랜지스터는 상기 기판으로부터 돌출되는 제1 채널 영역 및 상기 제1 채널 영역 상의 제1 폭을 가지는 제1 상부 소스/드레인 영역을 포함하고,
    상기 확산 방지 영역은 상기 확산 방지 채널 영역 상의 제2 폭을 가지는 확산 방지 상부 소스/드레인 영역을 포함하고,
    상기 제2 폭은 상기 제1 폭의 0.8배 이하인 집적 회로 장치.
  4. 제1 항에 있어서,
    상기 제1 수직 전계 효과 트랜지스터는 상기 기판으로부터 돌출되는 각각의 제1 및 제2 채널 영역들을 포함하는 2개의 제1 수직 전계 효과 트랜지스터들을 포함하고,
    상기 제1 및 제2 채널 영역들은 제1 거리만큼 서로 이격되고,
    상기 제1 채널 영역 및 상기 확산 방지 채널 영역은 상기 제1 거리와 동일한 제2 거리만큼 서로 이격되는 집적 회로 장치.
  5. 제4 항에 있어서,
    상기 제1 및 제2 채널 영역들의 상면들은 상기 확산 방지 채널 영역의 상면과 공면을 이루는 집적 회로 장치.
  6. 제1 항에 있어서,
    상기 제1 분리막은 상기 제1 활성 영역의 측벽의 적어도 일부에 접하는 집적 회로 장치.
  7. 제1 항에 있어서,
    상기 제1 수직 전계 효과 트랜지스터는 상기 기판으로부터 돌출되는 제1 채널 영역을 포함하고,
    상기 제1 분리막은 상기 제1 채널 영역 및 상기 확산 방지 채널 영역 사이의 거리보다 크지 않은 폭을 가지는 상면을 포함하는 집적 회로 장치.
  8. 제1 항에 있어서,
    상기 제1 수직 전계 효과 트랜지스터는 상기 기판으로부터 돌출되는 제1 채널 영역을 포함하고,
    상기 제1 분리막은 상기 제1 활성 영역의 측벽의 적어도 일부에 접하고,
    상기 제1 채널 영역 및 상기 확산 방지 채널 영역은 그들 사이에 제1 갭을 정의하고,
    상기 제1 갭의 제1 중심은 상기 제1 분리막의 상면의 제2 중심으로부터 상기 제1 채널 영역을 향하여 오프셋되는 집적 회로 장치.
  9. 제1 방향으로 서로 이격되는 기판 상의 제1 활성 영역 및 제2 활성 영역, 상기 제1 활성 영역은 제1 수직 전계 효과 트랜지스터(VFET)를 포함하고, 상기 제2 활성 영역은 제2 수직 전계 효과 트랜지스터를 포함하고;
    상기 기판 내의 제1 분리막;
    상기 기판 상의 더미 채널 영역; 및
    상기 기판 내의 제2 분리막을 포함하고,
    상기 제1 분리막, 상기 더미 채널 영역 및 상기 제2 분리막은 평면적 관점에서 상기 제1 방향으로 순차적으로 배열되는 직접 회로 장치.
  10. 제9 항에 있어서,
    상기 제1 수직 전계 효과 트랜지스터는 상기 기판으로부터 돌출되는 제1 채널 영역을 포함하고,
    상기 제1 분리막은 상기 제1 활성 영역의 측벽의 적어도 일부와 접하고,
    상기 제1 분리막은 상기 제1 채널 영역 및 상기 더미 채널 영역 사이의 거리보다 크지 않은 폭을 가지는 상면을 포함하는 집적 회로 장치.
KR1020210002471A 2020-08-07 2021-01-08 수직 전계 효과 트랜지스터를 포함하는 집적 회로 장치 및 그의 형성 방법 KR20220018880A (ko)

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