KR20220007164A - 반도체 웨이퍼 및, 반도체 칩의 제조 방법 - Google Patents

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타카유키 이와사
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가부시키가이샤 제이브이씨 켄우드
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Abstract

반도체 웨이퍼(1)는, 반도체 웨이퍼(1) 상에 형성된 직사각형 형상의 회로 형성 영역(CA1)과, 회로 형성 영역(CA1)에 형성된 전자 회로와, 회로 형성 영역(CA1)의 외주를 둘러싸도록, 회로 형성 영역(CA1)의 4개의 외주변의 각각을 따라 형성된 제1 시일 링(SR1)과, 회로 형성 영역(CA1)의 4개의 외주변 중 적어도 1개의 외주변 이외의 나머지의 외주변에, 제1 시일 링(SR1)에 병행하여 형성된 제2 시일 링(SR2)을 구비한다.

Description

반도체 웨이퍼 및, 반도체 칩의 제조 방법
본 발명은, 반도체 웨이퍼 및, 반도체 칩의 제조 방법에 관한 것으로서, 시일 링에 의한 회로 열화 방지의 효과를 유지하면서, 예를 들면 유저의 요구에 따라서 다이싱 라인을 변경하는 데에 적합한 반도체 웨이퍼 및, 반도체 칩의 제조 방법에 관한 것이다.
반도체 웨이퍼로부터 잘려내어지는 각 반도체 칩에는, 전자 회로의 패턴이나 각종 기능 블록이 배치되는 회로 형성 영역의 외주를 둘러싸도록 하여, 구리(Cu), 알루미늄(Al) 등으로 이루어지는 시일 링이 형성되어 있다. 이 시일 링에 의해, 예를 들면, 반도체 칩의 절단부 주변으로부터 회로 내부로 수분이 침투하기 어려워지기 때문에, 회로 내부의 신호 전달의 열화가 억제된다. 그 결과, 반도체 칩의 신뢰성이 향상한다.
특허문헌 1에는, 시일 링에 관한 기술이 개시되어 있다. 구체적으로는, 특허문헌 1에는, 회로 형성 영역의 외주를 둘러싸도록 2중의 시일 링이 형성되어 있다. 그에 따라, 예를 들면, 다이싱 시의 치핑에 의해 외측의 시일 링이 파괴된 경우라도, 내측의 시일 링에 의해 회로 내부의 파괴를 막을 수 있다.
국제 공개 제2012/095907호
그런데, 향후, 반도체 웨이퍼의 제조업자는, 회로 패턴이 형성된 반도체 웨이퍼를, 반도체 칩으로서 잘라내지 않고, 반도체 웨이퍼인 그대로, 다이서(다이싱을 행하는 장치)를 소유하는 고객(유저)에게 제공하는 것이 예상된다. 또한, 반도체 웨이퍼의 제조업자는, 공통의 회로 패턴이 형성된 반도체 웨이퍼를 복수의 고객에게 제공하는 것도 예상된다.
여기에서, 다이싱에 의해 반도체 웨이퍼로부터 반도체 칩이 잘려내어지는 경우, 반도체 칩에는, 치핑이 발생하는 경우가 있다. 치핑이란, 칩 단면의 다이싱 자름 시작부에서의 이빠짐, 균열 등을 말한다. 통상, 치핑이 발생해도, 치핑의 정도에 의해 허용되는 경우도 있다.
예를 들면, 상기의 반도체 칩을 이용하여 반사형 액정 표시 장치가 형성되는 경우, 반사형 액정 표시 장치는, 패키지화되는 일 없이, 반도체 칩과 유리를 접합함으로써 형성된다. 즉, 반도체 칩의 단면(다이싱 자름 시작부)이 노출된 상태가 된다. 그 때문에, 반도체 칩의 단면에 발생한 치핑의 정도에 따라서는, 액정 조립 시에 문제가 발생하거나, 치핑 개소의 흡습에 의한 회로 열화 등이 발생하거나 할 가능성이 있다.
여기에서, 다이서의 성능이나 설계 제약(예를 들면 반도체 칩 단면에 형성되는 치핑의 허용량) 등은 유저에 따라 상이하기 때문에, 반도체 웨이퍼의 다이싱 조건, 구체적으로는, 반도체 웨이퍼의 다이싱 라인의 폭은, 유저에 따라 여러 가지이다. 특히, 반도체 칩이 반사형 액정 표시 장치의 형성에 이용되는 경우, 액정 조립 방법의 차이나, 반사형 액정 표시 장치의 사용 방법의 차이 등에 의해서도, 반도체 웨이퍼의 다이싱 조건을 변경하지 않으면 안 되는 경우가 있다.
그러나, 복수의 유저의 각각의 요구를 만족시키기 위해 상이한 다이싱 라인폭을 갖는 복수 종류의 반도체 웨이퍼를 설계한 경우, 설계 비용이 증대해 버린다는 문제가 있었다. 한편으로, 공통의 반도체 웨이퍼에 대하여 다이싱 조건이 상이한 다이싱이 행해진 경우, 다이싱 라인을 넘어 다이싱이 행해질 가능성이 있고, 그 경우, 시일 링이 파괴되어 버릴 가능성이 있다.
본 발명은 이상의 점을 감안하여 이루어진 것으로서, 시일 링에 의한 회로 열화 방지의 효과를 유지하면서, 예를 들면 유저의 요구에 따라서 다이싱 라인의 변경을 가능하게 한 반도체 웨이퍼 및, 반도체 칩의 제조 방법을 제공하는 것을 목적으로 한다.
본 실시 형태의 일 실시 형태에 따른 반도체 웨이퍼는, 반도체 웨이퍼 상에 형성된 직사각형 형상의 회로 형성 영역과, 상기 회로 형성 영역에 형성된 전자 회로와, 상기 회로 형성 영역의 외주를 둘러싸도록, 당해 회로 형성 영역의 4개의 외주변의 각각을 따라 형성된 제1 시일 링과, 상기 회로 형성 영역의 상기 4개의 외주변 중 적어도 1개의 외주변 이외의 나머지의 외주변에, 상기 제1 시일 링에 병행하여 형성된 제2 시일 링을 구비한다.
본 실시 형태의 일 실시 형태에 따른 반도체 칩의 제조 방법은, 반도체 웨이퍼 상에 있어서 매트릭스 형상으로 구획된 직사각형 형상의 복수의 회로 형성 영역과, 각 상기 회로 형성 영역에 형성된 전자 회로와, 각 상기 회로 형성 영역의 외주를 둘러싸도록, 당해 회로 형성 영역의 4개의 외주변의 각각을 따라 형성된 제1 시일 링과, 각 상기 회로 형성 영역의 상기 4개의 외주변 중 적어도 1개의 외주변 이외의 나머지의 외주변에, 상기 제1 시일 링에 병행하여 형성된 제2 시일 링을 구비한, 반도체 웨이퍼를 이용한 반도체 칩의 제조 방법으로서, 인접하는 상기 회로 형성 영역의 사이에 형성된 제1 시일 링에 의해 규정되는 제1 다이싱 라인 및, 인접하는 상기 회로 형성 영역의 사이에 형성된 제1 및 제2 시일 링 중 적어도 제2 시일 링을 이용하여 규정되는 제2 다이싱 라인의 어느 하나를 따라 다이싱을 행함으로써, 반도체 칩을 잘라낸다.
본 실시 형태에 의하면, 시일 링에 의한 회로 열화 방지의 효과를 유지하면서, 예를 들면 유저의 요구에 따라서 다이싱에 이용되는 다이싱 라인의 변경을 가능하게 한 반도체 웨이퍼 및, 반도체 칩의 제조 방법을 제공할 수 있다.
도 1은 실시 형태 1에 따른 반도체 웨이퍼의 개략 평면도이다.
도 2는 도 1에 나타내는 반도체 웨이퍼에 형성된 복수의 반도체 칩을 확대한 개략 평면도이다.
도 3은 시일 링 및 그 주변 영역의 개략 단면도이다.
도 4는 시일 링 및 그 주변 영역의 개략 평면도이다.
도 5는 액정 표시 장치의 형성에 이용되는 반도체 칩의 회로 배치 상황을 나타내는 개략 평면도이다.
도 6은 도 5에 나타내는 반도체 칩의 일부를 확대한 평면도이다.
도 7은 도 5에 나타내는 반도체 칩을 이용하여 형성된 액정 표시 장치의 개략 사시도이다.
도 8은 실시 형태 2에 따른 반도체 웨이퍼에 형성된 복수의 반도체 칩을 확대한 개략 평면도이다.
도 9는 실시 형태 3에 따른 반도체 웨이퍼에 형성된 복수의 반도체 칩을 확대한 개략 평면도이다.
(발명을 실시하기 위한 형태)
<실시 형태 1>
도 1은, 실시 형태 1에 따른 반도체 웨이퍼(1)의 개략 평면도이다. 도 1에 나타내는 바와 같이, 반도체 웨이퍼(1)에는, 반도체 칩(10)으로서 잘려내어지는 직사각형 형상의 복수의 영역(이하, 반도체 칩(10)이라고 칭함)이 매트릭스 형상으로 형성(구획)되어 있다. 이 반도체 웨이퍼(1)를 다이싱 라인(보다 상세하게는 다이싱 라인의 센터 라인)을 따라 다이싱함으로써, 복수의 반도체 칩(10)이 잘려내어진다.
도 2는, 반도체 웨이퍼(1)에 형성된 복수(도 2의 예에서는 4개)의 반도체 칩(10)을 확대한 개략 평면도이다. 도 2에 나타내는 바와 같이, 각 반도체 칩(10)은, 직사각형 형상의 회로 형성 영역(CA1)과, 시일 링(제1 시일 링)(SR1)과, 시일 링(제2 시일 링)(SR2)을 구비한다.
각 반도체 칩(10)의 회로 형성 영역(CA1)에는, 전자 회로의 패턴이나 각종 기능 블록이 배치된다.
시일 링(SR1)은, 회로 형성 영역(CA1)의 외주를 둘러싸도록, 회로 형성 영역(CA1)의 4개의 외주변의 각각을 따라 형성되어 있다. 이하, 회로 형성 영역(CA1)의 4개의 외주변 중 지면의 상측, 하측, 우측, 좌측(회로 형성 영역(CA1)을 기준으로 하여 y축 방향 플러스측, y축 방향 마이너스측, x축 방향 플러스측, x축 방향 마이너스측)을 따라 형성된 시일 링(SR1)을, 각각, 시일 링 SR1＿U, SR1＿D, SR1＿R, SR1＿L이라고 칭한다.
회로 형성 영역(CA1)의 상측 및 우측을 따라 형성된 시일 링(SR1＿U, SR1＿R)의 각각의 단부에 의해 우상(右上)의 각부(T1＿UR)가 형성되어 있다. 회로 형성 영역(CA1)의 상측 및 좌측을 따라 형성된 시일 링(SR1＿U, SR1＿L)의 각각의 단부에 의해 좌상(左上)의 각부(T1＿UL)가 형성되어 있다. 회로 형성 영역(CA1)의 하측 및 우측을 따라 형성된 시일 링(SR1＿D, SR1＿R)의 각각의 단부에 의해 우하(右下)의 각부(T1＿DR)가 형성되어 있다. 회로 형성 영역(CA1)의 하측 및 좌측을 따라 형성된 시일 링(SR1＿D, SR1＿L)의 각각의 단부에 의해 좌하(左下)의 각부(T1＿DL)가 형성되어 있다.
시일 링(SR2)은, 회로 형성 영역(CA1)의 4개의 외주변 중 2변에, 시일 링(SR1)보다도 회로 형성 영역(CA1)의 외측, 또한, 시일 링(SR1)에 병행하여 형성되어 있다. 도 2의 예에서는, 시일 링(SR2)은, 회로 형성 영역(CA1)의 4개의 외주변 중 지면의 상측 및 우측(회로 형성 영역(CA1)을 기준으로 하여 y축 방향 플러스측 및, x축 방향 플러스측)의 2변에 각각 시일 링(SR2＿U, SR2＿R)으로서 형성되어 있다.
또한, 시일 링(SR2)은, 시일 링(SR1)의 일부에 접촉하도록 형성되어 있다. 도 2의 예에서는, 시일 링(SR2)이, 우하의 단부(T2＿DR)로부터, 시일 링(SR1)의 각부(T1＿DR)에 걸쳐, 추가로 형성됨과 함께, 좌상의 단부(T2＿UL)로부터, 시일 링(SR1)의 각부(T1＿UL)에 걸쳐, 추가로 형성되어 있다. 그 때문에, 각부(T1＿DR, T1＿UL)는, 평면시 상, 모두 T자 형상의 형상을 갖고 있다.
여기에서, 인접하는 반도체 칩(10) 사이에는, 시일 링(SR1, SR2)에 의해, 2종류의 다이싱 라인(DL1, DL2)이 규정된다. 구체적으로는, 다이싱 라인(DL1)은, 인접하는 반도체 칩(10) 사이에 있어서, 상대되는 시일 링(SR1)의 조에 따라 규정된다. 다이싱 라인(DL2)은, 인접하는 반도체 칩(10) 사이에 있어서, 상대되는 시일 링(SR1, SR2)의 조에 따라 규정된다. 또한, 도 2의 예에서는, 다이싱 라인(DL1)의 폭은, 다이싱 라인(DL2)의 폭보다도 커져 있다.
그에 따라, 공통의 회로 패턴이 형성된 반도체 웨이퍼(1)에서는, 2종류의 상이한 다이싱 라인(DL1, DL2)(보다 상세하게는 다이싱 라인(DL1, DL2)의 센터 라인(CL1, CL2))으로부터 임의로 선택된 어느 것을 따라 복수의 반도체 칩(10)을 잘라내는 것이 가능해진다.
여기에서, 다이서의 성능이나 설계 제약 등은 유저에 따라 상이하기 때문에, 반도체 웨이퍼의 다이싱 조건(구체적으로는, 반도체 웨이퍼의 다이싱 라인의 폭)은, 유저에 따라 여러 가지이다. 본 실시 형태에 따른 반도체 웨이퍼(1)에서는, 그러한 유저의 요구에 따라서 다이싱에 이용되는 다이싱 라인의 변경이 가능해져 있다.
예를 들면, 유저(U1)가 유저(U2)보다도 넓은 다이싱 라인폭을 갖는 반도체 웨이퍼를 요구하고 있는 경우라도, 유저(U1, U2)의 각각에 대하여 상이한 다이싱 라인폭을 갖는 반도체 웨이퍼를 개별적으로 준비할 필요는 없고, 공통의 반도체 웨이퍼(1)를 제공하면 좋다. 이 경우, 유저(U1)는, 반도체 웨이퍼(1)로부터, 폭이 넓은 다이싱 라인(DL1)을 따라 복수의 반도체 칩(10)을 잘라내면 좋다. 또한, 유저(U2)는, 반도체 웨이퍼(1)로부터, 폭이 좁은 다이싱 라인(DL2)을 따라 복수의 반도체 칩(10)을 잘라내면 좋다.
이와 같이, 본 실시 형태에 따른 반도체 웨이퍼(1)에는, 매트릭스 형상으로 형성된 복수의 반도체 칩(10)의 각각에 복수의 시일 링(SR1, SR2)이 형성되어 있다. 즉, 본 실시 형태에 따른 반도체 웨이퍼(1)에는, 인접하는 반도체 칩(10) 사이에 있어서 복수의 상이한 다이싱 라인(DL1, DL2)이 규정되어 있다. 그에 따라, 본 실시 형태에 따른 반도체 웨이퍼(1)에서는, 2종류의 상이한 다이싱 라인(DL1, DL2)으로부터 임의로 선택된 어느 것을 따라 복수의 반도체 칩(10)을 잘라내는 것이 가능하다. 즉, 본 실시 형태에 따른 반도체 웨이퍼(1)에서는, 유저의 요구에 따라서 다이싱에 이용되는 다이싱 라인의 변경이 가능하다. 또한, 다이싱 라인(DL1, DL2)의 어느 것을 따라 다이싱이 행해진 경우라도, 적어도 시일 링(SR1)은 남기 때문에, 시일 링(SR1)에 의한 회로 열화 방지의 효과는 유지된다.
또한, 본 실시 형태에 따른 반도체 웨이퍼(1)에서는, 다이싱 라인(DL1, DL2)의 어느 것을 따라 다이싱이 행해진 경우라도, 각 반도체 칩(10)의 사이즈가 변화하지 않는다. 그 때문에, 다이싱 라인(DL1, DL2)의 어느 것을 따라 다이싱이 행해진 경우라도, 반도체 웨이퍼(1)로부터 잘려내어지는 반도체 칩(10)의 수는 변화하지 않는다.
또한, 본 실시 형태에서는, 각 반도체 칩(10)에 있어서, 시일 링(SR2)이, 회로 형성 영역(CA1)의 4개의 외주변 중 상측 및 우측의 2변에 형성된 경우를 예로 설명했지만, 이에 한정되지 않고, 임의의 2변에 형성되어 있으면 좋다.
또한, x축 방향으로 연장되는 다이싱 라인(DL1)의 폭(y축 방향의 길이) 및, y축 방향으로 연장되는 다이싱 라인(DL1)의 폭(x축 방향의 길이)은, 각각 임의의 길이로 설정 가능하다. 마찬가지로, x축 방향으로 연장되는 다이싱 라인(DL2)의 폭(y축 방향의 길이) 및, y축 방향으로 연장되는 다이싱 라인(DL2)의 폭(x축 방향의 길이)은, 각각 임의의 길이로 설정 가능하다.
도 3은, 시일 링(SR1) 및 그 주변 영역의 개략 단면도이다. 또한, 시일 링(SR2)의 단면 구조에 대해서는, 시일 링(SR1)의 경우와 마찬가지이기 때문에, 그의 설명을 생략한다.
도 3에 나타내는 바와 같이, 시일 링(SR1)은, 반도체 웨이퍼(1)의 실리콘 기판 상에 적층된 메탈(M1∼M5)과, 실리콘 기판과 메탈(M1)의 사이를 접속하는 콘택트(C1)와, 메탈(M1∼M5) 사이를 접속하는 비어(V1∼V4)에 의해, 높이 방향(z축 방향)으로 형성되어 있다.
도 4는, 시일 링(SR1, SR2) 및 그 주변에 배치된 더미 패턴(DM)의 개략 평면도이다. 또한, 도 4의 예에서는, 메탈(M1)의 배선층만이 나타나 있지만, 메탈(M2∼M5)의 배선층도 기본적으로는 메탈(M1)의 배선층과 마찬가지의 구성이다.
여기에서, 각 반도체 칩(10)에 이용되는 콘택트 및 비어에는, 통상, 설계 제약을 충족하도록 일률의 최소폭 등이 정해져 있다. 그러나, 시일 링(SR1, SR2)은, 그러한 설계 제약에 구속되는 일 없이, 평면시 상, 회로 형성 영역(CA1)의 외주를 둘러싸도록 하여 형성된다. 시일 링(SR1)의 T자 형상의 각부에 대해서도, 설계 제약에 구속되는 일 없이 형성되어 있다.
또한, 도 3 및 도 4에 나타내는 바와 같이, 시일 링(SR1, SR2)의 주변 영역 중 회로 패턴이 형성되어 있지 않은 영역에는, 더미 패턴(DM)이 형성되어 있다. 시일 링(SR1, SR2)에 의해 둘러싸인 영역에도, 더미 패턴(DM)이 형성되어 있다. 그에 따라, 다이싱 라인(DL1, DL2)의 어느 것을 따라 다이싱이 행해진 경우라도, 각 반도체 칩(10)의 피복률(메탈의 분포)을 균일하게 할 수 있다. 또한, 실제로는, 더미 패턴(DM)은, 메탈(M1∼M5)의 배선층에 형성되어 있고, 콘택트나 비어가 형성되는 층에는 형성되어 있지 않다.
또한, 시일 링(SR1, SR2)의 각각의 폭의 차이 등에 의해, 시일 링(SR1, SR2)에 의해 둘러싸인 영역 내에 다이싱 라인(DL1)의 센터 라인(CL1)이 비집고 들어가는 경우가 있다. 이 경우, 다이싱 라인(DL1)의 센터 라인(CL1)을 따라 다이싱이 행해지면, 시일 링(SR1, SR2)에 의해 둘러싸인 영역 내가 다이싱에 의해 절입된다. 그러나, 그 경우라도, 시일 링(SR1, SR2)에 의해 둘러싸인 영역에 형성된 더미 패턴(DM)에 의해, 그 영역 내외에는 단차가 발생하지 않기 때문에, 고정밀도의 다이싱을 실현할 수 있다.
또한, TEG(Test Element Group)나 얼라이먼트 마크는, 시일 링(SR1, SR2)에 의해 둘러싸인 영역 내에 형성되어도 좋다. 그에 따라, TEG나 얼라이먼트 마크가 시일 링(SR1)의 내측에 형성되는 경우보다도, 이들이 광입사를 받음으로써 생성되는 신호 노이즈를, 시일 링(SR1)에 의해 차단할 수 있다.
≪적용 사례≫
계속해서, 도 5 내지 도 8을 이용하여, 반도체 웨이퍼(1)로부터 잘려내어지는 각 반도체 칩(10)이 액정 표시 장치의 형성에 이용된 사례에 대해서 설명한다.
도 5는, 액정 표시 장치의 형성에 이용되는 반도체 칩(10)을 반도체 칩(10a)으로서 나타내는 개략 평면도이다. 또한, 도 6은, 도 5에 나타내는 반도체 칩(10a)의 일부를 확대한 평면도이다.
또한, 본 예에서는, y축 방향으로 인접하는 반도체 칩(10) 사이의 다이싱 라인(DL1)(x축 방향으로 연장되는 다이싱 라인(DL1))의 폭이 200um이고, x축 방향으로 인접하는 반도체 칩(10) 사이의 다이싱 라인(DL1)(y축 방향으로 연장되는 다이싱 라인(DL1))의 폭이 400um이다. 또한, 본 예에서는, y축 방향으로 인접하는 반도체 칩(10) 사이의 다이싱 라인(DL2)(x축 방향으로 연장되는 다이싱 라인(DL2))의 폭이 100um이고, x축 방향으로 인접하는 반도체 칩(10) 사이의 다이싱 라인(DL2)(y축 방향으로 연장되는 다이싱 라인(DL2))의 폭이 100um이다.
우선, 반도체 칩(10a)의 회로 형성 영역(CA1)의 중앙부에는, 복수의 화소(P)가 행렬 형상으로 배치되는 화소 에어리어(PA1)가 형성되어 있다.
화소 에어리어(PA1)의 하측의 영역(화소 에어리어(PA1)를 기준으로 하여 y축 방향 마이너스측의 영역)에는, 복수의 화소(P)의 수평 방향(x축 방향)을 구동하는 수평 드라이버(HD1)가 배치되어 있다. 그에 대하여, 화소 에어리어(PA1)의 상측의 영역(화소 에어리어(PA1)를 기준으로 하여 y축 방향 플러스측의 영역)에는, 회로가 배치되지 않아, 충분한 여유가 있다.
화소 에어리어(PA1)의 좌측의 영역(화소 에어리어(PA1)를 기준으로 하여 x축 방향 마이너스측의 영역)에는, 복수의 패드(PD)가 회로 형성 영역(CA1)의 외주변을 따라 배치됨과 함께, 복수의 입출력 포트(IO)가 복수의 패드(PD)에 대향 배치되어 있다. 또한, 화소 에어리어(PA1)의 좌측의 영역 및, 우측의 영역(화소 에어리어(PA1)를 기준으로 하여 x축 방향 플러스측의 영역)에는, 복수의 화소(P)의 수직 방향(y축 방향)을 구동하는 수직 드라이버(VD1, VD2)가 각각 배치되어 있다. 여기에서, 화소 에어리어(PA1)의 좌측의 영역에는, 회로가 빈틈없이 깔려 있어, 여유가 없지만, 화소 에어리어(PA1)의 우측의 영역에는, 여유가 있다.
또한, 회로 형성 영역(CA1) 중 화소 에어리어(PA1)를 둘러싸는 영역에는, 시일 에어리어(SA1)가 형성된다(도 7을 참조). 이 시일 에어리어(SA1)에는, 시일제와 함께 스페이서 볼이 살포된다. 그 후, 반도체 칩(10a) 상에는, 광 투과성을 갖는 공통 전극인 유리(CE)가 배치된다. 그에 따라, 반도체 칩(10)과, 당해 반도체 칩(10)의 상면에 배치되는 유리(CE)의 사이에는 클리어런스가 형성된다. 반도체 칩(10) 상에 배치된 복수의 화소(P)의 전극과, 유리(CE)의 사이에 액정이 충전 봉입됨으로써, 반사형 액정 표시 장치가 형성된다.
전술한 바와 같이, 회로 형성 영역(CA1) 중 화소 에어리어(PA1)를 둘러싸는 영역에는, 시일 에어리어(SA1)가 형성된다. 이 시일 에어리어(SA1)에는, 수직 드라이버(VD1, VD2)나 수평 드라이버(HD1) 등이 포함되어 있어도 좋다. 여기에서, 화소 에어리어(PA1)의 우측의 영역에 있어서, 수직 드라이버(VD2)의 면적은, 시일 에어리어(SA1)의 면적보다도 작다. 그 때문에, 화소 에어리어(PA1)의 우측의 영역에는, 수직 드라이버(VD2)와 칩단(端)의 사이에 극간이 발생한다.
이 시일 에어리어(SA1)의 사이즈는, 반사형 액정 표시 장치를 조립하는 유저에 따라 상이하다. 예를 들면, 유저(U1)는, 시일 에어리어(SA1)의 사이즈를 작게 해도 좋기 때문에, 폭이 넓은 다이싱 라인을 필요로 하고 있는 것으로 한다. 다른 한편, 유저(U2)는, 큰 사이즈의 시일 에어리어(SA1)를 필요로 하고 있지만, 다이싱 라인의 폭을 좁게 해도 좋은 것으로 한다. 이 경우, 유저(U1)는, 반도체 웨이퍼(1)로부터 폭이 넓은 다이싱 라인(DL1)을 따라 복수의 반도체 칩(10a)을 잘라내면 좋다. 다른 한편, 유저(U2)는, 반도체 웨이퍼(1)로부터 폭이 좁은 다이싱 라인(DL2)을 따라 복수의 반도체 칩(10a)을 잘라내면 좋다.
또한, 특허문헌 1에서는, 공통의 반도체 웨이퍼에 대하여 다이싱 조건이 상이한 다이싱이 행해지는 것에 대해서는 개시도 시사도 되어 있지 않다. 그 때문에, 가령, 관련 기술에 있어서, 공통의 반도체 웨이퍼에 대하여 다이싱 조건이 상이한 다이싱이 행해진 경우, 다이싱 라인을 넘어 다이싱이 행해질 가능성이 있고, 그 경우, 시일 링이 파괴되어 버릴 가능성이 있다. 즉, 관련 기술에서는, 공통의 반도체 웨이퍼에 대하여 다이싱 조건이 상이한 다이싱을 행할 수 없다. 본 실시 형태에 따른 반도체 웨이퍼(1)에서는, 이러한 문제를 해결할 수 있다.
<실시 형태 2>
도 8은, 실시 형태 2에 따른 반도체 웨이퍼(2)에 형성된 복수(도 8의 예에서는 4개)의 반도체 칩(20)을 확대한 개략 평면도이다.
도 2에 나타내는 반도체 웨이퍼(1)에 형성된 각 반도체 칩(10)에서는, 시일 링(SR2)이, 회로 형성 영역(CA1)의 4개의 외주변 중 2변에 형성되어 있었다. 그에 대하여, 도 8에 나타내는 반도체 웨이퍼(2)에 형성된 각 반도체 칩(20)에서는, 시일 링(SR2)이, 회로 형성 영역(CA1)의 4개의 외주변 중 1변에만 형성되어 있다.
도 8의 예에서는, 시일 링(SR2)은, 회로 형성 영역(CA1)의 4개의 외주변 중 지면의 우측(회로 형성 영역(CA1)을 기준으로 하여 x축 방향 플러스측)의 1변에만 시일 링(SR2＿R)으로서 형성되어 있다.
또한, 시일 링(SR2)은, 시일 링(SR1)의 일부에 접촉하도록 형성되어 있다. 도 8의 예에서는, 시일 링(SR2)이, 시일 링(SR2＿R)의 한쪽의 단부(T2＿UR)로부터, 시일 링(SR1)의 각부(T1＿UR)에 걸쳐, 추가로 형성됨과 함께, 시일 링(SR2＿R)의 다른 한쪽의 단부(T2＿DR)로부터, 시일 링(SR1)의 각부(T1＿DR)에 걸쳐, 추가로 형성되어 있다. 그 때문에, 각부(T1＿UR, T1＿DR)는, 평면시 상, 모두 T자 형상의 형상을 갖고 있다.
그에 따라, 인접하는 반도체 칩(20) 사이에는, 시일 링(SR1, SR2)에 의해, 2종류의 다이싱 라인(DL1, DL2)이 규정된다. 구체적으로는, 다이싱 라인(DL1)은, 인접하는 반도체 칩(20) 사이에 있어서, 상대되는 시일 링(SR1)의 조에 따라 규정된다. 다이싱 라인(DL2)은, 인접하는 반도체 칩(20) 사이에 있어서, 상대되는 시일 링(SR1, SR2)(또는 SR1, SR1)의 조에 따라 규정된다. 또한, 도 8의 예에서는, y축 방향으로 연장되는 다이싱 라인(DL1, DL2)의 폭은 상이하지만, x축 방향으로 연장되는 다이싱 라인(DL1, DL2)의 폭은 동일해져 있다.
반도체 웨이퍼(2)의 그 외의 구조에 대해서는, 반도체 웨이퍼(1)의 경우와 마찬가지이기 때문에, 그의 설명을 생략한다.
이와 같이, 본 실시 형태에 따른 반도체 웨이퍼(2)에는, 매트릭스 형상으로 형성된 복수의 반도체 칩(20)의 각각에 복수의 시일 링(SR1, SR2)이 형성되어 있다. 즉, 본 실시 형태에 따른 반도체 웨이퍼(2)에는, 인접하는 반도체 칩(20) 사이에 있어서 복수의 상이한 다이싱 라인(DL1, DL2)이 규정되어 있다. 그에 따라, 본 실시 형태에 따른 반도체 웨이퍼(2)에서는, 2종류의 상이한 다이싱 라인(DL1, DL2)으로부터 임의로 선택된 어느 것을 따라 복수의 반도체 칩(20)을 잘라내는 것이 가능하다. 즉, 본 실시 형태에 따른 반도체 웨이퍼(3)에서는, 유저의 요구에 따라서 다이싱에 이용되는 다이싱 라인의 변경이 가능하다. 또한, 다이싱 라인(DL1, DL2)의 어느 것을 따라 다이싱이 행해진 경우라도, 적어도 시일 링(SR1)은 남기 때문에, 시일 링(SR1)에 의한 회로 열화 방지의 효과는 유지된다.
본 실시 형태에서는, 각 반도체 칩(20)에 있어서, 시일 링(SR2)이, 회로 형성 영역(CA1)의 4개의 외주변 중 우측의 1변에 형성된 경우를 예로 설명했지만, 이에 한정되지 않고, 임의의 1변에 형성되어 있으면 좋다.
또한, 본 실시 형태에서는, 각 반도체 칩(20)에 있어서, 시일 링(SR2)이, 회로 형성 영역(CA1)의 4개의 외주변 중 1변에만 형성된 경우를 예로 설명했지만, 이에 한정되지 않고, 실시 형태 1의 경우와 같이 2변에 형성되어도 좋고, 임의의 3변에 형성되어도 좋다.
<실시 형태 3>
도 9는, 실시 형태 3에 따른 반도체 웨이퍼(3)에 형성된 복수(도 9의 예에서는 4개)의 반도체 칩(30)을 확대한 개략 평면도이다.
도 2에 나타내는 반도체 웨이퍼(1)에 형성된 각 반도체 칩(10)에서는, 시일 링(SR2)이, 회로 형성 영역(CA1)의 4개의 외주변 중 2변을 따라 형성되어 있었다. 그에 대하여, 도 9에 나타내는 반도체 웨이퍼(3)에 형성된 각 반도체 칩(30)에서는, 시일 링(SR2)이, 회로 형성 영역(CA1)의 외주를 둘러싸도록, 회로 형성 영역(CA1)의 4개의 외주변의 전체를 따라 형성되어 있다.
또한, 시일 링(SR2)은, 시일 링(SR1)의 일부에 접촉하도록 형성되어 있다. 도 9의 예에서는, 시일 링(SR1)의 4개의 각부로부터 각각 시일 링(SR2)의 4개 각부 주변에 걸쳐 시일 링이 추가로 형성되어 있다. 그에 따라, 각부 주변에는, T자 형상이나 크로스한 형상의 실링이 형성된다.
그에 따라, 인접하는 반도체 칩(30) 사이에는, 시일 링(SR1, SR2)에 의해, 2종류의 다이싱 라인(DL1, DL2)이 규정된다. 구체적으로는, 다이싱 라인(DL1)은, 인접하는 반도체 칩(30) 사이에 있어서, 상대되는 시일 링(SR1)의 조에 따라 규정된다. 다이싱 라인(DL2)은, 인접하는 반도체 칩(30) 사이에 있어서, 상대되는 시일 링(SR2)의 조에 따라 규정된다.
반도체 웨이퍼(3)의 그 외의 구조에 대해서는, 반도체 웨이퍼(1)의 경우와 마찬가지이기 때문에, 그의 설명을 생략한다.
이와 같이, 본 실시 형태에 따른 반도체 웨이퍼(3)에는, 매트릭스 형상으로 형성된 복수의 반도체 칩(30)의 각각에 복수의 시일 링(SR1, SR2)이 형성되어 있다. 즉, 본 실시 형태에 따른 반도체 웨이퍼(3)에는, 인접하는 반도체 칩(30) 사이에 있어서 복수의 상이한 다이싱 라인(DL1, DL2)이 규정되어 있다. 그에 따라, 본 실시 형태에 따른 반도체 웨이퍼(3)에서는, 2종류의 상이한 다이싱 라인(DL1, DL2)으로부터 임의로 선택된 어느 것을 따라 복수의 반도체 칩(30)을 잘라내는 것이 가능하다. 즉, 본 실시 형태에 따른 반도체 웨이퍼(3)에서는, 유저의 요구에 따라서 다이싱에 이용되는 다이싱 라인의 변경이 가능하다. 또한, 다이싱 라인(DL1, DL2)의 어느 것을 따라 다이싱이 행해진 경우라도, 적어도 시일 링(SR1)은 남기 때문에, 시일 링(SR1)에 의한 회로 열화 방지의 효과는 유지된다.
이 출원은, 2019년 6월 18일에 출원된 일본출원 특원 2019-112648을 기초로 하는 우선권을 주장하여, 그 개시된 전체를 여기에 취입한다.
(산업상의 이용 가능성)
본 발명은, 액정 표시 장치에 이용되는 반도체 칩의 제조에 적합하게 적용할 수 있다.
1 : 반도체 웨이퍼
2 : 반도체 웨이퍼
3 : 반도체 웨이퍼
10 : 반도체 칩
10a : 반도체 칩
20 : 반도체 칩
30 : 반도체 칩
CA1 : 회로 형성 영역
C1 : 콘택트
CE : 유리
CL1, CL2 : 센터 라인
DL1 : 다이싱 라인
DL2 : 다이싱 라인
DM : 더미 패턴
HD1 : 수평 드라이버
IO : 입출력 포트
M1∼M5 : 메탈
P : 화소
PA1 : 화소 에어리어
PD : 패드
SA1 : 시일 에어리어
SR1 : 시일 링
SR2 : 시일 링
SR1＿U, SR1＿D, SR1＿R, SR1＿L : 시일 링
SR2＿U, SR2＿R, : 시일 링
T1＿UR, T1＿UL, T1＿DR, T1＿DL : 각부
T2＿UR, T2＿UL, T2＿DR : 단부(각부)
V1∼V4 : 비어
VD1, VD2 : 수직 드라이버

Claims (5)

  1. 반도체 웨이퍼 상에 형성된 직사각형 형상의 회로 형성 영역과,
    상기 회로 형성 영역에 형성된 전자 회로와,
    상기 회로 형성 영역의 외주를 둘러싸도록, 당해 회로 형성 영역의 4개의 외주변의 각각을 따라 형성된 제1 시일 링과,
    상기 회로 형성 영역의 상기 4개의 외주변 중 적어도 1개의 외주변 이외의 나머지의 외주변에, 상기 제1 시일 링에 병행하여 형성된 제2 시일 링
    을 구비한, 반도체 웨이퍼.
  2. 제1항에 있어서,
    상기 반도체 웨이퍼 상에 있어서 매트릭스 형상으로 구획된 직사각형 형상의 복수의 상기 회로 형성 영역을 구비하는 것을 특징으로 하는 반도체 웨이퍼.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 시일 링은, 상기 제1 시일 링의 일부에 접촉하도록 형성되어 있는,
    반도체 웨이퍼.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 시일 링과, 상기 제2 시일 링에 의해 둘러싸이는 영역에는, 더미 패턴이 형성되어 있는,
    반도체 웨이퍼.
  5. 반도체 웨이퍼 상에 있어서 매트릭스 형상으로 구획된 직사각형 형상의 복수의 회로 형성 영역과,
    각 상기 회로 형성 영역에 형성된 전자 회로와,
    각 상기 회로 형성 영역의 외주를 둘러싸도록, 당해 회로 형성 영역의 4개의 외주변의 각각을 따라 형성된 제1 시일 링과,
    각 상기 회로 형성 영역의 상기 4개의 외주변 중 적어도 1개의 외주변 이외의 나머지의 외주변에, 상기 제1 시일 링에 병행하여 형성된 제2 시일 링
    을 구비한, 반도체 웨이퍼를 이용한 반도체 칩의 제조 방법으로서,
    인접하는 상기 회로 형성 영역의 사이에 형성된 제1 시일 링에 의해 규정되는 제1 다이싱 라인 및, 인접하는 상기 회로 형성 영역의 사이에 형성된 제1 및 제2 시일 링 중 적어도 제2 시일 링을 이용하여 규정되는 제2 다이싱 라인의 어느 하나를 따라 다이싱을 행함으로써, 반도체 칩을 잘라내는,
    반도체 칩의 제조 방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012095907A1 (ja) 2011-01-14 2012-07-19 パナソニック株式会社 半導体装置及びフリップチップ実装品

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134506A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
JP4222979B2 (ja) * 2004-07-28 2009-02-12 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2008053559A (ja) * 2006-08-25 2008-03-06 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP5326282B2 (ja) * 2008-01-10 2013-10-30 富士通セミコンダクター株式会社 半導体装置とその製造方法、及び露光用マスク
EP2516577A1 (en) 2009-12-22 2012-10-31 E.I. Du Pont De Nemours And Company Compositions comprising 2,3,3,3-tetrafluoropropene, 1,1,2,3-tetrachloropropene, 2-chloro-3,3,3-trifluoropropene, or 2-chloro-1,1,1,2-tetrafluoropropane
JP2013201293A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 半導体記憶装置
US8785246B2 (en) * 2012-08-03 2014-07-22 Plx Technology, Inc. Multiple seal-ring structure for the design, fabrication, and packaging of integrated circuits
CN102832178A (zh) * 2012-09-18 2012-12-19 上海工程技术大学 一种用于集成电路芯片的密封环结构
JP6061726B2 (ja) * 2013-02-26 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置および半導体ウェハ
JP6230676B2 (ja) * 2016-10-11 2017-11-15 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012095907A1 (ja) 2011-01-14 2012-07-19 パナソニック株式会社 半導体装置及びフリップチップ実装品

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