KR20210158319A - 마그네슘 산화물 터널링 유전체를 사용한 강유전체 터널 접합 메모리 디바이스 및 이를 형성하는 방법 - Google Patents
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Abstract
강유전체 터널 접합(FTJ, ferroelectric tunnel junction) 메모리 디바이스는 기판 위에 위치한 하부 전극, 하부 전극 위에 있는 상부 전극, 및 하부 전극과 상부 전극 사이에 위치한 강유전체 터널 접합 메모리 엘리먼트를 포함한다. 강유전체 터널 접합 메모리 엘리먼트는 적어도 하나의 강유전체 재료층과 적어도 하나의 터널링 유전체층을 포함한다.
Description
[관련 출원]
본원은 2020년 6월 23일에 출원한 발명의 명칭이 "Semiconductor Device and Manufacturing Method Thereof"인 미국 가특허출원 제63/042,595호에 대해 우선권을 주장하며, 이 우선권 출원의 전체 내용은 여기에서의 인용에 의해 모든 목적을 위해 참조로 포함된다.
강유전체 재료는 외부 전기장이 제로일 때 자발적 넌제로 전기 분극(즉, 넌제로의 총 전기 쌍극자 모멘트)을 가질 수 있는 재료이다. 자발적 전기 분극은 반대 방향으로 가해진 강한 외부 전기장에 의해 반전될 수 있다. 전기 분극은 측정시의 외부 전기장뿐만 아니라 외부 전기장의 이력에도 의존하므로 히스테리시스 루프를 갖는다. 전기 분극의 최대 값을 포화 분극(saturation polarization)이라고 한다. 포화 분극을 유도하는 외부 전기장이 더 이상 가해지지 않는(즉, 턴오프된) 이후에 유지되는 전기 분극은 잔류 분극으로 칭해진다. 제로 분극을 달성하기 위해 잔류 분극의 반대 방향으로 가해져야 하는 전기장의 크기를 보자력 전기장이라고 한다. 메모리 디바이스를 형성하기 위해서는, 일반적으로 높은 잔류 분극 및 높은 보자력 전기장을 갖는 것이 바람직하다. 높은 잔류 분극은 전기 신호의 크기를 증가시킬 수 있다. 높은 보자력 전기장은 잡음 수준의 전기장 및 간섭으로 인한 섭동에 대해 메모리 디바이스를 보다 안정적이게 한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 일 실시형태에 따른, 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 유전체 재료층에 형성된 금속 인터커넥트 구조, 및 박막 트랜지스터(TFT)의 형성 이후의 예시적인 구조의 수직 단면도이다.
도 2는 본 개시내용의 일 실시형태에 따른, 접속 비아 구조의 어레이의 형성 이후의 예시적인 구조의 수직 단면도이다.
도 3은 본 개시내용의 일 실시형태에 따른, 하부 전극 재료층, 연속 터널링 유전체층, 연속 강유전체 재료층, 상부 전극 재료층, 및 금속성 하드 마스크 재료층의 형성 이후의 예시적인 구조의 수직 단면도이다.
도 4는 본 개시내용의 일 실시형태에 따른 강유전체 터널 접합 메모리 셀의 형성 이후의 예시적인 구조의 수직 단면도이다.
도 5는 본 개시내용의 일 실시형태에 따른, 메모리 레벨 유전체층 및 메모리 레벨 금속 인터커넥트 구조의 형성 이후의 예시적인 구조의 수직 단면도이다.
도 6은 본 개시내용의 일 실시형태에 따른 상위 레벨 금속 인터커넥트 구조의 형성 이후의 예시적인 구조의 수직 단면도이다.
도 7은 본 개시내용의 일 실시형태에 따른 예시적인 구조의 제1 대안 실시형태의 수직 단면도이다.
도 8은 본 개시내용의 일 실시형태에 따른 예시적인 구조의 제2 대안 실시형태의 수직 단면도이다.
도 9는 본 개시내용의 일 실시형태에 따른 예시적인 구조의 제3 대안 실시형태의 수직 단면도이다.
도 10은 본 개시내용의 일 실시형태에 따른 강유전체 터널 접합 메모리 셀의 대안 실시형태의 수직 단면도를 도시한다.
도 11은 본 개시내용의 방법의 일반적 처리 단계를 예시하는 흐름도이다.
도 1은 본 개시내용의 일 실시형태에 따른, 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 유전체 재료층에 형성된 금속 인터커넥트 구조, 및 박막 트랜지스터(TFT)의 형성 이후의 예시적인 구조의 수직 단면도이다.
도 2는 본 개시내용의 일 실시형태에 따른, 접속 비아 구조의 어레이의 형성 이후의 예시적인 구조의 수직 단면도이다.
도 3은 본 개시내용의 일 실시형태에 따른, 하부 전극 재료층, 연속 터널링 유전체층, 연속 강유전체 재료층, 상부 전극 재료층, 및 금속성 하드 마스크 재료층의 형성 이후의 예시적인 구조의 수직 단면도이다.
도 4는 본 개시내용의 일 실시형태에 따른 강유전체 터널 접합 메모리 셀의 형성 이후의 예시적인 구조의 수직 단면도이다.
도 5는 본 개시내용의 일 실시형태에 따른, 메모리 레벨 유전체층 및 메모리 레벨 금속 인터커넥트 구조의 형성 이후의 예시적인 구조의 수직 단면도이다.
도 6은 본 개시내용의 일 실시형태에 따른 상위 레벨 금속 인터커넥트 구조의 형성 이후의 예시적인 구조의 수직 단면도이다.
도 7은 본 개시내용의 일 실시형태에 따른 예시적인 구조의 제1 대안 실시형태의 수직 단면도이다.
도 8은 본 개시내용의 일 실시형태에 따른 예시적인 구조의 제2 대안 실시형태의 수직 단면도이다.
도 9는 본 개시내용의 일 실시형태에 따른 예시적인 구조의 제3 대안 실시형태의 수직 단면도이다.
도 10은 본 개시내용의 일 실시형태에 따른 강유전체 터널 접합 메모리 셀의 대안 실시형태의 수직 단면도를 도시한다.
도 11은 본 개시내용의 방법의 일반적 처리 단계를 예시하는 흐름도이다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있고 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일반적으로, 본 개시내용의 구조 및 방법은 강유전체 터널 접합 메모리 셀 및/또는 강유전체 터널 접합 메모리 셀의 어레이를 형성하는 데 사용될 수 있다. 강유전체 터널 접합 메모리 셀은 자기저항 랜덤 액세스 메모리(MRAM) 및 저항성 랜덤 액세스 메모리(RRAM)과 같은 기타 신흥 비휘발성 기술에 비해 전력 소비가 매우 적기 때문에 BEOL(back-end-of-line) 메모리에 대한 유망한 후보이다. 금속-강유전체-금속 커패시터에 인접하게 터널링 절연층(TIL)을 추가함으로써 MFIM (Metal-FE-Insulator-Metal) 터널링 디바이스가 형성될 수 있다. 본 개시내용의 구조 및 방법은 마그네슘 산화물을 터널링 유전체 재료로서 형성하는 데에 사용될 수 있다. 마그네슘 산화물은 보다 일관된 전자 터널링을 허용할 수 있고 그래서 터널링 전기저항(TER)이 크다. 본 개시내용의 다양한 양태에 대해, 첨부 도면을 참조하여 이하에서 보다 상세하게 설명한다.
도 1은 본 개시내용의 일 실시형태에 따른, 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 유전체 재료층에 형성된 금속 인터커넥트 구조, 및 박막 트랜지스터(TFT)의 형성 이후의 예시적인 구조의 수직 단면도이다. 도 1을 참조하면, 본 개시내용의 일 실시형태에 따른 예시적인 구조가 도시된다. 예시적인 구조는 시판중인 실리콘 기판과 같은 반도체 기판일 수 있는 기판(9)을 포함한다. 실리콘 산화물과 같은 유전체 재료를 포함한 얕은 트렌치 격리 구조(720)가 기판(9)의 상부 부분에 형성될 수 있다. 얕은 트렌치 격리 구조(720)의 일부에 의해 횡방향으로 둘러싸이는 각각의 영역 내에 p타입 웰 및 n타입 웰과 같은 적절한 도핑 반도체 웰이 형성될 수 있다. 전계 효과 트랜지스터가 기판(9)의 상면 위에 형성될 수 있다. 예를 들어, 각각의 전계 효과 트랜지스터는 소스 영역(732), 드레인 영역(738), 소스 영역(72)과 드레인 영역(738) 사이에서 연장되는 기판(9)의 표면부를 포함하는 반도체 채널(735), 및 게이트 구조(750)를 포함할 수 있다. 반도체 채널(735)은 단결정 반도체 재료를 포함할 수 있다. 각각의 게이트 구조(750)는 게이트 유전체(752), 게이트 전극(754), 게이트 캡 유전체(758), 및 유전체 게이트 스페이서(756)를 포함할 수 있다. 소스측 금속-반도체 합금 영역(742)이 각각의 소스 영역(732) 상에 형성될 수 있고, 드레인측 금속-반도체 합금 영역(748)이 각각의 드레인 영역(738) 상에 형성될 수 있다.
예시적인 구조는 메모리 엘리먼트의 어레이가 후속으로 형성될 수 있는 메모리 어레이 영역(100), 및 메모리 엘리먼트의 어레이의 동작을 지원하는 로직 디바이스가 형성될 수 있는 주변 영역(200)을 포함할 수 있다. 일 실시형태에서, 메모리 어레이 영역(100) 내의 디바이스(예컨대, 전계 효과 트랜지스터)는 후속으로 형성될 메모리 셀의 하부 전극에 대한 액세스를 제공하는 하부 전극 액세스 트랜지스터를 포함할 수 있다. 후속으로 형성될 메모리 셀의 상부 전극에 대한 액세스를 제공하는 상부 전극 액세스 트랜지스터는 이 처리 단계에서 주변 영역(200)에 형성될 수 있다. 일반적으로, 액세스 트랜지스터는 각각의 액세스 트랜지스터의 소스 영역(732) 또는 드레인 영역(738)이 각자의 금속 인터커넥트 구조의 세트에 의해 각자의 메모리 셀의 하부 전극에 또는 상부 전극에 전기적으로 접속되도록 기판(9) 위에 형성될 수 있다.
주변 영역(200) 내의 디바이스(예컨대, 전계 효과 트랜지스터)는 후속으로 형성될 메모리 셀의 어레이를 동작시키는 데 필요한 기능을 제공할 수 있다. 구체적으로, 주변 영역 내의 디바이스는 메모리 셀의 어레이의 프로그래밍 동작, 소거 동작, 및 감지(판독) 동작을 제어하도록 구성될 수 있다. 예를 들어, 주변 영역 내의 디바이스는 감지 회로부 및/또는 상부 전극 바이어스 회로부를 포함할 수 있다. 기판(9)의 상면 상에 형성되는 디바이스는 상보형 금속-산화물-반도체(CMOS) 트랜지스터와 선택적으로 추가 반도체 디바이스(예컨대, 저항기, 다이오드, 커패시터 등)를 포함할 수 있고, 집합적으로 CMOS 회로부(700)로 칭해진다. 이들 디바이스는 통상 FEOL(front-end-of-line)에서 형성될 수 있다.
유전체 재료층 내에 형성되는 다양한 금속 인터커넥트 구조가 후속해서 기판(9) 및 그 위의 반도체 디바이스(예컨대, 전계 효과 트랜지스터) 위에 형성될 수 있다. 유전체 재료층은 예컨대 컨택 레벨 유전체 재료층(601), 제1 금속 라인 레벨 유전체 재료층(610), 제2 라인 및 비아 레벨 유전체 재료층(620), 및 제3 라인 및 비아 레벨 유전체 재료층(630)을 포함할 수 있다. 금속 인터커넥트 구조는 컨택 레벨 유전체 재료층(601)에 형성된 디바이스 컨택 비아 구조(612)를 포함하고, CMOS 회로부(700)의 각자의 컴포넌트, 제1 금속 라인 레벨 유전체 재료층(610)에 형성된 제1 금속 라인 구조(618), 제2 라인 및 비아 레벨 유전체 재료층(620)의 하부 부분에 형성된 제1 금속 비아 구조(622), 제2 라인 및 비아 레벨 유전체 재료층(620)의 상부 부분에 형성된 제2 금속 라인 구조(628), 제3 라인 및 비아 레벨 유전체 재료층(630)의 하부 부분에 형성된 제2 금속 비아 구조(632), 및 제3 라인 및 비아 레벨 유전체 재료층(630)의 상부 부분에 형성된 제3 금속 라인 구조(638)를 포함할 수 있다. 일 실시형태에서, 제2 금속 라인 구조(628)는 메모리 엘리먼트의 어레이에 대한 소스측 전원에 접속되는 소스 라인을 포함할 수 있다. 소스 라인에 의해 제공되는 전압은 메모리 어레이 영역(100)에 제공된 액세스 트랜지스터를 통해 하부 전극에 인가될 수 있다.
유전체 재료층(601, 610, 620, 630) 각각은 비도핑 실리케이트 글래스, 도핑 실리케이트 글래스, 유기실리케이트 글래스, 비정질 플루오르화 탄소, 이들의 다공성 변형체, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 다른 유전체 재료도 본 개시내용의 고려 범위 내에 있다. 금속 인터커넥트 구조(612, 618, 622, 628, 632, 638) 각각은 금속성 라이너층(예컨대, 금속성 질화물 또는 금속성 탄화물) 및 금속성 충전 재료의 조합일 수 있는 적어도 하나의 전도성 재료를 포함할 수 있다. 각각의 금속성 라이너층은 TiN, TaN, WN, TiC, TaC, 및 WC를 포함할 수 있고, 각각의 금속성 충전 재료 부분은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 본 개시내용의 고려 범위 내의 기타 적절한 금속성 재료도 사용할 수 있다. 일 실시형태에서, 제1 금속 비아 구조(622) 및 제2 금속 라인 구조(628)는 이중 다마신 공정에 의해 통합형 라인 및 비아 구조로서 형성될 수 있고, 또/또는 제2 금속 비아 구조(632) 및 제3 금속 라인 구조(638)는 통합형 라인 및 비아 구조로서 형성될 수 있다. 메모리 셀의 어레이가 제3 라인 및 비아 레벨 유전체층(630) 위에 형성되는 실시형태를 사용하여 본 개시내용을 설명하고 있지만, 메모리 셀의 어레이가 상이한 금속 인터커넥트 레벨에 형성될 수도 있는 실시형태도 여기에서 명백히 고려된다.
일 실시형태에서, 박막 트랜지스터(TFT)(800)류의 트랜지스터가 금속 인터커넥트 레벨 중 하나에 형성될 수 있다. 예를 들어, TFT(800)는 제2 라인 및 비아 레벨 유전체 재료층(620) 내에 또는 제3 라인 및 비아 레벨 유전체 재료층(630) 내에 형성될 수도 있다. 도시하는 예에는, TFT(800)가 제3 라인 및 비아 레벨 유전체 재료층(630) 내에 형성될 수 있다. 이 실시형태에서, 제3 라인 및 비아 레벨 유전체 재료층(630)은 TFT의 형성에 앞서 제2 라인 및 비아 레벨 유전체 재료층 위에 형성될 수 있는 하부 유전체 재료층(630A) 및 TFT 위에 형성될 수 있는 상부 유전체 재료층(630B)을 포함할 수 있다. 각각의 TFT는 각자의 TFT 게이트 전극(854), TFT 게이트 전극(854) 위에 있는 연속 TFT 게이트 유전체층(852)의 일부일 수 있는 각자의 TFT 게이트 유전체, 각자의 TFT 게이트 전극(854) 위에 있는 각자의 TFT 채널(835), 각자의 TFT 채널(835)의 제1 단부의 상면과 접촉하는 각자의 TFT 소스 영역(832), 및 각자의 TFT 채널(835)의 제2 단부의 상면과 접촉하는 각자의 TFT 드레인 영역(838)을 포함할 수 있다. 제2 금속 비아 구조(832)의 서브세트가 TFT 게이트 전극(854), TFT 소스 영역(832), 및 TFT 드레인 영역(838) 중 각자의 것과 접촉할 수 있다. TFT 트랜지스터(800)는 전술한 후속으로 형성될 메모리 셀의 하부 전극 또는 상부 전극에 대한 액세스를 제어하는 액세스 트랜지스터로서 기능할 수 있다. TFT 게이트 전극(854), TFT 소스 영역(832), 및 TFT 드레인 영역(838)에 대한 특정 구성을 채택하여 본 개시내용을 설명하고 있지만, TFT 게이트 전극(854), TFT 소스 영역(832), 및 TFT 드레인 영역(838)에 대한 대안의 구성도 채택될 수 있다. 예를 들어, TFT 게이트 전극(854), TFT 소스 영역(832), 및 TFT 드레인 영역(838) 각각은 인접한 엘리먼트에 비해 융기될 수도, 리세싱될 수도, 또는 횡방향으로 시프트될 수도 있다.
유전체 캡층(108) 및 접속 비아 레벨 유전체층(110)이 금속 인터커넥트 구조 및 유전체 재료층 위에 후속으로 형성될 수 있다. 예를 들어, 유전체 캡층(108)은 제3 금속 라인 구조(638)의 상면 상에 그리고 제3 라인 및 비아 레벨 유전체 재료층(630)의 상면 상에 형성될 수 있다. 유전체 캡층(108)은 제3 금속 라인 구조(638)와 같은 하부의 금속 인터커넥트 구조를 보호할 수 있는 유전체 캐핑 재료를 포함할 수 있다. 일 실시형태에서, 유전체 캡층(108)은 높은 내에칭성(etch resistance)을 제공할 수 있는 재료, 즉 유전체 재료를 포함할 수 있고, 또한 접속 비아 레벨 유전체층(110)을 에칭하는 후속의 이방성 에칭 공정 동안 에칭 정지 재료로서 기능할 수 있다. 예를 들어, 유전체 캡층(108)은 실리콘 탄화물 또는 실리콘 질화물을 포함할 수 있고, 더 작거나 더 큰 두께도 사용할 수 있지만, 5 nm 내지 30 nm 범위의 두께를 가질 수 있다.
접속 비아 레벨 유전체층(110)은 유전체 재료층(601, 610, 620, 630)에 사용될 수 있는 임의의 재료를 포함할 수 있다. 예를 들어, 접속 비아 레벨 유전체층(110)은 테트라에틸오르토실리케이트(TEOS)의 분해에 의해 퇴적되는 도핑 실리케이트 글래스 또는 비도핑 실리케이트 글래스를 포함할 수 있다. 접속 비아 레벨 유전체층(110)의 두께는 더 작거나 더 큰 두께도 사용할 수 있지만 50 nm 내지 200 nm 범위일 수 있다. 유전체 캡층(108) 및 접속 비아 레벨 유전체층(110)은 메모리 어레이 영역(100) 및 주변 영역(200) 전체를 통해 연장되는 각자의 평면형 하면 및 각자의 평면형 상면을 가진 평면형 블랭킷(비패터닝)층으로서 형성될 수 있다.
도 2는 본 개시내용의 일 실시형태에 따른, 접속 비아 구조의 어레이의 형성 이후의 예시적인 구조의 수직 단면도이다. 도 2를 참조하면, 비아 캐비티가 접속 비아 레벨 유전체층(110) 및 유전체 캡층(108)을 통해 형성될 수 있다. 예를 들어, 포토레지스트층(도시 생략)이 접속 비아 레벨 유전체층(110) 위에 도포될 수 있고, 제3 금속 인터커넥트 구조(638)의 각자의 것 위에 있는 메모리 어레이 영역(100)의 영역 내에 개구부를 형성하도록 패터닝될 수 있다. 접속 비아 레벨 유전체층(110) 및 유전체 캡층(108)을 통해 포토레지스트층의 패턴을 전사하기 위해 이방성 에칭이 수행될 수 있다. 이방성 에칭 공정에 의해 형성된 비아 캐비티는 여기에서 하부 전극 컨택 비아 캐비티라고 칭해지는데 하부 전극 컨택 비아 구조가 후속해서 하부 전극 컨택 비아 캐비티에 형성되기 때문이다. 하부 전극 컨택 비아 캐비티는 1도 내지 10도의 범위의 (각자 수직 방향에 대해) 테이퍼각을 갖는 테이퍼형 측벽을 가질 수 있다. 제3 금속 인터커넥트 구조(638)의 상면은 각각의 하부 전극 컨택 비아 캐비티의 하부에서 물리적으로 노출될 수 있다. 포토레지스트층은 이후 예컨대 애싱에 의해 제거될 수 있다.
금속성 배리어층이 재료층으로서 형성될 수 있다. 금속성 배리어층은 임의의 관통 홀 없이, 제3 금속 인터커넥트 구조(638)의 물리적으로 노출된 상면, 하부 전극 컨택 비아 캐비티의 테이퍼형 측벽, 및 접속 비아 레벨 유전체층(110)의 상면을 덮을 수 있다. 금속성 배리어층은 TiN, TaN, 및/또는 WN와 같은 전도성 금속 질화물을 포함할 수 있다. 본 개시내용의 고려 범위 내의 기타 적절한 재료도 사용할 수 있다. 금속성 배리어층의 두께는 더 작거나 더 큰 두께도 사용할 수 있지만 3 nm 내지 20 nm 범위일 수 있다.
텅스텐 또는 구리와 같은 금속성 충전 재료가 하부 전극 컨택 비아 캐비티의 잔여 체적에 퇴적될 수 있다. 접속 비아 레벨 유전체층(110)의 최상면을 포함한 수평면 위에 있는 금속성 충전 재료 및 금속성 배리어층의 부분은 화학적 기계 평탄화와 같은 평탄화에 의해 제거될 수 있다. 각자의 비아 캐비티에 위치한 금속성 충전 재료의 각각의 잔여부는 금속성 비아 충전 재료 부분(124)을 포함한다. 각자의 비아 캐비티 내의 금속성 배리어층의 각각의 잔여부는 금속성 배리어층(122)을 포함한다. 비아 캐비티를 충전하는 금속성 비아 충전 재료 부분(124) 및 금속성 배리어층(122)의 각각의 조합이 접속 비아 구조(122, 124)를 구성한다. 접속 비아 구조(122, 124)의 어레이가 하부의 금속 인터커넥트 구조 상의 접속 비아 레벨 유전체층(100)에 형성될 수 있다.
도 3은 본 개시내용의 일 실시형태에 따른, 하부 전극 재료층, 터널링 유전체층, 강유전체 재료층, 상부 전극 재료층, 및 금속성 하드 마스크 재료층의 형성 이후의 예시적인 구조의 수직 단면도이다. 일부 실시형태에서, 터널링 유전체층은 유전체 재료와 같은 마그네슘 산화물로 형성될 수 있다. 일부 추가 실시형태에서, 터널링 유전체층은 연속 터널링 유전체층일 수도 있다. 일부 추가 실시형태에서, 강유전체 재료층은 연속 강유전체 재료층일 수도 있다. 도 3에 예시하는 실시형태를 참조하면, 하부 전극 재료층(130L), 연속 터널링 유전체층(140L), 연속 강유전체 재료층(150L), 상부 전극 재료층(160L), 및 금속성 하드 마스크 재료층(162L)을 포함한 층 스택이 접속 비아 레벨 유전체층(110) 위에 형성될 수 있다. 층 스택 내의 층들은 각자의 화학적 기상 퇴적 공정 또는 각자의 물리적 기상 퇴적 공정에 의해 퇴적될 수 있다. 층 스택 내의 각각의 층은 전체적으로 각자의 균일한 두께를 갖는 평면형 블랭킷 재료층으로서 퇴적될 수 있다. 연속 터널링 유전체층(140L) 및 연속 강유전체 재료층(150L)은 집합적으로 강유전체 터널 접합 재료층으로서 칭해진다. 다시 말해, 강유전체 터널 접합 재료층은 하부 전극 재료층(130L) 및 상부 전극 재료층(160L) 사이에 형성될 수 있다.
강유전체 터널 접합 재료층이 연속 터널링 유전체층(140L)과 연속 강유전체 재료층(150L)을 포함하는 실시형태를 사용하여 본 개시내용을 설명하고 있지만, 본 개시내용의 방법 및 구조는, 강유전체 터널 접합 재료층이 적어도 하나의 연속 터널링 유전체층(140L)과 적어도 하나의 연속 강유전체층 재료층(150L)을 포함하는 임의의 구조에 적용될 수도 있다. 또한, 연속 터널링 유전체층(140L)은 연속 강유전체 재료층(150L) 위에 또는 아래에 있을 수도 있다. 강유전체 터닐 접합 재료층이 상변화 메모리 재료, 강유전체 메모리 재료, 또는 공석 변조된(vacancy-modulated) 전도성 산화물 재료를 포함하는 본 개시내용의 변형도 여기에서 명백히 고려된다.
하부 전극 재료층(130L)은 전이 금속, 전도성 금속 질화물, 및 전도성 금속 탄화물 중 적어도 하나를 포함할 수 있고/있거나 본질적으로 이것으로 구성될 수 있다. 일 실시형태에서, 하부 전극 재료층(130L)은 TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, 이들의 합금, 및/또는 이들의 조합과 같은 적어도 하나의 금속성 재료를 포함한다. 본 개시내용의 고려 범위 내의 기타 적절한 금속성 재료도 사용할 수 있다. 예를 들어, 하부 전극 재료층(130L)은 W, Cu, Ti, Ta, Ru, Co, Mo, 또는 Pt와 같은 원소 금속을 포함할 수 있고/있거나 본질적으로 이것으로 구성될 수 있다. 하부 전극 재료층(130L)의 두께는 더 작거나 더 큰 두께도 사용할 수 있지만 10 nm 내지 100 nm 범위일 수 있다.
연속 터닐링 유전체층(140L)은 마그네슘 산화물, 알루미늄 산화물, 또는 다른 유전체 금속 산화물을 포함하고/하거나 본질적으로 이것들로 구성된다. 본 개시내용의 일 실시형태에 따르면, 연속 터널링 유전체층(140L)의 부분은 이후 강유전체 터널 접합부에서 터널링 유전체로서 사용될 수 있다. 일 실시형태에서, 연속 터널링 유전체층(140L)은 마그네슘 산화물 또는 마그네슘 산화물 함유 재료를 포함한다. 연속 터널링 유전체층(140L)의 마그네슘 산화물 재료는 <001> 방향을 따라, 즉 수직 방향을 따르는 <001> 방향을 가진 결정립을 형성하는 방식으로, 성장하는 경향이 있다. 연속 터널링 유전체층(140L)의 마그네슘 산화물 재료의 입자의 성장 배향의 선취적 정렬(preferential alignment)은 그 위에 후속으로 퇴적될 연속 강유전체 재료층(150L)에서 큰 입자 성장을 야기한다. 연속 터널링 유전체층(140L)의 입자의 주된 부분(즉, 40% 이상)이 <001> 방향을 따라 정렬될 수 있다.
연속 터널링 유전체층(140L)의 결정립이 수직 방향을 따라 우세하게 정렬됨으로써, 그 위에 후속으로 퇴적될 연속 강유전체층(150L)에서 마그네슘 산화물 재료의 도메인 균일성이 향상될 수 있다. 연속 터널링 유전체층(140L)은 물리적 기상 퇴적, 진공 증착, 또는 원자층 퇴적에 의해 형성될 수 있다. 연속 터널링 유전체층(140L)의 두께는, 더 작거나 더 큰 두께도 사용할 수 있지만, 1 nm 내지 3 nm와 같은 0.7 nm 내지 4 nm의 범위일 수 있다.
연속 강유전체 재료층(150L)은 전기 분극에 대해 2개의 안정된 방향을 가진 강유전체 재료를 포함한다. 2개의 안정된 방향은 상향 및 하향일 수 있다. 연속 강유전체 재료층(150L)의 강유전체 재료는 Wurzite계 강유전체 질화물 재료, 하프늄 산화물, 하프늄 지르코늄 산화물, 바륨 티탄산염, 콜레마나이트(colemanite), 비스무트 티탄산염, 유로퓸 바륨 티탄산염, 강유전체 폴리머, 게르마늄 텔루라이드(telluride), 랑베이나이트(langbeinite), 납 스칸듐 탄탈산염, 납 티탄산염, 납 지르콘산염 티탄산염, 리튬 니오브산염, 폴리비닐리덴 불소, 칼륨 니오브산염, 칼륨 나트륨 타타르산염, 칼륨 티타닐 인산염, 나트륨 비스무트 티탄산염, 리튬 탄탈산염, 납 란탄 티탄산염, 납 란탄 지르콘산염 티탄산염, 암모늄 다이하이드로젠 인산염, 및 칼륨 다이하이드로젠 인산염에서 선택된 적어도 하나의 재료를 포함할 수 있다. 다른 적절한 강유전체 재료도 본 개시내용의 고려 범위 내에 있다. 연속 강유전체 재료층(150L)은 예컨대 물리적 기상 퇴적에 의해 퇴적될 수 있다. 연속 강유전체 재료층(150L)의 두께는, 더 작거나 더 큰 두께도 사용할 수 있지만, 4 nm 내지 10 nm와 같은 2 nm 내지 20 nm의 범위일 수 있다.
본 개시내용의 일 양태에 따르면, 연속 강유전체 재료층(150L)의 강유전체 재료는 예컨대 ScN 또는 YN과 같은 재료가 적절하게 도핑된 베이스 재료로서 AlN 또는 GaN와 같은 Wurzite계 강유전체 질화물 재료를 포함한다. 일부 실시형태에서, 베이스 재료의 도펀트의 특성 및 양은 강유전체층의 두께와 같은, 다른 애플리케이션 또는 회로 요건에 따라 선택될 수 있다. Wurzite계 강유전체 질화물 재료는 스칸듐 도핑 알루미늄 질화물, 이트륨 도핑 알루미늄 질화물, 스칸듐 도핑 갈륨 질화물, 이트륨 도핑 갈륨 질화물, 스칸듐 도핑 인듐 질화물, 이트륨 도핑 인듐 질화물을 포함한다. 예를 들어, x가 0.1 내지 0.4의 범위인 Al1-xScxN는 정사각형과 매우 흡사한 분극 전압(PV) 루프와 큰 잔류 분극 및 큰 보자력을 갖는 전기 분극에 대한 히스테리시스 곡선을 제공할 수 있다. 본 발명의 일 양태에 따르면, 보자력장의 타이트한 분포를 제공하고 강유전체 디바이스의 보다 신뢰할 수 있는 스위칭을 제공하기 위해 Wurzite계 강유전체 질화물 재료가 연속 강유전체 재료층(150L)에 채택될 수 있다.
일 실시형태에서, 연속 터널링 유전체층(140L)의 마그네슘 산화물 재료는 연속 강유전체 재료층(150L)의 도메인 균일성을 높일 수 있다. 연속 강유전체 재료층(150L)의 강유전체 재료의 도메인 사이즈 및 도메인 균일성의 증가는 보다 일관된 전자 터널링을, 그리고 큰 강유전체 터널링 저항, 즉 강유전체 터널 접합부의 고 저항 상태의 저항과 강유전체 터널 접합부의 저 저항 상태의 저항 간의 큰 비율을 제공한다.
상부 전극 재료층(160L)은 하부 전극 재료층(130L)에 사용될 수 있는 임의의 금속성 재료를 포함할 수 있는 상부 전극 재료를 포함한다. 상부 전극 재료층(160L)은 전이 금속, 전도성 금속 질화물, 및 전도성 금속 탄화물 중 적어도 하나를 포함할 수 있고/있거나 본질적으로 이것으로 구성될 수 있다. 상부 전극 재료층(160L)에 사용될 수 있는 예시적인 금속성 재료는 TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, 이들의 합금, 및/또는 이들의 조합을 포함하지만, 이에 한정되지 않는다. 본 개시내용의 고려 범위 내의 기타 적절한 재료도 사용할 수 있다. 예를 들어, 상부 전극 재료층(160L)은 W, Cu, Ti, Ta, Ru, Co, Mo, 또는 Pt와 같은 원소 금속을 포함할 수 있고/있거나 본질적으로 이것으로 구성될 수 있다. 상부 전극 재료층(160L)의 두께는 더 작거나 더 큰 두께도 사용할 수 있지만 10 nm 내지 100 nm 범위일 수 있다.
금속성 하드 마스크 재료층(162L)은 선택사항이다. 금속성 하드 마스크 재료층(162L)이 존재하는 실시형태에서, 금속성 하드 마스크 재료층(162L)은 후속으로 유전체 재료(예컨대, 비도핑 실리케이트 글래스, 도핑 실리케이트 글래스, 또는 유기실리케이트 글래스를 포함할 수 있음)를 에칭하는 데 사용될 이방성 에칭 공정에 대해 높은 내성을 제공하는 금속성 에칭 정지 재료를 포함할 수 있다. 일 실시형태에서, 금속성 하드 마스크 재료층(162L)은 전도성 금속 질화물 재료(예컨대, TiN, TaN, 또는 WN) 또는 전도성 금속 탄화물 재료(예컨대, TiC, TaC, 또는 WC)를 포함할 수 있다. 다른 적절한 금속성 하드 마스크 재료도 본 개시내용의 고려 범위 내에 있다. 일 실시형태에서, 금속성 하드 마스크 재료층(162L)은 TiN을 포함하고/하거나 본질적으로 이것으로 구성된다. 금속성 하드 마스크 재료층(162L)은 화학적 기상 퇴적 또는 물리적 기상 퇴적에 의해 퇴적될 수 있다. 금속성 하드 마스크 재료층(160L)의 두께는, 더 작거나 더 큰 두께도 사용할 수 있지만, 3 nm 내지 10 nm와 같은 2 nm 내지 20 nm의 범위일 수 있다.
일반적으로, 하부 전극 재료층(130L), 강유전체 터널 접합 재료층(140L, 150L), 및 상부 전극 재료층(160L)을 포함한 층 스택이 기판(9) 위에 형성된다. 강유전체 터널 접합 재료층은 적어도 하나의 연속 강유전체 재료층(150L)과 적어도 하나의 연속 터널링 유전체층(140L)을 포함한다.
도 4는 본 개시내용의 일 실시형태에 따른 강유전체 터널 접합 메모리 셀의 형성 이후의 예시적인 구조의 수직 단면도이다. 도 4를 참조하면, 에칭 마스크부의 2차원 어레이를 포함하는 에칭 마스크(177)가 금속성 하드 마스크 재료층(162L) 및/또는 상부 전극 재료층(160L) 위에 형성될 수 있다. 예를 들어, 에칭 마스크(177)는 포토레지스트 재료층을 도포하고 리소그래피로 패터닝함으로써 형성되는 패터닝된 포토레지스트 재료 부분의 2차원 어레이를 포함할 수 있다. 일 실시형태에서, 에칭 마스크(177)는 패터닝된 포토레지스트 재료 부분의 2차원 주기적 어레이(예컨대, 2차원 직사각형 어레이)를 포함할 수 있다. 각각의 패터닝된 포토레지스트 재료 부분은 원형, 직사각형, 라운드 직사각형, 타원형, 또는 다른 폐쇄 곡선 형상의 수평 단면 형상을 가질 수 있다. 에칭 마스크(177)가 에칭 마스크 재료 부분(예컨대, 포토레지스트 재료 부분)의 2차원 어레이를 포함하는 실시형태에서, 주기성의 각 수평 방향을 따른 에칭 마스크(177)의 피치는 더 작거나 더 큰 피치도 사용할 수 있지만, 40 nm 내지 200 nm와 같은 20 nm 내지 400 nm의 범위일 수 있다.
금속성 하드 마스크 재료층(162L), 상부 전극 재료층(160L), 강유전체 터널 접합 재료층(150L, 140L), 및 하부 전극 재료층(130L)을 포함한 층 스택(162L, 160L, 150L, 140L, 130L)을 통해 에칭 마스크(177)의 패턴을 전사하기 위해 이방성 에칭 공정이 수행될 수 있다. 이방성 에칭 공정은 층 스택(162L, 160L, 150L, 140L, 130L)의 비마스킹 부분을 에칭하고, 강유전체 터널 접합 메모리 셀(101)의 2차원 어레이를 형성한다.
각각의 강유전체 터널 접합 메모리 셀(101)은 하부 전극(130), 터널링 유전체층(140), 강유전체 재료층(150), 상부 전극(160), 및 금속성 하드 마스크부(162)를 포함한 수직 스택을 포함한다. 일 실시형태에서, 에칭 마스크(177)는 이방성 에칭 공정 동안 소모될 수 있고, 금속성 하드 마스크부(162)는 하부 전극 재료층(130L)의 패터닝 동안 추가 에칭 마스크로서 사용될 수 있다. 각각의 금속성 하드 마스크부(162)는 금속성 하드 마스크 재료층(162L)의 패터닝된 부분이다. 각각의 상부 전극(160)은 상부 전극 재료층(160L)의 패터닝된 부분이다. 각각의 강유전체 재료층(150)은 연속 강유전체 재료층(150L)의 패터닝된 부분이다. 각각의 터널링 유전체층(140)은 연속 터널링 유전체층(140L)의 패터닝된 부분이다. 각각의 하부 전극(130)은 하부 전극 재료층(130L)의 패터닝된 부분이다.
각각의 강유전체 터널 접합 메모리 셀(101) 내의 층들의 측벽들은 수직 방향으로 일치할 수 있는데, 즉, 적어도 하나의 상부 층 및/또는 적어도 하나의 하부 층의 측벽들을 포함하는 수직면 내에 위치할 수 있다. 각각의 강유전체 터널 접합 메모리 셀(101) 내의 층들의 측벽들은 수직일 수도 있고, 0.1도부터 30도까지의 범위의 테이퍼각을 가질 수도 있다. 에칭 마스크(177)는 이후 예컨대 애싱에 의해 제거될 수 있다. 선택사항으로, 유전체 스페이서(도시 생략)가 강유전체 터널 접합 메모리 셀(101)의 어레이 주위에 형성될 수도 있다.
강유전체 터널 접합(FTJ) 메모리 셀(101)의 어레이가 형성될 수 있다. 각각의 FTJ 메모리 셀(101)은 기판(9) 위에 위치한 하부 전극(130), 하부 전극(130) 위에 있는 상부 전극(160), 및 하부 전극(130)과 상부 전극(160) 사이에 위치하며 강유전체 재료층(150) 및 터널링 유전체층(140)을 포함하는 강유전체 터널 접합(FTJ) 메모리 엘리먼트(140, 150)를 포함할 수 있다.
일 실시형태에서, FTJ 메모리 엘리먼트(140, 150) 내의 터널링 유전체층(140)의 측벽은 FTJ 메모리 엘리먼트(140, 150) 내의 강유전체 재료층(150)의 측벽과 수직 방향으로 일치할 수 있다. 접속 비아 구조(122, 124)의 어레이는 접속 비아 레벨 유전체층(110) 내에 형성될 수 있고, FTJ 메모리 셀(101)의 하부 전극(130)의 하면과 접촉할 수 있다. 각각의 터널링 유전체층(140)은 다결정 마그네슘 산화물 입자를 포함할 수 있다. 다결정 산화 마그네슘 입자는, 강유전체 재료층(150)과 터널링 유전체층(140)의 각 접촉 쌍 사이의 수평 계면에 수직인, <001> 방향의 우세한 결정학적 배향(predominant crystallographic orientation)을 가질 수 있다.
도 5는 본 개시내용의 일 실시형태에 따른, 메모리 레벨 유전체층 및 메모리 레벨 금속 인터커넥트 구조의 형성 이후의 예시적인 구조의 수직 단면도이다. 도 5를 참조하면, FTJ 메모리 셀(101)의 어레이 및 접속 비아 레벨 유전체층(110) 주위에 그리고 그 위에 메모리 레벨 유전체층(170)이 형성될 수 있다. 메모리 레벨 유전체층(170)은 비도핑 실리케이트 글래스 또는 도핑 실리케이트 글래스와 같은 평탄화 가능한 유전체 재료를 포함한다. 메모리 레벨 유전체층(170)의 유전체 재료는 등각 퇴적 공정(예컨대, 화학적 기상 퇴적 공정) 또는 자체 평탄화 공정(예컨대, 스핀 코팅)에 의해 퇴적될 수 있다.
적어도 하나의 리소그래피 패터닝 단계 및 적어도 하나의 이방성 에칭 공정이 메모리 레벨 유전체층(170)에 인터커넥트 캐비티를 형성하는 데 사용될 수 있다. 예를 들어, 제1 포토레지스트층(도시 생략)이 메모리 레벨 유전체층(170) 위에 도포될 수 있고 주변 영역(200) 내의 제1 포토레지스트층에 개별 개구부의 어레이를 형성하도록 리소그래피로 패터닝될 수 있다. 메모리 레벨 유전체층(170)에 비아 캐비티를 형성하기 위해 제1 이방성 에칭 공정이 수행될 수 있다. 제1 포토레지스트층의 제거 후에, 제2 포토레지스트층(도시 생략)이 메모리 레벨 유전체층(170) 위에 도포될 수 있고 주변 영역(200) 내의 제2 포토레지스트층에 라인 형상의 개구부를 형성하도록 리소그래피로 패터닝될 수 있다. 메모리 레벨 유전체층(170)에 라인 캐비티를 형성하기 위해 제2 이방성 에칭 공정이 수행될 수 있다. 제2 포토레지스트층은 이후 제거될 수 있다. 일 실시형태에서, 인터커넥트 캐비티는 통합된 라인 및 비아 캐비티로서 형성될 수 있다. 이 실시형태에서, 각각의 통합된 라인 및 비아 캐비티는 라인 캐비티 및 적어도 하나의 비아 캐비티를 포함할 수 있다. 금속성 하드 마스크부(162)의 상면(또는 상부 전극(160)의 상면)은 메모리 어레이 영역(100)에 형성되는 각각의 비아 캐비티의 하부에서 물리적으로 노출될 수 있고, 금속 라인 구조(예컨대, 제3 금속 라인 구조(638))의 상면은 주변 영역(200)에 형성되는 각각의 비아 캐비티의 하부에서 물리적으로 노출될 수 있다.
적어도 하나의 금속성 재료가 인터커넥트 캐비티에 퇴적될 수 있다. 적어도 하나의 금속성 재료를 여기에서 적어도 하나의 메모리 레벨 금속성 재료라고 한다. 일 실시형태에서, 금속성 배리어 재료층(예컨대, TiN층, TaN층, 및/또는 WN층) 및 금속성 충전 재료(예컨대, W, Cu, Co, Ru, Mo, 또는 금속간 합금)가 인터커넥트 캐비티 내에 그리고 메모리 레벨 유전체층(170) 위에 퇴적될 수 있다.
메모리 레벨 유전체층(170) 위에서 적어도 하나의 메모리 레벨 금속성 재료를 제거하기 위해 화학적 기계 평탄화 공정과 같은 평탄화 공정이 수행될 수 있다. 화학적 기계 평탄화 공정은 메모리 레벨 유전체층(170)의 상면을 포함한 수평면 위에서 재료 부분을 제거할 수 있다. 인터커넥트 캐비티를 충전하는 적어도 하나의 메모리 레벨 금속성 재료의 잔여부는 메모리 레벨 금속 인터커넥트 구조(180, 190, 280, 290)를 포함한다. 일 실시형태에서, 메모리 레벨 금속 인터커넥트 구조(180, 190, 280, 290)는 메모리 어레이 영역(100)에 형성된 제1 메모리 레벨 라인 및 비아 구조(180, 190)과, 주변 영역(200)에 형성된 제2 메모리 레벨 라인 및 비아 구조(280, 290)를 포함할 수 있다.
각각의 제1 메모리 레벨 라인 및 비아 구조(180, 190)는 금속성 하드 마스크부(162)의 상면(또는 상부 전극(160)의 상면)과 접촉하는 각자의 금속 비아부(180), 및 각각의 금속 비아부(180) 위에 배치되며 이것에 인접한 각자의 금속 라인부(190)를 포함할 수 있다. 각각의 제2 메모리 레벨 라인 및 비아 구조(280, 290)는 금속 라인 구조(예컨대, 제3 금속 라인 구조(638))의 상면과 접촉하는 각자의 금속 비아부(280), 및 각자의 금속 비아부(280) 위에 배치되며 이것에 인접한 각자의 금속 라인부(290)를 포함할 수 있다. 메모리 레벨 금속 인터커넥트 구조(180, 190, 280, 290)의 상면들은 메모리 레벨 유전체층(170)의 상면을 포함한 수평면 내에 위치할 수 있다.
일반적으로, 유전체 재료층(예컨대, 메모리 레벨 유전체층(170))이 FTJ 메모리 셀(101)의 어레이 위에 그리고 그 주위에 형성될 수 있다. 유전체 재료층은 FTJ 메모리 셀(101)의 어레이 내에 형성되고, 이 어레이를 횡방향으로 둘러싼다. 금속 인터커넥트 구조(예컨대, 제1 메모리 레벨 금속 인터커넥트 구조(180, 190))가 유전체 재료층을 통해 형성될 수 있다. 금속 인터커넥트 구조는 상부 전극 재료층(150L)의 패터닝된 부분인 상부 전극(160)과 접촉하거나, 또는 상부 전극에 전기적으로 접속된다. 각자의 금속 비아부를 포함하는 금속 인터커넥트 구조의 어레이가 제공될 수 있다. 금속 비아부는 FTJ 메모리 셀(101)의 어레이에서 선택된 각자의 상부 전극(150)에 전기적으로 접속될 수 있다.
메모리 레벨 금속 인터커넥트 구조(180, 190, 280, 290)가 통합된 라인 및 비아 구조로서 형성되는 실시형태를 사용하여 본 개시내용을 설명하고 있지만, 제1 단일 다마신을 사용하여 금속 비아부(180, 280)를 형성하고 제2 단일 다마신을 사용하여 금속 라인부(190, 290)를 형성하는 실시형태도 여기에서 명백히 고려된다. 이 실시형태에서, 메모리 레벨 유전체층(170)은 내부에 금속 비아부(180, 280)가 형성된 하부 유전체 재료층과 내부에 금속 라인부(190, 290)가 형성된 상부 유전체 재료층의 수직 스택을 포함할 수도 있다. 메모리 레벨 유전체층(170)은 제3 라인 및 비아 레벨 유전체 재료층(630) 위에 있는 제4 라인 및 비아 레벨 유전체 재료층으로서 기능한다.
도 6은 본 개시내용의 일 실시형태에 따른 상위 레벨 금속 인터커넥트 구조의 형성 이후의 예시적인 구조의 수직 단면도이다. 도 6을 참조하면, 제5 라인 및 비아 레벨 유전체 재료층(650)이 메모리 레벨 유전체층(170) 위에 후속으로 형성될 수 있다. 제5 라인 및 비아 레벨 유전체층(650)은 하부의 유전체 재료층(601, 610, 620, 630, 110, 170) 중 임의의 것에 사용될 수 있는 인터레이 유전체(ILD, interlay dielectric) 재료를 포함할 수 있다. 적어도 하나의 리소그래피 패터닝 단계 및 적어도 하나의 이방성 에칭 공정이 제5 레벨 인터커넥트 캐비티를 형성하는 데 사용될 수 있다. 적어도 하나의 금속성 재료가 제5 레벨 인터커넥트 캐비티에 퇴적될 수 있다. 일 실시형태에서, 금속성 배리어 재료층(예컨대, TiN층, TaN층, 및/또는 WN층) 및 금속성 충전 재료(예컨대, W, Cu, Co, Ru, Mo, 또는 금속간 합금)가 제5 레벨 인터커넥트 캐비티에 퇴적될 수 있다. 제5 라인 및 비아 레벨 유전체 재료층(650)의 상면을 포함한 수평면 위에서 적어도 하나의 상위 레벨 금속성 재료를 제거하기 위해 화학적 기계 평탄화 공정과 같은 평탄화 공정이 수행될 수 있다. 제5 레벨 인터커넥트 캐비티를 충전하는 적어도 하나의 금속성 재료의 잔여부는 통합된 라인 및 비아 구조로서 형성될 수 있는 제4 금속 비아 구조(652) 및 제5 금속 라인 구조(658)를 포함한다. 대안으로, 제4 금속 비아 구조(652) 및 제5 금속 라인 구조(658)는 2개의 단일 다마신 공정을 사용하여 형성될 수도 있다. 제4 금속 비아 구조(652) 및 제5 금속 라인 구조(658)를 여기에서 상위 레벨 금속 인터커넥트 구조라고 한다. 필요하다면 추가 상위 레벨 인터커넥트 구조(도시 생략)가 형성될 수도 있다.
일 실시형태에서, 액세스 트랜지스터(CMOS 회로부(700)에 제공되거나 박막 트랜지스터(800)를 포함하는 경우)는 기판(9)과 FTJ 메모리 셀(101)의 어레이의 하부 전극(130) 사이에 위치할 수 있다. 메모리 셀이 BEOL 위치에서 형성될 수 있으므로 액세스 트랜지스터도 BEOL에서 형성될 수 있다. 일부 애플리케이션에서는 트랜지스터가 BEOL 위치에서 제조될 수도 있다. BEOL 위치에서 트랜지스터를 제조함으로써, 기능성은 BEOL에서 추가될 수 있고 유익한 칩면적은 FEOL에서 이용할 수 있다. 이러한 트랜지스터는 반도체 채널을 형성하거나 드레인 및 소스 영역을 도핑하기 위해 실리콘계 재료 이외의 재료를 사용할 수 있다. 예를 들어, 재료의 상대 농도를 조정하여 반도체 특성을 제어할 수 있는 금속 산화물 반도체를 사용할 수 있다. 또한 금속 산화물 반도체를 사용하는 트랜지스터는, 이들 트랜지스터가 저온(예컨대, 섭씨 400도 이하의 온도)에서 처리될 수 있고 그래서 이전에 제조된 디바이스를 손상시키지 않기 때문에, BEOL 통합을 위한 매력적인 옵션이 될 수 있다. 이들 트랜지스터의 소스 및 드레인 영역은 활성화된 (대체) 도펀트를 함유하는 도핑 반도체 재료 영역을 필요로 하지 않지만, 대신에 금속 재료를 채택할 수 있다. 이러한 금속 산화물 반도체는 InGaZnO(IGZO), 인듐 주석 산화물(ITO), InWO, InZnO, InSnO, GaOx, InOx 등과 같은 반도체 산화물을 포함할 수 있다. 다른 적절한 금속 산화물 반도체 재료도 본 개시내용의 고려 범위 내에 있다.
각각의 액세스 트랜지스터의 소스 영역(732 또는 832) 또는 드레인 영역(738 또는 838)은 적어도 하나의 금속 인터커넥트 구조의 세트에 의해 각자의 FTJ 메모리 셀(101)의 하부 전극(130)에 또는 상부 전극(160)에 전기적으로 접속될 수 있다. TFT(800)가 FTJ 메모리 셀(101)의 어레이 아래에 형성되는 실시형태를 사용하여 본 개시내용을 설명하고 있지만, TFT가 FTJ 메모리 셀(104)의 어레이 위에 형성되는 실시형태도 여기에서 명백히 고려된다. 일반적으로, 강유전체 터널 접합(FTJ) 메모리 어레이가 제공될 수 있다. FTJ 메모리 어레이는 기판(9) 상에(on) 또는 위에(over) 위치한 액세스 트랜지스터(700, 800)의 어레이, 및 액세스 트랜지스터의 어레이 위에 또는 아래에 또는 동일한 레벨에 위치한 강유전체 터널 접합(FTJ) 메모리 셀(101)의 어레이를 포함할 수 있다. FTJ 메모리 셀(101)의 상부 전극(160) 및/또는 하부 전극(130)은 액세스 트랜지스터(700, 800)의 소스 영역(732, 832) 또는 드레인 영역(738, 838)에 접속될 수 있다.
도 7은 본 개시내용의 일 실시형태에 따른 예시적인 구조의 제1 대안 실시형태의 수직 단면도이다. 도 7을 참조하면, 도 3의 처리 단계에서 연속 터널링 유전체층(140L) 및 연속 강유전체 재료층(150L)의 순서를 바꿈으로써, 도 6의 예시적 구조로부터 본 개시내용의 일 실시형태에 따른 예시적 구조의 제1 대안 실시형태를 도출할 수 있다. 이에, 강유전체 재료층(150)은 각각의 FTJ 메모리 셀(101) 내에서 하부 전극(130)의 상부 전극(130)의 상면과 접촉하고, 터널링 유전체층(140)은 각각의 FTJ 메모리 셀(101) 내에서 강유전체 재료층(150)의 상면 및 상부 전극(160)의 하면과 접촉한다. 터널링 유전체층(140)은 다결정 마그네슘 산화물 입자를 포함하고, 터널링 유전체층(140)의 입자의 주된 부분(즉, 40% 초과)은 <001> 방향을 따라 정렬될 수 있다.
도 8은 본 개시내용의 일 실시형태에 따른 예시적인 구조의 제2 대안 실시형태의 수직 단면도이다. 도 8을 참조하면, 각각의 FTJ 메모리 셀(101) 내에서 단일 터널링 유전체층(140) 대신에 복수의 터널링 유전체층(140)을 사용함으로써, 도 6의 예시적인 구조로부터 예시적인 구조의 제2 대안 실시형태를 도출할 수 있다. 복수의 터널링 유전체층(140)의 사용은 각각의 강유전체 재료층(150)에서 입자의 균일성을 강화하는 효과를 제공할 수 있다. 이 실시형태에서, 연속 터널링 유전체층(140L), 연속 강유전체 재료층(150L), 및 또 다른 연속 터널링 유전체층(140L)의 스택이 도 3의 처리 단계에서 연속 터널링 유전체층(140L)과 연속 강유전체 재료층(150L)의 스택 대신에 퇴적될 수 있다. 이에, 강유전체 터널 접합 메모리 셀(101) 내의 각각의 강유전체 터널 접합 메모리 엘리먼트(140, 150)는, 밑에서 위로, 제1 터널링 유전체층(140), 강유전체 재료층(150), 및 제2 터널링 유전체층(140)을 포함한 수직 스택을 포함한다. 이에, 제1 터널링 유전체층은 각각의 FTJ 메모리 셀(101) 내에서 하부 전극(130)의 상면과 접촉할 수 있고, 제2 터널링 유전체층(140)은 각각의 FTJ 메모리 셀(101) 내에서 상부 전극(160)의 하면과 접촉할 수 있다. 강유전체 재료층(150)은 제1 터널링 유전체층(140) 및 제2 터널링 유전체층(140)과 접촉할 수 있다. 각각의 터널링 유전체층(140)은, 더 작거나 더 큰 두께도 사용할 수 있지만, 1 nm 내지 2 nm와 같은 0.7 nm 내지 3 nm 범위의 두께를 가질 수 있다. 터널링 유전체층(140)은 다결정 마그네슘 산화물 입자를 포함하고, 터널링 유전체층(140)의 입자의 주된 부분(즉, 40% 초과)은 <001> 방향을 따라 정렬될 수 있다. 각각의 FTJ 메모리 엘리먼트(140, 150) 내의 강유전체 재료층(15L)의 두께는, 더 작거나 더 큰 두께도 사용할 수 있지만, 4 nm 내지 10 nm와 같은 2 nm 내지 20 nm의 범위일 수 있다.
도 9는 본 개시내용의 일 실시형태에 따른 예시적인 구조의 제3 대안 실시형태의 수직 단면도이다. 도 9를 참조하면, 각각의 FTJ 메모리 셀(101) 내에서 단일 터널링 유전체층(140)과 단일 강유전체 재료층(150) 대신에 터널링 유전체층(140)과 강유전체 재료층(150)을 포함한 층 스택의 적어도 2회 반복을 사용함으로써, 도 6의 예시적인 구조로부터 예시적인 구조의 제3 대안 실시형태를 도출할 수 있다. 이 실시형태에서, 연속 터널링 유전체층(140L)과 연속 강유전체 재료층(150L)을 포함한 층 스택의 적어도 2회 반복은 도 3의 처리 단계에서 연속 터널링 유전체층(140L)과 연속 강유전체 재료층(150L)의 스택 대신에 퇴적될 수 있다. 이에, 강유전체 터널 접합 메모리 셀(101) 내의 각각의 강유전체 터널 접합 메모리 엘리먼트(140, 150)는 터널링 유전체층(140)과 강유전체 재료층(150)을 포함한 층 스택의 적어도 2회 반복을 포함한다. 다시 말해, 강유전체 터널 접합 메모리 셀(101) 내의 각각의 FTJ 메모리 엘리먼트(140, 150)는 적어도 2개의 터널링 유전체층(140)과 적어도 2개의 강유전체 재료층(150)을 포함한다. 각각의 FTJ 메모리 엘리먼트(140, 150) 내의 터널링 유전체층(140)의 총수는 FTJ 메모리 엘리먼트(140, 150) 내의 강유전체 재료층(150)의 총수와 동일할 수도 있고 그보다 1 더 클 수도 있다. 각각의 터널링 유전체층(140)은, 더 작거나 더 큰 두께도 사용할 수 있지만, 1 nm 내지 2 nm와 같은 0.7 nm 내지 3 nm 범위의 두께를 가질 수 있다. 터널링 유전체층(140)은 다결정 마그네슘 산화물 입자를 포함하고, 터널링 유전체층(140)의 입자의 주된 부분(즉, 40% 초과)은 <001> 방향을 따라 정렬될 수 있다. 각각의 강유전체 재료층(150)의 두께는, 더 작거나 더 큰 두께도 사용할 수 있지만, 4 nm 내지 10 nm와 같은 2 nm 내지 20 nm의 범위일 수 있다.
도 10을 참조하면, 본 개시내용의 예시적인 구조 내의 강유전체 터널 접합 메모리 셀(101)에 대한 대안의 구성이 예시되고 있다. 일반적으로, 각각의 강유전체 터널 접합 메모리 셀(101)은, 밑에서 위로, 하부 전극(130), 적어도 하나의 강유전체 재료층(150)과 적어도 하나의 터널링 유전체층(140)을 포함한 강유전체 터널 접합 메모리 엘리먼트(140, 150), 및 상부 전극(160)을 포함할 수 있다. 강유전체 재료층(150)은 터널링 유전체층(140) 위에/아래에 위치할 수 있다. 터널링 유전체층(140)은 강유전체 재료층(150) 위에/아래에 위치할 수 있다. 일반적으로, 단일 강유전체 재료층(150) 또는 복수의 강유전체 재료층(150)이 채택될 수 있다. 복수의 강유전체 재료층(150)이 채택되는 경우에, 강유전체 재료층(150) 중 각각의 수직으로 이웃한 쌍은 각자의 터널링 유전체층(140)에 의해 서로 수직으로 이격될 수 있다. 단일의 터널링 유전체층(140) 또는 복수의 터널링 유전체층(140)이 채택될 수 있다. 복수의 터널링 유전체층(140)이 채택되는 경우에, 터널링 유전체층(140) 중 각각의 수직으로 이웃한 쌍은 각자의 강유전체 재료층(150)에 의해 서로 수직으로 이격될 수 있다. 복수의 터널링 유전체층(140)이 채택되는 경우에, 하나 이상의 터널링 유전체층(140)의 두께는 강유전체 터널 접합 메모리 셀(101)을 통과하는 전류를 증가시키기 위해 감소될 수 있다.
도 11의 흐름도를 참조하면, 강유전체 터널 접합(FTJ) 메모리 디바이스를 제조하는 데 사용될 수 있는, 본 개시내용의 방법의 일반적 처리 단계들을 예시하고 있다. 단계 1110 및 도 1 내지 도 3과 도 7 내지 도 10을 참조하면 하부 전극 재료층(130L), 강유전체 터널 접합 재료층(140L, 150L), 및 상부 전극 재료층(160L)을 포함한 층 스택(130L, 140L, 150L, 160L, 162L)이 기판(9) 위에 퇴적될 수 있다. 강유전체 터널 접합 재료층(140L, 150L)은 적어도 하나의 연속 강유전체 재료층(150L)과 적어도 하나의 연속 터널링 유전체층(140L)을 포함한다. 단계 1120 및 도 4와 도 7 내지 도 9를 참조하면, 층 스택(130L, 140L, 150L, 160L, 162L)의 영역이 에칭 마스크(177)로 마스킹될 수 있다. 단계 1130 및 도 4 내지 도 9를 참조하면, 에칭 마스크(177)에 의해 마스킹되지 않는 층 스택(130L, 140L, 150L, 160L, 162L)의 비마스킹 부분을 에칭함으로써, 강유전체층 터널 접합(FTJ) 메모리 셀(101)이 형성될 수 있다.
모든 도면을 참조하고 본 개시내용의 다양한 실시형태에 따르면, 제공되는 강유전체 터널 접합(FTJ) 메모리 디바이스는: 기판(9) 위에 위치한 하부 전극(130); 하부 전극(130) 위에 있는 상부 전극(160); 및 하부 전극(130)과 상부 전극(160) 사이에 위치하며 적어도 하나의 강유전체 재료층(150)과 적어도 하나의 터널링 유전체층(140)을 포함하는 강유전체 터널 접합 메모리 엘리먼트(140, 150)를 포함한다.
본 개시내용의 다른 실시형태에 따르면, 제공되는 강유전체 터널 접합(FTJ) 메모리 어레이는: 기판(9) 상에 또는 위에 위치한 액세스 트랜지스터(700, 800)의 어레이; 및 액세스 트랜지스터(700, 800)의 어레이 위에, 또는 아래에, 또는 동일한 레벨에 위치한 강유전체 터널 접합(FTJ) 메모리 셀(101)의 어레이를 포함하고, FTJ 메모리 셀(101)의 어레이 내의 각각의 FTJ 메모리 셀(101)은: 하부 전극(130); 하부 전극(130) 위에 있는 상부 전극(160); 및 하부 전극(130)과 상부 전극(160) 사이에 위치하며 적어도 하나의 강유전체 재료층(150)과 적어도 하나의 터널링 유전체층(140)을 포함하는 강유전체 터널 접합(FTJ) 메모리 셀(140, 150)를 포함하고, FTJ 메모리 셀(101)의 어레이 내의 각각의 FTJ 메모리 셀(101)은 액세스 트랜지스터(700, 800)의 어레이 내의 각자의 액세스 트랜지스터(700, 800)에 전기적으로 접속된다.
본 개시내용의 다양한 실시형태는 적어도 하나의 강유전체 재료층(150)을 포함한 비휘발성 메모리 디바이스를 제공하는 데 사용될 수 있다. 각각의 강유전체 터널 접합 메모리 셀(101)은 수 fJ 정도의 스위칭 전력을 소비하도록 스케일링될 수 있다. 본 개시내용의 메모리 디바이스에서 각각의 강유전체 터널 접합 메모리 셀(101) 내의 터널링 유전체층(140)의 결정질 마그네슘 산화물 재료는 비정질 유전체 산화물 재료에 비해 더 우수한 터널링 특성 및 더 높은 터널링 저항비를 제공한다. 예를 들어, 알루미늄 산화물은 비정질 형태로 퇴적되고, BEOL(back-end-of-line) 구조에 대한 열적 제약이 섭씨 400보다 높은 열 어닐을 방지하는데, 이는 비정질 알루미늄 산화물 재료를 결정질 알루미늄 산화물 재료로 변환하는 데 필요하다. 본 개시내용의 터널링 유전체층(140) 내의 마그네슘 산화물의 결정질 특성은, 크고 균일한 도메인 균일성으로 인해 일관된 전자 터널링 및 큰 터널링 전기 저항(TER)을 제공한다. 따라서, 터널링 유전체층(140)의 사용은 본 개시내용의 FTJ 메모리 셀(101)의 성능을 향상시킬 수 있다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1.
강유전체 터널 접합(FTJ, ferroelectric tunnel junction) 메모리 디바이스에 있어서,
기판 위에 위치한 하부 전극;
상기 하부 전극 위에 있는 상부 전극; 및
상기 하부 전극과 상기 상부 전극 사이에 위치하며 적어도 하나의 강유전체 재료층과 적어도 하나의 터널링 유전체층을 포함하는 강유전체 터널 접합 메모리 엘리먼트를 포함하는, FTJ 메모리 디바이스.
2.
제1항에 있어서, 상기 적어도 하나의 터널링 유전체층 각각은 다결정 마그네슘 산화물 입자를 포함하는, FTJ 메모리 디바이스.
3.
제2항에 있어서, 상기 다결정 마그네슘 산화물 입자는 상기 적어도 하나의 강유전체 재료층 중 하나와 상기 적어도 하나의 터널링 유전체층 중 하나 사이의 수평 계면에 수직인, <001> 방향의 우세한 결정학적 배향(predominant crystallographic orientation)을 갖는, FTJ 메모리 디바이스.
4.
제1항에 있어서, 상기 적어도 하나의 터널링 유전체층의 각각의 터널링 유전체층의 측벽은 상기 적어도 하나의 강유전체 재료층 중 하나의 강유전체 재료층의 측벽과 수직 방향으로 일치하는, FTJ 메모리 디바이스.
5.
제1항에 있어서, 상기 하부 전극, 상기 상부 전극, 및 강유전체 터널 접합 메모리 셀이 내부에 형성되어 있고, 상기 하부 전극, 상기 상부 전극, 및 강유전체 터널 접합 메모리 셀을 횡방향으로 둘러싸는 유전체 재료층을 더 포함하는, FTJ 메모리 디바이스.
6.
제5항에 있어서,
접속 비아 레벨 유전체층 내에 형성되고 상기 하부 전극의 하면과 접촉하는 접속 비아 구조; 및
상기 상부 전극에 전기적으로 접속되는 금속 비아부를 포함한 금속 인터커넥트 구조를 더 포함하는, FTJ 메모리 디바이스.
7.
제1항에 있어서, 상기 기판과 상기 하부 전극 사이에 위치한 제1 트랜지스터를 더 포함하고, 상기 제1 트랜지스터의 소스 영역 또는 드레인 영역은 적어도 하나의 금속 인터커넥트 구조의 세트에 의해 상기 하부 전극에 또는 상기 상부 전극에 전기적으로 접속되는, FTJ 메모리 디바이스.
8.
제1항에 있어서,
상기 적어도 하나의 강유전체 재료층과 상기 적어도 하나의 터널링 유전체층은 서로 접촉하는 강유전체 재료층과 터널링 유전체층을 포함하고;
상기 강유전체 재료층과 상기 터널링 유전체층 중 하나는 상기 상부 전극과 접촉하고;
상기 강유전체 재료층과 상기 터널링 유전체층 중 다른 하나는 상기 하부 전극과 접촉하는, FTJ 메모리 디바이스.
9.
제1항에 있어서, 상기 강유전체 터널 접합 메모리 엘리먼트는 복수의 터널링 유전체층을 포함하는, FTJ 메모리 디바이스.
10.
제1항에 있어서, 상기 강유전체 터널 접합 메모리 엘리먼트는 터널링 유전체층과 강유전체 재료층을 포함한 층 스택의 적어도 2회 반복을 포함하는, FTJ 메모리 디바이스.
11.
제1항에 있어서, 상기 적어도 하나의 강유전체 재료층 각각은, Wurzite계 강유전계 질화물 재료, 하프늄 산화물, 하프늄 지르코늄 산화물, 바륨 티탄산염, 콜레마나이트(colemanite), 비스무트 티탄산염, 유로퓸 바륨 티탄산염, 강유전체 폴리머, 게르마늄 텔루라이드(telluride), 랑베이나이트(langbeinite), 납 스칸듐 탄탈산염, 납 티탄산염, 납 지르콘산염 티탄산염, 리튬 니오브산염, 폴리비닐리덴 불소, 칼륨 니오브산염, 칼륨 나트륨 타타르산염, 칼륨 티타닐 인산염, 나트륨 비스무트 티탄산염, 리튬 탄탈산염, 납 란탄 티탄산염, 납 란탄 지르콘산염 티탄산염, 암모늄 다이하이드로젠 인산염, 및 칼륨 다이하이드로젠 인산염에서 선택된 재료를 포함하는, FTJ 메모리 디바이스.
12.
제1항에 있어서, 상기 강유전체 터널 접합 메모리 엘리먼트는 복수의 강유전체 재료층 또는 복수의 터널링 유전체층을 포함하는, FTJ 메모리 디바이스.
13.
강유전체 터널 접합(FTJ) 메모리 어레이에 있어서,
기판 상에(on) 또는 기판 위에(over) 위치한 트랜지스터의 어레이; 및
상기 트랜지스터의 어레이 위에, 또는 상기 트랜지스터의 어레이 아래에, 또는 상기 트랜지스터의 어레이와 동일한 레벨에 위치한 강유전체 터널 접합(FTJ) 메모리 셀의 어레이를 포함하고,
상기 FTJ 메모리 셀의 어레이 내의 각각의 FTJ 메모리 셀은,
하부 전극:
상기 하부 전극 위에 있는 상부 전극; 및
상기 하부 전극과 상기 상부 전극 사이에 위치하며 적어도 하나의 강유전체 재료층과 적어도 하나의 터널링 유전체층을 포함하는 강유전체 터널 접합(FTJ) 메모리 셀을 포함하고,
상기 FTJ 메모리 셀의 어레이 내의 각각의 FTJ 메모리 셀은 상기 트랜지스터의 어레이 내의 각자의 트랜지스터에 전기적으로 접속되는, FTJ 메모리 어레이.
14.
제13항에 있어서,
상기 FTJ 메모리 셀의 어레이에서 선택된 각자의 하부 전극과 접촉하는 접속 비아 구조의 어레이; 및
상기 FTJ 메모리 셀에서 선택된 각자의 상부 전극에 전기적으로 접속되는 각자의 금속 비아부를 포함하는 금속 인터커넥트 구조의 어레이를 더 포함하는, FTJ 메모리 어레이.
15.
강유전체 터널 접합(FTJ) 메모리 디바이스를 제조하는 방법에 있어서,
기판 위에 하부 전극 재료층, 강유전체 터널 접합 재료층, 및 상부 전극 재료층을 포함한 층 스택을 형성하는 단계 - 상기 강유전체 터널 접합 재료층은 적어도 하나의 강유전체 재료층과 적어도 하나의 터널링 유전체층을 포함함 -;
상기 층 스택의 영역을 에칭 마스크로 마스킹하는 단계; 및
상기 에칭 마스크에 의해 마스킹되지 않은 상기 층 스택의 비마스킹 부분을 에칭함으로써 강유전체 터널 접합(FTJ) 메모리 셀을 형성하는 단계를 포함하는, FTJ 메모리 디바이스 제조 방법.
16.
제15항에 있어서, 상기 적어도 하나의 터널링 유전체층 각각은 다결정 마그네슘 산화물 입자를 포함하는, FTJ 메모리 디바이스 제조 방법.
17.
제15항에 있어서,
상기 에칭 마스크는 패터닝된 포토레지스트 재료 부분을 포함하고;
상기 층 스택의 비마스킹된 부분은 이방성 에칭 공정을 수행함으로써 에칭되는, FTJ 메모리 디바이스 제조 방법.
18.
제15항에 있어서,
상기 기판 위의 접속 비아 레벨 유전체층 내에 형성되는 접속 비아 구조를 형성하는 단계 - 상기 층 스택은 상기 접속 비아 구조 위에 형성됨 -;
상기 FTJ 메모리 셀 위에 그리고 상기 FTJ 메모리 셀 주위에 유전체 재료층을 형성하는 단계; 및
상기 유전체 재료층을 통해 금속 비아부를 포함한 금속 인터커넥트 구조를 형성하는 단계를 더 포함하고, 상기 금속 인터커넥트 구조는 상기 상부 전극 재료층의 패터닝된 부분인 상기 상부 전극과 접촉하거나 상기 상부 전극에 전기적으로 접속되는, FTJ 메모리 디바이스 제조 방법.
19.
제15항에 있어서,
상기 기판 위에 제1 트랜지스터를 형성하는 단계;
적어도 하나의 유전체 재료층 내에 형성되는 적어도 하나의 금속 인터커넥트 구조의 세트를 형성하는 단계를 더 포함하고,
상기 하부 전극 재료층을 패터닝함으로써 형성된 하부 전극은 상기 적어도 하나의 금속 인터커넥트 구조의 세트를 통해 상기 제1 트랜지스터에 접속되는, FTJ 메모리 디바이스 제조 방법.
20.
제15항에 있어서, 상기 적어도 하나의 터널링 유전체층은 복수의 터널링 유전체층을 포함하는, FTJ 메모리 디바이스 제조 방법.
Claims (10)
- 강유전체 터널 접합(FTJ, ferroelectric tunnel junction) 메모리 디바이스에 있어서,
기판 위에 위치한 하부 전극;
상기 하부 전극 위에 있는 상부 전극; 및
상기 하부 전극과 상기 상부 전극 사이에 위치하며 적어도 하나의 강유전체 재료층과 적어도 하나의 터널링 유전체층을 포함하는 강유전체 터널 접합 메모리 엘리먼트
를 포함하는, FTJ 메모리 디바이스. - 제1항에 있어서, 상기 적어도 하나의 터널링 유전체층 각각은 다결정 마그네슘 산화물 입자를 포함하는, FTJ 메모리 디바이스.
- 제2항에 있어서, 상기 다결정 마그네슘 산화물 입자는 상기 적어도 하나의 강유전체 재료층 중 하나와 상기 적어도 하나의 터널링 유전체층 중 하나 사이의 수평 계면에 수직인, <001> 방향의 우세한 결정학적 배향(predominant crystallographic orientation)을 갖는, FTJ 메모리 디바이스.
- 제1항에 있어서, 상기 적어도 하나의 터널링 유전체층의 각각의 터널링 유전체층의 측벽은 상기 적어도 하나의 강유전체 재료층 중 하나의 강유전체 재료층의 측벽과 수직 방향으로 일치하는, FTJ 메모리 디바이스.
- 제1항에 있어서, 상기 하부 전극, 상기 상부 전극, 및 강유전체 터널 접합 메모리 셀이 내부에 형성되어 있고, 상기 하부 전극, 상기 상부 전극, 및 강유전체 터널 접합 메모리 셀을 횡방향으로 둘러싸는 유전체 재료층을 더 포함하는, FTJ 메모리 디바이스.
- 제5항에 있어서,
접속 비아 레벨 유전체층 내에 형성되고 상기 하부 전극의 하면과 접촉하는 접속 비아 구조; 및
상기 상부 전극에 전기적으로 접속되는 금속 비아부를 포함한 금속 인터커넥트 구조를 더 포함하는, FTJ 메모리 디바이스. - 제1항에 있어서, 상기 기판과 상기 하부 전극 사이에 위치한 제1 트랜지스터를 더 포함하고, 상기 제1 트랜지스터의 소스 영역 또는 드레인 영역은 적어도 하나의 금속 인터커넥트 구조의 세트에 의해 상기 하부 전극에 또는 상기 상부 전극에 전기적으로 접속되는, FTJ 메모리 디바이스.
- 제1항에 있어서,
상기 적어도 하나의 강유전체 재료층과 상기 적어도 하나의 터널링 유전체층은 서로 접촉하는 강유전체 재료층과 터널링 유전체층을 포함하고;
상기 강유전체 재료층과 상기 터널링 유전체층 중 하나는 상기 상부 전극과 접촉하고;
상기 강유전체 재료층과 상기 터널링 유전체층 중 다른 하나는 상기 하부 전극과 접촉하는, FTJ 메모리 디바이스. - 강유전체 터널 접합(FTJ) 메모리 어레이에 있어서,
기판 상(on)에 또는 기판 위(over)에 위치한 트랜지스터의 어레이; 및
상기 트랜지스터의 어레이 위에, 또는 상기 트랜지스터의 어레이 아래에, 또는 상기 트랜지스터의 어레이와 동일한 레벨에 위치한 강유전체 터널 접합(FTJ) 메모리 셀의 어레이
를 포함하고,
상기 FTJ 메모리 셀의 어레이 내의 각각의 FTJ 메모리 셀은,
하부 전극:
상기 하부 전극 위에 있는 상부 전극; 및
상기 하부 전극과 상기 상부 전극 사이에 위치하며 적어도 하나의 강유전체 재료층과 적어도 하나의 터널링 유전체층을 포함하는 강유전체 터널 접합(FTJ) 메모리 셀을 포함하고,
상기 FTJ 메모리 셀의 어레이 내의 각각의 FTJ 메모리 셀은 상기 트랜지스터의 어레이 내의 각자의 트랜지스터에 전기적으로 접속되는, FTJ 메모리 어레이. - 강유전체 터널 접합(FTJ) 메모리 디바이스를 제조하는 방법에 있어서,
기판 위에 하부 전극 재료층, 강유전체 터널 접합 재료층, 및 상부 전극 재료층을 포함한 층 스택을 형성하는 단계 - 상기 강유전체 터널 접합 재료층은 적어도 하나의 강유전체 재료층과 적어도 하나의 터널링 유전체층을 포함함 -;
상기 층 스택의 영역을 에칭 마스크로 마스킹하는 단계; 및
상기 에칭 마스크에 의해 마스킹되지 않은 상기 층 스택의 비마스킹 부분을 에칭함으로써 강유전체 터널 접합(FTJ) 메모리 셀을 형성하는 단계
를 포함하는, FTJ 메모리 디바이스 제조 방법.
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