KR20210137143A - 측벽 도금을 갖는 반도체 패키지 - Google Patents

측벽 도금을 갖는 반도체 패키지 Download PDF

Info

Publication number
KR20210137143A
KR20210137143A KR1020217032297A KR20217032297A KR20210137143A KR 20210137143 A KR20210137143 A KR 20210137143A KR 1020217032297 A KR1020217032297 A KR 1020217032297A KR 20217032297 A KR20217032297 A KR 20217032297A KR 20210137143 A KR20210137143 A KR 20210137143A
Authority
KR
South Korea
Prior art keywords
leads
series
lead frame
plating
cuts
Prior art date
Application number
KR1020217032297A
Other languages
English (en)
Inventor
베리 린
Original Assignee
실리코닉스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실리코닉스 인코포레이티드 filed Critical 실리코닉스 인코포레이티드
Publication of KR20210137143A publication Critical patent/KR20210137143A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본원에서는 쿼드 평면 무 리드 반도체 패키지 상에 웨팅가능 플랭크들을 형성하기 위한 방법이 개시된다. 방법은 다수의 비단품화된 패키지들을 갖는 패키지 어셈블리로 시작할 수 있다. 패키지 어셈블리는 다이들이 결합된 리드 프레임 어셈블리를 포함한다. 몰드 캡슐화부는 다이들을 덮고 리드들의 일부분들을 노출시킨다. 전기도금 단계는 리드들의 노출된 부분들 상에 도금을 성막한다. 웨팅가능 플랭크들의 측벽들을 형성하기 위해 다이 패키지들 사이에서 제1 및 제2의 일련의 평행 스텝 커팅들이 행해진다. 제1 및 제2의 일련의 평행 스텝 커팅들은 서로 수직이다. 이들 커팅들은 리드 프레임을 완전히 관통하되 몰드 캡슐화부를 완전히 관통하지 않도록 커팅하는 깊이로 행해진다. 제1 및 제2의 일련의 평행 스텝 커팅들 이후, 무전해 방법을 사용하여 웨팅가능 플랭크들이 도금된다. 제3 및 제4의 일련의 커팅들은 어셈블리를 개별 QNF 반도체 패키지들로 단품화시킨다.

Description

측벽 도금을 갖는 반도체 패키지
본 발명은 측벽 도금을 갖는 반도체 패키지에 관한 것이다.
평면 "무 리드(no-lead)" 또는 "리드리스(leadless)" 반도체 패키지는 집적 회로 다이들(또는 "다이스")을 인쇄 회로 기판(printed circuit board; PCB)을 관통하여 연장되는 관통 구멍없이 평면 리드를 통해 인쇄 회로 기판("PCB")에 전기적으로 그리고 물리적으로 결합시킨다. 이러한 패키지는 "무 리드" 또는 "리드리스" 패키지라고 칭해지지만, 본 개시에서의 용어 "리드"는 평면 무 리드 패키지 상에 존재하는 평면 접촉 패드를 지칭하는데 사용된다는 것을 유의한다. 이러한 패키지는, 패키지의 외주부를 지나서 또는 그 이상으로 연장되는 리드가 없다는 점에서 "리드"를 갖지 않는다. 평면 무 리드 패키지는, 패키지의 네 개의 모든 면들 상에 리드들을 갖는 쿼드 평면 무 리드(quad flat no-lead; "QFN") 패키지와, 두 개의 양면들 상에 리드들을 갖는 듀얼 평면 무 리드(dual flat no-lead; "DFN") 패키지로서 분류될 수 있다. 이러한 패키지 내에서는, 하나 이상의 집적 회로 다이가 비도전성 몰딩 물질 내에 캡슐화된다. 전형적으로 구리와 같은 금속으로 제조된 전기 도전성 리드 프레임이 패키지의 내부 컴포넌트들에 전기적으로 결합되고, PCB에 전기적으로 결합될 수 있는 리드를 외부적으로 노출시킨다. 평면 무 리드 패키지에 대한 개선이 끊임없이 이루어지고 있다.
리드리스 패키지는 패키지의 외주부를 넘어 연장되는 리드를 갖는 패키지에 비해 몇 가지 장점들을 갖는다. 이러한 패키지는 다른 유형의 패키지와 비교하여 낮은 프로파일을 가질 수 있다. 이러한 패키지는 공간을 덜 차지하고 이에 따라 패키지의 외주부를 넘어 연장되는 리드를 갖는 종래의 패키지보다 더 작은 "풋프린트"를 인쇄 회로 기판 상에서 갖는다. 이러한 리드리스 패키지는 또한 패키지의 외주부를 넘어 연장되는 리드를 갖는 패키지와 비교하여 더 나은 열 성능을 가질 수 있다.
QFN 및 DFN 패키지와 관련된 관련 산업 내에서의 문제는 패키지의 리드에 대한 솔더 연결의 검사에 관한 것이다. QFN 및 DFN 패키지에 대한 적절한 솔더 연결을 보장하기 위해 연결을 검사할 필요가 있다. 이러한 검사는 예를 들어, x선에 의해 또는 자동화된 광학 검사(automated optical inspection; AOI)에 의해 수행될 수 있다. 자동화된 광학 검사(AOI) 시스템은 예를 들어, 반도체 디바이스와 인쇄 회로 기판(PCB)에서 결함을 검사하는데 사용된다. QFN 및 DFN 패키지는, 노출된 리드들의 측면 또는 측벽 위에 솔더가 흡착되는 것과 같이, 리드의 측면 또는 "플랭크"의 부분들이 솔더에 의해 웨팅가능(wettable)하도록 리드들이 배향되는 경우, X선 검사보다 비용이 덜 드는 AOI를 허용할 수 있다.
따라서, 웨팅가능 플랭크를 제공하고 이로써 AOI가 적절한 솔더 연결들을 확인하는 것을 허용하는 QFN 패키지를 제조하는 효율적인 방법이 필요하다.
본 발명의 양태에서, 리드 프레임, 리드 프레임 상에 실장된 복수의 집적 회로 다이들, 및 리드 프레임과 복수의 집적 회로 다이들을 둘러싸는 몰드 캡슐화부를 포함하는 패키지 어셈블리로부터, 스텝 커팅된(step-cut) 웨팅가능 플랭크(flank)들을 갖는 반도체 패키지를 제조하고, 복수의 리드들을 노출시키기 위한 방법이 제공된다. 방법은 복수의 리드들의 측벽들을 규정하기 위해, 리드 프레임을 완전히 관통하고 몰드 캡슐화부를 부분적으로 관통하는 제1의 일련의 평행 커팅(cut)들을 행하는 단계를 포함한다. 방법은 또한 제1의 일련의 평행 커팅들에 수직인 제2의 일련의 평행 커팅들을 행하는 단계를 포함하며, 제2의 일련의 평행 커팅들은 복수의 리드들의 측벽들을 규정하기 위해, 리드 프레임을 완전히 관통하고 몰드 캡슐화부를 부분적으로 관통한다. 방법은 또한 웨팅가능 플랭크들을 형성하기 위해 복수의 리드들의 측벽들을 무전해 도금하는 단계를 포함한다.
본 발명의 다른 양태에서, 쿼드 평면 무 리드("QFN") 반도체 패키지가 제공된다. 쿼드 평면 무 리드 패키지는 몰드 캡슐화부, 몰드 캡슐화부 내에 배치된 하나 이상의 집적 회로 다이, 및 하나 이상의 집적 회로 다이에 전기적으로 결합된 리드 프레임을 포함하고, 복수의 리드들이 몰드 캡슐화부의 하부면 또는 접촉면을 통해 노출된다. 몰드 캡슐화부와 리드 프레임은 네 면들 상에서 웨팅가능 플랭크를 규정하고, 웨팅가능 플랭크는 도금 물질로 무전해 도금된 스텝 커팅된 측벽들을 포함한다.
본 발명의 다른 양태에서, 리드 프레임, 리드 프레임 상에 실장된 복수의 집적 회로 다이들, 및 리드 프레임과 복수의 집적 회로 다이들을 둘러싸는 몰드 캡슐화부를 포함하는 패키지 어셈블리로부터, 스텝 커팅된 웨팅가능 플랭크들을 갖는 집적 회로 패키지를 제조하고, 복수의 리드들을 노출시키기 위한 방법을 통해 제조된 쿼드 평면 무 리드 반도체 패키지가 제공된다. 반도체 패키지를 제조하기 위한 방법은, 복수의 리드들의 측벽들을 규정하기 위해, 리드 프레임을 완전히 관통하고 몰드 캡슐화부를 부분적으로 관통하는 제1의 일련의 평행 커팅들을 행하는 단계, 제1의 일련의 평행 커팅들에 수직인 제2의 일련의 평행 커팅들을 행하는 단계 - 제2의 일련의 평행 커팅들은 복수의 리드들의 측벽들을 규정하기 위해, 리드 프레임을 완전히 관통하고 몰드 캡슐화부를 부분적으로 관통함 -, 웨팅가능 플랭크들을 형성하기 위해 복수의 리드들의 측벽들을 무전해 도금하는 단계, 및 개별 반도체 패키지들을 분리시키기 위해 몰드 캡슐화부를 완전히 관통하는 수직인 제3 및 제4의 일련의 커팅들을 행하는 단계를 포함한다.
본 발명의 양태에서, 반도체 패키지가 제공되고, 리드 프레임의 리드들과 다이 패들들의 노출된 제1 표면 또는 제1 표면들이 제1 도금 공정(예를 들어, 전해 도금)을 사용하여 도금되고, 리드들의 노출된 측벽들은 제2 도금 공정(예를 들어, 무전해 도금)을 사용하여 도금되며, 두 개의 도금 공정들은 상이한 공정들이다.
보다 자세한 이해는 첨부된 도면들을 참조하면서 예시를 통해 주어진 아래의 상세한 설명으로부터 얻어질 수 있다.
도 1a는 예시에 따른, 패키지 어셈블리를 형성하기 위한 예시적인 방법의 흐름도이다.
도 1b는 예시에 따른, 쿼드 평면 무 리드 패키지 상에 웨팅가능 플랭크들을 형성하기 위한 방법의 흐름도이다.
도 2a는 예시에 따른, 패키지 어셈블리에 대한 전해 도금의 도포를 나타낸다.
도 2b는 예시에 따른, 웨팅가능 플랭크들을 노출시키기 위해 수직인 일련의 평행 커팅들이 행해진 후의 패키지 어셈블리를 나타낸다.
도 2c는 예시에 따른, 웨팅가능 플랭크들의 측벽들에 대한 무전해 도금을 나타낸다.
도 2d는 예시에 따른, 무전해 도금 이후 다이들을 단품화시키기 위한 제3 및 제4의 일련의 커팅들을 나타낸다.
도 2e는 예시에 따른, 웨팅가능 플랭크들을 갖는 단품화된 다이들을 나타낸다.
도 3a는 예시에 따른, 도 2b의 제1 또는 제2의 일련의 커팅들을 나타내는 단면도이다.
도 3b는 예시에 따른, 도 2d의 제3 또는 제4의 일련의 커팅들을 나타내는 단면도이다.
도 3c는 예시에 따른, 다이 패키지들의 웨팅가능 플랭크들 상에서의 전해 및 무전해 도금을 나타내는 단면도이다.
도 4a는 예시에 따른, 웨팅가능 플랭크들을 갖는 단품화된 다이의 상부 등각투상도를 나타낸다.
도 4b는 예시에 따른, 웨팅가능 플랭크들을 갖는 단품화된 다이의 투명한 상부 등각투상도를 나타낸다.
도 4c는 예시에 따른, 웨팅가능 플랭크들을 갖는 단품화된 다이의 하부 등각투상도를 나타낸다.
도 4d는 예시에 따른, 웨팅가능 플랭크들을 갖는 단품화된 다이의 투명한 하부 등각투상도를 나타낸다.
도 5a는 예시에 따른, 전해 도금 기술을 나타낸다.
도 5b는 예시에 따른, 무전해 도금 기술을 나타낸다.
아래의 설명에서는 편의상 특정 용어가 사용되며, 이는 제한성을 갖지 않는다. "좌", "우", "상부", 및 "하부" 단어들은 참조되고 있는 도면에서 방향들을 가리킨다. 청구범위 및 상세한 설명의 대응 부분에서 사용되는 "일" 및 "하나" 단어들은 달리 구체적으로 진술되지 않는 한, 참조되고 있는 항목을 하나 이상 포함하는 것으로서 규정된 것이다. 이러한 용어는 구체적으로 위에서 언급한 단어들, 그 파생어, 및 유사 의미의 단어들을 포함한다. "A, B 또는 C"와 같은 두 개 이상의 항목들의 리스트가 뒤따르는 "적어도 하나의" 어구는 A, B, 또는 C의 임의의 개별 요소뿐만이 아니라 이들의 임의의 조합을 의미한다.
여기서 제공되는 설명은 당업자가 설명되어 제시되는 실시예들을 실시하고 사용할 수 있게 하기 위한 것이다. 그러나, 다양한 수정, 등가물, 변형, 조합, 및 대안이 당업자에게 쉽게 명백할 것이다. 이러한 모든 수정, 변형, 등가물, 조합, 및 대안은 그 어떤 것이든지 청구범위에 의해 정의되는 본 발명의 사상과 범위 내에 있는 것으로 의도된다.
여기서는 QFN 패키지 상에 스텝 커팅된 웨팅가능 플랭크들을 형성하기 위한 기술들이 개시되어 있다. 본 기술들은 다수의 비단품화된 패키지들을 포함하는 패키지 어셈블리로 시작한다. 패키지 어셈블리는 다이들 및 이에 결합된 (와이어 본드와 같은) 다른 내부 패키지 컴포넌트들을 갖는 리드 프레임 어셈블리를 포함한다. 다이들과 다른 컴포넌트들은 비단품화된 패키지들의 상이한 영역들을 형성한다. 다이들과 다른 컴포넌트들은 패키지 컴포넌트들의 대부분을 덮되 특정한 전기 접촉 패드들(본원에서 "리드"로서 칭해짐) 및 가능하게는, 열 접촉 패드(본원에서 "다이 패들"로서 칭해짐)를 노출된 채로 남겨둘 수 있는 비도전성 몰드 캡슐화 물질("몰딩", "몰드", "캡슐화부", "캡슐화 물질" 또는 본원에서 다른 유사한 용어로서 칭해짐) 내에 캡슐화된다. 리드 프레임은 패키지 어셈블리의 일단과 타단 사이, 그리고 패키지들의 다양한 노출된 리드들과 다이 패들들 사이의 연속적인 전기적 연결을 제공한다. 와이어 본드 또는 결속 바(tie bar)와 같은 요소들은 전기적 연결을 형성하는 데 도움이 될 수 있다. 이러한 전기적 연결은 전기도금 중에 전류 흐름을 가능하게 하는 데 사용되며, 이는 공정에서 발생하는 첫번째 단계일 수 있다.
전기도금 단계는 리드 프레임을 덮고 솔더가 리드 프레임에 부착되도록 해주는 보호성의 도전성 도금 물질을 성막한다. 전기도금은 패키지의 하부 상의 리드 프레임의 노출면 상에 성막된다. 리드 프레임의 하부 노출면을 전기도금한 후, 웨팅가능 플랭크들을 형성할 측벽들을 형성하기 위해 다이 패키지들 사이에서 제1 방향으로 그리고 제2 방향으로 제1 및 제2의 일련의 평행 스텝 커팅들이 행해진다. 제1 및 제2의 일련의 평행 스텝 커팅들은 서로 수직이고, 다이들의 주변부 상에서 행해진다. 이러한 커팅들은, 패키지들이 후속 단계들에서의 추가적인 처리를 위해 단일 어셈블리로서 유지되도록, 리드 프레임을 완전히 커팅하되 주변의 몰드 캡슐화부를 완전히 커팅하지 않도록 하는 깊이로 행해진다. 제1 및 제2의 일련의 평행 스텝 커팅들 이후, 노출된 측벽들의 웨팅가능 플랭크들이, 전류의 인가를 사용하지 않는 무전해 방법을 사용하여 도금된다. 리드 프레임을 관통하는 일련의 수직 커팅들은 다이 패키지들 각각을 전기적으로 격리시키기 때문에 무전해 방법이 사용된다.
무전해 도금 이후, 원래의 커팅들과 정렬된 제3 및 제4의 일련의 평행 커팅들이 제1 및 제2의 일련의 평행 커팅들의 폭보다 더 작은 폭으로 행해진다. 이러한 커팅들은 나머지 몰드 캡슐화 물질을 관통하여 행해진다. 제3 및 제4의 일련의 커팅들은 다이들을 단품화시키고, 이로써 웨팅가능 플랭크들을 갖는 단품화된 QFN 패키지들을 형성한다.
도 1a는 본 발명의 양태에 따른, 패키지 어셈블리를 형성하기 위한 예시적인 방법(100)의 흐름도이다. 방법(100)은 하나 이상의 다이가 리드 프레임 어셈블리 상에 성막되는 단계(102)로 시작한다. 리드 프레임 어셈블리는 단일 부품 또는 유닛으로 통합된 다수의 패키지 리드 프레임들을 포함한다. 리드 프레임 어셈블리는 머신이 커팅을 위해 자체적으로 정렬되도록 해주는, 머신에 의해 검출가능한 마크들인 하나 이상의 기준 마크를 포함할 수 있다. 리드 프레임 어셈블리는 임의의 금속 합금일 수 있다. 다이 패키지들은 일반적으로 다이 패키지들의 어레이로 형성되며, 그 후 개별 다이 패키지들로 커팅("단품화")된다. 이 어레이를 형성하기 위해, 단일 리드 프레임 어셈블리가 구리의 시트와 같은 리드 프레임 물질로부터 커팅된다. 리드 프레임 어셈블리 내에는 개별 패키지들에 대응하는 다수의 리드 프레임들이 통합되어 있다. 단계(102)에서, 하나 이상의 집적 회로 다이가 리드 프레임 어셈블리 상에 성막된다. 단계(104)에서, 와이어 본드, 도전성 클립(다이(들)를 하나 이상의 리드에 결합시키는 패키지 내의 요소)과 같은 다른 컴포넌트들 또는 다른 요소들이 패키지들을 형성하기 위해 성막된다. 단계(106)에서, 몰드 캡슐화부가 리드 프레임과 패키지들의 다른 컴포넌트들 주위에 성막된다. 몰드 캡슐화부는 패키지의 컴포넌트들에 대한 물리적 및 전기적 배리어를 제공한다. 방법(100)의 결말은 몰딩 물질 내에 캡슐화된 패키지 컴포넌트들(예를 들어, 다이, 리드 프레임, 및 리드 프레임에 다이를 결합시키는 컴포넌트들)을 갖는 다수의 비단품화된 패키지 다이들을 포함하는 패키지 어셈블리이다.
도 1b는 본 발명의 양태에 따라 QFN 패키지를 형성하기 위한 예시적인 방법(150)의 흐름도이다. 도 1b의 방법(150)은 방법(150)이 진행됨에 따른 패키지 어셈블리의 스테이지들을 나타내는 도 2a 내지 도 2e와 관련하여 논의된다. 방법(150)은 리드 프레임 어셈블리(205)를 포함하는 패키지 어셈블리(200)로 시작하며, 하나 이상의 다이가 리드 프레임 어셈블리(205) 상에 배치되고 이에 부착되어 있다. 다이는 캡슐화 물질에 의해 둘러싸여 있다. 연속적인 리드 프레임 어셈블리(205)는 복수의 도금 바(203), 다이 패들(206)(또는 "패드"), 및 패키지들의 가장자리 상의 리드(204)를 포함한다. 이러한 다양한 컴포넌트들은 도 2a에서 전기적으로 함께 결합된다. 리드(204)는 도전성 물질로 형성되고, 인쇄 회로 기판에 연결될 패키지에 대한 솔더링가능한 접촉부로서 기능하기 위해서, 아래에 기술된 도금을 수용하도록 구성된다. 비도전성 몰드 캡슐화 물질(202)이 리드 프레임 어셈블리(205)를 둘러싸고 있다.
패키지 어셈블리(200)는 커팅되지 않은(또는 "결합되거나" 또는 "비단품화된") 패키지들(210)의 어레이를 포함한다. 패키지들은 집적 회로 다이와 같은 회로부 요소, 와이어 본드와 같은 도전성 요소, 및 도 2a 내지 도 2e는 패키지 어셈블리(200)의 하부면을 도시하기 때문에 이들 도면들에서는 도시되지 않은 다른 요소들을 포함한다. 본 명세서에서 도시되고 설명된 특정 패키지 구성은 예시이며, 이 구성의 세부사항은 제한적인 것으로 받아들어서는 안된다. 예를 들어, 각 패키지(210)는 세 개의 다이 패들(206)을 갖는 것으로 도시되어 있으며, 따라서 패키지(210)는 세 개의 다이들을 포함한다. 추가적으로, 특정 수와 구성의 리드(204)가 도시되어 있지만, 본 개시의 기술들은 임의의 구성의 리드(204) 및/또는 다이 패들(206)을 갖는 패키지(210)에 적용가능하다. 도 2a 내지 도 2e는 패키지 어셈블리(200)의 하부면 또는 접촉면을 도시하므로, 이 도면들에서는 다이, 와이어 본드, 및 기타의 것들과 같은 다양한 내부 요소들은 도시되지 않는다.
도금 바(203)는 다이 패키지(210)가 단품화된 후에 개별 다이 패키지(210)의 리드 프레임을 종국적으로 형성하지 않는 리드 프레임 어셈블리(205)의 부분들이다. 도금 바(203)는 전기도금을 위해 다이 패키지(210)의 리드 프레임들에 걸쳐 구조적 무결성 및 전기 도전성을 제공한다.
이제 도 1b를 참조하면, 단계(152)에서, 전해 도금 디바이스가 리드 프레임 어셈블리(205)를 도금한다. 리드 프레임은 일반적으로 구리와 같은 물질로 제조된다. 산화로부터 보호하고 솔더링을 위한 웨팅가능 표면을 제공하기 위해 주석 또는 주석 합금과 같은 금속의 층이 구리의 표면 상에 도금된다. 전형적인 전해 도금 구성에서, 리드 프레임은 용기(bath) 내에 침지되고, 리드 프레임은 전해 도금 디바이스의 캐소드에 전기적으로 결합된다. 애노드는 용기 내에 또한 침지되어 있는 도금 물질에 결합된다. 리드 프레임의 표면 상에 도금 물질이 성막되게 하도록 리드 프레임에 전류가 인가됨으로써, 리드(204)와 다이 패들(206)(도 2a)이 도금 물질로 도금된다. 이 스테이지에서, 리드(204)와 다이 패들(206)의 하부면만이 노출되기 때문에, 이들 표면들만이 도금되며, 이 스테이지에서 노출되지 않은 패키지(210)의 측벽들은 전해 도금되지 않는다. 전해 도금은 "제1 도금층으로서 간주될 수 있다. 제1 도금층은 주석, 금, 팔라듐, 또는 은과 같은 다양한 도금 물질들 중 임의의 것일 수 있다.
단계(154)에서, 리드(204)의 측벽을 형성하기 위해 커팅 디바이스가 두 개의 수직 방향들로 제1 깊이 스텝 커팅들을 수행한다. 커팅 디바이스는 예를 들어, 톱 블레이드(saw blade)를 갖는 톱일 수 있거나, 또는 레이저 커터, 플라즈마 커터, 또는 워터 제트 커터, 또는 당업자에게 알려진 임의의 다른 수용가능한 커팅 기술일 수 있다. 이들 커팅들은 본 명세서에서 제1의 일련의 평행 커팅들 및 제1의 일련의 평행 커팅들에 수직인 제2의 일련의 평행 커팅들로서 지칭될 수 있다. 이 커팅은 도 2b에서 예시되어 있다. 커팅들의 위치는 패키지(210)의 리드(204)의 가장자리에 인접해 있다. 사용된 블레이드의 폭은 두 개의 인접한 다이 패키지들의 리드(204)의 가장자리까지 커팅하기에 충분해야 한다. 또한, 커팅은 리드 프레임을 완전히 관통하되 대응하는 몰드 캡슐화부를 완전히 관통하지 않도록 행해지는데, 이는 패키지 어셈블리(200)가 후속 단계들을 통해 단일 유닛으로서 취급될 수 있게 한다. 단계(154)에서의 커팅은 리드(204)의 부분들에서 측벽(220)을 형성한다.
두 개의 수직 방향들로의 리드 프레임(205)의 커팅은 다이 패키지(210) 각각을 전기적으로 격리시킨다. 따라서, 단계(156)에서, 패키지(210)의 현재 노출된 측벽(220)에 무전해 도금을 도포하기 위해 무전해 도금 디바이스가 사용된다(도 2c에서 도시됨). 도 2c에서는 소수의 측벽(220)만이 라벨링되지만, 패키지(210)의 리드(204) 각각이 무전해 도금 기술로 도금된 측벽(220)을 포함한다는 것을 이해해야 한다.
무전해 도금 기술에서, 패키지 어셈블리(200)는 (주석과 같은) 도금 물질을 포함하는 용액 내에 침지되고 열이 가해진다. 도금 물질은 노출된 금속성 표면들, 즉, 리드(204)의 측벽(220) 상에 성막된다. 측벽 상에서의 무전해 도금은 "제2 도금층"으로서 간주될 수 있으며, 바람직하게는 제1 도금층과는 상이한 공정에 의해 형성된다. 제2 도금층의 물질은 주석, 금, 은, 또는 팔라듐과 같은 임의의 도금 물질일 수 있다.
단계(158)에서, 다이들을 단품화시키고 개별 반도체 패키지들을 형성하기 위해 제3 세트의 평행 커팅들 및 제3 세트의 평행 커팅들에 수직인 제4 세트의 평행 커팅들이 행해진다(도 2d에서 도시됨). 제3 및 제4 세트의 커팅들을 행하기 위해 사용되는 블레이드는 단계(154)의 제1의 두 커팅들을 행하기 위해 사용되고 도 2b에서 도시된 것보다 더 좁다. 스텝 커팅들의 두 개의 폭들이 도 2d에서 폭 1과 폭 2로서 도시되어 있다. 이 더 좁은 블레이드는 솔더링 물질과의 양호한 연결을 가능하게 할 것이고 광학적으로 검사될 수 있는 스텝 커팅된 웨팅가능 플랭크를 형성한다. 도 2e는 웨팅가능 플랭크들을 갖는 단품화된 패키지(210)를 나타낸다.
도 3a와 도 3b는 단계들(154, 158)과 관련된 세부사항을 나타낸다. 커팅 디바이스(301)가 양 도면들에서 도시되어 있다. 도 3a는 단계(154)에서 설명되고 도 2b에서 도시된 제1 스텝 커팅 또는 제2 스텝 커팅(리드 프레임을 관통하고 몰딩 내로 부분적으로 들어가는 수직 스텝 커팅들)의 예시를 나타낸다. 도 3a에서 도시된 커팅은 패키지(210)의 리드(204)의 측벽(220)을 노출시키도록 구성된 제1 두께로 행해진다. 도 3a에서는 "Z1"로 라벨표시된 두께를 갖는 톱 블레이드로 커팅이 행해지는 것이 도시되지만, 레이저 커터, 플라즈마 커터, 또는 워터 제트 커터, 또는 당업자에게 알려진 임의의 다른 수용가능한 커팅 기술과 같이, 커팅을 행하기 위한 임의의 기술적으로 실현가능한 수단들이 사용될 수 있다. 전해 성막된 도금(310)이 리드 프레임(205) 위에 성막된 것이 예시되어 있다.
도 3b는 단계(154)와 도 2b의 제1 및 제2 스텝 커팅들 이후에 남아있는 캡슐화 물질을 완전히 관통하는 제3 또는 제4의 일련의 커팅들의 예시를 나타낸다. 이러한 완전 관통 커팅들은 패키지들(210)을 단품화하여, 도 2e에서 도시된 바와 같은 단품화된 패키지들을 초래시킨다. 무전해 성막된 도금 물질(312)이 리드 프레임(205) 위에 성막된 것이 도시되어 있다.
도 3c는 단계(156)의 무전해 도금 이후 그러나 다이 단품화 이전의 도금된 리드(204)와 관련된 세부사항을 나타낸다. 단계(152)로 인해, 제1 및 제2 커팅들(단계(154)와 도 2b) 이전에 노출된 리드 프레임(205)의 표면(308)은 전해 성막된 도금(310)으로 도금된다. 단계들(154, 156)로 인해, 측벽(220)은 무전해 성막된 도금(312)으로 도금된다.
일부 예시들에서, 리드 프레임(205)의 하부면 상에서의 전해 도금(310)은 측벽(220) 상에서의 무전해 도금(312)보다 더 두껍다. 일부 예시들에서, 전해 도금(310)은 예를 들어, 무전해 도금(312)보다 대략 세 배만큼 두껍다. 일부 예시들에서, 전해 도금(310)은 무전해 도금(312)보다 세 배 이상만큼 두껍다. 일부 예시들에서, 이들 상이한 도금들은 상이한 목적들의 역할을 하기 때문에 전해 도금(310)은 무전해 도금(312)보다 더 두껍다. 구체적으로, 전해 도금(310)은 다이(210)를 PCB에 실장시키는 역할을 할 수 있는 반면에, 무전해 도금(312)은 솔더를 통해 패키지(210)를 PCB에 전기적으로 결합시키는 역할을 한다.
도 4a 내지 도 4d는 도 1의 방법(100)에 따라 형성된 스텝 커팅된 웨팅가능 플랭크들을 나타내는, 단품화된 반도체 다이 패키지(210)의 상이한 모습들을 나타낸다. 도 4a와 도 4b는 패키지(210)의 상부와 측면들을 나타내는 등각투상도들을 나타내고, 도 4c와 도 4d는 패키지의 하부와 측면들을 나타내는 등각투상도들을 나타낸다. 도 4a와 도 4b의 하부에서 도시된 반도체 패키지의 도전성 실장 또는 접촉면들은 배향에 따라 패키지의 아랫면 또는 하부면인 것으로 간주될 수 있으며, 인쇄 회로 기판에 실장되고 이와 접촉하며 이와 마주보게 될 표면들이다. 도 4c와 도 4d에서 도시된 반도체 패키지의 배향에 있어서, 도전성 실장면들 또는 접촉면들은 상부에 도시되어 있다.
도 4a 내지 도 4d를 함께 참조하면, 도시된 패키지(210)는 몰드 캡슐화부(202)를 포함하고, 도 1에서 설명된 기술에 따라 형성된 무전해 도금을 갖는 스텝 커팅된 웨팅가능 플랭크(402)를 갖는다. 스텝 커팅된 웨팅가능 플랭크(402)는 단계들(154, 158)의 세 개의 커팅들이 행해지고 무전해 도금된 리드(204)를 또한 포함하는 다이 패키지(210)의 부분들을 포함한다. 몰드 캡슐화부(202) 내부에 있는 리드 프레임(205)의 부분들에 전기적으로 결합된 결속 바(404)의 가장자리들이 또한 스텝 커팅된 웨팅가능 플랭크(402)에서 드러나 보인다. 도 3c와 도 3d는 본 명세서의 다른 곳에서 기술된 바와 같이, 전해 도금된 리드(204) 및 다이 패들(206)의 하부면들을 나타낸다.
내부적으로, 예시된 패키지는 세 개의 다이(406)를 포함한다. 다이는 리드 프레임(205)의 일부인 다이 패들(206) 상에 실장되고, 이에 열적으로 결합될 수 있다. 와이어 본드가 리드 프레임(205)의 리드(204)에 다이(406)를 결합시킨다. 클립(414)이 하나 이상의 다이(406)에 하나 이상의 리드(204)를 전기적으로 결합시킨다.
도 5a는 예시적인 전해 도금 기술을 나타낸다. 이러한 기술은 예를 들어, 도 2a에서 도시된 단계(152)의 일부로서 사용될 수 있다. 본 기술에 따라, 전기도금 디바이스(500)에서, 패키지 어셈블리(200)(도 5a에서는 그 일부만이 도시되어 있음)가 용액(502) 내에 배치된다. 전원(504)의 캐소드가 리드 프레임(205)에 전기적으로 결합되고, 전원(504)의 애노드가 도금 물질(506)에 결합된다. 전원(504)에 의해 전류가 인가되면, 도금 물질(508)이 리드 프레임(205)의 노출된 표면들 상에 성막된다.
도 5b는 예시에 따른, 무전해 도금 기술을 나타낸다. 이러한 기술은 예를 들어, 스텝 커팅된 웨팅가능 플랭크들의 측벽(220)에 대한 무전해 도금의 도포인, 방법(100)의 단계(156)의 일부로서 사용될 수 있다. 본 기술에 따라, 무전해 도금 디바이스(530)에서, 패키지 어셈블리(200)(도 5b에서는 그 일부만이 도시되어 있음)가 도금 물질 용액(532) 내에 배치되고 가열 디바이스가 열을 가한다. 열의 존재로 인해, 도금 물질(534)이 리드 프레임(205)의 노출된 표면들 상에 성막된다. 도 5b에서, 이 노출된 표면들은 리드(204)의 측벽(220)을 포함한다.
전술한 내용은 예시로서 제시된 것일 뿐이며 어떠한 제한성을 갖는 것으로서 제시된 것이 아님이 이해될 것이다. 본 발명의 사상과 범위를 벗어나지 않으면서 설명된 실시예들에 대해 다양한 대안들과 수정들이 행해질 수 있음이 구상가능하다. 이에 따라, 본 발명을 상세하게 설명하였지만, 많은 물리적 변경들(이 중 몇 개만이 본 발명의 상세한 설명에서 예시화되어 있다)이 여기서 구체화된 발명적 사상과 원리를 변경하지 않고서 행해질 수 있다는 것이 당업자에게 인식되고 명백해질 것이다. 바람직한 실시예의 일부만을 병합시키는 수 많은 실시예들이 가능하다는 것이 또한 인식될 것이며, 이 실시예들은 이러한 부분들과 관련하여, 여기서 구체화된 발명적 개념들과 원리들을 변경시키지 않는다. 이에 따라 본 실시예와 선택적인 구성들은 모든 면에서 예제적이고 및/또는 예시적이며 비제한적인 것으로 간주되어야 하며, 본 발명의 범위는 전술된 설명에 의해서보다는 첨부된 청구범위들에 의해 나타나며, 이에 따라 상기 청구범위들의 등가적인 의미와 범위 내에 들어오는 본 실시예에 대한 모든 대안적인 실시예들 및 변경들은 청구범위 내에 포함된다.

Claims (16)

  1. 복수의 리드(lead)들을 포함하는 리드 프레임, 상기 리드 프레임 상에 실장된 적어도 하나의 집적 회로 다이, 및 상기 복수의 리드들의 접촉면들을 노출시킨 채로 남겨두면서 상기 리드 프레임의 적어도 일부분들을 둘러싸는 몰드 캡슐화부를 포함하는 패키지 어셈블리로부터 반도체 패키지를 제조하기 위한 방법에 있어서,
    상기 복수의 리드들의 제1의 일련의 측벽들을 규정하기 위해, 상기 리드 프레임을 완전히 관통하고 상기 몰드 캡슐화부를 적어도 부분적으로 관통하는 제1의 일련의 평행 커팅들을 행하는 단계;
    상기 제1의 일련의 평행 커팅들에 수직인 제2의 일련의 평행 커팅들을 행하는 단계 - 상기 제2의 일련의 평행 커팅들은 상기 복수의 리드들의 제2의 일련의 측벽들을 규정하기 위해, 상기 리드 프레임을 완전히 관통하고 상기 몰드 캡슐화부를 적어도 부분적으로 관통함 -; 및
    웨팅가능 플랭크(wettable flank)들을 형성하기 위해 상기 제1의 일련의 측벽들과 상기 제2의 일련의 측벽들을 무전해 도금하는 단계
    를 포함하는 반도체 패키지를 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 리드 프레임의 상기 복수의 리드들의 노출된 접촉면들을 전해 도금하는 단계
    를 더 포함하는 반도체 패키지를 제조하기 위한 방법.
  3. 제2항에 있어서,
    상기 복수의 리드들의 노출된 접촉면들을 전해 도금하는 단계는,
    상기 패키지 어셈블리를 용액 내에 침지시키는 단계,
    상기 리드 프레임에 그리고 상기 용액 내 도금 물질에 전원을 전기적으로 결합시키는 단계, 및
    상기 전원을 통해 상기 리드 프레임에 전류를 인가하는 단계
    를 포함한 것인 반도체 패키지를 제조하기 위한 방법.
  4. 제2항에 있어서,
    상기 리드 프레임의 상기 복수의 리드들의 노출면들 상에서의 전해 도금은 상기 복수의 리드들의 측벽들 상에서의 무전해 도금보다 더 두꺼운 것인 반도체 패키지를 제조하기 위한 방법.
  5. 제4항에 있어서,
    상기 리드 프레임의 상기 복수의 리드들의 노출면들 상에서의 전해 도금은 상기 복수의 리드들의 측벽들 상에서의 무전해 도금보다 대략 세 배 더 두꺼운 것인 반도체 패키지를 제조하기 위한 방법.
  6. 제1항에 있어서,
    개별 반도체 패키지들을 분리시키기 위해 상기 몰드 캡슐화부를 완전히 관통하는 제3의 일련의 커팅들 및 상기 제3의 일련의 커팅들에 수직인 제4의 일련의 커팅들을 행하는 단계
    를 더 포함하는 반도체 패키지를 제조하기 위한 방법.
  7. 제6항에 있어서,
    상기 제1 및 제2의 일련의 커팅들의 폭은 상기 제3 및 제4의 일련의 커팅들의 폭보다 더 큰 것인 반도체 패키지를 제조하기 위한 방법.
  8. 제1항에 있어서,
    상기 복수의 리드들의 측벽들을 무전해 도금하는 단계는,
    도금 물질을 포함하는 용액 내에 상기 패키지 어셈블리를 침지시키는 단계; 및
    열을 가하는 단계
    를 포함한 것인 반도체 패키지를 제조하기 위한 방법.
  9. 제1항에 있어서,
    상기 리드 프레임은 구리를 포함하고, 상기 도금은 주석을 포함한 것인 반도체 패키지를 제조하기 위한 방법.
  10. 복수의 리드들을 포함하는 리드 프레임, 상기 리드 프레임 상에 실장된 적어도 하나의 집적 회로 다이, 및 상기 복수의 리드들의 접촉면들을 노출시킨 채로 남겨두면서 상기 리드 프레임의 적어도 일부분들을 둘러싸는 몰드 캡슐화부를 포함하는 패키지 어셈블리로부터 반도체 패키지를 제조하기 위한 방법을 통해 제조된 쿼드 평면 무 리드(quad flat no-lead; "QFN") 반도체 패키지에 있어서, 상기 방법은,
    상기 복수의 리드들의 노출된 접촉면들을 전해 도금하는 단계;
    상기 복수의 리드들의 제1의 일련의 측벽들을 규정하기 위해, 상기 리드 프레임을 완전히 관통하고 상기 몰드 캡슐화부를 부분적으로 관통하는 제1의 일련의 평행 커팅들을 행하는 단계;
    상기 제1의 일련의 평행 커팅들에 수직인 제2의 일련의 평행 커팅들을 행하는 단계 - 상기 제2의 일련의 평행 커팅들은 상기 복수의 리드들의 제2의 일련의 측벽들을 규정하기 위해, 상기 리드 프레임을 완전히 관통하고 상기 몰드 캡슐화부를 부분적으로 관통함 -; 및
    웨팅가능 플랭크들을 형성하기 위해 상기 측벽들을 무전해 도금하는 단계; 및
    분리된 개별 반도체 패키지들을 형성하기 위해 상기 몰드 캡슐화부를 완전히 관통하는 수직인 제3 및 제4의 일련의 커팅들을 행하는 단계
    를 포함한 것인 쿼드 평면 무 리드("QFN") 반도체 패키지.
  11. 제10항에 있어서,
    상기 리드 프레임의 상기 복수의 리드들의 노출된 접촉면들 상에서의 전해 도금은 상기 복수의 리드들의 측벽들 상에서의 무전해 도금보다 더 두꺼운 것인 쿼드 평면 무 리드("QFN") 반도체 패키지.
  12. 제10항에 있어서,
    상기 리드 프레임의 상기 복수의 리드들의 노출면들 상에서의 전해 도금은 상기 복수의 리드들의 측벽들 상에서의 무전해 도금보다 대략 세 배 더 두꺼운 것인 쿼드 평면 무 리드("QFN") 반도체 패키지.
  13. 제10항에 있어서,
    상기 제1 및 제2의 일련의 커팅들의 폭은 상기 제3 및 제4의 일련의 커팅들의 폭보다 더 큰 것인 쿼드 평면 무 리드("QFN") 반도체 패키지.
  14. 쿼드 평면 무 리드("QFN") 반도체 패키지에 있어서,
    하나 이상의 집적 회로 다이에 결합된 복수의 리드들을 포함하는 리드 프레임,
    상기 복수의 리드들의 접촉면들을 노출된 채로 그리고 웨팅가능 플랭크들을 형성하도록 구성된 상기 복수의 리드들의 측벽들을 노출된 채로 남겨두면서 상기 리드 프레임의 적어도 일부분들을 둘러싸는 몰드 캡슐화부;
    상기 복수의 리드들의 노출된 접촉면들 상에 있는 제1 도금층; 및
    상기 복수의 리드들의 노출된 측벽들 상에 있는 제2 도금층
    을 포함하며,
    상기 제1 도금층과 상기 제2 도금층은 상이한 도금 공정들에 따라 형성되는 것인 쿼드 평면 무 리드("QFN") 반도체 패키지.
  15. 제14항에 있어서,
    상기 제1 도금층은 전해 도금에 의해 성막되는 것인 쿼드 평면 무 리드("QFN") 반도체 패키지.
  16. 제15항에 있어서,
    상기 제2 도금층은 무전해 도금에 의해 성막되는 것인 쿼드 평면 무 리드("QFN") 반도체 패키지.
KR1020217032297A 2019-03-08 2019-03-08 측벽 도금을 갖는 반도체 패키지 KR20210137143A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2019/021276 WO2020185193A1 (en) 2019-03-08 2019-03-08 Semiconductor package having side wall plating

Publications (1)

Publication Number Publication Date
KR20210137143A true KR20210137143A (ko) 2021-11-17

Family

ID=72428034

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217032297A KR20210137143A (ko) 2019-03-08 2019-03-08 측벽 도금을 갖는 반도체 패키지

Country Status (8)

Country Link
US (1) US20220172961A1 (ko)
EP (1) EP3935663A4 (ko)
JP (1) JP7473560B2 (ko)
KR (1) KR20210137143A (ko)
CN (1) CN113614893A (ko)
IL (1) IL285950A (ko)
TW (1) TW202034389A (ko)
WO (1) WO2020185193A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113035721A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 用于侧壁镀覆导电膜的封装工艺
CN113035722A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 具有选择性模制的用于镀覆的封装工艺
US11676885B2 (en) 2021-05-05 2023-06-13 Nxp B.V. Semiconductor device packaging leadframe assembly and method therefor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258411A (ja) 2007-04-05 2008-10-23 Rohm Co Ltd 半導体装置および半導体装置の製造方法
WO2009125250A1 (en) * 2008-04-11 2009-10-15 Freescale Semiconductor, Inc. Integrated circuit package, method of manufacturing an integrated circuit package and printed circuit board
US8642461B2 (en) * 2010-08-09 2014-02-04 Maxim Integrated Products, Inc. Side wettable plating for semiconductor chip package
CN102789994B (zh) * 2011-05-18 2016-08-10 飞思卡尔半导体公司 侧面可浸润半导体器件
JP2014072236A (ja) 2012-09-27 2014-04-21 Renesas Electronics Corp 半導体装置の製造方法
US9425130B2 (en) * 2014-10-29 2016-08-23 Nxp B.V. Package with multiple I/O side-solderable terminals
JP2016219520A (ja) 2015-05-18 2016-12-22 Ｔｏｗａ株式会社 半導体装置及びその製造方法
US10366948B2 (en) 2016-03-17 2019-07-30 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
US20220172961A1 (en) 2022-06-02
TW202034389A (zh) 2020-09-16
CN113614893A (zh) 2021-11-05
IL285950A (en) 2021-10-31
JP2022531059A (ja) 2022-07-06
WO2020185193A1 (en) 2020-09-17
EP3935663A4 (en) 2022-11-02
JP7473560B2 (ja) 2024-04-23
EP3935663A1 (en) 2022-01-12

Similar Documents

Publication Publication Date Title
US11764075B2 (en) Package assembly for plating with selective molding
US8076181B1 (en) Lead plating technique for singulated IC packages
US11876003B2 (en) Semiconductor package and packaging process for side-wall plating with a conductive film
KR20210137143A (ko) 측벽 도금을 갖는 반도체 패키지
US11217513B2 (en) Integrated circuit package with pre-wetted contact sidewall surfaces
JP6863846B2 (ja) 半導体素子搭載用基板及びその製造方法
JP7384918B2 (ja) 側壁メッキ層を有する半導体パッケージ
US20160126169A1 (en) Leadless semiconductor device and method of making thereof
JPWO2020166512A1 (ja) 半導体装置、および、半導体装置の製造方法
JP2007036103A (ja) 表面実装用の半導体パッケージおよびその製造方法
KR20060012768A (ko) 리드 프레임 스트립 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal