JP7384918B2 - 側壁メッキ層を有する半導体パッケージ - Google Patents

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Description

平坦な“無リード部”（ｎｏ－ｌｅａｄ ｏｒ ｌｅａｄｌｅｓｓ）半導体パッケージは集積回路ダイ（ｄｉｅｓ ｏｒ ｄｉｃｅ）を、平坦なリード部で印刷回路基板（ＰＣＢ）を介して貫通するホールを使用せずにこのＰＣＢに電気的にかつ物理的に結合するものである。なお、これらパッケージは“無リード部”パッケージと呼ばれているが、本明細書における“リード部”は平坦な無リード部パッケージ上に存在する平坦な接触パッドを指すものとする。これらパッケージはパッケージの外周を超えて延在するリード部がないという意味で“リード部”をもたない。平坦な無リード部パッケージはパッケージの４つの側部すべてにリード部をもつ“ＱＦＮ（ｑｕａｄ ｆｌａｔ ｎｏ－ｌｅａｄｓ）”パッケージとして分類することができ、また２つの対向する側部にリード部を備えた“ＤＦＮ（ｄｕａｌ ｆｌａｔ ｎｏ－ｌｅａｄｓ）パッケージとして分類することができる。これらパッケージ内において、一つかそれ以上の集積回路ダイが非導電性成形材に封入される。一般的に銅などの金属で構成される導電性リードフレームがパッケージの内部構成成分に電気的に結合し、リード部を外部に露出し、これらをＰＣＢに電気的に結合する。平坦な無リード部パッケージに対する改良は不断に行われている。
無リード部パッケージは、パッケージの周囲を超えて延在するリード部を備えたパッケージと比較していくつかの長所をもつ。このパッケージは他の形式のパッケージよりも薄型（ｌｏｗ－ｐｒｏｆｉｌｅ）であり、占有面積が小さく、パッケージの周囲を超えて延在するリード部を備えた通常のパッケージよりも印刷回路基板の装着面積（ｆｏｏｔｐｒｉｎｔ）が小さい。また、このような無リード部はパッケージの周囲を超えて延在するリード部を備えたパッケージよりも熱的性能がすぐれている。
ＱＦＮ半導体パッケージやＤＦＮ半導体パッケージに関する限り、本発明が属する分野における問題は、パッケージのリード部に対するはんだ接続の検査にある。ＱＦＮやＤＦＮ半導体パッケージに対するはんだ接続を適正に行うためには、これら接続を検査する必要がある。これら検査については、例えば、Ｘ線によって、あるいは自動光学検査（ＡＯＩ）によって実施できる。自動光学検査（ＡＯＩ）は例えば半導体デバイスや印刷回路基板の欠陥を検査するために使用されている。ＱＦＮパッケージやＤＦＮパッケージはＡＯＩが可能であり、このＡＯＩは、リード部の側部またはフランク（ｓｉｄｅｓ ｏｒ ｆｌａｎｋｓ）が例えばはんだを露出リード部の側部または側壁に毛管作用によって行き渡らせる（ｗｅｔｔａｂｌｅ）こと可能なにようにリード部が配向している場合に、Ｘ線検査よりも低コストである。
従って、ウェッタブルフランクを実現し、ＡＯＩによってはんだ接続が適正であるかどうかを確認できるＤＦＮパッケージを効率よく製造できる方法が依然として求められている。
本発明の一つの態様は、ステップカットウェッタブルフランク（ｓｔｅｐ－ｃｕｔ ｗｅｔｔａｂｌｅ ｆｌａｎｋｓ）を備えた半導体パッケージの製造方法に関する。この方法では、パッケージアセンブリのメッキバーを貫通し、かつパッケージアセンブリの成形封入部を部分的に貫通する第１の一連の平行カットを形成し、このパッケージアセンブリが列状に配列された複数のダイパッケージを有し、各ダイパッケージが成形封入部内に封入された集積回路ダイおよび複数のリード部を有し、ダイパッケージをメッキバーによって電気的に結合し、そして各ダイパッケージ内においてダイパドルをタイボンドおよびワイヤボンドの一方か、あるいは両方によって対向メッキバーに電気的に結合する。この方法では、リード部の露出面を電気メッキする。さらにこの方法では、第１の一連の平行カットに整合し、成形封入部を完全に貫通する第２の一連の平行カットを形成することによってステップカットウェッタブルフランクを形成する。また、第１の一連の平行カットおよび第２の一連の平行カットに対して垂直な第３の一連の平行カットを形成し、これら第３の一連の平行カットは成形封入部およびリードフレームを完全に貫通する。
本発明の第２態様は、ステップカットウェッタブルフランクを備えた半導体パッケージの製造方法によって製造したＤＦＮ半導体パッケージに関する。この製造方法では、パッケージアセンブリのメッキバーを貫通し、かつパッケージアセンブリの成形封入部を部分的に貫通する第１の一連の平行カットを形成し、このパッケージアセンブリが列状に配列された複数のダイパッケージを有し、各ダイパッケージが成形封入部内に封入された集積回路ダイおよび複数のリード部を有し、ダイパッケージをメッキバーによって電気的に結合し、そして各ダイパッケージ内においてダイパドルをタイボンドおよびワイヤボンドの一方か、あるいは両方によって対向メッキバーに電気的に結合する。さらにこの方法では、リード部の露出面を電気メッキする。さらにこの方法では、第１の一連の平行カットに整合し、成形封入部を完全に貫通する第２の一連の平行カットを形成することによってステップカットウェッタブルフランクを形成する。また、第１の一連の平行カットおよび第２の一連の平行カットに対して垂直な第３の一連の平行カットを形成し、これら第３の一連の平行カットは成形封入部およびリードフレームを完全に貫通する。
本発明の第３態様は、ＤＦＮ半導体パッケージに関する。ＤＦＮパッケージは成形封入部を備える。また、ＤＦＮ半導体パッケージはこの成形封入部内に少なくとも部分的に設けられるリードフレーム備え、このリードフレームはリードフレームのダイパドルに設けられる集積回路ダイを有する。また、リードフレームはダイパドルから成形封入部のエッジまで延在するタイバーか、あるいはワイヤボンドの一つを備える。また、ＤＦＮ半導体パッケージはパッケージの対向側部に一対の対向ステップカットウェッタブルフランクを備え、電解メッキ対象のリードフレームのリード部の側壁を露出させる。これら電解メッキ側壁が例えば印刷回路板（ＰＣＢ）に取り付けるはんだを受け取る。
添付図面を参照して例示のみを目的として以下に記載する詳細な説明から本発明を理解できるはずである。
図１Ａは、一実施例に係るパッケージアセンブリの例示的な形成方法を示す流れ図である。 図１Ｂは、一実施例に係るＤＦＮ半導体の例示的な形成方法を示す流れ図である。 図２Ａは、一実施例に係るパッケージアセンブリに施す電解メッキを示す図である。 図２Ｂは、一実施例に従ってパッケージアセンブリに形成した第１セットのカットを示す図である。 図２Ｃは、一実施例に従って成形体に貫通させたステップカットウェッタブルフランクに整合した第２セットのカットを示す図である。 図２Ｄは、一実施例に従ってダイを単体化するために使用する第１セットおよび第２セットに垂直な第３セットのカットを示す図である。 図２Ｅは、一実施例に係るウェッタブルフランクを備えた単体化ダイを示す図である。 図３Ａは、一実施例に係る図２Ａの第１の一連のカットを示す横断面図である。 図３Ｂは、一実施例に係る図２Ｃの第２の一連のカットを示す横断面図である。 図４Ａは、一実施例に係るウェッタブルフランクを備えた単体化ダイを示す上部正射影図である。 図４Ｂは、一実施例に係るウェッタブルフランクを備えた単体化ダイを示す透明な上部正射影図である。 図４Ｃは、一実施例に係るウェッタブルフランクを備えた単体化ダイを示す底部正射影図である。 図４Ｄは、一実施例に係るウェッタブルフランクを備えた単体化ダイを示す透明な底部正射影図である。 図５は、一実施例に係る電解メッキ法を示す図である。
便宜上のみを理由にして以下の説明では一定の専門用語を使用するが、これら用語には発明を制限する意図はない。“右”、“左”、“上部”や“底部”は参照する図面内における方向を示す。また、特許請求の範囲および明細書の対応する部分に使用する単数表現（“ａ”や“ｏｎｅ”）は定義上特に断らない限り、一つかそれ以上の参照要素などを含むものとする。専門用語は上記に具体的に示す誘導物、および暗黙に同じ意味をもつ用語を含む。“Ａ、ＢまたはＣ”などの２つかそれ以上の要素のリストの前の“少なくとも一つ”はＡ、ＢまたはＣを個別に意味する場合もあり、これらの任意の組み合わせを意味する場合もある。
本明細書の説明によって、当業者ならば、記載した実施態様を構成しかつ利用することができるはずである。各種の一部修正、等価体、変形体、組み合わせ体、代替物などは当業者にとっては説明するまでもない用語である。いずれかの、あるいはすべてのこれらの一部修正、等価体、変形体、組み合わせ体、代替物などは、特許請求の範囲に記載した本発明の精神および範囲内に包摂されるものである。
以下、ＤＦＮ半導体パッケージにウェッタブルフランク（ｗｅｔｔａｂｌｅ ｆｌａｎｋｓ）を形成する形成法を説明する。この形成法は、複数の未単体化パッケージ（ｎｏｎ－ｓｉｎｇｕｌａｔｅｄ ｐａｃｋａｇｅｓ）を備えたパッケージアセンブリ（ｐａｃｋａｇｅ ａｓｓｅｍｂｌｙ）をもって開始する。このパッケージアセンブリはダイおよびこれに結合した（ワイヤボンドなどの）他の内部パッケージ構成成分を備えたリードフレームパッケージを有する。これらダイおよび他の構成成分が未単体化パッケージの異なる領域を形成する。これらダイおよび他の構成成分は非導電性成形封入材（“金型成形”、“成形”、“封入部”、“封入材”とも呼ぶ）に封入する。この成形封入材はパッケージ構成成分の大半を被覆するが、一部の電気的接触パッド（“リード部”と呼ぶこともある）、そして場合によっては熱的接触パッド（“ダイパドル（ｄｉｅ ｐａｄｄｌｅｓ）”と呼ぶこともある）を露出したままにしておくこともできる。リードフレームによってパッケージアセンブリの一端と他端との間を、またパッケージの露出リード部とダイパドルとの間を連続的に電気接続する。この電気接続を形成する際には、ワイヤボンド（ｗｉｒｅ ｂｏｎｄｓ）やタイバー（ｔｉｅ ｂａｒｓ）等の要素が役に立つ。この電気接続を使用して、電気メッキ時に電流を流すことができる。異なるパッケージダイの境界を定める領域の底部には、メッキバーがあり、これらはダイパッケージを単体化する前に異なるダイパッケージを電気的に接合するリードフレームアセンブリの部分である。
例えば、ウォータージェットカッターあるいはレーザーカッター、プラズマカッターなどの鋸歯を備えた切断装置を使用して、リードフレームを貫通するが、成形部を完全に貫通しない深さまでステップカットを入れ、リード部の一部の側壁を露出させる。さらに、リード部の底面を電解メッキし、そして所定の露出したダイパドルまたは接触パッドを電解メッキすることも可能である。各ダイパッケージ内では、タイバーまたはワイヤボンドによって左右のメッキバーに結合し、電解メッキ用電流を流す。引き続き、切断装置を使用して第１カットと同じ方向および位置において成形部を完全に貫通するカットを入れ、ダイパッケージの列を分離する。第１セットおよび第２セットのカットに垂直な第３セットのカットを行い、ダイを単体化する。第３セットのカットによって露出したエッジについては、メッキを行わない。このように仕上げた半導体パッケージについては、ＤＦＮ半導体パッケージとして形成することができる。
図１Ａは、本発明の一態様に係るパッケージアセンブリを形成する例示的な方法１００を示す流れ図である。方法１００は工程１０２で開始し、一つかそれ以上のダイをリードフレームアセンブリに設層する。このリードフレームアセンブリは単一の部分またはユニットに集積化する複数のパッケージリードフレームを有する。このリードフレームアセンブリはカッティング（切断）に整合するマシンによって検出可能な一つかそれ以上の基準マークを備えていればよい。リードフレームアセンブリには任意の金属合金を使用することができる。一般的には、ダイパッケージをダイパッケージのアレイとして形成し、次にこれを個々のダイパッケージに切断（単体化（ｓｉｎｇｕｌａｔｅｄ））する。このアレイを形成するために、単一のリードフレームアセンブリを銅シートなどのリードフレーム材から切断する。リードフレームアセンブリ内に個々のパッケージに対応する複数のリードフレームを集積化する。工程１０２で、一つかそれ以上の集積回路ダイをリードフレームアセンブリに設ける。工程１０４で、ワイヤボンド、導電性クリップ（ダイを一つかそれ以上のリード部に結合するパッケージ内の要素）やその他の要素などの他の構成成分を設層してパッケージを形成する。工程１０６で、成形封入部をパッケージのリードフレームおよび他の構成成分の周囲に設層する。成形封入部がパッケージの構成成分の物理的かつ電気的バリヤになる。方法１００の最後で、パッケージ構成成分（例えば、ダイ、リードフレーム、ダイをリードフレームに結合する成分など）を封入した複数の未単体化パッケージダイを有するパッケージアセンブリが得られる。
図１Ｂは、本発明の一態様に係るＤＦＮパッケージを形成する例示的な方法１５０を示す例示的な流れ図である。図１Ｂの方法１５０については、方法１５０の進行時のパッケージアセンブリ２００の段階を示す図２Ａ～図２Ｅを参照して説明することにする。この方法１５０は、一つかそれ以上のダイを設層しかつ取り付けたリードフレームアセンブリ２０５を有する（図２Ａに示す）パッケージアセンブリ２００をもって開始する。ダイを封入材２０２によって少なくとも部分的に取り囲む。連続的なリードフレームアセンブリ２０５はパッケージのエッジ上に複数のメッキバー（ｐｌａｔｉｎｇ ｂａｒｓ）２０３、ダイパドル（または“パッド”）（ｄｉｅ ｐａｄｄｌｅｓ （ｏｒ “ｐａｄｓ”））およびパッケージエッジリード部２０４を備える。図２Ａにおいて、これら各種の構成成分を電気的に結合する。リード部２０４については、導電性材料から形成し、かつ以下に詳しく記載するように、メッキ対象部であり、はんだ可能な接触部として機能し、パッケージを印刷回路基板に接続する。非導電性の成形封入材２０２がリードフレームアセンブリ２０５を取り囲む。これらパッケージは外部で電気結合する複数のリード部２０４を有する２つの対向ウェッタブルリード側部２０７、およびリード部を含まない２つの対向する非ウェッタブル側部２０９を有するため、“ＤＦＮ（ｄｕａｌ ｆｌａｔ ｎｏ－ｌｅａｄｓ）”パッケージである。
パッケージアセンブリ２００はカットされていない（“接合”または“未単体化”）パッケージ２１０のアレイを備える。パッケージは集積回路ダイなどの回路要素、ワイヤボンドなどの導電性要素、および図２Ａ～図２Ｅには示していない他の要素を備える。これらの図はパッケージアセンブリ２００の底面のみを示す図であるからである（ただし、タイバー２１５、２１７および２１９はパッケージの底面には露出していない。これら要素は成形封入材２０２に対して内側にあるからである。なお、図２Ａ～図２Ｅには明示してある）。より具体的には、図示のパッケージ２００の場合、成形封入材２０２は既にリードフレーム２０４および他の構成成分の周囲に設層されているので、図示のものは成形封入部２０２および成形封入部２０２を介して露出するリードフレーム２０５の一部である。図示し、かつ本明細書に記載する具体的なパッケージ構成は例示実施例であり、この構成の細部は本発明を制限するものではない。例えば、図示の各パッケージ２１０は一つのダイパドル２０６、ゲートリード部２１３およびソースリード部２１１を備える。即ち、パッケージ２１０において、一つのダイがダイパドル２０６に熱的に結合しリード部２０４、ゲートリード部２１３およびソースリード部２１１にパッケージ２１０に対して内側にあるワイヤボンドなどの導電性要素によって電気的に結合する。さらに、具体的なリード部数および構成を示すが、本発明の技術は任意構成のリード部２０４および/またはダイパドル２０６を備えたパッケージ２１０に適用可能である。例えば、一部のパッケージの場合リード部は任意の構成で存在してもよく、それぞれをさらに異なる構成のリード部に接続したパッケージ内に任意個数のダイが存在していてもよい。
メッキバー２０３は、ダイパッケージ２１０を単体化した後に個々のダイパッケージ２１０のリードフレームを最終的に形成しないリードフレームアセンブリ２０５の部分である。メッキバー２０３は、換言すると、電気メッキするダイパッケージ２１０のリードフレーム全体に構造的一体性および導電性を与えるものである。
工程１５２で、切断装置によってリードフレーム２０５を完全に貫通するが、成形封入部２０２を部分的に貫通する第１ステップカットを形成する。このカットは、電解メッキのためにリード部２０４の側壁を露出するためにパッケージ２１０のウェッタブルリード側部２０７に隣接して位置する。使用することができる切断装置として、例えば、物理的なブレードを備えた鋸であればよく、あるいはレーザーカッター、プラズマカッターやウォータージェットカッター、あるいは当業者にとって公知なその他の許容できる切断技術であればよい。これらカットについては、第１の一連の平行カットと呼ぶことができる。切断については図２Ａに示す。使用するブレード（またはその他の切断要素）の幅については、２つの隣接ダイパッケージ２１０のリード部２０４のエッジを切断できる程度であれば十分である。さらに、カットはリードフレーム２０５（具体的には水平なメッキバー２０３）を完全に貫通するが、対応する成形封入部には完全に貫通しないため、パッケージアセンブリ２００を以降の工程で単独の集積ユニットまたは接合ユニットとして取り扱うことができる。工程１５２での切断によってリード部２０４の一部に側壁２２０が形成する。
工程１５４で、電解メッキ装置を使用して電解メッキプロセスを実施し、リードフレームアセンブリ２０５にメッキを行う。一般的に、リードフレームは銅などの材料で構成する。スズまたはスズ合金などの金属の層を銅の表面にメッキし、酸化からこれを保護するとともに、はんだ用のウェッタブル面を形成する。一般的な電解メッキ構成では、スズ溶液にリードフレームを浸漬し、電解メッキ装置の陰極にリードフレームを電気的に結合する。スズ溶液に同様に浸漬したメッキ材に陽極を結合する。リードフレームに電流を印加し、リードフレームの表面にメッキ材を設層し、このメッキ材でリード部２０４およびダイパドル２０６にメッキを行う。本明細書に開示する方法に使用する電解メッキ法では、スズ以外の例えば金、パラジウムや銀などのメッキ材も使用可能である。工程１５２でのカットによってリード部２０４のウェッタブル側壁２２０が露出するため、リード部２０４をメッキ材で電解メッキする。工程１５２で形成したカットによってリードフレームの列が電気的にデカップルするが、各列の内部には、図に示す方向において左から右に電気的な連続性が存在する。具体的には、各パッケージ２１０において、左のメッキバー２０３からメッキ対象のパッケージ２１０の各要素を介して右のメッキバー２０３に電流が流れ、次に共有されたメッキバー２０３を介して次のパッケージ２１０に流れる。即ち、各パッケージ２１０内のメッキ対象の個々の各要素が左右のメッキバー２０３に電気的に結合する。具体的には、タイバー２１５を介してダイパドル２０６が左のメッキバー２０３に結合する。タイバーは、ダイパッケージ２１０内の要素とダイパッケージ２１０に対して外側にあるメッキバー２０３やその他の要素との間に導電性および／または構造的連続性を担保するリードフレームの一部である。一部の実施例では、タイバーはリードフレーム２０５の一部であり、またダイパッケージ２１０から延出する他の導電性要素よりも薄く、一般的にダイパッケージ２１０の底面まで延在しない。ダイパドル２０６については、いくつかのリード部２０４に電気的に結合する。さらにダイパドル２０６はタイバー２１７を介して右側のメッキバー２０３に結合する。ソースリード部２１１およびゲートリード部２１３はいずれもタイバー２１９を介して右側メッキバー２０３に結合する。ソースおよびゲートリードタイバー２１９、およびダイパドル２０６を右側メッキバー２０３に結合するタイバー２１７についてはいずれもワイヤボンドなどの他の導電性要素で置き換えることができ、ダイパドル２０６、ゲートリード部２１３やソースリード部２１１のいずれかを右側メッキバー２０３に電気的に結合してもよい。ワイヤボンドはリードフレームの一部ではないが、その代り、ダイパドルとリード部との間などのリードフレームや構成成分間に設層するか、あるいは結合する点でワイヤボンドはタイバーとは異なる。
工程１５６で、第１組の平行カットに整合する第２組の平行カットを形成する。第２組の平行カットの幅は、図２Ｃに示すように、工程１５２で形成した第１組のカットの幅よりも狭い。これらカットがダイのステップカットウェッタブルフランクを形成し、異なる列毎に成形封入部を完全に分離する。これらステップカットウェッタブルフランクは、リード部の側壁を露出させ、ここにはんだを適用できるステップカット側部であるため、ＡＯＩなどによって検査が可能になる。図２Ｃにステップカットの幅を幅１（Ｗ１）および幅２（Ｗ２）として示すが、Ｗ１はＷ２よりも広い。
工程１５８で、切断装置を使用して、第１組および第２組の平行カットに垂直な第３組の平行カットを形成する。第３組の平行カットを整合し、メッキバー２０３を貫通するカットを形成し、ダイ２１０を単体化する。第３組の平行カットは十分深く、リードフレーム２０５および成形封入部２０２を完全に貫通する。図２Ｅにウェッタブルフランクを有する単体化パッケージ２１０を示す。
図３Ａおよび図３Ｂにステップ１５２および１５６に関する細部を示す。両図に切断装置であるカッター３０１を示す。図３Ａに、ステップ１５２に記載するように、また図２Ａに示すように、リードフレームを貫通するが、成形体には部分的に貫通するステップカットの実施例を示す。図３Ａに示すカットについては、パッケージ２１０のリード部２０４の側壁を露出させる第１厚さに設定する。図３Ａに示すカットは厚さを“Ｚ１”で示す鋸歯を使用して形成したものであるが、レーザーカッター、プラズマカッターやウォータージェットカッター、あるいは当業者にとって公知なその他の許容できる切断技術を使用することができる。
図３Ｂに第２ステップカットの実施例を示す。このステップカットは工程１５２および図２Ａのステップカット後に残る封入材を完全に貫通する。リード部２０４に電解メッキによってメッキ材３１０を設層し、ステップカットウェッタブルフランク３１２を形成する。
図４Ａ～図４Ｄは単体化したダイパッケージ２１０を示す異なる図であり、図１Ｂの方法１５０に従って形成したステップカットウェッタブルフランクを示す図である。図４Ａおよび図４Ｂは正射影図であり、パッケージ２１０の上部および側部を示す。また、図４Ｃおよび図４Ｄは正射影図であり、パッケージ２１０の底部および側部を示す。
図４Ａ～図４Ｄを参照して総合的に説明すると、図示のパッケージ２１０は成形封入部２０２を備え、図１Ｂに示す方法に従って形成した２つの対向側部のリード部２０４に形成した電解メッキ層を有するステップカットウェッタブルフランク３１２を有する。これらステップカットウェッタブルフランク３１２は工程１５２および１５６でステップカットを形成したダイパッケージ２１０の部分を有し、電解メッキしたリード部２０４を有する。成形封入部２０２の内部にあるリードフレーム２０５の部分に電気的に結合したタイバー２１５、２１７および２１９のエッジはパッケージ２１０の非メッキ側部に現れている。図４Ｃおよび図４Ｄに、本明細書の別なところで説明するように、電解メッキしたリード部２０４およびダイパドル２０６の底面を示す。
図示のパッケージ２１０は内部にダイ４０２を有する。このダイ４０２はリードフレーム２０５の一部であるダイパドル２０６に実装し、熱的に結合する。ワイヤボンドによってダイ４０４をリードフレーム２０５のリード部２０４に結合する。ソースリード部２１１およびゲートリード部２１３をワイヤボンド４０４によってダイ４０２に結合する。さらに、ソースリード部２１１をタイバー２１９に結合するが、このタイバー２１９はメッキを受けず、また完成したパッケージ内では何の機能をもたないが、その目的は図１Ｂおよび図２Ａ～図２Ｅを参照して記載したように、電気メッキ時にダイパッケージ間に電気的連続性を維持することにある。ゲートリード部２１３はタイバー２１９に結合するが、このタイバー２１９はメッキを受けず、ソースリード部２１１にとってのタイバー２１９と同様の機能を果たす。ダイパドル２０６はタイバー２１７に結合するが、これも完成パッケージ内では何の機能を示さず、メッキも受けていないが、電気メッキ時に異なるダイパッケージ間に完全な電気的接続を形成するものである。タイバー２１５は対向側に存在し、かつダイパドル２０６に結合する。このタイバーはメッキを受けず、他のタイバーと同様な目的をもつ。
図５に例示的な電解メッキ法を示す。このメッキ法は、例えば、図２Ｂに示す工程１５２の一部として使用できる。この方法によれば、電気メッキ装置５００において、（一部のみを図５に示す）パッケージアセンブリ２００は溶液５０２中に設ける。電源５０４の陰極をリードフレーム２０５に電気的に結合し、電源５０４の陽極をメッキ材５０６に結合する。電源５０４によって電流を印加すると、メッキ材５０８がリードフレーム２０５の露出面に成層する。
なお、以上の記載は例示のみを目的とし、限定を意図するものではない。また、本発明の精神および範囲から逸脱しなくとも前記実施態様に各種の変更および一部修正を加えることができる。以上、本発明を詳細に記載してきたが、前記の本発明の新規性のある考え方および原理を変更しなくとも、本発明の詳細な説明で例示したいくつかの例を始めとする多くの物理的な変更は当業者にとっては明らかなはずである。また、好適な実施態様の一部のみを組み込んだ実施態様も可能であり、これらの部分に関しては本発明の発明性のある考え方および原理を変更するものではない。従って、本実施態様および適宜採用する構成はあらゆる点で例示的および/または説明的なもので、制限を意図するものではなく、本発明の範囲は前記説明ではなく特許請求の範囲に示された範囲であり、この特許請求の範囲と同義の意味および範囲内に含まれる本実施態様に対する別な実施態様および変更は従ってこれに包摂されるものである。
１００ 工程
１０２ 工程
１０４ 工程
１０６ 工程
１５０ 方法
１５２ 工程
１５４ 工程
１５６ 工程
１５８ 工程
２００ パッケージアセンブリ
２０２ 封入材／成形封入部
２０３ メッキバー
２０４ リード部
２０５ リードフレームアセンブリ
２０６ ダイパドル
２０９ 非ウェッタブル側部
２１０ パッケージ
２１１ ソースリード部
２１３ ゲートリード部
２１５ タイバー
２１７ タイバー
２１９ タイバー
２２０ 側壁
３０１ カッター
３１２ ステップカットウェッタブルフランク
４０２ ステップカットウェッタブルフランク、ダイ
４０４ ダイ、ワイヤボンド
５００ 電気メッキ装置
５０２ 溶液
５０４ 電源
５０６ メッキ材
５０８ メッキ材

Claims (19)

  1. 半導体パッケージを製造する方法において、
    第１方向に伸延した一方のメッキバーと、同じく第１方向に伸延した他方のメッキバーとがあって、これらのメッキバーを互いに離して間を開けて配置した第１セットのメッキバー、
    前記第１方向と直交する第２方向に伸延した一方のメッキバーと、同じく第２方向に伸延した他方のメッキバーとがあって、これらのメッキバーを互いに離して間を開けて配置した第２セットのメッキバー、
    を構成する複数のメッキバーがあって、
    各ダイパッケージが集積回路ダイおよび複数のリード部を有しており、この複数のダイパッケージが列状に配列されて、底面を有した前記複数のダイパッケージの各ダイパッケージが第１縁、この第１縁に対向する第２縁、第３縁及びこの第３縁に対向する第４縁を有し、そして、前記複数のダイパッケージのそれぞれの前記ダイパッケージが、前記ダイパッケージの前記第１縁に隣接する前記第１セットの一方のメッキバーと、前記ダイパッケージの前記第２縁に隣接する前記第１セットの他方のメッキバーとの間に位置して、電気的結合を有してそれらのメッキバーに取り付けられており、さらに、前記複数のダイパッケージのそれぞれの前記ダイパッケージが、前記ダイパッケージの前記第３縁に隣接する前記第２セットの一方のメッキバーと、前記ダイパッケージの前記第４縁に隣接する前記第２セットの他方のメッキバーとの間に位置して、電気的結合を有してこれらのメッキバーに取り付けられており、
    そこで、前記複数のダイパッケージのそれぞれの前記ダイパッケージは、単一の第１タイバーを介して前記ダイパッケージの前記第１縁に隣接する前記第１セットの一方のメッキバーに電気的結合するダイパドルであって、単一の第２タイバーを介して前記ダイパッケージの前記第２縁に隣接する前記第１セットの他方のメッキバーに電気的結合する前記ダイパドルを備え、そしてさらに、前記ダイパドルに電気的結合すると共に前記ダイパドルから伸びた少なくともいくつかの複数のリード部を設け、この複数のリード部のそれぞれが側壁と底面とを有しており、その上さらに、前記ダイパドルから離れて隙間を設けて配置した前記複数のリード部の少なくとも一つが、単一の第３タイバーを介して、前記ダイパッケージの前記第２縁に隣接するメッキバーである前記第１セットのメッキバーに電気的結合しており、
    前記ダイパドルと前記複数のリード部とを備えたリードフレームアセンブリを用意して、
    前記複数のリード部の底面、前記ダイパドルの底面、前記リードフレームアセンブリ、およびパッケージアセンブリを形成する成形封入部を露出させた状態で前記リードフレームアセンブリの少なくとも一部を成形封入部に封入して、
    前記パッケージアセンブリの前記第２セットのメッキバーを完全に貫通するが、前記パッケージアセンブリの前記成形封入部に対しては、これを部分的に貫通する第１の一連の平行カットを形成して、前記複数のリード部の側壁の表面に露出部を形成して、
    前記複数のリード部の前記側壁の表面の前記露出部の少なくとも一部を電気メッキして、
    前記第１の一連の平行カットの幅よりも小さなカット幅で前記第１の一連の平行カットに整合する第２の一連の平行カットを行って、前記成形封入部を完全に貫通させてステップカットウェッタブル側部を形成し、そして
    前記第１の一連の平行カットおよび前記第２の一連の平行カットに対して直交方向に向けて、前記成形封入部および前記第１セットのメッキバーを完全に貫通して第３の一連の平行カットを形成することを特徴とする半導体パッケージを製造する方法。
  2. 前記複数のリード部の第１リードセットの組が、前記複数のダイパッケージの各ダイパッケージの第３縁に隣接して位置付けされて、前記複数のリード部の第２リードセットの組が、前記複数のダイパッケージの各ダイパッケージの第４縁に隣接して位置付けされる請求項１に記載の方法。
  3. 前記第１リードセットの側壁が、各ダイパッケージの前記第３縁に隣接する前記第２セットの一方のメッキバーの各メッキバーに対面して互いに整合しており、そして、前記第２リードセットの側壁が、各ダイパッケージの前記第４縁に隣接する前記第２セットの他方のメッキバーの各メッキバーに対面して互いに整合する請求項２に記載の方法。
  4. 前記ダイパドルから離れて間を設けてある前記複数のリード部の少なくとも一つのリード部がゲートリード部である請求項１に記載の方法。
  5. 前記複数のリード部の少なくとも一つのリード部がソースリード部であり、このソースリード部は前記ダイパドルおよび前記ゲートリード部から離れて間を設けて配置してあり、そして、前記ソースリード部は、単一の第４タイバーを介して前記ゲートリード部に供するメッキバーと同じメッキバーに電気的結合する請求項４に記載の方法。
  6. 前記第２タイバーが前記ゲートリード部と前記ソースリード部との間に伸ばす請求項５に記載の方法。
  7. 前記ダイパドルの露出した前記底面を電気メッキして、前記複数のリード部の露出した前記底面を電気メッキする請求項１に記載の方法。
  8. 前記複数のダイパッケージの前記した各ダイパッケージの前記第１縁および前記複数のダイパッケージの前記した各ダイパッケージの前記第２縁が、電解メッキでない請求項１に記載の方法。
  9. 前記第１タイバーが前記第２タイバーの差渡し長さよりも大きな差渡し長さを有する請求項１に記載の方法。
  10. 半導体パッケージを製造する方法において、
    ダイパドルおよび複数のリード部を有し、前記ダイパドルおよび前記リード部が底面を有し、それぞれの前記リード部が側壁を有し、前記リード部の少なくともいくつかは前記ダイパドルから伸延しかつ前記ダイパドルに電気的結合しており、前記複数のリード部の少なくとも一つのリード部は前記ダイパドルから離れて隙間を設けて配置されており、
    第１方向に延びたメッキバーのそれぞれが互いに離れて配置された前記メッキバーの第１セットおよび前記第１方向に直交する第２方向に延びたメッキバーのそれぞれが互いに離れて配置された前記メッキバーの第２セットを構成する複数のメッキバーがあって、ダイパッケージを囲い且つ前記ダイパッケージに電気的結合して取り付けた前記複数のメッキバーを提供し、
    単一の第１タイバーを介してメッキバーの前記第１セットの前記複数のメッキバーの一つに前記ダイパドルの第１縁を電気的結合し、
    単一の第２タイバーを介してメッキバーの前記第１セットの前記複数のメッキバーの別の一つに前記ダイパドルの対向側の第２縁を電気的結合し、
    メッキバーの前記第１セットの前記複数のメッキバーの一つに、前記ダイパドルから離れて間を設けて配置された前記複数のリード部の少なくとも一つのリード部を、単一の第３タイバーを介して電気的結合し、
    前記複数のリード部の前記底面および前記ダイパドルの前記底面を露出させた状態で、前記ダイパッケージの少なくとも一部と前記複数のメッキバーの少なくとも一部とを成形封入部で封入し、
    前記複数のメッキバーの前記第２セットのメッキバーを貫通して、且つ前記成形封入部を部分的に貫通させて、前記複数のリード部の側壁の表面の一部を露出部にするための第１の一連の平行カットを行い、
    前記複数のリード部の前記側壁の表面の前記露出部の少なくとも一部を電気メッキして、
    前記第１の一連の平行カットの幅よりも小さなカット幅で前記第１の一連の平行カットに整合する第２の一連の平行カットを行って、前記成形封入部を完全に貫通させてステップカットウェッタブル側部を形成し、そして
    前記第１の一連の平行カットおよび前記第２の一連の平行カットに対して直交方向に向けて、前記成形封入部および前記複数のメッキバーのうち前記第１セットの前記メッキバーを完全に貫通する第３の一連の平行カットを行うことを特徴とする半導体パッケージを製造する方法。
  11. 前記ダイパドルから離れて間を設けて配置された前記複数のリード部の少なくとも一つのリード部がゲートリード部である請求項１０に記載の方法。
  12. 前記複数のリード部の少なくとも一つのリード部がソースリード部であり、このソースリード部は前記ダイパドルおよび前記ゲートリード部から離れて間を設けて配置してあり、そして、前記ソースリード部は、単一の第４タイバーを介して前記ゲートリード部に接続させるメッキバーと同じメッキバーに電気的結合する請求項１１に記載の方法。
  13. 前記第２タイバーが前記ゲートリード部と前記ソースリード部との間に伸ばされる請求項１２に記載の方法。
  14. 前記ダイパッケージの前記第１縁および前記ダイパッケージの前記第２縁が、電解メッキでない請求項１０に記載の方法。
  15. 前記第１タイバーが前記第２タイバーの差渡し長さよりも大きな差渡し長さを有する請求項１０に記載の方法。
  16. 前記複数のリード部の第１リードセットの組が、間を設けて配置する前記メッキバーの前記第２セットの一つのメッキバーに隣接して位置付けられており、そして、前記複数のリード部の前記第１リードセットの組に対向する第２リードセットの組が、前記メッキバーの前記第２セットの別の一つのメッキバーに隣接して位置付けられている請求項１０に記載の方法。
  17. 前記第１リードセットの側壁が前記第２セットのメッキバーの一方のメッキバーに対面して互いに整合して、そして、前記第２リードセットの側壁が前記第２セットのメッキバーの他方のメッキバーに対面して互いに整合する請求項１６に記載の方法。
  18. 前記リード部は銅に電気メッキを用いて錫メッキされる請求項１０に記載の方法。
  19. 請求項１０に記載の方法にしたがって製造されたリード端子レス型デュアル・フラットパック半導体パッケージ（ＤＦＮ）。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113035722A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 具有选择性模制的用于镀覆的封装工艺
CN113035721A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 用于侧壁镀覆导电膜的封装工艺
EP4040470A1 (en) * 2021-02-03 2022-08-10 Nexperia B.V. A semiconductor device and a method of manufacturing a semiconductor device
US20230420340A1 (en) * 2022-06-28 2023-12-28 Alpha And Omega Semiconductor International Lp Semiconductor package having wettable lead flanks and tie bars and method of making the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120181678A1 (en) 2010-07-29 2012-07-19 Nxp B.V. Leadless chip carrier having improved mountability
US20150035166A1 (en) 2009-01-29 2015-02-05 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component and structure
JP2016167532A (ja) 2015-03-10 2016-09-15 新日本無線株式会社 リードフレームおよびそれを用いた半導体装置の製造方法
US20170133302A1 (en) 2009-01-29 2017-05-11 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
JP2017228559A (ja) 2016-06-20 2017-12-28 ローム株式会社 半導体装置およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3759131B2 (ja) * 2003-07-31 2006-03-22 Ｎｅｃエレクトロニクス株式会社 リードレスパッケージ型半導体装置とその製造方法
US7169651B2 (en) * 2004-08-11 2007-01-30 Advanced Semiconductor Engineering, Inc. Process and lead frame for making leadless semiconductor packages
US20080006937A1 (en) * 2006-06-23 2008-01-10 Texas Instruments Incorporated Solderability Improvement Method for Leaded Semiconductor Package
TWI356482B (en) * 2007-09-20 2012-01-11 Advanced Semiconductor Eng Semiconductor package and manufacturing method the
TWI378515B (en) * 2008-11-07 2012-12-01 Chipmos Technoligies Inc Method of fabricating quad flat non-leaded package
EP2361000A1 (en) * 2010-02-11 2011-08-24 Nxp B.V. Leadless chip package mounting method and carrier
TWI404187B (zh) * 2010-02-12 2013-08-01 矽品精密工業股份有限公司 能避免電磁干擾之四方形扁平無引腳封裝結構及其製法
TW201133655A (en) * 2010-03-22 2011-10-01 Powertech Technology Inc Packaging method of array-cutting type quad flat non-leaded packages
US8809121B2 (en) 2010-09-29 2014-08-19 Nxp B.V. Singulation of IC packages
US9287238B2 (en) * 2013-12-02 2016-03-15 Infineon Technologies Ag Leadless semiconductor package with optical inspection feature
CN105097749B (zh) * 2014-04-15 2019-01-08 恩智浦美国有限公司 组合的qfn和qfp半导体封装
EP2980845B1 (en) * 2014-08-01 2019-11-27 Nexperia B.V. A leadless semiconductor package and method
US20160126169A1 (en) * 2014-10-29 2016-05-05 Nxp B.V. Leadless semiconductor device and method of making thereof
US20160148876A1 (en) * 2014-11-20 2016-05-26 Microchip Technology Incorporated Flat no-leads package with improved contact pins
US20160148877A1 (en) * 2014-11-20 2016-05-26 Microchip Technology Incorporated Qfn package with improved contact pins
US9922843B1 (en) * 2015-11-10 2018-03-20 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US20170294367A1 (en) * 2016-04-07 2017-10-12 Microchip Technology Incorporated Flat No-Leads Package With Improved Contact Pins
US10079198B1 (en) * 2017-05-31 2018-09-18 Stmicroelectronics, Inc. QFN pre-molded leadframe having a solder wettable sidewall on each lead
JP7267767B2 (ja) * 2019-02-20 2023-05-02 ローム株式会社 半導体装置および半導体装置の製造方法
CN113035722A (zh) * 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 具有选择性模制的用于镀覆的封装工艺

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150035166A1 (en) 2009-01-29 2015-02-05 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component and structure
US20170133302A1 (en) 2009-01-29 2017-05-11 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
US20120181678A1 (en) 2010-07-29 2012-07-19 Nxp B.V. Leadless chip carrier having improved mountability
JP2016167532A (ja) 2015-03-10 2016-09-15 新日本無線株式会社 リードフレームおよびそれを用いた半導体装置の製造方法
JP2017228559A (ja) 2016-06-20 2017-12-28 ローム株式会社 半導体装置およびその製造方法

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