KR20210129758A - 기판 처리 장치 및 이를 이용한 표시패널 제조방법 - Google Patents

기판 처리 장치 및 이를 이용한 표시패널 제조방법 Download PDF

Info

Publication number
KR20210129758A
KR20210129758A KR1020200047209A KR20200047209A KR20210129758A KR 20210129758 A KR20210129758 A KR 20210129758A KR 1020200047209 A KR1020200047209 A KR 1020200047209A KR 20200047209 A KR20200047209 A KR 20200047209A KR 20210129758 A KR20210129758 A KR 20210129758A
Authority
KR
South Korea
Prior art keywords
process chamber
chemical solution
tank
metal
metal ion
Prior art date
Application number
KR1020200047209A
Other languages
English (en)
Inventor
김영대
김진석
박종희
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200047209A priority Critical patent/KR20210129758A/ko
Priority to US17/159,518 priority patent/US11508762B2/en
Priority to CN202110356712.7A priority patent/CN113539820A/zh
Publication of KR20210129758A publication Critical patent/KR20210129758A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1262Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67075Apparatus for fluid treatment for etching for wet etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67075Apparatus for fluid treatment for etching for wet etching
    • H01L21/6708Apparatus for fluid treatment for etching for wet etching using mainly spraying means, e.g. nozzles
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67173Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers in-line arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67253Process monitoring, e.g. flow or thickness monitoring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67703Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations
    • H01L21/67706Mechanical details, e.g. roller, belt
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H01L21/6776Continuous loading and unloading into and out of a processing chamber, e.g. transporting belts within processing chambers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1288Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 실시예에 따른 기판 처리 장치는 대상 기판을 처리하는 제1 공정 챔버, 상기 제1 공정 챔버에 연결되고, 상기 제1 공정 챔버에 제1 약액을 공급하는 제1 탱크, 상기 대상 기판을 처리하는 제2 공정 챔버, 및 상기 제2 공정 챔버에 연결되고, 상기 제2 공정 챔버에 제2 약액을 공급하는 제2 탱크를 포함하고, 상기 제1 공정 챔버에 공급되는 상기 제1 약액의 금속 이온 농도는 상기 제2 공정 챔버에 공급되는 상기 제2 약액의 금속 이온 농도보다 높다. 이에 따라, 일 실시예에 따른 기판 처리 장치는 불량 발생이 방지되고 신뢰성이 향상된 표시패널을 제조하는데 이용될 수 있다.

Description

기판 처리 장치 및 이를 이용한 표시패널 제조방법{SUBSTRATE PROCESSING APPARATUS AND METHOD OF MANUFACTURING DISPLAY PANEL USING THE SAME}
본 발명은 기판 처리 장치 및 이를 이용한 표시패널 제조방법에 관한 것이다. 보다 상세하게는, 공정 신뢰성이 향상된 기판 처리 장치, 및 이를 이용한 표시패널 제조방법에 관한 것이다.
최근, 대면적이 용이하고 박형 및 경량화가 가능한 평판 표시 장치(flat panel display, FPD)가 표시장치로서 널리 이용되고 있다. 이러한 평판 표시 장치로는 액정 표시장치, 유기발광 표시장치 등이 사용되고 있다.
이러한 평판 표시 장치는 복수개의 도전 패턴들을 포함하며, 이러한 도전 패턴은 은과 같은 금속을 식각하여 형성할 수 있다. 식각액을 이용한 습식 식각 공정에서는 식각액(etchant) 내의 금속 이온 농도가 증가되어, 식각액의 누적처리매수가 감소하고 금속 이온이 환원 석출되어 표시 장치에 쇼트 등의 불량이 발생할 수 있어, 이를 방지할 공정 개선이 요구되고 있다.
본 발명은 대상 기판에 발생하는 불량이 방지되어 공정 신뢰성이 향상된 기판 처리 장치를 제공하는 것을 목적으로 한다.
본 발명은 금속 배선 등에 발생하는 불량이 방지되어 신뢰성이 향상된 표시패널 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 기판 처리 장치는 대상 기판을 처리하는 제1 공정 챔버, 상기 제1 공정 챔버에 연결되고, 상기 제1 공정 챔버에 제1 약액을 공급하는 제1 탱크, 상기 대상 기판을 처리하는 제2 공정 챔버, 및 상기 제2 공정 챔버에 연결되고, 상기 제2 공정 챔버에 제2 약액을 공급하는 제2 탱크를 포함하고, 상기 제1 공정 챔버에 공급되는 상기 제1 약액의 금속 이온 농도는 상기 제2 공정 챔버에 공급되는 상기 제2 약액의 금속 이온 농도보다 높다.
본 발명의 일 실시예에 따른 기판 처리 장치는 상기 대상 기판을 이동시키기 위한 이송부를 더 포함하고, 상기 대상 기판은 상기 이송부에 의해 상기 제1 공정 챔버에서 상기 제2 공정 챔버 방향으로 이송될 수 있다.
본 발명의 일 실시예에 따른 기판 처리 장치는 상기 대상 기판을 처리하는 제3 공정 챔버, 및 상기 제3 공정 챔버에 연결되고, 상기 제3 공정 챔버에 제3 약액을 공급하는 제3 탱크를 더 포함하고, 상기 제3 공정 챔버에 공급되는 상기 제3 약액의 금속 이온 농도는 상기 제2 공정 챔버에 공급되는 상기 제2 약액 금속 이온 농도보다 낮을 수 있다.
상기 대상 기판은 상기 제1 공정 챔버에서 처리된 후 상기 제2 공정 챔버로 이송되고, 상기 제2 공정 챔버에서 처리된 후 상기 제3 공정 챔버로 이송되어 처리될 수 있다.
본 발명의 일 실시예에 따른 기판 처리 장치는 상기 제3 탱크에 연결되고, 상기 제3 탱크에 포함된 상기 제3 약액의 금속 이온 농도를 측정하는 농도 측정기를 더 포함할 수 있다.
상기 제3 약액은 상기 금속 이온을 포함하지 않을 수 있다.
본 발명의 일 실시예에 따른 기판 처리 장치는 상기 제1 탱크, 상기 제2 탱크, 및 상기 제3 탱크 각각에 신규 약액을 제공하는 스탠바이 탱크를 더 포함할 수 있다.
상기 신규 약액은 상기 금속 이온을 포함하지 않을 수 있다.
본 발명의 일 실시예에 따른 기판 처리 장치는 상기 제1 탱크, 상기 제2 탱크, 및 상기 제3 탱크 각각에 연결되고 상기 제1 탱크, 상기 제2 탱크, 및 상기 제3 탱크 각각으로부터 약액을 이송하는 드레인관을 더 포함할 수 있다.
상기 드레인관은 상기 제3 탱크로부터 상기 제2 탱크로 상기 제3 약액을 이송시키는 제1 드레인관, 상기 제2 탱크로부터 상기 제1 탱크로 상기 제2 약액을 이송시키는 제2 드레인관, 및 상기 제1 탱크로부터 상기 제1 약액을 배출하는 제3 드레인관을 포함할 수 있다.
상기 제1 약액, 및 상기 제2 약액 각각은 상기 대상 기판에 포함된 금속부를 식각하기 위한 식각액을 포함할 수 있다.
상기 금속부는 순차적으로 적층된 제1 금속 산화물층, 금속층, 및 제2 금속 산화물층을 포함하고, 상기 금속층은 은(Ag)을 포함할 수 있다.
상기 제1 약액 및 상기 제2 약액에 포함된 상기 금속 이온은 은(Ag) 이온일 수 있다.
본 발명의 일 실시예에 따른 기판 처리 장치는 상기 제1 탱크로부터 상기 제1 공정 챔버로 상기 제1 약액을 공급하는 제1 공급관, 상기 제1 공정 챔버에서 상기 대상 기판을 처리한 후 상기 제1 탱크로 상기 제1 약액을 배출하는 제1 배출관, 상기 제2 탱크로부터 상기 제2 공정 챔버로 상기 제2 약액을 공급하는 제2 공급관, 및 상기 제2 공정 챔버에서 상기 대상 기판을 처리한 후 상기 제2 탱크로 상기 제2 약액을 배출하는 제2 배출관을 더 포함할 수 있다.
상기 대상 기판은 표시장치에 포함되는 표시패널일 수 있다.
본 발명의 일 실시예에 따른 표시패널 제조장치는 표시패널에 포함된 복수의 패드들을 형성하는 장치이다. 본 발명의 일 실시예에 따른 표시패널 제조장치는 상기 표시패널이 처리되는 제1 공정 챔버, 상기 제1 공정 챔버에 연결되고, 상기 제1 공정 챔버에 제1 약액을 공급하는 제1 탱크, 상기 제1 공정 챔버에서 처리된 상기 표시패널을 처리하는 제2 공정 챔버, 및 상기 제2 공정 챔버에 연결되고, 상기 제2 공정 챔버에 제2 약액을 공급하는 제2 탱크를 포함하고, 상기 제1 공정 챔버에 공급되는 상기 제1 약액의 금속 이온 농도는 상기 제2 공정 챔버에 공급되는 상기 제2 약액의 금속 이온 농도보다 높다.
상기 제1 공정 챔버 및 상기 제2 탱크는 서로 이격되고, 상기 제2 공정 챔버 및 상기 제1 탱크는 서로 이격될 수 있다.
본 발명의 일 실시예에 따른 표시패널 제조방법은 제1 금속층을 포함하는 패드부를 제공하는 단계, 상기 패드부 상에 제2 금속층을 포함하는 전극부를 제공하는 단계, 및 상기 전극부를 식각하는 단계를 포함하고, 상기 전극부를 식각하는 단계는 순차적으로 수행되는 제1 공정 챔버에서 제1 약액으로 상기 전극부를 식각하는 단계, 제2 공정 챔버에서 제2 약액으로 상기 전극부를 식각하는 단계, 및 제3 공정 챔버에서 제3 약액으로 상기 전극부를 식각하는 단계를 포함하고, 상기 제2 약액의 금속 이온 농도는 상기 제1 약액의 금속 이온 농도보다 낮고, 상기 제3 약액의 금속 이온 농도는 상기 제2 약액의 금속 이온 농도보다 낮다.
상기 제1 금속층은 알루미늄(Al)을 포함하고, 상기 제2 금속층은 은(Ag)을 포함할 수 있다.
상기 제1 약액 내지 상기 제3 약액에 포함된 금속 이온은 은(Ag) 이온일 수 있다.
본 발명의 실시예에 따르면, 기판 처리 장치에 제공되는 식각액의 누적처리매수가 향상되어 식각액 교환주기를 감소시켜 공정 비용이 절감되면서도, 대상 기판인 표시패널에 환원 석출된 금속 입자로 인해 불량이 발생하는 것이 방지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 기판 처리 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 기판 처리 장치 중 일부 구성을 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 기판 처리 장치를 개략적으로 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 표시장치의 결합사시도이다.
도 5는 본 발명의 일 실시예에 따른 표시장치의 분해 사시도이다.
도 6은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 8은 도 6에 도시된 표시 패드들 중 일부를 확대한 확대도이다.
도 9는 도 8에 도시된 I-I’ 절단선을 따라 절단한 단면도이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 표시패널 제조방법 중 일부 단계를 순차적으로 도시한 단면도들이다.
도 11a는 본 발명의 일 실시예에 따른 기판 처리 장치를 이용하여 형성된 패드부의 현미경 이미지이다.
도 11b는 비교예에 따른 기판 처리 장치를 이용하여 형성된 패드부의 현미경 이미지이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 기판 처리 장치에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 기판 처리 장치를 개략적으로 나타낸 블록도이다. 도 2는 본 발명의 일 실시예에 따른 기판 처리 장치 중 일부 구성을 개략적으로 나타낸 단면도이다. 도 3은 본 발명의 다른 실시예에 따른 기판 처리 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 기판 처리 장치(SPA)는 대상 기판(TS)을 처리하기 위한 복수의 공정 챔버들(ET1, ET2, ET3), 및 복수의 공정 챔버들(ET1, ET2, ET3) 각각에 연결되어, 대상 기판(TS)을 처리하기 위한 약액을 공급하는 복수의 탱크들(TK1, TK2, TK3)을 포함한다. 일 실시예에 따른 기판 처리 장치(SPA)에 의해 처리되는 대상 기판(TS)은 표시 장치(DD, 도 5 참조)에 포함되는 표시 패널(DP, 도 5 참조)일 수 있다. 일 실시예에 따른 기판 처리 장치(SPA)에 의해서, 표시 패널(DP)에 포함된 적어도 일부의 금속 신호라인들 및 금속 패드들이 식각되는 것일 수 있다.
복수의 공정 챔버들(ET1, ET2, ET3)은 제1 공정 챔버(ET1), 제2 공정 챔버(ET2) 및 제3 공정 챔버(ET3)를 포함할 수 있다. 대상 기판(TS)은 제1 공정 챔버(ET1), 제2 공정 챔버(ET2) 및 제3 공정 챔버(ET3)를 따라 순차적으로 이동하며 처리될 수 있다. 대상 기판(TS)은 제1 공정 챔버(ET1)에서 처리된 후 제2 공정 챔버(ET2)로 이송되고, 제2 공정 챔버(ET2)에서 처리된 후 제3 공정 챔버(ET3)로 이송되어 처리될 수 있다. 제1 공정 챔버(ET1), 제2 공정 챔버(ET2) 및 제3 공정 챔버(ET3) 각각에는 대상 기판(TS)을 이동시키기 위한 이송부(C)를 포함할 수 있다. 도시하지는 않았으나, 제1 공정 챔버(ET1), 제2 공정 챔버(ET2) 및 제3 공정 챔버(ET3) 각각에는 대상 기판(TS)을 로딩하기 위한 로딩부 및 언로딩부가 더 구비될 수 있다. 또한, 제1 공정 챔버(ET1), 제2 공정 챔버(ET2) 및 제3 공정 챔버(ET3) 각각에 연결되고, 공정을 마친 대상 기판(TS)을 세정하기 위한 세정 챔버가 더 구비될 수 있다.
제1 공정 챔버(ET1), 제2 공정 챔버(ET2) 및 제3 공정 챔버(ET3) 각각은 대상 기판(TS)에 포함된 금속 배선을 식각하기 위한 식각 장치일 수 있다. 제1 공정 챔버(ET1), 제2 공정 챔버(ET2) 및 제3 공정 챔버(ET3) 각각은 대상 기판(TS) 상에 형성된 금속 배선을 식각하기 위한 소정의 공간을 제공할 수 있다. 제1 공정 챔버(ET1), 제2 공정 챔버(ET2) 및 제3 공정 챔버(ET3) 각각에는 대상 기판(TS)에 포함된 금속 배선을 식각하기 위한 식각액이 제공될 수 있다.
도 1에서는 복수의 공정 챔버들(ET1, ET2, ET3)이 연속적으로 배치된 3개의 공정 챔버들을 포함하는 것을 예시적으로 도시하였으나, 이에 한정되지 않고 2개의 공정 챔버들이 연속적으로 배치되거나, 4개 이상의 공정 챔버들이 연속적으로 배치될 수도 있다.
제1 공정 챔버(ET1), 제2 공정 챔버(ET2) 및 제3 공정 챔버(ET3) 각각에는 대응하는 제1 탱크(TK1), 제2 탱크(TK2), 및 제3 탱크(TK3)가 연결될 수 있다. 복수의 공정 챔버들(ET1, ET2, ET3) 각각에는 대응하는 복수의 탱크들(TK1, TK2, TK3)이 연결되고, 대응하지 않는 탱크들은 연결되지 않는 것일 수 있다. 일 실시예에서, 제1 공정 챔버(ET1)에는 제1 탱크(TK1)가 연결되고, 제2 탱크(TK2), 및 제3 탱크(TK3)는 연결되지 않고 이격될 수 있다. 제2 공정 챔버(ET2)에는 제2 탱크(TK2)가 연결되고, 제1 탱크(TK1), 및 제3 탱크(TK3)는 연결되지 않고 이격될 수 있다. 제3 공정 챔버(ET3)에는 제3 탱크(TK3)가 연결되고, 제1 탱크(TK1), 및 제2 탱크(TK2)는 연결되지 않고 이격될 수 있다.
복수의 공정 챔버들(ET1, ET2, ET3) 및 복수의 탱크들(TK1, TK2, TK3) 각각은 약액 공급관(SP1, SP2, SP3) 및 약액 배출관(EP1, EP2, EP3)을 통해 연결될 수 있다. 일 실시예에서, 제1 공정 챔버(ET1)는 제1 공급관(SP1) 및 제1 배출관(EP1)을 통해 제1 탱크(TK1)와 연결될 수 있다. 제2 공정 챔버(ET2)는 제2 공급관(SP2) 및 제2 배출관(EP2)을 통해 제2 탱크(TK2)와 연결될 수 있다. 제3 공정 챔버(ET3)는 제3 공급관(SP3) 및 제3 배출관(EP3)을 통해 제3 탱크(TK3)와 연결될 수 있다. 복수의 공정 챔버들(ET1, ET2, ET3)은 복수의 탱크들(TK1, TK2, TK3) 각각으로부터 약액 공급관(SP1, SP2, SP3)을 통해 대상 기판(TS)을 처리하기 위한 약액을 공급받고, 대상 기판(TS)을 처리한 후 약액 배출관(EP1, EP2, EP3)을 통해 복수의 탱크들(TK1, TK2, TK3)로 사용된 약액을 순환시킬 수 있다.
도 1 및 도 2를 함께 참조하면, 일 실시예의 복수의 공정 챔버들(ET1, ET2, ET3) 중 각각의 공정 챔버(ET)는 소정의 공간을 정의하기 위한 외벽(CB)을 포함하고, 외벽(CB) 중 일측벽에는 대상 기판(TS)의 유입 통로인 입구(SE)가 형성되고, 이와 마주보는 외벽(CB)의 타측벽에는 대상 기판(TS)의 유출 통로인 출구(SO)가 형성될 수 있다. 또한, 공정 챔버(ET)의 상부벽에는 유입구가 형성되어 약액 분사부(NP)로 약액(CL)을 공급할 수 있다. 공정 챔버(ET)의 하부벽에는 배출구가 형성되어 약액 분사부(NP)로부터 대상 기판(TS) 상에 공급되어 사용된 약액(CL-P)을 외부로 배출할 수 있다. 일 실시예에서, 베이스층(S) 상에 금속부(L)가 형성된 대상 기판(TS)은 공정 챔버(ET)의 일측벽에 형성된 입구(SE)를 통해 공정 챔버(ET) 내로 반입되고, 대상 기판(TS)은 이송부(C) 상부에 놓여지고, 이송부(C)의 구동에 따라 일방향으로 이송될 수 있다.
약액 분사부(NP)는 공정 챔버(ET) 내에 배치되며, 대상 기판(TS) 상에 약액(CL)을 분사하기 위한 다수개의 분사 노즐들(NZ)을 포함할 수 있다. 분사 노즐(NZ)은 유입구를 통해 약액 공급관(SP)과 연결될 수 있다. 약액 공급관(SP)을 통해 약액(CL)이 약액 분사부(NP)로 공급되고, 약액 분사부(NP)의 분사 노즐들(NZ)은 대상 기판(TS) 상에 약액(CL)을 분사하여 식각 공정을 수행할 수 있다.
일 실시예에서, 약액(CL)은 금속을 식각하기 위한 식각액을 포함할 수 있다. 약액(CL)에 포함된 식각액에 의해 식각되는 금속은 은(Ag)일 수 있다. 약액(CL)은 대상 기판(TS) 상에 형성된 은을 포함하는 금속층을 식각하여 전극 및 배선 등을 형성할 수 있다. 약액(CL)에 포함된 식각액은 산화제, 및 탈이온수(deionized water) 등을 포함할 수 있다.
약액 분사부(NP)로부터 대상 기판(TS) 상에 분사되고 식각 공정에 사용된 후 약액(CL-P)은 일차적으로 공정 챔버(ET)의 하부에 구비된 약액 배스(bath)에 수집될 수 있다. 약액 배스는 배출구를 통해 약액 배출관(EP)에 연결되고, 약액 배스에 수집된 약액(CL-P)은 약액 배출관(EP)을 통해 복수의 탱크들(TK1, TK2, TK3) 중 공정 챔버(ET)에 연결된 대응되는 탱크로 순환될 수 있다.
다시 도 1을 참조하면, 제1 공정 챔버(ET1)는 제1 탱크(TK1)로부터 제1 약액을 공급받고, 제2 공정 챔버(ET2)는 제2 탱크(TK2)로부터 제2 약액을 공급받는다. 제1 공정 챔버(ET1)는 제1 공급관(SP1)을 통해 제1 탱크(TK1)로부터 제1 약액을 공급받고, 제2 공정 챔버(ET2)는 제2 공급관(SP2)을 통해 제2 탱크(TK2)로부터 제2 약액을 공급받을 수 있다. 일 실시예에서, 제1 약액 및 제2 약액에는 금속 이온이 포함되고, 제1 약액의 금속 이온 농도는 제2 약액의 금속 이온 농도에 비해 높다. 일 실시예에서, 제1 약액 및 제2 약액에 포함된 금속 이온은 약액들에 포함된 식각액에 의해 식각되는 금속층에 포함된 금속의 이온일 수 있다. 제1 약액 및 제2 약액에 포함된 금속 이온은 은(Ag) 이온일 수 있다.
제3 공정 챔버(ET3)는 제3 탱크(TK3)로부터 제3 약액을 공급받을 수 있다. 제3 공정 챔버(ET3)는 제3 공급관(SP3)을 통해 제3 탱크(TK3)로부터 제3 약액을 공급받을 수 있다. 일 실시예에서, 제3 약액에 금속 이온이 포함되고, 제3 약액의 금속 이온 농도는 제1 약액 및 제2 약액 각각의 금속 이온 농도보다 낮을 수 있다. 제3 약액의 금속 이온 농도는 0일 수 있다. 즉, 제3 약액은 금속 이온을 포함하지 않을 수 있다.
일 실시예의 기판 처리 장치는 복수의 공정 챔버들을 포함하고, 대상 기판이 처리되는 복수의 공정 챔버들에 있어서 대상 기판이 먼저 처리되는 전반 공정 챔버에 비해 대상 기판이 나중에 처리되는 후반 공정 챔버에서 약액의 금속 이온 농도가 낮게 조절될 수 있다. 즉, 공정 챔버에서 약액을 통해 식각되는 대상 기판의 금속층에 포함된 금속의 이온 농도가 나중에 처리되는 후 공정 챔버에서 낮게 조절될 수 있다. 기판 처리 장치는 복수의 공정 챔버들이 복수의 탱크들 중 대응되는 탱크에만 연결되고, 다른 탱크들과 분리되므로, 전반 공정 챔버와 후반 공정 챔버에 제공되는 약액의 금속 이온 농도가 상이하게 조절될 수 있다. 이를 통해, 높은 금속 이온으로 인해 금속 입자가 환원되면서 발생하는 문제점이 방지될 수 있다. 특히, 보다 후속 공정으로 진행되는 후반 공정 챔버에서 금속 이온의 농도가 낮게 유지되므로, 대상 기판의 대상 금속층 하부에 배치되는 다른 금속막들이 높은 금속 이온 농도로 인해 산화되어 발생하는 불량이 방지되고, 금속 이온이 환원 석출되어 금속 입자가 형성됨에 따라 다른 금속층들 사이에 단락(short)이 발생하는 불량 등을 방지할 수 있다.
일 실시예에서, 기판 처리 장치(SPA)는 복수의 탱크들(TK1, TK2, TK3) 각각에 신규 약액을 제공하는 스탠바이 탱크(STK)를 더 포함할 수 있다. 스탠바이 탱크(STK)는 복수의 탱크들(TK1, TK2, TK3) 각각에 신규약액 공급관(NLP)을 통해 연결되어, 복수의 탱크들(TK1, TK2, TK3) 각각에 신규 약액을 공급할 수 있다. 신규 약액에는 대상 기판(TS)의 금속층에 포함된 금속의 이온이 포함되지 않은 것일 수 있다. 제3 공정 챔버(ET3)가 제3 탱크(TK3)로부터 제3 약액을 공급할 때, 제3 약액은 스탠바이 탱크(STK)로부터 공급된 신규 약액에 해당하고, 금속 이온을 포함하지 않는 것일 수 있다.
도 3을 참조하면, 일 실시예에 따른 기판 처리 장치(SPA-1)는 복수의 탱크들(TK1, TK2, TK3) 각각에 연결된 드레인관(AP1, AP2, AP3)을 더 포함할 수 있다. 드레인관(AP1, AP2, AP3)은 복수의 탱크들(TK1, TK2, TK3) 각각에 연결되고, 다른 탱크에 약액을 이송하거나, 약액을 외부로 배출하는 기능을 수행할 수 있다. 일 실시예에 따른 기판 처리 장치(SPA-1)는 제3 탱크(TK3)에 연결되고 제3 탱크(TK3)에서 제2 탱크(TK2)로 제3 약액을 이송시키는 제1 드레인관(AP1), 제2 탱크(TK2)에 연결되고 제2 탱크(TK2)에서 제1 탱크(TK1)로 제2 약액을 이송시키는 제2 드레인관(AP2), 및 제1 탱크(TK1)에 연결되고 외부로 제1 약액을 배출하는 제3 드레인관(AP3)을 포함할 수 있다. 제3 드레인관(AP3)에는 약액을 배출하기 위한 펌프(PM)가 연결될 수 있다. 일 실시예에 따른 기판 처리 장치(SPA-1)는 드레인관(AP1, AP2, AP3)을 더 포함함에 따라, 제2 공정 챔버(ET2)에 공급되는 제2 약액의 금속 이온 농도가 제1 공정 챔버(ET1)에 공급되는 제1 약액의 금속 이온 농도보다 낮고, 제3 공정 챔버(ET3)에 공급되는 제3 약액의 금속 이온 농도가 제2 공정 챔버(ET2)에 공급되는 제2 약액의 금속 이온 농도보다 낮도록 효과적으로 조절될 수 있다.
일 실시예에 따른 기판 처리 장치(SPA-1)는 제3 탱크(TK3)에 연결되고, 제3 탱크(TK3)에 포함된 제3 약액의 금속 이온 농도를 측정하는 농도 측정기(MS)를 더 포함할 수 있다. 농도 측정기(MS)는 제3 탱크(TK3)에 포함된 제3 약액의 금속 이온 농도를 측정하여, 약액의 교환 주기가 도래하였을 때 약액이 자동으로 교환되도록 조절하는 기능을 수행할 수 있다. 농도 측정기(MS)는 OMS(Online Monitoring System)을 포함할 수 있다. 기판 처리 장치(SPA-1)는 농도 측정기(MS)를 통해 제3 탱크(TK3)에 포함된 제3 약액의 금속 이온 농도를 측정하고, 약액 교환 주기가 도래하였을 경우 제1 드레인관(AP1)을 통해 제3 탱크(TK3)에서 제2 탱크(TK2)로 제3 약액을 이송시키고, 제2 드레인관(AP2)을 통해 제2 탱크(TK2)에서 제1 탱크(TK1)로 제2 약액을 이송시키고, 제3 드레인관(AP3)을 통해 제1 탱크(TK1)에서 외부로 제1 약액을 배출시킬 수 있다.
이하에서는 본 발명의 일 실시예에 따른 기판 처리 장치에 의해 제조되는 표시패널을 포함하는 표시장치에 대해 설명한다.
도 4는 본 발명의 일 실시예에 따른 표시장치의 결합사시도이다. 도 5는 본 발명의 일 실시예에 따른 표시장치의 분해 사시도이다.
일 실시예에서 표시장치(DD)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자 장치일 수 있다. 또한, 표시장치(DD)는 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 스마트폰, 태블릿, 및 카메라와 같은 중소형 전자 장치일 수 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 장치로도 채용될 수 있다. 본 실시예에서, 표시장치(DD)는 스마트 폰으로 예시적으로 도시되었다.
표시장치(DD)는 표시패널(DP) 및 하우징(HAU)을 포함하는 것일 수 있다. 표시패널(DP)은 표시면(IS)을 통해 이미지(IM)를 표시할 수 있다. 도 4에서는 표시면(IS)이 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 면과 평행한 것으로 도시하였다. 하지만, 이는 예시적인 것으로, 다른 실시예에서 표시패널(DP)의 표시면(IS)은 휘어진 형상을 가질 수 있다.
표시면(IS)의 법선 방향, 즉 표시패널(DP)의 두께 방향 중 이미지(IM)가 표시되는 방향은 제3 방향(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분될 수 있다.
표시장치(DD)에서 이미지(IM)가 표시되는 표시면(FS)은 표시패널(DP)의 전면(front surface)과 대응될 수 있으며, 윈도우(WP)의 전면(FS)과 대응될 수 있다. 이하, 표시장치(DD)의 표시면, 전면, 및 윈도우(WP)의 전면은 동일한 참조부호를 사용하기로 한다. 이미지(IM)는 동적인 이미지는 물론 정지 이미지를 포함할 수 있다. 한편, 도면에 도시되지는 않았으나 표시장치(DD)는 폴딩영역과 비폴딩영역을 포함하는 폴더블 표시장치, 또는 적어도 하나의 벤딩부를 포함한 벤딩 표시장치 등을 포함하는 것일 수 있다.
하우징(HAU)은 표시패널(DP)을 수납하는 것일 수 있다. 하우징(HAU)은 표시패널(DP)의 표시면(IS)인 상부면이 노출되도록 표시패널(DP)을 커버하며 배치될 수 있다. 하우징(HAU)은 표시패널(DP)의 측면과 바닥면을 커버하며, 상부면 전체를 노출시키는 것일 수 있다. 다만, 실시예가 이에 한정되는 것은 아니며, 하우징(HAU)은 표시패널(DP)의 측면과 바닥면뿐 아니라 상부면의 일부를 커버하는 것일 수 있다.
일 실시예의 표시장치(DD)에서 윈도우(WP)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 윈도우(WP)는 투과 영역(TA) 및 베젤 영역(BZA)을 포함할 수 있다. 투과 영역(TA) 및 베젤 영역(BZA)을 포함한 윈도우(WP)의 전면(FS)은 표시장치(DD)의 전면(FS)에 해당한다. 사용자는 표시장치(DD)의 전면(FS)에 해당하는 투과 영역(TA)을 통해 제공되는 이미지를 시인할 수 있다.
도 4 및 도 5에서, 투과 영역(TA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의할 수 있다. 다만, 실시예가 도시된 것에 한정되는 것은 아니며 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 일 부분이 생략될 수도 있다.
표시패널(DP)은 윈도우(WP) 아래에 배치될 수 있다. 본 명세서에서 “아래”는 표시패널(DP)가 이미지를 제공하는 방향의 반대 방향을 의미할 수 있다.
일 실시예에서, 표시패널(DP)은 실질적으로 이미지(IM)를 생성하는 구성일 수 있다. 표시패널(DP)에서 생성하는 이미지(IM)는 표시면(IS)에 표시되고, 투과 영역(TA)을 통해 외부에서 사용자에게 시인된다. 표시패널(DP)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 비표시 영역(NDA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)에 인접한다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다.
일 실시예의 표시장치(DD)에서 표시패널(DP)은 발광형 표시 패널일 수 있다. 예를 들어, 표시패널(DP)은 양자점 발광 소자를 포함하는 양자점 발광 표시 패널일 수 있다. 하지만, 실시예가 이에 제한되는 것은 아니다.
도 6은 본 발명의 일 실시예에 따른 표시패널의 평면도이다. 도 7은 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 6을 참조하면, 표시패널(DP)은 복수의 화소들(PX), 복수의 신호 라인들(GL, DL, PL, ECL), 및 복수의 표시패드들(PDD)을 포함할 수 있다.
표시패널(DP)의 표시 영역(DA)은 영상이 표시되는 영역이고, 비표시 영역(NDA)은 구동 회로나 구동 라인 등이 배치된 영역일 수 있다. 표시 영역(DA)은 전자 장치(EA)의 액티브 영역들(F-AA, R-AA)의 적어도 일부와 중첩할 수 있다. 또한, 비표시 영역(NDA)은 전자 장치(EA)의 주변 영역들(F-NAA, R-NAA)과 중첩할 수 있다.
복수의 신호 라인들(GL, DL, PL, ECL)은 화소들(PX)에 연결되어 화소들(PX)에 전기적 신호들을 전달한다. 표시 패널(DP)에 포함되는 신호 라인들 중 스캔 라인(GL), 데이터 라인(DL), 전원 라인(PL), 및 발광제어 라인(ECL)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 신호 라인들(GL, DL, PL, ECL)은 초기화 전압 라인을 더 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다. 화소들(PX)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 서로 이격되어 배열되어 평면상에서 매트릭스(matrix) 형상을 가질 수 있다.
전원 패턴(VDD)은 비표시 영역(NDA)에 배치된다. 일 실시예에서, 전원 패턴(VDD)은 복수의 전원 라인들(PL)과 접속된다. 이에 따라, 표시패널(DP)은 전원 패턴(VDD)을 포함함으로써, 복수의 화소들(PX)에 동일한 제1 전원 신호를 제공할 수 있다.
표시 패드들(PDD)은 제1 패드(PDD1) 및 제2 패드(PDD2)를 포함할 수 있다. 제1 패드(PDD1)는 복수로 구비되어 데이터 라인들(DL)에 각각 연결될 수 있다. 제2 패드(PDD2)는 전원 패턴(VDD)에 연결되어 전원 라인(PL)과 전기적으로 연결될 수 있다. 표시 패널(DP)은 표시 패드들(PDD)을 통해 외부로부터 제공된 전기적 신호들을 화소들(PX)에 제공할 수 있다. 한편, 표시 패드들(PDD)은 제1 패드(PDD1) 및 제2 패드(PDD2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 7을 참조하면, 본 발명의 일 실시예에서 표시패널(DP)은 발광 표시패널일 수 있다. 도 7에서는 복수 개의 화소들 중 하나에 대응하는 단면을 도시하였으며, 2개의 트랜지스터(T1, T2) 및 표시소자(EE)에 대응하는 단면을 도시하였다.
도 7에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(ML), 회로 소자층(ML) 상에 배치된 표시 소자층(EL), 및 표시 소자층(EL) 상에 배치된 절연층(ECP, 이하 상부 절연층으로 정의됨)을 포함한다.
베이스층(BL)은 합성수지층을 포함할 수 있다. 베이스층(BL)은 표시패널(DP)의 제조시에 이용되는 지지기판 상에 합성수지층을 형성한 후, 합성수지층 상에 도전층 및 절연층 등을 형성하고, 이후 지지기판을 제거함으로써 형성될 수 있다.
회로 소자층(ML)은 적어도 하나의 절연층과 회로 소자를 포함한다. 회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층층의 패터닝 공정을 통해 회로 소자층(ML)이 형성될 수 있다.
본 실시예에서 회로 소자층(ML)은 버퍼층(BFL), 배리어층(BRL), 및 제1 내지 제7 절연층(10 내지 70)을 포함한다. 버퍼층(BFL), 배리어층(BRL), 및 제1 내지 제7 절연층(10 내지 70)은 무기막 및 유기막 중 어느 하나를 포함할 수 있다. 버퍼층(BFL) 및 배리어층(BRL)은 무기막을 포함할 수 있다. 제5 내지 제7 절연층(50 및 70) 중 적어도 어느 하나는 유기막을 포함할 수 있다.
도 7에는 제1 및 제2 트랜지스터(T1, T2)를 구성하는 제1 액티브(A1), 제2 액티브(A2), 제1 게이트(G1), 제2 게이트(G2), 제1 소스(S1), 제2 소스(S2), 제1 드레인(D1), 제2 드레인(D2)의 배치관계가 예시적으로 도시되었다. 본 실시예에서 제1 액티브(A1) 및 제2 액티브(A2)은 서로 다른 물질을 포함할 수 있다. 제1 액티브(A1)는 폴리 실리콘 반도체를 포함하고, 제2 액티브(A2)는 금속 산화물 반도체를 포함할 수 있다. 제1 소스(S1) 및 제1 드레인(D1)은 제1 액티브(A1)에 비해 도핑 농도가 큰 영역으로써, 전극의 기능을 갖는다. 제2 소스(S2) 및 제2 드레인(D2)은 금속 산화물 반도체를 환원시킨 영역으로써, 전극의 기능을 갖는다.
본 발명의 일 실시예에서 제1 액티브(A1) 및 제2 액티브(A2)는 서로 동일한 반도체 물질을 포함할 수 있고, 이때 회로 소자층(ML)의 적층 구조는 더 단순해질 수 있다.
표시 소자층(EL)은 화소 정의막(PDL) 및 표시소자(EE)를 포함한다. 표시소자(EE)는 유기발광 다이오드 또는 퀀텀닷 발광 다이오드일 수 있다. 애노드(AE)는 제7 절연층(70) 상에 배치된다. 화소 정의막(PDL)의 개구부(PDL-OP)는 애노드(AE)의 적어도 일부분을 노출시킨다.
화소 정의막(PDL)의 개구부(PDL-OP)는 발광영역(PXA)을 정의할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다.
정공 제어층(HCL) 및 전자 제어층(ECL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 발광층(EML)은 개구부(PDL-OP)에 대응하도록 패턴 형태로 제공될 수 있다. 막 형태의 정공 제어층(HCL) 및 전자 제어층(ECL) 대비 발광층(EML)은 다른 방식으로 증착될 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 발광층(EML)은 본 발명의 일 실시예에 따른 마스크를 이용하여 개구부(PDL-OP)에 대응하도록 패턴 형태로 형성될 수 있다. 다만 이에 한정되지 않고, 정공 제어층(HCL) 및 전자 제어층(ECL) 또한 발광층(EML)과 같이 본 발명의 일 실시예에 따른 마스크를 이용하여 개구부(PDL-OP)에 대응하도록 패턴 형태로 형성될 수 있다.
전자 제어층(ECL) 상에는 캐소드(CE)가 배치된다. 캐소드(CE) 상에는 상부 절연층(ECP)이 배치된다. 상부 절연층(ECP)은 표시 소자층(EL)을 봉지하기 위한 박막봉지층(TFE, Thin Film Encapsulation)일 수 있다. 상부 절연층(ECP)은 복수 개의 박막들을 포함할 수 있다. 복수 개의 박막들은 무기막 및 유기막을 포함할 수 있다. 상부 절연층(ECP)은 표시 소자층(EL)을 봉지하기 위한 절연층 및 출광효율을 향상시키기 위한 복수의 절연층들을 포함할 수 있다.
도 8은 도 6에 도시된 표시 패드들 중 일부를 확대한 확대도이다. 도 9는 도 8에 도시된 I-I’ 절단선을 따라 절단한 단면도이다. 도 8에서는 도 6에 도시된 표시패드들 중 제1 패드(PDD1) 중 일부를 확대하여 도시하였다.
도 8 및 도 9를 참조하면, 제1 패드(PDD1)는 복수의 서브 패드들(PD1, PD2, …, PDn)을 포함하고, 서브 패드들(PD1, PD2, … PDn) 각각은 복수의 데이터 라인들(DL1, DL2, …, DLn) 각각과 연결될 수 있다. 복수의 서브 패드들(PD1, PD2, …, PDn) 각각은 베이스층(BL) 상에 배치된 패드부를 포함할 수 있다. 도 9에서는 복수의 서브 패드들(PD1, PD2, …, PDn) 중 제1 서브패드(PD1)의 단면을 예시적으로 도시하였으며, 다른 서브 패드들에도 동일한 설명이 적용될 수 있다.
제1 서브패드(PD1)는 베이스층(BL) 상에 배치된 제1 패드부(GP) 및 제1 패드부(GP) 상에 배치된 제2 패드부(SD)를 포함할 수 있다. 일 실시예에서, 제1 패드부(GP)의 외곽부 적어도 일부는 절연층(IL)에 의해 커버되고, 제2 패드부(SD)는 절연층(IL)의 적어도 일부를 커버하도록 형성될 수 있다. 제1 패드부(GP) 및 제2 패드부(SD) 각각은 금속층을 포함할 수 있다. 제1 패드부(GP)는 몰리브덴(Mo)을 포함할 수 있다. 제2 패드부(SD)는 알루미늄(Al)을 포함할 수 있다. 제2 패드부(SD)는 제1 금속층을 포함하고, 제1 금속층은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)이 순차적으로 적층된 3중층일 수 있다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 표시패널 제조방법 중 일부 단계를 순차적으로 도시한 단면도들이다. 도 10a 및 도 10b에서는 도 9b에 도시된 I-I' 절단선에 대응하는 단면에서 일 실시예의 기판 처리 장치에 의해 식각 공정이 수행되는 단계를 간략히 도시하였다.
일 실시예의 표시패널 제조방법에서는 패드부를 제공하는 단계 이후, 패드부 상에 전극부가 제공되는 단계, 및 전극부를 식각하는 단계를 포함한다.
도 10a 및 도 10b를 참조하면, 제1 패드(PDD1, 도 8 참조)가 형성되는 영역에 있어서, 베이스층(BL) 상에 제1 패드부(GP), 절연층(IL), 및 제2 패드부(SD)가 순차적으로 패터닝되어 형성된 후, 제1 패드부(GP), 절연층(IL), 및 제2 패드부(SD)를 커버하도록 전극부(LP)가 형성될 수 있다. 일 실시예에서, 전극부(LP)는 전술한 표시소자(EE, 도 7 참조)에 포함된 애노드(AE, 도 7 참조)와 동일한 증착 공정을 통해 형성되는 것일 수 있다. 일 실시예에서, 제1 패드부(GL)는 몰리브덴(Mo)을 통해 형성되고, 제2 패드부(SD)는 알루미늄(Al)을 통해 형성될 수 있다. 제2 패드부(SD)는 알루미늄을 포함하는 제1 금속층을 포함할 수 있다.
전극부(LP)는 은(Ag)을 통해 형성될 수 있다. 전극부(LP)는 은(Ag)을 포함하는 제2 금속층을 포함할 수 있다. 일 실시예에서, 전극부(LP)는 순차적으로 적층된 제1 금속 산화물층, 제2 금속층, 및 제2 금속 산화물층을 포함할 수 있다. 전극부(LP)는 순차적으로 적층된 제1 인듐 주석 산화물(ITO, Indium Tin Oxide)층, 은(Ag) 금속층, 제2 인듐 주석 산화물층을 포함할 수 있다.
전극부(LP)는 약액(CL)에 포함된 식각액에 의해 식각될 수 있다. 전극부(LP)를 식각하는 공정은 전술한 일 실시예의 기판 처리 장치(SPA, 도 1 참조)에 의해 수행될 수 있다. 전술한 바와 같이 일 실시예의 기판 처리 장치(SPA)에 포함된 제1 내지 제3 공정 챔버들(ET1, ET2, ET3)에 의해 복수 회의 기판 처리 공정이 수행됨에 따라, 제1 패드부(GP) 및 제2 패드부(SD) 상에 형성된 전극부(LP)가 식각될 수 있다.
일 실시예에 따른 표시패널 제조방법에서는 알루미늄 등의 제1 금속을 포함하는 패드부 상에 은 등의 제2 금속을 포함하는 전극부가 형성된 후, 전극부를 식각하는 공정을 포함한다. 전극부를 식각하는 공정에서, 전극부에 포함된 제2 금속이 산화되어 식각액 내에 제2 금속 이온이 발생할 수 있다. 제2 금속 이온은 식각 공정 및 후속 공정 등에서 패드부에 포함된 제1 금속을 산화시켜 패드부의 손상을 야기할 수 있고, 환원된 제2 금속 입자 등이 후속 공정에서 배선간 단락 등의 불량을 발생시킬 수 있다. 본 발명의 일 실시예에 따른 표시패널 제조방법에서는 복수의 공정 챔버들을 포함하는 기판 처리 장치에 의해 전극부의 식각 공정이 수행되고, 보다 후속 공정으로 진행되는 후반 공정 챔버에서 제2 금속 이온의 농도가 낮게 유지되어, 전극부 하부에 배치되는 패드부 금속층들이 산화되어 손상되거나, 제2 금속 입자가 환원석출 되어 배선간 단락 등의 불량이 발생하는 것을 방지할 수 있다.
도 11a는 본 발명의 일 실시예에 따른 기판 처리 장치를 이용하여 형성된 패드부의 현미경 이미지이다. 도 11b는 비교예에 따른 기판 처리 장치를 이용하여 형성된 패드부의 현미경 이미지이다. 도 11a은 본 발명의 일 실시예와 같이, 3개의 공정 챔버 각각이 대응되는 각각의 탱크들에 연결되고, 후반 공정 챔버가 전반 공정 챔버에 비해 금속 이온 농도가 낮도록 조절되는 기판 처리 장치를 이용하여 형성된 패드부의 현미경 이미지이다. 도 11b는 3개의 공정 챔버가 동일한 탱크에 연결되고, 전반 공정 챔버와 후반 공정 챔버의 금속 이온 농도가 동일하거나 유사한 기판 처리 장치를 이용하여 형성된 패드부의 현미경 이미지이다.
도 11a 및 도 11b에 도시된 바와 같이, 비교예의 기판 처리 장치를 통해 패드부가 형성될 경우, 각 패드부 당 200개 이상의 금속 입자가 환원 석출되어, 패드부 금속층 사이에 단락 등의 불량이 발생할 수 있다. 그러나 본 발명의 일 실시예에 따른 기판 처리 장치를 이용할 경우, 패드부에 금속 파티클이 발생하지 않거나 10개 미만으로 드물게 발생하여, 패드부 금속층 사이에 단락 등의 불량 발생이 방지되고, 이에 따라 표시패널의 신뢰성이 증가될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
SPA: 기판 처리 장치 ET1: 제1 공정 챔버
TK1: 제1 탱크 ET2: 제2 공정 챔버
TK2: 제2 탱크 ET3: 제3 공정 챔버

Claims (20)

  1. 대상 기판을 처리하는 제1 공정 챔버;
    상기 제1 공정 챔버에 연결되고, 상기 제1 공정 챔버에 제1 약액을 공급하는 제1 탱크;
    상기 대상 기판을 처리하는 제2 공정 챔버; 및
    상기 제2 공정 챔버에 연결되고, 상기 제2 공정 챔버에 제2 약액을 공급하는 제2 탱크; 를 포함하고,
    상기 제1 공정 챔버에 공급되는 상기 제1 약액의 금속 이온 농도는 상기 제2 공정 챔버에 공급되는 상기 제2 약액의 금속 이온 농도보다 높은 기판 처리 장치.
  2. 제1항에 있어서,
    상기 대상 기판을 이동시키기 위한 이송부를 더 포함하고,
    상기 대상 기판은 상기 이송부에 의해 상기 제1 공정 챔버에서 상기 제2 공정 챔버 방향으로 이송되는 기판 처리 장치.
  3. 제1항에 있어서,
    상기 대상 기판을 처리하는 제3 공정 챔버, 및
    상기 제3 공정 챔버에 연결되고, 상기 제3 공정 챔버에 제3 약액을 공급하는 제3 탱크를 더 포함하고,
    상기 제3 공정 챔버에 공급되는 상기 제3 약액의 금속 이온 농도는 상기 제2 공정 챔버에 공급되는 상기 제2 약액 금속 이온 농도보다 낮은 기판 처리 장치.
  4. 제3항에 있어서,
    상기 대상 기판은 상기 제1 공정 챔버에서 처리된 후 상기 제2 공정 챔버로 이송되고, 상기 제2 공정 챔버에서 처리된 후 상기 제3 공정 챔버로 이송되어 처리되는 기판 처리 장치.
  5. 제3항에 있어서,
    상기 제3 탱크에 연결되고, 상기 제3 탱크에 포함된 상기 제3 약액의 금속 이온 농도를 측정하는 농도 측정기를 더 포함하는 기판 처리 장치.
  6. 제3항에 있어서,
    상기 제3 약액은 상기 금속 이온을 포함하지 않는 기판 처리 장치.
  7. 제3항에 있어서,
    상기 제1 탱크, 상기 제2 탱크, 및 상기 제3 탱크 각각에 신규 약액을 제공하는 스탠바이 탱크를 더 포함하는 기판 처리 장치.
  8. 제7항에 있어서,
    상기 신규 약액은 상기 금속 이온을 포함하지 않는 기판 처리 장치.
  9. 제3항에 있어서,
    상기 제1 탱크, 상기 제2 탱크, 및 상기 제3 탱크 각각에 연결되고 상기 제1 탱크, 상기 제2 탱크, 및 상기 제3 탱크 각각으로부터 약액을 이송하는 드레인관을 더 포함하는 기판 처리 장치.
  10. 제9항에 있어서,
    상기 드레인관은
    상기 제3 탱크로부터 상기 제2 탱크로 상기 제3 약액을 이송시키는 제1 드레인관,
    상기 제2 탱크로부터 상기 제1 탱크로 상기 제2 약액을 이송시키는 제2 드레인관, 및
    상기 제1 탱크로부터 상기 제1 약액을 배출하는 제3 드레인관을 포함하는 기판 처리 장치.
  11. 제1항에 있어서,
    상기 제1 약액, 및 상기 제2 약액 각각은 상기 대상 기판에 포함된 금속부를 식각하기 위한 식각액을 포함하는 기판 처리 장치.
  12. 제11항에 있어서,
    상기 금속부는 순차적으로 적층된 제1 금속 산화물층, 금속층, 및 제2 금속 산화물층을 포함하고,
    상기 금속층은 은(Ag)을 포함하는 기판 처리 장치.
  13. 제1항에 있어서,
    상기 제1 약액 및 상기 제2 약액에 포함된 상기 금속 이온은 은(Ag) 이온인 기판 처리 장치.
  14. 제1항에 있어서,
    상기 제1 탱크로부터 상기 제1 공정 챔버로 상기 제1 약액을 공급하는 제1 공급관,
    상기 제1 공정 챔버에서 상기 대상 기판을 처리한 후 상기 제1 탱크로 상기 제1 약액을 배출하는 제1 배출관,
    상기 제2 탱크로부터 상기 제2 공정 챔버로 상기 제2 약액을 공급하는 제2 공급관, 및
    상기 제2 공정 챔버에서 상기 대상 기판을 처리한 후 상기 제2 탱크로 상기 제2 약액을 배출하는 제2 배출관, 을 더 포함하는 기판 처리 장치.
  15. 제1항에 있어서,
    상기 대상 기판은 표시장치에 포함되는 표시패널인 기판 처리 장치.
  16. 표시패널에 포함된 복수의 패드들을 형성하는 표시패널 제조장치에 있어서,
    상기 표시패널이 처리되는 제1 공정 챔버;
    상기 제1 공정 챔버에 연결되고, 상기 제1 공정 챔버에 제1 약액을 공급하는 제1 탱크;
    상기 제1 공정 챔버에서 처리된 상기 표시패널을 처리하는 제2 공정 챔버; 및
    상기 제2 공정 챔버에 연결되고, 상기 제2 공정 챔버에 제2 약액을 공급하는 제2 탱크; 를 포함하고,
    상기 제1 공정 챔버에 공급되는 상기 제1 약액의 금속 이온 농도는 상기 제2 공정 챔버에 공급되는 상기 제2 약액의 금속 이온 농도보다 높은 표시패널 제조장치.
  17. 제16항에 있어서,
    상기 제1 공정 챔버 및 상기 제2 탱크는 서로 이격되고,
    상기 제2 공정 챔버 및 상기 제1 탱크는 서로 이격되는 표시패널 제조장치.
  18. 제1 금속층을 포함하는 패드부를 제공하는 단계;
    상기 패드부 상에 제2 금속층을 포함하는 전극부를 제공하는 단계; 및
    상기 전극부를 식각하는 단계를 포함하고,
    상기 전극부를 식각하는 단계는 순차적으로 수행되는
    제1 공정 챔버에서 제1 약액으로 상기 전극부를 식각하는 단계;
    제2 공정 챔버에서 제2 약액으로 상기 전극부를 식각하는 단계; 및
    제3 공정 챔버에서 제3 약액으로 상기 전극부를 식각하는 단계를 포함하고,
    상기 제2 약액의 금속 이온 농도는 상기 제1 약액의 금속 이온 농도보다 낮고, 상기 제3 약액의 금속 이온 농도는 상기 제2 약액의 금속 이온 농도보다 낮은 표시패널 제조방법.
  19. 제18항에 있어서,
    상기 제1 금속층은 알루미늄(Al)을 포함하고,
    상기 제2 금속층은 은(Ag)을 포함하는 표시패널 제조방법.
  20. 제18항에 있어서,
    상기 제1 약액 내지 상기 제3 약액에 포함된 금속 이온은 은(Ag) 이온인 표시패널 제조방법.
KR1020200047209A 2020-04-20 2020-04-20 기판 처리 장치 및 이를 이용한 표시패널 제조방법 KR20210129758A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200047209A KR20210129758A (ko) 2020-04-20 2020-04-20 기판 처리 장치 및 이를 이용한 표시패널 제조방법
US17/159,518 US11508762B2 (en) 2020-04-20 2021-01-27 Substrate processing apparatus and method of manufacturing display panel using the same
CN202110356712.7A CN113539820A (zh) 2020-04-20 2021-04-01 基底加工设备、显示面板制造设备和制造显示面板的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200047209A KR20210129758A (ko) 2020-04-20 2020-04-20 기판 처리 장치 및 이를 이용한 표시패널 제조방법

Publications (1)

Publication Number Publication Date
KR20210129758A true KR20210129758A (ko) 2021-10-29

Family

ID=78082544

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200047209A KR20210129758A (ko) 2020-04-20 2020-04-20 기판 처리 장치 및 이를 이용한 표시패널 제조방법

Country Status (3)

Country Link
US (1) US11508762B2 (ko)
KR (1) KR20210129758A (ko)
CN (1) CN113539820A (ko)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001043530A (ja) * 1999-07-28 2001-02-16 Anelva Corp 情報記録ディスク用保護膜作成方法及び情報記録ディスク用薄膜作成装置
US6899804B2 (en) * 2001-12-21 2005-05-31 Applied Materials, Inc. Electrolyte composition and treatment for electrolytic chemical mechanical polishing
JP4161691B2 (ja) * 2002-11-21 2008-10-08 ソニー株式会社 エッチング工程を有する液晶ディスプレイの製造方法
TW570293U (en) 2003-05-26 2004-01-01 Toppoly Optoelectronics Corp Wet etching device
JP2006278409A (ja) 2005-03-28 2006-10-12 Sanyo Electric Co Ltd エッチング装置、テクスチャ基板の製造方法および光起電力装置の製造方法
JP5318670B2 (ja) * 2009-06-09 2013-10-16 東京エレクトロン株式会社 基板処理装置、基板処理方法、プログラムおよび記憶媒体
KR102057220B1 (ko) * 2013-02-19 2020-01-22 삼성전자주식회사 약액 공급기, 약액 공급기를 구비하는 기판 처리 장치 및 이를 이용한 기판의 처리방법
KR20150041378A (ko) * 2013-10-08 2015-04-16 삼성디스플레이 주식회사 약액 공급 장치 및 이를 포함하는 기판 처리 장치
KR20160084546A (ko) 2015-01-05 2016-07-14 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP6468916B2 (ja) * 2015-03-31 2019-02-13 株式会社Screenホールディングス 基板処理装置および基板処理方法
JP2018056469A (ja) * 2016-09-30 2018-04-05 株式会社Screenホールディングス 基板処理装置
JP7208779B2 (ja) * 2018-12-11 2023-01-19 キオクシア株式会社 基板処理装置

Also Published As

Publication number Publication date
CN113539820A (zh) 2021-10-22
US11508762B2 (en) 2022-11-22
US20210327926A1 (en) 2021-10-21

Similar Documents

Publication Publication Date Title
KR100698988B1 (ko) 액정 표시 장치와 그 제조 방법
CN1769528B (zh) 用于导电材料的蚀刻剂及薄膜晶体管阵列面板的制造方法
US20210202464A1 (en) Electrostatic Discharge Unit, Array Substrate and Display Panel
WO2018223654A1 (zh) 阵列基板及其制作方法和显示装置
JP2005322619A (ja) 有機電界発光表示装置及びその製造方法
CN110289285B (zh) 显示用基板及其制备方法、显示面板
US6624087B2 (en) Etchant for patterning indium tin oxide and method of fabricating liquid crystal display device using the same
WO2018137441A1 (zh) 阵列基板及其制备方法、显示面板
US11225721B2 (en) Thin film etchant composition and method of forming metal pattern by using the same
US8647902B2 (en) Method of manufacturing array substrate for liquid crystal display device
KR20210129758A (ko) 기판 처리 장치 및 이를 이용한 표시패널 제조방법
JP4157116B2 (ja) 基板処理装置
KR101656307B1 (ko) 표시장치 및 그 제조방법
US7545474B2 (en) Manufacturing method of transflective LCD and transflective LCD thereof
CN110808268A (zh) 一种基板及其制备方法、显示面板、显示器
CN111383998B (zh) 阵列基板及其制作方法
US20220397820A1 (en) Photomask, method of manufacturing array substrate, and display panel
JP2007242848A (ja) 基板の製造方法及び基板処理装置
CN114551349A (zh) 阵列基板的制备方法、阵列基板以及显示装置
CN108365129B (zh) 一种显示面板及其制作方法、显示装置
JP4780255B1 (ja) 電気化学表示素子
US6792957B2 (en) Wet etching apparatus and method
KR20220037030A (ko) 에칭 장치 및 이를 이용하는 표시 장치 제조 방법
JP5316701B2 (ja) 電気化学表示素子
JP2000357797A (ja) 薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A201 Request for examination