KR20210124327A - 패터닝된 웨이퍼 솔더 확산 배리어 - Google Patents

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Abstract

기판의 전면 상의 전면 금속층 및 기판의 후면 상의 후면 금속층을 갖는 집적 회로용 장치 및 방법. 상기 후면 금속층은 기판의 후면 위쪽으로 및 비아의 안쪽으로 적층되어, 상기 후면 금속층의 일부가 전면 금속층의 일부에 연결된다. 확산 배리어 층은 비아 내에 위치하는 후면 금속층 상에 적층된다.

Description

패터닝된 웨이퍼 솔더 확산 배리어
일부 유형의 집적 회로(IC), 예를 들면 갈륨 비소(GaAs) 또는 갈륨 질화물(GaN)을 사용하여 제작된 모놀리식 마이크로파 집적 회로(Monolithic Microwave Integrated Circuit, MMIC) 칩은 후면 상에 Au(금) 층으로 코팅될 수 있다. Au 층은 기판 또는 IC의 웨이퍼 안쪽으로 에칭된 하나 이상의 비아(via)들을 통해 위로 연장되어, 웨이퍼의 후면 상에서 접지(ground contact)가 이루어지도록 한다. 칩에 대한 접지 부착(ground attachment)은 일반적으로 금-주석(Au-Sn) 공융 솔더(eutectic solder)로 제조된다. Au-Sn 솔더는 GaAs 칩에 효과적일 수 있지만, GaN 칩으로 달성된 더 높은 전력은 칩을 더 높은 온도에서 실행시켜, 비아를 통해 및 웨이퍼 전면 위쪽으로 Au-Sn 솔더 확산을 가속화시킬 수 있다. 확산은 웨이퍼 전면의 에어브릿지 패턴에 뒤틀림(distortion)을 유발할 수 있으며, 웨이퍼의 얇은 후면 Au 층에 보이드를 형성할 수도 있다.
본딩/연결되는 솔더 재료와 금속층 사이의 상호 작용을 감소시키는데 다양한 해결 방안이 제안 및 사용되었다. 해결 방안은 일반적으로 하나의 층에서 다른 층으로의 확산을 방지하기 위해 층 내에 적용되는 배리어를 포함한다. 예를 들면, 확산을 억제하기 위해 접촉 영역을 코팅하거나 확산 방지층을 금속 접촉부(metal contact) 안쪽으로 적층하는 것이 확산 배리어(diffusion barrier)로서 제안되었다. 그러나, 실리콘 카바이드(SiC) 또는 GaN을 사용하는 에칭 비아는 웨이퍼 전면 상에 처음 2개 또는 3개의 금속층을 통과하여 에칭을 계속할 수 있기 때문에, 웨이퍼의 전면 상에 확산 배리어 층을 적용하는 것은 비효율적일 수 있다. 또한, SiC/GaN 장치에서 비아 구조의 고르지 않은 토폴리지(topology)는 증발되거나 스퍼터링된 배리어 층으로 덮는데 어려움이 있다. 또한, 배리어 층이 도금된 금 층 아래에 적용되면, 배리어 층은 전면 금속층과 후면 접지 연결(즉, 후면 금속층) 사이의 직렬 저항(series resistance)을 증가시킬 수 있다.
본 개념에 따르면, 본 명세서에 기재된 기술은 확산 배리어를 형성하는 효율적인 방법이다. 본 명세서에 기재된 기술은 솔더 재료에 대해 증가된 온도에서 장기간 접촉에 의해 손상될 수 있는 얇은 금속층을 갖는 집적 회로에서 작동하는 패터닝 해결 방안의 작업을 제공할 수 있다.
하나의 예시적인 양태에 따라서, 집적 회로의 제조방법은, 전면 및 후면을 갖는 기판을 제공하는 단계; 상기 기판의 전면 상에 전면 금속층(frontside metal layer)을 적층하는 단계; 상기 기판에 비아(via)를 형성하는 단계; 상기 기판의 후면 위쪽으로 및 비아의 안쪽으로 후면 금속층(backside metal layer)을 적층하여, 상기 후면 금속층의 일부가 전면 금속층의 일부에 연결되도록 하는 단계; 및 상기 비아 내에 위치하는 후면 금속층 위쪽으로 확산 배리어 층(diffusion barrier layer)을 적층하는 단계로, 이때 확산 배리어는 비아의 형상을 사실상 유지하는 것인, 단계;를 포함할 수 있다.
하나의 측면에서, 상기 확산 배리어는 니켈(Ni) 층을 포함할 수 있다. 다른 측면에서, 상기 확산 배리어는 탄탈럼 질화물(tantalum nitride), 텅스텐 질화물(tungsten nitride), 티타늄 질화물(titanium nitride), 및 크롬(chromium) 중 적어도 하나를 포함할 수 있다.
하나의 측면에서, 상기 확산 배리어는 산화되어 솔더 습식 배리어(solder wetting barrier)를 형성할 수 있다.
하나의 측면에서, 상기 방법은, 비아의 일부만을 충전하는 확산 배리어 위에 솔더 층을 적층하는 단계를 더 포함할 수 있다.
하나의 측면에서, 상기 방법은, 전면 금속층과 후면 금속층 사이에 접착제(adhesive material)의 얇은 층을 적층하는 단계를 더 포함할 수 있다.
하나의 측면에서, 상기 확산 배리어를 적층하는 것은 후면 금속층 위에 확산 배리어를 패터닝(patterning)하는 것을 포함할 수 있다.
하나의 측면에서, 상기 후면 금속층은 기판의 후면에 대응하는 비아의 단부에 가까운 갈라진 틈(break)을 포함할 수 있고, 상기 방법은, 상기 갈라진 틈 안쪽으로 확산 배리어를 적층하는 단계를 더 포함한다.
하나의 측면에서, 상기 전면 금속층은 금(gold)을 포함할 수 있다.
하나의 측면에서, 상기 후면 금속층은 금을 포함할 수 있다.
다른 예시적인 양태에 따라서, 집적 회로는, 전면 및 후면을 갖는 기판; 상기 기판의 전면 상에 적층된 전면 금속층; 상기 기판의 후면 위쪽으로 및 상기 기판에 형성된 비아의 안쪽으로 적층된 후면 금속층으로, 상기 후면 금속층의 일부는 전면 금속층의 일부에 연결되는 것인, 후면 금속층; 및 상기 비아 내에 위치하는 후면 금속층 위쪽으로 적층되는 확산 배리어로, 상기 확산 배리어는 비아의 형상을 사실상 유지하는 것인, 확산 배리어;를 포함할 수 있다.
다른 측면에서, 상기 집적 회로는, 전면 금속층과 후면 금속층 사이에 적층된 접착제의 얇은 층을 더 포함할 수 있다.
본 개시 내용의 하나 이상의 양태의 세부 사항은 하기 설명 및 첨부 도면에 나타낸다. 본 개시 내용의 다른 특징, 목적 및 이점은 설명 및 도면, 및 청구범위로부터 명백할 것이다.
상술한 특징은 하기 도면의 설명으로부터 더 완전히 이해될 수 있다:
도 1은 선행 기술의 집적 회로에서 솔더 확산으로부터의 손상을 보여주는 예시 도면이고;
도 2는 선행 기술의 집적 회로에서 솔더 확산으로부터의 손상을 보여주는 단면도이고;
도 3A-3B는 선행 기술의 집적 회로에서 솔더 확산으로부터 금속층에 형성되는 보이드를 보여주는 예시 도면이고;
도 4는 본 명세서에 기술되는 개념에 따른 확산 배리어를 갖는 집적 회로를 보여주는 단면도이고;
도 5는 본 명세서에 기술되는 개념에 따른 확산 배리어를 갖는 웨이퍼를 제조하기 위한 예시적인 흐름도이다.
본 명세서에서 사용된 왼쪽, 오른쪽, 위, 아래와 같은 상대적인 설명은 도면을 참조한 것으로, 단지 상대적이며 제한적인 의미가 아니다. 추가로, 명료함을 위해, 집적 회로, 레지스터, 커패시터, 트랜지스터 등과 같은 일반적인 항목 및 회로는 관련 기술 분야의 당업자에 의해 인식될 수 있는 바와 같이 도면에 포함되지 않았다. 달리 명시되지 않는 한, 예시된 양태는 특정 양태의 다양한 세부사항의 예시적인 특징을 제공하는 것으로 이해될 수 있으며, 따라서 달리 명시되지 않는 한, 예시의 특징, 구성 요소, 모듈, 요소 및/또는 측면은 개시된 개념, 시스템, 또는 방법으로부터 사실상 벗어나지 않고 조합, 상호 연결, 배열, 분리, 교환, 위치 지정, 및/또는 재배열될 수 있다. 추가로, 구성 요소의 형상 및 크기는 단지 예시를 위한 것이며, 달리 명시되지 않는 한, 본 명세서에서 보호하고자 하는 개념의 범위를 실질적으로 영향을 미치거나 제한하지 않고 변경될 수 있다.
도 1을 참조하면, 선행 기술의 집적 회로에서 솔더 확산으로 인한 손상을 보여주는 예시적인 도면이 제공된다. Au(금) 층으로 후면 위에 코팅된 집적 회로(IC)의 경우, 칩에 대한 접지 부착(ground attachment)은 일반적으로 금-주석(Au-Sn) 공융 솔더로 제조된다. 더 높은 전력을 갖는 일부 유형의 칩의 경우, 칩은 더 높은 온도에서 작동하여, Au-Sn 확산을 가속화시킬 수 있다. 확산은 양 방향에서 발생할 수 있다. 먼저, 솔더 재료(Au-Sn) 내의 주석(Sn)은 금 층으로 확산(내부 확산(in-diffusion))될 수 있다. 또한, 금층 내의 금(Au)은 솔더 층을 향해 확산(외부 확산(out-diffusion))될 수 있다. 솔더 확산은 웨이퍼 전면의 에어브릿지 패턴에서 뒤틀림(distortion)(예를 들면, 전면 밖으로 돌출된(protruding) 금속)(110)을 유발할 수 있다. 뒤틀림(110)은 웨이퍼의 전면에서 볼 수 있다. 또한, 확산은 웨이퍼의 얇은 전면 Au 층 내에 보이드(120)를 형성할 수 있다.
도 2를 참조하면, 솔더 재료가 기판에 형성된 비아를 충전할 때 솔더로부터의 확산이 발생할 수 있다. 집적 회로(IC) 패키지(200)는 기판(230), 전면 금 층(210), 및 후면 금 층(220)을 포함한다. 솔더 재료(예를 들면, Au-Sn)(240)가 후면 금 층(220)에 적용될 때, 솔더의 과도한 젖음(wetting)은, 비아의 측면이 후면 금 층(220)에 의해 덮이는 기판(230)에 형성된 비아(245)를 솔더 재료(240)가 채우도록 할 수 있다. 또한, 솔더 재료(240)는 후면 금 층(220)으로 확산될 수 있다. 이 경우에, 솔더 재료(240) 및 전면 금층(210)의 확산은 전면 금 층(210) 상에 뒤틀림(260)을 생성함으로써 IC(200)에 손상을 일으킬 수 있다. 또한, 확산은 전면 금층(210) 및/또는 후면 금층(220)의 내부에 보이드(250)를 형성시킬 수 있다. 또한, 솔더 재료(240)와 기판(230) 사이의 열팽창의 차이는, 집적 회로 패키지(200)가 증가된 온도에서 작동할 때, 금(cracking)과 같은 기판(230)에 대한 물리적 손상을 일으킬 수 있다. 솔더 재료(240)가 비아(245)를 충전할 때, 기판(230)에 대한 물리적 손상은 더 증가될 수 있다.
이제, 도 3A-3B를 참조하면, 종래의 IC 패키지에서 솔더 확산으로부터 형성된 보이드를 보여주는 도면이 제시된다. 도 3A는 솔더 확산으로부터 전면 및 후면 금층에 형성된 작은 보이드의 예를 보여준다. 솔더 재료(예를 들면, 도 2의 240)가 비아를 충전하고, 후면 금 층을 통해 확산될 때, 커켄달 보이드(Kirkendall void) 형성은 소스 연결된 전계판(source connected field plate)(310 및 320)과 같은 웨이퍼의 전면 상의 금속 구조에서 발생할 수 있다. 예를 들면, 솔더 재료는 게이트 영역(310)의 소스 연결된 전계판에 영향을 미칠 수 있다. 영역(320)은, 소스 연결된 전계판(source-connected field plate, SCFP) 금속이 옴 접촉 금속(ohmic contact metal)과 접촉하는 곳에 인접한 영역에 작은 크기의 보이드가 만들어지는 것을 보여준다. 도 3B는 솔더 확산으로 인한 심각한 손상의 예를 보여준다. 영역(330, 340)은, 금 층이 더 이상 접점(contact)으로 기능하지 않도록 충분히 심각한 금 층에 보이드가 형성되어, (350)에서 단리된(즉, 연결이 끊긴) 영역을 생성하는 것을 보여준다.
이제, 도 4를 참조하면, 본 발명의 예시적인 양태에 따른 확산 배리어를 갖는 집적 회로(IC) 패키지(400)가 제시된다. IC(400)는 기판 또는 웨이퍼(430), 전면 금속층(410), 후면 금속층(420), 및 확산 배리어(440)를 포함한다. 하나의 양태에서, 기판(430)은 실리콘 카바이드를 포함할 수 있다. 전면 금속층(410)은 능동 및 수동 구성 요소(active and passive component, 412)를 연결하기 위한 금속 상호 접속부로서 기판(430) 상에 적층될 수 있다. 금(Au)은 전면 금속층을 형성하는데 사용될 수 있지만, 다른 적절한 재료가 사용될 수 있다. 하나의 양태에서, IC 패키지의 다른 금속과 조합된 전면 금속층(410)은 쇼트키 접촉(Schottky contact) 또는 옴 접촉(Ohmic contact)을 제공할 수 있다.
연결된 능동/수동 구성 요소는 기판(430) 상에 회로 영역(412)을 형성할 수 있다. 전면층(410)의 제조가 완료되면, 예를 들면 접지에 연결하기 위한 전면 금속층(410)과 접촉이 가능하도록 하나 이상의 비아(450)들이 기판을 통과하여 형성되는 후면에서 기판(430)은 추가로 처리된다. 하나의 양태에서, 비아(450)는 에칭 공정에 의해 형성될 수 있다. 하나 이상의 비아(450)들에서, 후면 금속층(420)은 기판(430)의 후면 상에 및 비아(450) 내의 기판의 표면 상에 금속 필름을 적층함으로써 생성했다. 비아(450)의 하나의 단부에서, 후면 금속층(420)은 전면 금속층(410)과 접촉하게 된다. 전면 및 후면 금속층(410, 420)은 금을 포함할 수 있지만, 임의의 적합한 재료가 사용될 수 있다. 일부 양태에서, 전면 금속층은 티타늄(Ti), 금(Au), 플래티넘(Pt), 또는 알루미늄(Al)을 포함할 수 있다. 대안적으로, 구리(Cu) 또는 탄탈륨(Ta) 및 텅스텐(W)과 같은 내화 금속(refractory metal)이 전면 금속층에 사용될 수 있다.
후면 금속층(420)은 비아(450)의 형상을 사실상 유지할 수 있다. 하나의 양태에서, 비아(450)는 비아(450)의 하단부가 비아(450)의 상단부보다 더 작도록 테이퍼링된 형상(tapered shape)을 가질 수 있다. 일부 양태에서, 다른 재료, 예를 들면 티타늄(Ti) 또는 티타늄-텅스텐(TiW)의 얇은 층은 전면층(410)과 후면층(420), 및 기판(430) 사이에 개선된 접착력을 제공할 수 있다. 다른 양태에서, 층들(410, 420) 사이의 일렉트로마이크레이션(electromigration)을 감소시키기 위해 다른 재료의 하나 이상의 층이 제공될 수 있다.
하나 이상의 갈라진 틈(break) 또는 솔더-중단부(solder-stop)(445)는 후면 금속층(420)에 형성될 수 있다. 갈라진 틈(445)은 후면 금속층(420)에서 직접 확산 경로(direct diffusion path)를 억제한다. 하나의 양태에서, 갈라진 틈(445)은 패터닝 공정에 의해 후면 금속층(420)에 제조될 수 있다. 하나의 양태에서, 갈라진 틈(445)을 갖도록 후면 금 층을 패터닝하는 것은, Au 도금 마스크(Au-plating mask) 또는 Au 에칭 마스크(Au-etch mask)를 사용함으로써 수행될 수 있다. 본 명세서에서, 확산 배리어의 갈라진 틈(445)은, 덮고 패터닝하는 것이 비아(450)에서보다 쉬운, 표면이 평평한 웨이퍼의 후면 상에 위치한다.
그 후, 확산 배리어(440)는 비아(450) 내의 후면 금속층(420) 위에, 비아의 상부에서, 및 갈라진 틈(445) 내에 적층될 수 있다. 확산 배리어(440)는 사실상 비아(450)의 형상을 취할 수 있다. 확산 배리어(440)는 후면 금속층(420)보다 솔더 재료의 확산 속도가 더 낮은 금속을 포함할 수 있다. 확산 배리어(440)는 후면 금속층(420)의 갈라진 틈(445)들을 브릿징할 수 있다. 또한, 갈라진 틈(445)은 확산 배리어(440)에 대한 경계의 위치를 정의할 수 있다. 확산 배리어(440)가 납땜 재료(soldering material)(예를 들면, Au-Sn)보다 확산 속도가 더 낮으면, 솔더 확산으로 인한 손상이 감소 또는 억제될 수 있다. 확산 배리어(440)의 재료는, IC 패키지가 제품의 예상된 수명 동안 정상 작동 온도에서 작동할 때, 확산 속도가 손상을 방지하기에 충분히 감소되도록 선택된다. 또한, 확산 배리어(440)는, 솔더 재료가 비아(450)를 완전히 채우지 않도록 솔더(460)의 젖음(wetting)을 방지할 수 있다.
하나의 양태에서, 확산 배리어(440)는 니켈(Ni)을 포함할 수 있다. 다른 양태에서, 확산 배리어는 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈럼 질화물(TaN) 또는 크롬(Cr)을 포함할 수 있다. 하나의 양태에서, 갈라진 틈의 크기는, 웨이퍼 후면 상의 후면 금속층(420)과 비아(450) 내의 후면 금속층(420) 사이에 추가된 저항의 영향을 최소화하면서, 확산에 대한 충분한 배리어를 제공하기 위해 최소로 변경될 수 있다. 또한, 확산 속도가 더 낮고 솔더 재료의 젖음을 방지하는 임의의 다른 적절한 재료는 확산 배리어(440)를 형성하는데 사용될 수 있다. 본 명세서에서, 확산 배리어(440)가 후면 금속층 상에 적층되기 때문에, 결합된 금속층들의 직렬 저항 저항은 이 금속층들 사이에 적층된 확산 배리어보다 더 큰 영역에 걸쳐 평균화되므로 최소화될 수 있다.
하나의 양태에서, 확산 배리어(440)는 납땜 재료(460)가 적용되기 전에 산화될 수 있다. 솔더 재료와 접촉하는 배리어 재료의 산화는 납땜 재료의 젖음을 방지하기 때문에, 확산 배리어(440)는 솔더 젖음 배리어로서 기능할 수도 있다. 하나의 양태에서, 확산 배리어(440) 상의 솔더(460)는 과도한 젖음 상태를 갖지 않으며, 비아(450)를 납땜 재료(460)로 충전하는 것이 사실상 억제될 수 있다. 하나의 양태에서, 비아(450)의 일부분은 솔더 재료(460)로 충전될 수 있다. 따라서, 솔더 재료(460)는 비아(450)의 하단부에서 후면 금속층(420)을 접촉하지 않아야 한다. 따라서, 금속층(예를 들면, 도 2에서 250) 및 뒤틀림(예를 들면, 도 2에서 260)에서의 보이드와 같은, 솔더 재료(460)로 인한 손상이 추가로 방지될 수 있다. 접지판(470)은 솔더 재료(460)의 상부 위에 제공될 수 있다. 접지판(470)은 접지 단자(미도시)에 연결될 수 있고, IC 칩 상의 상이한 구성 요소로부터 전류에 대한 복귀 경로의 역할을 할 수 있다.
이제, 도 5를 참조하면, 확산 배리어를 갖는 IC를 제조하기 위한 예시적인 흐름도가 제시된다. 도면에서, 여기서 "처리 블럭(processing block)"으로 나타내는 직사각형 요소들(도 5에서 요소(510)로 표시됨)은 지시들 또는 지시들의 그룹을 나타낸다. 처리 블럭은 공정에서 수행되는 단계들을 나타낼 수 있다. 기재된 블럭의 특정 순서는 예시적일 뿐이며, 본 명세서에서 보호하고자 하는 개념, 구조 및 기술의 정신을 벗어나지 않고 변경될 수 있다. 따라서, 달리 명시되지 않는 한, 하기에 기술된 블럭은 순서가 지정되지 않은 것으로, 가능한 경우, 블럭으로 표시되는 기능이 임의의 편리하거나 바람직한 순서로 수행될 수 있음을 의미한다.
처리 단계(510)에서, 기판 또는 웨이퍼가 제공된다. 하나의 양태에서, 기판(예를 들면, 도 4의 430)은 실리콘 카바이드 또는 p형 기판을 포함할 수 있다. 처리 단계(520)에서, 기판의 전면 상에서, 전면 금속층(예를 들면, 도 3의 410)이 적층된다. 하나의 양태에서, 전면 금속층(410)은 금 층을 포함할 수 있다. 처리 단계(530)에서, 복수의 비아는 기판의 후면으로부터 기판에 형성된다. 하나의 양태에서, 비아는 에칭 공정에 의해 형성될 수 있다. 처리 단계(540)에서, 후면 금속층(예를 들어, 도 3의 430)은 비아 내에 적층된다. 하나의 양태에서, 후면 금속층은 금 층을 포함할 수 있다. 후면 금속층은 기판에 형성된 비아의 형상과 일치할 수 있다. 또한, 후면 금속층은 패터닝된 후면 금속층에 형성된 갈라진 틈(예를 들면, 도 4의 445)을 포함한다.
처리 단계(550)에서, 확산층(예를 들면, 도 4에서 440)은 후면 금속층 상에 적층될 수 있다. 하나의 양태에서, 확산 배리어는 니켈(Ni) 또는 임의의 다른 적합한 재료를 포함할 수 있다. 확산 배리어는 비아의 형상을 사실상 유지할 수 있다.
본 명세서에 기술되는 개념에 따라서, 후면 금 층의 갈라진 틈과 확산 배리어를 결합하고, 비아 내의 도금된 금을 니켈(Ni)로 덮는 것은 솔더 재료(Au-Sn)의 주석(Sn)의 금속층으로의 확산과 솔더 층을 향산 Au의 확산도 감소시킬 것이다. 또한, 동일한 도금된 Ni 구조는 산화되어, 비아 내의 Au-Sn 솔더의 젖음을 더욱 억제할 수 있다.
본 특허의 주제인 다양한 개념, 구조 및 기술을 예시하는 역할을 하는 바람직한 실시예를 기재하였고, 이제 이러한 개념, 구조 및 기술을 통합하는 다른 양태가 사용될 수 있음이 명백해질 것이다. 따라서, 특허의 범위는 기술된 양태에 제한되어서는 안되며, 대신 하기 특허청구범위의 사상 및 범위에 의해서만 제한되어야 한다.
따라서, 다른 양태는 하기 청구 범위의 범위 내에 있다.

Claims (18)

  1. 집적 회로의 제조방법으로서,
    상기 방법은,
    전면 및 후면을 갖는 기판을 제공하는 단계;
    상기 기판의 전면 상에 전면 금속층(frontside metal layer)을 적층하는 단계;
    상기 기판에 비아(via)를 형성하는 단계;
    상기 기판의 후면 위쪽으로 및 비아의 안쪽으로 후면 금속층(backside metal layer)을 적층하여, 상기 후면 금속층의 일부가 전면 금속층의 일부에 연결되도록 하는 단계; 및
    상기 비아 내에 위치하는 후면 금속층 위쪽으로 확산 배리어 층(diffusion barrier layer)을 적층하는 단계로, 이때 확산 배리어는 비아의 형상을 사실상 유지하는 것인, 단계;를 포함하는 것인, 집적 회로의 제조방법.
  2. 제1항에 있어서,
    확산 배리어는 니켈(Ni) 층을 포함하는 것인, 집적 회로의 제조방법.
  3. 제1항에 있어서,
    확산 배리어는 탄탈럼 질화물(tantalum nitride), 텅스텐 질화물(tungsten nitride), 티타늄 질화물(titanium nitride), 및 크롬(chromium) 중 적어도 하나를 포함하는 것인, 집적 회로의 제조방법.
  4. 제1항에 있어서,
    확산 배리어는 산화되어 솔더 습식 배리어(solder wetting barrier)를 형성하는 것인, 집적 회로의 제조방법.
  5. 제1항에 있어서,
    상기 방법은, 비아의 일부만을 충전하는 확산 배리어 위에 솔더 층(solder layer)을 적층하는 단계를 더 포함하는 것인, 집적 회로의 제조방법.
  6. 제1항에 있어서,
    상기 방법은, 전면 금속층과 후면 금속층 사이에 접착제(adhesive material)의 얇은 층을 적층하는 단계를 더 포함하는 것인, 집적 회로의 제조방법.
  7. 제1항에 있어서,
    확산 배리어를 적층하는 것은 후면 금속층 위에 확산 배리어를 패터닝(patterning)하는 것을 포함하는 것인, 집적 회로의 제조방법.
  8. 제1항에 있어서,
    상기 후면 금속층은 기판의 후면에 대응하는 비아의 단부에 가까운 갈라진 틈(break)을 포함하고,
    상기 방법은, 상기 갈라진 틈 안쪽으로 확산 배리어를 적층하는 단계를 더 포함하는 것인, 집적 회로의 제조방법.
  9. 제1항에 있어서,
    상기 전면 금속층은 금(gold)을 포함하는 것인, 집적 회로의 제조방법.
  10. 제1항에 있어서,
    상기 후면 금속층은 금을 포함하는 것인, 집적 회로의 제조방법.
  11. 집적 회로로서, 상기 집적 회로는,
    전면 및 후면을 갖는 기판;
    상기 기판의 전면 상에 적층된 전면 금속층;
    상기 기판의 후면 위쪽으로 및 상기 기판에 형성된 비아의 안쪽으로 적층된 후면 금속층으로, 상기 후면 금속층의 일부는 전면 금속층의 일부에 연결되는 것인, 후면 금속층; 및
    상기 비아 내에 위치하는 후면 금속층 위쪽으로 적층되는 확산 배리어로, 상기 확산 배리어는 비아의 형상을 사실상 유지하는 것인, 확산 배리어;
    를 포함하는, 집적 회로.
  12. 제11항에 있어서,
    상기 확산 배리어는 니켈(Ni) 층을 포함하는 것인, 집적 회로.
  13. 제11항에 있어서,
    상기 확산 배리어는 탄탈럼 질화물, 텅스텐 질화물, 티타늄 질화물, 및 크롬 중 적어도 하나를 포함하는 것인, 집적 회로.
  14. 제11항에 있어서,
    상기 확산 배리어는 산화되어 솔더 습식 배리어를 형성하는 것인, 집적 회로.
  15. 제11항에 있어서,
    상기 확산 배리어 위에 적층되는 솔더 층은 비아의 일부를 충전하는 것인, 집적 회로.

  16. 제11항에 있어서,
    상기 집적 회로는, 전면 금속층과 후면 금속층 사이에 적층된 접착제의 얇은 층을 더 포함하는 것인, 집적 회로.
  17. 제11항에 있어서,
    상기 전면 금속층은 금을 포함하는 것인, 집적 회로.
  18. 제11항에 있어서,
    상기 후면 금속층은 금을 포함하는 것인, 집적 회로.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113823613B (zh) * 2021-11-24 2022-02-15 深圳市时代速信科技有限公司 半导体器件和半导体器件的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130193575A1 (en) * 2012-01-27 2013-08-01 Skyworks Solutions, Inc. Optimization of copper plating through wafer via
US20140264868A1 (en) * 2013-03-15 2014-09-18 Cree, Inc. Wafer-level die attach metallization
JP2015106638A (ja) * 2013-11-29 2015-06-08 三菱電機株式会社 半導体装置
US20160351516A1 (en) * 2015-05-29 2016-12-01 Infineon Technologies Ag Solder Metallization Stack and Methods of Formation Thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5027189A (en) 1990-01-10 1991-06-25 Hughes Aircraft Company Integrated circuit solder die-attach design and method
JP3350152B2 (ja) 1993-06-24 2002-11-25 三菱電機株式会社 半導体装置およびその製造方法
US5646426A (en) 1995-12-12 1997-07-08 Santa Barbara Research Center Contact metal diffusion barrier for semiconductor devices
US5668054A (en) 1996-01-11 1997-09-16 United Microelectronics Corporation Process for fabricating tantalum nitride diffusion barrier for copper matallization
EP0793269B1 (fr) * 1996-02-28 2002-05-15 Koninklijke Philips Electronics N.V. Dispositif semiconducteur incluant une puce munie d'une ouverture de via et soudée sur un support, et procédé de réalisation de ce dispositif
JPH11238870A (ja) * 1998-02-20 1999-08-31 Nec Corp 半導体装置とその製造方法
US6624500B2 (en) * 2000-11-30 2003-09-23 Kyocera Corporation Thin-film electronic component and motherboard
US6614117B1 (en) 2002-06-04 2003-09-02 Skyworks Solutions, Inc. Method for metallization of a semiconductor substrate and related structure
US8987137B2 (en) * 2010-12-16 2015-03-24 Lsi Corporation Method of fabrication of through-substrate vias
TW201434124A (zh) * 2013-02-23 2014-09-01 Wavetek Microelectronics Corp 半導體結構及其製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130193575A1 (en) * 2012-01-27 2013-08-01 Skyworks Solutions, Inc. Optimization of copper plating through wafer via
US20140264868A1 (en) * 2013-03-15 2014-09-18 Cree, Inc. Wafer-level die attach metallization
JP2015106638A (ja) * 2013-11-29 2015-06-08 三菱電機株式会社 半導体装置
US20160351516A1 (en) * 2015-05-29 2016-12-01 Infineon Technologies Ag Solder Metallization Stack and Methods of Formation Thereof

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