KR20210122018A - 디스플레이 장치 및 부스트 회로의 구동 시간 조정 방법 - Google Patents

디스플레이 장치 및 부스트 회로의 구동 시간 조정 방법 Download PDF

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KR20210122018A
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Abstract

본 기술에 의한 부스트 회로 구동 시간 조정 방법은 (a) 부하를 기준 전압으로 리셋하는 단계와, (b) 부하에 차지 셰어링(charge sharing)이 이루어지도록 구동 시간 동안 부스트 회로로 부하에 충전 전압을 제공하는 단계와, (c) 차지 셰어링 후 부하의 전압과 타겟 전압을 비교하는 단계 및 (d) (c) 단계의 결과에 따라 구동 시간의 길이(duration)를 조절하는 단계를 포함한다.

Description

디스플레이 장치 및 부스트 회로의 구동 시간 조정 방법{DISPLAY DEVICE AND DRIVING TIME CALIBRAION METHOD OF BOOST CIRCUIT}
본 기술은 디스플레이 장치 및 부스트 회로의 구동 시간 조정 방법에 관한 것이다.
디스플레이는 게이트 드라이버(gate driver)를 통해 픽셀에 연결된 스위치를 도통시키고, 버퍼(buffer)를 포함하는 소스 드라이버(source driver)를 사용하여 픽셀이 표시할 계조에 상응하는 전압을 제공한다. 디스플레이의 면적과 해상도 및 프레임 레이트(frame rate)가 증가함에 따라 버퍼가 구동해야 하는 부하의 저항과 커패시턴스가 증가하며 동시에 이를 구동해야 하는 시간이 감소하는 추세이다.
디스플레이 면적과 프레임 레이트가 증가함에 따라 픽셀을 포함하는 부하를 고속으로 구동하기 위해 버퍼의 구동 이전에 구동되는 부스트 회로(Boost circuit)의 필요성이 부각되고 있다.
그러나, 소스 드라이버를 형성하는 공정에서 발생하는 편차와, 소스 드라이버의 출력에서 보이는 부하의 크기는 디스플레이의 위치에 따라 변화하므로, 부스트 회로를 이용하여 부하에 목적하는 계조 전압을 제공하기 위하여 부스트 회로의 조정(calibration)이 요청된다.
본 기술로 해결하고자 하는 과제 중 하나는 부스트 회로를 이용하여 부하에 목적하는 계조 전압을 제공할 수 있도록 부스트 회로 구동 시간 조정을 수행하는 방법을 제공하는 것이다.
본 기술에 의한 복수의 부스트 회로들에 대한 구동 시간 조정 방법은 복수의 부스트 회로들을 포함하는 데이터 라인 구동부들을 복수의 그룹들로 분할하는 단계와, 복수의 그룹들로 분할된 부스트 회로들 중 어느 하나 이상의 부스트 회로들에 대한 구동 시간 조정을 수행하는 단계 및 나머지 부스트 회로들에 대한 구동 시간 조정을 수행하는 단계를 포함한다.
본 실시예에 의하면, 부스트 회로에 대한 구동 시간 조정하여 대면적 디스플레이의 높은 프레임율에 상응하도록 디스플레이 장치를 구동할 수 있다는 장점이 제공된다.
도 1은 본 실시예에 의한 디스플레이 장치를 개요적으로 도시한 도면이다.
도 2는 본 실시예에 의한 부스트 회로, 버퍼와 캘리브레이션 부를 포함하는 데이터 라인 구동부 및 부하를 개요적으로 도시한 도면이다.
도 3은 본 실시예에 의한 부스트 회로 구동 시간 조정 방법의 개요를 도시한 흐름도이다.
도 4는 본 실시예에 의한 부스트 회로 구동 시간 조정 방법에 따라 부스트 회로의 구동 시간을 조정하는 경우의 타이밍도이다.
도 5는 리셋 페이즈에서의 등가 회로도이다.
도 6은 충전 페이즈 제1 단계에서의 개요적 등가 회로도이다.
도 7은 충전 페이즈 제2 단계의 개요적 등가 회로도이다.
도 8은 비교 페이즈 제1 실시예의 개요적 회로도이다.
도 9는 비교 페이즈 제2 실시예의 개요적 회로도이다.
도 10(a)는 캘리브레이션 부의 구동 시간 설정부 구성을 개요적으로 도시한 도면이고, 도 10(b)는 구동 시간 설정부의 동작을 설명하기 위한 도면이며, 도 10(c)는 구동 시간 설정부가 출력하는 제1 부스트 스위치 제어 신호과 제2 부스트 스위치 제어 신호의 개형을 도시한 도면이다.
도 11은 제어부가 부스트 회로의 구동 시간을 조정하는 과정을 개요적으로 설명하기 위한 도면이다.
도 12는 소스 드라이버에 포함된 복수의 제1 실시예에 따른 데이터 라인 구동부들의 개요를 도시한 도면이다.
도 13은 도 12로 예시된 실시예에서, 복수의 다중화기들을 포함하는 신호 선택부의 개요를 도시한 도면들이다.
도 14는 다른 실시예에 의한 데이터 라인 구동부들에 속한 부스트 회로에 대한 구동 시간 조정을 설명하기 위한 개요도이다.
도 15는 도 14의 신호 선택부와 비교기부의 개요를 도시하는 도면이다.
첨부된 도면들을 참조하여 본 실시예에 의한 디스플레이 장치와 부스트 회로의 조정(calibration) 방법을 설명한다. 도 1은 본 실시예에 의한 디스플레이 장치를 개요적으로 도시한 도면이다. 도 1을 참조하면, 본 실시예에 의한 디스플레이 장치(1)는 디스플레이 패널(display panel), 게이트 드라이버(gate driver, 14), 소스 드라이버(source driver, 10)를 포함하며, 디스플레이 시스템의 해상도 및 특성에 따라 외부로부터 인가되는 화면 소스의 특성을 변화시키거나 구동 시점을 조절하는 타이밍 콘트롤러(timing controller)를 포함한다.
일 실시예로, 후술할 데이터 라인 구동부(D, 도 2 참조)는 소스 드라이버(10)에 포함될 수 있으며, 캘리브레이션 부(100, 도 2 참조)는 타이밍 콘트롤러(timing controller, 12) 또는 소스 드라이버(10)에 포함될 수 있다.
도 2는 본 실시예에 의한 부스트 회로(300), 버퍼(buffer, 200)와 캘리브레이션 부(100)를 포함하는 데이터 라인 구동부(D) 및 부하(L)를 개요적으로 도시한 도면이다. 도 2를 참조하면, 부스트 회로(300)는 도통되어 제1 구동 전압(VHIGH)을 출력하는 제1 부스트 스위치(M1)와 도통되어 제2 구동 전압(VLOW)을 출력하는 제2 부스트 스위치(M2)를 포함한다. 도시된 실시예에서, 제1 부스트 스위치(M1)는 PMOS 트랜지스터이며, 제2 부스트 스위치(M2)는 NMOS 트랜지스터이다. 도시되지 않은 실시예에서, 제1 부스트 스위치(M1) 및 제2 부스트 스위치(M2)는 제1 전극 및 제2 전극의 도통 및/또는 차단이 제어 전극에 제공되는 신호로 제어되는 반도체 스위치일 수 있으며, 일 예로, BJT 등의 트랜지스터일 수 있다.
일 실시예로, 부스트 회로(300)에 제공되는 제1 구동 전압(VHIGH)은 픽셀에 제공되는 계조 전압(gradation voltage) 중 가장 높은 계조 전압 보다 큰 전압을 가질 수 있으며, 제2 구동 전압(VLOW)은 픽셀에 제공되는 계조 전압 중 가장 낮은 계조 전압 보다 낮은 전압을 가질 수 있다. 다른 실시예로, 부스트 회로(300)에 제공되는 제1 구동 전압(VHIGH) 및 제2 구동 전압(VLOW)은 각각 소스 드라이버(10, 도 1 참조), 타이밍 콘트롤러(12, 도 1 참조)에 제공되는 구동 전압(VDD) 및 접지 전압(VSS)일 수 있다.
버퍼(200)는 연산 증폭기(operational amplifier, 210)를 포함할 수 있다. 연산 증폭기(210)는 제1 및 제2 스위치들(SW1, SW2)의 도통이 제어되어 피드백 루프를 가지는 단위 이득 버퍼(unit gain buffer) 또는 개방 루프(open loop)의 비교기 형태로 연결될 수 있다.
일 실시예에서, 버퍼(200)는 연산 증폭기(210)의 출력 노드(Y)와 버퍼 출력 노드(X) 사이에 연결된 제1 스위치(SW1)를 포함한다. 제1 스위치(SW1)는 제1 스위치 제어 신호(SWa)로 도통과 차단이 제어된다. 버퍼(200)는 버퍼(200)의 출력 노드(X)와 연산 증폭기(210)의 반전 입력(inverting input) 사이에 연결된 제2 스위치(SW2)를 포함한다. 제2 스위치(SW2)는 제2 스위치 제어 신호(SWb)로 도통과 차단이 제어된다. 연산 증폭기(210)의 비반전 입력(non-inverting input)에는 캘리브레이션 부(100)가 제공하는 신호(Vp)가 제공될 수 있다.
일 실시예로, 제1 스위치(SW1) 및 제2 스위치(SW2) 각각은 제어 전극과 제1 전극 및 제2 전극을 포함하며, 제어 전극에 제공되는 신호로 제1 전극 및 제2 전극의 도통 및/또는 차단이 제어되는 반도체 스위치일 수 있다. 제1 스위치(SW1) 및 제2 스위치(SW2)는 일 예로, NMOS 트랜지스터, PMOS 트랜지스터, NPN BJT, PNP BJT 등의 트랜지스터일 수 있다.
이하에서 제1 스위치(SW1) 및 제2 스위치(SW2)는 논리 하이 상태의 제어 신호를 제공받아 도통되는 반도체 스위치를 예로 설명한다. 다만, 이는 간결한 설명을 위한 것으로, 통상의 기술자는 제1 스위치(SW1) 및 제2 스위치(SW2)를 논리 로우 상태의 제어 신호를 제공받아 도통되는 반도체 스위치로 용이하게 실시할 수 있다.
캘리브레이션 부(100)는 일 실시예로, 연산증폭기(210)가 출력하는 비교 결과 신호(DN, 도 8 참조)를 입력 받는다. 다른 실시예로, 캘리브레이션 부(100)는 비교기(400)가 출력하는 비교 결과 신호(DN)을 입력받는다(도 9 참조). 캘리브레이션 부(100)는 제1 내지 제2 스위치들(SW1, SW2)을 제어하는 제1 스위치 제어 신호(SWa) 및 제2 스위치 제어 신호(SWa), 부스트 회로(300)에 포함된 제1 부스트 스위치(M1)를 제어하는 제1 부스트 스위치 제어 신호(PUP)와 제2 부스트 스위치(M2)를 제어하는 제2 부스트 스위치 제어 신호(PDN) 및 연산 증폭기(210)의 비반전 입력에 제공되는 신호(VP)를 출력할 수 있다. 또한, 캘리브레이션 부(100)는 비교기(400, 도 9 및 도 15(a), 도 15(b), 도 15(c) 참조)에 타겟 전압(VTARGET)을 출력할 수 있으며, 캘리브레이션 부(100)는 신호 선택부(500, 도 13 및 도 15 참조)에 포함된 다중화기들을 제어하는 신호를 출력할 수 있다.
다시 도 2를 참조하면, 부하(L)는 데이터 구동부(D)에 의하여 구동된다. 부하(L)는 계조 전압을 전달하는 데이터 라인과 데이터 라인에 연결되어 계조 전압을 제공받고 이미지를 표시하는 복수의 픽셀들을 포함한다. 부하(L)는 도 2로 예시된 것과 같이 저항(Rp)과 커패시터(Cp)들의 연결로 등가 모델링 가능하다.
도 2는 단일한 데이터 라인과 연결된 부하(L)와 하나의 데이터 라인 구동부(D)와, 데이터 라인 구동부(D)에 포함된 부스트 회로(300)와 하나의 버퍼(200)를 도시한다. 소스 드라이버(10)는 복수의 데이터 라인 구동부(D1, D2, ..., Dn)들을 포함할 수 있다(도 12, 도 14 참조).
도 3은 본 실시예에 의한 부스트 회로(300) 구동 시간 조정(calibration) 방법의 개요를 도시한 흐름도이며, 도 4는 본 실시예에 의한 부스트 회로(100) 조정 방법에 따라 부스트 회로(100)를 조정하는 경우의 타이밍도이다. 도 5는 리셋 페이즈(reset phase, S100)에서의 등가 회로도이다. 도 3 내지 도 5를 참조하면, 리셋 페이즈(reset phase, S100)에서, 부하(L)를 기준 전압(V1)으로 리셋한다.
일 실시예로, 캘리브레이션 부(100)는 논리 하이 상태의 SWa 신호를 제공하여 제1 스위치(SW1)을 도통시키고, 논리 하이 상태의 SWb 신호를 제공하여 제2 스위치(SW2)를 도통시킨다.
캘리브레이션 부(100)는 연산 증폭기(210)의 비반전 입력으로 기준 전압(V1)을 제공한다. 일 실시예로, 기준 전압(V1)은 부스트 회로(200)의 제1 구동 전압(VHIGH)보다 낮고, 제2 구동 전압(VLOW)보다 높은 전압일 수 있다. 또한, 기준 전압(V1)은 접지 전압(GND) 보다 높은 전압일 수 있다.
캘리브레이션 부(100)는 부스트 회로(300)의 제1 부스트 스위치(M1)와 제2 부스트 스위치(M2)가 모두 차단되도록 논리 하이 상태의 PUP 신호와 논리 로우 상태의 PDN 신호를 출력한다.
이하에서는 부스트 회로(300)로 부하(L)에 형성하고자 하는 타겟 전압(VTARGET)이 기준 전압(V1)보다 높은 예를 설명한다. 이는 단지 설명을 위한 예일 따름이며, 통상의 기술자는 이하의 설명으로부터 부스트 회로(300)로 제공하고자 하는 타겟 전압(VTARGET)이 기준 전압(V1)보다 낮은 경우에 부스트 회로(300)에 포함된 제2 스위치(M2)를 구동하도록 하여 용이하게 실시할 수 있다.
리셋 페이즈(reset phase, S100)는 전체 부하(L)의 전압이 버퍼의 출력 노드(X)에 제공된 기준 전압(V1)으로 리셋되도록 충분한 시간동안 유지된다. 따라서, 버퍼(200) 출력 노드(X)의 전압 및 부하의 초단 노드(A)의 전압 및 부하의 말단 노드(B)를 포함하는 부하(L)의 전압은 기준 전압(V1)으로 유지된다.
충전 페이즈(charge phase, S200)는 부스트 회로(300)를 통하여 충전 전압(VCHARGE)을 제공하는 제1 단계에서 부스트 회로(300)는 구동 시간(Tdrive) 동안 부하(L)에 충전 전압(VCHARGE)을 제공하는 제1 단계(first step)와 충전 전압(VCHARGE)에 의하여 부하(L)에서 차지 셰어링(charge sharing)이 이루어지는 제2 단계(second step)를 포함할 수 있다. 제1 단계에서 부스트 회로(300)는 구동 시간(Tdrive) 동안 부하(L)에 충전 전압(VCHARGE)을 제공한다.
도 6은 충전 페이즈(charge phase) 제1 단계(first step)에서의 개요적 등가 회로도이다. 도 3, 도 4 및 도 6을 참조하면, 제1 단계(first step)에서, 캘리브레이션 부(100)는 제1 및 제2 스위치(SW1, SW2)가 모두 차단되도록 제1 및 제2 스위치 제어 신호(SWa, SWb)를 출력한다. 제1 및 제2 스위치(SW1, SW2)는 차단되어 연산 증폭기(210)의 출력 노드와 연산 증폭기(210)의 피드백 경로의 불필요한 충전에 의한 시간 지연을 방지한다.
캘리브레이션 부(100)는 제2 부스트 스위치(M2)가 차단되고, 제1 부스트 스위치(M1)를 통하여 충전 전압(VCHARGE)으로 제1 구동 전압(VHIGH)이 부하(L)에 제공되도록 제1 및 제2 스위치 제어 신호(PUP, PDN)을 제공한다.
부스트 회로(300)가 충전 전압(VCHARGE)을 제공함에 따라 도 4에서 실선으로 표시된 부하(L) 초단 노드(A)에서의 전압 VA와 파선으로 표시된 부하(L) 말단 노드(B)의 전압 VB는 상승한다. 부하(L) 말단 노드(B)의 전압 VB는 부하(L)의 저항(Rp)들과 커패시터들(Cp)에 의하여 VA 보다 낮은 전압으로 형성된다.
도 7은 충전 페이즈(charge phase) 제2 단계(second step)의 개요적 등가 회로도이다. 도 3, 도 4 및 도 7을 참조하면, 제2 단계(second step)에서 캘리브레이션 부(100)는 제1 스위치(SW1) 및 제2 스위치(SW2)와 제1 부스트 스위치(M1) 및 제2 부스트 스위치(M2)가 모두 차단되도록 제1 스위치 제어 신호(SWa) 및 제2 스위치 제어 신호(SWb)와 제1 부스트 스위치 제어 신호(PUP)와 제2 부스트 스위치 제어 신호(PDN)를 출력한다. 따라서, 부하(L)는 데이터 라인 구동부(D)와 연결되지 않는다.
제2 단계(second step)에서, 부하(L)의 커패시터들(Cp) 사이에서는 차지 셰어링(charge sharing)이 일어난다. 차지 셰어링에 의하여 부하 초단 노드(A)의 전압과 부하 말단 노드(B)의 전압은 동일하게 Vs로 형성된다. 차지 셰어링 후 부하에 형성되는 전압 Vs의 크기는 제1 단계에서 노드 A에서 형성된 전압 VA 보다 작으나 노드 B에 형성된 전압 VB 보다 큰 전압일 수 있다.
캘리브레이션 부(100)는 후술할 바와 같이 제1 부스트 스위치(M1) 및/또는 제2 부스트 스위치(M2)가 도통되어 부하에 전압을 제공하는 구동 시간(Tdrive)를 제어하여 차지 셰어링 후 부하에 형성되는 전압(Vs)를 제어한다.
일 예로, 부하 초단 노드(A)에서의 전압은 검출 가능하나, 부하 말단 노드(B)는 디스플레이 패널의 최종 픽셀 노드이므로 디스플레이 패널 말단의 전압은 검출할 수 없다. 따라서, 제2 단계(second step)는 전체 부하가 동일한 전압으로 형성될 때까지 충분한 시간으로 수행되는 것이 바람직하다.
도 8은 비교 페이즈(compare phase, S300) 제1 실시예의 개요적 회로도이다. 도 3, 도 4 및 도 8을 참조하면, 비교 페이즈(compare phase)에서 차지 셰어링 후 부하의 전압 Vs와 타겟 전압(VTARGET)을 비교한다. 일 실시예로, 캘리브레이션 부(100)는 연산 증폭기(210)의 비반전 입력으로 타겟 전압(VTARGET)을 제공한다. 또한, 차지 셰어링 후 부하 전압(VS)이 연산 증폭기(210)의 반전 입력으로 제공되도록 제2 스위치 제어 신호(SWb)를 출력하여 제2 스위치(SW2)를 도통시킨다.
연산 증폭기(210)의 반전 입력으로는 차지 셰어링 후 부하(L)에 형성된 전압(VS)이 제공되고, 비반전 입력으로는 타겟 전압(VTARGET)이 제공된다. 연산 증폭기(210)는 차지 셰어링 후 부하(L)에 형성된 전압(VS)과 타겟 전압(VTARGET)을 비교하여 비교 결과를 비교 결과 신호(DN)로 출력한다.
일 실시예로, 비반전 입력으로 제공된 타겟 전압(VTARGET)이 부하에 형성된 전압 VS에 비하여 크면 연산 증폭기(210)는 비교 결과 신호(DN)로 논리 하이 신호를 출력한다. 연산 증폭기(210)는 반전 입력으로 제공된 차지 셰어링 후 부하 전압(VS)이 타겟 전압(VTARGET)에 비하여 크면 비교 결과 신호(DN)로 논리 로우 신호를 출력한다.
도 8로 예시된 실시예에서, 제1 스위치(SW1)가 도통되면 연산 증폭기(210)의 출력 신호가 버퍼 출력 노드(X)에 제공될 수 있다. 따라서, 캘리브레이션 부(100)는 제1 스위치(SW1)가 차단되도록 제1 스위치 제어 신호(SWa)를 출력한다.
본 실시예의 연산 증폭기(210)는 디스플레이 장치 구동시 픽셀에 계조 전압을 제공하는 버퍼의 구성 요소로 기능한다. 그러나, 부스트 회로(300)의 조정(calibration)시에는 위에서 설명된 것과 같이 부하(L)에 형성된 전압과 타겟 전압을 비교하는 비교기 기능을 수행할 수 있다.
도 9는 비교 페이즈(compare phase) 제2 실시예의 개요적 회로도이다. 도 9를 참조하면, 비교 페이즈(compare phase)의 제2 실시예에서 타겟 전압(VTARGET)과 차지 셰어링 단계 이후 부하에 형성된 전압(VS)은 비교기(400)가 비교할 수 있다.
비교 페이즈(compare phase)의 제2 실시예에서 캘리브레이션 부(100)는 제1 스위치 및 제2 스위치가 모두 차단되도록 제1 스위치 제어 신호 및 제2 스위치 제어 신호(SWa, SWb)를 제공한다. 차지 셰어링 후 부하 전압(VS)는 비교기(400)의 일 입력으로 제공된다. 비교기(400)의 타 입력으로는 캘리브레이션 부(100)가 제공하는 타겟 전압(VTARGET)이 제공될 수 있다. 비교기(400)는 타겟 전압(VTARGET)과 차지 셰어링된 부하의 전압 VS을 비교하여 비교 결과에 상응하는 비교 결과 신호(DN)를 캘리브레이션 부(100)에 제공한다.
일 예로, 비교기(400)는 타겟 전압(VTARGET)이 차지 셰어링 후 부하에 형성된 전압 VS에 비하여 클 때, 비교 결과 신호(DN)로 논리 하이 신호를 출력한다. 비교기(400)는 차지 셰어링 후 부하에 형성된 전압 VS이 타겟 전압(VTARGET)에 비하여 클 때, 비교 결과 신호(DN)로 논리 로우 신호를 출력한다.
다른 예로, 비교기(400)는 타겟 전압(VTARGET)이 차지 셰어링 후 부하에 형성된 전압 VS에 비하여 클 때, 비교 결과 신호(DN)로 논리 로우 신호를 출력한다. 반면에 차지 셰어링 후 부하에 형성된 전압 VS이 타겟 전압(VTARGET)에 비하여 클 때, 비교 결과 신호(DN)로 논리 하이 신호를 출력한다.
일 실시예에서, 비교기(400)는 적어도 하나의 입력으로 제공된 아날로그 신호를 디지털로 변환하여 제공된 신호를 비교하여 출력하는 비교기일 수 있다. 다른 실시예로, 비교기(400)는 적어도 하나의 입력으로 제공된 디지털 신호를 아날로그로 변환하고 제공된 신호들을 비교하여 출력하는 비교기일 수 있다.
일 예로, 비교기(400)는 일 입력으로 제공된 차지 셰어링된 부하의 전압 VS을 디지털 코드로 변환하고, 타 입력으로 제공된 캘리브레이션 부(100)가 제공하는 디지털 코드인 타겟 전압(VTARGET)을 비교하여 비교 결과 신호(DN)를 출력할 수 있다.
다른 예로, 비교기(400)는 타 입력으로 제공된 캘리브레이션 부(100)가 제공한 디지털 코드를 변환하여 아날로그 전압인 타겟 전압(VTARGET)을 형성하고, 일 입력으로 제공된 차지 셰어링된 부하의 전압(VS)을 비교하여 비교 결과 신호(DN)를 출력할 수 있다.
조정 페이즈(calibration phase, S400)에서 캘리브레이션 부(100)는 부스트 회로(300)의 구동 시간을 조절한다. 도 10(a)는 캘리브레이션 부(100)의 구동 시간 설정부(110) 구성을 개요적으로 도시한 도면이고, 도 10(b)는 구동 시간 설정부(110)의 동작을 설명하기 위한 도면이며, 도 10(c)는 구동 시간 설정부(110)가 출력하는 제1 부스트 스위치 제어 신호(PUP)과 제2 부스트 스위치 제어 신호(PDN)의 개형을 도시한 도면이다. 도 11은 제어부(110)가 부스트 회로의 구동 시간(Tdrive)을 조정하는 과정을 개요적으로 설명하기 위한 도면이다.
도 10(a)를 참조하면, 캘리브레이션 부(100)에 포함된 구동 시간 설정부(110)는 클록(CLK)을 입력받아 클록(CLK)에 포함된 펄스의 개수를 계수하여 출력하는 카운터(114)와 카운터(114)가 출력한 계수 결과 신호(CNT)와 제어부(112)가 출력한 구동 시간 제어 코드(DBST)를 비교하는 비교기(comparator, 116) 및 비교기(116)의 비교 결과로부터 목적하는 구동 시간을 가지는 제1 부스트 스위치 제어 신호(PUP) 또는 제2 부스트 스위치 제어 신호(PDN)를 형성하는 제어 신호 형성부(control signal forming unit, 118) 및 카운터(114)에 클록(CLK)을 제공하고, 제1 부스트 스위치 제어 신호(PUP) 또는 제2 부스트 스위치 제어 신호(PDN)의 구동 시간에 상응하는 구동 시간 제어 코드(DBST)를 출력하여 부스트 회로(300)의 조정(calibration)을 수행하는 제어부(controller, 112)를 포함한다.
도 10(a)와 도 10(b)를 참조하면, 카운터(114)는 제어부(112)가 출력한 클록 신호(CLK)에 포함된 펄스의 개수를 계수하여 출력한다. 일 실시예로, 카운터(114)가 출력하는 계수 결과는 [X-1:0]의 총 X 비트 일수 있으며, 클록 신호(CLK)에 포함된 펄스의 개수를 계수하면서 하나씩 증가하는 계수 결과 신호(CNT)를 출력할 수 있다.
비교기(116)는 카운터(114)가 출력한 계수 신호(CNT)와 제어부(112)가 출력한 구동 시간 제어 코드(DBST)의 크기를 비교하여 비교 결과에 상응하는 비교 신호(comp)를 출력한다. 구동 시간 제어 코드(DBST)는 카운터(114)가 출력하는 계수 결과 신호(CNT)와 동일한 비트수[X-1:0]를 가질 수 있다.
도 10(b) 상측 도면은 카운터(114)가 클록(CLK) 내의 펄스를 계수하여 증가하는 계수 결과 신호(CNT)와 제어부(112)가 제공한 구동 시간 제어 코드(DBST)의 관계를 도시한다. 비교기(116)는 구동시 비교 신호(comp)를 논리 하이 상태로 유지하고, 계수 결과 신호(CNT)의 값이 구동 시간 제어 코드(DBST)에 상응하는 값과 같거나 클 때 논리 로우 상태로 전환하여 비교 신호(comp)를 형성하여 출력한다. 따라서, 비교 신호(comp)는 도 10(b) 하측 도면으로 도시된 것과 같이 계수 결과 신호(CNT)가 0에서 구동 시간 제어 코드(DBST)와 교차할 때까지의 시간에 상응하는 펄스폭을 가진다.
도시되지 않은 실시예에서 비교기(116)는 최초 구동시 비교 신호(comp)를 논리 로우 상태로 유지하고, 계수 결과 신호(CNT)의 값이 구동 시간 제어 코드(DBST)에 상응하는 값과 같거나 클 때 논리 하이 상태로 전환하여 비교 결과 신호를 형성하고 출력할 수 있다.
제어 신호 형성부(118)은 비교 결과 신호(comp)를 제공받고 제1 부스트 스위치 제어 신호(PUP) 또는 제2 부스트 스위치 제어 신호(PDN)를 출력한다. 본 실시예에서 캘리브레이션 부(100)는 제1 부스트 스위치(M1)의 구동 시간(Tdrive)를 조정한다. 따라서, 제어부(112)는 제2 부스트 스위치(M2)를 차단하고, 제1 부스트 스위치(M1)을 도통시켜 비교 결과 신호(comp)를 반전시키고, 목적하는 구동 시간(Tdrive)에 상응하는 펄스 폭을 가지는 제1 부스트 스위치 제어 신호(PUP, 도 10(c) 상측)을 형성하여 출력한다. 다른 실시예로, 제2 부스트 스위치(M2)의 구동 시간(Tdrive)를 조정하는 경우에 제어부(112)는 스위치 제1 부스트 스위치(M1)를 차단하고, 제2 부스트 스위치(M2)를 도통시켜 목적하는 구동 시간(Tdrive)에 상응하는 펄스 폭을 가지는 제2 부스트 스위치 제어 신호(PDN, 도 10(c) 하측)을 형성하여 출력한다.
이하에서는 도 10 및 도 11을 참조하여 조정 페이즈(calibration phase, S400)를 설명한다. 도 11은 카운터(112)에 입력되는 구동 시간 제어 코드(DBST)에 따른 차지 셰어링 후 부하 전압(Vs)과 타겟 전압(VTARGET) 사이의 차이에 상응하는 전압 오차(Error)를 도시한다. 도 11에서 전압 오차(Error)가 음수 값(negative value)을 가지는 경우는 차지 셰어링 후 부하 전압(Vs)이 타겟 전압(VTARGET)에 비하여 낮은 경우에 상응하고, 전압 오차(Error)가 양수 값(positive value)을 가지는 경우는 차지 셰어링 후 부하의 전압(Vs)이 타겟 전압(VTARGET)에 비하여 높은 경우에 상응한다.
도 10 및 도 11을 참조하면, 제어부(112)는 부스트 회로(300)의 구동 시간(Tdrive)에 상응하는 구동 시간 제어 코드(DBST)를 비교기(116)에 제공한다. 제어부(112)는 부스트 회로(300)의 조정 시작시 구동 시간 제어 코드(DBST) 초기값을 비교기(116)에 제공한다. 구동 시간 설정부(110)는 입력된 구동 시간 제어 코드(DBST)의 초기값에 상응하는 구동 시간(Tdrive)으로 부스트 회로(300)를 구동한다.
일 실시예로, 구동 시간 제어 코드(DBST)의 초기값은 구동 시간 제어 코드의 전체 [X-1:0]의 총 X 비트에 상응하는 값 중 중간값(2X-1)일 수 있다. 일 예로, 구동 시간 제어 코드가 총 10비트이면, [0000 0000 00] 내지 [1111 1111 11] 중 중간값인 [0000 0111 11]에 상응하는 코드일 수 있다.
캘리브레이션 부(100)에 제공된 비교 결과 신호(DN)가 타겟 전압(VTARGET)에 비하여 차지 셰어링 후 부하 전압 VS이 큰 경우에 상응하면, 캘리브레이션 부(100)는 부스트 회로(300)의 구동 시간이 감소되도록 구동 시간 제어 코드(DBST)를 감소시켜 제공한다. 구동 시간 제어 코드(DBST)가 감소함에 따라서 부스트 회로(300)의 구동 시간(Tdrive)은 감소한다.
캘리브레이션 부(100)에 제공된 비교 결과 신호(DN)가 타겟 전압(VTARGET)에 비하여 차지 셰어링 후 부하 전압 VS이 작은 경우에 상응하면 캘리브레이션 부(100)는 부스트 회로(300)의 구동 시간이 증가하도록 구동 시간 제어 코드(DBST)를 증가시켜 제공한다. 구동 시간 제어 코드(DBST)가 증가함에 따라서 부스트 회로(300)의 구동 시간(Tdrive)은 증가한다.
제2 부스트 스위치(M2)의 구동 시간을 조절하여 기준 전압(V1, 도 4)보다 낮은 타겟 전압(VTARGET)을 차지 셰어링 후 부하(L)에 형성하고자 하는 실시예는 아래와 같이 수행될 수 있다. 비교 결과 신호(DN)가 타겟 전압(VTARGET)에 비하여 차지 셰어링 후 부하에 형성되는 VS 전압이 작은 경우에 상응하면 캘리브레이션 부(100)는 제2 부스트 스위치(M2)의 구동 시간이 감소하도록 구동 시간 제어 코드(DBST)를 감소시켜 제공한다. 비교 결과 신호(DN)가 차지 셰어링 후 부하에 형성되는 VS 전압이 타겟 전압(VTARGET)에 비하여 큰 경우에 상응하면 캘리브레이션 부(100)는 제2 부스트 스위치(M2)의 구동 시간이 증가하도록 구동 시간 제어 코드(DBST)를 증가시켜 제공한다.
조정 페이즈(compare phase) 이후 후속하는 비교 페이즈에서 검출된 비교 결과 신호(DN)로부터 조정 페이즈(compare phase)를 다시 수행하여 이후의 데이터 값에 이전 증감량의 절반을 증가시키거나 감소시킨다. 구동 시간 제어 코드가 X 비트(X bit)이라면, 부스트 회로의 구동 시간 조정을 X회 수행하면 타겟 전압(VTARGET)과 VS의 차이를 미리 정해진 범위 내로 조정할 수 있다.
도 11로 예시된 실시예에서, 구동 시간 제어 코드(DBST)의 초기값으로 총 X 비트의 중앙값인 2X-1가 제공된 후, 최초 비교 페이즈에서 전압 오차(Error)는 타겟 전압(VTARGET)에 비하여 Vs 전압이 작은 경우에 상응한다. 뒤따르는 조정 페이즈(①)에서 제어부(112)는 구동 시간 제어 코드(DBST)를 Δ만큼 증가시킨다.
구동 시간 설정부(110)는 증감분 Δ가 반영된 구동 시간 제어 코드(DBST)에 상응하는 펄스폭을 가지는 신호를 출력하여 부스트 회로(300)를 제어한다. 일 실시예로, 카운터 입력의 증감량 Δ는 카운터로 제공되는 초기값의 1/2인 2X-2에 상응할 수 있다.
이어지는 비교 페이즈에서 전압 오차(Error)는 타겟 전압(VTARGET)에 비하여 VS 전압이 큰 경우에 상응하므로, 제어부(112)는 조정 페이즈(②)에서 카운터(114)의 입력을 이전 증감량의 절반인 Δ/2 만큼 감소시켜 카운터에 출력한다. 구동 시간 설정부(110)는 상응하는 펄스폭을 가지는 신호를 출력하여 부스트 회로(300)를 제어한다.
다음 비교 페이즈에서 전압 오차(Error)는 타겟 전압(VTARGET)에 비하여 VS 전압이 작은 경우에 상응하므로, 캘리브레이션 부(100)는 조정 페이즈(③)에서 카운터(112)의 입력을 이전 증감량의 절반인 Δ/4 만큼 증가시켜 카운터(112)에 출력한다. 구동 시간 설정부(110)는 상응하는 펄스폭을 가지는 신호를 출력하여 부스트 회로(300)를 제어한다.
이어지는 비교 페이즈에서 전압 오차(Error)는 타겟 전압(VTARGET)에 비하여 VS 전압이 작은 경우에 상응하므로, 캘리브레이션 부(100)는 조정 페이즈(④)에서 카운터(112)의 입력을 이전 증감량의 절반인 Δ/8 만큼 증가시켜 카운터(112)에 출력한다. 구동 시간 설정부(110)는 상응하는 펄스폭을 가지는 신호를 출력하여 부스트 회로(300)를 제어한다.
일 실시예에서, 캘리브레이션 부(100)는 리셋 페이즈(reset phase), 충전 페이즈(charge phase), 비교 페이즈(compare phase) 및 조정 페이즈(calibration phase)를 포함하는 조정 과정을 구동 시간 제어 코드(DBST)에 포함된 비트 수만큼 수행하여 해당 데이터 라인 구동부(D)에 속한 부스트 회로(300)의 조정을 완료할 수 있다. 일 예로, 구동 시간 제어 코드(DBST)가 [X-1, 0]의 총 X 비트인 경우에 조정 과정은 X 번 수행될 수 있다.
이와 같이 이전 증감량의 1/2을 가산 혹은 감산하는 구동 시간의 보정을 수행하여 캘리브레이션 부(100)는 차지 셰어링이 이루어진 부하 전압 VS와 타겟 전압(VTARGET)의 최대 오차를 구동 시간 제어 코드(DBST)의 LSB(least significant bit)에 상응하는 값으로 형성할 수 있다.
디스플레이 패널(display panel, 도 1 참조)은 복수의 데이터 라인들과 연결된 복수의 픽셀들을 포함한다. 복수의 데이터 라인들 및 복수의 픽셀들은 제조 공정상 오차가 발생할 수 있으며, 이로부터 각각의 전기적 특성을 달리할 수 있다. 따라서, 복수의 데이터 라인들을 구동하는 부스트 회로들은 서로 달리 조정될 수 있다. 이하에서는 도 12 내지 도 15를 참조하여 복수의 데이터 라인 구동부 들에 포함된 부스트 회로들의 조정 과정을 설명한다.
도 12는 소스 드라이버(10)에 포함된 복수의 제1 실시예에 따른 데이터 라인 구동부들(D1, D2, ..., Dn)의 개요를 도시한 도면이고, 도 13은 도 12로 예시된 실시예에서, 복수의 다중화기들(MUX1, MUX2, …, MUXj)을 포함하는 신호 선택부(500)의 개요를 도시한 도면들이다.
도 12 및 도 13을 참조하면, n 개의 데이터 라인 구동부(D1, D2, ..., Dn)들은 j 개의 그룹으로 나뉠 수 있으며, 그룹 각각은 k 개의 데이터 라인 구동부들을 포함할 수 있다. 소스 드라이버(10)에 포함된 데이터 라인 구동부들의 개수를 n 개라고 하면, n = j * k로 표현될 수 있다. (n, j, k: 자연수)
도 12 및 도 13으로 예시된 실시예에서, 데이터 라인 구동부들(D1, D2, ..., Dn)은 D1, D2, ..., Dk의 제1 그룹, Dk+1, Dk+2, ..., D2k의 제2 그룹, …, Dn-k+1, Dn-k+2, ..., Dn의 제j 그룹으로 분할할 수 있다.
신호 선택부(signal selection unit, 500)는 그룹 개수만큼의 다중화기(MUX1, MUX2, …, MUXj)들을 포함할 수 있다. 캘리브레이션 부(100)는 다중화기 제어 신호(미도시)를 출력하여 다중화기(MUX1, MUX2, …, MUXj)로 입력된 신호를 선택하여 출력하도록 제어할 수 있다.
도 13(a)로 예시된 실시예에서, 제1 다중화기(MUX1)에는 제1 그룹에 속한 데이터 라인 구동부들(D1, D2, …, Dk)이 출력한 비교 신호들(DN1, DN2, …, DNk)이 입력된다. 제2 다중화기(MUX2)에는 제2 그룹에 속한 데이터 라인 구동부(Dk+1, Dk+2, …, D2k)들이 출력한 비교 신호들(DNk +1, DNk +2, …, DN2k)이 입력된다. 마찬가지로 제j 다중화기(MUXj)는 제j 그룹에 속한 데이터 라인 구동부(Dn-k+1, Dn-k+2, …, Dn)들이 출력한 비교 신호들(DNn -k+1, DNn -k+2, …, DNn)이 입력된다. 총 j 개의 그룹에 속하는 데이터 라인 구동부들(D1, D2, …, Dn)이 출력한 비교 신호들(DN1, DN2, …, DNn)은 데이터 라인 구동부들(D1, D2, …, Dn)이 속한 그룹별로 다중화기(MUX1, MUX2, …, MUXj)에 제공된다.
*제1 다중화기(MUX1)는 캘리브레이션 부(100)가 출력한 제어 신호(미도시)에 상응하여 입력된 비교 신호들(DN1, DN2, …, DNk) 중 어느 하나를 선택 신호(sel1)로 출력하며, 복수의 다중화기 각각은 캘리브레이션 부(100)가 출력한 제어 신호에 상응하여 입력된 비교 신호들 중 어느 하나를 선택신호로 출력한다.
도시되지 않은 실시예에 의하면, 다중화기들은 복수의 선택 신호들을 출력할 수 있으며, 캘리브레이션 부는 다중화기들이 복수의 선택 신호들을 출력하도록 제어 신호를 출력할 수 있다.
캘리브레이션 부(100)는 각 그룹당 선택된 개수의 데이터 라인 구동부에 대하여 부스트 회로 조정을 수행하고, 그룹에 속한 나머지 데이터 라인 구동부들에 대하여 순차적으로 부스트 회로 조정을 수행할 수 있다. 일 예로, 캘리브레이션 부(100)는 제1 그룹에서 데이터 라인 구동부(D1), 제2 그룹에서 데이터 라인 구동부(Dk+1), …, 제j 그룹에서 데이터 라인 구동부(Dn-k+1)을 선택하여 해당 데이터 라인 구동부에 포함된 부스트 회로의 조정을 수행한다. 선택된 데이터 라인 구동부의 조정이 완료된 후, 제1 그룹에서 데이터 라인 구동부(D2), 제2 그룹에서 데이터 라인 구동부(Dk+2), …, 제j 그룹에서 데이터 라인 구동부(Dn-k+2)에 속한 부스트 회로의 조정을 수행하는 방식과 같이 각 그룹에 대하여 병렬적으로 부스트 회로 조정을 수행할 수 있다.
도시되지 않은 실시예에서, 부스트 회로 조정은 그룹별로 수행될 수 있다. 일 예로, 캘리브레이션 부(100)는 복수의 그룹들 중 어느 한 그룹에 속하는 데이터 라인 구동부들에 속하는 부스트 회로에 대하여 먼저 캘리브레이션을 완료하고, 다른 그룹에 속하는 부스트 회로들에 대하여 캘리브레이션을 수행하는 방식으로 캘리브레이션을 수행할 수 있다.
도 13(b)로 예시된 실시예에서, 제1 그룹, 제2 그룹, …, 및 제j 그룹에 속하는 데이터 라인 구동부들 중에서 선택된 어느 하나의 대표 데이터 라인 구동부가 비교 결과 신호(DNr1, DNr2, …, DNrj)를 신호 선택부(500)에 제공한다. 캘리브레이션 부(100)는 각 그룹의 대표 데이터 라인 구동부에 속한 부스트 회로에 대한 조정을 수행한다. 대표 데이터 라인 구동부에 대한 부스트 회로의 조정이 완료된 후, 캘리브레이션 부(100)는 부스트 회로 조정 결과를 이용하여 해당 그룹에 포함된 부스트 회로(300)를 일괄적으로 조정할 수 있다. 도시되지 않은 다른 실시예에 의하면 각 그룹당 두 개 또는 그 이상의 대표 데이터 라인 구동부에 대한 조정을 수행하고, 조정 결과를 이용하여 해당 그룹에 속한 부스트 회로들에 대한 캘리브레이션을 수행할 수 있다.
도 13(c)로 예시된 실시예에서, 데이터 라인 구동부들(D1, D2, ..., Dn)은 각각 비교 결과 신호(DN1, DN2, …, DNn)를 출력한다. 캘리브레이션 부(100)는 신호 선택부(500)를 제어하여 복수의 데이터 라인 구동부들(D1, D2, ..., Dn)에 포함된 부스트 회로들에 대하여 순차적으로 조정을 수행할 수 있다. 도 13(c)로 예시된 실시예는 복수의 데이터 라인 구동부들(D1, D2, …, Dn) 중 하나의 데이터 라인 구동부에 속한 부스트 회로에 대하여 조정을 수행한다. 이어서 나머지 데이터 라인 구동부에 속한 부스트 회로에 대하여 순차적으로 조정을 수행한다.
그러나, 도시되지 않은 다른 실시예에 의하면 다중화기(MUX)는 두 개 이상의 데이터 라인 구동부들이 제공하는 비교 결과 신호를 캘리브레이션 부(100)에 제공하여 부스트 회로 조정을 수행할 수 있다.
도 14는 복수의 도 9로 예시된 데이터 라인 구동부들에 속한 부스트 회로에 대한 구동 시간 조정을 설명하기 위한 개요도이고, 도 15는 도 14의 신호 선택부(500)와 비교기부(600)의 개요를 도시하는 도면이다.
도 14 및 도 15로 예시된 실시예는 위에서 설명된 실시예와 같이 데이터 라인 구동부들(D1, D2, ..., Dn)은 D1, D2, ..., Dk의 제1 그룹, Dk+1, Dk+2, ..., D2k의 제2 그룹, …, Dn-k+1, Dn-k+2, ..., Dn 의 제j 그룹에 속할 수 있다.
신호 선택부(500)는 그룹 개수만큼의 다중화기(MUX1, MUX2, …, MUXj)들을 포함할 수 있다. 캘리브레이션 부(100)는 다중화기 제어 신호(미도시)를 출력하여 다중화기(MUX1, MUX23, …, MUXj)로 입력된 신호를 선택하여 출력하도록 제어할 수 있다.
도 15(a)로 예시된 실시예에서, 총 j 개의 그룹에 속하는 데이터 라인 구동부들(D1, D2, …, Dk)이 출력한 차지 셰어링 후 부하 전압들(VS,1, VS,2, …, VS,k)은 각 데이터 라인 구동부들(D1, D2, …, Dk)이 속한 그룹별로 다중화기(MUX1, MUX2, …, MUXj)에 제공된다.
각 다중화기(MUX1, MUX2, …, MUXj)들은 캘리브레이션 부(100)가 제공한 제어 신호(미도시)로 제어되어 제어 신호(미도시)에 상응하는 어느 하나의 차지 셰어링 후 부하 전압을 선택 신호(sel1, sel2, …, selj)로 출력한다.
도시되지 않은 실시예에 의하면, 다중화기들은 복수의 선택 신호들을 출력할 수 있으며, 캘리브레이션 부는 다중화기들이 복수의 선택 신호들을 출력하도록 제어 신호를 출력할 수 있다.
비교기 부(comparator unit, 600)는 다중화기가 출력하는 신호의 개수에 상응하는 비교기(400)를 포함할 수 있다. 위에서 설명된 것과 같이 비교기 각각의 일 입력으로는 캘리브레이션 부(100)가 출력하는 타겟 전압(VTARGET)이 입력되고, 타 입력으로는 다중화기가 출력한 선택 신호(sel1, sel2, …, selj)가 입력된다.
비교기(400)는 일 입력으로 제공된 타겟 전압(VTARGET)과 타 입력으로 제공된 선택 신호(sel1, sel2, …, selj)의 크기를 비교하여 비교 결과에 상응하는 비교 결과 신호(DN1, DN2, …, DNj)를 캘리브레이션 부(100)에 출력한다.
위에서 설명된 바와 같이, 캘리브레이션 부(100)는 각 그룹당 선택된 개수의 데이터 라인 구동부에 대하여 캘리브레이션을 수행하고, 그룹에 속한 나머지 데이터 라인 구동부들에 대하여 순차적으로 캘리브레이션을 수행할 수 있다. 도시되지 않은 실시예에서, 신호 선택부(500)에 포함된 각각의 다중화기들(MUX1, MUX2, …, MUXj)는 두 개 이상의 선택 신호를 출력할 수 있다. 캘리브레이션 부(100)는 다중화기들이 두 개 이상의 선택 신호를 비교기부(600)에 출력하도록 신호 선택부(500)를 제어할 수 있다. 따라서, 캘리브레이션 부(100)는 각 그룹당 두 개의 데이터 라인 구동부를 선택하여 각 데이터 라인 구동부에 포함된 부스트 회로에 대한 캘리브레이션을 수행할 수 있다.
도시되지 않은 실시예에서, 캘리브레이션은 그룹별로 순차적으로 수행될 수 있다. 일 예로, 캘리브레이션 부(100)는 복수의 그룹들 중 어느 한 그룹에 속하는 데이터 라인 구동부들에 속하는 부스트 회로에 대하여 먼저 캘리브레이션을 완료하고, 다른 그룹에 속하는 부스트 회로들에 대하여 캘리브레이션을 수행하는 방식으로 캘리브레이션을 수행할 수 있다.
도 15(b)로 예시된 실시예에서, 복수의 데이터 라인 구동부들 중에서 각 그룹별 하나의 대표 데이터 라인 구동부들이 차지 셰어링 후 부하 전압(VS,r1, VS,r2, …, VS,rj)을 신호 선택부(500)에 제공한다. 캘리브레이션 부(100)는 신호 선택부(500)에 포함된 다중화기(MUX)에 입력된 차지 셰어링 후 부하 전압들(VS,1, VS,2, …, VS,k) 중 어느 하나를 선택 신호(sel)로 출력하도록 제어 신호(미도시)를 출력한다.
비교기(400)는 선택신호(sel)과 타겟 전압(VTARGET)의 대소를 비교하고, 비교 결과에 상응하는 비교 결과 신호를 캘리브레이션 부(100)에 제공하여 캘리브레이션 과정을 수행할 수 있다. 대표 데이터 라인 구동부에 대한 부스트 회로의 조정이 완료된 후, 캘리브레이션 부(100)는 캘리브레이션 결과를 이용하여 해당 그룹에 포함된 부스트 회로(300)를 일괄적으로 조정할 수 있다.
도 15(b)로 예시된 실시예에서 각 그룹당 하나의 대표 데이터 라인 구동부를 이용하여 해당 그룹의 캘리브레이션을 수행하나, 도시되지 않은 다른 실시예에 의하면 각 그룹당 두개 또는 이상의 대표 데이터 라인 구동부를 이용하여 해당 그룹의 캘리브레이션을 수행할 수 있다.
도 15(c)로 예시된 실시예에서, 데이터 라인 구동부들(D1, D2, ..., Dn)은 각각 차지 셰어링 후 부하 전압(VS,1, VS,2, …, VS,n)을 출력한다. 캘리브레이션부(100)는 신호 선택부(500)를 제어하여 복수의 데이터 라인 구동부들(D1, D2, ..., Dn)에 대하여 하나씩 순차적으로 캘리브레이션을 수행할 수 있다. 그러나, 도시되지 않은 다른 실시예에 의하면 다중화기(MUX)는 두개 이상의 데이터 라인 구동부들이 제공하는 비교 결과 신호를 캘리브레이션 부(100)에 제공하여 캘리브레이션을 수행할 수 있다.
위에서 설명된 부스트 회로의 조정 방법은 디스플레이 장치를 제조한 후 출하시 수행될 수 있으며, 디스플레이 장치의 전원이 차단된 후 재기동 될 때 수행될 수 있다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
10: 소스 드라이버 12: 타이밍 콘트롤러
14: 게이트 드라이버 100: 캘리브레이션 부
110: 구동 시간 설정부 112: 제어부
114: 카운터 116: 비교기
118: 제어 신호 형성부 200: 버퍼
210: 연산 증폭기 300: 부스트 회로
400: 비교기 500: 신호 선택부
600: 비교기 부
S100, S200, S300, S400: 부스트 회로 구동 시간 조정 방법의 각 단계
M1: 제1 부스트 스위치 M2: 제2 부스트 스위치
SW1: 제1 스위치 SW2: 제2 스위치
L: 부하 Rp: 등가 저항
Cp: 등가 커패시턴스 D: 데이터 라인 구동부

Claims (4)

  1. 복수의 부스트 회로들에 대한 구동 시간 조정 방법으로, 상기 방법은:
    상기 복수의 부스트 회로들을 포함하는 데이터 라인 구동부들을 복수의 그룹들로 분할하는 단계와,
    복수의 그룹들로 분할된 부스트 회로들 중 어느 하나 이상의 부스트 회로들에 대한 구동 시간 조정을 수행하는 단계 및
    나머지 부스트 회로들에 대한 구동 시간 조정을 수행하는 단계를 포함하는 복수의 부스트 회로들에 대한 구동 시간 조정 방법.
  2. 제1항에 있어서,
    상기 복수의 그룹들로 분할된 부스트 회로들 중 어느 하나 이상의 부스트 회로들에 대한 구동 시간 조정을 수행하는 단계는
    상기 복수의 그룹에서 선택된 어느 하나 이상의 부스트 회로들에 대하여 조정을 수행하고,
    상기 나머지 부스트 회로들에 대한 구동 시간 조정을 수행하는 단계는,
    상기 복수의 그룹에서 선택되지 않은 다른 하나 이상의 부스트 회로들에 대하여 구동 시간 조정을 수행하는 구동 시간 조정 방법.
  3. 제1항에 있어서,
    상기 복수의 그룹들로 분할된 부스트 회로들 중 어느 하나 이상의 부스트 회로들에 대한 구동 시간 조정을 수행하는 단계는
    어느 한 그룹 내의 부스트 회로들에 대하여 구동 시간 조정을 수행하고,
    상기 나머지 부스트 회로들에 대한 구동 시간 조정을 수행하는 단계는,
    상기 어느 한 그룹 내의 다른 부스트 회로들에 대하여 구동 시간 조정을 수행하는 구동 시간 조정 방법.
  4. 제1항에 있어서,
    상기 복수의 그룹들로 분할된 부스트 회로들 중 어느 하나 이상의 부스트 회로들에 대한 구동 시간 조정을 수행하는 단계는,
    상기 복수의 그룹들 중 선택된 어느 하나 이상의 대표 부스트 회로들에 대하여 조정을 수행하고,
    상기 나머지 부스트 회로들에 대한 구동 시간 조정을 수행하는 단계는,
    상기 선택된 어느 하나 이상의 대표 부스트 회로들의 구동 시간 조정 결과를 이용하여 상기 그룹 내의 부스트 회로들에 대한 구동 시간 조정을 수행하는 구동 시간 조정 방법.


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