JP2022179274A

JP2022179274A - 半導体装置

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Publication number: JP2022179274A
Application number: JP2021151450A
Authority: JP
Inventors: 貴大高森; Takahiro Takamori; 友和小島; Tomokazu Kojima
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2021-05-19
Filing date: 2021-09-16
Publication date: 2022-12-02

Abstract

【課題】複数のアナログ入力信号を切り替えて出力する際の応答速度を向上させる半導体装置を提供する。【解決手段】半導体装置１において、信号切替回路１０は、バッファ回路５ａ、ｂに対応して設けられ、各々が、複数の入力ノード２ａ～ｎと対応するバッファ回路との間に設けられる複数の入力信号切替回路１１ａ～１４ｂと、バッファ回路に対応して設けられ、各々が、出力ノードＯＵＴと対応するバッファ回路との間に設けられるの出力信号切替回路１０１ａ、ｂと、を含む。制御回路４は、比較結果に基づき、バッファ回路のうちの１つのバッファ回路と当該アナログ入力信号が入力される入力ノードとを接続するために複数の入力信号切替回路のうちの１つを選択するための第１の選択信号ＣＮＴＨ１～ｎ、ＣＮＴＬ１～ｎ及び当該バッファ回路と出力ノードとを接続するために出力信号切替回路のうちの１つを選択するための第２の選択信号ＣＮＴＯＨ、Ｌを出力する。【選択図】図１

Description

複数のアナログ入力信号を切り替えて出力する半導体装置に関する。

ラインセンサやイメージセンサといったセンサ装置や、ディスプレイ装置などでは、複数のアナログ信号を一つの出力にスイッチで切り替えて出力する回路が使われている。

センサ装置の解像度やディスプレイ装置の画素数が増加し、取り扱う信号が増加するにしたがって、入力信号を切り替えた際の出力の応答速度の高速化が求められる。

アナログ信号の電圧の応答は以下の式であらわされる。

ここでVoutは出力電圧、Vsigは入力電圧の振幅、tは時間、Rは信号が通る経路の抵抗値、Cは信号が通る経路に付加している容量値である。

応答速度を高速化するためには、スイッチと配線の抵抗と容量の積が最小となるようにスイッチや配線のサイズを調整するが、スイッチおよび配線の抵抗と容量はトレードオフの関係となっており、一方を小さくするともう一方が大きくなるため、大幅な改善は難しい。

特開２０１６－２１２８３７号公報では複数のアナログ信号を比較して、最も高電圧のアナログ信号ひとつを出力することで、出力電圧の変動を低減する構成が提案されているが、複数のアナログ入力信号それぞれを順次出力する構成には適用できず、応答速度の高速化は得られない。

特開２０１６－２１２８３７号公報

本開示は、上記の課題を解決するためのものであって、複数のアナログ入力信号を切り替えて出力する際の応答速度を向上させることが可能な半導体装置に関する。

ある実施形態に従う半導体装置は、複数の入力ノードにそれぞれ対応して入力される、第１の電圧と第１の電圧よりも高い第２の電圧との範囲内の複数のアナログ入力信号を順次切り替えて出力ノードに出力する信号切替回路と、複数のアナログ入力信号のうちの１つのアナログ入力信号の電圧と、Ｎ個の基準電圧（Ｎ≧１）とを順次比較する比較回路と、比較回路の比較結果に基づき、信号切替回路を制御する制御回路とを備える。信号切替回路は、（Ｎ＋１）個のバッファ回路と、（Ｎ＋１）個のバッファ回路にそれぞれ対応して設けられ、各々が、複数の入力ノードと対応するバッファ回路との間に設けられる複数の入力信号切替回路と、（Ｎ＋１）個のバッファ回路にそれぞれ対応して設けられ、各々が、出力ノードと対応するバッファ回路との間に設けられる（Ｎ＋１）個の出力信号切替回路とを含む。制御回路は、比較回路の比較結果に基づき、（Ｎ＋１）個のバッファ回路のうちの１つのバッファ回路と当該アナログ入力信号が入力される入力ノードとを接続するために複数の入力信号切替回路のうちの１つの入力信号切替回路を選択するための第１の選択信号および当該バッファ回路と出力ノードとを接続するために（Ｎ＋１）個の出力信号切替回路のうちの１つの出力信号切替回路を選択するための第２の選択信号を出力する。

本開示の半導体装置は、複数のアナログ入力信号を切り替えて出力する際の応答速度を向上させることが可能である。

本開示の実施の形態１における半導体装置１について説明する図である。比較例として出力ノードＯＵＴの電圧変化を説明する図である。本開示の実施の形態１に従う出力ノードＯＵＴの電圧変化を説明する図である。本開示の実施の形態２における半導体装置１Ａについて説明する図である。本開示の実施の形態３における半導体装置１Ｂについて説明する図である。本開示の実施の形態４における半導体装置１Ｃについて説明する図である。本開示の実施形態４に従うバッファ回路５ａ，５ｂの動作電圧範囲について説明する図である。本開示の実施形態４に従うバッファ回路２５ａ，２５ｂ，２５ｃの動作電圧範囲について説明する図である。

実施の形態１．
図１は、本開示の実施の形態１における半導体装置１について説明する図である。

図１を参照して、実施の形態１に従う半導体装置１は、信号切替回路１０と、信号電圧比較回路３と、制御回路４と、入力部２とを含む。

入力部２は、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎ（以下、総称してアナログ入力信号ＳＩＧとも称する）が入力される入力ノード２ａ～２ｎを有する。入力部２は、図示しないラインセンサやイメージセンサといったセンサ装置や、ディスプレイ装置等の外部装置と接続されて、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎが入力される。

信号電圧比較回路３は、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎのうちの１つのアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆとを順次比較する。信号電圧比較回路３は、比較結果に基づく判定信号Ｖｃｏｍｐを制御回路４に出力する。例えば、信号電圧比較回路３は、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎのうちの１つのアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆとを順次比較して、アナログ入力信号ＳＩＧの電圧が基準電圧Ｖｒｅｆ以上である場合には、判定信号Ｖｃｏｍｐ（「Ｈ」レベル）を出力する。一方、信号電圧比較回路３は、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎのうちの１つのアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆとを順次比較して、アナログ入力信号ＳＩＧの電圧が基準電圧Ｖｒｅｆ未満である場合には、判定信号Ｖｃｏｍｐ（「Ｌ」レベル）を出力する。

信号電圧比較回路３は、一例として任意のクロックやトリガ等を用いて複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎのうちの１つのアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆとを順次比較し、比較結果に基づく判定信号Ｖｃｏｍｐを制御回路４に出力するようにしてもよい。なお、これに限られず、例えば予め複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎのうちの１つのアナログ入力信号ＳＩＧの電圧と基準電圧Ｖｒｅｆとを比較し、比較結果をレジスタ等に保存して、レジスタから順次比較結果に基づく判定信号Ｖｃｏｍｐを制御回路４にスイッチ等を用いて切り替えて出力するようにしてもよい。

制御回路４は、信号電圧比較回路３の比較結果に基づき信号切替回路１０を制御する。

制御回路４は、任意のクロックやトリガ等を用いて信号電圧比較回路３の比較結果に基づき信号切替回路１０を制御する。

信号切替回路１０は、（Ｎ＋１）個（Ｎ≧１）のバッファ回路５と、（Ｎ＋１）個のバッファ回路にそれぞれ対応して設けられ、各々が、複数の入力ノードと対応するバッファ回路との間に設けられる複数の入力信号切替回路と、（Ｎ＋１）個のバッファ回路にそれぞれ対応して設けられ、各々が、出力ノードと対応するバッファ回路との間に設けられる（Ｎ＋１）個の出力信号切替回路とを含む。

本例においては、信号電圧比較回路３は、１つの基準電圧Ｖｒｅｆを用いてアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆとを比較する。基準電圧Ｖｒｅｆの数（Ｎ≧１）に応じて、バッファ回路を設ける。

一例として、信号切替回路１０は、２個のバッファ回路５ａ，５ｂ（以下、総称してバッファ回路５とも称する）と、２個のバッファ回路５ａ，５ｂにそれぞれ対応して設けられ、各々が、複数の入力ノードと対応するバッファ回路５との間に設けられる複数の入力信号切替回路１１ａ，１１ｂ，１２ａ，１２ｂ，・・・と、２個のバッファ回路５にそれぞれ対応して設けられ、各々が、出力ノードＯＵＴと対応するバッファ回路５との間に設けられる２個の出力信号切替回路１０１ａ，１０１ｂとを含む。

制御回路４は、信号電圧比較回路３の比較結果に基づき、（Ｎ＋１）個のバッファ回路のうちの１つのバッファ回路と当該アナログ入力信号が入力される入力ノードとを接続するために複数の入力信号切替回路１１ａ，１１ｂ，１２ａ，１２ｂ，・・・のうちの１つの入力信号切替回路を選択するための第１の選択信号および当該バッファ回路と出力ノードとを接続するために（Ｎ＋１）個の出力信号切替回路のうちの１つの出力信号切替回路を選択するための第２の選択信号を出力する。

一例として、制御回路４は、信号電圧比較回路３の比較結果に基づき、２個のバッファ回路５ａ，５ｂのうちの１つのバッファ回路５と当該アナログ入力信号が入力される入力ノードとを接続するために複数の入力信号切替回路１１ａ，１１ｂ，１２ａ，１２ｂ，・・・のうちの１つの入力信号切替回路を選択するための第１の選択信号ＣＮＴＨ１～ＣＮＴＨｎ（以下、総称して選択信号ＣＮＴＨとも称する），ＣＮＴＬ１～ＣＮＴＬｎ（以下、総称して、選択信号ＣＮＴＬ）および当該バッファ回路と出力ノードＯＵＴとを接続するために２個の出力信号切替回路１０１ａ，１０１ｂのうちの１つの出力信号切替回路を選択するための第２の選択信号ＣＮＴＯＨ，ＣＮＴＯＬを出力する。

２つのバッファ回路５ａ，５ｂが設けられ、当該バッファ回路５ａ，５ｂと、出力ノードＯＵＴとの間には、出力信号切替回路１０１ａ，１０１ｂとが設けられる。

バッファ回路５ａ，５ｂは、ボルテージフォロワ型のオペアンプである。

すなわち、オペアンプの入力ノードの一方は、出力ノードと接続されている。

バッファ回路５ａの入力ノードは、ノードＢＵＳＨと接続されている。バッファ回路５ａは、出力信号切替回路１０１ａを介して出力ノードＯＵＴにバッファ回路５ａの入力ノードＢＵＳＨと同じ電圧レベルの電圧を出力する。

バッファ回路５ｂの入力ノードは、ノードＢＵＳＬと接続されている。バッファ回路５ｂは、出力信号切替回路１０１ｂを介して出力ノードＯＵＴにバッファ回路５ｂの入力ノードＢＵＳＬと同じ電圧レベルの電圧を出力する。

入力信号切替回路１１ａは、入力ノード２ａとノードＢＵＳＨとの間に設けられ、選択信号ＣＮＴＨ１を受けて動作する。一例として、選択信号ＣＮＴＨ１が「Ｈ」レベルの場合には、入力信号切替回路１１ａがオンし、入力ノード２ａとバッファ回路５ａとが接続される。一方、選択信号ＣＮＴＨ１が「Ｌ」レベルの場合には、入力信号切替回路１１ａはオフである。

入力信号切替回路１１ｂは、入力ノード２ａとノードＢＵＳＬとの間に設けられ、選択信号ＣＮＴＬ１を受けて動作する。一例として、選択信号ＣＮＴＬ１が「Ｈ」レベルの場合には、入力信号切替回路１１ｂがオンし、入力ノード２ａとバッファ回路５ｂとが接続される。一方、選択信号ＣＮＴＬ１が「Ｌ」レベルの場合には、入力信号切替回路１１ｂはオフである。

すなわち、信号電圧比較回路３は、入力ノード２に入力されるアナログ入力信号ＳＩＧと基準電圧Ｖｒｅｆとを比較する。制御回路４は、選択信号ＣＮＴＨ，ＣＮＴＬの一方を「Ｈ」レベルに設定し、他方を「Ｌ」レベルに設定する。また、制御回路４は、選択信号ＣＮＴＯＨ，ＣＮＴＯＬのいずれかを「Ｈ」レベルに設定する。

選択信号ＣＮＴＨが「Ｈ」レベルの場合には、選択信号ＣＮＴＯＨも「Ｈ」レベルに設定する。一方、選択信号ＣＮＴＬが「Ｈ」レベルの場合には、選択信号ＣＮＴＯＬも「Ｈ」レベルに設定する。

これにより、入力ノード２は、バッファ回路５ａ，５ｂのいずれかと接続される。

バッファ回路５ａ，５ｂは、出力信号切替回路１０１ａ，１０１ｂのいずれか一方を介して出力ノードＯＵＴに入力ノード２に入力されるアナログ入力信号ＳＩＧと同じ電圧を出力する。

具体的には、例えば、入力ノード２ａに入力されるアナログ入力信号ＳＩＧ１が基準電圧Ｖｒｅｆ以上である場合について説明する。

信号電圧比較回路３は、判定信号Ｖｃｏｍｐ（「Ｈ」レベル）を出力する。

制御回路４は、第１の選択信号ＣＮＴＨ１（「Ｈ」レベル）を出力し、他の選択信号は「Ｌ」レベルに設定する。また、制御回路４は、第２の選択信号ＣＮＴＯＨ（「Ｈ」レベル）を出力し、選択信号ＣＮＴＯＬ（「Ｌ」レベル）を設定する。

これにより、アナログ入力信号ＳＩＧ１は、バッファ回路５ａのバッファ処理により出力ノードＯＵＴに出力される。

一方、入力ノード２ａに入力されるアナログ入力信号ＳＩＧ１が基準電圧Ｖｒｅｆ未満である場合について説明する。

信号電圧比較回路３は、判定信号Ｖｃｏｍｐ（「Ｌ」レベル）を出力する。

制御回路４は、第１の選択信号ＣＮＴＬ１（「Ｈ」レベル）を出力し、他の選択信号は「Ｌ」レベルに設定する。また、制御回路４は、第２の選択信号ＣＮＴＯＬ（「Ｈ」レベル）を出力し、選択信号ＣＮＴＯＨ（「Ｌ」レベル）を設定する。

これにより、アナログ入力信号ＳＩＧ１は、バッファ回路５ｂのバッファ処理により出力ノードＯＵＴに出力される。

当該処理をアナログ入力信号ＳＩＧ２～ＳＩＧｎについて順次実行する。

すなわち、入力ノード２に入力されるアナログ入力信号ＳＩＧが基準電圧Ｖｒｅｆ以上であれば、バッファ回路５ａのバッファ処理により出力ノードＯＵＴに出力される。

一方、入力ノード２に入力されるアナログ入力信号ＳＩＧが基準電圧Ｖｒｅｆ未満であれば、バッファ回路５ｂのバッファ処理により出力ノードＯＵＴに出力される。

図２は、比較例として出力ノードＯＵＴの電圧変化を説明する図である。図２に示されるように、本例においては、電圧０Ｖから電圧ＶＤＤまで変化する場合が示されている。入力ノード２に入力されるアナログ入力信号が電圧０Ｖ～ＶＤＤまで変化した場合には、出力ノードＯＵＴも同様に電圧０Ｖ～ＶＤＤまで変化する。したがって、出力の応答速度として電圧０Ｖ～電圧ＶＤＤに変化するまで振幅ＶＤＤに上昇するまでの遷移時間Ｔ１がかかる。

図３は、本開示の実施の形態１に従う出力ノードＯＵＴの電圧変化を説明する図である。図３に示されるように、本例においては、２通りの電圧変化となる。

具体的には、実施の形態１においてバッファ回路５ｂは、入力ノードのアナログ入力信号ＳＩＧが基準電圧Ｖｒｅｆ未満の場合に出力ノードＯＵＴに出力する。したがって、バッファ回路５ｂは、電圧０Ｖから電圧Ｖｒｅｆ未満の範囲内で出力ノードＯＵＴを変化させる。一例として、ここでは、アナログ入力信号ＳＩＧに従ってバッファ回路５ｂは、電圧Ｖｒｅｆ近傍に出力ノードＯＵＴの電圧を上昇させた場合が示されている。

一方、実施の形態１においてバッファ回路５ａは、入力ノードのアナログ入力信号ＳＩＧが基準電圧Ｖｒｅｆ以上の場合に出力ノードＯＵＴに出力する。したがって、バッファ回路５ａは、電圧Ｖｒｅｆから電圧ＶＤＤの範囲内で出力ノードＯＵＴを変化させる。一例として、ここでは、アナログ入力信号ＳＩＧに従ってバッファ回路５ｂは、電圧ＶＤＤ近傍に出力ノードＯＵＴの電圧を上昇させた場合が示されている。

入力ノードに入力されるアナログ入力信号が電圧０Ｖ～Ｖｒｅｆまで変化する場合には、出力ノードＯＵＴも同様に電圧０Ｖ～Ｖｒｅｆまで変化する。したがって、出力の応答速度として電圧０Ｖ～電圧Ｖｒｅｆに変化するまで振幅ＶＤＤ／２に上昇するまでの遷移時間Ｔ２がかかる。

入力ノードに入力されるアナログ入力信号が電圧Ｖｒｅｆ～ＶＤＤまで変化する場合には、出力ノードＯＵＴも同様に電圧Ｖｒｅｆ～ＶＤＤまで変化する。したがって、出力の応答速度として電圧Ｖｒｅｆ～電圧ＶＤＤに変化するまで振幅ＶＤＤ／２に上昇するまでの遷移時間Ｔ２がかかる。

したがって、上昇させる振幅幅が比較例の半分であるため比較例よりも高速に出力ノードに出力することが可能である。

このとき、ノードＢＵＳＨには配線の引き回しによる寄生容量と入力信号切替回路１１ａ，１２ａ，１３ａ，・・・によるドレイン容量、バッファ回路５ａの入力ゲート容量が付与している。

ノードＢＵＳＬも同様に配線の引き回しによる寄生容量と入力信号切替回路１１ｂ，１２ｂ，１３ｂ，・・・によるドレイン容量、バッファ回路５ｂの入力ゲート容量が付与している。入力信号数の増加によって、配線の引き回しやスイッチ数は増大し、その総和は数pF程度となる。

容量削減のために、配線を細めたり、スイッチのサイズを小さくしたりすると、抵抗が増大するトレードオフとなっており、時定数としてはほぼ変わらず、応答速度はほとんど改善されない。

また、各バッファ回路５ａ，５ｂの入力ゲート容量を削減するために入力差動対のサイズを小さくすると、バッファ回路５ａ，５ｂでのオフセット誤差が増大し、出力電圧の精度が損なわれてしまう。

一般に差動増幅回路の面積とオフセットは、1/面積の平方根に逆比例するというpelgrom則が知られている。

入力信号切替回路やバッファ回路の入力ゲートのサイズを変更することなく応答速度の改善を行うことが可能である。

入力信号ＳＩＧ１～ｎは電圧範囲０～ＶＤＤのアナログ入力信号であり、それぞれの入力信号間の電圧差は最大でＶＤＤである。電圧差がＶＤＤの入力信号を共通の出力にスイッチングした際の応答は次式（１）で表される。

アナログ入力信号ＳＩＧ１～ＳＩＧｎのそれぞれについて、基準電圧Ｖｒｅｆ１以上の高電圧か、それよりも低い低電圧かに分類して、入力ノードからバッファ回路までの信号経路を切り替えている。それによりノードＢＵＳＨおよびバッファ回路５ａの信号電圧は、基準電圧Ｖｒｅｆ１～ＶＤＤの範囲に限定される。同様に、ノードＢＵＳＬおよびバッファ回路５ｂの信号電圧は０Ｖ～Ｖｒｅｆ１の範囲に限定される。

基準電圧Ｖｒｅｆ１は、任意の電圧値であり、入力する電圧範囲や入力頻度によって、任意の値に設定変更することが可能である。

入力電圧範囲が０～ＶＤＤの全範囲であり、入力される値がランダムに分布しているとして、電圧範囲を最も小さく分割するためにここでは基準電圧Ｖｒｅｆ１をＶＤＤ／２に設定している。

ノードＢＵＳＨおよびバッファ回路５ａに接続される入力信号の電圧範囲はＶＤＤ／２～ＶＤＤである。

ノードＢＵＳＬおよびバッファ回路５ｂに接続される入力信号の電範囲は０Ｖ～ＶＤＤ／２である。それぞれの入力信号間の電圧差は最大でＶＤＤ／２である。

電圧差がＶＤＤ／２の入力信号切替回路がスイッチングした際の共通配線の電圧応答は次式（２）で示される。

ここで電圧Ｖ_busは、ノードＢＵＳＨあるいはＢＵＳＬの電圧、tは応答時間、RはノードＢＵＳＨあるいはＢＵＳＬの信号経路の抵抗、CはノードＢＵＳＨあるいはＢＵＳＬに付加する全ての容量である。

本例においては、ｎ個の入力信号に対して、ノードＢＵＳＨおよびＢＵＳＬに接続される信号切替回路の個数はｎ個であり、入力信号を分類しない場合と同じである。したがって、ＲＣの値は変化しない。それに対して、最大の振幅電圧は１／２となっているため、電圧応答も１／２の時間に短縮されることになる。

バッファ回路５ａ，５ｂから出力ノードＯＵＴまでの応答について、出力する電圧差は最大でＶＤＤとなる。しかしながら、出力ノードＯＵＴに接続されている出力信号切替回路１０１ａ，１０１ｂは、２個のみであり、入力信号切替回路の個数と比較して少なく、この部分の時定数は十分小さい値となる。

電圧差がＶＤＤのときの出力ノードＯＵＴの電圧応答は次式（３）で示される。

ここで、SRはバッファ回路のスルーレート、電圧Ｖ_busはノードＢＵＳＨあるいはＢＵＳＬの電圧、tは応答時間、R’はバッファ回路から出力ノードＯＵＴまでの信号経路の抵抗、C’はバッファ回路から出力ノードＯＵＴまでに付加する全ての容量である。

R’C’はRCと比較して十分に小さく、またバッファ回路の駆動能力が十分であれば、次式（４）が成立する。

すなわち、出力ノードＯＵＴの電圧応答はノードＢＵＳＨあるいはＢＵＳＬの電圧応答が支配的となる。

以上により、本開示では、ノードＢＵＳＨ，ＢＵＳＬおよび信号切替回路のトレードオフを超えて、また各バッファ回路の入力差動対のサイズを小型化した際のオフセット誤差による精度の悪化を回避した形で、応答速度を２倍に高速化することが可能となる。

なお、バッファ回路５ａは、基準電圧Ｖｒｅｆ１よりも高電圧をバッファ処理し、バッファ回路５ｂは、基準電圧Ｖｒｅｆ１未満の低電圧をバッファ処理している。

バッファ回路５ａは、上記バッファ処理動作に好適になるように、オペアンプのカレントソースをカレントシンクよりも例えば、２倍程強くしておくことで、セトリングタイムを高速化できる上に、チップサイズの増大もカレントソース側だけを増加させるだけでよく、カレントシンクも同時に強くする場合に比べて、チップ面積の増加は１／２以下に設定することが可能である。同様に、バッファ回路５ｂについても、カレントシンクをカレントソースよりも強くすることにより、チップ面積の増加を抑制しつつ、セトリングタイムの高速化が可能となる。

また、バッファ回路５ａ，５ｂのそれぞれの入力電圧が制限されており、出力はボルテージフォロア型であるので、バッファ回路５ａ，５ｂの構成として、耐圧の低いトランジスタで構成することが可能である。具体的には、電圧０Ｖ～ＶＤＤの耐圧よりも低いトランジスタを用いることが可能である。

低耐圧トランジスタは、素子サイズが小さく、駆動能力が高いので、さらなる小面積化、及び、入力オフセットの低減を図ることが可能である。さらに、式（３）のSRをさらに小さくすることが可能である。耐圧が半分にすることが可能であれば、トランジスタの長さＬも半分、しきい値電圧も低下するため、SRは１／２以下に設定することも可能である。また、信号切替回路についても低耐圧トランジスタの適用は有効であり、寄生抵抗及び、寄生容量が低減できるので、さらなる高速化が可能となる。

ただし、この場合、出力信号切替回路は、出力ノードＯＵＴに接続され、出力ノードＯＵＴは、電圧０Ｖ～ＶＤＤの電圧範囲を取り得るので、ドレイン部分のみ高耐圧化したＬＤＭＯＳや、ドレイン高耐圧トランジスタを用いるようにしてもよい。

なお、一例として、基準電圧Ｖｒｅｆ１＝ＶＤＤ／２に設定する場合について説明したが、信号の性質に応じて、適宜変更するようにしてもよい。

実施の形態２．
図４は、本開示の実施の形態２における半導体装置１Ａについて説明する図である。

図４を参照して、実施の形態２に従う半導体装置１Ａは、信号切替回路１０Ａと、信号電圧比較回路３Ａと、制御回路４Ａと、入力部２とを含む。入力部２の構成については実施の形態１で説明したのと同様である。

信号電圧比較回路３Ａは、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎのうちの１つのアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆ１１およびＶｒｅｆ１２（＜Ｖｒｅｆ１）とを順次比較する。信号電圧比較回路３は、比較結果に基づく判定信号Ｖｃｏｍｐ１１およびＶｃｏｍｐ１２を制御回路４Ａに出力する。

例えば、信号電圧比較回路３Ａは、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎのうちの１つのアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆ１１とを順次比較して、アナログ入力信号ＳＩＧの電圧が基準電圧Ｖｒｅｆ１１以上である場合には、判定信号Ｖｃｏｍｐ１１（「Ｈ」レベル）を出力する。

一方、信号電圧比較回路３Ａは、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎのうちの１つのアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆ１１とを順次比較して、アナログ入力信号ＳＩＧの電圧が基準電圧Ｖｒｅｆ１１未満である場合には、判定信号Ｖｃｏｍｐ１１（「Ｌ」レベル）を出力する。

同様に、信号電圧比較回路３Ａは、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎのうちの１つのアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆ１２とを順次比較して、アナログ入力信号ＳＩＧの電圧が基準電圧Ｖｒｅｆ１２以上である場合には、判定信号Ｖｃｏｍｐ１２（「Ｈ」レベル）を出力する。

一方、信号電圧比較回路３Ａは、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎのうちの１つのアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆ１２とを順次比較して、アナログ入力信号ＳＩＧの電圧が基準電圧Ｖｒｅｆ１２未満である場合には、判定信号Ｖｃｏｍｐ１２（「Ｌ」レベル）を出力する。

これにより、判定信号Ｖｃｏｍｐ１１，Ｖｃｏｍｐ１２に基づいてアナログ入力信号ＳＩＧの電圧範囲を３つのグループに判定することが可能である。

具体的には、判定信号Ｖｃｏｍｐ１１，Ｖｃｏｍｐ１２がともに「Ｈ」レベルである場合には、アナログ入力信号ＳＩＧは、基準電圧Ｖｒｅｆ１１以上～電圧ＶＤＤの範囲であることが判定される。判定信号Ｖｃｏｍｐ１１が「Ｌ」レベル，Ｖｃｏｍｐ１２が「Ｈ」レベルである場合には、アナログ入力信号ＳＩＧは、基準電圧Ｖｒｅｆ１２以上～電圧Ｖｒｅｆ１１未満の範囲であることが判定される。判定信号Ｖｃｏｍｐ１１が「Ｌ」レベル，Ｖｃｏｍｐ１２が「Ｌ」レベルである場合には、アナログ入力信号ＳＩＧは、電圧０～電圧Ｖｒｅｆ１２未満の範囲であることが判定される。

制御回路４Ａは、信号電圧比較回路３Ａの比較結果に基づき信号切替回路１０を制御する。

信号切替回路１０Ａは、（Ｎ＋１）個（Ｎ≧１）のバッファ回路５と、（Ｎ＋１）個のバッファ回路にそれぞれ対応して設けられ、各々が、複数の入力ノードと対応するバッファ回路との間に設けられる複数の入力信号切替回路と、（Ｎ＋１）個のバッファ回路にそれぞれ対応して設けられ、各々が、出力ノードと対応するバッファ回路との間に設けられる（Ｎ＋１）個の出力信号切替回路とを含む。

本例においては、信号電圧比較回路３Ａは、２つの基準電圧Ｖｒｅｆ１１，Ｖｒｅｆ１２を用いてアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆ１１，Ｖｒｅｆ１２とを比較する。基準電圧Ｖｒｅｆ１１，Ｖｒｅｆ１２の数（Ｎ）に応じて、バッファ回路を設ける。

一例として、信号切替回路１０は、３個のバッファ回路２５ａ，２５ｂ，２５ｃ（以下、総称してバッファ回路２５とも称する）と、３個のバッファ回路２５ａ，２５ｂ，２５ｃにそれぞれ対応して設けられ、各々が、複数の入力ノードと対応するバッファ回路２５との間に設けられる複数の入力信号切替回路２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃ，・・・と、３個のバッファ回路２５にそれぞれ対応して設けられ、各々が、出力ノードＯＵＴと対応するバッファ回路２５との間に設けられる３個の出力信号切替回路２０１ａ，２０１ｂ，２０１ｃとを含む。

制御回路４Ａは、信号電圧比較回路３Ａの比較結果に基づき、（Ｎ＋１）個のバッファ回路のうちの１つのバッファ回路と当該アナログ入力信号が入力される入力ノードとを接続するために複数の入力信号切替回路２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃ，・・・のうちの１つの入力信号切替回路を選択するための第１の選択信号および当該バッファ回路と出力ノードとを接続するために（Ｎ＋１）個の出力信号切替回路のうちの１つの出力信号切替回路を選択するための第２の選択信号を出力する。

一例として、制御回路４Ａは、信号電圧比較回路３Ａの比較結果に基づき、３個のバッファ回路２５ａ，２５ｂ，２５ｃのうちの１つのバッファ回路２５と当該アナログ入力信号が入力される入力ノードとを接続するために複数の入力信号切替回路２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃ，・・・のうちの１つの入力信号切替回路を選択するための第１の選択信号ＣＮＴＨ１～ＣＮＴＨｎ（以下、総称して選択信号ＣＮＴＨとも称する），ＣＮＴＭ１～ＣＮＴＭｎ（以下、総称して選択信号ＣＮＴＭとも称する），ＣＮＴＬ１～ＣＮＴＬｎ（以下、総称して、選択信号ＣＮＴＬ）および当該バッファ回路と出力ノードＯＵＴとを接続するために３個の出力信号切替回路２０１ａ，２０１ｂ，２０１ｃのうちの１つの出力信号切替回路を選択するための第２の選択信号ＣＮＴＯＨ，ＣＮＴＯＭ，ＣＮＴＯＬを出力する。

３つのバッファ回路２５ａ，２５ｂ，２５ｃが設けられ、当該バッファ回路２５ａ，２５ｂ，２５ｃと、出力ノードＯＵＴとの間には、出力信号切替回路２０１ａ，２０１ｂ，２０１ｃとが設けられる。

バッファ回路２５ａ，２５ｂ，２５ｃは、ボルテージフォロワ型のオペアンプである。

バッファ回路２５ａの入力ノードは、ノードＢＵＳＨと接続されている。バッファ回路２５ａは、出力信号切替回路２０１ａを介して出力ノードＯＵＴにバッファ回路２５ａの入力ノードＢＵＳＨと同じ電圧レベルの電圧を出力する。

バッファ回路２５ｂの入力ノードは、ノードＢＵＳＭと接続されている。バッファ回路２５ｂは、出力信号切替回路２０１ｂを介して出力ノードＯＵＴにバッファ回路２５ｂの入力ノードＢＵＳＭと同じ電圧レベルの電圧を出力する。

バッファ回路２５ｃの入力ノードは、ノードＢＵＳＬと接続されている。バッファ回路２５ｃは、出力信号切替回路２０１ｃを介して出力ノードＯＵＴにバッファ回路２５ｃの入力ノードＢＵＳＬと同じ電圧レベルの電圧を出力する。

入力信号切替回路２１ａは、入力ノード２ａとノードＢＵＳＨとの間に設けられ、選択信号ＣＮＴＨ１を受けて動作する。一例として、選択信号ＣＮＴＨ１が「Ｈ」レベルの場合には、入力信号切替回路２１ａがオンし、入力ノード２ａとバッファ回路２５ａとが接続される。一方、選択信号ＣＮＴＨ１が「Ｌ」レベルの場合には、入力信号切替回路２１ａはオフである。

入力信号切替回路２１ｂは、入力ノード２ａとノードＢＵＳＭとの間に設けられ、選択信号ＣＮＴＭ１を受けて動作する。一例として、選択信号ＣＮＴＭ１が「Ｈ」レベルの場合には、入力信号切替回路２１ｂがオンし、入力ノード２ａとバッファ回路２５ｂとが接続される。一方、選択信号ＣＮＴＭ１が「Ｌ」レベルの場合には、入力信号切替回路２１ｂはオフである。

入力信号切替回路２１ｃは、入力ノード２ａとノードＢＵＳＬとの間に設けられ、選択信号ＣＮＴＬ１を受けて動作する。一例として、選択信号ＣＮＴＬ１が「Ｈ」レベルの場合には、入力信号切替回路２１ｃがオンし、入力ノード２ａとバッファ回路２５ｃとが接続される。一方、選択信号ＣＮＴＬ１が「Ｌ」レベルの場合には、入力信号切替回路２１ｃはオフである。

すなわち、信号電圧比較回路３Ａは、入力ノード２に入力されるアナログ入力信号ＳＩＧと基準電圧Ｖｒｅｆ１１，Ｖｒｅｆ１２とを比較する。制御回路４Ａは、選択信号ＣＮＴＨ，ＣＮＴＭ，ＣＮＴＬの一方を「Ｈ」レベルに設定し、それ以外を「Ｌ」レベルに設定する。また、制御回路４Ａは、選択信号ＣＮＴＯＨ，ＣＮＴＯＭ，ＣＮＴＯＬのいずれかを「Ｈ」レベルに設定する。

選択信号ＣＮＴＨが「Ｈ」レベルの場合には、選択信号ＣＮＴＯＨも「Ｈ」レベルに設定する。一方、選択信号ＣＮＴＭが「Ｈ」レベルの場合には、選択信号ＣＮＴＯＭも「Ｈ」レベルに設定する。一方、選択信号ＣＮＴＬが「Ｈ」レベルの場合には、選択信号ＣＮＴＯＬも「Ｈ」レベルに設定する。

これにより、入力ノード２は、バッファ回路２５ａ，２５ｂ，２５ｃのいずれかと接続される。

バッファ回路２５ａ，２５ｂ，２５ｃは、出力信号切替回路２０１ａ，２０１ｂ，２０１ｃのいずれか一方を介して出力ノードＯＵＴに入力ノード２に入力されるアナログ入力信号ＳＩＧと同じ電圧を出力する。

具体的には、例えば、入力ノード２ａに入力されるアナログ入力信号ＳＩＧ１が基準電圧Ｖｒｅｆ１１以上である場合について説明する。

信号電圧比較回路３Ａは、判定信号Ｖｃｏｍｐ１１（「Ｈ」レベル），Ｖｃｏｍｐ１２（「Ｈ」レベル）を出力する。

制御回路４Ａは、第１の選択信号ＣＮＴＨ１（「Ｈ」レベル）を出力し、他の選択信号は「Ｌ」レベルに設定する。また、制御回路４Ａは、第２の選択信号ＣＮＴＯＨ（「Ｈ」レベル）を出力し、選択信号ＣＮＴＯＭ（「Ｌ」レベル），ＣＮＴＯＬ（「Ｌ」レベル）を設定する。

これにより、アナログ入力信号ＳＩＧ１は、バッファ回路２５ａのバッファ処理により出力ノードＯＵＴに出力される。

一方、入力ノード２ａに入力されるアナログ入力信号ＳＩＧ１が基準電圧Ｖｒｅｆ１１未満、基準電圧Ｖｒｅｆ１２以上である場合について説明する。

信号電圧比較回路３Ａは、判定信号Ｖｃｏｍｐ１１（「Ｌ」レベル），Ｖｃｏｍｐ１２（「Ｈ」レベル）を出力する。

制御回路４Ａは、第１の選択信号ＣＮＴＭ１（「Ｈ」レベル）を出力し、他の選択信号は「Ｌ」レベルに設定する。また、制御回路４Ａは、第２の選択信号ＣＮＴＯＭ（「Ｈ」レベル）を出力し、選択信号ＣＮＴＯＨ（「Ｌ」レベル），ＣＮＴＯＬ（「Ｌ」レベル）を設定する。

これにより、アナログ入力信号ＳＩＧ１は、バッファ回路２５ｂのバッファ処理により出力ノードＯＵＴに出力される。

一方、入力ノード２ａに入力されるアナログ入力信号ＳＩＧ１が基準電圧Ｖｒｅｆ１２未満である場合について説明する。

信号電圧比較回路３Ａは、判定信号Ｖｃｏｍｐ１１（「Ｌ」レベル），Ｖｃｏｍｐ１２（「Ｌ」レベル）を出力する。

制御回路４Ａは、第１の選択信号ＣＮＴＬ１（「Ｈ」レベル）を出力し、他の選択信号は「Ｌ」レベルに設定する。また、制御回路４Ａは、第２の選択信号ＣＮＴＯＬ（「Ｈ」レベル）を出力し、選択信号ＣＮＴＯＨ（「Ｌ」レベル），ＣＮＴＯＭ（「Ｌ」レベル）を設定する。

これにより、アナログ入力信号ＳＩＧ１は、バッファ回路２５ｃのバッファ処理により出力ノードＯＵＴに出力される。

すなわち、入力ノード２に入力されるアナログ入力信号ＳＩＧが基準電圧Ｖｒｅｆ１１以上であれば、バッファ回路２５ａのバッファ処理により出力ノードＯＵＴに出力される。

一方、入力ノード２に入力されるアナログ入力信号ＳＩＧが基準電圧Ｖｒｅｆ１１未満であり、基準電圧Ｖｒｅｆ１２以上であれば、バッファ回路２５ｂのバッファ処理により出力ノードＯＵＴに出力される。

一方、入力ノード２に入力されるアナログ入力信号ＳＩＧが基準電圧Ｖｒｅｆ１２未満であれば、バッファ回路２５ｃのバッファ処理により出力ノードＯＵＴに出力される。

当該方式の場合に、基準電圧Ｖｒｅｆ１１が２ＶＤＤ／３に設定され、Ｖｒｅｆ１２がＶＤＤ／３に設定される場合について説明する。

この構成の場合には、上記したように、上昇させる振幅幅が比較例の１／３であるため比較例よりも高速に出力ノードに出力することが可能である。すなわち、最大の振幅電圧は１／３となっているため、電圧応答も１／３の時間に短縮されることになる。

アナログ入力信号ＳＩＧ１～ＳＩＧｎのそれぞれについて、基準電圧Ｖｒｅｆ１１よりも高電圧か、基準電圧Ｖｒｅｆ１１未満かつ基準電圧Ｖｒｅｆ１２以上の高電圧か、基準電圧Ｖｒｅｆ１２よりも低い低電圧かの３つに分類して、入力ノードからバッファ回路までの信号経路を切り替えている。それによりノードＢＵＳＨおよびバッファ回路２５ａの信号電圧は、基準電圧Ｖｒｅｆ１１～ＶＤＤの範囲に限定される。同様に、ノードＢＵＳＭおよびバッファ回路２５ｂの信号電圧はＶｒｅｆ１２～Ｖｒｅｆ１１の範囲に限定される。同様に、ノードＢＵＳＬおよびバッファ回路２５ｃの信号電圧は０Ｖ～Ｖｒｅｆ１２の範囲に限定される。

基準電圧Ｖｒｅｆ１１，Ｖｒｅｆ１２は、基準電圧Ｖｒｅｆ１１＞Ｖｒｅｆ１２を満たす任意の電圧値である。電圧範囲を最も小さく分割するために、基準電圧Ｖｒｅｆ１１を２ＶＤＤ／３に設定している。基準電圧Ｖｒｅｆ１２をＶＤＤ／３に設定している。

ノードＢＵＳＨおよびバッファ回路２５ａに接続される入力信号の電圧範囲は２ＶＤＤ／３～ＶＤＤである。

ノードＢＵＳＭおよびバッファ回路２５ｂに接続される入力信号の電範囲はＶＤＤ／３～２ＶＤＤ／３である。それぞれの入力信号間の電圧差は最大でＶＤＤ／２である。

ノードＢＵＳＬおよびバッファ回路２５ｃに接続される入力信号の電範囲は０Ｖ～ＶＤＤ／３である。それぞれの入力信号間の電圧差は最大でＶＤＤ／３である。

電圧差がＶＤＤ／３の入力信号切替回路がスイッチングした際の共通配線の電圧応答は次式（５）で示される。

本例においては、２つの基準電圧Ｖｒｅｆを用いて信号電圧比較回路３Ａにてアナログ入力信号ＳＩＧ１～ＳＩＧｎを３段階で判定する場合について説明したが、基準電圧ＶｒｅｆをＮ個用いることでアナログ入力信号ＳＩＧ１～ＳＩＧｎを（Ｎ＋１）段階で判定することが可能である。これにより、バッファ回路と接続される入力ノードの電圧振幅をより小さい振幅とにすることで高速化することが可能である。

上記において実施の形態２に従う信号電圧比較回路３Ａは、基準電圧Ｖｒｅｆ１１およびＶｒｅｆ１２を用いて、アナログ入力信号を３段階で判定するために判定信号Ｖｃｏｍｐ１１およびＶｃｏｍｐ１２を用いて判定する方式について説明した。

一方で、信号電圧比較回路３Ａの代わりに２ビットのアナログデジタルコンバータ回路を用いても同様に適用可能である。仮に、アナログ入力信号ＳＩＧ１～ＳＩＧｎを（Ｎ＋１）段階で判定する場合には、信号電圧比較回路３Ａの代わりに、（Ｎ＋１）≦２^mを満たすｍビットのアナログデジタルコンバータ回路を用いてもよい。

ｎビットのアナログデジタルコンバータ回路を用いた場合には、アナログ入力信号を２ⁿ段階で判定することが可能である。したがって、最大電圧振幅はＶＤＤ／２ⁿとなるため、出力における電圧応答時間も１／２ⁿに高速化することが可能である。

実施の形態３．
図５は、本開示の実施の形態３における半導体装置１Ｂについて説明する図である。

図５を参照して、実施の形態３に従う半導体装置１Ｂは、信号切替回路１０Ｂと、信号電圧比較回路３と、制御回路４Ｂと、入力部２Ｐとを含む。信号電圧比較回路３の構成については実施の形態１で説明したのと同様である。

入力部２Ｐは、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎｍ（以下、総称してアナログ入力信号ＳＩＧとも称する）が入力される入力ノード２ａ～２ｎｍを有する。

実施の形態３においては、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎｍを複数のグループに分割する場合について説明する。一例として、ｍ個のアナログ入力信号ＳＩＧ毎にｎ個のグループに分割する場合について説明する。

信号電圧比較回路３は、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎｍのうちの１つのアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆとを順次比較する。信号電圧比較回路３は、比較結果に基づく判定信号Ｖｃｏｍｐを制御回路４Ｂに出力する。例えば、信号電圧比較回路３は、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎｍのうちの１つのアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆとを順次比較して、アナログ入力信号ＳＩＧの電圧が基準電圧Ｖｒｅｆ以上である場合には、判定信号Ｖｃｏｍｐ（「Ｈ」レベル）を出力する。一方、信号電圧比較回路３は、複数のアナログ入力信号ＳＩＧ１～ＳＩＧｎｍのうちの１つのアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆとを順次比較して、アナログ入力信号ＳＩＧの電圧が基準電圧Ｖｒｅｆ未満である場合には、判定信号Ｖｃｏｍｐ（「Ｌ」レベル）を出力する。

制御回路４Ｂは、信号電圧比較回路３の比較結果に基づき信号切替回路１０Ｂを制御する。

信号切替回路１０Ｂは、（Ｎ＋１）個（Ｎ≧１）のバッファ回路５と、（Ｎ＋１）個のバッファ回路にそれぞれ対応して設けられ、各々が、複数の入力ノードと対応するバッファ回路との間に設けられる複数の入力信号切替回路と、（Ｎ＋１）個のバッファ回路にそれぞれ対応して設けられ、各々が、出力ノードと対応するバッファ回路との間に設けられる（Ｎ＋１）個の出力信号切替回路とを含む。

また、信号切替回路１０Ｂは、ｎ個のグループにそれぞれ対応して設けられ、各グループに属する入力ノードに接続される入力信号切替回路と（Ｎ＋１）個のバッファ回路との間に設けられる複数のサブ入力信号切替回路をさらに含む。

本例においては、信号電圧比較回路３は、１つの基準電圧Ｖｒｅｆを用いてアナログ入力信号ＳＩＧの電圧と、基準電圧Ｖｒｅｆとを比較する。基準電圧Ｖｒｅｆの数（Ｎ）に応じて、バッファ回路を設ける。

一例として、信号切替回路１０Ｂは、２個のバッファ回路５ａ，５ｂ（以下、総称してバッファ回路５とも称する）と、２個のバッファ回路５ａ，５ｂにそれぞれ対応して設けられ、各々が、複数の入力ノードと対応するバッファ回路５との間に設けられる複数の入力信号切替回路３１１ａ，３１１ｂ，３１２ａ，３１２ｂ，・・・と、２個のバッファ回路５にそれぞれ対応して設けられ、各々が、出力ノードＯＵＴと対応するバッファ回路５との間に設けられる２個の出力信号切替回路１０１ａ，１０１ｂとを含む。

また、信号切替回路１０Ｂは、ｍ個のグループにそれぞれ対応して設けられ、各グループに属する入力ノードに接続される入力信号切替回路と２個のバッファ回路５ａ，５ｂとの間に設けられるサブ入力信号切替回路３２１ａ，３２１ｂ，３２２ａ，３２２ｂ，３２３ａ，３２３ｂ，・・・をさらに含む。

一例として、制御回路４は、信号電圧比較回路３の比較結果に基づき、２個のバッファ回路５ａ，５ｂのうちの１つのバッファ回路５と当該アナログ入力信号が入力される入力ノードとを接続するために複数の入力信号切替回路３１１ａ，３１１ｂ，３１２ａ，３１２ｂ，・・・のうちの１つの入力信号切替回路を選択するための第１の選択信号ＣＮＴＨ１～ＣＮＴＨｎｍ（以下、総称して選択信号ＣＮＴＨとも称する），ＣＮＴＬ１～ＣＮＴＬｎｍ（以下、総称して、選択信号ＣＮＴＬ）および当該バッファ回路と出力ノードＯＵＴとを接続するために２個の出力信号切替回路１０１ａ，１０１ｂのうちの１つの出力信号切替回路を選択するための第２の選択信号ＣＮＴＯＨ，ＣＮＴＯＬを出力する。

また、制御回路４は、信号電圧比較回路３の比較結果に基づき、２個のバッファ回路５ａ，５ｂのうちの１つのバッファ回路と当該アナログ入力信号が入力される入力ノードとを接続するために複数のサブ入力信号切替回路３２１ａ，３２１ｂ，３２２ａ，３２２ｂ，３２３ａ，３２３ｂ，・・・のうちの１つのサブ入力信号切替回路を選択するための第３の選択信号ＣＮＴ２Ｈ１～ＣＮＴ２Ｈｎ，ＣＮＴ２Ｌ１～ＣＮＴ２Ｌｎを出力する。

サブ入力信号切替回路３２１ａ，３２１ｂは、ｍ個の入力ノードに対応して共通に設けられる。サブ入力信号切替回路３２２ａ，３２２ｂは、ｍ個の入力ノードに対応して共通に設けられる。サブ入力信号切替回路３２３ａ，３２３ｂは、ｍ個の入力ノードに対応して共通に設けられる。

サブ入力信号切替回路３２１ａは、ノードＢＵＳＨとｍ個の入力ノードに対応してそれぞれ設けられた入力信号切替回路３１１ａ，３１２ａ，・・・との間に設けられ、選択信号ＣＮＴ２Ｈ１を受けて動作する。一例として、選択信号ＣＮＴ２Ｈ１が「Ｈ」レベルの場合には、サブ入力信号切替回路３２１ａがオンし、ｍ個の入力ノードに対応して設けられた入力信号切替回路３１１ａ，３１２ａ，・・・とバッファ回路５ａとが接続される。一方、選択信号ＣＮＴＨ１が「Ｌ」レベルの場合には、サブ入力信号切替回路３２１ａはオフである。

サブ入力信号切替回路３２１ｂは、ノードＢＵＳＬとｍ個の入力ノードに対応してそれぞれ設けられた入力信号切替回路３１１ｂ，３１２ｂ，・・・との間に設けられ、選択信号ＣＮＴ２Ｌ１を受けて動作する。一方、選択信号ＣＮＴＬ１が「Ｌ」レベルの場合には、サブ入力信号切替回路３２１ｂはオフである。

入力信号切替回路３１１ａは、入力ノード２ａとサブ入力信号切替回路３２１ａとの間に設けられ、選択信号ＣＮＴＨ１を受けて動作する。一例として、選択信号ＣＮＴＨ１が「Ｈ」レベルの場合には、入力信号切替回路３１１ａがオンし、入力ノード２ａとサブ入力信号切替回路３２１ａとが接続される。一方、選択信号ＣＮＴＨ１が「Ｌ」レベルの場合には、入力信号切替回路３１１ａはオフである。

入力信号切替回路３１１ｂは、入力ノード２ａとサブ入力信号切替回路３２１ｂとの間に設けられ、選択信号ＣＮＴＬ１を受けて動作する。一例として、選択信号ＣＮＴＬ１が「Ｈ」レベルの場合には、入力信号切替回路３１１ｂがオンし、入力ノード２ａとサブ入力信号切替回路３２１ｂとが接続される。一方、選択信号ＣＮＴＬ１が「Ｌ」レベルの場合には、入力信号切替回路３１１ｂはオフである。

すなわち、信号電圧比較回路３は、入力ノード２に入力されるアナログ入力信号ＳＩＧと基準電圧Ｖｒｅｆとを比較する。制御回路４は、選択信号ＣＮＴＨ，ＣＮＴＬの一方を「Ｈ」レベルに設定し、他方を「Ｌ」レベルに設定する。また、制御回路４は、選択信号ＣＮＴ２Ｈ，ＣＮＴ２Ｌの一方を「Ｈ」レベルに設定し、他方を「Ｌ」レベルに設定する。また、制御回路４は、選択信号ＣＮＴＯＨ，ＣＮＴＯＬのいずれかを「Ｈ」レベルに設定する。

選択信号ＣＮＴＨが「Ｈ」レベルの場合には、選択信号ＣＮＴ２Ｈ，選択信号ＣＮＴＯＨも「Ｈ」レベルに設定する。一方、選択信号ＣＮＴＬが「Ｈ」レベルの場合には、選択信号ＣＮＴ２Ｌ，選択信号ＣＮＴＯＬも「Ｈ」レベルに設定する。

制御回路４Ｂは、第１の選択信号ＣＮＴＨ１（「Ｈ」レベル）を出力し、他の選択信号は「Ｌ」レベルに設定する。また、制御回路４は、第２の選択信号ＣＮＴＯＨ（「Ｈ」レベル）を出力し、選択信号ＣＮＴＯＬ（「Ｌ」レベル）を設定する。また、制御回路４は、第３の選択信号ＣＮＴ２Ｈ１（「Ｈ」レベル）を出力し、他の選択信号を「Ｌ」レベルに設定する。

制御回路４Ｂは、第１の選択信号ＣＮＴＬ１（「Ｈ」レベル）を出力し、他の選択信号は「Ｌ」レベルに設定する。また、制御回路４は、第２の選択信号ＣＮＴＯＬ（「Ｈ」レベル）を出力し、選択信号ＣＮＴＯＨ（「Ｌ」レベル）を設定する。また、制御回路４は、第３の選択信号ＣＮＴ２Ｌ１（「Ｈ」レベル）を出力し、他の選択信号を「Ｌ」レベルに設定する。

当該処理をアナログ入力信号ＳＩＧ２～ＳＩＧｎｍについて順次実行する。

本例においては、入力信号切替回路をグループ毎に分割して、グループ毎にサブ入力信号切替回路を設けて、入力信号切替回路と、バッファ回路との間に設ける構成とした。

当該構成により、バッファ回路の入力ノードに直接接続される入力信号切替回路の個数を削減することが可能となる。入力ノードに直接接続される入力信号切替回路の個数を削減することにより、バッファ回路の入力ノードにかかる容量成分を低減することが可能となる。

これにより、アナログ入力信号の総数が多い場合であっても、電圧応答時間を高速化することが可能となる。

実施の形態４．
実施の形態４においては、バッファ回路の精度を向上させる方式について説明する。

図６は、本開示の実施の形態４における半導体装置１Ｃについて説明する図である。

図６を参照して、実施の形態４に従う半導体装置１Ｃは、信号切替回路１０Ｃと、信号電圧比較回路３と、制御回路４Ｃと、入力部２とを含む。入力部２、信号電圧比較回路３の構成については実施の形態１で説明したものと同様である。

制御回路４Ｃは、信号電圧比較回路３の比較結果に基づき信号切替回路１０Ｃを制御する。

信号切替回路１０Ｃは、２個のバッファ回路５ａ，５ｂと、２個のバッファ回路５ａ，５ｂにそれぞれ対応して設けられ、各々が、複数の入力ノードと対応するバッファ回路５との間に設けられる複数の入力信号切替回路１１ａ，１１ｂ，１２ａ，１２ｂ，・・・と、２個のバッファ回路５にそれぞれ対応して設けられ、各々が、出力ノードＯＵＴと対応するバッファ回路５との間に設けられる２組の出力信号切替回路とを含む。

本例においては、基準電圧Ｖｒｅｆに対して、当該基準電圧Ｖｒｅｆよりも少し大きい供給電圧ＶｒｅｆＵおよび当該基準電圧Ｖｒｅｆよりも少し小さい供給電圧ＶｒｅｆＤの入力を受ける。

当該、供給電圧ＶｒｅｆＵおよびＶｒｅｆＤはバッファ回路５で用いられる。

具体的には、バッファ回路５ａは、電源電圧ＶＤＤと、供給電圧ＶｒｅｆＤと接続されて動作する。また、バッファ回路５ｂは、供給電圧ＶｒｅｆＵとＶＳＳと接続されて動作する。

各出力信号切替回路は、対応するバッファ回路５ａ，５ｂと内部ノードとの間に設けられる第１スイッチ１０１ａ，１０１ｂと、内部ノードと出力ノードＯＵＴとの間に設けられる第２スイッチ１０３ａ，１０３ｂと、内部ノードと対応するバッファ回路５ａ，５ｂが供給を受ける第１および第２の供給電圧のうちの一方の供給電圧との間に設けられる第３スイッチ１０２ａ，１０２ｂとを含む。

本例においては、第１スイッチ１０１ａは、選択信号ＣＮＴＯＨ１の入力を受けて動作する。一例として、第１スイッチ１０１ａは、選択信号ＣＮＴＯＨ１が「Ｈ」レベルの場合には導通して、バッファ回路５ａと内部ノードとが接続される。なお、第１スイッチ１０１ａは、選択信号ＣＮＴＯＨ１が「Ｌ」レベルの場合には非導通となり、バッファ回路５ａと内部ノードとは切離される。

第１スイッチ１０１ｂは、選択信号ＣＮＴＯＬ１の入力を受けて動作する。一例として、第１スイッチ１０１ｂは、選択信号ＣＮＴＯＬ１が「Ｈ」レベルの場合には導通して、バッファ回路５ｂと内部ノードとが接続される。なお、第１スイッチ１０１ｂは、選択信号ＣＮＴＯＬ１が「Ｌ」レベルの場合には非導通となり、バッファ回路５ｂと内部ノードとは切離される。

第２スイッチ１０２ａは、選択信号ＣＮＴＯＨ２の入力を受けて動作する。一例として、第２スイッチ１０２ａは、選択信号ＣＮＴＯＨ２が「Ｈ」レベルの場合には導通して、内部ノードと供給電圧ＶｒｅｆＤとが接続される。なお、第２スイッチ１０２ａは、選択信号ＣＮＴＯＨ２が「Ｌ」レベルの場合には非導通となり、内部ノードと供給電圧ＶｒｅｆＤとは切離される。

第２スイッチ１０２ｂは、選択信号ＣＮＴＯＬ２の入力を受けて動作する。一例として、第２スイッチ１０２ｂは、選択信号ＣＮＴＯＬ２が「Ｈ」レベルの場合には導通して、内部ノードと供給電圧ＶｒｅｆＵとが接続される。なお、第２スイッチ１０２ｂは、選択信号ＣＮＴＯＬ２が「Ｌ」レベルの場合には非導通となり、内部ノードと供給電圧ＶｒｅｆＵとは切離される。

第３スイッチ１０３ａは、選択信号ＣＮＴＯＨ３の入力を受けて動作する。一例として、第３スイッチ１０３ａは、選択信号ＣＮＴＯＨ３が「Ｈ」レベルの場合には導通して、内部ノードと出力ノードＯＵＴとが接続される。なお、第３スイッチ１０３ａは、選択信号ＣＮＴＯＨ３が「Ｌ」レベルの場合には非導通となり、内部ノードと出力ノードＯＵＴとは切離される。

第３スイッチ１０３ｂは、選択信号ＣＮＴＯＬ３の入力を受けて動作する。一例として、第３スイッチ１０３ｂは、選択信号ＣＮＴＯＬ３が「Ｈ」レベルの場合には導通して、内部ノードと出力ノードＯＵＴとが接続される。なお、第３スイッチ１０３ｂは、選択信号ＣＮＴＯＬ３が「Ｌ」レベルの場合には非導通となり、内部ノードと出力ノードＯＵＴとは切離される。

制御回路４Ｃは、第１の選択信号ＣＮＴＨ１（「Ｈ」レベル）を出力し、他の選択信号は「Ｌ」レベルに設定する。また、制御回路４Ｃは、第２の選択信号ＣＮＴＯＨ１（「Ｈ」レベル）を出力し、第２の選択信号ＣＮＴＯＬ１（「Ｌ」レベル）を設定する。

また、制御回路４Ｃは、選択信号ＣＮＴＯＨ２（「Ｌ」レベル）、選択信号ＣＮＴＯＨ３（「Ｈ」レベル）、選択信号ＣＮＴＯＬ２（「Ｈ」レベル）、選択信号ＣＮＴＯＬ３（「Ｌ」レベル）を設定する。

制御回路４Ｃは、第１の選択信号ＣＮＴＬ１（「Ｈ」レベル）を出力し、他の選択信号は「Ｌ」レベルに設定する。また、制御回路４Ｃは、第２の選択信号ＣＮＴＯＬ１（「Ｈ」レベル）を出力し、第２の選択信号ＣＮＴＯＨ１（「Ｌ」レベル）を設定する。

また、制御回路４Ｃは、選択信号ＣＮＴＯＬ２（「Ｌ」レベル）、選択信号ＣＮＴＯＬ３（「Ｈ」レベル）、選択信号ＣＮＴＯＨ２（「Ｌ」レベル）、選択信号ＣＮＴＯＨ３（「Ｌ」レベル）を設定する。

図７は、本開示の実施形態４に従うバッファ回路５ａ，５ｂの動作電圧範囲について説明する図である。図７に示されるようにバッファ回路５ａは、電圧ＶＤＤと供給電圧ＶｒｅｆＤとの供給を受けるため動作電圧範囲ＢｕｆｆｅｒＨは、供給電圧ＶｒｅｆＤ～電圧ＶＤＤの範囲内で動作する。

また、バッファ回路５ｂは、供給電圧ＶｒｅｆＵと電圧ＶＳＳとの供給を受けるため動作電圧範囲ＢｕｕｆｆｅｒＬは、電圧ＶＳＳ～供給電圧ＶｒｅｆＵの範囲内で動作する。

したがって、バッファ回路５ａ，５ｂともに基準電圧Ｖｒｅｆを跨ぐように動作電圧範囲が広い状態で動作可能に設けられている。

仮に、信号電圧比較回路３の基準電圧Ｖｒｅｆに対して、バッファ回路５ａ，５ｂの動作電圧範囲下限およびバッファ回路５ｂの動作電圧範囲上限がＶｒｅｆだったとした場合、入力電圧が基準電圧Ｖｒｅｆ付近の電圧であった際、バッファ回路５の動作電圧範囲近傍の値となり、誤差が生じる可能性がる。

本開示の適用例として、ＬＣＤやＯＬＥＤなどの表示装置を一例とした場合に、当該表示装置では、人間の色の見え方に対する補正として、γカーブ補正が適用され、中間階調付近の電圧は見え方に対して敏感に影響を与える可能性がある。したがって、中間階調付近の電圧となる基準電圧Ｖｒｅｆを入力した際に誤差が発生することを回避することが望ましい。

本開示の構成の如く、供給電圧ＶｒｅｆＵとＶｒｅｆＤとの間を一例として１Ｖ程度の電圧差がつくように設定することで、バッファ回路５ａ，５ｂの動作電圧範囲は１Ｖ程度オーバーラップする領域を有する。このオーバーラップ領域内に基準電圧Ｖｒｅｆの電圧値が入るように電圧値の設定を行うことで、基準電圧Ｖｒｅｆ近傍の電圧が入力された場合にも動作電圧範囲に余裕があるため、誤差を抑制することが可能となる。すなわち、バッファ回路の精度を向上させることが可能である。

本開示の如く、バッファ回路５ａ，５ｂの動作電圧範囲は制限されているため、バッファ回路５ａ，５ｂは全体を耐圧の低いトランジスタで構成することが可能である。

具体的には、バッファ回路５ａは、電圧がＶｒｅｆＤ～ＶＤＤの耐圧を確保し、バッファ回路５ｂは、電圧がＶＳＳ～ＶｒｅｆＵの耐圧を確保すればよい。

供給電圧ＶｒｅｆＵ，ＶｒｅｆＤ、基準電圧Ｖｒｅｆの関係は次の式（６）にて示される。

ＶｒｅｆＤ≦Ｖｒｅｆ≦ＶｒｅｆＵ・・・（６）
また、制御回路４Ｃは、バッファ回路５ａを動作させる場合には、第２スイッチ１０２ｂに対して選択信号ＣＮＴＯＬ２（「Ｈ」レベル）に設定する。一方、制御回路４Ｃは、バッファ回路５ｂを動作させる場合には、第２スイッチ１０２ａに対して選択信号ＣＮＴＯＨ２（「Ｈ」レベル）に設定する。

出力ノードＯＵＴは、電圧ＶＳＳ～ＶＤＤまでの動作電圧範囲となるため、バッファ回路５ａ，５ｂと出力ノードＯＵＴを直接接続した場合、バッファ回路５ａと５ｂとを切り替えた際に、バッファ回路５ａ，５ｂの出力にはそれぞれのバッファ回路５ａ，５ｂを構成するトランジスタの耐圧を超える可能性がある。

そのため、それぞれのバッファ回路５ａ，５ｂの出力と出力ノードＯＵＴの間に中間ノードを設け、出力ノードＯＵＴに選択されていない方のバッファ回路側の中間ノードに、バッファ回路５ａ，５ｂの動作電圧範囲内の電圧を与える。本例においては、第２スイッチ１０２ａ，１０２ｂを設ける。

具体的には、制御回路４Ｃは、例えば、入力ノード２ａにアナログ入力信号ＳＩＧ１が基準電圧Ｖｒｅｆ以上の場合には選択信号ＣＮＴＯＬ２（「Ｈ」レベル）に設定して、バッファ回路５ａの出力電圧を出力ノードＯＵＴに出力するとともに、バッファ回路５ｂ側の中間ノードを供給電圧ＶｒｅｆＵに固定する。

制御回路４Ｃは、例えば、入力ノード２ａにアナログ入力信号ＳＩＧ１が基準電圧Ｖｒｅｆ未満の場合には選択信号ＣＮＴＯＨ２（「Ｈ」レベル）に設定して、バッファ回路５ｂの出力電圧を出力ノードＯＵＴに出力するとともに、バッファ回路５ａ側の中間ノードを供給電圧ＶｒｅｆＤに固定する。

上記の動作により、バッファ回路５ａとその中間ノードは供給電圧ＶｒｅｆＤから電圧ＶＤＤ、バッファ回路５ｂとその中間ノードは電圧ＶＳＳから供給電圧ＶｒｅｆＵの動作電圧範囲となるため、第１スイッチ１０１ａ，１０１ｂも耐圧の低いトランジスタを用いて構成することができる。これにより回路面積を縮小することが可能である。

なお、基準電圧Ｖｒｅｆに対して供給電圧ＶｒｅｆＵ，ＶｒｅｆＤを生成することは、例えば昇圧回路や降圧回路を用いることにより実現することが可能である。なお、基準電圧Ｖｒｅｆを用いて供給電圧ＶｒｅｆＵ，ＶｒｅｆＤを生成するようにしても良いし、外部で生成した電圧を供給するようにしても良い。当該供給電圧の供給方式については特に限定されることなく任意の方式を採用可能である。以下においても同様である。

なお、本例においては、基準電圧Ｖｒｅｆによりバッファ回路の動作電圧範囲として２段階に分割する例について説明したが、これに限られず、図４で説明したようにバッファ回路を３個設ける構成としてもよい。この場合には、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を用いる場合について説明した。当該場合にも同様に適用可能である。

図８は、本開示の実施形態４に従うバッファ回路２５ａ，２５ｂ，２５ｃの動作電圧範囲について説明する図である。図８に示されるように、３段階に分割する場合について説明する。

バッファ回路２５ａは、電圧ＶＤＤと供給電圧Ｖｒｅｆ１Ｄとの供給を受けるため動作電圧範囲ＢｕｆｆｅｒＨは、供給電圧Ｖｒｅｆ１Ｄ～電圧ＶＤＤの範囲内で動作する。

バッファ回路２５ｂは、供給電圧Ｖｒｅｆ１Ｕと供給電圧Ｖｒｅｆ２Ｄとの供給を受けるため動作電圧範囲ＢｕｆｆｅｒＭは、供給電圧Ｖｒｅｆ２Ｄ～供給電圧Ｖｒｅｆ１Ｕの範囲内で動作する。

バッファ回路２５ｃは、供給電圧Ｖｒｅｆ２Ｕと電圧ＶＳＳとの供給を受けるため動作電圧範囲ＢｕｕｆｆｅｒＬは、電圧ＶＳＳ～供給電圧Ｖｒｅｆ２Ｕの範囲内で動作する。

したがって、基準電圧Ｖｒｅｆ１に跨がるようにバッファ回路２５ａ，２５ｂの動作電圧範囲ＢｕｆｆｅｒＨおよびＢｕｆｆｅｒＭが設定される。また、基準電圧Ｖｒｅｆ２に跨がるようにバッファ回路２５ｂ，２５ｃの動作電圧範囲ＢｕｆｆｅｒＭおよびＢｕｆｆｅｒＬが設定される。

本開示の構成の如く、供給電圧Ｖｒｅｆ１ＵとＶｒｅｆ１Ｄとの間を一例として１Ｖ程度の電圧差がつくように設定することで、バッファ回路２５ａ，２５ｂの動作電圧範囲は１Ｖ程度オーバーラップする領域を有する。このオーバーラップ領域内に基準電圧Ｖｒｅｆ１の電圧値が入るように電圧値の設定を行うことで、基準電圧Ｖｒｅｆ１近傍の電圧が入力された場合にも動作電圧範囲に余裕があるため、誤差を抑制することが可能となる。すなわち、バッファ回路の精度を向上させることが可能である。供給電圧Ｖｒｅｆ２ＵとＶｒｅｆ２Ｄとの間を一例として１Ｖ程度の電圧差がつくように設定することで、バッファ回路２５ｂ，２５ｃの動作電圧範囲は１Ｖ程度オーバーラップする領域を有する。このオーバーラップ領域内に基準電圧Ｖｒｅｆ２の電圧値が入るように電圧値の設定を行うことで、基準電圧Ｖｒｅｆ２近傍の電圧が入力された場合にも動作電圧範囲に余裕があるため、誤差を抑制することが可能となる。すなわち、バッファ回路の精度を向上させることが可能である。

なお、上記においては、１つの基準電圧Ｖｒｅｆに対して２個のバッファ回路、２つの基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２に対して３個のバッファ回路を用いて実現する方式について説明したが、Ｎ個の基準電圧を用いて、（Ｎ＋１）個のバッファ回路を設ける場合についても同様に実現可能である。

例えば、Ｎ個の基準電圧はそれぞれ異なる電圧であり、電圧ＶＳＳの側から電圧ＶＤＤに向かって小さくなるように順番に第１～第Ｎ基準電圧が設けられるものとする。

（Ｎ＋１）個のバッファ回路は、電圧ＶＳＳと電圧ＶＤＤとの範囲内をそれぞれ第１～第Ｎ基準電圧に従って（Ｎ＋１）段階に分割する動作電圧範囲に対応付けられて設けられる。第Ｎ基準電圧のそれぞれに対して、対応する第Ｎ基準電圧よりも大きい供給電圧ＶｒｅｆＵと、対応する基準電圧よりも小さい供給電圧ＶｒｅｆＤが供給される。

第ｐ段階（ｐ＝１）に対応するバッファ回路は、電圧ＶＤＤと、第ｐ基準電圧に対応す供給電圧ＶｒｅｆＤとを受けて動作する。

第ｐ段階（ｐ≧２）に対応するバッファ回路は、第（ｐ－１）基準電圧に対応する供給電圧ＶｒｅｆＵと、第ｐ基準電圧に対応する供給電圧ＶｒｅｆＤとを受けて動作する。

第ｐ段階（ｐ＝Ｎ＋１）に対応するバッファ回路は、第（ｐ－１）基準電圧に対応する供給電圧ＶｒｅｆＵと、電圧ＶＳＳとを受けて動作する。

また、（Ｎ＋１）個のバッファ回路に対して（Ｎ＋１）個の出力信号切替回路が設けられる。各（Ｎ＋１）個の出力信号切替回路は、対応するバッファ回路と内部ノードとの間に設けられる第１スイッチと、内部ノードと出力ノードＯＵＴとの間に設けられる第２スイッチと、内部ノードと対応するバッファ回路が供給を受ける第１および第２の供給電圧のうちの一方の供給電圧との間に設けられる第３スイッチとを含むように構成される。

上述の実施の形態として例示した構成は、本開示の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本開示の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能である。また、上述した実施の形態において、他の実施の形態で説明した処理および構成を適宜採用して実施する場合であってもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，１Ａ，１Ｂ，１Ｃ半導体装置、２，２Ｐ入力部、３，３Ａ信号電圧比較回路、４，４Ａ，４Ｂ，４Ｃ制御回路、５，５ａ，５ｂ，２５，２５ａ，２５ｂ，２５ｃバッファ回路、１０，１０Ａ，１０Ｂ，１０Ｃ信号切替回路。

Claims

複数の入力ノードにそれぞれ対応して入力される、第１の電圧と前記第１の電圧よりも高い第２の電圧との範囲内の複数のアナログ入力信号を順次切り替えて出力ノードに出力する信号切替回路と、
前記複数のアナログ入力信号のうちの１つのアナログ入力信号の電圧と、Ｎ個の基準電圧（Ｎ≧１）とを順次比較する比較回路と、
前記比較回路の比較結果に基づき、前記信号切替回路を制御する制御回路とを備え、
前記信号切替回路は、
（Ｎ＋１）個のバッファ回路と、
前記（Ｎ＋１）個のバッファ回路にそれぞれ対応して設けられ、各々が、前記複数の入力ノードと対応するバッファ回路との間に設けられる複数の入力信号切替回路と、
前記（Ｎ＋１）個のバッファ回路にそれぞれ対応して設けられ、各々が、前記出力ノードと対応するバッファ回路との間に設けられる（Ｎ＋１）個の出力信号切替回路とを含み、
前記制御回路は、前記比較回路の比較結果に基づき、前記（Ｎ＋１）個のバッファ回路のうちの１つのバッファ回路と当該アナログ入力信号が入力される入力ノードとを接続するために前記複数の入力信号切替回路のうちの１つの入力信号切替回路を選択するための第１の選択信号および当該バッファ回路と前記出力ノードとを接続するために前記（Ｎ＋１）個の出力信号切替回路のうちの１つの出力信号切替回路を選択するための第２の選択信号を出力する、半導体装置。
各前記バッファ回路は、ボルテージフォロワ型のオペアンプに相当する、請求項１記載の半導体装置。
前記オペアンプは、前記第２の電圧から前記第１の電圧を減算した電圧／（Ｎ＋１）と前記第１の電圧との間の耐圧特性のトランジスタを含む、請求項２記載の半導体装置。
前記複数の入力ノードは、Ｍ個のグループに分割され、
前記信号切替回路は、前記Ｍ個のグループにそれぞれ対応して設けられ、各グループに属する入力ノードに接続される入力信号切替回路と前記（Ｎ＋１）個のバッファ回路との間に設けられる複数のサブ入力信号切替回路をさらに含み、
前記制御回路は、前記比較回路の比較結果に基づき、前記（Ｎ＋１）個のバッファ回路のうちの１つのバッファ回路と当該アナログ入力信号が入力される入力ノードとを接続するために前記複数のサブ入力信号切替回路のうちの１つのサブ入力信号切替回路を選択するための第３の選択信号を出力する、請求項１記載の半導体装置。
前記比較回路は、（Ｎ＋１）≦２^mを満たすｍビットのアナログデジタルコンバータである、請求項１記載の半導体装置。
前記Ｎ個の基準電圧はそれぞれ異なる電圧であり、前記第２の電圧の側から前記第１の電圧に向かって小さくなるように順番に第１～第Ｎ基準電圧として設けられ、
前記（Ｎ＋１）個のバッファ回路は、前記第１の電圧と前記第２の電圧との範囲内をそれぞれ第１～第Ｎ基準電圧に従って（Ｎ＋１）段階に分割する動作電圧範囲に対応付けられて設けられ、
前記第Ｎ基準電圧のそれぞれに対して、対応する第Ｎ基準電圧よりも大きい第１の供給電圧と、対応する基準電圧よりも小さい第２の供給電圧が供給され、
第ｐ段階（ｐ＝１）に対応するバッファ回路は、前記第２の電圧と、第ｐ基準電圧に対応する第２の供給電圧とを受けて動作し、
第ｐ段階（ｐ≧２）に対応するバッファ回路は、第（ｐ－１）基準電圧に対応する第１の供給電圧と、第ｐ基準電圧に対応する第２の供給電圧とを受けて動作し、
第ｐ段階（ｐ＝Ｎ＋１）に対応するバッファ回路は、第（ｐ－１）基準電圧に対応する第１の供給電圧と、前記第１の電圧とを受けて動作する、請求項１記載の半導体装置。
各前記（Ｎ＋１）個の出力信号切替回路は、
対応するバッファ回路と内部ノードとの間に設けられる第１スイッチと、
前記内部ノードと前記出力ノードとの間に設けられる第２スイッチと、
前記内部ノードと対応するバッファ回路が供給を受ける前記第１および第２の供給電圧のうちの一方の供給電圧との間に設けられる第３スイッチとを含む、請求項６記載の半導体装置。