KR20210118348A - 강화 패치를 사용한 강화 패키지 - Google Patents

강화 패치를 사용한 강화 패키지 Download PDF

Info

Publication number
KR20210118348A
KR20210118348A KR1020200075843A KR20200075843A KR20210118348A KR 20210118348 A KR20210118348 A KR 20210118348A KR 1020200075843 A KR1020200075843 A KR 1020200075843A KR 20200075843 A KR20200075843 A KR 20200075843A KR 20210118348 A KR20210118348 A KR 20210118348A
Authority
KR
South Korea
Prior art keywords
package
reinforcement patch
patch
reinforcement
redistribution structure
Prior art date
Application number
KR1020200075843A
Other languages
English (en)
Other versions
KR102425696B1 (ko
Inventor
치아-쿠에이 수
밍-치 유
포-야오 린
첸-슈오-마오
팽-챙 수
신-푸 젱
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210118348A publication Critical patent/KR20210118348A/ko
Application granted granted Critical
Publication of KR102425696B1 publication Critical patent/KR102425696B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81464—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81466—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Auxiliary Devices For And Details Of Packaging Control (AREA)
  • Packages (AREA)

Abstract

방법은 재배선 구조물을 형성하는 단계를 포함하며, 형성 프로세스는, 캐리어 위에 복수의 유전체 층들을 형성하는 단계, 복수의 유전체 층들로 연장하는 복수의 재배선 라인들을 형성하는 단계, 및 캐리어 위에 강화 패치(reinforcing patch)를 형성하는 단계를 포함한다. 방법은, 패키지 컴포넌트를 재배선 구조물에 본딩하는 단계를 더 포함하며, 패키지 컴포넌트는 강화 패치의 일부와 중첩되는 주변 영역을 갖는다. 그리고 방법은, 재배선 구조물 및 제1 패키지 컴포넌트를 캐리어로부터 본딩 분리(de-bonding)하는 단계를 포함한다.

Description

강화 패치를 사용한 강화 패키지 {REINFORCING PACKAGE USING REINFORCING PATCHES}
반도체 기술이 발달하면서, 반도체 칩/다이는 점점 더 작아지고 있다. 한편, 더 많은 기능들이 반도체 다이 안으로 집적되어야 한다. 따라서, 반도체 다이는 점점 더 많은 수의 I/O 패드가 더 작은 면적 안으로 패킹되게 할 필요가 있으며, I/O 패드의 밀도는 시간이 지남에 따라 빠르게 오른다. 그 결과, 반도체 다이의 패키징이 점점 더 어렵게 되며, 이는 패키징 수율에 악영향을 끼친다.
종래의 패키지 기술에서는, 다이들이 패키징되기 전에 웨이퍼로부터 쏘잉된다. 이 패키징 기술의 유리한 특징은 팬아웃(fan-out) 패키지를 형성할 수 있는 가능성이며, 이는 다이 상의 I/O 패드가 다이보다 더 큰 영역으로 재배선될 수 있다는 것을 의미하고 따라서 다이의 표면 상에 패킹되는 I/O 패드의 수가 증가될 수 있다. 이 패키징 기술의 또다른 유리한 특징은, “기지의 양호 다이(known-good-dies)”가 패키징되고 결함있는 다이는 폐기되며, 따라서 결함있는 다이에 비용과 노력이 낭비되지 않는다는 것이다. 패키징에서, 복수의 유전체 층 및 복수의 재배선 라인이 형성된다. 재배선 라인은 다이에 전기적으로 접속된다.
방법은 재배선 구조물을 형성하는 단계를 포함하며, 형성 프로세스는, 캐리어 위에 복수의 유전체 층들을 형성하는 단계, 복수의 유전체 층들로 연장하는 복수의 재배선 라인들을 형성하는 단계, 및 캐리어 위에 강화 패치(reinforcing patch)를 형성하는 단계를 포함한다. 방법은, 패키지 컴포넌트를 재배선 구조물에 본딩하는 단계를 더 포함하며, 패키지 컴포넌트는 강화 패치의 일부와 중첩되는 주변 영역을 갖는다. 그리고 방법은, 재배선 구조물 및 제1 패키지 컴포넌트를 캐리어로부터 본딩 분리(de-bonding)하는 단계를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 14는 일부 실시예에 따라 강화 패치를 포함하는 패키지의 형성에 있어서의 중간 단계들의 단면도를 예시한다.
도 15a 및 도 15b는 일부 실시예에 따라 전기적 기능을 갖는 강화 패치를 갖는 패키지의 단면도 및 평면도를 각각 예시한다.
도 16a, 도 16b, 도 16c, 도 16d, 도 16e, 도 16f 및 도 16g는 일부 실시예에 따른 예시적인 강화 패치의 패턴을 예시한다.
도 17 내지 도 19는 일부 실시예에 따른 일부 강화 패치의 레이아웃을 예시한다.
도 20 및 도 21은 일부 실시예에 따라 쓰루 비아를 갖는 패키지의 단면도 및 평면도를 각각 예시한다.
도 22는 일부 실시예에 따라 복수의 패키지 컴포넌트 및 대응하는 강화 패치를 갖는 패키지의 단면도를 예시한다.
도 23은 일부 실시예에 따라 패키지를 형성하기 위한 프로세스 흐름을 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “아래의”, “밑에”, “하부”, “위의”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예에 따라, 강화 패치를 포함하는 패키지 및 이의 형성 방법이 제공된다. 본 개시의 일부 실시예에 따르면, 강화 패치는 금속으로 형성되고, 높은 밀도를 갖는다. 강화 패치는 높은 스트레스를 받는 영역에, 예컨대 패키지에서 다이의 주변부 바로 아래의 영역에 있다. 여기에서 설명되는 실시예는, 본 개시의 내용을 형성하거나 사용하는 것을 가능하게 할 예를 제공하는 것이며, 당해 기술분야에서의 통상의 지식을 가진 자라면 상이한 실시예의 고려할 수 있는 범위 내에 유지되면서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호들은 유사한 요소들을 지정하는 데에 사용된다. 방법 실시예는 특정 순서로 수행되는 것으로 설명되어 있을 수 있지만, 다른 방법 실시예는 임의의 논리 순서로 수행될 수 있다.
도 1 내지 도 14는 본 개시의 일부 실시예에 따른 패키지의 형성에 있어서의 중간 단계들의 단면도를 예시한다. 대응하는 프로세스들이 도 23에 도시된 프로세스 흐름에도 개략적으로 반영되어 있다.
도 1은 캐리어(20) 및 캐리어(20) 상에 형성된 이형 막(22)을 예시한다. 캐리어(20)는 일부 실시예에 따르면 유리 캐리어일 수 있다. 캐리어(20)는 둥근 평면도 형상을 가질 수 있다. 이형 막(22)은 LTHC(Light-To-Heat-Conversion) 재료로 형성될 수 있으며, 이는 후속 단계에서 형성될 위의 구조물이 캐리어(20)로부터 떼어질 수 있도록 분해될 수 있다. 본 개시의 일부 실시예에 따르면, 이형 막(22)은 에폭시계 열-이형 재료로 형성된다. 이형 막(22)은 캐리어(20) 위에 코팅될 수 있다. 이형 막(22)의 상부 표면은 평평하고 평면이다.
유전체 층(24)이 이형 막(22) 상에 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 202로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(24)은 폴리머로 형성되며, 이는 폴리이미드, 폴리벤조옥사졸(PBO; Polybenzoxazole), 벤조시클로부텐(BCB; benzocyclobutene) 등으로 형성될 수 있거나 이를 포함할 수 있다. 유전체 층(24)은 또한 비-폴리머(무기 재료)로 형성될 수 있거나 이를 포함할 수 있으며, 이는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등일 수 있다.
도 2를 참조하면, 재배선 라인(RDL; Redistribution Line)(26)(그리고 가능하면 강화 패치(27))가 유전체 층(24) 위에 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 204로서 예시되어 있다. RDL(26)의 형성은, 유전체 층(24) 위에 시드 층(도시되지 않음)을 형성하고, 시드 층 위에 포토레지스트와 같은 패터닝된 마스크(도시되지 않음)를 형성한 다음, 노출된 시드 층 상에 금속 도금 프로세스를 수행하여 금속성 재료를 도금하는 것을 포함할 수 있다. 그 다음, 패터닝된 마스크 및 패터닝된 마스크에 의해 덮인 시드 층의 부분이 제거되며, 도 2에서와 같이 RDL(26)을 남긴다. 본 개시의 일부 실시예에 따르면, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 물리적 기상 증착(PVD; physical vapor deposition)을 사용하여 형성될 수 있다. 도금은 예를 들어 전기 화학 도금을 사용하여 수행될 수 있다. 도금된 금속성 재료는 구리, 알루미늄, 텅스텐 등을 포함하는 금속 또는 금속 합금을 포함할 수 있다. RDL(26)은 UBM(Under-bump Metallurgies)을 안착시키기 위한 금속 패드, 및 전기 신호, 전력 등을 라우팅하기 위한 금속 트레이스를 포함할 수 있다.
일부 실시예에 따르면, RDL(26)이 형성되는 동시에, RDL(26)을 형성하기 위한 동일 프로세스를 사용하여 강화 패치(27)가 형성된다. 강화 패치(27)의 세부사항은 다음 문단들에서 설명된다. 대안의 실시예에 따르면, 강화 패치(27)가 형성되지 않는다.
도 3을 참조하면, 유전체 층(28)이 RDL(26) 상에 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 206으로서 예시되어 있다. 유전체 층(28)의 하부 표면은 RDL(26), 강화 패치(27) 및 유전체 층(24)의 상부 표면과 접촉한다. 본 개시의 일부 실시예에 따르면, 유전체 층(28)은, 폴리이미드, PBO, BCB 등일 수 있는 폴리머로 형성된다. 본 개시의 대안의 실시예에 따르면, 유전체 층(28)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있는 비-폴리머(무기) 재료로 형성된다. 그 다음, 유전체 층(28)은 그 안에 개구(30)를 형성하도록 패터닝된다. 따라서, RDL(26)의 일부 부분이 유전체 층(28) 내의 개구(30)를 통해 노출된다.
다음으로, 도 4를 참조하면, RDL(32)(그리고 가능하면 강화 패치(33))이 RDL(26)에 접속하도록 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 208로서 예시되어 있다. RDL(32)은 유전체 층(28) 위에 금속 트레이스(금속 라인)를 포함한다. RDL(32)은 또한 유전체 층(28) 내의 개구(30) 안으로 연장하는 비아를 포함한다. RDL(32)은 또한 도금 프로세스로 형성되며, RDL(32)의 각각은 시드 층(도시되지 않음) 및 시드 층 위의 도금된 금속성 재료를 포함한다. 시드 층 및 도금된 금속성 재료의 재료는 각각 RDL(26)에서의 시드 층 및 도금된 금속성 재료의 동일한 후보 재료로부터 선택될 수 있다.
일부 실시예에 따르면, RDL(32)이 형성되는 동시에, RDL(32)을 형성하기 위한 동일 프로세스에서 강화 패치(33)가 형성된다. 강화 패치(33)의 세부사항은 다음 문단들에서 설명된다. 대안의 실시예에 따르면, 강화 패치(33)가 형성되지 않는다.
도 5를 참조하면, 유전체 층(34)이 RDL(32) 및 유전체 층(28) 위에 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 210으로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(34)은, 폴리이미드, PBO, BCB 등일 수 있는 폴리머로 형성된다. 본 개시의 대안의 실시예에 따르면, 유전체 층(34)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화질화물, 실리콘 산질화물 등으로부터 선택될 수 있는 무기 재료로 형성될 수 있다.
도 6은 RDL(36)(RDL(32)에 전기적으로 접속됨) 및 대응하는 강화 패치(37)의 형성을 예시한다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 212로서 예시되어 있다. RDL(36)의 형성은 RDL(32)을 형성하기 위한 것과 유사한 방법 및 재료를 채택할 수 있다. 예시적인 실시예에서, 3개의 유전체 층(24, 28 및 34) 및 그 안에 형성된 각자의 RDL(26, 32, 및 36)이 설명되어 있지만, 스트레스 완충을 위한 폴리머 사용 요건 및 라우팅 요건에 따라, 더 적거나 더 많은 유전체 층 및 RDL 층이 채택될 수 있다는 것을 알아야 한다. 예를 들어, 2개의 유전체 층 또는 4개, 5개 또는 그 이상의 유전체 층 및 대응하는 RDL 층이 있을 수 있다.
일부 실시예에 따르면, RDL(36)이 형성되는 동시에, RDL(32)을 형성하기 위한 동일 프로세스에서 강화 패치(37)가 형성된다. 대안의 실시예에 따르면, 강화 패치(37)가 형성되지 않는다. 강화 패치(37)의 세부사항은 다음 문단들에서 설명된다. 특징부들(features) 중의 하나는, 그것이 전기적 라우팅 및 기계적 강화 중의 어느 하나 또는 둘 다에 사용될 수 있음을 나타내도록 36/37로서 예시된다. 예를 들어, 후속 문단들에서 설명될 바와 같이, RDL/강화 패치(36/37)는, 강화가 아니라 라우팅을 위해 사용될 수 있거나, 라우팅이 아니라 강화를 위해 사용될 수 있거나, 또는 라우팅과 강화 둘 다에 사용될 수 있다.
도 7을 참조하면, 유전체 층(38)이 RDL(36) 및 유전체 층(34) 위에 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 214로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(38)은, 폴리이미드, PBO, BCB 등일 수 있는 폴리머로 형성된다. 본 개시의 대안의 실시예에 따르면, 유전체 층(38)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화질화물, 실리콘 산질화물 등으로부터 선택될 수 있는 무기 재료로 형성된다.
도 8을 참조하면, 아래의 RDL(36)을 노출시키도록 유전체 층(38)에 개구(40)가 형성된다. 강화 패치(37)(형성된 경우)는 노출될 수 있거나 노출되지 않을 수 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(38)은 폴리이미드 또는 PBO와 같은 감광 재료로 형성된다. 따라서, 개구(40)의 형성은, 불투명 및 투명 패턴을 포함하는 리소그래피 마스크를 사용하여 유전체 층(38)에 대해 노광 프로세스를 수행하는 것을 포함할 수 있다. 그 다음, 유전체 층(38)은 개구(40)를 형성하도록 현상된다.
도 9를 참조하면, UBM(42) 및 강화 패치(44)가 형성된다. UBM(42)은 또한 라우팅 기능을 가질 수 있고, 따라서 RDL(42)로도 참조된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 216으로서 예시되어 있다. UBM(42) 및 강화 패치(44)의 형성 프로세스는, 유전체 층(38) 상에 블랭킷(blanket) 금속 시드 층(별개로 도시되지 않음)을 형성하고, 금속 시드 층 위에 포토 레지스트와 같은 패터닝된 마스크(도시되지 않음)를 형성한 다음, 노출된 금속 시드 층에 대해 금속 도금 프로세스를 수행하는 것을 포함할 수 있다. 그 다음, 패터닝된 마스크 및 패터닝된 마스크에 의해 덮인 금속 시드 층의 부분이 제거되며, UBM(42) 및 강화 패치(44)를 남긴다. 본 개시의 일부 실시예에 따르면, 금속 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함하며, 티타늄 시드 층 및 구리 시드 층은 개구(40) 안으로 연장하는 제1 부분 및 유전체 층(38) 위의 제2 부분을 포함한 컨포멀(conformal) 층으로서 형성된다. 금속 시드 층은 예를 들어 PVD를 사용하여 형성될 수 있다. 도금은 예를 들어 전기 화학 도금을 사용하여 수행될 수 있다. UBM(42) 및 강화 패치(44)가 공통 프로세스로 형성될 수 있으므로, UBM(42) 및 강화 패치(44)는 동일 구조를 가지며 동일 재료로 형성될 수 있다. 대안의 실시예에 따르면, UBM(42) 및 강화 패치(44)가 개별 프로세스로 형성될 수 있고, 따라서 티타늄, 구리, 니켈, 팔라듐 등으로부터 선택된 상이한 재료 또는 동일 재료로 형성될 수 있다.
일부 실시예에 따르면, 모든 강화 패치(44)가 유전체 층(38) 위에 있으며, 강화 패치(44)를 유전체 층(38)에서의 아래의 전도성 특징부에 접속시키는 유전체 층(38) 내의 비아는 없다. 본 개시의 대안의 실시예에 따르면, 강화 패치(44)의 일부 또는 전부는 비아(46)를 통해 아래의 RDL(36) 및/또는 강화 패치(37)에 전기적으로 그리고 물리적으로 접속된다. 따라서 비아(46)는, 비아(46)가 형성될 수 있거나 형성되지 않을 수 있음을 나타내도록 점선으로 도시되어 있다. 강화 패치(44) 및 비아(46)(형성된 경우)는 공통 형성 프로세스로 형성된다. 기재 전반에 걸쳐, RDL, 강화 패치 및 유전체 층을 포함하는, 이형 막(22) 위의 특징부들은 집합적으로 재배선 구조물(48)로 총칭된다.
다음으로, 도 10에 도시된 바와 같이, 패키지 컴포넌트(52A 및 52B)가 재배선 구조물(48)에 본딩된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 218로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 패키지 컴포넌트(52A 및 52B)는 로직 다이(들), 메모리 다이(들), 입력-출력(IO) 다이(들), 다이 스택(들), 패키지(들) 등을 임의의 조합으로 포함한다. 2개의 패키지 컴포넌트가 예시되어 있지만, 각각의 그룹이 재배선 구조물(48)에 본딩된 1개, 3개, 4개, 5개 또는 그 이상의 패키지 컴포넌트를 포함하는 복수의 패키지 컴포넌트 그룹이 있을 수 있다는 것을 또한 알아야 한다. 일부 실시예에 따르면, 로직 다이는, CPU(Central Processing Unit) 다이, MCU(Micro Control Unit) 다이, BB(BaseBand) 다이, AP(Application processor) 다이 등일 수 있다. 메모리 다이(들)는 DRAM(Dynamic Random Access Memory) 다이(들), SRAM(Static Random Access Memory) 다이(들) 등을 포함할 수 있다. 다이 스택(들)은 메모리 다이 스택(들)을 포함할 수 있으며, 이는 HBM(High-Bandwidth Memory) 스택(들)일 수 있다. 패키지 컴포넌트(52A 및 52B)는 서로 동일하거나 서로 상이할 수 있다. 패키지 컴포넌트(52A 및 52B)는 또한 집합적으로 패키지 컴포넌트(52)로 총칭된다.
패키지 컴포넌트(52A 및 52B)의 본딩은 솔더 본딩을 통해 이루어질 수 있으며, 솔더 영역(53)이 패키지 컴포넌트(52A 및 52B)에서 금속 패드(또는 마이크로 범프)(50)에 UBM(42)을 연결한다(join). 대안의 실시예에 따르면, 하이브리드 본딩, 직접 금속-금속 본딩 등과 같은 다른 유형의 본딩 방법이 사용될 수 있다.
도 11은 언더필(54) 및 봉지재(56)가 봉지(encapsulation)를 위해 디스펜싱되는 것을 예시한다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 220으로서 예시되어 있다. 일부 실시예에 따르면, 먼저 언더필(54)이 패키지 컴포넌트(52)와 재배선 구조물(48) 사이의 갭 안에 디스펜싱된다. 언더필(54)은 이웃하는 패키지 컴포넌트(52) 사이에 디스펜싱될 수 있거나 디스펜싱되지 않을 수 있다. 봉지재(56)는 몰딩 컴파운드, 몰딩 언더필, 에폭시, 수지 등으로 형성될 수 있거나 이를 포함할 수 있다. 언더필(54) 및 봉지재(56)는 유동가능 형태로 디스펜싱된 다음, 경화된다. 몰딩 컴파운드로 형성될 때, 봉지재(56)는 폴리머, 수지, 에폭시 등일 수 있는 베이스 재료, 및 베이스 재료 내의 필러 입자를 포함할 수 있다. 필러 입자는 SiO2, Al2O3, 실리카 등의 유전체 입자일 수 있고, 구형 형상을 가질 수 있다. 또한, 구형 필러 입자는 복수의 상이한 직경을 가질 수 있다. 패키지 컴포넌트(52)의 상부 표면을 봉지재(56)의 상부 표면과 동등한 높이가 되게 하도록 화학 기계적 연마(CMP; Chemical Mechanical Polish) 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 기재 전반에 걸쳐, 재배선 구조물(48), 패키지 컴포넌트(52), 언더필(54) 및 봉지재(56)를 포함하는, 이형 막(22) 위의 특징부들은 집합적으로 재건(reconstructed) 웨이퍼(100)로 총칭된다.
다음으로, 재건 웨이퍼(100)가 캐리어(20)로부터 본딩 분리된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 222로서 예시되어 있다. 일부 실시예에 따르면, 이형 막(22) 상에 투사하도록 캐리어(20)를 통해 레이저 빔이 스캐닝된다. 이형 막(22)은 레이저 빔의 에너지를 흡수하며 분해된다. 따라서 캐리어(20)는 이형 막(22)으로부터 리프트오프될 수 있고, 따라서 재건 웨이퍼(100)가 캐리어(20)로부터 본딩 분리(탈착)된다. 결과적인 재건 웨이퍼(100)가 도 12에 도시되어 있으며, 도 11과 비교하여 뒤집어서 도시된.
도 12를 더 참조하면, 개구(58)가 유전체 층(24)에 형성된다. 본 개시의 일부 실시예에 따르면, 개구(58)의 형성은 레이저 드릴 프로세스, 에칭 프로세스 등을 포함한다. RDL(26)에서의 금속 패드가 개구(58)에 노출된다.
도 13을 참조하면, UBM(60) 및 강화 패치(62)가 형성된다. 해당 프로세스는 도 23에 도시된 프로세스 흐름(200)에서 프로세스 224로서 예시되어 있다. UBM(60) 및 강화 패치(62)의 형성 프로세스는, 유전체 층(24) 위에 금속 시드 층(도시되지 않음)을 형성하고, 금속 시드 층 위에 포토 레지스트와 같은 패터닝된 마스크(도시되지 않음)를 형성한 다음, 노출된 시드 층에 대해 금속 도금 프로세스를 수행하는 것을 포함할 수 있다. 그 다음, 패터닝된 마스크 및 패터닝된 마스크에 의해 덮인 금속 시드 층의 부분이 제거되며, UBM(60) 및 강화 패치(62)를 남긴다. 본 개시의 일부 실시예에 따르면, 금속 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함하며, 티타늄 시드 층은 개구(58) 안으로 연장하는 제1 부분 및 유전체 층(24) 위의 제2 부분을 포함한 컨포멀 층으로서 형성된다. 금속 시드 층은 예를 들어 PVD를 사용하여 형성될 수 있다. 도금은 예를 들어 전기 화학 도금을 사용하여 수행될 수 있다. UBM(60) 및 강화 패치(62)가 공통 프로세스로 형성될 수 있으므로, UBM(60) 및 강화 패치(62)는 동일 구조를 가지며 동일 재료로 형성될 수 있다. 대안의 실시예에 따르면, UBM(60) 및 강화 패치(62)는 개별 프로세스로 형성될 수 있고, 따라서 상이한 재료 또는 동일 재료로 형성될 수 있다.
그 다음, 솔더 영역(64)이 UBM(60) 상에 형성된다. 해당 프로세스는 또한 도 23에 도시된 프로세스 흐름(200)에서 단계 224로서 예시되어 있다. 일부 실시예에 따르면, 솔더 영역(64)의 형성은, UBM(60) 상에 솔더 볼을 배치한 다음, 배치된 솔더 볼을 리플로우하는 것을 포함할 수 있다. 대안의 실시예에 따르면, 솔더 영역(64)의 형성 프로세스는, UBM(60) 상에 솔더 영역을 도금한 다음, 도금된 솔더 영역을 리플로우하는 것을 포함할 수 있다. 그 다음, 재건 웨이퍼(100)를 서로 동일한 복수의 패키지(100')로서 쏘잉하도록 개별화(singulation) 프로세스가 수행될 수 있다.
도 14는 패키지(70)가 형성되도록 패키지 컴포넌트(66)에 대한 패키지(100')의 본딩을 예시한다. 본 개시의 일부 실시예에 따르면, 패키지 컴포넌트(66)는 패키지 기판, 인터포저, 패키지 등이거나 이를 포함한다. 언더필(68)이 패키지(100')와 패키지 컴포넌트(66) 사이의 갭 안으로 디스펜싱될 수 있다. 따라서, 강화 패치(62)는 언더필(68)과 접촉할 수 있다.
도 16a, 도 16b, 도 16c, 도 16d, 도 16e, 도 16f 및 도 16g는 일부 예시적인 강화 패치(27, 33, 37, 44, 및 62)의 평면도들을 예시한다. 후속 문단에서, 강화 패치(27, 33, 37, 44, 및 62)는 단일로 또는 집합적으로 강화 패치(74)로서 표현된다. 따라서, 예시된 강화 패치는, 강화 패치(27, 33, 37, 44, 및 62) 중의 임의의 강화 패치가 이들 패턴을 채택할 수 있음을 나타내도록 74로서 마킹된다. 도 16a는 직사각형 강화 패치(74)를 예시하며, 이는 안이 꽉 차있고 그 안에 쓰루 홀을 갖지 않는다. 도 16b는 원형 강화 패치를 예시하며, 이는 안이 꽉 차있고 그 안에 쓰루 홀을 갖지 않는다. 도 16c는 서펜타인(serpentine) 라인으로 형성된 강화 패치(74)를 예시한다. 도 16d는 그 안에 쓰루 홀(72)을 갖는 직사각형 강화 패치를 예시한다. 도 16e는 메시로 형성된 강화 패치를 예시하며, 이는 수평선 및 수평선과 교차하는 수직선을 포함한다. 메시는 또한, 그 안에 복수의 쓰루 홀을 갖는 금속 플레이트로서 보일 수 있으며, 쓰루 홀들이 어레이를 형성할 수 있다. 도 16f는 타원형 강화 패치를 예시하며, 이는 안이 꽉 차있고 그 안에 쓰루 홀을 갖지 않는다. 도 16g는 불규칙적 형상을 갖는 강화 패치를 예시한다. 예시된 강화 패치는 예이며, 이들 특징부들이 적용가능한 한, 이들 예의 특징부들을 조합함으로써 더 많은 강화 패치가 형성될 수 있다는 것을 알아야 한다. 예를 들어, 쓰루 홀(72)(도 16d)은 도 16b, 도 16f, 및 도 16g 등에 도시된 임의의 강화 패치(74)에 형성될 수 있다. 또한, 메시 패턴을 갖는 강화 패치도 또한, 도 16b, 도 16f 및 도 16g에 도시된 외곽선(outer contour)(75)을 가질 수 있다.
강화 패치(74)가 구조물을 강화시킬 충분한 힘을 갖도록 유지하기 위하여, 강화 패치(74)는 충분한 크기를 갖도록 설계된다. 예를 들어, 도 16a, 도 16c, 도 16d, 도 16e, 도 16f 및 도 16g에서의 길이(L) 및 폭(W) 그리고 도 16b에서의 직경(D1)은, 약 500 ㎛보다 더 클 수 있고, 약 500 ㎛과 약 10,000 ㎛ 사이 범위 내일 수 있다. 또한, 점선으로 도시되어 있는 윤곽(75)에 의해 정의된 영역에서, 금속의 전체 밀도는 충분히 높으며, 금속 밀도는 윤곽(75) 내의 총 영역에 대한, 윤곽(75) 내의 금속의 총 영역의 비이다. 예를 들어, 금속 밀도는 약 70 퍼센트보다 더 클 수 있고, 약 70 퍼센트와 100 퍼센트(강화 패치 안이 꽉 찰 때) 사이일 수 있다. 그렇지 않은 경우, 강화 패치(74)가 너무 얇고 그리고/또는 금속 밀도가 너무 낮은 경우, 스트레스를 받으면, 강화 패치(74)는 쉽게 변형될 것이며, 패키지를 강화시킬 충분한 강도를 갖지 못한다.
다시 도 14를 참조하면, 강화 패치(27, 33, 37, 44, 및 62)는 패키지(100')를 강화시키는데 사용된다. 예를 들어, 패키지 컴포넌트(52)가 RDL 구조물(48)에 본딩되고, 패키지 컴포넌트(52)의 열 팽창 계수(CTE; Coefficient of Thermal Expansion)와 RDL 구조물(48)의 CTE 사이에 상당한 차이가 존재한다. 그 결과, 패키지 컴포넌트(52)의 주변 영역에 가까운 영역에 그리고 이웃하는 패키지 컴포넌트(52) 사이의 갭에 가까운 영역에 상당한 스트레스가 생성되게 한다. 예를 들어 도 14에 도시된 예에서, 패키지 컴포넌트(52A 및 52B) 사이의 갭 바로 아래에 일부 강화 패치(27, 33, 37, 44A, 및 62A)가 있다. 이 강화 패치는 또한 패키지 컴포넌트(52A 및/또는 52B)의 주변 영역 바로 아래에 연장할 수 있다. 또한, 패키지 컴포넌트(52A 및/또는 52B)의 외측 주변 영역 바로 아래에 일부 강화 패치(예컨대, 44B 및 62B)가 있다.
도 17 내지 도 19는 강화 패치(74)(강화 패치(74A, 74B, 및 74C를 포함함)의 일부의 평면도를 예시하고, 강화 패치(74) 중의 임의의 강화 패치는 강화 패치(27, 33, 37, 44 및 62) 중의 임의의 강화 패치를 임의의 조합으로 나타낼 수 있다. 도 17에 도시된 바와 같이, 패키지 컴포넌트(52A 및 52B)의 코너(및 아래에)에 강화 패치(74A)가 배치된다. 충분한 강화 능력을 갖기 위하여, 강화 패치(74A)의 길이(L1) 및 폭(W1)은 약 500 ㎛보다 더 클 수 있고, 약 500 ㎛와 약 10,000 ㎛ 사이 범위 내일 수 있다. 또한, 패키지 컴포넌트(52A 및 52B)는 충분한 영역에 대하여 강화 패치(74)와 중첩된다. 예를 들어, 중첩 길이(L2) 및 중첩 폭(W2)은 약 200 ㎛보다 더 클 수 있다. 비-중첩 길이(L2') 및 비-중첩 폭(W2')도 또한 약 200 ㎛보다 더 클 수 있으며, 그리하여 강화 패치(74)는 스트레스가 가장 높은 근처 영역에 강화력을 제공하기에 충분히 멀리 확장될 수 있다.
강화 패치(74B)는 패키지 컴포넌트(52A 및 52B) 사이의 갭에 가까이 배치된다. 일부 실시예에 따르면, 강화 패치(74B)는 패키지 컴포넌트(52A 및 52B) 사이의 갭 바로 아래의 전체 영역에 걸쳐 확장하고, 패키지 컴포넌트(52A 및 52B)의 하나 또는 둘 다 바로 아래에 연장할 수 있다. 따라서, 강화 패치(74)의 폭(W3)은 패키지 컴포넌트(52A 및 52B) 사이의 갭(G)보다 더 크다. 또한, 강화 패치(74)의 중첩 폭(W4)은 약 200 ㎛보다 더 클 수 있고, 약 200 ㎛와 약 500 ㎛ 사이 범위 내일 수 있다. 강화 패치(74)의 길이(L3)는 컴포넌트(52A 및 52B)의 길이보다 더 클 수 있다. 도 14에 도시된 기준 단면은 도 17에 도시된 기준 단면(14-14)으로부터 얻어질 수 있다.
도 18은 다른 실시예에 따른 강화 패치(74)의 평면도를 예시한다. 강화 패치(74)는 패키지 컴포넌트(52A 및 52B) 각각의 주변 영역 주변에 링 또는 복수의 링을 형성할 수 있다. 하나보다 많은 패키지 컴포넌트(52)가 존재할 때, 이웃하는 강화 패치 링은 서로 연결될 수 있으며, 그리하여 연결 영역은 이웃하는 패키지 컴포넌트(52) 사이의 전체 갭(들)에 걸쳐 이어질 수 있다. 또한, 강화 패치 링의 각각은 대응하는 패키지 컴포넌트(52)의 주변 영역 바로 아래의 내측 부분 및 대응하는 패키지 컴포넌트(52)에 의해 중첩되지 않은 외측 부분을 포함할 수 있다. 따라서 외측 부분은 또한 평면상 대응하는 패키지 컴포넌트(52)를 둘러싸는 링일 수 있다. 일부 실시예에 따르면, 강화 패치 링의 내측 부분의 폭이기도 한 중첩 폭(W4)은 약 200 ㎛보다 더 클 수 있다.
도 19는 다른 실시예에 따라 강화 패치(74)를 포함하는 패키지(70)의 평면도를 예시한다. 패키지(70)는 더 큰 패키지 컴포넌트(52A 및 52B)를 둘러싸는 링에 정렬된 일부 외측 더 작은 패키지 컴포넌트(52C)를 포함한다. 더 큰 패키지 컴포넌트(52A 및 52B)의 주변 영역 주위에 높은 스트레스가 더 발생할 것이며, 더 작은 패키지 컴포넌트(52C)의 외측 주변 영역 주위에 덜 발생할 것이다. 따라서, 강화 패치(들)(74)는 더 큰 패키지 컴포넌트(52A 및 52B)의 주변 영역에 가까이 형성될 수 있고, 더 작은 패키지 컴포넌트(52C)의 외측 주변 영역에 가까이 형성될 수 있거나 형성되지 않을 수 있다. 예를 들어, 도 19에 도시된 바와 같이, 강화 패치(74)는 패키지 컴포넌트(52A 및 52B) 주위에 형성되고, 그 아래에 연장할 수 있다. 강화 패치(74)는 더 작은 패키지 컴포넌트(52C) 바로 아래에 연장할 수 있거나 연장하지 않을 수 있다.
다시 도 14를 참조하면, 강화 패치(27, 33, 37, 44, 및 62)는 전기적으로 플로팅될(floating) 수 있다. 일부 실시예에 따르면, 강화 패치(27, 33, 37, 44, 및 62)의 각각은 강화 패치에 연결된 비아 없이 이산 격리된 특징부로서 형성될 수 있다. 따라서, 대응하는 강화 패치(27, 33, 37, 44, 및 62)의 각각은 유전체 재료에 완전히 둘러싸인다. 대안의 실시예에 따르면, 일부 이웃하는 강화 패치는 연결된 구조물을 형성하도록 위의 그리고/또는 아래의 강화 패치와 (비아를 통해) 연결될 수 있으며, 그리하여 강화 능력이 더 개선된다. 연결된 구조물은 여전히 전기적으로 플로팅될 수 있고, 유전체 재료에 완전히 둘러싸일 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 비아(46)가 형성될 때, 강화 패치(44A 및 44B)는 각자의 아래의 강화 패치(37)와의 연결된 구조물을 형성할 수 있다. 대안의 실시예에 따르면, 강화 패치(27, 33, 37, 44, 및 62)는 전기 접지에 접속되고, 전기적 차폐 기능을 가질 수 있다. 대안의 실시예에 따르면, 강화 패치(27, 33, 37, 44, 및 62)는 양의 전원 전압(Vdd)에 접속된다.
도 15a는 대안의 실시예에 따른 패키지(70)를 예시한다. 이들 실시예는, 강화 패치(27, 33, 37, 44, 및/또는 62)가 기계적 강화 기능 외에도 전기적 기능을 또한 가질 수 있다는 것을 제외하고는, 도 14에 도시된 실시예와 유사하다. 예를 들어, 강화 패치(44A)는 솔더 영역(53A)을 통해 패키지 컴포넌트(52A 및 52B)를 상호접속시킬 수 있다. 이들 실시예에서, 강화 패치(44A)는 또한 대응하는 솔더 영역(53A)에 대한 UBM으로도 작용한다. 패키지 컴포넌트(52A)는 패키지 컴포넌트(52B)에 전기적으로 접속될 수 있으며, 전기 접지 또는 전원 전압(Vdd)이 강화 패치(44A)에 의해 운반된다. 패키지 컴포넌트(52A)는 또한 패키지 컴포넌트(52B)에 신호 접속될 수 있으며, 신호가 강화 패치(44A)를 통해 전달될 수 있다. 도 14에서의 실시예와 유사하게, 비아(46)는 강화 패치(37)에 접속하도록 강화 패치(44A) 바로 아래에 형성될 수 있거나 형성되지 않을 수 있다.
도 15b는 전기적 기능을 갖는 강화 패치(44A)의 평면도를 예시한다. 예시된 강화 패치(44A)는 예로서 도 16e에 도시된 패턴을 사용하며, 다른 패턴을 갖는 강화 패치가 사용될 수 있다. 강화 패치(44A)의 대향 단부에 접속하는 솔더 영역(53A)이 형성된다. 형성될 수 있거나 형성되지 않을 수 있는 비아(46)도 또한 도시된다. 2개만 도시되어 있지만, 패치(44A) 전반에 걸쳐 퍼진 복수의 비아(46)가 있을 수 있다는 것을 알아야 한다. 아래의 강화 패치(37)(형성되어 강화 패치(44A)에 접속된 경우)는 강화 패치(44A)와 동일한 형상 또는 상이한 형상을 가질 수 있다.
도 15a는 또한, 패키지 컴포넌트(52)의 주변 영역에 가까이가 아닌 다른 위치에 분포된 강화 패치(44C)를 예시한다. 도시되지 않았지만, 유사한 강화 패치(44C)가 다른 층에 형성될 수 있으며, 예를 들어 예시된 강화 패치(27, 33 및 37)와 동일한 형성 프로세스에서 형성될 수 있다. 강화 패치(44C)는 그의 형성에 충분한 공간이 제공될 수 있는 곳마다 형성될 수 있으며, 그리하여 강화 기능을 수행하기에 충분한 크기를 갖는다. 강화 패치(44C)의 일부는 도 15a에 도시된 바와 같이 패키지 컴포넌트(52A 및/또는 52B)에 의해 완전히 중첩될 수 있으며, 일부 다른 강화 패치가 패키지 컴포넌트(52A 및 52B)로부터 완전히 오프셋될 수 있다. 도시되지 않았지만, 강화 패치(44C)는 도 14, 도 20 및 도 22에 도시되어 있는 바와 같은 다른 패키지(70)에 형성될 수 있다.
도 20 및 도 21은 일부 실시예에 따른 패키지(70)의 단면도 및 평면도를 각각 예시한다. 이들 실시예는, 쓰루 비아(78)가 봉지재(56)에 형성되고 재배선 구조물(48)을 패키지(80)에 전기적으로 접속시키는데 사용된 것을 제외하고는, 도 14 및 도 15a에 도시된 실시예와 유사하다. 본 개시의 일부 실시예에 따르면, 쓰루 비아(78)의 형성은, RDL(36)에서 일부 금속 패드를 노출시키도록 유전체 층(38)에 개구를 형성하고, 개구 안으로 연장하는 금속 시드 층을 형성하며, 재배선 구조물(48) 위에 포토 레지스트와 같은 도금 마스크를 형성하고, 추가의 개구를 형성하도록 도금 마스크를 패터닝하고, 추가의 개구에 쓰루 비아(78)를 도금하는 것을 포함한다. 비아(79)가 유전체 층(38)에 형성되어 쓰루 비아(78)를 RDL(36)에 접속시킨다. 일부 실시예에 따르면, 제조 비용을 감소시키기 위해, 비아(79)를 위한 비아 개구는 UBM(42)의 비아 개구와 동시에 형성될 수 있다. 따라서, 비아(79) 및 쓰루 비아(78)를 형성하기 위한 금속 시드 층은 UBM(42) 및 강화 패치(44)를 형성하기 위한 동일 금속 시드 층일 수 있다. 달리 서술하자면, 쓰루 비아(78) 및 비아(79)는 UBM(42)과 동일한 비아 개구 형성 프로세스 및 동일한 금속 시드 층 형성 프로세스를 공유하지만, UBM(42)과는 상이한 도금 마스크 및 상이한 도금 프로세스를 갖는다. 일부 실시예에 따르면 쓰루 비아(78)의 형성 후에 패키지 컴포넌트(52)는 재배선 구조물(48)에 본딩될 수 있다.
쓰루 비아(78) 및 패키지 컴포넌트(52)의 봉지재(56) 내의 봉지 후에, 패키지(80)가 솔더 영역(84)을 통해 쓰루 비아(78)에 본딩된다. 일부 실시예에 따르면, 패키지(80)는 패키지 기판에 본딩된 메모리 다이를 포함한다. 솔더 영역(84)을 보호하도록 언더필(82)이 디스펜싱될 수 있다. 그 다음, 대응하는 재건 웨이퍼가 패키지(100')로 쏘잉된다. 패키지 컴포넌트(66)가 패키지(100') 중의 하나와 본딩된다.
도 21은 일부 실시예에 따라 쓰루 비아(78)를 갖는 패키지(70)의 예시적인 평면도를 예시한다. 쓰루 비아(78)는 패키지 컴포넌트(52)를 둘러싸는 링에 정렬될 수 있다. 일부 실시예에 따라 강화 패치(74)도 또한 예시되어 있다. 예시된 강화 패치(74) 및 패키지 컴포넌트(52)는 예이며, 도 18 및 도 19에 도시된 바와 같은 다른 레이아웃도 또한 채택될 수 있다는 것을 알아야 한다.
도 22는 일부 실시예에 따른 패키지(70)의 단면도를 예시한다. 이들 실시예는, 패키지 컴포넌트(52A 및 52B) 외에, 복수의 패키지 컴포넌트(52C)가 존재할 수 있다는 것을 제외하고는, 도 14 및 도 15a에 도시된 실시예와 유사하다. 일부 실시예에 따르면, 패키지 컴포넌트(52A 및 52B)는 로직 다이이고, 패키지 컴포넌트(52C)는 메모리 다이, HBM과 같은 메모리 다이 스택, 메모리 패키지 등일 수 있다. 도 22는 도 19에 도시된 바와 같은 기준 단면(22-22)으로부터 얻어질 수 있다.
상기에 예시된 실시예에서, 3차원(3D) 패키지를 형성하도록 본 개시의 일부 실시예에 따라 일부 프로세스 및 특징이 설명되어 있다. 다른 특징 및 프로세스도 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 확인 테스트를 돕기 위해 테스트 구조가 포함될 수 있다. 테스트 구조는 예를 들어 재배선 층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있으며, 이는 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 한다. 확인 테스트는 최종 구조물 뿐만 아니라 중간 구조물에 대해서도 수행될 수 있다. 또한, 여기에 개시된 구조물 및 방법은, 수율을 증가시키고 비용을 감소시키기 위해 기지의 양호 다이의 중간 검증을 통합한 테스트 방법과 함께 사용될 수 있다.
본 개시의 실시예는 일부 이로운 특징을 갖는다. 스트레스가 높은 곳인 패키지의 일부 위치에 강화 패치를 형성함으로써, 강화 패치는 패키지에 추가적인 기계적 지지를 제공할 수 있다. 강화 패치는 일부 RDL의 형성 프로세스와 공통 프로세스를 공유하여 형성될 수 있고, 따라서 어떠한 추가 비용도 발생하지 않는다.
본 개시의 일부 실시예에 따르면, 방법은, 재배선 구조물을 형성하는 단계로서, 캐리어 위에 복수의 유전체 층들을 형성하는 단계; 상기 복수의 유전체 층들로 연장하는 복수의 재배선 라인들을 형성하는 단계; 및 상기 캐리어 위에 강화 패치를 형성하는 단계를 포함하는, 상기 재배선 구조물을 형성하는 단계; 상기 강화 패치의 일부와 중첩되는 주변 영역을 포함하는 제1 패키지 컴포넌트를 상기 재배선 구조물에 본딩하는 단계; 및 상기 재배선 구조물 및 상기 제1 패키지 컴포넌트를 상기 캐리어로부터 본딩 분리하는 단계를 포함한다. 실시예에 따르면, 상기 방법은 상기 제1 패키지 컴포넌트와 상기 재배선 구조물 사이에 언더필을 디스펜싱하는 단계를 더 포함하며, 상기 언더필은 상기 강화 패치에 접촉한다. 실시예에 따르면, 상기 방법은 상기 본딩 분리하는 단계 후에, 추가의 강화 패치를 형성하는 단계를 더 포함하며, 상기 강화 패치 및 상기 추가의 강화 패치는 상기 복수의 유전체 층들의 대향 측 상에 있다. 실시예에 따르면, 상기 재배선 구조물을 형성하는 단계는, 상기 복수의 유전체 층들 중의 유전체 층으로 연장하는 복수의 UBM(under-bump metallurgies)을 형성하는 단계를 더 포함하며, 상기 강화 패치 및 상기 복수의 UBM은 공통 프로세스로 형성되고, 상기 제1 패키지 컴포넌트는 상기 복수의 UBM에 본딩된다. 실시예에 따르면, 상기 강화 패치를 형성하는 단계는 도금을 포함한다. 실시예에 따르면, 상기 본딩 분리하는 단계 후에, 상기 강화 패치는 유전체 재료에 완전히 둘러싸인다. 실시예에 따르면, 상기 방법은, 상기 재배선 구조물에 제2 패키지 컴포넌트를 본딩하는 단계를 더 포함하고, 상기 강화 패치는, 상기 제1 패키지 컴포넌트에 의해 중첩되는 제1 부분; 상기 제2 패키지 컴포넌트에 의해 중첩되는 제2 부분; 및 상기 제1 부분을 상기 제2 부분에 연결하는 제3 부분을 포함한다. 실시예에 따르면, 상기 강화 패치는 메시 패턴을 갖는다.
본 개시의 일부 실시예에 따르면, 패키지는, 재배선 구조물로서, 복수의 유전체 층들; 상기 복수의 유전체 층들로 연장하는 복수의 재배선 라인들; 및 상기 복수의 유전체 층들과 중첩되는 강화 패치 - 상기 강화 패치는 금속성 재료를 포함함 - 를 포함하는, 상기 재배선 구조물; 상기 재배선 구조물 위에 있으며 상기 재배선 구조물에 본딩된 제1 패키지 컴포넌트; 및 상기 재배선 구조물과 상기 제1 패키지 컴포넌트 사이의 언더필을 포함하고, 상기 언더필은 상기 강화 패치에 접촉한다. 실시예에 따르면, 상기 강화 패치는 유전체 재료에 완전히 둘러싸인다. 실시예에 따르면, 상기 강화 패치는 약 500 ㎛보다 더 큰 폭을 갖는다. 실시예에 따르면, 상기 강화 패치는 상기 제1 패키지 컴포넌트의 에지 부분에 의해 중첩되며, 중첩 폭은 약 200 ㎛보다 더 크다. 실시예에 따르면, 상기 강화 패치는 전기적으로 플로팅된다. 실시예에 따르면, 상기 강화 패치는 상기 제1 패키지 컴포넌트에 전기적으로 접속되고, 상기 강화 패치는 메시 구조를 갖는다. 실시예에 따르면, 상기 강화 패치는 상기 제1 패키지 컴포넌트의 4개의 에지 근방에 링을 형성한다.
본 개시의 일부 실시예에 따르면, 패키지는, 재배선 구조물로서, 복수의 유전체 층들; 상기 복수의 유전체 층들로 연장하는 복수의 재배선 라인들; 및 상기 복수의 유전체 층들 중의 유전체 층에 접촉하는 강화 패치 - 상기 강화 패치는 전기적으로 플로팅됨 - 를 포함하는, 상기 재배선 구조물; 및 상기 재배선 구조물에 본딩된 패키지 컴포넌트를 포함하고, 상기 강화 패치는 상기 패키지 컴포넌트의 코너 부분에 의해 중첩된 제1 부분을 포함한다. 실시예에 따르면, 상기 강화 패치는 상기 패키지 컴포넌트를 넘어 연장하는 제2 부분을 더 포함한다. 실시예에 따르면, 상기 강화 패치의 제1 부분은 약 200 ㎛보다 더 큰 폭을 갖는다. 실시예에 따르면, 상기 강화 패치는, 상기 패키지 컴포넌트에 의해 중첩된 내측 부분; 및 상기 패키지 컴포넌트의 에지를 넘어 연장하는 외측 부분을 포함하는 링을 형성하며, 상기 내측 부분과 상기 외측 부분 둘 다는 링 형상을 갖는다. 실시예에 따르면, 상기 재배선 구조물과 상기 패키지 컴포넌트 사이의 언더필을 더 포함하며, 상기 언더필은 상기 강화 패치에 접촉한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치.환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
재배선 구조물을 형성하는 단계로서,
캐리어 위에 복수의 유전체 층들을 형성하는 단계;
상기 복수의 유전체 층들로 연장하는 복수의 재배선 라인들을 형성하는 단계; 및
상기 캐리어 위에 강화 패치(reinforcing patch)를 형성하는 단계
를 포함하는, 상기 재배선 구조물을 형성하는 단계;
상기 강화 패치의 일부와 중첩되는 주변 영역을 포함하는 제1 패키지 컴포넌트를 상기 재배선 구조물에 본딩하는 단계; 및
상기 재배선 구조물 및 상기 제1 패키지 컴포넌트를 상기 캐리어로부터 본딩 분리(de-bonding)하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 패키지 컴포넌트와 상기 재배선 구조물 사이에 언더필(underfill)을 디스펜싱하는 단계를 더 포함하며, 상기 언더필은 상기 강화 패치에 접촉하는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 본딩 분리하는 단계 후에, 추가의 강화 패치를 형성하는 단계를 더 포함하며, 상기 강화 패치 및 상기 추가의 강화 패치는 상기 복수의 유전체 층들의 대향 측 상에 있는 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 재배선 구조물을 형성하는 단계는,
상기 복수의 유전체 층들 중의 유전체 층으로 연장하는 복수의 UBM(under-bump metallurgies)을 형성하는 단계를 더 포함하며, 상기 강화 패치 및 상기 복수의 UBM은 공통 프로세스로 형성되고, 상기 제1 패키지 컴포넌트는 상기 복수의 UBM에 본딩되는 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 강화 패치를 형성하는 단계는 도금을 포함하는 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 본딩 분리하는 단계 후에, 상기 강화 패치는 유전체 재료에 완전히 둘러싸이는 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 재배선 구조물에 제2 패키지 컴포넌트를 본딩하는 단계를 더 포함하고, 상기 강화 패치는,
상기 제1 패키지 컴포넌트에 의해 중첩되는 제1 부분;
상기 제2 패키지 컴포넌트에 의해 중첩되는 제2 부분; 및
상기 제1 부분을 상기 제2 부분에 연결하는(join) 제3 부분
을 포함하는 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 강화 패치는 메시 패턴을 갖는 것인 방법.
실시예 9. 패키지에 있어서,
재배선 구조물로서,
복수의 유전체 층들;
상기 복수의 유전체 층들로 연장하는 복수의 재배선 라인들; 및
상기 복수의 유전체 층들과 중첩되는 강화 패치 - 상기 강화 패치는 금속성 재료를 포함함 -
를 포함하는, 상기 재배선 구조물;
상기 재배선 구조물 위에 있으며 상기 재배선 구조물에 본딩된 제1 패키지 컴포넌트; 및
상기 재배선 구조물과 상기 제1 패키지 컴포넌트 사이의 언더필을 포함하고,
상기 언더필은 상기 강화 패치에 접촉하는 것인 패키지.
실시예 10. 실시예 9에 있어서, 상기 강화 패치는 유전체 재료에 완전히 둘러싸이는 것인 패키지.
실시예 11. 실시예 9에 있어서, 상기 강화 패치는 약 500 ㎛보다 더 큰 폭을 갖는 것인 패키지.
실시예 12. 실시예 9에 있어서, 상기 강화 패치는 상기 제1 패키지 컴포넌트의 에지 부분에 의해 중첩되며, 중첩 폭은 약 200 ㎛보다 더 큰 것인 패키지.
실시예 13. 실시예 9에 있어서, 상기 강화 패치는 전기적으로 플로팅되는(floating) 것인 패키지.
실시예 14. 실시예 9에 있어서, 상기 강화 패치는 상기 제1 패키지 컴포넌트에 전기적으로 접속되고, 상기 강화 패치는 메시 구조를 갖는 것인 패키지.
실시예 15. 실시예 9에 있어서, 상기 강화 패치는 상기 제1 패키지 컴포넌트의 4개의 에지 근방에 링을 형성하는 것인 패키지.
실시예 16. 패키지에 있어서,
재배선 구조물로서,
복수의 유전체 층들;
상기 복수의 유전체 층들로 연장하는 복수의 재배선 라인들; 및
상기 복수의 유전체 층들 중의 유전체 층에 접촉하는 강화 패치 - 상기 강화 패치는 전기적으로 플로팅됨 -
를 포함하는, 상기 재배선 구조물; 및
상기 재배선 구조물에 본딩된 패키지 컴포넌트를 포함하고,
상기 강화 패치는 상기 패키지 컴포넌트의 코너 부분에 의해 중첩된 제1 부분을 포함하는 것인 패키지.
실시예 17. 실시예 16에 있어서, 상기 강화 패치는 상기 패키지 컴포넌트를 넘어 연장하는 제2 부분을 더 포함하는 것인 패키지.
실시예 18. 실시예 16에 있어서, 상기 강화 패치의 제1 부분은 약 200 ㎛보다 더 큰 폭을 갖는 것인 패키지.
실시예 19. 실시예 16에 있어서,상기 강화 패치는,
상기 패키지 컴포넌트에 의해 중첩된 내측 부분; 및
상기 패키지 컴포넌트의 에지를 넘어 연장하는 외측 부분
을 포함하는 링을 형성하며, 상기 내측 부분과 상기 외측 부분 둘 다는 링 형상을 갖는 것인 패키지.
실시예 20. 실시예 16에 있어서,
상기 재배선 구조물과 상기 패키지 컴포넌트 사이의 언더필을 더 포함하며, 상기 언더필은 상기 강화 패치에 접촉하는 것인 패키지.

Claims (10)

  1. 방법에 있어서,
    재배선 구조물을 형성하는 단계로서,
    캐리어 위에 복수의 유전체 층들을 형성하는 단계;
    상기 복수의 유전체 층들로 연장하는 복수의 재배선 라인들을 형성하는 단계; 및
    상기 캐리어 위에 강화 패치(reinforcing patch)를 형성하는 단계
    를 포함하는, 상기 재배선 구조물을 형성하는 단계;
    상기 강화 패치의 일부와 중첩되는 주변 영역을 포함하는 제1 패키지 컴포넌트를 상기 재배선 구조물에 본딩하는 단계; 및
    상기 재배선 구조물 및 상기 제1 패키지 컴포넌트를 상기 캐리어로부터 본딩 분리(de-bonding)하는 단계
    를 포함하는 방법.
  2. 청구항 1에 있어서, 상기 제1 패키지 컴포넌트와 상기 재배선 구조물 사이에 언더필(underfill)을 디스펜싱하는 단계를 더 포함하며, 상기 언더필은 상기 강화 패치에 접촉하는 것인 방법.
  3. 청구항 1에 있어서, 상기 본딩 분리하는 단계 후에, 추가의 강화 패치를 형성하는 단계를 더 포함하며, 상기 강화 패치 및 상기 추가의 강화 패치는 상기 복수의 유전체 층들의 대향 측 상에 있는 것인 방법.
  4. 청구항 1에 있어서, 상기 재배선 구조물을 형성하는 단계는,
    상기 복수의 유전체 층들 중의 유전체 층으로 연장하는 복수의 UBM(under-bump metallurgies)을 형성하는 단계를 더 포함하며, 상기 강화 패치 및 상기 복수의 UBM은 공통 프로세스로 형성되고, 상기 제1 패키지 컴포넌트는 상기 복수의 UBM에 본딩되는 것인 방법.
  5. 청구항 1에 있어서, 상기 강화 패치를 형성하는 단계는 도금을 포함하는 것인 방법.
  6. 청구항 1에 있어서, 상기 본딩 분리하는 단계 후에, 상기 강화 패치는 유전체 재료 내에 완전히 둘러싸이는 것인 방법.
  7. 청구항 1에 있어서, 상기 재배선 구조물에 제2 패키지 컴포넌트를 본딩하는 단계를 더 포함하고, 상기 강화 패치는,
    상기 제1 패키지 컴포넌트에 의해 중첩되는 제1 부분;
    상기 제2 패키지 컴포넌트에 의해 중첩되는 제2 부분; 및
    상기 제1 부분을 상기 제2 부분에 연결하는(join) 제3 부분
    을 포함하는 것인 방법.
  8. 청구항 1에 있어서, 상기 강화 패치는 메시 패턴을 갖는 것인 방법.
  9. 패키지에 있어서,
    재배선 구조물로서,
    복수의 유전체 층들;
    상기 복수의 유전체 층들로 연장하는 복수의 재배선 라인들; 및
    상기 복수의 유전체 층들에 중첩한 강화 패치 - 상기 강화 패치는 금속성 재료를 포함함 -
    를 포함하는, 상기 재배선 구조물;
    상기 재배선 구조물 위에, 상기 재배선 구조물에 본딩된 제1 패키지 컴포넌트; 및
    상기 재배선 구조물과 상기 제1 패키지 컴포넌트 사이의 언더필을 포함하고,
    상기 언더필은 상기 강화 패치에 접촉하는 것인 패키지.
  10. 패키지에 있어서,
    재배선 구조물로서,
    복수의 유전체 층들;
    상기 복수의 유전체 층들로 연장하는 복수의 재배선 라인들; 및
    상기 복수의 유전체 층들 중의 유전체 층에 접촉하는 강화 패치 - 상기 강화 패치는 전기적으로 플로팅됨 -
    를 포함하는, 상기 재배선 구조물; 및
    상기 재배선 구조물에 본딩된 패키지 컴포넌트를 포함하고,
    상기 강화 패치는 상기 패키지 컴포넌트의 코너 부분에 의해 중첩된 제1 부분을 포함하는 것인 패키지.
KR1020200075843A 2020-03-19 2020-06-22 강화 패치를 사용한 강화 패키지 및 이를 제조하는 방법 KR102425696B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/823,995 2020-03-19
US16/823,995 US11393746B2 (en) 2020-03-19 2020-03-19 Reinforcing package using reinforcing patches

Publications (2)

Publication Number Publication Date
KR20210118348A true KR20210118348A (ko) 2021-09-30
KR102425696B1 KR102425696B1 (ko) 2022-07-28

Family

ID=76507839

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200075843A KR102425696B1 (ko) 2020-03-19 2020-06-22 강화 패치를 사용한 강화 패키지 및 이를 제조하는 방법

Country Status (5)

Country Link
US (3) US11393746B2 (ko)
KR (1) KR102425696B1 (ko)
CN (1) CN113053757B (ko)
DE (1) DE102020108542B4 (ko)
TW (1) TWI773178B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393746B2 (en) * 2020-03-19 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reinforcing package using reinforcing patches
US11251114B2 (en) * 2020-05-01 2022-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Package substrate insulation opening design
DE102020130962A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und herstellungsverfahren
US11894318B2 (en) * 2020-05-29 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11705420B2 (en) * 2020-10-29 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-bump connection to interconnect structure and manufacturing method thereof
US20220208559A1 (en) * 2020-12-30 2022-06-30 Advanced Micro Devices, Inc. Method and apparatus for chip manufacturing

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030005022A (ko) * 2001-07-05 2003-01-15 샤프 가부시키가이샤 반도체 장치
JP2010165855A (ja) * 2009-01-15 2010-07-29 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2019041041A (ja) * 2017-08-28 2019-03-14 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
KR20190038357A (ko) * 2017-09-29 2019-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 및 그 형성 방법

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE9704931D0 (sv) * 1997-02-05 1997-12-30 Akzo Nobel Nv Sizing of paper
JP2003005022A (ja) 2001-06-25 2003-01-08 Canon Inc 交換レンズ及びカメラシステム
US7375567B2 (en) * 2005-06-30 2008-05-20 Texas Instruments Incorporated Digital storage element architecture comprising dual scan clocks and preset functionality
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US20090218703A1 (en) * 2008-02-29 2009-09-03 Soo Gil Park Lamination Tape for Reducing Chip Warpage and Semiconductor Device Containing Such Tape
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
KR101918608B1 (ko) * 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9209048B2 (en) 2013-12-30 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Two step molding grinding for packaging applications
KR20160080965A (ko) * 2014-12-30 2016-07-08 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US10165682B2 (en) * 2015-12-28 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Opening in the pad for bonding integrated passive device in InFO package
US9831148B2 (en) * 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US10026716B2 (en) * 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US9935080B2 (en) * 2016-04-29 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Three-layer Package-on-Package structure and method forming same
US9941866B2 (en) * 2016-07-12 2018-04-10 Qualcomm Incorporated Apparatus for design for testability of multiport register arrays
US10062654B2 (en) 2016-07-20 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor structure and semiconductor manufacturing process thereof
US10083949B2 (en) * 2016-07-29 2018-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Using metal-containing layer to reduce carrier shock in package formation
CN109844937B (zh) 2016-08-12 2023-06-27 Qorvo美国公司 具有增强性能的晶片级封装
US10177060B2 (en) * 2016-10-21 2019-01-08 Powertech Technology Inc. Chip package structure and manufacturing method thereof
US20190292415A1 (en) 2016-11-28 2019-09-26 Mitsui Mining & Smelting Co., Ltd. Adhesive sheet and method for peeling same
US10854568B2 (en) * 2017-04-07 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US10290571B2 (en) * 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
KR102124892B1 (ko) * 2017-09-29 2020-06-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 팬-아웃 패키징 공정에서의 범프 정렬
US10468355B2 (en) * 2017-12-08 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. EMI Shielding structure in InFO package
US11315891B2 (en) * 2018-03-23 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor packages having a die with an encapsulant
US10892290B2 (en) * 2018-03-27 2021-01-12 Omnivision Technologies, Inc. Interconnect layer contact and method for improved packaged integrated circuit reliability
US10510645B2 (en) * 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Planarizing RDLs in RDL-first processes through CMP process
US10700008B2 (en) 2018-05-30 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having redistribution layer structures
US11075151B2 (en) * 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package with controllable standoff
US10825696B2 (en) * 2018-07-02 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Cross-wafer RDLs in constructed wafers
US11139282B2 (en) 2018-07-26 2021-10-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and method for manufacturing the same
WO2020098470A1 (en) * 2018-11-15 2020-05-22 Changxin Memory Technologies, Inc. Redistribution layer (rdl) structure, semiconductor device and manufacturing method thereof
US20210159188A1 (en) * 2019-11-22 2021-05-27 Advanced Semiconductor Engineering, Inc. Package structure and method for manufacturing the same
US11393746B2 (en) * 2020-03-19 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reinforcing package using reinforcing patches

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030005022A (ko) * 2001-07-05 2003-01-15 샤프 가부시키가이샤 반도체 장치
JP2010165855A (ja) * 2009-01-15 2010-07-29 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2019041041A (ja) * 2017-08-28 2019-03-14 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
KR20190038357A (ko) * 2017-09-29 2019-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 및 그 형성 방법

Also Published As

Publication number Publication date
US20210296220A1 (en) 2021-09-23
TWI773178B (zh) 2022-08-01
US20220328392A1 (en) 2022-10-13
TW202137449A (zh) 2021-10-01
US11728256B2 (en) 2023-08-15
US20230335477A1 (en) 2023-10-19
KR102425696B1 (ko) 2022-07-28
DE102020108542B4 (de) 2023-06-22
CN113053757A (zh) 2021-06-29
DE102020108542A1 (de) 2021-09-23
US11393746B2 (en) 2022-07-19
CN113053757B (zh) 2024-05-24

Similar Documents

Publication Publication Date Title
KR102425696B1 (ko) 강화 패치를 사용한 강화 패키지 및 이를 제조하는 방법
US11031352B2 (en) Routing design of dummy metal cap and redistribution line
KR102258947B1 (ko) 제어 가능한 스탠드오프를 갖는 팬-아웃 패키지
CN110416095B (zh) 封装件及其形成方法
US11532587B2 (en) Method for manufacturing semiconductor package with connection structures including via groups
US20240088061A1 (en) Stacking Via Structures for Stress Reduction
CN114078754A (zh) 互连结构及其制造方法
US20240021441A1 (en) Info Packages Including Thermal Dissipation Blocks
KR20200138631A (ko) 패키징 공정에서의 에어 채널 형성
US20220020693A1 (en) Eccentric Via Structures for Stress Reduction
US11955455B2 (en) Embedded stress absorber in package
US20240019486A1 (en) Alignment Mark Design for Wafer-Level Testing and Method Forming the Same
US20230122816A1 (en) Method for Manufacturing Semiconductor Package with Connection Structures Including Via Groups
US20230154764A1 (en) Staggered Metal Mesh on Backside of Device Die and Method Forming Same
CN117116779A (zh) 封装件结构以及形成封装件的方法
CN117012709A (zh) 形成封装件的方法
CN117423628A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right