KR20210103850A - 태양 전지, 그리고 태양 전지 패널 및 이의 제조 방법 - Google Patents

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KR20210103850A
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정주화
하정민
양영성
이경동
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엘지전자 주식회사
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Abstract

본 실시예에 따른 태양 전지는, 다결정 반도체층으로 구성되는 도전형 영역에 금속 및 접착 물질을 포함하는 전극을 형성하여 태양 전지의 전기적 특성을 향상하고 제조 공정을 단순화할 수 있다. 좀더 구체적으로 태양 전지는, 반도체 기판을 포함하고, 다결정 반도체층으로 구성되는 도전형 영역이 반도체 기판의 일면 위에 위치한다.

Description

태양 전지, 그리고 태양 전지 패널 및 이의 제조 방법{SOLAR CELL, AND SOLAR CELL PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 태양 전지, 그리고 태양 전지 패널 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지, 그리고 이를 포함하는 태양 전지 패널 및 이의 제조 방법에 관한 것이다.
태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 이러한 다양한 층 및 전극의 설계에 따라 태양 전지의 특성, 생산성 등이 달라질 수 있다. 특히, 전극의 물질, 형성 공정 등이 달라지면 태양 전지의 특성, 생산성 등이 크게 달라질 수 있다.
일 예로, 국내등록특허 제1541422호에 개시된 바와 같이, 도금을 이용하여 전극을 형성하면 제조 비용이 비싸며 도금의 공정 조건을 정밀하게 제어하기 어려워 도금 불량, 컨택 특성 저하 등의 문제가 발생할 수 있다. 그리고 도금을 위한 별도의 시드층을 형성하여야 하므로 태양 전지의 제조 공정이 매우 복잡하다.
다른 예로, 전극을 스퍼터링 공정을 이용하여 형성하면, 스퍼터링 공정으로 금속막으로 구성된 스퍼터링 전극을 형성한 이후에 인쇄 공정으로 보호 필름(레지스트)를 형성하고 습식 식각 공정으로 금속막의 일부를 제거하여 전극을 형성하였다. 이에 의하면 스퍼터링 공정, 식각 공정 등에 의하여 태양 전지의 손상이 발생될 수 있으며 여러 단계의 공정을 수행하여야 하여 공정이 복잡하고 각 공정별 불량이 발생할 확률이 컸다. 그리고 스퍼터링 전극의 두께가 얇아 비저항 특성이 충분하지 못하여 추가적인 전극층을 형성하거나 복수의 금속층을 적층하여 형성하여 제조 비용이 증가하며 제조 공정이 복잡한 문제가 있었다.
국내등록특허 제1541422호(발명의 명칭: 도금을 이용한 태양전지 제조 방법)
본 실시예는 생산성 및 신뢰성을 향상할 수 있는 태양 전지, 그리고 태양 전지 패널 및 이의 제조 방법을 제공하고자 한다.
좀더 구체적으로, 본 실시예에서는 태양 전지의 전극 구조를 개선하여 태양 전지의 전기적 특성을 향상하고 태양 전지의 제조 공정을 단순화할 수 있는 태양 전지를 제공하고자 한다.
또한, 본 실시예에서는 태양 전지의 전극과 배선재의 부착 구조 및 공정을 개선하여 전극과 배선재의 부착 특성을 향상하면서 구조 및 제조 공정을 단순화할 수 있는 태양 전지 패널 및 이의 제조 방법을 제공하고자 한다.
본 실시예에 따른 태양 전지는, 다결정 반도체층으로 구성되는 도전형 영역에 금속 및 접착 물질을 포함하는 전극을 형성하여 태양 전지의 전기적 특성을 향상하고 제조 공정을 단순화할 수 있다. 좀더 구체적으로 태양 전지는, 반도체 기판을 포함하고, 다결정 반도체층으로 구성되는 도전형 영역이 반도체 기판의 일면 위에 위치한다.
좀더 구체적으로, 전극에 포함되는 금속이 다결정 반도체층에 포함되는 반도체 물질과 반응하여 금속-반도체 화합물을 포함하는 화합물층을 형성하는 제1 금속을 포함할 수 있다. 화합물층은 전극과 도전형 영역의 경계 부분에서 제1 영역에 대응하도록 부분적으로 형성될 수 있는데, 화합물층에 의하여 전극이 우수한 저항 및 접촉 특성을 가질 수 있다.
전극과 도전형 영역의 경계 부분에서 제1 영역을 제외한 제2 영역에서 금속 및 접착 물질이 다결정 반도체층에 접촉하여 형성될 수 있다.
일 예로, 제1 금속이 니켈을 포함하고, 반도체 물질이 실리콘을 포함하며, 화합물층이 니켈 실리사이드를 포함할 수 있다.
본 실시예에서 제1 영역의 면적이 제2 영역의 면적보다 작을 수 있다.
본 실시예에서 전극의 금속이 제1 금속보다 낮은 비저항을 가지는 제2 금속을 더 포함하여 저항 특성을 향상할 수 있다. 일 예로, 전극에서 금속 전체 100 중량부에 대한 제1 금속의 중량부가 15 이하일 수 있다.
본 실시예에서 전극이 금속 및 접착 물질을 포함하는 단일의 인쇄층으로 구성되어 태양 전지의 제조 공정을 단순화할 수 있다. 일 예로, 전극 또는 인쇄층의 두께가 10um 이상일 수 있다.
일 예로, 도전형 영역을 덮으면서 컨택홀을 구비하는 후면 패시베이션막을 더 포함하고 전극이 컨택홀 내부에서 후면 패시베이션막과 이격하여 형성될 수 있다 또는, 다결정 반도체층 위, 그리고 제1 및 제2 전극 중 적어도 하나의 적어도 일부 위에 위치하는 후면 패시베이션막을 더 포함할 수도 있다.
본 실시예에 따른 태양 전지는 후면 전극 구조를 가질 수 있다. 예를 들어, 도전형 영역이 반도체 기판의 일면 위에서 서로 이격되어 위치하는 제1 도전형 영역 및 제2 도전형 영역을 포함하고, 전극이 제1 도전형 영역에 연결되는 제1 전극 및 제2 도전형 영역에 연결되는 제2 전극을 포함하며, 제1 및 제2 전극 중 적어도 하나가 금속 및 접착 물질을 포함할 수 있다.
본 실시에에 따른 태양 전지 패널은, 상술한 태양 전지와, 상술한 태양 전지의 전극에 전기적으로 연결되는 배선재와, 전극과 배선재 사이에 위치하여 전극과 배선재를 전기적으로 연결하는 접착층을 포함한다.
여기서, 접착층이 전극에 접촉하여 형성되며, 비스무스를 포함하는 솔더 물질을 포함하는 저온 솔더 페이스트일 수 있다. 전극의 표면 거칠기가 접착층의 표면 거칠기보다 클 수 있다. 전극이 배선재를 향하여 라운드지게 또는 볼록하게 돌출되고, 접착층이 전극의 라운드진 부분을 전체적으로 덮으면서 배선재를 향하면서 폭이 점진적으로 커질 수 있다. 접착층의 두께에 대한 전극의 두께의 비율이 0.5 이상일 수 있다.
본 실시예에 따른 태양 전지 패널은, 상술한 태양 전지를 제조하는 단계와, 상술한 태양 전지의 전극 위에 접착층을 형성하는 단계와, 전극 및 접착층 위에 배선재를 위치시키고 열과 압력을 가하여 접착층을 이용하여 전극에 배선재를 접착하는 접착 열처리 단계를 포함한다. 이때, 전극이 금속 및 접착 물질을 포함하는 전극 페이스트를 인쇄 공정으로 도포하고 경화 열처리하여 형성된 인쇄층으로 구성될 수 있다.
여기서, 전극이 1회의 인쇄 공정에 의하여 형성된 단일의 인쇄층으로 구성되고, 접착층이 비스무스를 포함하는 솔더 물질을 포함하는 저온 솔더 페이스트를 단일의 인쇄층 위에 도포하여 형성될 수 있다.
일 예로, 접착층이 추가 접착 물질을 더 포함할 수 있다. 이때, 접착 열처리 단계 이전에 전극 페이스트에 포함되는 접착 물질의 중량부가 솔더 페이스트에 포함되는 추가 접착 물질의 중량부보다 작고, 접착 열처리 단계 이후에 전극에 포함되는 접착 물질의 중량부가 접착층에 포함되는 추가 접착 물질의 중량부보다 클 수 있다. 전극의 경화 열처리 단계의 온도가 500도씨 이하이고, 접착 열처리 단계의 공정 온도보다 접착층의 용융점이 낮을 수 있다.
본 실시예에서는, 금속과 접착 물질을 포함하는 저온 전극 페이스트를 이용한 인쇄층으로 구성되는 전극을 다결정 반도체층으로 구성된 도전형 영역에 형성하여, 접착 물질에 의한 우수한 접착 특성, 다결정 반도체층의 우수한 캐리어 이동도, 그리고 전극의 충분한 두께에 의하여 우수한 저항 및 접착 특성을 가질 수 있다. 여기서, 금속이 다결정 반도체층의 반도체 물질과 결합하여 화합물층을 형성하는 제1 금속과 상대적으로 낮은 저항을 가지는 제2 금속을 포함하여, 제1 금속에 의하여 형성된 화합물층에 의한 우수한 저항 및 접촉 특성, 제2 금속에 의한 낮은 저항에 의하여 저항 특성을 더욱 향상할 수 있다. 이에 의하여 태양 전지의 특성 및 효율을 향상할 수 있다.
일 예로, 전극이 단일의 인쇄층으로 구성되어 전극 형성하는 공정을 단순화하여 공정 개수를 줄이고 불량률을 개선하여 태양 전지의 생산성을 향상할 수 있다. 그리고 다결정 반도체층에 저온 전극 페이스트를 적용하여 고온 공정에서 발생할 수 있는 열에 의한 손상을 방지할 수 있다. 또한, 그리고 단일의 인쇄층 위에 저온 솔더 페이스트로 구성되는 접착층을 형성하는 것에 의하여 배선재를 부착할 수 있으므로 태양 전지 패널의 생산성을 향상할 수 있다. 이에 따라 태양 전지 및 이를 포함하는 태양 전지 패널의 생산성 및 신뢰도를 향상할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지 패널을 개략적으로 도시한 분해 사시도이다.
도 2는 도 1에 도시한 태양 전지 패널에 포함된 제1 및 제2 태양 전지와 이를 연결하는 배선부를 개념적으로 도시한 부분 단면도이다.
도 3은 도 1에 도시한 태양 전지 패널에 포함된 제1 및 제2 태양 전지, 접착층 및 절연 부재, 그리고 배선부를 개략적으로 도시한 후면 평면도이다.
도 4는 도 3의 IV-IV 선을 따라 잘라서 본 단면도이다.
도 5는 도 1에 도시한 태양 전지 패널에 포함된 태양 전지의 후면을 도시한 부분 후면 평면도이다.
도 6은 본 발명의 일 변형예에 따른 태양 전지 패널에 포함되는 태양 전지의 전극을 형성하기 위하여 사용되는 금속 입자를 도시한 개념도 및 이를 이용하여 형성된 전극을 도시한 단면 확대도이다.
도 7a 내지 도 7g는 본 발명의 실시예에 따른 태양 전지 및 이를 포함하는 태양 전지 패널의 제조 방법을 도시한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 태양 전지 패널에 포함되는 태양 전지, 접착층 및 절연 부재, 그리고 배선재를 도시한 부분 단면도이다.
도 9a 내지 도 9e는 본 발명의 실시예에 따른 태양 전지 및 이를 포함하는 태양 전지 패널의 제조 방법을 도시한 단면도들이다.
도 10은 실시예 1 및 비교예 1에 따른 태양 전지의 후면에서 광의 파장에 따른 반사도를 측정한 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지, 그리고 태양 전지 패널 및 이의 제조 방법을 상세하게 설명한다. 본 명세서에서 "제1", "제2" 등의 표현은 서로 간의 구별을 위하여 사용된 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 태양 전지 패널(100)을 개략적으로 도시한 분해 사시도이고, 도 2는 도 1에 도시한 태양 전지 패널(100)에 포함된 제1 및 제2 태양 전지(10a, 10b)와 이를 연결하는 배선부(140)를 개념적으로 도시한 부분 단면도이다. 본 명세서에서는 명확한 설명을 위하여 서로 이웃한 두 개의 태양 전지(10)를 제1 태양 전지(10a) 및 제2 태양 전지(10b)라 칭한다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 태양 전지 패널(100)은, 태양 전지(10)와, 태양 전지(10)에 전기적으로 연결되는 배선부(140)를 포함하고, 태양 전지(10)와 배선부(140)(좀더 구체적으로, 태양 전지(10)의 전극(도 4의 참조부호 42, 44, 이하 동일)과 배선재(142)) 사이에서 태양 전지(10)와 배선부(140)를 전기적으로 연결하는 접착층(도 4의 참조부호 LSP, 이하 동일)을 포함할 수 있다. 그리고 태양 전지 패널(100)은, 태양 전지(10) 및 배선부(140)를 둘러싸서 밀봉하는 밀봉재(130)와, 밀봉재(130) 위에서 태양 전지(10)의 일면(일 예로, 전면)에 위치하는 제1 커버 부재(110)와, 밀봉재(130) 위에서 태양 전지(10)의 타면(일 예로, 후면)에 위치하는 제2 커버 부재(120)를 포함할 수 있다.
먼저, 태양 전지(10)는, 반도체 기판(도 4의 참조부호 12, 이하 동일)과, 반도체 기판(12)의 일면(일 예로, 후면) 위에 위치하는 제1 및 제2 전극(42, 44)을 포함할 수 있다. 태양 전지(10)에 대해서는 추후에 상세하게 설명한다.
본 실시예에서 태양 전지 패널(100)은 복수의 태양 전지(10)를 구비하고, 복수의 태양 전지(10)는 배선부(140)에 의하여 전기적으로 직렬, 병렬 또는 직병렬로 연결될 수 있다.
좀더 구체적으로, 배선부(140)가 적어도 일부가 태양 전지(10)의 제1 및 제2 전극(42, 44)와 중첩되어 제1 및 제2 전극(42, 44)에 연결되는 배선재(142)를 포함할 수 있다. 각 태양 전지(10)와 배선재(142)의 연결 구조 등은 추후에 좀더 상세하게 설명한다. 일 예로, 배선부(140)가 태양 전지(10) 사이에서 배선재(142)와 교차하는 방향으로 위치하여 배선재(142)에 연결되는 연결 배선(144)를 더 포함할 수 있다. 배선재(142)와 연결 배선(144)에 의하여 복수의 태양 전지(10)가 일 방향(도면의 x축 방향)으로 연결되어 하나의 열(列)(즉, 태양 전지 스트링)을 형성할 수 있다. 그리고 배선부(140)는, 태양 전지 스트링의 양 끝단에 위치하여 이를 또 다른 태양 전지 스트링 또는 정션 박스(미도시)에 연결하는 버스바 배선(146)을 더 포함할 수 있다.
배선재(142), 연결 배선(144), 버스바 배선(146)은 각기 도전성 물질(일 예로, 금속 물질)을 포함할 수 있다. 일 예로, 배선재(142), 연결 배선(144), 또는 버스바 배선(146)이 도전성 코어(도 4의 참조부호 1420, 이하 동일)와, 도전성 코어(1420)의 표면 위에 위치하며 솔더 물질을 포함하는 도전성 코팅층(도 4의 참조부호 1422, 이하 동일)을 포함할 수 있다. 여기서, 도전성 코어(1420)가 금(Au), 은(Ag), 구리(Cu) 또는 알루미늄(Al) 중 어느 하나를 포함할 있고, 도전성 코팅층(1422) 또는 솔더 물질이 주석(Sn) 또는 주석을 포함하는 합금으로 구성될 수 있다. 일 예로, 도전성 코어(1420)가 구리를 포함하거나 구리로 구성될 수 있고, 도전성 코팅층(1422)이 주석을 포함하는 합금(일 예로, SnBiAg)으로 구성될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 배선재(142), 연결 배선(144), 또는 버스바 배선(146)의 물질, 형상, 연결 구조 등은 다양하게 변형될 수 있다. 예를 들어, 연결 배선(144)을 별도로 구비하지 않고 배선재(142)로만 이웃한 태양 전지들(10)을 연결하여 태양 전지 스트링을 형성할 수도 있다.
밀봉재(130)는, 배선부(140)에 의하여 연결된 태양 전지(10)의 전면에 위치하는 제1 밀봉재(131)와, 태양 전지(10)의 후면에 위치하는 제2 밀봉재(132)를 포함할 수 있다. 제1 밀봉재(131)와 제2 밀봉재(132)는 수분과 산소가 유입되는 것을 방지하며 태양 전지 패널(100)의 각 요소들을 화학적으로 결합한다. 제1 및 제2 밀봉재(131, 132)는 투광성 및 접착성을 가지는 절연 물질로 구성될 수 있다. 일 예로, 제1 밀봉재(131)와 제2 밀봉재(132)로 에틸렌초산비닐 공중합체 수지(EVA), 폴리비닐부티랄, 규소 수지, 에스테르계 수지, 올레핀계 수지 등이 사용될 수 있다. 제1 및 제2 밀봉재(131, 132)를 이용한 라미네이션 공정 등에 의하여 제2 커버 부재(120), 제2 밀봉재(132), 태양 전지(10), 배선부(140), 제1 밀봉재(131), 제1 커버 부재(110)가 일체화되어 태양 전지 패널(100)을 구성할 수 있다. 도면에서는 제1 밀봉재(131)와 제2 밀봉재(132)가 서로 개별적으로 위치한 것으로 도시하였으나, 실제로는 라미네이션 공정에 의하여 일체화되어 경계를 가지지 않고 일체화된 상태일 수 있다.
제1 커버 부재(110)는 제1 밀봉재(131) 상에 위치하여 태양 전지 패널(100)의 전면을 구성하고, 제2 커버 부재(120)는 제2 밀봉재(132) 상에 위치하여 태양 전지 패널(100)의 후면을 구성한다. 제1 커버 부재(110) 및 제2 커버 부재(120)는 각기 외부의 충격, 습기, 자외선 등으로부터 태양 전지(10)를 보호할 수 있는 절연 물질로 구성될 수 있다. 그리고 제1 커버 부재(110)는 광이 투과할 수 있는 투광성 물질로 구성되고, 제2 커버 부재(120)는 투광성 물질, 비투광성 물질, 또는 반사 물질 등으로 구성되는 시트로 구성될 수 있다. 일 예로, 제1 커버 부재(110)가 유리 기판 등으로 구성될 수 있고, 제2 커버 부재(120)가 필름, 시트, 유리 기판 등으로 구성될 수 있다. 예를 들어, 제2 커버 부재(120)는 TPT(Tedlar/PET/Tedlar) 타입을 가지거나, 또는 베이스 필름(예를 들어, 폴리에틸렌테레프탈레이트(PET))의 적어도 일면에 형성된 폴리불화비닐리덴(poly vinylidene fluoride, PVDF) 수지층을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 밀봉재(131, 132), 제1 커버 부재(110), 또는 제2 커버 부재(120)가 상술한 설명 이외의 다양한 물질을 포함할 수 있으며 다양한 형태를 가질 수 있다. 예를 들어, 제1 커버 부재(110) 또는 제2 커버 부재(120)가 다양한 형태(예를 들어, 기판, 필름, 시트 등) 또는 물질을 가질 수 있다.
도 3은 도 1에 도시한 태양 전지 패널(100)에 포함된 제1 및 제2 태양 전지(10a, 10b), 접착층(LSP) 및 절연 부재(IP), 그리고 배선부(140)를 개략적으로 도시한 후면 평면도이다. 도 4는 도 3의 IV-IV 선을 따라 잘라서 본 단면도이다. 그리고 도 5는 도 1에 도시한 태양 전지 패널(100)에 포함된 태양 전지(10)의 후면을 도시한 부분 후면 평면도이다. 명확한 이해를 위하여 도 5의 확대원은 도전형 영역(32, 34)과 전극(42, 44)의 경계 부분에 형성된 화합물층(50)을 위주로 하여 도시하였다.
먼저, 본 실시예에 따른 태양 전지(10)를 상세하게 설명한 후에 태양 전지(10)에 연결되는 접착층(LSP) 및 절연 부재(IP), 그리고 배선부(140)를 상세하게 설명한다.
도 3 내지 도 5를 참조하면, 본 실시예에 따른 태양 전지(10)는, 반도체 기판(12)과, 반도체 기판(12)의 일면(일 예로, 후면) 위에 위치하며 다결정 반도체층(30)으로 구성되는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 연결되며 금속(40a) 및 접착 물질(40b)을 포함하는 전극(42, 44)을 포함한다.
본 실시예에서는 도전형 영역(32, 34)이 반도체 기판(12)의 후면 위에서 서로 이격되어 위치하는 제1 도전형 영역(32) 및 제2 도전형 영역(32)을 포함하고, 전극(42, 44)이 제1 도전형 영역(32)에 연결되는 제1 전극(42) 및 제2 도전형 영역(34)에 연결되는 제2 전극(44)을 포함할 수 있다. 이때, 제1 및 제2 전극(42, 44) 중 적어도 하나가 상술한 바와 같이 금속(40a) 및 접착 물질(40b)을 포함하는 전극일 수 있다. 이와 같이 본 실시예에서는 태양 전지(10)가 반도체 기판(12)의 후면에 서로 반대되는 제1 및 제2 전도형을 가지는 제1 및 제2 도전형 영역(32, 34)이 이격하면서 함께 위치하고, 그 위에서 제1 및 제2 전극(42, 44)이 서로 이격하면서 함께 위치하는 후면 전극 구조를 가질 수 있다. 그러면, 반도체 기판(12)의 전면에는 전극이 형성되지 않아 쉐이딩 손실(shading loss)를 최소화하여 태양 전지(10)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 도전형 영역(32, 34) 중 적어도 하나가 반도체 기판(12)의 전면에 위치하는 등 다양한 변형이 가능하다.
일 예로, 반도체 기판(12)은 제1 또는 제2 도전형 도펀트를 포함하는 결정질 반도체(예를 들어, 단결정 또는 다결정 반도체, 일 예로, 단결정 또는 다결정 실리콘, 특히 단결정 실리콘)로 구성된 베이스 영역(12a)을 포함할 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(12a) 또는 반도체 기판(12)을 기반으로 한 태양 전지(10)은 전기적 특성이 우수하다.
반도체 기판(12)의 전면에는 전면 전계 영역(12b)이 위치할 수 있다. 일 예로, 전면 전계 영역(12b)은 베이스 영역(12a)과 동일한 도전형을 가지며 베이스 영역(12a)보다 높은 도핑 농도를 가지는 도핑 영역으로, 반도체 기판(12)의 일부를 구성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 전면 전계 영역(12b)이 반도체 기판(12)과 별도로 위치하는 반도체층이거나, 도펀트를 가지지 않고 고정 전하 등을 가지는 산화막 등으로 구성되는 등 다양한 변형이 가능하다.
그리고 반도체 기판(12)의 전면은 반사를 방지하기 위한 반사 방지 구조(일 예로, 반도체 기판(12)의 (111)면으로 구성된 피라미드 형상의 텍스쳐링 구조)를 구비하여, 반사를 최소화할 수 있다. 그리고 반도체 기판(12)의 후면은 경면 연마된 면으로 구성되어 전면보다 작은 표면 거칠기를 가져 패시베이션 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 반도체 기판(12)의 후면에 반사 방지 구조가 형성되거나, 반도체 기판(12)의 전면에 반사 방지 구조가 형성되지 않는 등 다양한 변형이 가능하다.
반도체 기판(12)의 후면 위에서 반도체 기판(12)과 도전형 영역(32, 34) 사이에 중간막(20)이 위치할 수 있다. 중간막(20)은 반도체 기판(12)의 후면 위에 전체적으로 위치할 수 있으며, 일 예로, 반도체 기판(12)의 후면에 전체적으로 접촉할 수 있다.
중간막(20)은 반도체 기판(12)의 표면을 패시베이션하는 패시베이션막의 역할을 할 수 있다. 또는, 중간막(20)이 도전형 영역(32, 34)의 도펀트가 반도체 기판(12)으로 지나치게 확산하는 것을 방지하는 도펀트 제어 역할 또는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 중간막(20)은 상술한 역할을 수행할 수 있는 다양한 물질을 포함할 수 있는데, 예를 들어, 산화막, 실리콘을 포함하는 유전막 또는 절연막, 질화 산화막, 탄화 산화막, 진성 비정질 실리콘막 등으로 이루어질 수 있다. 본 실시예에서와 같이 도전형 영역(32, 34)이 다결정 반도체층(30)으로 구성될 경우 중간막(20)을 실리콘 산화막으로 형성하면, 중간막(20)을 쉽게 제조할 수 있으며 중간막(20)을 통한 캐리어 전달이 원활하게 이루어질 수 있다. 다른 예로, 도전형 영역(32, 34)이 비정질 반도체층 또는 미세 결정 반도체층으로 구성되면, 중간막(20)이 진성 비정질 실리콘막으로 구성될 수 있다.
중간막(20)의 두께가 전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)보다 작을 수 있다. 일 예로, 중간막(20)의 두께가 10nm 이하(예를 들어, 5nm 이하, 좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 이는 중간막(20)의 효과를 충분하기 구현하기 위한 것이나 본 발명이 이에 한정되는 것은 아니다.
중간막(20) 위에는 도전형 영역(32, 34)을 포함하는 다결정 반도체층(30)이 위치(일 예로, 접촉)할 수 있다. 좀더 구체적으로, 제1 도전형 영역(32)과 제2 도전형 영역(34)이 중간막(20) 위에서 연속적으로 형성된 다결정 반도체층(30) 내에 함께 위치하여 동일 평면 상에 위치할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다.
제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36), 또는 다결정 반도체층(30)은 반도체 기판(12)과 다른 결정 구조인 다결정 구조를 가지는 다결정 반도체(일 예로, 다결정 실리콘)로 구성될 수 있다. 좀더 구체적으로, 제1 도전형 영역(32)은 제1 도전형 도펀트가 포함된 다결정 반도체층(30)의 부분(제1 도전형 다결정 부분)으로 구성되고, 제2 도전형 영역(34)은 제2 도전형 도펀트가 포함된 다결정 반도체층(30)의 부분(제2 도전형 다결정 부분)으로 구성되며, 배리어 영역(36)은 제1 및 제2 도전형 도펀트가 도핑되지 않은 다결정 반도체층(30)의 부분(진성 또는 언도프트 다결정 부분)으로 구성될 수 있다. 이와 같이 제1 및 제2 도전형 영역(32, 34)이 다결정 반도체층(30)으로 구성되면 높은 캐리어 이동도를 가질 수 있다. 그리고 본 실시예에서와 같이 단일의 인쇄층(420)으로 구성되는 전극(42, 44)과 결합되어 태양 전지(10)의 다양한 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36), 또는 다결정 반도체층(30)이 비정질 반도체 또는 미세 결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘) 등을 포함할 수 있다.
이때, 베이스 영역(12a)이 제2 도전형을 가지면, 베이스 영역(12a)과 다른 도전형을 가지는 제1 도전형 영역(32)은 에미터 영역으로 기능하고, 베이스 영역(12a)과 동일한 도전형을 가지는 제2 도전형 영역(34)은 후면 전계(back surface field) 영역으로 기능한다. 배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34)을 물리적으로 이격시켜 이들이 접촉할 경우에 발생할 수 있는 션트(shunt)를 방지할 수 있다.
이와 같이 제1 및 제2 도전형 영역(32, 34)이 중간막(20)을 사이에 두고 반도체 기판(12)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(12)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다. 그리고 배리어 영역(36)을 진성 또는 언도프트 부분으로 구성하여 배리어 영역(36)의 형성 공정을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 중간막(20)을 구비하지 않을 수 있다. 또는, 제1 및 제2 도전형 영역(32, 34) 중 적어도 하나가 반도체 기판(12)의 일부에 도펀트가 도핑되어 형성되어 반도체 기판(12)의 일부를 구성하는 도핑 영역으로 구성될 수도 있다. 그리고 배리어 영역(36)을 구비하지 않거나, 배리어 영역(36)이 반도체 물질 이외의 다른 물질로 구성되거나 빈 공간으로 구성될 수도 있다. 그 외의 다양한 변형이 가능하다.
여기서, 제1 또는 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 또는 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 및 제2 도전형 도펀트 중 하나가 보론(B)이고 다른 하나가 인(P)일 수 있다.
본 실시예에서 제1 도전형 영역(32)이 제1 방향(도면의 y축 방향)으로 연장되며 제2 방향(도면의 x축 방향)에서 복수로 구비되어 스트라이프 형상을 이루고, 제2 도전형 영역(34)이 제1 방향으로 연장되며 제2 방향에서 복수로 구비되어 스트라이프 형상을 이룰 수 있다. 제2 방향에서 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 교번하여 위치할 수 있고, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 이때, 제1 도전형 영역(32)의 면적(일 예로, 폭)이 제2 도전형 영역(34)의 면적(일 예로, 폭)보다 클 수 있다. 이에 의하면 에미터 영역으로 기능하는 제1 도전형 영역(32)이 후면 전계 영역으로 기능하는 제2 도전형 영역(34)보다 넓은 면적을 가져 광전 변환에 유리할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)의 배치, 면적, 폭 등은 다양하게 변형될 수 있다.
반도체 기판(12)의 전면 위에는 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치(일 예로, 접촉)할 수 있고, 도전형 영역(32, 34) 또는 다결정 반도체층(30) 위에 컨택홀(46)을 구비하는 후면 패시베이션막(40)이 위치(일 예로, 접촉)할 수 있다. 전면 패시베이션막(24) 및 반사 방지막(26)은 반도체 기판(12)의 전면 위에 전체적으로 형성되고, 후면 패시베이션막(40)은 다결정 반도체층(30) 위에서 컨택홀(46)을 제외한 부분에 전체적으로 형성될 수 있다. 일 예로, 전면 패시베이션막(24), 반사 방지막(26), 또는 후면 패시베이션막(40)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다.
일례로, 전면 패시베이션막(24), 반사 방지막(26) 또는 후면 패시베이션막(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 본 실시예에서 후면 패시베이션막(40)은 반사막, 반사 방지막 등과 같이 광 경로를 제어하는 광학막으로 구성될 수 있다. 일 예로, 후면 패시베이션막(40)은 태양 전지(10)의 전면으로 입사되어 후면에 도달한 광을 다시 태양 전지(10)의 내부로 반사하는 내부 반사의 역할을 하는 반사막으로 기능할 수 있다. 그리고 태양 전지(10)의 후면으로 입사하는 광의 반사를 방지하는 반사 방지막으로 기능할 수도 있다.
그리고 제1 전극(42)이 컨택홀(46)을 통하여 제1 도전형 영역(32)에 전기적으로 연결되고, 제2 전극(44)이 컨택홀(46)을 통하여 제2 도전형 영역(34)에 전기적으로 연결될 수 있다.
본 실시예에서는 제1 전극(42)이 제1 방향으로 연장되는 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 방향으로 연장되는 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 일 예로, 제1 전극(42)의 면적은 제1 도전형 영역(32)의 면적의 25% 내지 75%일 수 있고, 제2 전극(44)의 면적은 제2 도전형 영역(34)의 면적의 25% 내지 75%일 수 있다. 이러한 범위 내에서 캐리어 수집 및 전달의 효과를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
컨택홀(46)이 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결(일 예로, 접촉)하도록 형성될 수 있다. 예를 들어, 하나의 제1 전극(42) 또는 하나의 제2 전극(44)에 대응하여 복수의 컨택홀(46)이 형성될 수 있다. 이에 의하면 컨택홀(46)의 형성 면적을 줄여 컨택홀(46)의 형성 공정을 단순화하고 컨택홀(46) 형성 시 발생할 수 있는 특성 저하 등의 문제를 방지할 수 있다. 또는, 컨택홀(46) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그 외의 다양한 변형이 가능하다.
본 실시예에서 제1 전극(42) 및/또는 제2 전극(44)은 금속(40a) 및 접착 물질(40b)을 포함할 수 있다. 도 4의 확대원에서는 제1 전극(42)이 위치한 부분을 확대하여 도시하고 이하에서는 이를 기준으로 설명하였으나, 제2 전극(44)도 이와 동일 또는 극히 유사한 구조를 가질 수 있다. 이에 따라 이하에서는 제1 및/또는 제2 도전형 영역(32, 34)을 도전형 영역(32, 34)으로, 이에 연결되는 제1 및/또는 제2 전극(42)을 전극(42, 44)으로 지칭하여 설명한다.
본 실시예에서 도전형 영역(32, 34)(또는 이를 구성하는 다결정 반도체층(30), 이하 동일)에 연결되는 전극(42, 44)이 금속(40a) 및 접착 물질(40b)을 포함하는 페이스트를 인쇄 공정으로 도포하여 형성된 인쇄층(420)으로 구성될 수 있다. 이와 같이 전극(420)이 페이스트를 이용하여 형성된 인쇄층(420)으로 구성되므로, 용매, 첨가제 등이 일부 잔존될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 전극(42, 44)이 페이스트를 이용하여 형성된 인쇄층(420)으로 구성되었는지 여부는, 현미경을 통하여 전극(42, 44) 내에 위치한 금속(40a)으로 구성된 입자의 형상을 확인하거나, 성분 분석 등을 통하여 용매, 접착 물질(40b) 등의 일부가 잔존하는 것 등에 의하여 쉽게 알 수 있다. 전극(42, 44)의 제조 방법 및 이를 구성하는 인쇄층(420)에 대해서는 추후에 좀더 상세하게 설명한다. 일 예로, 본 실시예에서는 전극(42, 44)이 금속(40a)과 접착 물질(40b)을 포함하는 단일의 인쇄층(420)으로 구성될 수 있다.
본 실시예에서 금속(40a)은 도전형 영역(32, 34)을 구성하는 반도체 물질과 화학적으로 반응하여 금속-반도체 화합물을 형성할 수 있는 제1 금속을 포함할 수 있다. 그리고 금속(40a)은 제1 금속보다 낮은 비저항을 가지는 제2 금속을 포함할 수 있다. 상대적으로 낮은 비저항을 가지는 제2 금속은 전극(42, 44)의 저항을 낮추기 위하여 상대적으로 많은 양으로 포함되는 주성분 금속에 해당한다. 여기서, 주성분 금속이라 함은 금속(40a) 전체 100 중량부에 대하여 50 중량부 이상(일 예로, 50 중량부 초과)으로 포함되어 갖아 많이 포함되는 금속을 의미할 수 잇다.
일 예로, 제1 금속이 니켈(Ni)을 포함할 수 있다. 그러면, 도전형 영역(32, 34)을 구성하는 반도체 물질(일 예로, 실리콘)과 화학적으로 쉽게 반응하여 금속-반도체 화합물(예를 들어, NiSi, Ni2Si 등과 같은 니켈 실리사이드)을 포함하는 화합물층(50)을 쉽게 형성할 수 있다. 도전형 영역(32, 34)과 전극(42, 44)의 경계 부분에서 이들 사이에 니켈 실리사이드를 포함하는 화합물층(50)이 형성되면, 전극(42, 44)의 접촉 저항을 크게 낮출 수 있으며 전극(42, 44) 및 도전형 영역(32, 34)과 우수한 접착 특성을 가져 전극(42, 44)의 박리를 효과적으로 방지할 수 있다. 그리고 낮은 열 응력에 의하여 열적 안정성을 향상할 수 있다. 그리고 제2 금속이 구리, 은, 이들의 합금 등을 포함하면 비저항이 낮아 전극(42, 44)의 전기적 특성을 향상할 수 있다. 구리는 저항이 낮고 가격이 저렴하며, 은은 저항이 매우 낮아 우수한 전기적 특성을 나타낼 수 있다.
여기서, 금속(40a) 전체 100 중량부에 대한 제1 금속의 중량부가 금속(40a) 전체 100 중량부에 대한 제2 금속의 중량부보다 작을 수 있다. 즉, 제1 금속은 화합물층(50)을 형성할 수 있을 정도의 적은 양으로만 포함되도록 하고 제2 금속은 전극(42, 44)의 저항 특성을 효과적으로 향상할 수 있도록 상대적으로 많이 포함될 수 있다. 예를 들어, 전극(42, 44)에서 금속(40a) 전체 100 중량부에 대한 제1 금속의 중량부가 15 이하(일 예로, 1 내지 10)이고, 금속(40a) 전체 100 중량부에 대한 제2 금속의 중량부가 85 이상(일 예로, 85 내지 99)일 수 있다. 제1 금속의 중량부가 15를 초과하거나 제2 금속의 중량부가 85 미만이면, 전극(42, 44)의 저항이 높아져 전기적 특성이 저하될 수 있다. 제1 금속의 중량부가 1 미만이거나 제2 금속의 중량부가 99를 초과하면, 화합물층(50)이 충분히 형성되지 않아 도전형 영역(32, 34)과 전극(42, 44) 사이의 저항, 접촉 특성 등이 저하될 수 있다. 일 예로, 전극(42, 44)이 단일의 인쇄층(420)으로 구비되는 경우에 전극(42, 44)의 저항을 좀더 낮출 수 있도록 제1 금속의 중량부를 10 이하로 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 금속 및 제2 금속의 중량부가 변화될 수 있다.
본 실시예에서는 금속(40a)이 제1 금속을 포함하는 제1 입자(402)와 제2 금속을 포함하는 제2 입자(404)의 형태로 구비된 것을 예시하였다. 이 경우에 제1 입자(402)가 니켈 입자로 구성되고 제2 입자(402)가 구리 입자, 은 코팅된 구리 입자, 은 입자 등으로 구성될 수 있다. 여기서, 제1 입자(402) 또는 제2 입자(404)는 구형 형상, 플레이크 형상, 불규칙한 형상 등 다양한 형상을 가질 수 있다.
일 예로, 제1 입자(402)는 제2 입자(404)의 평균 크기 또는 최소 크기보다 작은 크기를 가지는 입자를 포함할 수 있다. 또는, 제1 입자(402)의 평균 크기가 제2 입자(404)의 평균 크기보다 작을 수 있다. 여기서, 입자의 크기라 함은, 입자가 구형일 경우에는 직경을 의미할 수 있고, 입자가 장축 및 단축을 가질 경우에는 장축의 길이를 의미할 수 있다. 예를 들어, 제1 입자(402)의 평균 크기가 50nm 내지 5um일 수 있고, 제2 입자(404)의 평균 크기가 100nm 내지 10um일 수 있다. 이에 의하면 전극(42, 44)의 형성을 위한 인쇄 공정에서 작은 크기의 제1 입자(402)가 도전형 영역(32, 34)에 좀더 쉽게 인접하여 위치할 수 있고, 전극(42, 44)의 형성을 위한 열처리 공정에서 쉽게 확산되어 도전형 영역(32, 34)의 반도체 물질과 쉽게 화학적으로 결합할 수 있다. 즉, 본 실시예에서는 상대적으로 작은 크기를 가지는 제1 입자(402)를 상대적으로 작은 양으로 포함하여 전극(42, 44)과 도전형 영역(32, 34)의 경계 부분에서 제1 영역(A1)에 부분적으로 화합물층(50)이 형성될 수 있도록 한다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 금속 및 제2 금속이 각기 별도의 제1 입자(402) 및 제2 입자(404)로 포함되지 않을 수도 있다. 예를 들어, 도 6의 (a)를 참조한 바와 같이, 제2 금속으로 구성된 코어 입자(404a)의 표면에 제1 금속으로 구성된 코팅층(402a)이 형성된 입자를 금속(40a)으로 사용할 수 있다. 이 경우에는, 도 6의 (b)를 참조한 바와 같이, 제2 금속은 코어 입자(404a)의 형태로 잔류하고 제1 금속은 코어 입자(404a)의 적어도 일부의 표면 위에 위치하는 층상 형태의 코팅층(402a)으로 잔류할 수 있다. 예를 들어, 금속(40a)이 니켈 코팅된 구리 입자, 니켈 코팅된 은 입자 등을 포함할 수 있다. 이에 의하여 서로 다른 복수의 입자들을 혼합하지 않고 한 종류의 입자를 사용하여 원하는 특성을 구현할 수 있어 제조 공정을 단순화할 수 있다. 그 외에도 다양한 형태로 제1 금속 및 제2 금속이 포함될 수 있다.
상술한 실시예에서는 전극(42, 44)이 금속(40a)으로 솔더 물질(일 예로, 주석(Sn))을 포함하지 않아 재료 비용을 절감할 수 있으며 전극(42, 44)의 저항 특성의 저하를 방지한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 전극(42, 44)이 금속(40a)으로 솔더 물질(일 예로, 주석 또는 주석을 포함하는 합금)을 일부 포함할 수 있다. 예를 들어, 제1 금속 및/또는 제2 금속, 또는 제1 입자(402) 및/또는 제2 입자(404), 코어 입자(404a) 및/또는 코팅층(402a)의 일부로서 솔더 물질이 포함되거나, 제1 금속 및 제2 금속, 또는 제1 입자(402) 및 제2 입자(404), 코팅층(402a)이 코팅된 코어 입자(404a)와 별도의 추가 금속으로 솔더 물질 또는 솔더 입자가 포함될 수 있다. 이에 의하면 접착층(LSP) 및/또는 배선부(140)에 포함되는 솔더 물질과 동일 또는 유사한 솔더 물질을 포함하여 접착층(LSP)와 전극(42, 44)의 접촉 특성을 향상할 수 있다. 이와 같이 전극(42, 44)에 솔더 물질이 포함되면, 전극(42, 44)의 저항 특성을 저하시키지 않도록 솔더 물질의 중량부가 제1 금속의 중량부 및 제2 금속의 중량부 각각보다 작을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 전극(42, 44)의 저항 특성을 저하시키지 않도록 솔더 물질의 중량부가 제1 금속의 중량부 및 제2 금속의 중량부 중 어느 하나와 같거나 그보다 클 수 있다. 그 외 다양한 변형이 가능하다.
본 실시예에서 전극(42, 44)은 접착 물질(40b)을 포함하여 도전형 영역(32, 34) 또는 다결정 반도체층(30), 그리고 접착층(LSP)와의 접착 특성을 향상할 수 있다. 접착 물질(40b)로는 알려진 다양한 물질을 사용할 수 있다. 접착 물질(40b)은 접착층(LSP) 또는 배선재(142)와의 접착 특성을 향상하는 역할을 할 수 있는 물질로서 유기 바인더, 수지, 로진 등의 유기물을 포함할 수 있으며, 비전도성 특성을 가질 수 있다. 이러한 접착 물질(40b)은 전극(42, 44)을 형성하기 위한 경화 열처리 또는 배선재(140)의 접착을 위한 접착 열처리 이후에도 대부분 잔존할 수 있다. 이에 따라 도전형 영역(32, 34) 또는 다결정 반도체층(30)에 인접(일 예로, 접촉)하여 접착 특성을 안정적으로 유지할 수 있다.
일 예로, 금속(40a)과 접착 물질(40b)의 총합을 100 중량부라 할 때, 접착 물질(40b)의 중량부가 5 내지 15이고, 금속(40a)의 중량부가 85 내지 95일 수 있다. 접착 물질(40b)의 중량부가 5 미만이거나 금속(40a)의 중량부가 95를 초과하면, 접착 물질(40b)에 의한 접착 특성 향상의 효과가 충분하지 않을 수 있다. 접착 물질(40b)의 중량부가 15를 초과하거나 금속(40a)의 중량부가 85 미만이면, 금속(40a)의 양이 상대적으로 적어져서 전기적 특성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 금속(40a), 접착 물질(40b) 등의 양은 다양하게 변화될 수도 있다.
상술한 바와 같이 전극(42, 44)은 인쇄층(420)으로 구성될 수 있다. 좀더 구체적으로, 인쇄층(420)은 500도씨 이하의 온도에서 수행되는 경화 열처리에 의하여 경화되는 저온 전극 페이스트로 구성될 수 있다. 따라서 경화 열처리가 수행된 이후에도 금속(40a)을 구성하는 제1 입자(402) 및 제2 입자(404)(또는 코어 입자(404a))의 형상이 일부 변화하면서 연결되는 네킹(necking) 현상 등이 발생하는 소성 또는 소결이 일어나지 않는다. 즉, 경화 열처리에 의하여 용매 등이 휘발되어 인쇄층(420) 또는 전극(42, 44) 내에서 금속(40a)을 구성하는 제1 입자(402) 및 제2 입자(404)(또는 코어 입자(404a))가 입자 상태를 유지하면서 서로 접촉하는 것에 의하여 전기적으로 연결되는 형태로 구비될 수 있다. 그리고 접착 물질(40b)은 금속(40a)을 구성하는 제1 입자(402) 및 제2 입자(404)(또는 코어 입자(404a)) 등이 위치하지 않는 빈 공간을 채우거나 제1 입자(402) 및 제2 입자(404)(또는 코어 입자(404a)) 등의 표면을 덮으면서 위치할 수 있다. 전극(42, 44)의 형성 방법은 추후에 태양 전지(10) 및 이를 포함하는 태양 전지 패널(100)의 제조 방법에서 좀더 상세하게 설명한다.
이와 같이 전극(42, 44)이 인쇄층(420)으로 구성되어(일 예로, 단일의 인쇄층(420)으로 구성되어), 1회의 인쇄 공정으로도 전극(42, 44)을 충분한 두께로 형성할 수 있다. 예를 들어, 전극(42, 44)의 두께(일 예로, 최대 두께)(T1)(일 예로, 단일의 인쇄층(420)의 두께)가 10um 이상일 수 있다. 일 예로, 전극(42, 44)의 두께(T1)(일 예로, 단일의 인쇄층(420)의 두께)가 10um 내지 30um(일 예로, 20um 내지 30um)일 수 있다. 이러한 두께(T1)를 가지면 전극(42, 44)이 충분한 부피 또는 단면적을 가져 전극(42, 44)의 저항을 충분히 낮출 수 있으며 전극(42, 44)을 안정적으로 형성할 수 있다. 이와 같이 저항을 낮추면 충밀도를 개선할 수 있어 태양 전지(10)의 효율을 향상할 수 있다.
이때, 전극(42, 44)은 적어도 일부가 도전형 영역(32, 34)에 접촉하는 부분을 포함하거나, 도전형 영역(32, 34)에 포함된 반도체 물질과 전극(42, 44)에 포함된 금속(즉, 제1 금속)이 결합하여 형성된 화합물층(50)에 접촉하는 부분을 포함할 수 있다.
일 예로, 전극(42, 44)과 도전형 영역(32, 34)의 경계 부분에서 제1 영역(A1)에 대응하도록 부분적으로 화합물층(50)이 형성될 수 있다. 즉, 평면으로 볼 때 컨택홀(46) 내에서 전극(42, 44)이 위치한 부분(즉, 컨택홀(46) 내에서 도전형 영역(32, 34)과 전극(42, 44)의 중첩된 경계 부분) 중 일부분인 제1 영역(A1)에만 부분적으로 화합물층(50)이 형성될 수 있다. 여기서, 화합물층(50)은 전극(42, 44)에 포함된 제1 금속(예를 들어, 니켈)과 도전형 영역(32, 34)에 포함된 반도체 물질(예를 들어, 실리콘)이 화학적으로 반응 또는 결합하여 형성된 금속-반도체 화합물(예를 들어, 니켈 실리사이드)로 구성될 수 있다.
본 실시예에서 화합물층(50)은 전극(42, 44)을 구성하는 인쇄층(420)의 경화 열처리 공정 중에 인쇄층(420)에 포함된 제1 금속이 확산되면서 반도체 물질과 화학적으로 결합되어 형성되므로, 화합물층(50)이 도전형 영역(32, 34)과 전극(42, 44)의 경계 부분에서 전체적으로 형성되지 않고 불연속적으로 형성되거나 부분적으로 형성되고 그 두께 또한 불균일할 수 있다. 예를 들어, 하나의 컨택홀(46) 내에서 전극(42, 44)의 하부에 서로 이격된 복수의 화합물층(50)이 구비되거나, 하나의 전극(42, 44)의 하부에 서로 다른 두께를 가지는 복수의 화합물층(50)을 구비할 수 있다. 여기서, 두께가 불균일하거나 서로 다른 두께를 가지는 것은 두께 차이가 5% 이상인 부분이 존재하는 것을 의미할 수 있다.
여기서, 화합물층(50)을 구성하는 제1 금속이 상대적으로 적은 양으로 포함되며 도전형 영역(32, 34)과 전극(42, 44)의 경계 부분에 위치한 제1 금속에 의하여 화합물층(50)이 형성되므로, 화합물층(50)은 좁은 면적에 부분적으로 형성되며 전극(42, 44)의 전체 면적에 고르게 분포되어 형성될 수 있다. 예를 들어, 도전형 영역(32, 34)과 전극(42, 44)의 경계 부분에서, 화합물층(50)이 복수로 위치하며 제1 방향과 평행한 제1 가상선(IL1)을 복수로 구비할 수 있고, 화합물층(50)이 복수로 위치하며 제2 방향과 평행한 제2 가상선(IL2)을 복수로 구비할 수 있다. 예를 들어, 도전형 영역(32, 34)과 전극(42, 44)의 경계 부분의 총 면적에 대한 제1 영역(A1)의 총 면적의 비율이 50% 이하일 수 있다. 좀더 구체적으로, 제1 영역(A1)의 총 면적이 제2 영역(A2)의 총 면적보다 작을 수 있다. 또는, 적어도 하나의 화합물층(50)의 면적(일 예로, 각각의 화합물층(50)의 면적)이 제2 입자(404)(또는 코어 입자(404a))의 크기와 같거나 그보다 작을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 각 화합물층(50)의 면적은 제2 입자(404)(또는 코어 입자(404a))의 크기보다 클 수도 있다.
특히, 본 실시에에서는 도전형 영역(32, 34)이 다결정 반도체층(30)으로 구성되어 좁은 면적을 가지면서 고르게 분포되는 화합물층(50)을 안정적으로 형성할 수 있다. 다결정 반도체층(30)은 단결정 반도체 기판에 비하여 화학적으로 불안정하며 결정립계(grain boundary) 등을 구비하므로 제1 금속의 확산, 반도체 물질과의 반응 등이 쉽게 일어날 수 있으므로 제1 금속이 위치한 부분에서 국부적으로 화합물층(50)이 쉽게 형성될 수 있다. 이에 따라 다결정 반도체층(30)에 제1 금속을 구비하는 전극(42, 44)을 형성하여 각 화합물층(50)을 좁은 면적으로 고르게 형성하여 전극(42, 44)과 도전형 영역(32, 34)의 저항 특성, 접촉 특성 등을 효과적으로 형성할 수 있다.
그리고 전극(42, 44)과 도전형 영역(32, 34)의 경계 부분에서 제1 영역(A1)을 제외한 제2 영역(A2)에서 금속(40a) 및 접착 물질(40b)이 다결정 반도체층(30)에 접촉하여 형성된다. 본 실시예에서는 제2 영역(A2)에서 제1 금속 또는 제1 입자(402), 제2 금속 또는 제2 입자(404), 또는 코팅층(402a)이 형성된 코어 입자(404a) 및/또는 접착 물질(40b)이 다결정 반도체층(30)에 접촉하여 형성될 수 있다. 이와 같이 화합물층(50)이 구비되지 않는 제2 영역(A2)에서는 금속(40a)이 도전형 영역(32, 34)에 접촉하여 전기적 특성을 향상할 수 있다. 그리고 접착 물질(40b)이 도전형 영역(32, 34) 또는 다결정 반도체층(30)에 접촉하여 전극(42, 44)의 접착 특성을 향상하여 전극(42, 44)의 박리 등의 문제를 방지하여 기계적 신뢰성을 향상할 수 있다. 상술한 바와 같이 제2 영역(A2)이 제1 영역(A1)보다 큰 면적으로 형성되어 전극(42, 44)이 우수한 전기적 특성 및 접착 특성을 가질 수 있다.
본 실시예에 따른 태양 전지(10)에 광이 입사되면 베이스 영역(12a)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 중간막(20)을 통과하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
이러한 태양 전지(10) 위에 배선부(140)가 전기적으로 연결된다. 좀더 구체적으로, 전극(42, 44)과 배선재(142)가 중첩부(LSP) 및 절연 부재(IP)에 의하여 전기적으로 연결되거나 절연될 수 있다.
좀더 구체적으로, 본 실시예에서 배선재(142)는, 제1 및 제2 전극(42, 44)과 교차하는 제2 방향으로 연장되는 복수의 제1 및 제2 배선(142a, 142b)를 포함할 수 있다. 좀더 구체적으로, 제1 배선(142a)은 제2 방향으로 연장되며 제1 전극(42)에 전기적으로 연결되고, 제2 배선(142b)은 제2 방향으로 연장되며 제2 전극(44)에 전기적으로 연결될 수 있다. 제1 배선(142a)이 복수로 구비되고 제2 배선(142b)이 복수로 구비되며, 제1 방향에서 제1 배선(142a)과 제2 배선(142b)이 서로 교번하여 위치할 수 있다. 그러면, 복수의 제1 및 제2 배선(142a, 142b)이 균일한 간격을 가지면서 제1 및 제2 전극(42, 44)에 연결되어 캐리어를 효과적으로 전달할 수 있다.
이때, 배선재(142)와 전극(42, 44)의 복수의 중첩부 중에서 서로 전기적으로 연결되어야 될 중첩부에는 접착층(LSP)이 위치하고 서로 전기적으로 연결되지 않아야 할 중첩부에는 절연 부재(IP)가 위치할 수 있다. 즉, 제1 배선(142a)은 제1 전극(42)에 접착층(LSP)을 사이에 두고 위치하여 제1 전극(42)에 전기적으로 연결되고, 제2 배선(142b)은 구비된 제2 전극(44)에 접착층(LSP)을 사이에 두고 위치하여 제2 전극(44)에 전기적으로 연결될 수 있다. 그리고 절연 부재(IP)가 제1 배선(142a)과 제2 전극(44)의 중첩부, 그리고 제2 배선(142b)과 제1 전극(42)의 중첩부에서 배선재(142)와 전극(42, 44) 사이에 위치하여 배선재(142)와 전극(42, 44)를 전기적으로 절연시킬 수 있다.
절연 부재(IP)는 다양한 절연 물질을 포함할 수 있다. 예를 들어, 절연 부재(IP)는 실리콘계 수지, 에폭시계 수지, 우레탄계 수지, 아크릴계 수지, 폴리이미드, 폴리에틸렌 등을 포함할 수 있다.
본 실시예에서는 접착층(LSP)이 제1 전극(42)과 제1 배선(142a) 사이에 위치하여 제1 전극(42)(또는 이를 구성하는 인쇄층(420))과 제1 배선(142a)에 각기 접촉할 수 있다. 이와 유사하게, 접착층(LSP)이 제2 전극(44)과 제2 배선(142b) 사이에 위치하여 제2 전극(44)(또는 이를 구성하는 인쇄층(420))과 제2 배선(142b)에 각기 접촉할 수 있다. 접착층(LSP)은 제1 또는 제2 전극(42, 44)과 배선재(142)를 가고정하는 역할을 하며 배선재(142)를 접착하는 접착 열처리 공정(일 예로, 라미네이션 공정)에서 용융되었다가 경화되어 제1 또는 제2 전극(42, 44)과 배선재(142)를 부착하는 역할을 할 수 있다. 좀더 구체적으로, 접착 열처리 공정에서 저온 솔더 페이스트로 구성되는 접착층(LSP)이 용융되어 전극(42, 44)과 배선재(142)를 전기적 및 물리적으로 연결할 수 있다. 이와 같이 저온 솔더 페이스트로 구성되는 접착층(LSP)에 의하여 장기 신뢰성이 향상될 수 있다. 반면, 접착층(LSP)이 없으면 라미네이션 공정 시 전극(42, 44)과 배선재(142) 사이에 밀봉재(130)가 침투되어 접합 불량이 발생할 수 있다.
본 실시예에서 접착층(LSP)은 솔더 물질을 포함하는 저온 솔더 페이스트를 이용하여 형성된 저온 솔더 부재로 구성될 수 있다. 여기서, 저온 솔더 페이스트 또는 저온 솔더 부재라 함은 비스무스를 포함하여 상대적으로 낮은 용융점을 가지는 솔더 물질을 포함할 수 있다. 예를 들어, 접착층(LSP)을 구성하는 저온 솔더 페이스트 또는 저온 솔더 부재가 150 내지 200도씨의 용융점(일 예로, 90 내지 130도씨의 용융점)을 가질 수 있다. 또는, 접착층(LSP)을 구성하는 저온 솔더 페이스트 또는 저온 솔더 부재가 라미네이션 공정의 공정 온도보다 낮은 용융점을 가질 수 있다. 그리고 접착층(LSP)은 솔더 물질 이외에 추가 접착 물질을 더 포함할 수 있다.
예를 들어, 솔더 물질은 주석과 비스무스를 포함할 수 있으며, 구리를 더 포함할 수 있다. 주석은 솔더링을 위하여 포함되는 기본 물질이고, 비스무스는 접착층(LSP)의 용융점을 낮추기 위하여 포함되는 물질이다. 여기서, 비스무스는 접착층(LSP)에 포함되는 금속 전체 100 중량부에 대하여 10 중량부 이상(예를 들어, 30 중량부 이상, 일 예로, 50 중량부 이상) 포함될 수 있다. 비스무스는 가격이 비싸서 일반적으로 용융점을 낮추기 위한 용도 이외의 용도로는 상술한 바와 같이 많은 중량부로 포함되지 않는다. 따라서 10 중량부 이상으로 비스무스가 포함된 접착층(LSP)이 저온 솔더 페이스트 또는 저온 솔더 부재로 판단될 수 있다. 구리는 접착층(LSP)의 전기 전도도를 향상하기 위하여 포함될 수 있는데, 주석 및 비스무스 각각보다 작은 양으로 포함될 수 있다. 이와 같이 접착층(LSP)이 구리를 포함하여 전기 전도도를 향상하는 것에 의하여 접착층(LSP)이 전극(42, 44)과 함께 태양 전지(10)의 캐리어를 전달하는 광의의 의미의 전극의 일부로서의 역할을 충분하게 수행할 수 있다. 즉, 접착층(LSP)은 배선재(142)와의 접착을 위한 솔더 페이스트의 역할과 전기적 특성 향상을 위한 광의의 전극의 역할을 함께 수행하는 솔더 페이스트 전극일 수 있다.
그리고 접착층(LSP)에 사용되는 추가 접착 물질로는 다양한 물질이 사용될 수 있다. 예를 들어, 접착층(LSP)에 사용되는 추가 접착 물질로는 유기 바인더, 수지, 로진 등의 유기물을 포함할 수 있다. 경화되기 이전의 저온 솔더 페이스트에는 추가 접착 물질이 상대적으로 많은 양(일 예로, 전체 100 중량부에 대하여 40 내지 55 중량부)으로 포함될 수 있는데, 접착 열처리 공정 이후에는 접착층(LSP)의 추가 접착 물질이 대부분 휘발, 제거, 또는 외부로 유출되어 많은 양으로 잔류하지 않을 수 있다. 즉, 접착층(LSP)의 추가 접착 물질은 배선재(140)를 접착하기 위한 접착 열처리 공정 이전에는 많이 포함되어 접착 열처리 공정 이전 또는 접착 열처리 중에 우수한 접착 특성을 구현하고 배선재(140)를 부착하기 위한 열처리 공정 이후에는 대부분 제거되어 접착층(LSP)이 우수한 전기 전도도를 가지도록 할 수 있다.
상술한 바와 같이 전극(42, 44)에 포함된 접착 물질(40b)은 경화 열처리 또는 접착 열처리 이후에도 대부분 잔존하고, 접착층(LSP)의 추가 접착 물질은 접착 열처리 공정 후에 대부분 제거될 수 있다. 이는 전극(42, 44)에 포함되는 접착 물질(40b)과 접착층(LSP)에 포함되는 추가 접착 물질의 종류, 조성, 특성 등을 조절하여 구현할 수 있다. 예를 들어, 전극(42, 44)에 포함되는 접착 물질(40b)이 접착층(LSP)에 포함되는 추가 접착 물질보다 상온 이상의 열처리에서 좀더 쉽게 휘발될 수 있는(예를 들어, 휘발성이 더 높은) 유기 물질로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전극(42, 44)에 포함되는 접착 물질(40b)과 접착층(LSP)에 포함되는 추가 접착 물질의 다양한 특성 등을 조절하여 구현될 수 있다. 일 예로, 접착 열처리 공정 이전에는 전극(42, 44) 전체 100 중량부에 대한 접착 물질(40b)의 중량부가 접착층(LSP) 전체 100 중량부에 대한 추가 접착 물질의 중량부보다 작을 수 있다. 전극(42, 44)의 접착 물질(40b)의 양이 많아지면 전극(42, 44)과 접착층(LSP)의 젖음성을 저해할 수 있어 전극(42, 44)의 접착 물질(40b)의 양을 상대적으로 줄였기 때문이다. 반면, 접착 열처리 공정 이후에 전극(42, 44) 전체 100 중량부에 대한 접착 물질(40b)의 중량부가 접착층(LSP) 전체 100 중량부에 대한 추가 접착 물질의 중량부보다 클 수 있다. 접착 물질(40b)이 상대적으로 많이 잔류하도록 하여 전극(42, 44)의 접착 특성을 향상할 수 있으며 접착층(LSP) 내의 추가 접착 물질은 대부분 제거되어 접착층(LSP)의 전기 전도도가 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 접착 열처리 공정 이후에 전극(42, 44) 전체 100 중량부에 대한 접착 물질(40b)의 중량부가 접착층(LSP) 전체 100 중량부에 대한 추가 접착 물질의 중량부와 같거나 그보다 작을 수도 있다.
본 실시예에서 접착 물질(40b)을 포함하는 전극 페이스트를 이용하여 형성된 전극(42, 44)과 추가 접착 물질을 포함하는 저온 솔더 페이스트를 이용하여 형성된 접착층(LSP)이 우수한 접착 특성을 가질 수 있다. 전극 페이스트 및 저온 솔더 페이스트가 각기 금속과 접착 물질(40b) 및 추가 접착 물질을 구비하여 유사한 특성을 가지기 때문이다. 그리고 전극(42, 44)에 포함된 접착 물질(40b)과 접착층(LSP)에 포함된 추가 접착 물질이 상호 반응하여 접착 특성을 향상하였기 때문이다. 일 예로, 전극(42, 44)에 포함된 접착 물질(40b)과 접착층(LSP)에 포함된 추가 접착 물질이 동일 또는 유사한 극성 또는 특성을 가져 접착 물질(40b)과 접착층(LSP)의 추가 접착 물질의 접착 특성을 향상할 수 있다. 또는, 전극(42, 44)에 포함된 접착 물질(40b)과 접착층(LSP)에 포함된 추가 접착 물질의 양을 조절하여 전극 페이스트와 저온 솔더 페이스트의 극성 차이 또는 특성 차이를 최소화하여 접착 물질(40b)과 접착층(LSP)의 접착 특성을 향상할 수 있다.
본 실시예에서 전극(42, 44)은 단일의 인쇄층(420)으로 구성되어 배선재(142)를 향하여 볼록하게 돌출되는 형상 또는 라운드진 부분을 포함하는 형상(전체적으로 라운드진 형상)을 가질 수 있다. 이때, 전극(42, 44)의 표면 거칠기가 접착층(LSP)의 표면 거칠기(일 예로, 접착층(LSP)의 측면(LS)의 표면 거칠기)보다 클 수 있다. 전극(42, 44)은 전극 페이스트를 도포하고 경화 열처리하여 형성하여 상대적으로 큰 표면 거칠기를 가지고, 접착층(LSP)은 배선재(142)와 우수한 젖음성을 가지며 접착 열처리 공정 중에 압력을 받아 압축되면서 상대적으로 작은 표면 거칠기를 가질 수 있다. 이와 같이 볼록한 돌출되는 또는 라운드지게 형성되며 상대적으로 큰 표면 거칠기를 가지는 전극(42, 44) 위에 접착층(LSP)이 위치하므로, 전극(42, 44)과 접착층(LSP)의 접촉 면적을 최대화할 수 있다. 이에 의하여 전극(42, 44)과 접착층(LSP)의 접착 특성을 더욱 향상할 수 있다.
이와 같이 금속(40a) 및 접착 물질(40b)을 가지는 전극(42, 44)(일 예로, 단일의 인쇄층(420))과 저온 솔더 페이스트로 구성되는 접착층(LSP)이 우수한 접착 특성을 가지므로, 전극(42, 44)과 접착층(LSP)이 별도의 연결 부재(예를 들어, 종래의 고온 솔더 페이스트층)을 구비하지 않고 접촉하여 위치할 수 있다. 이에 의하여 전극(42, 44)과 접착층(LSP)이 간단한 구조를 가지면서 우수한 접착 특성을 가지도록 직접 연결될 수 있다. 즉, 본 실시예에서는 전극(42, 44)이 배선재(142)를 향하면서 폭이 증가하는 접착층(LSP), 비스무스를 포함하는 접착층(LSP), 또는 용융점이 일정 이하인 저온 솔더 페이스트로 구성되는 접착층(LSP)에 직접 접촉하여 형성된다는 점에서 고온 솔더 페이스트층을 추가로 구비하는 종래의 태양 전지와 차이가 있다. 이와 같이 고온 솔더 페이스트층을 제거하면 비용을 절감하고 공정을 단순화할 수 있다. 그리고 고온 솔더 페이스트층은 50 내지 60um 정도의 큰 두께를 가지는데 이를 제거하여 배선재(142)의 부착 안정성을 향상할 수 있다.
반면, 종래에는 스퍼터링에 의하여 형성된 스퍼터링 전극층과 저온 솔더 페이스트로 구성되는 접착층 사이에는 고온 솔더 페이스트층이 구비되었다. 이러한 고온 솔더 페이스트층은 용융점이 280도씨 이상이거나 280도씨 이상의 온도의 열처리에 의하여 솔더링될 수 있다. 스퍼터링 전극은 접착 물질 또는 유기물을 포함하지 않아 저온 솔더 페이스트와의 젖음성이 매우 낮고 접착 특성이 낮았으며, 스퍼터링 전극은 편평한 표면을 가지면서, 저온 솔더 페이스트로 구성된 접착층보다 작은 표면 거칠기를 가졌다. 이에 따라 저온 솔더 페이스트와의 접착 특성이 우수하지 않아 고온 솔더 페이스트층이 추가로 구비되어야 했다. 참조로, 고온 솔더 페이스트층은 비스무스를 포함하지 않거나 작은 양으로 포함하므로, 고온 솔더 페이스트층과 저온 솔더 페이스트(또는, 접착층(LSP))는 성분 분석에 의하여 비스무스의 양을 확인하는 것 등에 의하여 쉽게 구별될 수 있다.
본 실시예에서는 충분한 두께를 가지는 전극(42, 44) 및 접착층(LSP)을 구비하여 우수한 전기적 특성을 가질 수 있다. 예를 들어, 전극(42, 44)의 두께(T1)가 상술한 바와 같이 10um 내지 30um(일 예로, 20um 내지 30um)일 수 있고, 접착층(LSP)의 두께(T2)(일 예로, 최소 두께)가 10um 이상(좀더 구체적으로, 10um 내지 50un)일 수 있다. 예를 들어, 접착층(LSP)의 두께(T2)가 30um 이하일 수 있고, 접착층(LSP)의 두께(T2)가 20um 이상일 수 있다. 또는, 접착층(LSP)의 두께(T2)에 대한 전극(42, 44)의 두께(T1)의 비율(T1/T2)이 0.5 이상일 수 있다. 좀더 구체적으로, 접착층(LSP)의 두께(T2)에 대한 전극(42, 44)의 두께(T1)의 비율(T1/T2)이 5 이하이고, 예를 들어, 2 이하일 수 있다. 이와 같이 접착층(LSP)의 두께(T2)에 대한 전극(42, 44)의 두께(T1)의 비율(T1/T2)이 커서 전극(42, 44)이 별도의 전극층을 구비하지 않고 단일의 인쇄층(420)으로 구성되어 도 우수한 전기적 특성을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
본 실시예에서 전극(42, 44)은 컨택홀(46) 내부에서 후면 패시베이션막(40)과 이격하여 형성되고, 접착층(LSP)이 컨택홀(46)의 내부에서 전극(42, 44)의 외측에 위치하여 도전형 영역(32, 34)에 접촉하는 마진 부분(MP)을 더 포함할 수 있다. 이와 같이 전극(42, 44)이 컨택홀(46) 내부에만 위치하면 후면 전극 구조를 가지는 태양 전지(10)의 후면에서 전극(42, 44)이 형성되는 면적을 최소화할 수 있다. 이에 따라 재료 비용을 절감하고 태양 전지(10)의 휨 현상을 방지할 수 있으며 후면 패시베이션막(40)에 의한 광 경로 제어(예를 들어, 내부 반사)를 효과적으로 유도할 수 있다. 그리고 마진 부분(MP)에 의하여 얼라인 특성을 향상하고 전극(42, 44)의 전체 표면을 전체적으로 덮을 수 있다. 일 예로, 마진 부분(MP)은 전극(42, 44)의 외측에서 일측 기준으로 20um 이하로 구비될 수 있다. 이에 의하여 접착층(LSP)의 재료 비용 등을 절감할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 마진 부분(MP)의 폭 등은 다양하게 변형될 수 있다.
반면, 종래의 스퍼터링으로 형성된 금속막으로 구성된 스퍼터링 전극은 패터닝을 위한 얼라인을 위하여(즉, 미스 얼라인을 방지하도록) 스퍼터링 전극을 컨택홀 내부뿐만 아니라 후면 패시베이션막 위에도 일부 잔류시켰다. 이에 의하여 전극의 면적을 줄이는 데 한계가 있어 재료 비용이 높고 태양 전지의 휨 현상이 발생할 수 있으며 내부 반사를 효과적으로 유도하기 어려운 문제가 있었다. 이에 의하여 태양 전지의 효율 향상에 어려움이 있다.
그리고 솔더 물질을 포함하는 접착층(LSP)은 솔더 물질을 포함하는 배선재(142)와 우수한 젖음성을 가진다. 일 예로, 접착층(LSP)은 전극(42, 44)과 배선재(142) 사이에서 전극(42, 44) 및 배선재(142)에 각기 접촉하여 형성될 수 있다. 이때, 접착층(LSP)은 배선재(142)를 향하면서 폭이 점진적으로 커질 수 있고 접착층(LSP)의 측면(LS)이 배선재(142)를 향하여 오목한 형상을 가질 수 있다. 이에 따라 접착층(LSP)은 볼록하게 돌출되는 또는 라운드지게 형성된 전극(42, 44)의 표면을 전체적으로 덮으면서 배선재(142)를 향하면서 폭이 점진적으로 커지면서 측면이 오목한 형상을 가질 수 있다. 일 예로, 도전형 영역(32, 34)에 인접한 접착층(LSP)의 제1 폭(W1)에 대한 배선재(142)에 인접한 접착층(LSP)의 제2 폭(W2)의 비율(W2/W1)이 1.2 내지 3일 수 있다. 이에 의하여 접착층(LSP)과 배선재(142)의 접착 면적을 늘려 접착 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 폭(W1), 제2 폭(W2), 이들의 비율(W2/W1) 등은 다양하게 변형될 수 있다.
본 실시예에서는, 제1 금속 및 제2 금속을 포함하는 금속(40a), 그리고 접착 물질(40b)을 포함하는 저온 전극 페이스트를 이용한 인쇄층(420)으로 구성되는 전극(42, 44)을 다결정 반도체층(30)으로 구성된 도전형 영역(32, 34)에 형성한다. 특히, 본 실시예에서는 저온 전극 페이스트를 사용하면서도 제1 금속에 의한 화합물층(50)에 의한 우수한 저항 및 접촉 특성, 제2 금속에 의한 낮은 저항, 접착 물질(40b)에 의한 우수한 접착 특성, 그리고 전극(42, 44)의 충분한 두께에 의하여 전극(42, 44)이 우수한 저항 및 접착 특성을 가질 수 있다. 이러한 저온 전극 페이스트를 이용한 전극(42, 44)을 캐리어 이동도가 우수한 다결정 반도체층(30)에 적용하여 우수한 전기적 특성을 구현할 수 있다.
일 예로, 본 실시예에서는 전극(42, 44)을 다른 전극층(예를 들어, 시드층, 스퍼터링층, 도금층 등) 없이 단일의 인쇄층(420)으로 구성할 수 있다. 그러면, 우수한 특성을 가지는 전극(42, 44)을 형성하는 공정을 단순화하여 공정 개수를 줄이고 불량률을 개선하여 생산성을 향상할 수 있다. 특히, 기존에 사용하던 인쇄 장비를 그대로 이용할 수 있어 설비에 대한 부담을 방지할 수 있다. 예를 들어 전극(42, 44)을 형성하기 위하여 스퍼터링, 증착 등과 같이 고가의 진공 장비를 사용하지 않아도 되므로 설비 비용을 절감할 수 있으며, 증착에 의한 이온 충격을 제거하여 도전형 영역(32, 34)의 손상을 최소화할 수 있다. 그리고 태양 전지에 손상을 주거나 태양 전지의 특성을 저하시킬 수 있는 종래의 스퍼터링, 식각 공정, 파이어 스루(fire-through) 등의 공정을 수행하지 않아도 되므로 제조 공정의 안정성을 향상할 수 있다. 이에 의하여 태양 전지(10)의 특성 저하 및 손상을 최소화할 수 있어 태양 전지(10)의 효율 및 신뢰성을 향상할 수 있으며, 저가 또는 기존의 설비를 사용할 수 있으며 제조 공정을 단순화할 수 있어 생산성을 향상할 수 있다. 그리고 도금으로 형성할 경우 나타날 수 있는 컨택 특성 저하, 도금 불량 등에 의한 문제를 방지할 수 있다.
그리고 고온 공정(500도씨를 초과하는 공정)에서는 전극(42, 44) 등에 포함된 금속(40a) 등이 원하지 않게 다결정 반도체층(30)을 넘어 반도체 기판(12)의 내부까지 확산되어 불순물로 작용하여 개방 전압을 크게 저하시킬 수 있는데, 본 실시예에서는 다결정 반도체층(30)에 저온 전극 페이스트를 이용한 전극(42, 44)을 형성하여 이를 효과적으로 방지할 수 있다. 그리고 고온 공정에서 발생할 수 있는 열에 의한 손상도 방지할 수 있다. 이에 따라 우수한 전기적 특성을 구현하면서도 신뢰성을 향상할 수 있다. 그리고 다결정 반도체층(30)을 도전형 영역(32, 34)으로 사용하여 반도체 기판(12) 내에 형성된 도핑 영역에 의한 특성 저하를 방지할 수 있고, 컨택홀(46)을 형성할 때 반도체 기판(12)에 손상을 주지 않아 태양 전지(10)의 특성 저하를 방지할 수 잇다.
반면, 종래의 일 예로, 비정질 반도체층의 특성 열화를 방지하기 위하여 사용된 저온 페이스트 등은 제1 금속을 적절한 양으로 포함하지 않아 상술한 화합물층 등의 형성, 저항 특성 등을 전혀 고려하지 않아 전기 전도도가 낮으며 접착 특성 또한 좋지 않았다. 특히, 비정질 반도체층의 특성 열화를 방지하기 위하여 사용된 저온 페이스트 등은 다결정 반도체층과의 접착 특성이 우수하지 않아 박리 등의 문제가 발생할 수 있어 다결정 반도체층에 직접 사용하기엔 어려움이 있었다. 그리고 비정질 반도체층에 저온 페이스트를 사용한 전극을 형성하면 전기 전도도가 낮아 투명 전도성 산화층으로 이루어진 투명 전도층, 도금층 등을 별도로 형성하여야 했다. 이에 따라 재료 비용이 증가되고 제조 공정이 복잡해지는 등의 문제가 있었다.
그리고 종래의 다른 예로 도전형 영역으로 다결정 반도체층을 구비하는 태양 전지에서는 스퍼터링 공정으로 금속막으로 구성된 스퍼터링 전극을 형성한 이후에 인쇄 공정으로 보호 필름(레지스트)를 형성하고 습식 식각 공정으로 금속막의 일부를 제거하여 전극을 형성하였다. 이에 의하면 스퍼터링 공정, 식각 공정 등에 의하여 태양 전지의 손상이 발생될 수 있다. 그리고 여러 단계의 공정을 수행하여야 하여 공정이 복잡하고 각 공정별 불량이 발생할 확률이 컸다.
본 실시예에서 접착층(LSP)이 중첩부에 대응하도록 형성된 것을 예시하였으나, 배선재(142)와의 접착 또는 가고정을 위하여 배선재(142)에 대응하여 각 배선재(142)가 연장되는 방향을 따라 복수의 절연 부재(IP) 및 복수의 전극(42, 44) 위에 형성될 수도 있다.
상술한 구조의 태양 전지(10) 및 이를 포함하는 태양 전지 패널(100)의 제조 방법을, 도 1 내지 도 6과 함께, 도 7a 내지 도 7g를 참조하여 상세하게 설명한다. 도 7a 내지 도 7g는 본 발명의 실시예에 따른 태양 전지(10) 및 이를 포함하는 태양 전지 패널(100)의 제조 방법을 도시한 단면도들이다. 상술한 설명에서 이미 설명한 부분에 대해서는 상세한 설명을 생략하고 설명되지 않은 부분을 위주로 상세하게 설명한다.
도 7a를 참조하면, 반도체 기판(12)의 후면 위에 중간막(20), 제1 도전형 영역(32), 제2 도전형 영역(34), 배리어 영역(36)(다결정 반도체층(30)), 후면 패시베이션막(40) 등을 형성하고, 반도체 기판(12)의 전면 쪽에 전면 전계 영역(12b), 전면 패시베이션막(24), 반사 방지막(26) 등을 형성하여 광전 변환부(10c)를 형성한다. 중간막(20), 제1 도전형 영역(32), 제2 도전형 영역(34), 배리어 영역(36), 후면 패시베이션막(40), 전면 전계 영역(12b), 전면 패시베이션막(24), 반사 방지막(26) 등의 형성 순서, 형성 방법 등은 다양하게 변형될 수 있다.
예를 들어, 반도체 기판(12)의 텍스쳐링으로는 알려진 다양한 공정이 사용될 수 있다. 중간막(20)은 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 제1 및 제2 도전형 영역(32, 34)은 열적 성장법, 증착법(예를 들어, 저압 화학 기상 증착법(LPCVD)) 등에 의하여 형성된 다결정 반도체층(30)에 도펀트를 도핑하여 형성될 수 있다. 도펀트의 도핑은 다결정 반도체층(30)을 형성하는 공정에서 함께 수행될 수도 있고 다결정 반도체층(30)을 형성한 이후에 수행되는 도핑 공정에 의하여 수행될 수도 있다. 전면 전계 영역(12b)은 다양한 도핑 공정에 의하여 형성될 수 있다. 다결정 반도체층(30)을 형성한 이후에 수행되는 도핑 공정 또는 전면 전계 영역(12b)을 형성하는 도핑 공정으로는 레이저 도핑 공정, 열 확산 공정, 이온 주입 공정 등의 다양한 공정을 사용할 수 있다. 전면 패시베이션막(24), 반사 방지막(26) 또는 후면 패시베이션막(40)은 화학 기상 증착법, 진공 증착법, 스핀 코팅, 스크린 인쇄, 스프레이 코팅, 스퍼터링 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 도전형 영역(32, 34), 전면 패시베이션막(24), 반사 방지막(26) 또는 후면 패시베이션막(40)의 형성 방법, 형성 공정, 형성 순서 등은 다양하게 변형될 수 있다.
이어서, 도 7b에 도시한 바와 같이, 후면 패시베이션막(40)에서 전극(도 7c의 참조부호 42, 44, 이하 동일)이 형성될 부분에 대응하여 컨택홀(46)을 형성할 수 있다.
컨택홀(46)은 패시베이션막(40)을 전체적으로 형성한 이후에 식각 페이스트, 마스크 또는 마스크층 등을 이용한 습식 식각 공정, 레이저 식각 공정 등의 다양한 공정을 수행하여 형성할 수 있다. 식각 페이스트 또는 식각 용액으로는 산성 계열 물질을 사용할 수 있다. 이와 같은 공정은 저온에서 수행될 수 있어 태양 전지(10)의 제조 공정을 저온 공정으로 구현할 수 있다. 일 예로, 본 실시예에서는 컨택홀(46)을 형성하는 공정을 레이저 식각 공정으로 수행할 수 있다. 도전형 영역(32, 34)을 구성하는 다결정 반도체층(30)은 레이저 식각 공정에 의한 손상이 크지 않으므로 단순한 공정에 의하여 광전 변환부의 특성 저하 없이 컨택홀(46)을 형성할 수 있다. 레이저 식각 공정에 사용되는 레이저로는 다양한 파장(예를 들어, 532nm, 1064nm 등)을 가지는 레이저를 사용할 수 있고, 다양한 펄스(단파 펄스(short pulse), 나노 펄스(nano pulse), 피코 펄스(pico pulse) 등)의 레이저를 사용할 수 있다. 레이저 식각 공정에 의하여 컨택홀(46) 주변에서 후면 패시베이션막(40)에 버(burr)가 형성되거나, 단면으로 볼 때 컨택홀(46) 주변에서 후면 패시베이션막(40)에 불룩 튀어나온 부분이 형성되거나, 컨택홀(46)에 대응하는 도전형 영역(32, 34) 또는 다결정 반도체층(30)에 결정도가 다른 부분이 존재할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 레이저 파장, 레이저 형태, 이에 의한 후면 패시베이션막(40), 도전형 영역(32, 34), 다결정 반도체층(30)의 특성, 형태 등은 다양하게 변형될 수 있다.
이어서, 도 7c에 도시한 바와 같이, 도전형 영역(32, 34)에 연결되는 전극(42, 44)을 형성한다. 이때, 도전형 영역(32, 34)과 전극(42, 44) 사이에 금속-반도체 화합물로 형성된 화합물층(50)이 함께 형성된다.
좀더 구체적으로, 금속(40a) 및 접착 물질(40b)을 포함하는 저온 전극 페이스트를 인쇄 공정으로 도포하여 제1 및 제2 도전형 영역(32, 34)에 접촉하는 인쇄층(420)을 형성하고, 이를 건조 및/또는 경화 열처리하여 전극(42, 44)을 형성할 수 있다. 그리고 저온 전극 페이스트는 용매, 그 외 첨가제(일 예로, 경화제, 분산제 등)를 더 포함할 수 있다. 본 실시예에서는 컨택홀(46)이 형성된 후에 저온 전극 페이스트를 컨택홀(46) 내에 위치시키며 경화 열처리에 의하여 전극(42, 44)을 형성하므로 열처리 공정에서 후면 패시베이션막(40)을 관통하는 파이어 스루가 요구되지 않는다. 이에 따라 저온 전극 페이스트가 금속 화합물 등으로 구성되는 유리 프릿(glass frit)을 구비하지 않는다.
여기서, 금속(40a)은 제1 금속을 포함하고, 제2 금속을 더 포함할 수 있다. 이때, 제1 금속 및 제2 금속은 도 4에 도시한 바와 같이 각기 입자 형상을 가지는 제1 입자(402) 및 제2 입자(404)의 형태로 포함될 수도 있고, 도 6에 도시한 바와 같이, 제2 금속으로 구성된 코어 입자(404a) 위에 제2 금속을 포함하는 코팅층(402a)이 형성된 형태로 포함될 수도 있다. 제1 금속, 제2 금속, 제1 입자(402), 제2 입자(404), 코어 입자(404a), 코팅층(402a), 접착 물질(40b) 등에서는 상술한 설명에서 상세하게 설명하였으므로 이에 대한 설명을 생략한다.
용매로는 유기 용매를 사용할 수 있는데, 일 예로, 부틸 카르비톨 아세테이트(butyl carbitol acetate, BCA), 셀룰로스 아세테이트(cellulose acetate, CA) 등을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 그 외의 다양한 물질을 포함할 수도 있다. 전극(42, 44)을 형성하기 위한 전극 페이스트에는 용매가 포함되나, 소결 공정 중에 용매가 휘발되어 전극(42, 44)에는 용매가 포함되지 않거나 매우 미량으로 포함될 수 있다. 첨가제 등으로도 알려진 다양한 물질이 사용될 수 있다.
상술한 저온 전극 페이스트를 도전형 영역(32, 34) 위에 인쇄 공정으로 도포할 수 있다. 일 예로, 저온 전극 페이스트를 컨택홀(46)의 내부에서 도전형 영역(32, 34) 위에 위치하도록(일 예로, 도전형 영역(32, 34) 위에 접촉하도록) 도포하여 전극(42, 44)이 컨택홀(46)의 내부에서만 위치하도록 할 수 있다.
그리고 도포된 저온 전극 페이스트를 제1 온도에서 건조할 수 있다. 제1 온도는 상온보다 높으며 150도씨 이하일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 온도는 다른 값을 가질 수도 있다. 저온 전극 페이스트를 건조하여 저온 전극 페이스트가 원하지 않게 흘러내리는 등의 문제를 방지할 수 있다. 건조 단계를 포함하지 않고 바로 열처리를 수행하면 온도 차이에 의하여 균열 등의 문제가 발생할 수 있다. 이에 열처리 온도보다 낮은 제1 온도에서 저온 전극 페이스트의 건조를 하여 유동성을 줄인 후에 경화 열처리를 수행한다. 그러나 본 발명이 이에 한정되는 것은 아니며 건조 공정을 생략할 수도 있다.
건조된 저온 전극 페이스트에 제1 온도보다 높고 제1 및 제2 금속의 용융점 중 높은 용융점보다 낮은 제2 온도에서 경화 열처리를 수행할 수 있다. 이때, 제2 온도는 제1 및 제2 금속의 용융점 중 낮은 용융점보다 높을 수 있다. 예를 들어, 제2 온도는 500도씨 이하(예를 들어, 200 내지 500도씨, 일 예로, 250도씨 내지 400도씨)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 온도가 다른 값을 가질 수도 있다.
건조된 저온 전극 페이스트에 열처리를 수행하면, 용매는 휘발되고 제1 및 제2 금속에 열이 가해진다. 그러면, 경화 열처리 공정에서 제1 입자(402) 또는 코팅층(402a)에 포함된 제1 전극이 도전형 영역(32, 34)의 반도체 물질과 반응하여 금속-반도체 화합물로 구성되는 화합물층(50)을 형성한다. 다결정 반도체층(30)에 제1 금속을 구비하는 저온 전극 페이스트를 사용하여 전극(42, 44)을 형성하여 좁은 면적을 가지면서 전체적으로 고르게 형성되는 복수의 화합물층(50)을 형성할 수 있다. 일 예로, 제1 금속이 니켈을 포함하고 반도체 물질이 실리콘을 포함하며 화합물층(50)이 니켈 실리사이드로 구성될 수 있다. 화합물층(50)에 대해서는 상술한 설명에서 상세하게 설명하였으므로 이에 대한 설명을 생략한다.
그리고 제2 금속을 포함하는 제2 입자(404) 또는 코어 입자(404a)가 열을 받으면서 서로 응집하여 입자 연결층을 형성할 수 있다. 이때, 입자 연결층은 제2 입자들(404) 또는 코어 입자들(404a)이 서로 소결되는 것이 아니라 서로 접촉하여 응집되어 단순히 경화되는 것에 의하여 전도성을 가지게 된다. 이와 같이 단순히 경화되는 것에 의하여 형성된 입자 연결층의 입자들 사이 및 입자들의 표면에는 접착 물질(40b)이 위치할 수 있다. 참조로, 입자 연결층을 형성한 입자들, 접착 물질(40b) 등은 현미경 사진 등에서 단면 형상, 외면 형상 등을 보고 판별하거나 성분 분석을 통하여 판별할 수 있다. 이때, 제2 금속이 구리를 포함하면, 구리는 열이 가해지면 쉽게 응집되고 열을 잘 함유해서 제1 금속에 전달하는 역할을 효과적으로 수행할 수 있다.
상술한 경화 열처리 공정은 광 경화 열처리 공정 또는 열 경화 열처리 공정일 수 있다. 특히, 경화 열처리 공정이 광 경화 열처리 공정으로 수행되면, 광이 조사되는 공간으로 인쇄층(420)이 형성된 광전 변환부를 통과시키면 되므로 공정을 단순화할 수 있다. 그리고 광 경화 열처리 공정에 의하여 단시간에 경화 열처리 공정에 필요한 온도까지 승온하여 경화 열처리 공정을 수행하면서 화합물층(50)을 형성하여, 우수한 저항 특성을 확보하면서도 저온 공정을 유지할 수 있다.
광 소결 공정에서는, 크세논 플래쉬 램프(xenon flash lamp)를 광원으로 사용할 수 있고, 조사 시간이 0.1ms 내지 10ms, 에너지가 1 J/cm2 내지100 J/cm2(일 예로, 4 J/cm2 내지 10 J/cm2)일 수 있다. 특히, 4 J/cm2 내지 10 J/cm2에서 원하는 경화 열처리 공정의 온도(예를 들어, 500도씨 이하)를 구현할 수 있다. 이러한 광원, 조사 시간, 에너지는 원하는 경화 열처리 공정의 온도까지 승온하여 우수한 저항 특성을 가지도록 하면서도 저온 공정을 유지할 수 있는 범위를 위하여 한정된 것이나, 본 발명이 이에 한정되는 것은 아니다. 제조 공정의 다른 조건, 태양 전지(10)의 물질, 구조 등을 고려하여 상술한 광원, 조사 시간, 에너지 등은 다양하게 변화될 수 있다.
이와 같이 저온 전극 페이스트를 이용한 인쇄 공정 및 저온에서 수행되는 경화 열처리를 이용하여 전극(42, 44)을 형성하면, 태양 전지(10)의 제조 공정을 저온 공정으로 구현할 수 있다. 이에 따라 고온 공정에서 발생할 수 있는 다결정 반도체층(30)의 손상, 특성 변화, 원하지 않는 반도체 기판(12)으로의 금속 확산 등을 효과적으로 방지할 수 있다.
제1 전극(42)을 형성하기 위한 제1 페이스트와 제2 전극(44)을 형성하기 위한 제2 페이스트가 동일한 물질 및 동일한 조성을 가지는 동일한 저온 전극 페이스트로 구성될 수 있다. 그러면, 동일한 저온 전극 페이스트를 제1 및 제2 페이스트로 사용할 있어 공정을 단순화할 수 있다. 또는, 제1 페이스트와 제2 페이스트가 서로 다른 물질 또는 서로 다른 조성을 가지는 서로 다른 페이스트로 구성될 수 있다. 그 외 다양한 변형이 가능하다.
이어서, 도 7d에 도시한 바와 같이, 전극(42, 44) 위에 절연 부재(IP) 및 접착층(LSP)을 형성한다. 절연 부재(IP) 및/또는 접착층(LSP)은 인쇄 공정 등에 의하여 원하는 패턴을 가지도록 형성될 수 있다. 예를 들어, 마스크를 이용하는 스크린 인쇄(screen printing)에 의하여 절연 부재(IP)를 형성하기 위한 절연 물질 또는 접착층(LSP)을 형성하기 위한 저온 솔더 페이스트를 도포할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
상술한 저온 솔더 페이스트 또는 절연 물질을 컨택홀(46)의 내부에서 도전형 영역(32, 34) 위에 위치하도록(일 예로, 도전형 영역(32, 34) 위에 접촉하도록) 도포하여 접착층(LSP) 또는 절연 부재(IP)가 내부에서만 위치하도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. 예를 들어, 절연 부재(IP)는 컨택홀(46)의 외부(즉, 후면 패시베이션막(40)) 위에 구비될 수도 있다. 인쇄 공정 이후에 저온 솔더 페이스트 또는 접착층(LSP)은 전극(42, 44)과 동일하게 외부를 향하여 볼록하게 돌출되는 형상을 가질 수 있다.
여기서, 접착층(LSP)은 솔더 물질, 추가 접착 물질, 용매, 첨가제 등을 포함하는 저온 솔더 페이스트를 이용하여 형성될 수 있다. 저온 솔더 페이스트는 접착 열처리 공정 이전에는 전체 100 중량부에 대하여 추가 접착 물질을 부피 비율이 40 내지 55 중량부로 포함할 수 있다. 이에 따라 전극(42, 44) 위에 배선재(142)를 안정적으로 가고정할 수 있다. 접착층(LSP)에 포함되는 솔더 물질에 대해서는 상술한 설명에서 상세하게 설명한 바 있으므로 상세한 설명을 생략한다.
솔더 페이스트에는 용매가 포함되나, 열처리 시 용매는 휘발되어 접착층(LSP)에는 용매가 포함되지 않거나 매우 미량으로 포함될 수 있다. 용매로는 유기 용매를 사용할 수 있는데, 일 예로, 부틸 카르비톨 아세테이트, 셀룰로즈 아세테이트 등을 사용할 수 있다. 그리고 첨가제로는 알려진 다양한 물질을 사용할 수 있다. 그러나 본 발명이 용매, 첨가제 등의 물질에 한정되는 것은 아니다.
일 예로, 절연 부재(IP)를 먼저 형성한 후에 접착층(LSP)을 형성할 수 있다. 이와 같이 절연 부재(IP)를 먼저 형성하면, 접착층(LSP) 형성 시 불량 등이 발생하여도 절연 부재(IP)에 의하여 전기적 연결이 이루어지지 않아야 될 부분에서 전기적 연결 등이 발생하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 접착층(LSP)을 형성한 후에 절연 부재(IP)를 형성할 수도 있다.
이어서, 도 7e에 도시한 바와 같이, 전극(42, 44), 절연 부재(IP) 및 접착층(LSP) 위에 배선재(142)를 위치시킨다. 이때, 배선재(142)는 접착층(LSP)에 접촉되어 가고정될 수 있다.
이어서, 도 7f에 도시한 바와 같이 라미네이션 공정을 수행하여 도 7g에 도시한 바와 같이 태양 전지 패널(100)을 제조할 수 있다. 즉, 도 7f에 도시한 바와 같이, 라미네이션 장치의 작업대 위에 태양 전지(10)와, 태양 전지(10)를 둘러싸서 밀봉할 제1 및 제2 밀봉재(131, 132)와, 제1 및 제2 커버 부재(110, 120)를 적층하여 적층 구조체를 형성한다. 여기서, 태양 전지(10)는 배선부(140)가 연결된 복수의 태양 전지(10)의 형태일 수 있다. 도 7f에서는 명확한 이해를 위하여 제1 커버 부재(110), 제1 밀봉재(131), 배선재(140)가 가고정된 태양 전지(10), 제2 밀봉재(132), 그리고 제2 커버 부재(120)를 서로 이격하여 도시하였으나, 실제로는 서로 접촉된 상태로 위치할 수 있다. 그리고 제2 커버 부재(120)가 하부에 위치하고 그 위로 제2 밀봉재(132), 태양 전지(10), 제1 밀봉재(131), 제1 커버 부재(110)가 차례로 위치하는 것을 예시하였으나, 이와 반대로 위치할 수도 있다.
이 상태에서 적층 구조체에 열과 압력을 가하는 라미네이션 공정을 수행하여 태양 전지(10), 밀봉재(130), 제1 및 제2 커버 부재(110, 120)를 일체화하는 것에 의하여 태양 전지 패널(100)을 형성한다. 일 예로, 압력으로 공기압을 이용할 수 있다. 이에 의하면 태양 전지(10) 등에 큰 압력을 가하지 않으면서 라미네이션 공정이 수행될 수 있다. 일 예로, 라미네이션 공정의 공정 온도는 250도씨 이하(일 예로, 100도씨 내지 150도씨)일 수 있다.
라미네이션 공정의 온도에서 제1 및 제2 밀봉재(131, 132)가 용융되어 경화되면서 압력에 의하여 압착되어 태양 전지(10)를 둘러싸도록 일체화되는 밀봉재(130)를 형성하게 된다. 이러한 밀봉재(130)가 제1 커버 부재(110)와 제2 커버 부재(120)의 사이 공간을 완전히 채우면서 태양 전지(10)를 둘러싸서 밀봉할 수 있다. 그리고 전극(42, 44)과 배선재(142) 사이의 접착층(LSP)이 용융되었다가 경화되면서 압력에 의하여 압착되어 전극(42, 44)과 배선재(142)를 물리적 및 전기적으로 고정하게 된다. 이와 같이 본 실시예에서는 라미네이션 공정에서 배선재(142)를 접착하는 접착 열처리 공정을 함께 동시에 수행하여 접착 열처리 공정을 별도로 수행하지 않아도 된다. 이에 의하여 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 라미네이션 공정 이전에 접착 열처리 공정을 미리 수행할 수도 있다. 그 외의 다양한 변형이 가능하다.
본 실시예에 의하면, 다결정 반도체층(30)을 가지는 태양 전지(10)에서 우수한 특성을 가지는 전극(42, 44)을 인쇄 공정(일 예로, 1회의 인쇄 공정)으로 형성하여 단순한 공정으로 우수한 특성의 태양 전지(10)를 형성할 수 있다. 그리고 전극(42, 44) 위에 접착층(LSP) 및 배선재(142)를 직접 위치시키고 접착 열처리 공정을 수행하여 우수한 특성을 가지는 태양 전지 패널(100)의 제조 공정을 크게 단순화할 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 태양 전지, 그리고 태양 전지 패널 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 8은 본 발명의 다른 실시예에 따른 태양 전지 패널에 포함되는 태양 전지, 접착층 및 절연 부재, 그리고 배선재를 도시한 부분 단면도이다. 도 8에는 도 4에 대응하는 부분을 도시하였다.
도 8을 참조하면, 본 실시예에서는 후면 패시베이션막(40)이 다결정 반도체층(30)(즉, 제1 도전형 영역(32), 제2 도전형 영역(34), 배리어 영역(36) 등) 위에 형성되는 제1 부분과, 전극(42, 44) 위에 위치하는 제2 부분을 더 포함할 수 있다. 좀더 구체적으로, 후면 패시베이션막(40)의 제1 부분은 반도체 기판(12)과 반대되는 다결정 반도체층(30)의 표면에서 전극(42, 44)이 형성되지 않은 부분에 전체적으로 형성될 수 있다. 그리고 후면 패시베이션막(40)의 제2 부분은 반도체 기판(12)과 전극(42, 44)의 표면에서 부분적으로 또는 전체적으로 형성될 수 있다.
이러한 후면 패시베이션막(40)은 전극(42, 44)이 형성된 이후에 형성된 막일 수 있다. 이에 따라 본 실시예에서는 다결정 반도체층(30)과 전극(42, 44) 사이에는 후면 패시베이션막(40)이 위치하지 않을 수 있다. 이러한 후면 패시베이션막(40)은 전극(42, 44) 위에 형성되어야 하며 전극(42, 44)과 접착층(LSP)의 전기적 연결 특성을 고려하여 단일층으로 구성될 수 있다. 일 예로, 후면 패시베이션막(40)이 단일층의 반사막, 단일층의 반사 방지막 등으로 구성될 수 있다.
도 8에서는 후면 패시베이션막(40)의 제2 부분에서 접착층(LSP)이 형성되는 부분에 대응하여 전극(42, 44)을 노출하는 컨택홀(46a)이 부분적으로 형성되어 전극(42, 44)과 접착층(LSP)이 직접 접촉하는 것을 예시하였다. 이러한 컨택홀(46a)은 별도의 형성 공정 없이 배선재(142)의 접착 열처리 공정에 의하여 형성된 것일 수 있다. 이에 따라 컨택홀(46a)을 구비하여 전극(42, 44)과 접착층(LSP)의 전기적 연결 특성 및 접착 특성을 향상하면서도 컨택홀(46a)의 형성 공정을 생략할 수 있다. 이에 의하여 컨택홀(46a)의 형성 공정에서 발생할 수 있었던 태양 전지(10)의 손상 또는 특성 저하를 방지할 수 있으며 제조 공정을 단순화할 수 있다.
이러한 태양 전지(10) 및 이를 포함하는 태양 전지 패널(100)의 제조 방법을 도 9a 내지 도 9e를 참조하여 설명하면 다음과 같다. 도 9a 내지 도 9e는 본 발명의 실시예에 따른 태양 전지 및 이를 포함하는 태양 전지 패널의 제조 방법을 도시한 단면도들이다. 도 9에는 도 4에 대응하는 부분을 도시하였다.
도 9a에 도시한 바와 같이, 반도체 기판(12)의 후면 위에 중간막(20), 제1 도전형 영역(32), 제2 도전형 영역(34), 배리어 영역(36)(또는 다결정 반도체층(30)) 등을 형성하고, 반도체 기판(12)의 전면 쪽에 전면 전계 영역(12b), 전면 패시베이션막(24), 반사 방지막(26) 등을 형성하여 광전 변환부(10d)를 형성할 수 있다. 여기서, 광전 변환부(10d)은 후면 패시베이션막(40) 및 전극(42, 44)이 형성되지 않은 상태이다. 광전 변환부(10d)의 제조 방법은 후면 패시베이션막(40)에 대한 설명을 제외하고는 도 7a를 참조한 설명이 그대로 적용될 수 있다.
이어서, 도 9b에 도시한 바와 같이, 도전형 영역(32, 34)에 연결되는 전극(42, 44)을 형성할 수 있다. 이때, 도전형 영역(32, 34)과 전극(42, 44) 사이에 금속-반도체 화합물로 형성된 화합물층(50)이 함께 형성된다. 이에 대해서는 컨택홀(46)을 제외하고는 도 7c를 참조한 전극(42, 44) 및 화합물층(50)의 설명이 그대로 적용될 수 있다.
이어서, 도 9c에 도시한 바와 같이, 다결정 반도체층(30) 및 전극(42, 44)을 덮도록 후면 패시베이션막(40)을 형성할 수 있다. 좀더 구체적으로, 다결정 반도체층(30) 및 전극(42, 44)에서 반도체 기판(12)과 멀리 위치하는 면 위를 전체적으로 덮으면서 후면 패시베이션막(40)을 형성할 수 있다. 후면 패시베이션막(40)의 형성 방법으로는 도 7a를 참조한 후면 패시베이션막(40)의 형성 방법이 그대로 적용될 수 있다.
도 8 및 도 9c에서는 후면 패시베이션막(40)이 전극(42, 44) 위에 형성되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 후면 패시베이션막(40)이 전극(42, 44) 위에 전체적으로 또는 부분적으로 형성되지 않거나, 전극(42, 44)이 형성되지 않은 다결정 반도체층(30) 위에 형성되는 부분보다 전극(42, 44) 위에 형성된 부분의 두께가 얇거나 두께가 불균일할 수도 있다.
이어서, 도 9d에 도시한 바와 같이, 전극(42, 44) 위에 대응하도록 접착층(LSP)을 형성한다.
도 9d에서는 전극(42, 44) 위에 위치한 후면 패시베이션막(40) 위에 접착층(LSP)을 형성한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 일 예로, 전극(42, 44) 위에 패시베이션막(40)이 형성되지 않은 경우에 전극(42, 44)의 적어도 일부에 접촉하여 접착층(LSP)이 형성될 수도 있다. 또는, 접착층(LSP)이 형성될 부분에 대응하여 별도로 컨택홀을 형성하는 공정을 수행하여 전극(42, 44)의 적어도 일부에 접촉하여 접착층(LSP)이 형성될 수도 있다.
도 9d에서는 연결되지 않아야 할 전극(42, 44)과 배선재(142)의 중첩부에 절연 부재(IP)를 형성한 것을 예시하였다. 이에 따르면 절연 부재(IP)에 의한 절연 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 일 예로, 연결되지 않아야 할 전극(42, 44)과 배선재(142)의 중첩부에 절연 부재(IP)를 형성하지 않을 수도 있다. 후면 패시베이션막(40)에 의하여 절연 특성이 유지될 수 있기 때문이다. 이에 의하면 절연 부재(IP)를 형성하는 공정을 생략하여 비용을 절감하고 공정을 단순화할 수 있다.
접착층(LSP) 및/또는 절연 부재(IP)에 대해서는 도 7d를 참조한 접착층(LSP) 및/또는 절연 부재(IP)의 설명이 그대로 적용될 수 있다.
이어서, 도 9e에 도시한 바와 같이, 전극(42, 44), 절연 부재(IP) 및 접착층(LSP) 위에 배선재(142)를 위치(일 예로, 가고정)시키고 접착 열처리 공정을 수행하여 배선재(142)를 접착층(LSP)에 전기적 및 물리적으로 연결할 수 있다. 접착 열처리 공정으로 도 7f 및 도 7g를 참조한 바와 같이 라미네이션 공정을 이용할 수 있으나 본 발명이 이에 한정되는 것은 아니다. 접착 열처리 공정 및/또는 라미네이션 공정에 대해서는 도 7f 및 도 7g를 참조한 접착 열처리 공정 및/또는 라미네이션 공정의 설명이 그대로 적용될 수 있다. 접착 열처리 공정 후의 접착층(LSP)의 형상 등도 도 7g를 참조한 접착층(LSP)의 설명이 그대로 적용될 수 있다.
접착 열처리 공정에서 접착층(LSP)과 배선재(142)에 가해지는 압력에 의하여 접착층(LSP)과 전극(42, 44) 사이에 위치한 부분에서 후면 패시베이션막(40)의 일부에 컨택홀(46a)이 형성될 수 있다. 열과 압력에 의하여 전극(42, 44) 위에 위치한 후면 패시베이션막(40)의 일부가 파열되면서 컨택홀(46a)이 형성될 수 있다. 전극(42, 44) 위에 형성된 후면 패시베이션막(40)의 부분은 다른 부분에 비하여 두께가 얇거나 불안정하게 형성될 수 있으므로 컨택홀(46a)이 쉽게 형성될 수 있다. 이에 의하여 전극(42, 44)과 접착층(LSP)이 접촉하여 전기적으로 연결될 수 있다. 이 경우에 컨택홀(46a)은 반도체 기판(12)과 반대되는 전극(42, 44)의 표면에 전체적으로 형성되지 않고 부분적으로 형성될 수 있다. 이에 의하여 반도체 기판(12)과 반대되는 전극(42, 44)의 표면에 후면 패시베이션막(40)의 일부가 잔류하여 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 전극(42, 44) 위에 위치한 후면 패시베이션막(40)에 컨택홀(46a)이 형성되지 않아 전극(42, 44)과 접착층(LSP)이 후면 패시베이션막(40)을 사이에 두고 위치할 수도 있다. 이 경우에도 후면 패시베이션막(40)의 얇은 두께 등에 의하여 전기적 연결이 가능할 수 있다. 또는, 반도체 기판(12)과 반대되는 전극(42, 44)의 표면에 전체적으로 컨택홀(46a)이 형성될 수도 있다. 그 외의 다양한 변형이 가능하다.
상술한 실시예들에서는 전극(42, 44)이 도전형 영역(32, 34)에 접촉하여 위치하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 도전형 영역(32, 34)과 전극(42, 44) 사이에 절연막이 위치하여 전극(42, 44), 절연막 및 도전형 영역(32, 34)이 금속-절연층-반도체(MIS) 구조를 형성할 수도 있다. 이에 의하여 패시베이션 특성의 저하, 도전형 영역(32, 34)의 손상 등을 방지하고 계면 컨택 특성을 향상할 수 있다. 본 실시예에서 절연막은 내화 금속과 산소가 결합하여 형성된 내화 금속 산화막(예를 들어, 티타늄 산화막, 몰리브덴 산화막)으로 이루어질 수 있다. 이 경우에는 상술한 실시예에서 전극(42, 44) 또는 접착층(LSP)이 도전형 영역(32, 34)에 접촉하여 형성되는 것을 전극(42, 44)이 절연막을 사이에 두고 도전형 영역(32, 34)에 위치하는 것으로 이해할 수 있다.
이하, 본 발명의 실험예에 의하여 본 발명을 좀더 상세하게 설명한다. 그러나 본 발명의 실험예는 본 발명을 예시하기 위한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다.
실시예 1
반도체 기판의 후면에 실리콘 산화물을 포함하는 중간막 및 다결정 실리콘을 포함하는 다결정 반도체층을 차례로 형성하였다. 다결정 반도체층을 도핑하여 제1 및 제2 도전형 영역을 형성하고, 반도체 기판의 전면을 도핑하여 전계 영역을 형성하였다. 반도체 기판의 전면에 증착을 이용하여 절연 물질로 이루어지는 전면 패시베이션막을 형성하였고, 반도체 기판의 후면에 증착을 이용하여 절연 물질로 이루어지는 후면 패시베이션막을 형성하였다. 후면 패시베이션막에 레이저를 이용하여 컨택홀을 형성하고 제1 및 제2 도전형 영역에 전기적으로 연결되는 제1 및 제2 전극을 형성하였다. 제1 및 제2 전극은 니켈, 구리, 접착 물질 및 용매를 포함하는 저온 전극 페이스트를 인쇄 공정으로 도포하고 건조 및 300도씨에서 건조 열처리하여 20um의 두께를 가지도록 형성되었다. 태양 전지의 면적에 대한 제1 및 제2 전극의 면적 비율이 50%였다. 이에 의하여 복수의 태양 전지를 제조하였다.
비교예 1
제1 및 제2 전극이 스퍼터링 공정을 이용하여 형성되어 500nm의 두께를 가지는 스퍼터링 전극이며 태양 전지의 면적에 대한 제1 및 제2 전극의 면적 비율이 80%인 것을 제외하고는 실시예 1과 동일한 방법으로 복수의 태양 전지를 제조하였다.
실시예 1 및 비교예 1에 따른 복수의 태양 전지에서 전극의 비저항, 접촉 저항 및 직렬 저항의 평균값을 상대적인 값으로 표 1에 나타내었다. 표 1에서는 비교예 1의 비저항, 접촉 저항 및 직렬 저항의 평균값을 100%로 하여 실시예 1의 비저항, 접촉 저항 및 직렬 저항의 평균값을 기재하였다. 여기서, 비저항, 접촉 저항 및 직렬 저항의 평균값은 낮을수록 저항값이 낮은 것이므로 우수한 저항 특성을 가지는 것이다.
실시예 1 비교예 1
비저항 151% 100%
접촉 저항 105% 100%
직렬 저항 76% 100%
실시예 1에 따른 전극의 접촉 저항은 비교예 1에 따른 전극의 접촉 저항과 유사하여 우수한 수준을 유지하는 것을 알 수 있다. 그리고 실시예 1에 따른 전극의 비저항이 비교예 1에 따른 전극의 비저항보다 크지만, 실시예 1에 따른 전극의 직렬 저항은 비교예 1에 따른 전극의 직렬 저항보다 작아 실시예 1에 따른 전극이 우수한 저항 특성을 가지는 것을 알 수 있다. 이는 실시예 1에 따른 전극을 충분한 두께로 형성하여 충분한 단면적을 가지도록 비저항은 낮더라도 캐리어 수집 특성과 직접 관련되는 직렬 저항은 비교예 1보다 낮게 할 수 있기 때문이다.
실시예 1 및 비교예 1에 따른 태양 전지의 후면에서 광의 파장에 따른 반사도를 측정한 그래프를 도 10에 도시하였다. 실시예 1 및 비교예 1에 따른 태양 전지의 후면에서의 반사도를 계산하여 그 결과를 표 2에 나타냈다. 표 2에서는 비교예 1의 내부 반사도를 100%로 하여 실시예 1의 내부 반사도를 나타냈다.
실시예 1 비교예 1
반사도 103% 100%
도 10 및 표 2를 참조하면, 실시예 1에 따른 태양 전지의 반사도가 비교예 1에 따른 태양 전지의 반사도보다 높은 것을 알 수 있다. 이는 실시예 1에서 태양 전지의 면적에 대한 전극의 면적 비율을 낮추어 후면 패시베이션막에 의한 광 경로 제어(즉, 내부 반사)가 충분하게 일어나도록 유도하였기 때문으로 예측된다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 태양 전지
12: 반도체 기판
20: 중간막
30: 다결정 반도체층
32: 제1 도전형 영역
34: 제2 도전형 영역
36: 배리어 영역
40: 후면 패시베이션막
42: 제1 전극
44: 제2 전극
110: 제1 커버 부재
120: 제2 커버 부재
130: 밀봉재
140: 배선부
142: 배선재

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 일면 위에 위치하며 다결정 반도체층으로 구성되는 도전형 영역; 및
    상기 다결정 반도체층으로 구성된 상기 도전형 영역에 연결되며 금속 및 접착 물질을 포함하는 전극
    을 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 금속이 제1 금속을 포함하고,
    상기 제1 금속 및 상기 다결정 반도체층에 포함되는 반도체 물질로 구성된 금속-반도체 화합물을 포함하는 화합물층이 상기 전극과 상기 도전형 영역의 경계 부분에서 제1 영역에 대응하도록 부분적으로 형성되는 태양 전지.
  3. 제2항에 있어서,
    상기 전극과 상기 도전형 영역의 경계 부분에서 상기 제1 영역을 제외한 제2 영역에서 상기 금속 및 상기 접착 물질이 상기 다결정 반도체층에 접촉하여 형성되는 태양 전지.
  4. 제2항에 있어서,
    상기 제1 금속이 니켈을 포함하고,
    상기 반도체 물질이 실리콘을 포함하며,
    상기 화합물층이 니켈 실리사이드를 포함하는 태양 전지.
  5. 제3항에 있어서,
    상기 제1 영역의 면적이 상기 제2 영역의 면적보다 작은 태양 전지.
  6. 제2항에 있어서,
    상기 금속이 상기 제1 금속보다 낮은 비저항을 가지는 제2 금속을 더 포함하는 태양 전지.
  7. 제2항에 있어서,
    상기 전극에서 상기 금속 전체 100 중량부에 대한 상기 제1 금속의 중량부가 15 이하인 태양 전지.
  8. 제1항에 있어서,
    상기 전극이 상기 금속 및 상기 접착 물질을 포함하는 단일의 인쇄층으로 구성되는 태양 전지.
  9. 제8항에 있어서,
    상기 전극 또는 상기 인쇄층의 두께가 10um 이상인 태양 전지.
  10. 제1항에 있어서,
    상기 도전형 영역을 덮으면서 컨택홀을 구비하는 후면 패시베이션막을 더 포함하고 상기 전극이 상기 컨택홀 내부에서 상기 후면 패시베이션막과 이격하여 형성되거나; 또는
    상기 다결정 반도체층 위, 그리고 상기 제1 및 제2 전극 중 적어도 하나의 적어도 일부 위에 위치하는 후면 패시베이션막을 더 포함하는 태양 전지.
  11. 제1항에 있어서,
    상기 도전형 영역이 상기 반도체 기판의 상기 일면 위에서 서로 이격되어 위치하는 제1 도전형 영역 및 제2 도전형 영역을 포함하고,
    상기 전극이 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하며,
    상기 제1 및 제2 전극 중 적어도 하나가 상기 금속 및 상기 접착 물질을 포함하는 태양 전지.
  12. 반도체 기판과, 상기 반도체 기판의 일면 위에 위치하며 다결정 반도체층을 구비하는 도전형 영역과, 상기 다결정 반도체층에 연결되며 금속 및 접착 물질을 포함하는 전극을 포함하는 태양 전지;
    상기 전극에 전기적으로 연결되는 배선재; 및
    상기 전극과 상기 배선재 사이에 위치하여 상기 전극과 상기 배선재를 전기적으로 연결하는 접착층
    을 포함하는 태양 전지 패널.
  13. 제12항에 있어서,
    상기 접착층이 상기 전극에 접촉하여 형성되며, 비스무스를 포함하는 솔더 물질을 포함하는 태양 전지 패널.
  14. 제12항에 있어서,
    상기 전극의 표면 거칠기가 상기 접착층의 표면 거칠기보다 큰 태양 전지 패널.
  15. 제12항에 있어서,
    상기 전극이 상기 배선재를 향하여 라운드지게 또는 볼록하게 돌출되고,
    상기 접착층이 상기 전극의 라운드진 부분을 전체적으로 덮으면서 상기 배선재를 향하면서 폭이 점진적으로 커지는 태양 전지 패널.
  16. 제12항에 있어서,
    상기 접착층의 두께에 대한 상기 전극의 두께의 비율이 0.5 이상인 태양 전지 패널.
  17. 반도체 기판과, 상기 반도체 기판의 일면 위에 위치하며 다결정 반도체층을 구비하는 도전형 영역과, 상기 도전형 영역에 연결되는 전극을 포함하는 태양 전지를 제조하는 단계;
    상기 전극 위에 접착층을 형성하는 단계; 및
    상기 전극 및 상기 접착층 위에 배선재를 위치시키고 열과 압력을 가하여 상기 접착층을 이용하여 상기 전극에 상기 배선재를 접착하는 접착 열처리 단계
    를 포함하고,
    상기 전극이 금속 및 접착 물질을 포함하는 전극 페이스트를 인쇄 공정으로 도포하고 경화 열처리하여 형성된 인쇄층으로 구성되는 태양 전지 패널의 제조 방법.
  18. 제17항에 있어서,
    상기 전극이 1회의 인쇄 공정에 의하여 형성된 단일의 인쇄층으로 구성되고,
    상기 접착층이 비스무스를 포함하는 솔더 물질을 포함하는 솔더 페이스트를 상기 단일의 인쇄층 위에 도포하여 형성되는 테양 전지 패널의 제조 방법.
  19. 제18항에 있어서,
    상기 접착층이 추가 접착 물질을 더 포함하고,
    상기 접착 열처리 단계 이전에 상기 전극 페이스트에 포함되는 상기 접착 물질의 중량부가 상기 솔더 페이스트에 포함되는 상기 추가 접착 물질의 중량부보다 작고,
    상기 접착 열처리 단계 이후에 상기 전극에 포함되는 상기 접착 물질의 중량부가 상기 접착층에 포함되는 상기 추가 접착 물질의 중량부보다 큰 태양 전지 패널의 제조 방법.
  20. 제17항에 있어서,
    상기 전극의 경화 열처리 단계의 온도가 500도씨 이하이고,
    상기 접착 열처리 단계의 공정 온도보다 상기 접착층의 용융점이 낮은 태양 전지 패널의 제조 방법.

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