KR20210088295A - 박막 트랜지스터 기판, 이를 포함하는 전자 장치와 그 제조 방법 - Google Patents

박막 트랜지스터 기판, 이를 포함하는 전자 장치와 그 제조 방법 Download PDF

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KR20210088295A
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Abstract

실시예에 따른 박막 트랜지스터 기판은 기판, 상기 기판 위에 위치하고, 저온 폴리 실리콘을 포함하는 제1 반도체층과 상기 제1 반도체층과 중첩하는 제1 제어 전극을 포함하는 제1 트랜지스터, 상기 기판 위에 위치하고, 비정질 산화물 반도체를 포함하는 제2 반도체층과 상기 제2 반도체층과 중첩하는 제2 제어 전극을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터의 상기 제1 반도체층과 상기 제1 제어 전극 사이에 위치하고 제1 절연층과 제2 절연층을 포함하는 제1 게이트 절연막, 그리고 상기 제2 트랜지스터의 상기 제2 반도체층과 상기 제2 제어 전극 사이에 위치하고 상기 제2 절연층을 포함하는 제2 게이트 절연막을 포함할 수 있고, 상기 제1 절연층의 밀도는 상기 제2 절연층의 밀도보다 클 수 있고, 상기 제1 트랜지스터의 상기 제1 반도체층은 상기 제1 절연층과 접촉하고, 상기 제2 트랜지스터의 상기 제2 반도체층은 상기 제2 절연층과 접촉할 수 있다.

Description

박막 트랜지스터 기판, 이를 포함하는 전자 장치와 그 제조 방법 {THIN FILM TRANSISTOR PANEL, ELECTIRC DEVICE INCLUDING THE SAME, AND MANUFACTURING METHOD THEREOF}
본 개시(disclosure)는 박막 트랜지스터 기판 및 이를 포함하는 전자 장치와 그 제조 방법에 관한 것으로, 특히 저온 다결정 실리콘과 비정질 산화물 반도체를 포함하는 박막 트랜지스터들과 이를 포함하는 전자 장치, 그리고 그 제조 방법에 관한 것이다.
저온 폴리 실리콘(LTPS) 박막 트랜지스터는 높은 이동성을 가지는 바, 표시 장치에 사용되고 있다. 또한, 비정질 산화물 반도체를 포함하는 박막 트랜지스터는 낮은 누설 전류를 가지고 높은 안정성을 가져 고해상도 표시 장치에 사용되고 있다.
최근 저온 폴리 실리콘 박막 트랜지스터와 산화물 박막 트랜지스터를 하나의 장치에 함께 이용하는데 관심이 높아지고 있다.
그러나, 저온 폴리 실리콘 박막 트랜지스터와 산화물 박막 트랜지스터는 제조 공정이 서로 달라 하나의 장치에 동시에 형성하는 것이 어렵고 동시 형성 시 각 반도체의 성능이 저하될 수 있다.
실시예들은 하나의 기판 위에 위치하고 저온 폴리 실리콘 박막 트랜지스터와 비정질 산화물 박막 트랜지스터를 각기 포함하는 박막 트랜지스터들과 이를 포함하는 전자 장치, 그리고 그 제조 방법을 제공하기 위한 것이다.
본 발명이 목적은 상술한 목적으로 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있음이 자명하다.
실시예에 따른 박막 트랜지스터 기판은, 기판, 상기 기판 위에 위치하고, 저온 폴리 실리콘을 포함하는 제1 반도체층과 상기 제1 반도체층과 중첩하는 제1 제어 전극을 포함하는 제1 트랜지스터, 상기 기판 위에 위치하고, 비정질 산화물 반도체를 포함하는 제2 반도체층과 상기 제2 반도체층과 중첩하는 제2 제어 전극을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터의 상기 제1 반도체층과 상기 제1 제어 전극 사이에 위치하고 제1 절연층과 제2 절연층을 포함하는 제1 게이트 절연막, 그리고 상기 제2 트랜지스터의 상기 제2 반도체층과 상기 제2 제어 전극 사이에 위치하고 상기 제2 절연층을 포함하는 제2 게이트 절연막을 포함할 수 있고, 상기 제1 절연층의 밀도는 상기 제2 절연층의 밀도보다 높을 수 있고, 상기 제1 트랜지스터의 상기 제1 반도체층은 상기 제1 절연층과 접촉하고, 상기 제2 트랜지스터의 상기 제2 반도체층은 상기 제2 절연층과 접촉할 수 있다.
상기 제2 반도체층은 IGZO를 포함할 수 있다.
상기 제1 반도체층은 제1 채널 영역과 상기 제1 채널 영역의 양 옆에 위치하는 제1 입력 영역 및 제1 출력 영역을 포함할 수 있고, 상기 제2 반도체층은 제2 채널 영역과 상기 제2 채널 영역의 양 옆에 위치하는 제2 입력 영역 및 제2 출력 영역을 포함할 수 있고, 상기 제1 입력 영역 및 상기 제1 출력 영역은 제1 불순물로 도핑될 수 있고, 상기 제2 입력 영역 및 상기 제2 출력 영역은 상기 제1 불순물과 다른 타입의 제2 불순물로 도핑될 수 있다.
상기 제1 불순물은 P 형 불순물일 수 있고, 상기 제2 불순물은 N 형 불순물일 수 있다.
상기 제1 반도체층의 상기 제1 채널 영역은 상기 제1 제어 전극과 상하 정렬될 수 있고, 상기 제2 반도체층의 상기 제2 채널 영역은 상기 제2 제어 전극과 상하 정렬될 수 있다.
실시예에 따른 전자 장치는 기판, 상기 기판 위에 위치하고, 저온 폴리 실리콘을 포함하는 제1 반도체층과 상기 제1 반도체층과 중첩하는 제1 제어 전극, 그리고 상기 제2 반도체층과 상기 제2 제어 전극 사이에 위치하고 상기 제2 절연층을 포함하는 제2 게이트 절연막을 포함하는 제1 트랜지스터, 상기 기판 위에 위치하고, 비정질 산화물 반도체를 포함하는 제2 반도체층과 상기 제2 반도체층과 중첩하는 제2 제어 전극, 그리고 상기 제2 트랜지스터의 상기 제2 반도체층과 상기 제2 제어 전극 사이에 위치하고 상기 제2 절연층을 포함하는 제2 게이트 절연막을 포함하는 제2 트랜지스터, 상기 제1 제어 전극과 상기 제2 제어 전극과 연결되어 있는 입력 단자, 상기 제1 트랜지스터의 제1 입력 전극에 연결되어 있는 고전압 입력 단자, 상기 제2 트랜지스터의 제2 입력 전극에 연결되어 있는 저전압 입력 단자, 그리고 상기 제1 트랜지스터의 제1 출력 전극과 상기 제2 트랜지스터의 제2 출력 전극에 연결되어 있는 출력 단자를 포함할 수 있고, 상기 제1 절연층의 밀도는 상기 제2 절연층의 밀도보다 높을 수 있고, 상기 제1 트랜지스터의 상기 제1 반도체층은 상기 제1 절연층과 접촉할 수 있고, 상기 제2 트랜지스터의 상기 제2 반도체층은 상기 제2 절연층과 접촉할 수 있다.
상기 제1 트랜지스터의 상기 제1 반도체층은 P 형 불순물로 도핑된 영역을 포함할 수 있고, 상기 제2 트랜지스터의 상기 제2 반도체층은 N 형 불순물로 도핑된 영역을 포함할 수 있다.
상기 제2 트랜지스터의 채널 비(W/L)는 상기 제1 트랜지스터의 채널 비(W/L)의 2배일 수 있다.
실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판 위에 저온 폴리 실리콘을 포함하는 제1 반도체층을 형성하는 단계, 상기 제1 반도체층 위에 제1 절연층을 형성하는 단계, 상기 제1 절연층 위에 비정질 산화물 반도체를 포함하는 제2 반도체층을 형성하는 단계, 상기 제1 절연층과 상기 제2 반도체층 위에 제2 절연층을 형성하는 단계, 상기 제1 반도체층과 중첩하는 도전체 패턴과 상기 제2 반도체층과 중첩하는 제2 제어 전극을 형성하고, 상기 제2 반도체층에 제2 채널 영역과 상기 제2 채널 영역의 양 옆에 위치하는 제2 입력 영역 및 제2 출력 영역을 형성하는 단계, 그리고 상기 제1 반도체층과 중첩하는 제1 제어 전극을 형성하고, 상기 제1 반도체층에 제1 채널 영역과 상기 제1 채널 영역의 양 옆에 위치하는 제1 입력 영역 및 제1 출력 영역을 형성하는 단계를 포함할 수 있고, 상기 제1 절연층의 증착 온도는 상기 제2 절연층의 증착 온도보다 높을 수 있다.
상기 도전체 패턴, 상기 제2 제어 전극, 상기 제2 입력 영역 및 상기 제2 출력 영역을 형성하는 단계는 상기 제2 절연층 위에 금속층을 적층하는 단계, 상기 제1 반도체층을 모두 덮고, 상기 제2 반도체층의 상기 제2 제어 전극과 중첩하는 위치에 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여, 상기 금속층, 상기 제2 절연층, 상기 제1 절연층을 식각하여, 상기 제1 반도체층과 중첩하는 상기 도전체 패턴과 상기 제2 반도체층과 중첩하는 상기 제2 제어 전극을 형성하는 단계, 그리고 상기 제1 감광막 패턴과 상기 도전체 패턴 및 상기 제2 제어 전극을 마스크로 하여 제1 불순물을 도핑하여, 상기 제2 입력 영역 및 상기 제2 출력 영역을 형성하는 단계를 포함할 수 있다.
상기 제1 제어 전극과 상기 제1 입력 영역 및 상기 제1 출력 영역을 형성하는 단계는 상기 제2 반도체층을 모두 덮고, 상기 제1 반도체층의 상기 제1 제어 전극과 중첩하는 위치에 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 하여, 상기 도전체 패턴, 상기 제2 절연층, 상기 제1 절연층을 식각하여, 상기 제1 반도체층과 중첩하는 상기 제1 제어 전극을 형성하는 단계, 그리고 상기 제2 감광막 패턴과 상기 제1 제어 전극을 마스크로 하여 제2 불순물을 도핑하여, 상기 제1 입력 영역 및 상기 제1 출력 영역을 형성하는 단계를 포함할 수 있다.
상기 박막 트랜지스터 기판의 제조 방법은 상기 제1 입력 영역 및 상기 제1 출력 영역에 도핑된 상기 제2 불순물을 활성화하는 단계를 더 포함할 수 있다.
상기 활성화하는 단계는 레이저를 조사하는 단계일 수 있다.
상기 제1 불순물은 N 형 불순물이고, 상기 제2 불순물은 P 형 불순물일 수 있다.
상기 제1 절연층은 350℃ 이상의 공정 온도로 형성될 수 있고, 상기 제2 절연층은 250℃ 이하의 공정 온도로 형성될 수 있다.
상기 제2 반도체층은 IGZO로 형성될 수 있다.
실시예들에 따르면, 하나의 기판 위에 각기 저온 폴리 실리콘 박막 트랜지스터와 비정질 산화물 박막 트랜지스터를 포함하는 박막 트랜지스터들이 위치하고, 이 박막 트랜지스터들을 채널층의 손상 없이 낮은 제조 비용으로 동시에 형성할 수 있다.
본 발명이 효과는 상술한 효과에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있음이 자명하다.
도 1은 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 2는 도 1의 II-II 선을 따라 잘라 도시한 단면도이다.
도 3 내지 도 7은 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 일부를 도시한 단면도이다.
도 8a 내지 도 8c는 도 7에 도시한 박막 트랜지스터 기판을 제조하는 방법을 순차적으로 도시한 단면도이다.
도 9는 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 일부를 도시한 단면도이다.
도 10a 내지 도 10d는 도 9에 박막 트랜지스터 기판을 제조하는 방법을 순차적으로 도시한 단면도이다.
도 11은 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 일부를 도시한 단면도이다.
도 12는 실시예에 따른 박막 트랜지스터들을 포함하는 전자 장치의 회로도이다.
도 13은 실시예에 따른 박막 트랜지스터들을 포함하는 전자 장치의 배치도이다.
도 14는 도 13의 XIV-XIV 선을 따라 잘라 도시한 단면도이다.
도 15는 제1 실험예에서 형성된 두 트랜지스터들의 단면에 대한 전자 현미경 사진이다.
도 16 내지 도 19는 제1 실험예에 따른 트랜지스터들의 전기적 특성을 도시한 그래프이다.
도 20은 제2 실험예에서 형성한 전자 장치의 전자 현미경 사진이다.
도 21은 도 20의 전자 장치 중 트랜지스터들에 대한 전자 현미경 사진이다.
도 22는 제2 실험예에 따른 전자 장치의 전기적 특성을 도시한 그래프이다.
도 23은 제3 실험예에 따른 전자 장치의 전기적 특성을 도시한 그래프이다.
도 24 및 도 25는 제4 실험예에 따른 트랜지스터들의 전기적 특성을 도시한 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 및 도 2를 참고하여, 한 실시예에 따른 트랜지스터의 구조에 대하여 설명한다. 도 1은 실시예에 따른 박막 트랜지스터들의 배치도이고, 도 2는 도 1의 II-II 선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참고하면, 한 실시예에 따른 박막 트랜지스터 기판(10)은 기판(110) 위에 위치하는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 포함한다.
기판(110)과 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 사이에는 배리어층(110a)이 위치한다. 배리어층(110a)은 질화 규소(SiNx)와 산화 규소(SiOx)와 같은 절연막의 단일막 또는 질화 규소(SiNx)와 산화 규소(SiOx)가 적층된 복수의 다층막을 포함할 수 있다. 배리어층(110a)은 기판(110) 위에 위치하는 제1 트랜지스터(T1)과 제2 트랜지스터(T2)에 외부로부터 불순물 또는 수분과 같이 불필요한 성분이 침투하는 것을 방지한다.
제1 트랜지스터(T1)는 제1 반도체층(120a), 제1 반도체층(120a) 위에 위치하는 제1 절연층(130), 제1 절연층(130) 위에 위치하는 제2 절연층(140), 제2 절연층(140) 위에 위치하는 제1 제어 전극(151a), 제1 제어 전극(151a) 위에 위치하는 제3 절연층(160), 제3 절연층(160) 위에 위치하며, 제1 반도체층(120a)의 제1 입력 영역(121a) 및 제1 출력 영역(121b)과 각기 연결되어 있는 제1 입력 전극(171a) 및 제1 출력 전극(171b)을 포함한다.
제1 반도체층(120a)은 저온 다결정 실리콘(LTPS: Low-Temperature Polycrystalline Silicon)을 포함한다. 제1 반도체층(120a)은 제1 채널 영역(121)과 제1 채널 영역(121)의 양측에 위치하는 제1 입력 영역(121a)과 제1 출력 영역(121b)을 포함한다. 제1 반도체층(120a)의 제1 채널 영역(121)은 불순물이 도핑되지 않은 영역이고, 제1 반도체층(120a)의 제1 입력 영역(121a) 및 제1 출력 영역(121b)은 불순물이 도핑된 영역일 수 있다. 제1 트랜지스터(T1)의 채널은 제1 반도체층(120a)은 제1 채널 영역(121)에 형성된다.
제1 절연층(130)은 고온으로 증착된 절연층이다. 예를 들어, 제1 절연층(130)은 약 350℃ 이상의 공정 온도 하에서 적층된 실리콘 산화막(SiO2)일 수 있다. 보다 구체적으로, 약 420℃의 공정 온도 하에서 적층된 실리콘 산화막일 수 있다.
제2 절연층(140)은 저온으로 증착된 절연층이다. 예를 들어, 제2 절연층(140)은 약 250℃ 이하의 공정 온도 하에서 적층된 실리콘 산화막(SiO2)일 수 있다. 보다 구체적으로, 제2 절연층(140)은 약 200℃의 공정 온도 하에서 적층된 실리콘 산화막일 수 있다.
제1 절연층(130)과 제2 절연층(140)의 밀도는 서로 다를 수 있다. 예를 들어, 제1 절연층(130)은 고온으로 증착되어, 증착 속도는 느리지만 밀도가 상대적으로 높으며, 제2 절연층(140)은 저온으로 증착되어, 증착 속도는 빠르지만, 밀도는 상대적으로 낮을 수 있다. 이처럼, 제1 절연층(130)의 밀도는 제2 절연층(140)의 밀도보다 높을 수 있다.
제1 절연층(130)과 제2 절연층(140)은 제1 트랜지스터(T1)의 제1 반도체층(120a)과 제1 제어 전극(151a) 사이에 위치하고, 제1 트랜지스터(T1)의 게이트 절연막일 수 있다.
제1 제어 전극(151a)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 니켈(Ni) 또는 이들의 합금과 같은 저저항 물질 또는 부식이 강한 물질을 포함하는 단층 또는 복수층일 수 있다.
제3 절연층(160)은 제1 반도체층(120a)의 제1 입력 영역(121a) 및 제1 출력 영역(121b)과 각기 중첩하는 제1 접촉 구멍(161a) 및 제2 접촉 구멍(161b)을 가진다. 제3 절연층(160)은 산화 규소(SiOx), 질화 규소(SiNx)을 포함하는 단일막 또는 이들이 적층된 다층막일 수 있다.
제1 입력 전극(171a) 및 제1 출력 전극(171b)은 제3 절연층(160)의 제1 접촉 구멍(161a) 및 제2 접촉 구멍(161b)을 통해 제1 반도체층(120a)의 제1 입력 영역(121a) 및 제1 출력 영역(121b)에 각기 연결된다.
제1 입력 전극(171a) 및 제1 출력 전극(171b)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 니켈(Ni) 또는 이들의 합금과 같은 저저항 물질 또는 부식이 강한 물질을 포함하는 단층 또는 복수층일 수 있다.
제2 트랜지스터(T2)는 기판(110) 위에 위치하는 제1 절연층(130), 제1 절연층(130) 위에 위치하는 제2 반도체층(120b), 제2 반도체층(120b) 위에 위치하는 제2 절연층(140), 제2 절연층(140) 위에 위치하는 제2 제어 전극(151b), 제2 제어 전극(151b) 위에 위치하는 제3 절연층(160), 제3 절연층(160) 위에 위치하며, 제2 반도체층(120b)의 제2 입력 영역(122a) 및 제2 출력 영역(122b)과 각기 연결되어 있는 제2 입력 전극(172a) 및 제2 출력 전극(172b)을 포함한다.
제1 절연층(130)은 고온으로 증착된 절연층이다. 예를 들어, 제1 절연층(130)은 약 350℃ 이상의 공정 온도 하에서 ℃에서 적층된 실리콘 산화막(SiO2)일 수 있다. 보다 구체적으로, 약 420℃의 공정 온도 하에서 적층된 실리콘 산화막일 수 있다.
제2 반도체층(120b)은 비정질 산화물 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(120b)은 인듐(In), 갈륨(Ga), 아연(Zn)을 포함하는 산화물 반도체일 수 있고, IGZO(Indium gallium zinc oxide)일 수 있다. 제2 반도체층(120b)은 제2 채널 영역(122)과 제2 채널 영역(122)의 양측에 위치하는 제2 입력 영역(122a) 및 제2 출력 영역(122b)을 포함한다. 제2 반도체층(120b)의 제2 채널 영역(122)은 불순물이 도핑되지 않은 영역이고, 제2 반도체층(120b)의 제2 입력 영역(122a) 및 제2 출력 영역(122b)은 불순물이 도핑된 영역일 수 있다. 제2 트랜지스터(T2)의 채널은 제2 반도체층(120b)은 제2 채널 영역(122)에 형성된다.
제2 반도체층(120b) 위에 위치하는 제2 절연층(140)은 저온으로 증착된 절연층이다. 예를 들어, 제2 절연층(140)은 약 250℃ 이하의 공정 온도 하에서 적층된 실리콘 산화막(SiO2)일 수 있다. 보다 구체적으로, 제2 절연층(140)은 약 200℃에서 적층된 실리콘 산화막일 수 있다.
제2 절연층(140)은 제2 트랜지스터(T2)의 제2 반도체층(120b)과 제2 제어 전극(151b) 사이에 위치하고, 제2 트랜지스터(T2)의 게이트 절연막일 수 있다.
제2 제어 전극(151b)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 니켈(Ni) 또는 이들의 합금과 같은 저저항 물질 또는 부식이 강한 물질을 포함하는 단층 또는 복수층일 수 있다.
제3 절연층(160)은 제2 반도체층(120b)의 제2 입력 영역(122a) 및 제2 출력 영역(122b)과 각기 중첩하는 제3 접촉 구멍(162a) 및 제4 접촉 구멍(162b)을 가진다. 제3 절연층(160)은 산화 규소(SiOx), 질화 규소(SiNx)을 포함하는 단일막 또는 이들이 적층된 다층막일 수 있다.
제2 입력 전극(172a) 및 제2 출력 전극(172b)은 제3 절연층(160)의 제3 접촉 구멍(162a) 및 제4 접촉 구멍(162b)을 통해 제2 반도체층(120b)의 제2 입력 영역(122a) 및 제2 출력 영역(122b)에 각기 연결된다.
제2 입력 전극(172a) 및 제2 출력 전극(172b)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 니켈(Ni) 또는 이들의 합금과 같은 저저항 물질 또는 부식이 강한 물질을 포함하는 단층 또는 복수층일 수 있다.
도시하지는 않았지만, 제1 트랜지스터(T1)의 제1 입력 전극(171a)에는 제1 입력 전압선이 연결될 수 있고, 제1 트랜지스터(T1)의 제1 출력 전극(171b)에는 제1 출력선이 연결될 수 있고, 제1 출력선은 전자 소자에 연결될 수 있다. 이와 유사하게 제2 트랜지스터(T2)의 제2 입력 전극(172a)에는 제2 입력선이 연결될 수 있고, 제2 트랜지스터(T2)의 제2 출력 전극(172b)에는 제2 출력선이 연결될 수 있고, 제2 출력선은 전자 소자에 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1) 제1 출력 전극(171b)과 제2 트랜지스터(T2)의 제2 출력 전극(172b) 중 적어도 하나는 액정 표시 장치의 액정층과 중첩하는 화소 전극 또는 유기 발광 표시 장치의 유기 발광 소자를 이루는 화소 전극에 전기적으로 연결될 수 있다.
이처럼, 하나의 기판(110) 위에 위치하는 제1 트랜지스터(T1)의 제1 반도체층(120a)은 저온 다결정 실리콘을 포함하고, 제2 트랜지스터(T2)의 제2 반도체층(120b)은 비정질 산화물 반도체층을 포함한다. 또한, 제1 트랜지스터(T1)의 제1 반도체층(120a)과 제1 제어 전극(151a) 사이에는 제1 절연층(130)과 제2 절연층(140)이 위치하고, 제2 트랜지스터(T2)의 제2 반도체층(120b)과 제2 제어 전극(151b) 사이에는 제2 절연층(140)이 위치한다. 즉, 제1 트랜지스터(T1)의 제1 반도체층(120a) 위에는 고온으로 증착되고 상대적으로 밀도가 높은 제1 절연층(130)과 저온으로 증착되고 상대적으로 밀도가 낮은 제2 절연층(140)이 모두 위치하지만, 제2 트랜지스터(T2)의 제2 반도체층(120b) 위에는 저온으로 증착되고 상대적으로 밀도가 낮은 제2 절연층(140)이 위치하고 고온으로 증착되고 상대적으로 밀도가 높은 제1 절연층(130)은 위치하지 않는다. 또한, 저온 다결정 실리콘을 포함하는 제1 반도체층(120a)은 고온으로 증착되고 상대적으로 밀도가 높은 제1 절연층(130)과 접촉하고, 비정질 산화물 반도체를 포함하는 제2 반도체층(120b)은 저온으로 증착되고 상대적으로 밀도가 낮은 제2 절연층(140)과 접촉한다.
이처럼, 저온 다결정 실리콘을 포함하는 제1 트랜지스터(T1)의 제1 반도체층(120a) 위에는 고온으로 증착되는 제1 절연층(130)이 위치하고, 비정질 산화물 반도체를 포함하는 제2 트랜지스터(T2)의 제2 반도체층(120b) 위에는 저온으로 증착되는 제2 절연층(140)이 위치함으로써, 저온 다결정 실리콘을 포함하는 제1 트랜지스터(T1)의 제1 반도체층(120a)과 제1 절연층(130) 사이의 계면의 안정성을 확보하고, 비정질 산화물 반도체를 포함하는 제2 트랜지스터(T2)의 제2 반도체층(120b)의 열에 의한 손상을 방지할 수 있다.
제1 반도체층(120a)의 제1 입력 영역(121a) 및 제1 출력 영역(121b)은 제2 반도체층(120b)의 제2 입력 영역(122a) 및 제2 출력 영역(122b)과 서로 다른 불순물로 도핑될 수 있다. 예를 들어, 제1 반도체층(120a)의 제1 입력 영역(121a) 및 제1 출력 영역(121b)은 P 형 불순물로 도핑될 수 있고, 제2 반도체층(120b)의 제2 입력 영역(122a) 및 제2 출력 영역(122b)은 N 형 불순물로 도핑될 수 있다. 이처럼, 제1 트랜지스터(T1)의 제1 입력 영역(121a) 및 제1 출력 영역(121b)과 제2 트랜지스터(T2)의 제2 입력 영역(122a) 및 제2 출력 영역(122b)이 서로 다른 형의 불순물로 도핑되어, CMOS 타입의 트랜지스터를 이룰 수 있다.
또한, 제1 트랜지스터(T1)의 제1 제어 전극(151a)과 제1 반도체층(120a)의 제1 채널 영역(121)이 상하 정렬되고, 이와 유사하게, 제2 트랜지스터(T2)의 제2 제어 전극(151b)과 제2 반도체층(120b)의 제2 채널 영역(122)이 상하 정렬되는 바, 제1 트랜지스터(T1)의 제1 제어 전극(151a)과 제1 입력 영역(121a) 및 제1 출력 영역(121b) 사이의 중첩에 따른 기생 커패시턴스와 제2 트랜지스터(T2)의 제2 제어 전극(151b)과 제2 입력 영역(122a) 및 제2 출력 영역(122b) 사이의 중첩에 따른 기생 커패시턴스는 감소될 수 있다.
그러면, 도 1 및 도 2와 함께 도 3 내지 도 11을 참고하여, 한 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 설명한다. 도 3 내지 도 7은 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 일부를 도시한 단면도이고, 도 8a 내지 도 8c는 도 7에 도시한 박막 트랜지스터 기판을 제조하는 방법을 순차적으로 도시한 단면도이고, 도 9는 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 일부를 도시한 단면도이고, 도 10a 내지 도 10d는 도 9에 박막 트랜지스터 기판을 제조하는 방법을 순차적으로 도시한 단면도이고, 도 11은 실시예에 따른 박막 트랜지스터 기판의 제조 방법 중 일부를 도시한 단면도이다.
먼저 도 3을 참고하면, 기판(110) 위에 배리어층(110a)을 적층하고, 제1 반도체층(120a)을 형성한다.
제1 반도체층(120a)은 저온 다결정 실리콘(LTPS: Low-Temperature Polycrystalline Silicon)을 포함한다. 제1 반도체층(120a)은 배리어층(110a) 위에 비정질 실리콘 층을 적층하고, 다결정화한 후, 제1 노광 마스크를 이용하여 사진 식각 공정을 통해 형성된다. 비정질 실리콘 층의 다결정화는 배리어층(110a) 위에 비정질 실리콘을 증착한 후, 상대적으로 낮은 공정 온도, 예를 들어 약 400℃ 내지 약 600℃의 온도에서 레이저 결정화 등을 이용할 수 있다.
도 4를 참고하면, 제1 반도체층(120a) 위에 제1 절연층(130)을 증착한다. 제1 절연층(130)은 고온으로 증착된다. 예를 들어, 제1 절연층(130)은 약 350℃ 이상, 보다 구체적으로 약 420℃에서 실리콘 산화막(SiO2)을 적층하여 형성할 수 있다.
도 5를 참고하면, 제1 절연층(130) 위에 제2 반도체층(120b)을 형성한다. 제1 절연층(130) 위에 제1 반도체층(120a)을 이루는 비정질 산화물 반도체층을 적층하고, 제2 노광 마스크를 이용하여 사진 식각 공정을 통해 형성한다. 예를 들어, 제2 반도체층(120b)은 인듐(In), 갈륨(Ga), 아연(Zn)을 포함하는 산화물 반도체를 적층하여 형성될 수 있고, 예를 들어 IGZO(Indium gallium zinc oxide)로 형성될 수 있다.
도 6을 참고하면, 제2 반도체층(120b) 위에 제2 절연층(140)을 형성한다. 제2 절연층(140)은 저온으로 증착된다. 예를 들어, 제2 절연층(140)은 약 250℃ 이하의 공정 온도 하에서, 보다 구체적으로 약 200℃의 공정 온도 하에서 실리콘 산화막(SiO2)을 적층하여 형성할 수 있다.
다음으로 도 7에 도시한 바와 같이, 제2 절연층(140) 위에 제1 반도체층(120a)과 중첩하는 제1 도전체 패턴(152)과 제2 반도체층(120b)과 중첩하는 제2 제어 전극(151b)을 형성하고, 제2 반도체층(120b)에 제1 불순물을 도핑하여, 제2 채널 영역(122)과 제2 채널 영역(122)의 양측에 위치하는 제2 입력 영역(122a) 및 제2 출력 영역(122b)을 형성한다.
이에 대하여 도 8a 및 도 8c를 참고하여 보다 구체적으로 설명한다.
도 8a에 도시한 바와 같이, 제2 절연층(140) 위에 도전층(150)을 적층하고, 도전층(150) 위에 제1 감광막층을 적층한 후 제3 노광 마스크를 이용하여 사진 식각하여 제1 감광막 패턴(500a)을 형성한다. 제1 반도체층(120a)과 중첩하는 제1 감광막 패턴(500a)의 폭은 제1 반도체층(120a)의 폭보다 넓고, 제2 반도체층(120b)과 중첩하는 제1 감광막 패턴(500a)의 폭은 제1 제어 전극(151a)의 폭과 같을 수 있다.
도 8b에 도시한 바와 같이, 제1 감광막 패턴(500a)을 마스크로 하여, 도전층(150), 제2 절연층(140), 제1 절연층(130)을 순차적으로 식각하여, 제1 반도체층(120a)과 중첩하는 제1 도전체 패턴(152)과 제2 반도체층(120b)과 중첩하는 제2 제어 전극(151b)을 형성한다.
다음으로, 도 8c에 도시한 바와 같이, 제1 감광막 패턴(500a)과 제1 도전체 패턴(152) 및 제2 제어 전극(151b)을 마스크로 하여, 제1 불순물을 도핑하여, 제2 반도체층(120b)의 제2 채널 영역(122)과 제2 채널 영역(122)의 양측에 위치하는 제2 입력 영역(122a) 및 제2 출력 영역(122b)을 형성한다. 이 때, 제1 반도체층(120a)은 제1 절연층(130), 제2 절연층(140), 제1 도전체 패턴(152), 그리고 제1 감광막 패턴(500a)으로 덮여 있어, 제1 불순물이 도핑되지 않는다. 또한, 제2 제어 전극(151b)을 마스크로 하여 제1 불순물을 도핑하기 때문에, 제2 반도체층(120b)의 제2 채널 영역(122)은 제2 제어 전극(151b)과 상하 정렬될 수 있고, 이에 의해, 제2 제어 전극(151b)과 제2 입력 영역(122a) 및 제2 출력 영역(122b)은 상하 중첩하지 않을 수 있다. 이에 따라, 제2 제어 전극(151b)과 제2 입력 영역(122a) 및 제2 출력 영역(122b)의 중첩에 따른 기생 커패시턴스를 줄일 수 있다. 제1 불순물은 N 타입의 불순물일 수 있다.
제1 감광막 패턴(500a)을 제거하여, 도 7에 도시한 구조를 형성한다.
다음으로, 도 9에 도시한 바와 같이, 제1 반도체층(120a)과 중첩하는 제1 제어 전극(151a)을 형성하고, 제1 반도체층(120a)에 제2 불순물을 도핑하고 어닐링하여, 제1 채널 영역(121)과 제1 채널 영역(121)의 양측에 위치하는 제1 입력 영역(121a) 및 제1 출력 영역(121b)을 형성한다.
이에 대하여 도 10a 내지 도 10d를 참고하여 보다 구체적으로 설명한다.
도 10a에 도시한 바와 같이, 제2 감광막층을 적층한 후, 제4 노광 마스크를 이용하여 사진 식각하여, 제2 감광막 패턴(500b)을 형성한다. 제1 반도체층(120a)과 중첩하는 제2 감광막 패턴(500b)의 폭은 제1 제어 전극(151a)의 폭과 같을 수 있고, 제2 반도체층(120b)과 중첩하는 제2 감광막 패턴(500b)의 폭은 제2 반도체층(120b)의 폭보다 넓을 수 있다.
도 10b에 도시한 바와 같이, 제2 감광막 패턴(500b)을 마스크로 하여, 제1 도전체 패턴(152), 제2 절연층(140), 제1 절연층(130)을 순차적으로 식각하여, 제1 반도체층(120a)과 중첩하는 제1 제어 전극(151a)을 형성한다.
다음으로, 도 10c에 도시한 바와 같이, 제2 감광막 패턴(500b)과 제1 제어 전극(151a)을 마스크로 하여, 제1 반도체층(120a)에 제2 불순물을 도핑하여, 제1 반도체충(120a)의 제1 채널 영역(121)과 제1 채널 영역(121)의 양 옆에 위치하는 제1 입력 영역(121a) 및 제1 출력 영역(121b)을 형성한다. 이 때, 제1 반도체충(120a)의 제1 채널 영역(121)은 제1 제어 전극(151a)으로 덮여 있어, 제2 불순물이 도핑되지 않고, 제2 반도체층(120b)은 제2 감광막 패턴(500b)으로 덮여 있어, 제1 불순물이 도핑되지 않는다. 이처럼, 제1 제어 전극(151a)을 마스크로 하여, 제2 불순물을 도핑하기 때문에, 제1 반도체층(120a)의 제1 채널 영역(121)은 제1 제어 전극(151a)과 상하 정렬될 수 있고, 이에 의해, 제1 제어 전극(151a)과 제1 입력 영역(121a) 및 제1 출력 영역(121b)은 상하 중첩하지 않을 수 있다. 이에 따라, 제1 제어 전극(151a)과 제1 입력 영역(121a) 및 제1 출력 영역(121b)의 중첩에 따른 기생 커패시턴스를 줄일 수 있다. 제2 불순물은 P 타입의 불순물일 수 있다.
다음으로, 제2 감광막 패턴(500b)를 제거한 후, 도 10d에 도시한 바와 같이, 제2 불순물이 도핑된 제1 반도체층(120a)을 열처리하여 제1 반도체층(120a)에 도핑된 제2 불순물을 활성화함으로써, 제1 반도체층(120a)의 제1 채널 영역(121)과 제1 채널 영역(121)의 양측에 위치하는 제1 입력 영역(121a) 및 제1 출력 영역(121b)을 형성한다. 이 때, 열처리는 레이저를 이용한다. 보다 구체적으로 약 360nm 내지 480nm의 파장을 가지는 블루 레이저(blue laser)를 이용할 수 있다. 저온 다결정 실리콘을 포함하는 제1 반도체층(120a)은 블루 레이저에 의해 활성화되지만, 비정질 산화물 반도체를 포함하는 제2 반도체층(120b)은 블루 레이저를 흡수하지 않아, 이에 영향을 받지 않는다. 만일 종래와 같이, 고온 어닐링 처리를 통해 제1 반도체층(120a)에 도핑된 제2 불순물을 활성화할 경우, 비정질 산화물 반도체를 포함하는 제2 반도체층(120b)도 함께 고온에 노출되어, 제2 반도체층(120b)이 손상될 수 있다. 그러나, 실시예에 따른 박막 트랜지스터의 제조 방법에 따르면, 블루 레이저를 이용하여 제1 반도체층(120a)에 도핑된 제2 불순물을 활성화함으로써, 비정질 산화물 반도체를 포함하는 제2 반도체층(120b)의 손상 없이 제1 반도체층(120a)의 제1 채널 영역(121)과 제1 채널 영역(121)의 양측에 위치하는 제1 입력 영역(121a) 및 제1 출력 영역(121b)을 형성할 수 있다.
다음으로, 도 11에 도시한 바와 같이, 기판(110) 위에 제3 절연층(160)을 적층하고, 제5 노광 마스크를 이용하여, 사진 식각하여, 제1 반도체층(120a)의 제1 입력 영역(121a) 및 제1 출력 영역(121b)과 각기 중첩하는 제1 접촉 구멍(161a) 및 제2 접촉 구멍(161b)과 제2 반도체층(120b)의 제2 입력 영역(122a) 및 제2 출력 영역(122b)과 각기 중첩하는 제3 접촉 구멍(162a) 및 제4 접촉 구멍(162b)을 형성한다.
마지막으로, 기판(110) 위에 금속층을 적층하고, 제6 노광 마스크를 이용하여, 사진 식각하여, 제3 절연층(160) 위에 위치하며, 제2 반도체층(120b)의 제2 입력 영역(122a) 및 제2 출력 영역(122b)과 각기 연결되어 있는 제2 입력 전극(172a) 및 제2 출력 전극(172b), 제2 반도체층(120b)의 제2 입력 영역(122a) 및 제2 출력 영역(122b)과 각기 연결되어 있는 제2 입력 전극(172a) 및 제2 출력 전극(172b)을 형성함으로써, 도 1 및 도 2에 도시한 제1 트랜지스터(T1)과 제2 트랜지스터(T2)을 포함하는 박막 트랜지스터 기판을 형성한다.
이처럼, 실시예에 따른 박막 트랜지스터의 제조 방법에 따르면, 저온 다결정 실리콘을 포함하는 제1 반도체층(120a)을 형성하고, 그 위에 고온으로 증착된 제1 절연층(130)을 형성한 후에 비정질 산화물 반도체를 포함하는 제2 반도체층(120b)을 형성함으로써, 제1 반도체층(120a) 위에 계면 특성이 좋은 고온으로 증착된 제1 절연층(130)을 형성하면서도 고온에 의해 제2 반도체층(120b)이 손상되는 것을 방지할 수 있다. 또한, 제2 반도체층(120b)과 중첩하는 제2 제어 전극(151b)을 형성한 후 제2 반도체층(120b)에 제1 불순물을 도핑하고, 제1 반도체층(120a)과 중첩하는 제1 제어 전극(151a)을 형성한 후 제1 반도체층(120a)에 제2 불순물을 도핑하고, 블루 레이저를 이용하여 제1 반도체층(120a)에 도핑된 제2 불순물을 활성화한다. 이처럼, 하나의 기판 위에 저온 다결정 실리콘을 포함하는 제1 트랜지스터(T1)와 비정질 산화물 반도체를 포함하는 제2 트랜지스터(T2)를 포함하는 박막 트랜지스터 기판을 6개의 노광 마스크를 사용하여 동시에 형성하면서도, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 반도체를 손상하지 않을 수 있다.
일반적으로, 하나의 기판 위에 저온 다결정 실리콘을 포함하는 트랜지스터와 비정질 산화물 반도체를 포함하는 트랜지스터를 동시에 형성할 경우, 저온 다결정 실리콘을 포함하는 트랜지스터를 형성한 후에, 비정질 산화물 반도체를 포함하는 트랜지스터를 형성하게 된다. 이 경우, 저온 다결정 실리콘을 포함하는 트랜지스터를 형성하기 위한 노광 마스크들과 비정질 산화물 반도체를 포함하는 트랜지스터를 형성하기 위한 노광 마스크들이 필요하여, 대략 10개 이상의 노광 마스크들이 사용되게 된다. 제조 공정에서 노광 마스크의 수가 늘어날수록 제조 비용이 증가하고 제조 단계도 복잡해진다.
앞서 설명한 바와 같이, 실시예에 따른 박막 트랜지스터 제조 방법에 따르면, 하나의 기판 위에 저온 다결정 실리콘을 포함하는 제1 트랜지스터와 비정질 산화물 반도체를 포함하는 제2 트랜지스터를 동시에 형성하면서도 비정질 산화물 반도체의 손상을 줄일 수 있으며, 6개의 노광 마스크를 이용하여 제조할 수 있기 때문에, 제조 비용이 감소한다.
이제, 도 12 내지 도 14를 참고하여, 실시예에 따른 박막 트랜지스터들을 포함하는 전자 장치에 대하여 설명한다. 도 12는 실시예에 따른 박막 트랜지스터들을 포함하는 전자 장치의 회로도이고, 도 13은 실시예에 따른 박막 트랜지스터들을 포함하는 전자 장치의 배치도이고, 도 14는 도 13의 XIV-XIV 선을 따라 잘라 도시한 단면도이다.
도 12를 참고하면, 실시예에 따른 박막 트랜지스터들을 포함하는 전자 장치는 P 형의 제1 트랜지스터(T1)와 N 형의 제2 트랜지스터(T2)를 포함하는 CMOS형 인버터이다.
도 13 및 도 14를 참고하면, 실시예에 따른 박막 트랜지스터들을 포함하는 전자 장치(20)는 저온 다결정 실리콘을 포함하는 제1 트랜지스터(T1)와 비정질 산화물 반도체를 포함하는 제2 트랜지스터(T2)를 포함한다. 제1 트랜지스터(T1)는 P 형 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 N 형 트랜지스터일 수 있다.
제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 층간 구조는 도 2에 도시한 실시예에 따른 박막 트랜지스터 기판과 유사하다. 동일한 구성에 관한 구체적인 설명은 생략한다.
제1 트랜지스터(T1)는 제1 반도체층(120a), 제1 반도체층(120a) 위에 위치하는 제1 절연층(130), 제1 절연층(130) 위에 위치하는 제2 절연층(140), 제2 절연층(140) 위에 위치하는 제1 제어 전극(151a), 제1 제어 전극(151a) 위에 위치하는 제3 절연층(160), 제3 절연층(160) 위에 위치하며, 제1 반도체층(120a)의 제1 입력 영역(121a) 및 제1 출력 영역(121b)과 각기 연결되어 있는 제1 입력 전극(171a) 및 제1 출력 전극(171b)을 포함한다. 제1 반도체층(120a)은 저온 다결정 실리콘(LTPS: Low-Temperature Polycrystalline Silicon)을 포함한다. 제1 반도체층(120a)은 제1 채널 영역(121)과 제1 채널 영역(121)의 양측에 위치하는 제1 입력 영역(121a)과 제1 출력 영역(121b)을 포함한다. 제1 반도체층(120a)의 제1 입력 영역(121a)과 제1 출력 영역(121b)은 P 형의 불순물이 도핑되어 있다.
제2 트랜지스터(T2)는 기판(110) 위에 위치하는 제1 절연층(130), 제1 절연층(130) 위에 위치하는 제2 반도체층(120b), 제2 반도체층(120b) 위에 위치하는 제2 절연층(140), 제2 절연층(140) 위에 위치하는 제2 제어 전극(151b), 제2 제어 전극(151b) 위에 위치하는 제3 절연층(160), 제3 절연층(160) 위에 위치하며, 제2 반도체층(120b)의 제2 입력 영역(122a) 및 제2 출력 영역(122b)과 각기 연결되어 있는 제2 입력 전극(172a) 및 제2 출력 전극(172b)을 포함한다. 제2 반도체층(120b)은 비정질 산화물 반도체층을 포함하고, 비정질 IGZO(Indium gallium zinc oxide)을 포함할 수 있다. 제2 반도체층(120b)은 제2 채널 영역(122)과 제2 채널 영역(122)의 양측에 위치하는 제2 입력 영역(122a) 및 제2 출력 영역(122b)을 포함한다. 제2 반도체층(120b)의 제2 입력 영역(122a) 및 제2 출력 영역(122b)은 N 형의 불순물이 도핑되어 있다.
제1 절연층(130)과 제2 절연층(140)은 제1 트랜지스터(T1)의 제1 반도체층(120a)과 제1 제어 전극(151a) 사이에 위치하고, 제1 트랜지스터(T1)의 게이트 절연막일 수 있다.
제2 절연층(140)은 제2 트랜지스터(T2)의 제2 반도체층(120b)과 제2 제어 전극(151b) 사이에 위치하고, 제2 트랜지스터(T2)의 게이트 절연막일 수 있다.
제1 트랜지스터(T1)의 제1 반도체층(120a) 위에는 고온으로 증착되고 상대적으로 밀도가 높은 제1 절연층(130)과 저온으로 증착되고 상대적으로 밀도가 낮은 제2 절연층(140)이 모두 위치하지만, 제2 트랜지스터(T2)의 제2 반도체층(120b) 위에는 저온으로 증착되고 상대적으로 밀도가 낮은 제2 절연층(140)이 위치하고 고온으로 증착되고 상대적으로 밀도가 높은 제1 절연층(130)은 위치하지 않는다. 또한, 저온 다결정 실리콘을 포함하는 제1 반도체층(120a)은 고온으로 증착되고 상대적으로 밀도가 높은 제1 절연층(130)과 접촉하고, 비정질 산화물 반도체를 포함하는 제2 반도체층(120b)은 저온으로 증착되고 상대적으로 밀도가 낮은 제2 절연층(140)과 접촉한다.
제2 트랜지스터(T2)의 채널 비(W2/L2)는 제1 트랜지스터(T1)의 채널 비(W1/L1)의 약 2배일 수 있다.
제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 제1 제어 전극(151a)과 제2 제어 전극(151b)은 입력 단자(1000)에 연결되고, 제1 트랜지스터(T1)의 제1 입력 전극(171a)에는 고전압 입력 단자(2000)가 연결되고, 제2 트랜지스터(T2)의 제2 입력 전극(172a)에는 저전압 입력 단자(3000)가 연결되고, 제1 트랜지스터(T1)의 제1 출력 전극(171b)과 제2 트랜지스터(T2)의 제2 출력 전극(172b)에는 출력 단자(4000)가 연결된다.
실시예에 따른 박막 트랜지스터들을 포함하는 전자 장치(20)에 따르면, 저온 다결정 실리콘을 포함하는 제1 트랜지스터(T1)의 제1 반도체층(120a) 위에는 고온으로 증착되는 제1 절연층(130)이 위치하고, 비정질 산화물 반도체를 포함하는 제2 트랜지스터(T2)의 제2 반도체층(120b) 위에는 저온으로 증착되는 제2 절연층(140)이 위치함으로써, 저온 다결정 실리콘을 포함하는 제1 트랜지스터(T1)의 제1 반도체층(120a)과 제1 절연층(130) 사이의 계면의 안정성을 확보하고, 비정질 산화물 반도체를 포함하는 제2 트랜지스터(T2)의 제2 반도체층(120b)의 열에 의한 손상을 방지할 수 있다.
또한, 제1 트랜지스터(T1)의 제1 제어 전극(151a)과 제1 반도체층(120a)의 제1 채널 영역(121)이 상하 정렬되고, 이와 유사하게, 제2 트랜지스터(T2)의 제2 제어 전극(151b)과 제2 반도체층(120b)의 제2 채널 영역(122)이 상하 정렬되는 바, 제1 트랜지스터(T1)의 제1 제어 전극(151a)과 제1 입력 영역(121a) 및 제1 출력 영역(121b) 사이의 중첩에 따른 기생 커패시턴스와 제2 트랜지스터(T2)의 제2 제어 전극(151b)과 제2 입력 영역(122a) 및 제2 출력 영역(122b) 사이의 중첩에 따른 기생 커패시턴스는 감소될 수 있다.
앞서 도 3 내지 도 11을 참고로 설명한 박막 트랜지스터 기판의 제조 방법의 특징은 도 12 내지 도 14를 참고로 설명한 박막 트랜지스터들을 포함하는 전자 장치의 제조 방법에 모두 적용 가능하다.
따라서, 실시예에 따른 박막 트랜지스터들을 포함하는 전자 장치(20)를 형성할 때, 저온 다결정 실리콘을 포함하는 제1 반도체층(120a)을 형성하고, 그 위에 고온으로 증착된 제1 절연층(130)을 형성한 후에 비정질 산화물 반도체를 포함하는 제2 반도체층(120b)을 형성함으로써, 제1 반도체층(120a) 위에 계면 특성이 좋은 고온으로 증착된 제1 절연층(130)을 형성하면서도 고온에 의해 제2 반도체층(120b)이 손상되는 것을 방지할 수 있다. 또한, 제2 반도체층(120b)과 중첩하는 제2 제어 전극(151b)을 형성한 후 제2 반도체층(120b)에 제1 불순물을 도핑하고, 제1 반도체층(120a)과 중첩하는 제1 제어 전극(151a)을 형성한 후 제1 반도체층(120a)에 제2 불순물을 도핑하고, 블루 레이저를 이용하여 제1 반도체층(120a)에 도핑된 제2 불순물을 활성화할 수 있다. 이처럼, 하나의 기판 위에 저온 다결정 실리콘을 포함하는 제1 트랜지스터(T1)와 비정질 산화물 반도체를 포함하는 제2 트랜지스터(T2)를 포함하는 전자 장치(20)를 6개의 노광 마스크를 사용하여 동시에 형성하면서도, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 반도체를 손상하지 않을 수 있다.
그러면, 실험예들을 통해 실시예에 따른 박막 트랜지스터의 특징에 대하여 설명한다.
먼저, 도 15 내지 도 19를 참고하여, 제1 실험예에 대하여 설명한다. 도 15는 제1 실험예에서 형성된 두 트랜지스터들의 단면에 대한 전자 현미경 사진이고, 도 16 내지 도 19는 제1 실험예에 따른 트랜지스터들의 전기적 특성을 도시한 그래프이다.
제1 실험예에서는 앞서 설명한 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 따라 제1 트랜지스터와 제2 트랜지스터를 형성하였다.
구체적으로, 약 400nm의 두께를 가지는 실리콘 산화막(SiO2)으로 이루어진 배리어층(110a)을 형성하고, 배리어층(110a) 위에 비정질 실리콘(a-Si: H) 층을 플라즈마 강화 화학 기상 증착(PECVD)으로 적층하고, 비정질 실리콘 층을 약 450 ℃에서 약 1시간 동안 탈수소화한 후, 블루 레이저 어닐링(BLA)에 의해 결정화하고 사진 식각하여 저온 다결정 실리콘으로 이루어진 제1 반도체층(120a)을 약 100nm의 두께로 형성하였다.
제1 반도체층(120a) 위에 350℃ 이상의 공정 온도 하에서, 보다 구체적으로 약 420℃ 공정 온도 하에서 플라즈마 강화 화학 기상 증착 방법으로 실리콘 산화막을 약 100nm의 두께로 적층하여 제1 절연층(130)을 형성하였다.
제1 절연층(130) 위에 약 200℃에서 직류(DC) 스퍼터링에 의해 약 25nm의 두께로 비정질 IGZO를 증착한 후, 사진 식각하여 제2 반도체층(120b)을 형성하였다.
제1 반도체층(120a)과 제2 반도체층(120b) 모두와 중첩하도록 약 200℃의 온도 하에서, 약 100nm의 두께로 실리콘 산화막(SiO2)을 적층하여, 제2 절연층(140)을 형성하였다. 제2 절연층(140) 위에 스퍼터링을 통해 약 150nm의 두께로 몰디브덴(Mo)을 적층하여 제1 제어 전극(151a)과 제2 제어 전극(151b)을 이루는 금속층을 형성하였다.
다음으로 도 8a 내지 도 8c에 도시한 방법과 같이 제2 제어 전극(151b)을 형성하고, 제2 반도체층(120b)에 삼불화질소(NF3)의 플라즈마 처리에 의해 N 형 불순물인 불소(F) 원자를 도핑하여, 제2 반도체층(120b)의 제2 채널 영역(122)의 양 옆에 위치하는 제2 입력 영역(122a) 및 제2 출력 영역(122b)를 형성하였다. 이때, 제2 채널 영역(122)은 제2 제어 전극(151b)과 상하 정렬되는 영역이 된다.
다음으로, 도 10a 내지 도 10d에 도시한 방법과 같이, 제1 제어 전극(151a)을 형성하고, 제1 반도체층(120a)에 이온 도핑 시스템을 사용하여 P 형 불순물인 붕소(B) 이온을 도핑하고 실온 하에서 블루 레이저를 이용하여 불순물을 활성화하여, 제1 반도체층(120a)의 제1 채널 영역(121)의 양 옆에 위치하는 제1 입력 영역(121a) 및 제1 출력 영역(121b)를 형성하였다. 이때, 제1 채널 영역(121)은 제1 제어 전극(151a)과 상하 정렬되는 영역이 된다.
다음으로, 약 300℃에서 플라즈마 강화 화학 기상 증착 방법을 통해 약 100nm의 두께로 실리콘 산화물(SiO2)을 적층하고, 약 400nm의 두께로 실리콘 질화물(SiNx)를 적층하여, 제3 절연층(160)을 형성하였다.
또한, 제3 절연층(160)에 사진 식각을 통해 접촉 구멍을 형성하고, 제3 절연층(160) 위에 스퍼터링을 통해 몰디브덴(Mo)을 적층하고 사진 식각하여 입력 전극과 출력 전극을 형성하였다. 마지막으로 질소(N2) 분위기 하에서, 약 350℃의 온도로 약 1시간 동안 어닐링하였다.
이렇게 형성한 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 단면에 대한 주사 전자 현미경(SEM) 사진을 도 15에 나타내었고, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 특성을 측정하여, 그 결과를 도 16 내지 도 19에 나타내었다.
도 15(a)는 제1 트랜지스터(T1)의 단면에 대한 사진이고, 도 15(b)는 제2 트랜지스터(T2)의 단면에 대한 사진이다. 도 15를 참고하면, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 층간 구조가 명확하게 구분되도록 잘 형성되었음을 알 수 있었고, 레이저 결정화(ELA: Excimer Laser Annealing)로 형성되는 다결정 반도체와 다르게, 제1 트랜지스터(T1)의 저온 다결정 실리콘의 표면에는 돌기 없이 잘 형성되었음을 알 수 있었다.
도 16은 제1 트랜지스터(T1)의 특성을 나타내는 그래프로, 도 16(a)는 제1 트랜지스터(T1)의 전달 곡선(transfer curve)을 나타내고, 도 16(b)는 제1 트랜지스터(T1)의 핀치오프(pinch-off)와 포화(saturation) 동작 결과를 나타낸다. 도 17은 제2 트랜지스터(T2)의 특성을 나타내는 그래프로, 도 17(a)는 제2 트랜지스터(T2)의 전달 곡선을 나타내고, 도 17(b)는 제2 트랜지스터(T2)의 핀치 오프와 포화 동작 결과를 나타낸다. 도 18(a)에는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 전류 거동을 동시에 나타내고, 도 18(b)에는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 핀치 오프와 포화 동작 결과를 동시에 나타내었다.
도 16과 도 17를 참고하면, 제1 트랜지스터(T1)의 채널 영역은 -5.5V의 임계 전압(threshold voltage)(Vth)과 89.9cm2V-1s-1의 임계 효과 이동도(field effect mobility)(μFE)가지고, 제2 트랜지스터(T2)의 채널 영역은 1.3V의 임계 전압과 22.5cm2V-1s-1의 임계 효과 이동도를 가짐을 알 수 있었다.
도 18을 참고하면, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 전류 그래프가 안정적으로 대칭을 이룸을 알 수 있었다. 이때, 제1 트랜지스터(T1)의 채널 비(W/L)는 10μm/6μm이었고, 제2 트랜지스터(T2)의 채널 비(W/L)는 20μm/6μm이었다.
또한, 제1 실험예에서는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 전기적 안정성을 확인하기 위하여, 바이어스 안정성을 측정하여 그 결과를 도 19에 나타내었다. 구체적으로, 60℃에서 바이어스 온도 스트레스를 수행하여 그 결과를 측정하였다.
도 19(a)는 제2 트랜지스터(T2)에 대한 양의 바이어스 온도 스트레스(PBTS) 결과를 나타내고, 도 19(b)는 제1 트랜지스터(T1)에 대한 음의 바이어스 온도 스트레스(NBTS) 결과를 나타낸다. 도 19(a)를 참고하면, 제2 트랜지스터(T2)에 대해 1시간 동안 60℃에서 양의 바이어스 온도 스트레스를 수행한 경우, 임계 전압의 변화는 0.1V에 불과함을 알 수 있었고, 도 19(b)를 참고하면, 제1 트랜지스터(T1)에 대해 1시간 동안 60℃에서 음의 바이어스 온도 스트레스를 수행한 경우, 임계 전압의 변화가 0V임을 알 수 있었다. 이처럼, 제1 트랜지스터(T1)와 제2 트랜지스터(T2) 모두 우수한 바이어스 안정성을 가짐을 알 수 있었다. 이로부터 제1 트랜지스터(T1)의 제1 채널 영역(121)과 고온으로 형성된 제1 절연층(130) 사이에 우수한 계면(interface) 안정성을 가지고, 제2 트랜지스터(T2)의 제2 채널 영역(122)과 저온으로 형성된 제2 절연층(140) 사이에 우수한 계면 안정성을 가짐을 알 수 있었다.
도 20 내지 도 22를 참고하여, 제2 실험예에 대하여 설명한다. 도 20은 제2 실험예에서 형성한 전자 장치의 전자 현미경 사진이고, 도 21은 도 20의 전자 장치 중 트랜지스터들에 대한 전자 현미경 사진이고, 도 22는 제2 실험예에 따른 전자 장치의 전기적 특성을 도시한 그래프이다.
제2 실험예에서는 도 12 내지 도 14에 도시한 바와 같이, 저온 다결정 실리콘을 포함하는 P 형의 제1 트랜지스터(T1)와 비정질 산화물 반도체를 포함하는 N 형의 제2 트랜지스터(T2)를 포함하는 CMOS 인버터를 형성하고, 그 전기적 특성을 측정하였다.
도 20 및 도 21을 참고하면, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 제1 제어 전극(151a)과 제2 제어 전극(151b)은 입력 단자(VIN)에 연결되었고, 제1 트랜지스터(T1)의 제1 입력 전극(171a)에는 고전압 입력 단자(VDD)가 연결되었고, 제2 트랜지스터(T2)의 제2 입력 전극(172a)에는 저전압 입력 단자(GND)가 연결되었고, 제1 트랜지스터(T1)의 제1 출력 전극(171b)과 제2 트랜지스터(T2)의 제2 출력 전극(172b)에는 출력 단자(Vout)가 연결되었다.
이와 같이, CMOS형 인버터를 형성하고, 고전압 입력 단자(VDD)에 입력되는 구동 전압에 따른 전달 곡선(transfer curve)을 도 22(a)에 나타내었고, 인버터의 전압 이득(voltage gain)을 도 22(b)에 나타내었다.
도 22(a)를 참고하면, 8V의 구동 전압(VDD)에서 노이즈 마진은 최대 4.29V이고, 최소 3.69V임을 알 수 있었고, 도 22(b)를 참고하면, 구동 전압(VDD)에 따라 이득이 일정하게 커짐을 알 수 있었고, 예를 들어, 8V의 구동 전압(VDD)에서 이득은 264.5 V/V이었다. 이처럼, 우수한 CMOS 인버터 특성을 가짐을 알 수 있었다.
그러면, 도 23을 참고하여, 제3 실험예의 결과를 설명한다. 도 23은 제3 실험예에 따른 전자 장치의 전기적 특성을 도시한 그래프이다.
제3 실험예에서는 제2 실험예와 같이, P 형의 제1 트랜지스터(T1)와 N 형의 제2 트랜지스터(T2)를 포함하는 CMOS형 인버터를 형성하였으며, 총 33개의 인버터를 형성하여, 8V의 구동 전압을 인가한 후 그 전기적 특성을 측정하였고, 그 결과를 도 21에 나타내었다. 도 23(a)는 전달 곡선을 나타내고, 도 23(b)는 인버터의 전압 이득을 나타낸다. 도 23을 참고하면, 노이즈 마진의 평균 값은 3.96V이었고, 표준 편차는 0.14V로 우수한 특성을 가지고, 전압 이득도 우수한 결과를 나타냄을 알 수 있었다.
다음으로, 도 24 및 도 25와 함께 표 1을 참고하여, 제4 실험예의 결과를 설명한다. 도 24와 도 25는 제4 실험예에 따른 트랜지스터들의 전기적 특성을 도시한 그래프이다.
본 실험예에서는 실시예에 따른 트랜지스터의 제조 방법에서 이용하는 블루 레이저에 의한 반도체 특성을 측정하였다. 제4 실험예에서는 저온 다결정 실리콘에 불순물을 주입하고, 약 450℃로 열처리하여 활성화한 제1 경우(case 1)와 실시예에 따른 트랜지스터의 제조 방법과 같이 블루 레이저를 이용하여 활성화한 제2 경우(case 2)에 대하여, 저온 다결정 실리콘의 시트 저항(sheet resistance)을 측정하여 표 1에 나타내었고, 전달 특성과 출력 특성을 측정하여 그 결과를 도 24에 그래프로 도시하였다.
경우 제1 경우(case 1) 제2 경우(case 2)
시트 저항(Ω/cm2) 1.3 1
표 1을 참고하면, 저온 다결정 실리콘의 시트 저항 값은, 약 450℃로 열처리하여 활성화한 제1 경우(case 1)보다 실시예에 따른 트랜지스터의 제조 방법과 같이 블루 레이저를 이용하여 활성화한 제2 경우(case 2)에 더 작았음을 알 수 있었다.또한, 도 24를 참고하면, 고온 열처리로 활성화한 제1 경우와 비교하여 블루 레이저를 이용하여 활성화한 제2 경우, 전달 특성과 출력 특성이 유사하였으며, 보다 구체적으로 블루 레이저를 이용하여 활성화한 제2 경우 출력 특성이 더 우수함을 알 수 있었다.
제4 실험예에서는 비정질 산화물 반도체인 a-IGZO를 포함하는 제2 트랜지스터(T2)에 대하여 블루 레이저를 조사하기 전과 블루 레이저를 조사한 후 전달 특성과 출력 특성을 측정하여 그 결과를 도 25에 그래프로 도시하였다.
도 25를 참고하면, 블루 레이저를 조사한 후에도 블루 레이저를 조사하기 전과 유사한 전달 특성과 출력 특성을 가짐을 알 수 있었고, 이에 의해 비정질 산화물 반도체인 a-IGZO를 포함하는 제2 트랜지스터(T2)는 블루 레이저에 의해 손상되지 않음을 알 수 있었다.
이처럼, 실시예에 따른 트랜지스터의 제조 방법에 따르면, 저온 다결정 실리콘을 포함하는 제1 트랜지스터의 활성화에 블루 레이저를 이용함으로써, 제1 트랜지스터의 특성을 우수하게 유지하면서도 비정질 산화물 반도체인 a-IGZO를 포함하는 제2 트랜지스터의 손상을 방지할 수 있음을 알 수 있었다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 박막 트랜지스터 기판 20: 전자 장치
110: 기판 120a, 120b: 반도체층
121, 122: 채널 영역 121a, 122a: 입력 영역
121b, 122b: 출력 영역 130, 140, 160: 절연층
151a, 151b: 제어 전극 152: 도전체 패턴
161a, 161b, 162a, 162b: 접촉 구멍 171a, 172a: 입력 전극
171b, 172b: 출력 전극 500a, 500b: 감광막 패턴
T1, T2: 트랜지스터

Claims (20)

  1. 기판,
    상기 기판 위에 위치하고, 저온 폴리 실리콘을 포함하는 제1 반도체층과 상기 제1 반도체층과 중첩하는 제1 제어 전극을 포함하는 제1 트랜지스터,
    상기 기판 위에 위치하고, 산화물 반도체를 포함하는 제2 반도체층과 상기 제2 반도체층과 중첩하는 제2 제어 전극을 포함하는 제2 트랜지스터,
    상기 제1 트랜지스터의 상기 제1 반도체층과 상기 제1 제어 전극 사이에 위치하고 제1 절연층과 제2 절연층을 포함하는 제1 게이트 절연막, 그리고
    상기 제2 트랜지스터의 상기 제2 반도체층과 상기 제2 제어 전극 사이에 위치하고 상기 제2 절연층을 포함하는 제2 게이트 절연막을 포함하고,
    상기 제1 절연층의 밀도는 상기 제2 절연층의 밀도보다 높고,
    상기 제1 트랜지스터의 상기 제1 반도체층은 상기 제1 절연층과 접촉하고, 상기 제2 트랜지스터의 상기 제2 반도체층은 상기 제2 절연층과 접촉하는 박막 트랜지스터 기판.
  2. 제1항에서,
    상기 제2 반도체층은 IGZO를 포함하는 박막 트랜지스터 기판.
  3. 제2항에서,
    상기 제1 반도체층은 제1 채널 영역과 상기 제1 채널 영역의 양 옆에 위치하는 제1 입력 영역 및 제1 출력 영역을 포함하고,
    상기 제2 반도체층은 제2 채널 영역과 상기 제2 채널 영역의 양 옆에 위치하는 제2 입력 영역 및 제2 출력 영역을 포함하고,
    상기 제1 입력 영역 및 상기 제1 출력 영역은 제1 불순물로 도핑되고,
    상기 제2 입력 영역 및 상기 제2 출력 영역은 상기 제1 불순물과 다른 타입의 제2 불순물로 도핑된 박막 트랜지스터 기판.
  4. 제3항에서,
    상기 제1 불순물은 P 형 불순물이고, 상기 제2 불순물은 N 형 불순물인 박막 트랜지스터 기판.
  5. 제3항에서,
    상기 제1 반도체층의 상기 제1 채널 영역은 상기 제1 제어 전극과 상하 정렬되고,
    상기 제2 반도체층의 상기 제2 채널 영역은 상기 제2 제어 전극과 상하 정렬되는 박막 트랜지스터 기판.
  6. 기판,
    상기 기판 위에 위치하고, 저온 폴리 실리콘을 포함하는 제1 반도체층과 상기 제1 반도체층과 중첩하는 제1 제어 전극, 그리고 상기 제2 반도체층과 상기 제2 제어 전극 사이에 위치하고 상기 제2 절연층을 포함하는 제2 게이트 절연막을 포함하는 제1 트랜지스터,
    상기 기판 위에 위치하고, 산화물 반도체를 포함하는 제2 반도체층과 상기 제2 반도체층과 중첩하는 제2 제어 전극, 그리고 상기 제2 트랜지스터의 상기 제2 반도체층과 상기 제2 제어 전극 사이에 위치하고 상기 제2 절연층을 포함하는 제2 게이트 절연막을 포함하는 제2 트랜지스터,
    상기 제1 제어 전극과 상기 제2 제어 전극과 연결되어 있는 입력 단자,
    상기 제1 트랜지스터의 제1 입력 전극에 연결되어 있는 고전압 입력 단자,
    상기 제2 트랜지스터의 제2 입력 전극에 연결되어 있는 저전압 입력 단자, 그리고
    상기 제1 트랜지스터의 제1 출력 전극과 상기 제2 트랜지스터의 제2 출력 전극에 연결되어 있는 출력 단자를 포함하고,
    상기 제1 절연층의 밀도는 상기 제2 절연층의 밀도보다 높고,
    상기 제1 트랜지스터의 상기 제1 반도체층은 상기 제1 절연층과 접촉하고, 상기 제2 트랜지스터의 상기 제2 반도체층은 상기 제2 절연층과 접촉하는 전자 장치.
  7. 제6항에서,
    상기 제2 반도체층은 IGZO를 포함하는 전자 장치.
  8. 제7항에서,
    상기 제1 반도체층은 제1 채널 영역과 상기 제1 채널 영역의 양 옆에 위치하는 제1 입력 영역 및 제1 출력 영역을 포함하고,
    상기 제2 반도체층은 제2 채널 영역과 상기 제2 채널 영역의 양 옆에 위치하는 제2 입력 영역 및 제2 출력 영역을 포함하고,
    상기 제1 입력 영역 및 상기 제1 출력 영역은 제1 불순물로 도핑되고,
    상기 제2 입력 영역 및 상기 제2 출력 영역은 상기 제1 불순물과 다른 타입의 제2 불순물로 도핑된 전자 장치.
  9. 제8항에서,
    상기 제1 불순물은 P 형 불순물이고, 상기 제2 불순물은 N 형 불순물인 전자 장치.
  10. 제8항에서,
    상기 제1 반도체층의 상기 제1 채널 영역은 상기 제1 제어 전극과 상하 정렬되고,
    상기 제2 반도체층의 상기 제2 채널 영역은 상기 제2 제어 전극과 상하 정렬되는 전자 장치.
  11. 제6항에서,
    상기 제1 트랜지스터의 상기 제1 반도체층은 P 형 불순물로 도핑된 영역을 포함하고,
    상기 제2 트랜지스터의 상기 제2 반도체층은 N 형 불순물로 도핑된 영역을 포함하는 전자 장치.
  12. 제6항에서,
    상기 제2 트랜지스터의 채널 비(W/L)는 상기 제1 트랜지스터의 채널 비(W/L)의 2배 이상인 전자 장치.
  13. 기판 위에 저온 폴리 실리콘을 포함하는 제1 반도체층을 형성하는 단계,
    상기 제1 반도체층 위에 제1 절연층을 형성하는 단계,
    상기 제1 절연층 위에 산화물 반도체를 포함하는 제2 반도체층을 형성하는 단계,
    상기 제1 절연층과 상기 제2 반도체층 위에 제2 절연층을 형성하는 단계,
    상기 제1 반도체층과 중첩하는 도전체 패턴과 상기 제2 반도체층과 중첩하는 제2 제어 전극을 형성하고, 상기 제2 반도체층에 제2 채널 영역과 상기 제2 채널 영역의 양 옆에 위치하는 제2 입력 영역 및 제2 출력 영역을 형성하는 단계, 그리고
    상기 제1 반도체층과 중첩하는 제1 제어 전극을 형성하고, 상기 제1 반도체층에 제1 채널 영역과 상기 제1 채널 영역의 양 옆에 위치하는 제1 입력 영역 및 제1 출력 영역을 형성하는 단계를 포함하고,
    상기 제1 절연층의 증착 온도는 상기 제2 절연층의 증착 온도보다 높은 박막 트랜지스터 기판의 제조 방법.
  14. 제13항에서,
    상기 도전체 패턴, 상기 제2 제어 전극, 상기 제2 입력 영역 및 상기 제2 출력 영역을 형성하는 단계는
    상기 제2 절연층 위에 금속층을 적층하는 단계,
    상기 제1 반도체층을 모두 덮고, 상기 제2 반도체층의 상기 제2 제어 전극과 중첩하는 위치에 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 하여, 상기 금속층, 상기 제2 절연층, 상기 제1 절연층을 식각하여, 상기 제1 반도체층과 중첩하는 상기 도전체 패턴과 상기 제2 반도체층과 중첩하는 상기 제2 제어 전극을 형성하는 단계, 그리고
    상기 제1 감광막 패턴과 상기 도전체 패턴 및 상기 제2 제어 전극을 마스크로 하여 제1 불순물을 도핑하여, 상기 제2 입력 영역 및 상기 제2 출력 영역을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  15. 제14항에서,
    상기 제1 제어 전극과 상기 제1 입력 영역 및 상기 제1 출력 영역을 형성하는 단계는
    상기 제2 반도체층을 모두 덮고, 상기 제1 반도체층의 상기 제1 제어 전극과 중첩하는 위치에 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 하여, 상기 도전체 패턴, 상기 제2 절연층, 상기 제1 절연층을 식각하여, 상기 제1 반도체층과 중첩하는 상기 제1 제어 전극을 형성하는 단계, 그리고
    상기 제2 감광막 패턴과 상기 제1 제어 전극을 마스크로 하여 제2 불순물을 도핑하여, 상기 제1 입력 영역 및 상기 제1 출력 영역을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  16. 제15항에서,
    상기 제1 입력 영역 및 상기 제1 출력 영역에 도핑된 상기 제2 불순물을 활성화하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  17. 제16항에서,
    상기 활성화하는 단계는 레이저를 조사하는 박막 트랜지스터 기판의 제조 방법.
  18. 제15항에서,
    상기 제1 불순물은 N 형 불순물이고, 상기 제2 불순물은 P 형 불순물인 박막 트랜지스터 기판의 제조 방법.
  19. 제13항에서,
    상기 제1 절연층은 350℃ 이상의 공정 온도로 형성되고,
    상기 제2 절연층은 250℃ 이하의 공정 온도로 형성되는 박막 트랜지스터 기판의 제조 방법.
  20. 제13항에서,
    상기 제2 반도체층은 IGZO를 포함하는 산화물 반도체로 형성되는 박막 트랜지스터 기판의 제조 방법.
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