JPH06120501A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH06120501A JPH06120501A JP26446092A JP26446092A JPH06120501A JP H06120501 A JPH06120501 A JP H06120501A JP 26446092 A JP26446092 A JP 26446092A JP 26446092 A JP26446092 A JP 26446092A JP H06120501 A JPH06120501 A JP H06120501A
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Abstract
(57)【要約】
【目的】薄膜トランジスタのゲート電極にＰＮ接合を設
けて接続したクランプダイオードを形成することによ
り、ゲート電圧依存のリーク電流を低減する。 【構成】活性層となる多結晶シリコン膜２の上にゲート
絶縁膜となる酸化シリコン膜３を介してＮ型多結晶シリ
コン層４とＰ型多結晶シリコン層５とを積層してパター
ニングし、ゲート電極を形成し、ゲート電圧が通常の動
作のときにはダイオードを逆方向バイアスされ、ゲート
電圧が非動作領域にあるときに導通させることによりリ
ーク電流を低減させる。
けて接続したクランプダイオードを形成することによ
り、ゲート電圧依存のリーク電流を低減する。 【構成】活性層となる多結晶シリコン膜２の上にゲート
絶縁膜となる酸化シリコン膜３を介してＮ型多結晶シリ
コン層４とＰ型多結晶シリコン層５とを積層してパター
ニングし、ゲート電極を形成し、ゲート電圧が通常の動
作のときにはダイオードを逆方向バイアスされ、ゲート
電圧が非動作領域にあるときに導通させることによりリ
ーク電流を低減させる。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに関す
る。
る。
【０００２】
【従来の技術】薄膜トランジスタは、活性層に多結晶シ
リコン膜を用いることにより、６００℃程度の低温で絶
縁物上に形成できることや、下地の段差形状に対する被
覆性が良い等の特徴を有しており、シリコン基板に形成
したトランジスタの上層に積層して用いられたり、ガラ
ス基板上の液晶駆動用トランジスタとして広く用いられ
ている。
リコン膜を用いることにより、６００℃程度の低温で絶
縁物上に形成できることや、下地の段差形状に対する被
覆性が良い等の特徴を有しており、シリコン基板に形成
したトランジスタの上層に積層して用いられたり、ガラ
ス基板上の液晶駆動用トランジスタとして広く用いられ
ている。
【０００３】図６は従来の薄膜トランジスタの一例を示
す断面図である。
す断面図である。
【０００４】図６に示すように、ガラス基板等の絶縁基
板２１の上に活性層の多結晶シリコン膜２２を設け、多
結晶シリコン膜２２の上に化学気相成長法（以下ＣＶＤ
と記す）により形成した酸化シリコン膜などからなるゲ
ート絶縁膜２３を介して、多結晶シリコン膜や金属膜か
らなるゲート電極２４を設け、そのゲート電極２４に整
合して多結晶シリコン膜２２にソース、ドレインと呼ば
れる高濃度不純物拡散層２５を設け、ゲート電極２４を
含む表面に設けた層間絶縁膜２６にコンタクトホールを
設け、コンタクトホールの拡散層２５に接続する電極２
７を設けて電界効果型トランジスタを構成する。
板２１の上に活性層の多結晶シリコン膜２２を設け、多
結晶シリコン膜２２の上に化学気相成長法（以下ＣＶＤ
と記す）により形成した酸化シリコン膜などからなるゲ
ート絶縁膜２３を介して、多結晶シリコン膜や金属膜か
らなるゲート電極２４を設け、そのゲート電極２４に整
合して多結晶シリコン膜２２にソース、ドレインと呼ば
れる高濃度不純物拡散層２５を設け、ゲート電極２４を
含む表面に設けた層間絶縁膜２６にコンタクトホールを
設け、コンタクトホールの拡散層２５に接続する電極２
７を設けて電界効果型トランジスタを構成する。
【０００５】また、その製法としては、ジシラン、シラ
ンなどの成長ガスを用いて、６５０℃付近の温度、数十
Ｔｏｒｒ程度の減圧下でのＣＶＤ法により堆積された多
結晶シリコン膜や、非晶質シリコン膜を堆積した後に熱
処理などにより結晶化した多結晶シリコン膜などが活性
層として用いられる。これらの多結晶シリコン膜では、
多結晶としての特徴である粒界ばかりでなく多くの結晶
欠陥が含まれている。
ンなどの成長ガスを用いて、６５０℃付近の温度、数十
Ｔｏｒｒ程度の減圧下でのＣＶＤ法により堆積された多
結晶シリコン膜や、非晶質シリコン膜を堆積した後に熱
処理などにより結晶化した多結晶シリコン膜などが活性
層として用いられる。これらの多結晶シリコン膜では、
多結晶としての特徴である粒界ばかりでなく多くの結晶
欠陥が含まれている。
【０００６】このような点から、単結晶シリコン層に形
成されるトランジスタに比べ、一般的にキャリア移動度
が低く、素子としての抵抗値も高い。逆に言えば、液晶
駆動などの数十ボルト程度の電圧をスイッチングする
が、大きな電流値はあまり必要とされない用途には、適
していることがわかる。
成されるトランジスタに比べ、一般的にキャリア移動度
が低く、素子としての抵抗値も高い。逆に言えば、液晶
駆動などの数十ボルト程度の電圧をスイッチングする
が、大きな電流値はあまり必要とされない用途には、適
していることがわかる。
【０００７】ゲート電極としては、一般に高濃度にドー
ピングした多結晶シリコン膜が用いられている。これ
は、アルミニウムなどの金属を用いると、後工程の処理
温度を４００℃程度までに低くしておく必要が生じるの
に比べ、より高い温度での処理が可能となるためであ
る。
ピングした多結晶シリコン膜が用いられている。これ
は、アルミニウムなどの金属を用いると、後工程の処理
温度を４００℃程度までに低くしておく必要が生じるの
に比べ、より高い温度での処理が可能となるためであ
る。
【０００８】
【発明が解決しようとする課題】薄膜トランジスタの電
気特性は、単結晶シリコン層を活性層とするものとは、
大きく異なっている。特徴的なことは、図４（ａ）に示
すＮチャネル薄膜トランジスタのゲート電圧・ドレイン
電流の特性図に見られるように、ゲート電圧の極性が逆
になった場合に、ゲート電圧の絶対値に依存したような
リーク成分が見られることにある。これは、ドレイン端
での空乏層でのゲート端部付近の電界が影響していると
考えられている。このようなリーク電流は、高温処理を
おこなっても容易に低減化できず、実用上の問題となっ
ていた。
気特性は、単結晶シリコン層を活性層とするものとは、
大きく異なっている。特徴的なことは、図４（ａ）に示
すＮチャネル薄膜トランジスタのゲート電圧・ドレイン
電流の特性図に見られるように、ゲート電圧の極性が逆
になった場合に、ゲート電圧の絶対値に依存したような
リーク成分が見られることにある。これは、ドレイン端
での空乏層でのゲート端部付近の電界が影響していると
考えられている。このようなリーク電流は、高温処理を
おこなっても容易に低減化できず、実用上の問題となっ
ていた。
【０００９】この様な薄膜トランジスタを液晶駆動に用
いる場合では、液晶をはさむ電極に電位の変動する信号
を与え、液晶を揺動する必要があるために、ゲート電位
が最低電位となるような状況が発生する。このために、
まさに上記のゲート電圧の極性が逆転するわけで、この
ときのリーク電流を低く抑えることが回路上要求されて
いた。
いる場合では、液晶をはさむ電極に電位の変動する信号
を与え、液晶を揺動する必要があるために、ゲート電位
が最低電位となるような状況が発生する。このために、
まさに上記のゲート電圧の極性が逆転するわけで、この
ときのリーク電流を低く抑えることが回路上要求されて
いた。
【００１０】
【課題を解決するための手段】本発明の第１の薄膜トラ
ンジスタは、絶縁基板上に設けた多結晶シリコン膜と、
前記多結晶シリコン膜にゲート絶縁膜を介して設けたゲ
ート電極とを有する薄膜トランジスタにおいて、前記ゲ
ート電極が一導電型半導体膜及び前記一導電型半導体膜
の上に積層して設け且つ前記一導電型半導体膜とＰＮ接
合を有する逆導電型半導体膜を有する。
ンジスタは、絶縁基板上に設けた多結晶シリコン膜と、
前記多結晶シリコン膜にゲート絶縁膜を介して設けたゲ
ート電極とを有する薄膜トランジスタにおいて、前記ゲ
ート電極が一導電型半導体膜及び前記一導電型半導体膜
の上に積層して設け且つ前記一導電型半導体膜とＰＮ接
合を有する逆導電型半導体膜を有する。
【００１１】本発明の第２の薄膜トランジスタは、絶縁
基板上に設けた多結晶シリコン膜と、前記多結晶シリコ
ン膜上に設けたゲート絶縁膜と、前記ゲート絶縁膜上に
設けた一導電型半導体膜からなるゲート電極と、前記ゲ
ート電極の引出線とＰＮ接合を有する逆導電型半導体膜
からなる配線を備えている。
基板上に設けた多結晶シリコン膜と、前記多結晶シリコ
ン膜上に設けたゲート絶縁膜と、前記ゲート絶縁膜上に
設けた一導電型半導体膜からなるゲート電極と、前記ゲ
ート電極の引出線とＰＮ接合を有する逆導電型半導体膜
からなる配線を備えている。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１（ａ）〜（ｄ）は本発明の第１の実施
例の製造方法を説明するための工程順に示した断面図で
ある。
例の製造方法を説明するための工程順に示した断面図で
ある。
【００１４】まず、図１（ａ）に示すように、絶縁基板
１の上に、多結晶シリコン膜２を５０ｎｍの厚さに堆積
し、多結晶シリコン膜２の上にＣＶＤ法により酸化シリ
コン膜３を５０ｎｍの厚さに堆積する。次に、酸化シリ
コン膜３の上にＣＶＤ法により多結晶シリコン膜を０．
４μｍの厚さに堆積して８７５℃でのリン拡散により高
濃度のリンを多結晶シリコン膜にドーピングし、層抵抗
８０Ω／□のＮ型多結晶シリコン層４を形成する。
１の上に、多結晶シリコン膜２を５０ｎｍの厚さに堆積
し、多結晶シリコン膜２の上にＣＶＤ法により酸化シリ
コン膜３を５０ｎｍの厚さに堆積する。次に、酸化シリ
コン膜３の上にＣＶＤ法により多結晶シリコン膜を０．
４μｍの厚さに堆積して８７５℃でのリン拡散により高
濃度のリンを多結晶シリコン膜にドーピングし、層抵抗
８０Ω／□のＮ型多結晶シリコン層４を形成する。
【００１５】次に、図１（ｂ）に示すように、Ｎ型多結
晶シリコン層４の表面にホウ素インオンを１５ｋｅＶの
加速エネルギーと、１×１０16ｃｍ-2程度のドーズ量
で、イオン注入して多結晶シリコン層４の上に、Ｐ型多
結晶シリコン層５を形成する。
晶シリコン層４の表面にホウ素インオンを１５ｋｅＶの
加速エネルギーと、１×１０16ｃｍ-2程度のドーズ量
で、イオン注入して多結晶シリコン層４の上に、Ｐ型多
結晶シリコン層５を形成する。
【００１６】次に、図１（ｃ）に示すように、Ｐ型多結
晶シリコン層５の上にフォトレジスト膜６を塗布してパ
ターニングし、フォトレジスト膜６をマスクとして、ド
ライエッチング法によりＰ型多結晶シリコン層５，Ｎ型
多結晶シリコン層４，酸化シリコン膜３を順次エッチン
グ除去してゲート電極を形成する。次に、フォトレジス
ト膜６をマスクとして７０ｋｅＶの加速エネルギーと１
×１０16ｃｍ-2のドーズ量でヒ素を多結晶シリコン膜２
にイオン注入し、Ｎ型拡散層７を形成する。ここで、フ
ォトレジスト膜６直下は、フォトレジスト膜６の膜厚が
２μｍ程度と厚いために、ヒ素が注入されることはな
い。
晶シリコン層５の上にフォトレジスト膜６を塗布してパ
ターニングし、フォトレジスト膜６をマスクとして、ド
ライエッチング法によりＰ型多結晶シリコン層５，Ｎ型
多結晶シリコン層４，酸化シリコン膜３を順次エッチン
グ除去してゲート電極を形成する。次に、フォトレジス
ト膜６をマスクとして７０ｋｅＶの加速エネルギーと１
×１０16ｃｍ-2のドーズ量でヒ素を多結晶シリコン膜２
にイオン注入し、Ｎ型拡散層７を形成する。ここで、フ
ォトレジスト膜６直下は、フォトレジスト膜６の膜厚が
２μｍ程度と厚いために、ヒ素が注入されることはな
い。
【００１７】次に、図１（ｄ）に示すように、フォトレ
ジスト膜６を酸素プラズマ処理などを用いて除去した
後、ゲート電極を含む表面に酸化シリコン膜８を堆積す
る。次に、ＸｅＣｌ2 エキシマ・レーザーを、０．３Ｊ
／ｃｍ2 の照射量で照射して、イオン注入層の活性化ア
ニールをおこなった。エキシマ・レーザーは、波長が３
０８ｎｍと短く、多結晶シリコン膜での光の吸収がきわ
めて高いために、表面層のみをアニールできる特徴を有
している。次に、酸化シリコン膜８を選択的にエッチン
グしてコンタクトホールを形成し、コンタクトホールを
含む表面にアルミニウム膜を１μｍの厚さに堆積して、
パターニングし電極９を形成した。
ジスト膜６を酸素プラズマ処理などを用いて除去した
後、ゲート電極を含む表面に酸化シリコン膜８を堆積す
る。次に、ＸｅＣｌ2 エキシマ・レーザーを、０．３Ｊ
／ｃｍ2 の照射量で照射して、イオン注入層の活性化ア
ニールをおこなった。エキシマ・レーザーは、波長が３
０８ｎｍと短く、多結晶シリコン膜での光の吸収がきわ
めて高いために、表面層のみをアニールできる特徴を有
している。次に、酸化シリコン膜８を選択的にエッチン
グしてコンタクトホールを形成し、コンタクトホールを
含む表面にアルミニウム膜を１μｍの厚さに堆積して、
パターニングし電極９を形成した。
【００１８】図２（ａ）〜（ｃ）は第１の実施例のゲー
ト電極及び接合領域と電気的に接合する電極配線の形成
方法を説明するための工程順に示した断面図である。
ト電極及び接合領域と電気的に接合する電極配線の形成
方法を説明するための工程順に示した断面図である。
【００１９】まず図２（ａ）に示すように、図１（ａ）
〜（ｃ）により説明した工程でＰ型多結晶シリコン層５
及びＮ型多結晶シリコン層４を選択的に順次エッチング
して形成した接合構造を持つゲート電極を含む表面にＣ
ＶＤ法で酸化シリコン膜８を堆積する。次に、酸化シリ
コン膜８の上にフォトレジスト膜１０を塗布してパター
ニングし、フォトレジスト膜１０をマスクとしてドライ
エッチング法により酸化シリコン膜８をエッチングして
コンタクトホール１１を形成し、コンタクトホール１１
のＰ型及びＮ型多結晶シリコン層５，４にホウ素イオン
１２を３０ｋｅＶの加速エネルギーでイオン注入し、Ｐ
型拡散層５ａを形成する。
〜（ｃ）により説明した工程でＰ型多結晶シリコン層５
及びＮ型多結晶シリコン層４を選択的に順次エッチング
して形成した接合構造を持つゲート電極を含む表面にＣ
ＶＤ法で酸化シリコン膜８を堆積する。次に、酸化シリ
コン膜８の上にフォトレジスト膜１０を塗布してパター
ニングし、フォトレジスト膜１０をマスクとしてドライ
エッチング法により酸化シリコン膜８をエッチングして
コンタクトホール１１を形成し、コンタクトホール１１
のＰ型及びＮ型多結晶シリコン層５，４にホウ素イオン
１２を３０ｋｅＶの加速エネルギーでイオン注入し、Ｐ
型拡散層５ａを形成する。
【００２０】次に、図２（ｂ）に示すように、フォトレ
ジスト膜１０を除去した後、フォトレジスト膜１３を塗
布してパターニングし、フォトレジスト膜１３をマスク
として酸化シリコン膜８をエッチングしてコンタクトホ
ール１４を形成し、コンタクトホール１４のＰ型及びＮ
型多結晶シリコン層５，４にリンイオンを７０ｋｅＶの
加速エネルギーでイオン注入し、Ｎ型拡散層４ａを形成
する。ここで、ドーズ量は、いずれも１×１０16ｃｍ-2
程度である。イオン注入後の活性化には、ソース・ドレ
イン領域の活性化と同時にエキシマ・レーザーにより処
理した。
ジスト膜１０を除去した後、フォトレジスト膜１３を塗
布してパターニングし、フォトレジスト膜１３をマスク
として酸化シリコン膜８をエッチングしてコンタクトホ
ール１４を形成し、コンタクトホール１４のＰ型及びＮ
型多結晶シリコン層５，４にリンイオンを７０ｋｅＶの
加速エネルギーでイオン注入し、Ｎ型拡散層４ａを形成
する。ここで、ドーズ量は、いずれも１×１０16ｃｍ-2
程度である。イオン注入後の活性化には、ソース・ドレ
イン領域の活性化と同時にエキシマ・レーザーにより処
理した。
【００２１】次に、図２（ｃ）に示すように、コンタク
トホール１１，１４を含む表面にアルミニウム膜を堆積
してＰ型及びＮ型の多結晶シリコン層５，４のそれぞれ
と接続する電極配線１６ａ，１６ｂのそれぞれを形成す
る。
トホール１１，１４を含む表面にアルミニウム膜を堆積
してＰ型及びＮ型の多結晶シリコン層５，４のそれぞれ
と接続する電極配線１６ａ，１６ｂのそれぞれを形成す
る。
【００２２】図３は本発明の薄膜トランジスタの等価回
路図である。
路図である。
【００２３】図３に示すように、薄膜トランジスタのゲ
ート電極にクランプダイオードが接続された構成を有す
る。
ート電極にクランプダイオードが接続された構成を有す
る。
【００２４】ゲート長４μｍ、ゲート幅４０μｍのもの
について電気特性を調べた。ここで、Ｐ型多結晶シリコ
ン層５をソース電極と共に接地し、ドレイン電極を１０
Ｖの電圧に保持し、Ｎ型多結晶シリコン層４からなるゲ
ート電極の電圧を−２０Ｖから２０Ｖに変化させた。図
４（ｂ）に示すように、ゲート電圧が正の領域では、ト
ランジスタの動作領域としてゲート電圧に依存したドレ
イン電流が観測されるが、ゲート電圧が負の領域では、
リーク電流として観測されるドレイン電流は、ｐＡ以下
の極めて低いレベルにあった。しかも、負のゲート電圧
の絶対値が大きくなっても、ほぼ一定の値を示してお
り、ゲート電圧が−２０Ｖでは、同時に作成した従来構
造のものに比べ、２桁近いリーク電流の低減となること
が確認できた。これは、ゲート電極の接合領域を順方向
に電流がながれ、ゲート酸化膜に直接接触する部分が、
接地電位となったためである。
について電気特性を調べた。ここで、Ｐ型多結晶シリコ
ン層５をソース電極と共に接地し、ドレイン電極を１０
Ｖの電圧に保持し、Ｎ型多結晶シリコン層４からなるゲ
ート電極の電圧を−２０Ｖから２０Ｖに変化させた。図
４（ｂ）に示すように、ゲート電圧が正の領域では、ト
ランジスタの動作領域としてゲート電圧に依存したドレ
イン電流が観測されるが、ゲート電圧が負の領域では、
リーク電流として観測されるドレイン電流は、ｐＡ以下
の極めて低いレベルにあった。しかも、負のゲート電圧
の絶対値が大きくなっても、ほぼ一定の値を示してお
り、ゲート電圧が−２０Ｖでは、同時に作成した従来構
造のものに比べ、２桁近いリーク電流の低減となること
が確認できた。これは、ゲート電極の接合領域を順方向
に電流がながれ、ゲート酸化膜に直接接触する部分が、
接地電位となったためである。
【００２５】この順方向となる場合に、十分に接地電位
に近くなるためには、直列に配置した外部負荷抵抗を大
きな値にとっておくことが望ましい。消費電力の面で
も、このときの電流は小さくする必要がある。外部の負
荷抵抗として、これには、薄膜トランジスタの活性層チ
ャネル部分の低濃度ドーピング層を利用することがで
き、容易にＭΩレベルの抵抗値が得られる。
に近くなるためには、直列に配置した外部負荷抵抗を大
きな値にとっておくことが望ましい。消費電力の面で
も、このときの電流は小さくする必要がある。外部の負
荷抵抗として、これには、薄膜トランジスタの活性層チ
ャネル部分の低濃度ドーピング層を利用することがで
き、容易にＭΩレベルの抵抗値が得られる。
【００２６】図５（ａ），（ｂ）は本発明の第２の実施
例を示す平面図及びＡ−Ａ′線断面拡大図である。
例を示す平面図及びＡ−Ａ′線断面拡大図である。
【００２７】図５（ａ），（ｂ）に示すように、第１の
実施例と同様の工程を用いて、絶縁基板１の上に設けた
多結晶シリコン膜２の上に酸化シリコン膜３を設け、酸
化シリコン膜３の上にＮ型多結晶シリコン層４を設けて
パターニングし、ゲート電極を形成する。次に、層間絶
縁膜として酸化シリコン膜８を形成し、コンタクト・ホ
ール開口後に、コンタクトホールのＮ型多結晶シリコン
層４にホウ素イオンをイオン注入してＰ型多結晶シリコ
ン層５を形成し、ＰＮ接合を形成する。第１の実施例で
は上下方向のＰＮ接合となっていたのに対し、ここで
は、コンタクトホールの近傍にＰＮ接合を形成してい
る。次に、ゲート電極としてのＮ型多結晶シリコン層４
と、このＮ型多結晶シリコン層４とＰＮ接合を介して接
続したＰ型多結晶シリコン層５のそれぞれにコンタクト
ホールを設けてアルミニウム電極６を形成し、Ｐ型多結
晶シリコン層５を接地電位に接続する。
実施例と同様の工程を用いて、絶縁基板１の上に設けた
多結晶シリコン膜２の上に酸化シリコン膜３を設け、酸
化シリコン膜３の上にＮ型多結晶シリコン層４を設けて
パターニングし、ゲート電極を形成する。次に、層間絶
縁膜として酸化シリコン膜８を形成し、コンタクト・ホ
ール開口後に、コンタクトホールのＮ型多結晶シリコン
層４にホウ素イオンをイオン注入してＰ型多結晶シリコ
ン層５を形成し、ＰＮ接合を形成する。第１の実施例で
は上下方向のＰＮ接合となっていたのに対し、ここで
は、コンタクトホールの近傍にＰＮ接合を形成してい
る。次に、ゲート電極としてのＮ型多結晶シリコン層４
と、このＮ型多結晶シリコン層４とＰＮ接合を介して接
続したＰ型多結晶シリコン層５のそれぞれにコンタクト
ホールを設けてアルミニウム電極６を形成し、Ｐ型多結
晶シリコン層５を接地電位に接続する。
【００２８】この第２の実施例では、ゲート幅方向に電
流が流れるために、電圧効果が生じる。この影響は、順
方向となるときには、もともと非動作領域の電位である
ために、ドレイン電流への影響は小さい。逆方向の場合
には、動作領域のゲート電位での変動となるが、接合リ
ークとして流れる電流レベルが小さいために発生する電
圧効果は小さい。たとえば、層抵抗２００Ω／□で、ゲ
ート幅２０μｍ、ゲート長２μｍであるとすると、ゲー
ト部分の抵抗は１ｋΩとなる。したがって、１０ｎＡ程
度の接合リーク電流ならば、電圧降下分は２０μＶであ
る。このときのドレイン電流の変化を見積ると、サブス
レッショルド特性として、１００ｍＶ／ｄｅｃａｄｅの
サブスレッショルド・スウィング値を示したとしても、
たかだが０．０５％程度であることがわかる。
流が流れるために、電圧効果が生じる。この影響は、順
方向となるときには、もともと非動作領域の電位である
ために、ドレイン電流への影響は小さい。逆方向の場合
には、動作領域のゲート電位での変動となるが、接合リ
ークとして流れる電流レベルが小さいために発生する電
圧効果は小さい。たとえば、層抵抗２００Ω／□で、ゲ
ート幅２０μｍ、ゲート長２μｍであるとすると、ゲー
ト部分の抵抗は１ｋΩとなる。したがって、１０ｎＡ程
度の接合リーク電流ならば、電圧降下分は２０μＶであ
る。このときのドレイン電流の変化を見積ると、サブス
レッショルド特性として、１００ｍＶ／ｄｅｃａｄｅの
サブスレッショルド・スウィング値を示したとしても、
たかだが０．０５％程度であることがわかる。
【００２９】実際に、作成したトランジスタでは、第１
の実施例と異なる様子は、電気特性上には見られなかっ
た。第２の実施例では、多結晶シリコン層の層抵抗に注
意する必要があるものの、より簡単な工程で効果を達成
することができる。
の実施例と異なる様子は、電気特性上には見られなかっ
た。第２の実施例では、多結晶シリコン層の層抵抗に注
意する必要があるものの、より簡単な工程で効果を達成
することができる。
【００３０】
【発明の効果】以上説明したように本発明は、ゲート電
極にＰＮ接合を設けてクランプダイオードを接続するこ
とにより、ゲート電圧の極性が逆転したときのリーク電
流を低減させて薄膜トランジスタの動作を安定化させる
ことができるという効果を有する。
極にＰＮ接合を設けてクランプダイオードを接続するこ
とにより、ゲート電圧の極性が逆転したときのリーク電
流を低減させて薄膜トランジスタの動作を安定化させる
ことができるという効果を有する。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図２】本発明の第１の実施例の電極配線の形成方法を
説明するための工程順に示した断面図。
説明するための工程順に示した断面図。
【図３】本発明の薄膜トランジスタの等価回路図。
【図４】従来例と本発明のゲート電圧対ドレイン電流特
性を示す図。
性を示す図。
【図５】本発明の第２の実施例を示す平面図及びＡ−
Ａ′線断面拡大図。
Ａ′線断面拡大図。
【図６】従来の薄膜トランジスタの一例を示す断面図。
１，２１ 絶縁基板 ２，２２ 多結晶シリコン膜 ３，８ 酸化シリコン膜 ４ Ｎ型多結晶シリコン層 ４ａ Ｎ型拡散層 ５ Ｐ型多結晶シリコン層 ５ａ Ｐ型拡散層 ６，１０ フォトレジスト膜 ７ Ｎ型拡散層 ９，２７ 電極 １１，１４ コンタクトホール １５ リンイオン １６ａ，１６ｂ 電極配線 ２３ ゲート絶縁膜 ２４ ゲート電極 ２５ 拡散層 ２６ 層間絶縁膜
Claims (2)
- 【請求項１】 絶縁基板上に設けた多結晶シリコン膜
と、前記多結晶シリコン膜上にゲート絶縁膜を介して設
けたゲート電極とを有する薄膜トランジスタにおいて、
前記ゲート電極が一導電型半導体膜及び前記一導電型半
導体膜の上に積層して設け且つ前記一導電型半導体膜と
ＰＮ接合を有する逆導電型半導体膜を有することを特徴
とする薄膜トランジスタ。 - 【請求項２】 絶縁基板上に設けた多結晶シリコン膜
と、前記多結晶シリコン膜上に設けたゲート絶縁膜と、
前記ゲート絶縁膜上に設けた一導電型半導体膜からなる
ゲート電極と、前記ゲート電極の引出線とＰＮ接合を有
する逆導電型半導体膜からなる配線を備えたことを特徴
とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26446092A JP2888055B2 (ja) | 1992-10-02 | 1992-10-02 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26446092A JP2888055B2 (ja) | 1992-10-02 | 1992-10-02 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120501A true JPH06120501A (ja) | 1994-04-28 |
| JP2888055B2 JP2888055B2 (ja) | 1999-05-10 |
Family
ID=17403524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26446092A Expired - Fee Related JP2888055B2 (ja) | 1992-10-02 | 1992-10-02 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888055B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367640B1 (ko) * | 2000-03-28 | 2003-01-10 | 준 신 이 | Ｙ₂Ｏ₃및 ＣｅＯ₂버퍼층을 이용한 박막형 비휘발성기억소자의 제조방법 |
| US6781168B1 (en) | 2003-02-13 | 2004-08-24 | Renesas Technology Corp. | Semiconductor device |
-
1992
- 1992-10-02 JP JP26446092A patent/JP2888055B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367640B1 (ko) * | 2000-03-28 | 2003-01-10 | 준 신 이 | Ｙ₂Ｏ₃및 ＣｅＯ₂버퍼층을 이용한 박막형 비휘발성기억소자의 제조방법 |
| US6781168B1 (en) | 2003-02-13 | 2004-08-24 | Renesas Technology Corp. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2888055B2 (ja) | 1999-05-10 |
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