KR20210083323A - 보호층의 인시튜 형성에 의한 신규한 에칭 방법 - Google Patents

보호층의 인시튜 형성에 의한 신규한 에칭 방법 Download PDF

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Abstract

개시된 방법에서, 마스크는 미세 구조 상에 형성된다. 마스크는 미세 구조의 제1 영역 위에 위치되는 제1 패턴 및 미세 구조의 제2 영역 위에 위치되는 제2 패턴을 포함한다. 제1 에칭 공정은 마스크에 형성된 제1 및 제2 패턴에 따라 미세 구조를 에칭하기 위해 수행된다. 제1 에칭 공정은 마스크의 제1 및 제2 패턴을 미세 구조의 제1 및 제2 영역으로 각각 전사한다. 보호층은 후속적으로 미세 구조의 제1 영역 위에 위치되는 마스크의 제1 패턴 위에 형성된다. 보호층이 형성되는 경우, 제2 에칭 공정은 미세 구조를 에칭하고 마스크의 제2 패턴을 미세 구조의 제2 영역으로 추가로 전사하기 위해 수행된다. 방법은 또한 미세 구조에서 마스크 및 보호층을 제거하는 단계를 포함한다.

Description

보호층의 인시튜 형성에 의한 신규한 에칭 방법
본 발명의 개념은 신규한 에칭 공정에 관한 것이다.
NAND 메모리와 같은 반도체 메모리는 집적 회로에서 널리 사용된다. 반도체 메모리는 집적 회로에서 데이터 저장 컴포넌트로 기능할 수 있다. 반도체 메모리의 중요 치수가 일반적인 메모리 셀 기술의 한계로 축소됨에 따라, 설계자는 메모리 셀의 다수 평면을 적층하여 더 큰 저장 용량을 달성하고 비트 당 비용을 낮추는 기술을 찾고 있다.
3D-NAND 메모리 장치는 더 큰 저장 용량을 달성하고 비트 당 비용을 낮추기 위해 메모리 셀의 다수 평면을 적층하는 예시적인 장치이다. 3D NAND 기술이 특히 64L에서 128L 아키텍처로 고밀도 및 고용량으로 이동함에 따라, 장치를 만드는 데 필요한 장치의 개수와 마스크층의 개수가 크게 증가하였다. 각각의 마스크층은 제조 비용 증가와 제조 시간 증가를 의미할 수 있다. 또한, 마스크층이 증가하면 특히 건식 에칭 공정과 포토리소그래피 공정에서 공정이 복잡해진다.
관련된 에칭 공정에서, 단일 마스크층을 통해 상이한 치수의 패턴을 형성하기가 어렵다. 예를 들어, 미세 구조에 제1 패턴이 제2 패턴보다 더 작은 임계 치수 및/또는 더 작은 깊이를 갖는 제1 및 제2 패턴을 형성하기 위해, 제1 마스크층은 일반적으로 제1 패턴을 형성하기 위해 필요하고, 제2 마스크층은 제2 패턴을 형성하기 위해 필요하다. 개시된 에칭 공정에서, 미세 구조의 제1 및 제2 패턴은 단일 마스크층을 통해 형성된다. 본 개시에 따르면, 제1 패턴은 에칭 공정에 의해 형성된 다음, 인시튜(in-situ) 형성된 보호(또는 중합체)층에 의해 보호될 수 있다. 에칭 공정은 이후 미세 구조에서 제2 패턴의 형성을 완료한다. 그 후, 보호층과 마스크층이 제거된다. 본 개시는 단일 마스크층에 상이한 치수를 갖는 패턴을 형성함으로써 저비용 및 더 적은 공정 복잡성을 갖는 신규한 에칭 공정을 제공한다.
본 개시의 측면에 따르면, 웨이퍼를 처리하기 위한 방법이 제공된다. 개시된 방법에서, 마스크는 미세 구조 상에 형성된다. 마스크는 미세 구조의 제1 영역 위에 위치되는 제1 패턴 및 미세 구조의 제2 영역 위에 위치되는 제2 패턴을 포함한다. 제1 에칭 공정은 마스크에 형성된 제1 및 제2 패턴에 따라 미세 구조를 에칭하기 위해 수행된다. 제1 에칭 공정은 마스크의 제1 및 제2 패턴을 미세 구조의 제1 및 제2 영역으로 각각 전사한다. 보호층은 후속적으로 미세 구조의 제1 영역 위에 위치되는 마스크의 제1 패턴 위에 형성된다. 보호층이 형성되는 경우, 제2 에칭 공정이 수행된다. 제2 에칭 공정은 미세 구조를 에칭하고 마스크의 제2 패턴을 미세 구조의 제2 영역으로 추가로 전사한다. 본 방법은 또한 미세 구조로부터 마스크 및 보호층을 제거하는 단계를 포함한다.
일부 실시예에서, 미세 구조 상에 형성된 마스크는 제1 임계 치수를 갖는 제1 패턴을 포함한다. 마스크는 또한 제2 임계 치수를 갖도록 제2 영역 위에 마스크의 제2 패턴을 포함한다. 예에서 제1 임계 치수는 제2 임계 치수보다 작다.
개시된 에칭 공정에서, 미세 구조의 제1 영역은 제2 에칭 공정 동안 보호층에 의해 보호된다.
일부 실시예에서, 미세 구조의 제1 영역은 유전체층에 위치된 복수의 상단 채널 컨택을 포함한다. 개시된 에칭 공정에서, 제1 에칭 공정은 복수의 상단 채널 컨택을 노출시키고 유전체층에 복수의 채널 컨택 개구를 형성하기 위해 마스크의 제1 패턴을 미세 구조의 제1 영역으로 전사한다.
실시예에서, 보호층은 복수의 채널 컨택 개구를 채우고 마스크의 제1 패턴의 상단 표면을 덮도록 형성된다. 보호층은 탄소 원소, 수소 원소 또는 불소 원소를 포함하는 처리 가스에 의해 형성된다. 보호층의 밀도, 두께 및 조성은 처리 가스의 탄소 대 수소 비율을 변경함으로써 조정될 수 있다.
일부 실시예에서, 미세 구조의 제2 영역은 복수의 워드 라인을 포함한다. 개시된 에칭 공정에서, 제2 에칭 공정은 복수의 워드 라인을 노출시키기 위해 마스크의 제2 패턴을 미세 구조의 제2 영역으로 추가로 전사하도록 미세 구조를 에칭한다.
실시예에서, 제1 및 제2 에칭 공정과 보호층의 형성은 동일한 처리 챔버에서 수행된다. 또 다른 실시예에서, 제1 및 제2 에칭 공정은 제1 처리 챔버에서 수행되고 보호층은 제2 처리 챔버에서 형성된다.
본 개시의 다른 측면에 따르면, 메모리 구조를 제조하기 위한 방법이 제공된다. 개시된 방법에서, 마스크 스택은 메모리 구조 상에 패턴 전사를 위해 형성된다. 메모리 구조는 기판 위에 형성되고 적어도 채널 영역 및 워드 라인 영역을 포함한다. 마스크 스택은 채널 영역 위에 위치되는 제1 패턴과 워드 라인 영역 위에 위치되는 제2 패턴을 갖는다. 그 다음 제1 에칭 공정이 수행된다. 제1 에칭 공정은 제1 및 제2 패턴을 메모리 구조의 채널 영역 및 워드 라인 영역으로 각각 전사하기 위해 마스크 스택에 형성된 제1 및 제2 패턴에 따라 메모리 구조를 에칭한다.
제1 에칭 공정이 완료되면, 복수의 채널 컨택 개구가 제1 에칭 공정에 의해 채널 영역에 형성된다. 이어서, 보호층이 메모리 구조의 채널 영역 상에 위치되는 마스크 스택의 제1 패턴 위에 형성된다. 보호층 형성시, 제2 에칭 공정이 수행된다. 제2 에칭 공정은 메모리 구조를 에칭하고 마스크 스택의 제2 패턴을 메모리 구조의 워드 라인 영역으로 추가로 전사한다. 복수의 워드 라인 컨택 개구가 제2 에칭 공정에 의해 워드 라인 영역에 형성된다. 제2 에칭 공정 후, 마스크 스택과 보호층이 채널 영역에서 제거된다.
본 개시의 또 다른 측면에 따르면, 마스크 스택이 3D-NAND 구조 상에 패턴 전사를 위해 형성된다. 3D-NAND 구조는 기판 위에 형성되고 채널 영역 및 계단 영역을 포함한다. 채널 영역은 유전체층에 배치된 복수의 상단 채널 컨택을 포함하고, 계단 영역은 계단 구성으로 적층된 복수의 워드 라인을 포함한다. 제1 패턴 및 제2 패턴이 마스크 스택에 형성된다. 제1 패턴은 채널 영역 위에 위치되고 제2 패턴은 계단 영역 위에 위치된다. 제1 패턴은 제2 패턴보다 더 작은 임계 치수(critical dimension, CD)를 갖는다.
3D-NAND 구조는 마스크 스택의 제1 및 제2 패턴을 3D-NAND 구조로 전사하기 위해 마스크 스택에 형성된 제1 및 제2 패턴에 따라 에칭된다. 마스크 스택의 제1 패턴은 복수의 상단 채널 컨택을 노출시키고 유전체층에 복수의 채널 컨택 개구를 형성하기 위해 채널 영역으로 전사된다. 그 후, 보호층이 3D-NAND 구조의 채널 영역 위에 위치되는 마스크 스택의 제1 패턴 위에 형성된다. 보호층은 채널 영역을 덮고 복수의 채널 컨택 개구를 추가로 채운다.
보호층 형성시, 3D-NAND 구조는 마스크 스택의 제2 패턴을 계단 영역으로 추가로 전사하기 위해 에칭된다. 마스크 스택의 제2 패턴은 복수의 워드 라인을 노출시키고 계단 영역에 복수의 워드 라인 컨택 개구를 형성하기 위해 계단 영역으로 전사된다. 그 후, 마스크 스택과 보호층이 3D-NAND 구조에서 제거된다.
본 개시의 측면은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 특징이 조정되지 않은채 도시되어 있다. 실제로, 다양한 특징의 치수는 설명의 명확성을 위해 임의로 늘리거나 줄일 수 있다.
도 1 내지 6은 본 개시의 예시적인 실시예에 따른, 3D-NAND 구조를 제조하는 다양한 중간 단계의 단면도 및 평면도이다.
도 7은 본 개시의 예시적인 실시예에 따른, 3D-NAND 구조를 제조하기 위한 공정의 흐름도이다.
다음의 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배치의 특정 예가 아래에 설명된다. 물론 이들은 단지 예일 뿐이며 제한하고자 하는 것은 아니다. 예를 들어, 다음 설명에서 제2 특징 위에 또는 그 상에 있는 제1 특징의 형성은 제1 및 제2 특징이 형성되는 실시예를 포함할 수 있고, 특징은 직접 접촉할 수 있으며, 또한 제1 및 제2 특징이 직접 접촉하지 않을 수 있도록 추가 특징이 제1 특징과 제2 특징 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 설명을 쉽게 하기 위해 도면에 도시된 바와 같이 하나의 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향) 여기에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
도 1은 본 개시의 예시적인 실시예에 따른 반도체 제조 공정 동안 3D-NAND 메모리 장치(100)의 일부의 단면도를 도시한다. 메모리 장치(100)는 채널 영역(또는 제1 영역)(100b)과 계단 영역(또는 제2 영역)(100a)의 두 영역으로 분할될 수 있다. 계단 영역(100a)에서, 복수의 워드 라인(104a-120j)이 기판(102) 위에 순차적으로 적층되어 있다. 복수의 워드 라인(104)은 복수의 절연층(106a-106j)에 의해 서로 이격되어 있다. 워드 라인(104)과 절연층(106)은 계단 구성으로 적층되며, 여기서 도 1에 도시된 바와 같이, 워드 라인(104a)과 절연층(106a)은 가장 작은 길이를 가지고 있고, 워드 라인(104j)과 절연층(106j)은 가장 긴 길이를 갖는다. 10개의 워드 라인으로 도시되지만, 여러 워드 라인이 사용될 수 있음이 이해되어야 한다.
일부 실시예에서, 기판(102)은 각각 N-웰(well) 또는 P-웰(well)을 형성하기 위해 N-타입 도펀트(dopant) 또는 P-타입 도펀트로 고농도 도핑된 벌크 실리콘 웨이퍼일 수 있다. 도 1에 도시된 워드 라인(104)은 SiN으로 제조된 희생층을 사용하여 형성된다. 희생층은 제거될 수 있고 높은 K층(high K layer)과 금속층으로 대체될 수 있다. 예를 들어, 높은 K층은 알루미늄 산화물로 제조될 수 있고 금속층은 텅스텐(W)으로 제조될 수 있다. 워드 라인(104)은 제조 요구사항에 따라 10 nm 내지 100 nm의 두께를 가질 수 있다. 도 1의 실시예에서, 절연층(106)은 5 nm 내지 50 nm의 두께를 갖는 SiO로 제조될 수 있다.
여전히 계단 영역(100a)에서, 제1 유전체층(108)은 계단 영역(100a)의 워드 라인(104) 및 절연층(106)에 의해 형성된 계단 위에 증착된다. 제1 유전체층(108) 상에, 제2 유전체층(110)이 형성된다. 제2 유전체층(110) 위에, 제1 패턴(126) 및 제2 패턴(124)을 포함하는 마스크 스택(112)이 증착된다. 제2 패턴(124)은 계단 영역(100a)에 위치한다. 제2 패턴(124)은 제2 유전체층(110)을 노출시키기 위해 측면 부분 및 바닥 부분을 포함하는 원통 형상을 가질 수 있다.
도 1의 실시예에서, 제1 유전체층(108)은 4 ㎛ 내지 8 ㎛의 두께를 갖는 SiO로 제조될 수 있다. 제2 유전체층(110)은 또한 기술 요구사항에 따라 50 nm 내지 300 nm의 두께를 갖는 SiO로 제조될 수 있다. 마스크 스택(112)은 제조 요구사항에 따라 비정질 탄소층, 유전체 반사 방지 코팅(dielectric anti-reflection coating, DARC)층, 바닥 반사 방지 코팅(bottom anti-reflective coating, BARC)층 및 포토 레지스트층을 포함할 수 있다.
메모리 장치(100)의 채널 영역(100b)에서, 복수의 채널 구조(136a-136f)가 포함된다. 채널 구조(136)는 복수의 워드 라인(104) 및 절연층(106)을 통과한다. 채널 구조(136)는 측벽 및 바닥 영역을 갖는 원통 형상을 가질 수 있다. 물론, 다른 형상도 가능하다. 채널 구조(136)는 기판(102)에 수직인 방향을 따라 형성되고, 바닥 채널 컨택(114)을 통해 기판(102)과 전기적으로 결합된다. 예를 들어, 채널 구조(136a)는 도 1에 도시된 바와 같이, 바닥 채널 구조(114a)를 통해 기판(102)과 전기적으로 결합된다. 채널 구조(136)는 채널 유전체 영역(116), 채널층(118), 채널 절연층(120) 및 상단 채널 컨택(122)을 더 포함한다. 예를 들어, 채널 구조(136a)는 채널 유전체 영역(116a), 채널층(118a), 채널 절연층(120a) 및 상단 채널 컨택(122a)을 갖는다.
여전히 채널 영역(110b)을 참조하면, 채널 구조(136)는 제1 유전체층(108)으로부터 연장되고 제2 유전체층(110)에 의해 캡슐화된다. 마스크 스택(112)의 제1 패턴(126)은 채널 영역(110b) 위에 위치한다. 제1 패턴(126)은 제2 유전체층(110)을 노출시키기 위해 측면 부분 및 바닥 부분을 포함하는 원통 형상을 가질 수 있다. 일부 실시예에서, 제1 패턴(126)은 제2 패턴(124)보다 더 작은 임계 치수(critical dimension, CD)를 가질 수 있다. 패턴(124, 126)은 포토레지스트 코팅(예를 들어, 스핀 온 코팅(spin-on coating)), 소프트 베이킹(soft baking), 마스크 정렬, 노광 후 베이킹(post-exposure baking), 포토 레지스트 현상, 헹굼, 건조(예를 들어, 스핀 건조 및/또는 하드 베이킹) 등을 더 포함할 수 있는 리소그래피 공정(예를 들어, 포토리소그래피 또는 e-빔 리소그래피)과 같은 임의의 적절한 기술에 따라 형성될 수 있다.
도 2a/2b에서, 채널 구조(136a)의 확대 단면도 및 평면도가 도시되어 있다. 도 2a는 채널 구조(136a)의 확대 단면도이고, 도 2b는 채널 구조(136a)의 확장 평면도이다. 도 2a의 단면도는 도 2b에서 A-A'선을 포함하는 수직면과 동일한 평면으로부터 획득된다. 도 2b에서 점선은 투시도를 나타낸다.
도 2a/2b에 도시된 바와 같이, 채널 유전체 영역(116a)은 장벽층(144a), 전하 트래핑층(charge trapping layer)(142a) 및 터널링층(140a)을 더 포함한다. 장벽층(144a)은 채널 구조(136a)의 측벽을 따라 그리고 바닥 채널 컨택(114a) 위에 형성된다. 장벽층(144a)은 워드 라인(104) 및 절연층(106)과 직접 접촉한다. 전하 트래핑층(142a)은 장벽층(144a)을 따라 그리고 바닥 채널 컨택(114a) 위에 형성된다. 터널링층(140a)은 전하 트래핑층(142a)을 따라 그리고 바닥 채널 컨택(114a) 위에 형성된다. 채널 구조(136a)는 터널링층(140a)을 따라 그리고 바닥 채널 컨택(114a) 위에 형성된 채널층(118a)을 더 포함한다. 채널 절연층(120a)은 채널 구조(136a)를 채우기 위해 채널층(118a) 위에 형성된다.
도 2a/2b의 실시예에서, 장벽층(144a)은 SiO로 제조된다. 다른 실시예에서, 장벽층(144a)은 SiO 및 AlO와 같은 다중 층을 포함할 수 있다. 도 2a/2b의 실시예에서, 전하 트래핑층(142a)은 SiN으로 제조된다. 다른 실시예에서, 전하 트래핑층(142a)은 SiN/SiON/SiN 다중 층 구성과 같은 다중 층 구성을 포함할 수 있다. 일부 실시예에서, 터널링층(140a)은 SiO/SiON/SiO 다중 층 구성과 같은 다중 층 구성을 포함할 수 있다. 도 2a/2b의 실시예에서, 채널층(118a)은 노 저압(furnace low pressure) 화학 기상 증착(chemical vapor deposition, CVD) 공정을 통해 폴리 실리콘으로 제조된다.
도 2a/2b에 도시된 바와 같이, 채널 구조(136a)는 원통 형상을 가질 수 있다. 그러나, 본 개시는 이에 제한되지 않으며, 채널 구조(136)는 사각형 기둥 형상, 타원 기둥 형상 또는 임의의 다른 적절한 형상과 같은 다른 형상으로 형성될 수 있다.
도 3에서, 제1 에칭 공정이 수행된다. 제1 식각 공정은 마스크 스택(112)에 형성된 제1 패턴(126) 및 제2 패턴(124)에 따라 메모리 장치(100)를 에칭한다. 제1 에칭 공정은 마스크 스택(112)의 제1 패턴(126) 및 제2 패턴(124)을 메모리 장치(100)의 채널 영역(100b) 및 계단 영역(100a)으로 각각 전사한다. 제1 에칭 공정이 완료되면, 제1 개구(128)가 제2 유전체층(110)으로 연장되는 계단 영역(100a)에 복수의 제1 개구(128a-128j)가 형성된다. 제1 개구(128)는 제2 유전체층(110)으로 연장되기 위해 측면 부분 및 바닥 부분을 포함하는 원통 형상을 가질 수 있다. 또한, 복수의 채널 컨택 개구(130a-130j)가 채널 영역에 형성된다. 채널 컨택 개구(130)는 제2 유전체층(110) 내로 연장되어 상단 채널 컨택(122)을 더 노출시키기 위해 측면 부분 및 바닥 부분을 포함하는 원통 형상을 가질 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 채널 컨택 개구(120a)는 제2 유전체층(110) 내로 연장되어 상단 채널 컨택(122a)을 노출시킨다.
일부 실시예에서, 설계 요구사항에 따라, 계단 영역(100a)에 형성된 제1 개구(128)는 100 nm 내지 300 nm의 CD를 가질 수 있고, 채널 영역(100b)에 형성된 채널 컨택 개구(130)는 20 nm 내지 80 nm의 CD를 가질 수 있다. 일부 실시예에서, 제1 에칭 공정은 RIE(reactive ion etching, 반응성 이온 에칭) 에칭, ICP(inductively coupled plasma, 유도 결합 플라즈마) 에칭, CCP(capacitive coupled plasma, 용량 결합 플라즈마) 에칭, MERIE(magnetically enhanced reactive ion etching, 자기 강화 반응성 이온 에칭) 에칭, 플라즈마 에칭 및/또는 다른 에칭 방법을 포함할 수 있다. 제1 에칭 공정 동안, 하나 이상의 적절한 처리 가스가 에칭 챔버로 도입될 수 있다. 처리 가스는 처리 가스가 제2 유전체층(110)(예를 들어, SiO)과 상단 채널 컨택(122)(예를 들어, 폴리 실리콘) 사이에서 우수한 에칭 선택성을 가질 수 있다는 점에서 선택될 수 있다. CF4, CHF3, CH2F2, C4F8, C5F8, SF6, NF3 또는 기타 적절한 가스와 같은 다양한 처리 가스가 제1 에칭 공정에서 선택될 수 있다.
제1 에칭 공정의 예에서, CCP 에칭이 적용된다. CCP 에칭에서, CF4와 같은 처리 가스가 에칭 챔버로 도입될 수 있다. CF4는 에칭 챔버에서 생성된 에칭 플라즈마에서 자유 F(fluorine, 불소) 라디칼을 형성하기 위해 해리된다. 자유 F 라디칼은 SiO와 추가로 반응하여 휘발성 부산물 SiF4를 형성한다. 일부 실시예에서, F 자유 라디칼 생성을 증가시킴으로써 에칭 속도를 증가시킬 뿐만 아니라 에칭 프로파일을 더 등방성으로 만들기 위해 O2가 CF4 가스에 첨가될 수 있다. 예에서, 제1 에칭 공정은 30 ℃ 내지 70 ℃의 처리 온도, 10 mTorr 내지 80 mTorr의 처리 압력 및 2분 미만의 처리 시간을 가질 수 있다.
도 4에서, 마스크 스택(112)의 제1 및 제2 패턴 위에 보호(또는 폴리머)층(132)이 형성될 수 있다. 마이크로 로딩 효과에 따라, 필름은 바람직하게는 비교적 작은 크기를 갖는 미세 구조(개구)에서 보다 비교적 큰 크기를 갖는 미세 구조(개구)에서 형성된다. 제2 패턴(124)이 제1 패턴(126)보다 CD가 크므로, 보호층(132)은 제2 패턴(124)에서 더 높은 증착률을 가질 수 있다. 증착 시간과 공정 조건을 정밀하게 제어함으로써, 보호층(132)이 채널 영역(100b) 위에 위치하는 마스크 스택(112)의 제1 패턴(126) 위에 축적될 수 있다. 일부 실시예에서, 보호층(132)은 공정 조건에 따라, 채널 컨택 개구(130)를 추가로 채우거나 또는 채널 컨택 개구(130)를 부분적으로 채울 수 있다.
한편, 보호층(132)은 제1 패턴(124)의 측면 부분, 제1 개구(128)의 측면 부분을 따라, 그리고 제1 개구(128)의 바닥 부분 위에 균일하게 형성될 수 있다. 도 4에 도시된 바와 같이, 보호층(132)은 마스크 스택(112)의 상단 표면을 추가로 덮을 수 있다.
일부 실시예에서, 보호층(132)은 제1 에칭 공정을 수행하기 위해 동일한 에칭 챔버에서 형성된 폴리머일 수 있다. 보호층(132)은 C4F6, C4F8, CHF3, CH2F2와 같은 적절한 처리 가스를 적용함으로써 형성될 수 있다. 처리 가스는 상대적으로 낮은 불소/탄소(F/C) 비율을 갖는 폴리머 형성 가스이다. 바람직하게는, 폴리머 형성 가스의 F/C 비율은 3 미만이고, 보다 바람직하게는, 폴리머 형성 가스의 F/C 비율은 최대 약 2이다. 적절한 폴리머 형성 가스는 프레온 134(CHF2-CHF2), 옥타플루오로사이클로부탄(C4F8) 및 트리플루오로메탄(CHF3)을 포함하는 (하이드로) 플루오로카본 가스일 수 있다.
보호층을 형성하는 공정 조건은 제1 에칭 공정을 수행하는 공정 조건과 다를 수 있다. 예를 들어, 보호층(132)을 형성하기 위한 처리 가스는 제1 에칭 공정을 수행하기 위한 처리 가스보다 높은 C 대 F 비율을 가질 수 있다. 수소를 포함하는 처리 가스는 중합되는 경향이 있기 때문에 수소를 포함하는 처리 가스가 보호층을 형성하는 데 바람직하다. 또한, 기판(102)에 결합된 바이어스 전압은 제1 에칭 공정 동안 기판(102)에 결합된 바이어스 전압에 비해 보호층의 형성 동안 더 작을 수 있다. 일부 실시예에서, 보호층(132)의 조성, 밀도 및 두께는 처리 가스의 C 대 F 비율, 처리 압력 및 처리 시간을 변경함으로써 조정될 수 있다. 예를 들어, C 대 F 비율이 증가하면 중합이 증가한다.
일부 실시예에서, 보호층(132)은 에칭 챔버에서 생성된 증착 플라즈마에서 처리 가스의 해리를 통해 탄화수소, 플루오로카본, 클로로플루오로카본(chlorofluorocarbons, CFCs) 또는 기타 탄소질 화합물을 포함할 수 있다. 보호 층을 형성하기 위한 예시적인 처리 온도는 10 ℃ 내지 70 ℃일 수 있고, 예시적인 처리 압력은 10 mTorr 내지 80 mTorr일 수 있으며, 예시적인 처리 시간은 3분보다 작을 수 있다.
다른 실시예에서, 보호층(132)은 CVD 챔버 또는 확산 챔버와 같은 에칭 챔버가 아니라 다른 처리 챔버에서 형성될 수 있다. 예를 들어, 보호층(132)은 화학 기상 증착(CVD), 열선 CVD, 파릴렌 중합, 플라즈마 강화 CVD, 플라즈마 보조 CVD, 플라즈마 CVD, 플라즈마 중합 또는 확산 공정을 적용하여 형성될 수 있다.
도 5에서, 제2 에칭 공정이 수행된다. 제2 에칭 공정은 메모리 장치(100)를 에칭하고 마스크 스택(112)의 제2 패턴을 메모리 장치(100)의 계단 영역으로 추가로 전사한다. 제2 에칭 공정 동안, 제1 개구(128)는 제2 유전체층(110)을 통해 연장되어 제1 유전체층(108) 내부로 연장된다. 적절한 에칭 가스 및 에칭 시간을 선택함으로써, 제1 개구(128)가 절연층(106)을 통해 추가로 연장되어 워드 라인(104) 상에 도달한다. 제2 에칭 공정이 완료되면, 제1 개구(128)는 제2 개구(134)가 된다. 제2 개구(134) 각각은 각각의 워드 라인을 노출시키기 위해 측면 부분 및 바닥 부분을 갖는다. 제2 개구(134)는 원통 형상, 정사각형 기둥 형상, 타원 기둥 형상, 또는 다른 적절한 형상을 가질 수 있다.
제2 에칭 공정 동안, 제1 개구(128)(도 4에 도시됨)를 덮는 보호층(132)의 일부는 제2 에칭 공정에서 생성된 에칭 플라즈마에 의해 제거될 수 있다. 마스크 스택(112)의 제1 패턴(126) 위의 나머지 보호층(132)은 132'이 된다. 한편, 채널 영역(100b)은 제2 에칭 공정 동안 채널 영역(100b) 위에 형성된 보호층(132)의 나머지 부분(132')에 의해 보호될 수 있다. 일부 실시예에서, 제2 에칭 공정 동안 채널 영역(100b)에서 마스크 스택(112)의 제1 패턴 위에 추가 보호층을 형성하는 것을 돕기 위해 적절한 처리 가스 및 공정 조건이 선택될 수 있다. 따라서, 보호층(132')은 채널 영역(110b)에 마스크 스택(112)의 제1 패턴 위의 보호층(132)의 나머지 부분 및 제2 에칭 공정 동안 형성된 추가 부분을 포함할 수 있다. 보호층(132)의 나머지 부분은 제2 에칭 공정 동안 형성된 추가 부분에 의해 덮여진다.
제1/제2 유전체층(예를 들어, SiO)과 워드 라인(예를 들어, SiN) 사이에서 양호한 에칭 선택성을 달성하기 위해 제2 에칭 공정에서 적절한 처리 가스가 선택될 수 있다. 예를 들어, 제2 에칭 공정의 처리 가스는 CF4, C4F8, C5F8, SF6, NF3 또는 다른 적절한 가스를 포함할 수 있다. 우수한 에칭 선택성을 달성하기 위해, 끝점 검출(end point detecting) 기술을 통해 처리 시간이 또한 정밀하게 제어될 수도 있다. 제2 에칭 공정은 30 ℃ 내지 70 ℃의 처리 온도, 10 mTorr 내지 80 mTorr의 처리 압력 및 15분보다 많은 처리 시간을 가질 수 있다.
도 6에서, 마스크 스택(112) 및 나머지 보호층(132')을 제거하기 위해 플라즈마 애싱(ashing)이 적용될 수 있다. 플라즈마 애싱은 에칭 챔버에서 수행되는 인시튜(in-situ) 공정, 또는 스트립/애쉬(ash) 도구에서 수행되는 엑스시튜(ex-situ) 공정일 수 있다. 플라즈마 애싱 동안, O2 가스와 형성 가스(즉, N2의 3-20% H2)가 마스크 스택(112) 및 나머지 보호층(132')을 제거하기 위해 적용될 수 있다. 플라즈마 애싱은 100 ℃ 내지 300 ℃의 온도, 2000 W 내지 4000 W의 전력 및 50 Torr 내지 200 Torr의 압력을 가질 수 있다. 플라즈마 애싱이 완료되면, 후속 습식 세정이 남아 있는 애싱 잔류물을 제거하기 위해 적용될 수 있다.
여전히 도 6을 참조하면, 마스크 스택(112)과 나머지 보호층(132')이 제2 에칭 공정에 의해 제거되는 경우, 제2 개구(134)는 워드 라인 컨택 개구(136)가 되고, 채널 컨택 개구(130)는 비트 라인 컨택 개구(138)가 된다. 도 6에 도시된 바와 같이, 워드 라인 컨택 개구(136)는 제2 유전체층(110)을 통과하고, 제2 유전체층(108) 내로 연장되며, 절연층(106)을 통과하고, 워드 라인(104) 상에 도달한다. 각각의 워드 라인 컨택 개구(136)는 원통 형상을 가질 수 있고 각각의 워드 라인(104)을 노출시킨다. 비트 라인 컨택 개구(138)는 제2 유전체층(110)에 형성되고 상단 채널 컨택(122)을 노출시킨다. 비트 라인 컨택 개구(138)는 또한 원통 형상을 가질 수 있다. 일부 실시예에서, 설계 요구사항에 따라, 워드 라인 컨택 개구(136)는 100 nm 내지 300 nm의 CD 및 4 um 내지 8 um의 깊이를 가질 수 있고, 비트 라인 컨택 개구는 20 nm 내지 80 nm의 CD 및 0.1 um 내지 0.4의 깊이를 가질 수 있다.
도 7은 본 개시의 일부 실시예에 따라 3D NAND 메모리 장치를 제조하기 위한 공정(700)의 흐름도이다. 공정(700)은 복수의 패턴이 3D NAND 메모리 장치 위에 형성되는 단계(704)에서 시작한다. 패턴은 메모리 장치의 채널 영역 위에 위치하는 제1 패턴 및 메모리 장치의 계단 영역 위에 위치하는 제2 패턴을 갖는다. 제1 패턴은 제2 패턴보다 더 작은 CD를 갖는다. 일부 실시예에서, 단계 304는 도 1을 참조하여 예시된 바와 같이 수행될 수 있다.
공정(700)은 제1 패턴 및 제2 패턴을 각각 채널 영역 및 계단 영역으로 전사하기 위해 제1 에칭 공정이 수행되는 단계(706)로 진행한다. 제1 에칭 공정은 채널 영역에 복수의 비트 라인 컨택 개구를 형성한다. 각각의 비트 라인 컨택 개구는 채널 영역에서 각각의 상단 채널 컨택을 노출시킨다. 한편, 제1 에칭 공정은 제2 패턴을 메모리 장치의 계단 영역으로 전사하여 복수의 워드 라인 트렌치를 형성한다. 일부 실시예에서, 단계 706은 도 3을 참조하여 예시된 바와 같이 수행될 수 있다.
공정(700)의 단계(708)에서, 보호층은 채널 영역의 비트 라인 컨택 개구 위에 축적되도록 형성된다. 보호층은 비트 라인 컨택 개구를 추가로 채운다. 마이크로 로딩 효과로 인해, 보호층은 메모리 장치의 계단 영역에 형성된 워드 라인 트렌치를 더욱 균일하게 덮는다. 일부 실시예에서, 보호층은 제1 에칭 공정을 수행하기 위해 동일한 에칭 챔버에 형성된 폴리머일 수 있다. 보호층(132)은 C4F6, C4F8, CHF3, CH2F2와 같은 적절한 처리 가스를 적용함으로써 형성될 수 있다. 보호층을 형성하는 공정 조건은 제1 에칭 공정을 수행하는 공정 조건과 다르다.
일부 실시예에서, 보호층(132)은 에칭 챔버에서 생성된 증착 플라즈마에서 처리 가스의 해리를 통해 탄화수소, 플루오로카본, 클로로플루오로카본(CFC) 또는 다른 탄소질 화합물을 포함할 수 있다. 다른 실시예에서, 보호층(132)은 CVD 처리 챔버 또는 확산 챔버와 같은 에칭 챔버가 아니라 다른 처리 챔버에서 형성될 수 있다. 예를 들어, 보호층은 화학 기상 증착(CVD), 열선 CVD, 파릴렌 중합, 플라즈마 강화 CVD, 플라즈마 보조 CVD, 플라즈마 CVD, 플라즈마 중합 또는 확산 공정을 적용하여 형성될 수 있다. 일부 실시예에서, 단계 708은 도 4를 참조하여 예시된 바와 같이 수행될 수 있다.
그 다음, 공정(700)은 제2 에칭 공정이 수행되는 단계(710)로 진행한다. 제2 에칭 공정은 메모리 장치를 에칭하고 마스크 스택의 제2 패턴을 메모리 장치의 계단 영역으로 추가로 전사한다. 제2 에칭 공정 동안, 채널 영역은 보호층에 의해 보호되고, 워드 라인 트렌치는 메모리 장치의 계단 영역으로 추가로 연장된다. 제2 에칭 공정이 완료되는 경우, 워드 라인 트렌치가 워드 라인 컨택 개구부가 된다. 워드 라인 컨택 개구는 메모리 장치의 계단으로 연장되고 메모리 장치의 워드 라인을 노출시킨다. 일부 실시예에서, 단계 710은 도 5를 참조하여 예시된 바와 같이 수행될 수 있다.
공정(700)의 단계(712)에서, 마스크 스택 및 보호층을 제거하기 위해 플라즈마 애싱이 적용될 수 있다. 플라즈마 애싱은 에칭 챔버에서 수행되는 인시튜 공정 또는 스트립/애쉬 도구에서 수행되는 엑스시튜 공정일 수 있다. 플라즈마 애싱 중에, O2 가스와 형성 가스(즉, N2의 3-20% H2)가 마스크 스택과 나머지 보호층을 제거하기 위해 적용될 수 있다.
공정(700) 이전, 도중 및 이후에 추가 단계가 제공될 수 있으며, 설명된 단계 중 일부는 공정(700)의 추가 실시예에 대해 다른 순서로 대체되거나, 제거되거나 또는 수행될 수 있다는 점에 유의해야 한다. 후속 공정 단계에서, 다양한 추가적인 상호 연결 구조(예를 들어, 전도성 라인 및/또는 비아를 갖는 금속화층)가 반도체 장치(100) 위에 형성될 수 있다. 이러한 상호 연결 구조는 기능 회로를 형성하기 위해 반도체 장치(100)를 다른 컨택 구조 및/또는 능동 장치와 전기적으로 연결한다. 패시베이션층(passivation layer), 입력/출력 구조 등과 같은 추가 장치 특징이 또한 형성될 수 있다.
여기에서 설명된 다양한 실시예는 관련 예에 비해 몇 가지 장점을 제공한다. 예를 들어, 작은 CD를 갖는 제1 패턴과 큰 CD를 갖는 제2 패턴과 같이 메모리 장치에서 다른 치수를 갖는 패턴을 형성하기 위해, 관련 에칭 공정은 비용과 공정 복잡성을 증가시키는 하나 이상의 마스크층을 필요로 한다. 개시된 에칭 공정에서, 메모리 장치의 제1 및 제2 패턴은 단일 마스크층을 통해 형성된다. 본 개시에 따르면, 제1 패턴은 에칭 공정에 의해 형성될 수 있고, 그 다음 인시튜 형성된 보호(또는 폴리머)층에 의해 보호될 수 있다. 에칭 공정은 이후 미세 구조에서 제2 패턴의 형성을 완료한다. 그 후, 보호층과 마스크층이 제거된다. 본 개시는 단일 마스크층에 상이한 치수를 갖는 패턴을 형성함으로써 저비용 및 더 적은 공정 복잡성을 갖는 신규한 에칭 공정을 제공한다.
전술한 내용은 당업자가 본 개시의 측면을 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고 그리고/또는 본 명세서에 도입된 실시예의 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계하거나 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 이해해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어남이 없이 본 명세서에서 다양한 변경, 대체 및 개조를 할 수 있다는 것을 인식해야 한다.

Claims (20)

  1. 웨이퍼를 처리하기 위한 방법으로서,
    미세 구조 상에 마스크를 형성하는 단계 ― 상기 마스크는 상기 미세 구조의 제1 영역 위에 위치되는 제1 패턴 및 상기 미세 구조의 제2 영역 위에 위치되는 제2 패턴을 포함함 ―;
    상기 마스크의 제1 및 제2 패턴을 상기 미세 구조의 제1 및 제2 영역으로 각각 전사하기 위해 상기 마스크에 형성된 제1 및 제2 패턴에 따라 상기 미세 구조를 에칭하는 제1 에칭 공정을 수행하는 단계;
    상기 미세 구조의 제1 영역 위에 위치되는 마스크의 제1 패턴 위에 보호층을 형성하는 단계;
    상기 미세 구조를 에칭하고 상기 마스크의 제2 패턴을 상기 미세 구조의 제2 영역으로 추가로 전사하는 제2 에칭 공정을 수행하는 단계; 및
    상기 미세 구조에서 상기 마스크와 상기 보호층을 제거하는 단계
    를 포함하는 웨이퍼를 처리하기 위한 방법.
  2. 제1항에 있어서,
    상기 미세 구조 상에 상기 마스크를 형성하는 단계는,
    제1 임계 치수로 상기 제1 영역 위에 상기 마스크의 제1 패턴을 형성하는 단계; 및
    제2 임계 치수로 상기 제2 영역 위에 상기 마스크의 제2 패턴을 형성하는 단계
    를 포함하는, 웨이퍼를 처리하기 위한 방법.
  3. 제2항에 있어서,
    상기 제1 임계 치수는 상기 제2 임계 치수보다 작은,
    웨이퍼를 처리하기 위한 방법.
  4. 제1항에 있어서,
    상기 미세 구조의 제1 영역은 상기 제2 에칭 공정 동안 상기 보호층에 의해 보호되는,
    웨이퍼를 처리하기 위한 방법.
  5. 제1항에 있어서,
    상기 미세 구조의 제1 영역은 유전체층 내에 복수의 상단 채널 컨택을 포함하는,
    웨이퍼를 처리하기 위한 방법.
  6. 제5항에 있어서,
    상기 제1 에칭 공정을 수행하는 단계는,
    상기 복수의 상단 채널 컨택을 노출시키고 상기 유전체층 내에 복수의 채널 컨택 개구를 형성하기 위해 상기 마스크의 제1 패턴을 상기 제1 영역으로 전사하는 단계; 및
    상기 유전체층에 복수의 트렌치를 형성하기 위해 상기 마스크의 제2 패턴을 상기 제2 영역으로 전사하는 단계 ― 상기 트렌치는 측면 부분 및 바닥 부분을 갖고 있음 ―
    를 더 포함하는, 웨이퍼를 처리하기 위한 방법.
  7. 제6항에 있어서,
    상기 마스크의 제1 패턴 위에 상기 보호층을 형성하는 단계는,
    상기 복수의 채널 컨택 개구를 채우기 위해 상기 보호층을 형성하는 단계
    를 포함하며,
    상기 보호층은 상기 마스크의 제1 패턴의 상단 표면 상에 추가로 축적되고, 상기 미세 구조의 제2 영역에서 상기 트렌치의 측면 부분 및 바닥 부분을 따라 균일하게 형성되는,
    웨이퍼를 처리하기 위한 방법.
  8. 제1항에 있어서,
    상기 마스크의 제1 패턴 위에 상기 보호층을 형성하는 단계는,
    상기 보호층을 형성하기 위해 처리 가스를 도입하는 단계
    를 포함하며,
    상기 처리 가스는 탄소 원소, 수소 원소 또는 불소 원소 중 적어도 하나를 포함하는,
    웨이퍼를 처리하기 위한 방법.
  9. 제1항에 있어서,
    제2 에칭 공정을 수행하는 단계는,
    상기 미세 구조의 제1 영역 위에 위치되는 마스크의 제1 패턴 위에 중합체층을 형성하는 단계
    를 더 포함하는, 웨이퍼를 처리하기 위한 방법.
  10. 제1항에 있어서,
    상기 미세 구조의 제2 영역은 복수의 워드 라인을 포함하는,
    웨이퍼를 처리하기 위한 방법.
  11. 제10항에 있어서,
    상기 제2 에칭 공정을 수행하는 단계는,
    상기 복수의 워드 라인을 노출시키기 위해 상기 마스크의 제2 패턴을 상기 미세 구조의 제2 영역으로 추가로 전사하는 단계
    를 포함하는, 웨이퍼를 처리하기 위한 방법.
  12. 제1항에 있어서,
    상기 미세 구조에서 상기 마스크와 상기 보호층을 제거하는 단계는,
    상기 마스크와 상기 보호층을 제거하기 위해 반응 가스를 도입하는 단계
    를 포함하며,
    상기 반응 가스는 산소 원소, 수소 원소 또는 질소 원소 중 적어도 하나를 포함하는,
    웨이퍼를 처리하기 위한 방법.
  13. 제1항에 있어서,
    상기 마스크의 제1 및 제2 패턴에 따라 에칭 챔버에서 상기 미세 구조의 제1 및 제2 영역을 각각 에칭하는 단계;
    상기 제1 영역을 보호하기 위해 상기 에칭 챔버에서 상기 미세 구조의 제1 영역 위에 위치되는 마스크의 제1 패턴 위에 상기 보호층을 형성하는 단계; 및
    상기 마스크의 제2 패턴에 따라 상기 에칭 챔버에서 상기 미세 구조의 제2 영역을 에칭하는 단계
    를 더 포함하는 웨이퍼를 처리하기 위한 방법.
  14. 제1항에 있어서,
    상기 제1 및 제2 에칭 공정은 제1 처리 챔버에서 수행되고 상기 보호층은 제2 처리 챔버에서 형성되는,
    웨이퍼를 처리하기 위한 방법.
  15. 메모리 구조를 제조하기 위한 방법으로서,
    메모리 구조 상에 패턴 전사를 위한 마스크 스택을 형성하는 단계 ― 상기 메모리 구조는 기판 위에 형성되고 적어도 채널 영역 및 워드 라인 영역을 포함하며, 상기 마스크 스택은 상기 채널 영역 위에 위치되는 제1 패턴 및 상기 워드 라인 영역 위에 위치되는 제2 패턴을 가지고 있음 ―;
    상기 제1 및 제2 패턴을 상기 메모리 구조의 채널 영역 및 워드 라인 영역으로 각각 전사하기 위해 상기 마스크 스택에 형성된 제1 및 제2 패턴에 따라 상기 메모리 구조를 에칭하는 제1 에칭 공정을 수행하는 단계 ― 복수의 채널 컨택 개구가 상기 제1 에칭 공정에 의해 상기 채널 영역에 형성됨 ―;
    상기 메모리 구조의 채널 영역 위에 위치되는 마스크 스택의 제1 패턴 위에 보호층을 형성하는 단계;
    상기 메모리 구조를 에칭하고 상기 마스크 스택의 제2 패턴을 상기 메모리 구조의 워드 라인 영역으로 추가로 전사하는 제2 에칭 공정을 수행하는 단계 ― 복수의 워드 라인 컨택 개구가 상기 제2 에칭 공정에 의해 상기 워드 라인 영역에 형성됨 ―; 및
    상기 채널 영역에서 상기 마스크 스택과 상기 보호층을 제거하는 단계
    를 포함하는 메모리 구조를 제조하기 위한 방법.
  16. 제15항에 있어서,
    상기 제1 및 제2 에칭 공정과 상기 보호층을 형성하는 단계는 동일한 처리 챔버에서 수행되는,
    메모리 구조를 제조하기 위한 방법.
  17. 제15항에 있어서,
    상기 제1 및 제2 에칭 공정은 제1 처리 챔버에서 수행되고 상기 보호층은 제2 처리 챔버에서 형성되는,
    메모리 구조를 제조하기 위한 방법.
  18. 제15항에 있어서,
    상기 보호층은 탄소 원소, 수소 원소 또는 불소 원소 중 적어도 하나를 포함하는,
    메모리 구조를 제조하기 위한 방법.
  19. 3D-NAND 구조를 처리하기 위한 방법으로서,
    3D-NAND 구조 상에 패턴 전사를 위한 마스크 스택을 형성하는 단계 ― 상기 3D-NAND 구조는 기판 위에 형성되고 채널 영역 및 계단 영역을 포함하며, 상기 채널 영역은 유전체층 내에 복수의 상단 채널 컨택을 포함하고 상기 계단 영역은 계단 구성으로 적층된 복수의 워드 라인을 포함하며, 상기 마스크 스택은 하나 이상의 층을 포함함 ―;
    상기 마스크 스택에 제1 및 제2 패턴을 형성하는 단계 ― 상기 제1 패턴은 상기 채널 영역 위에 위치되고 제2 패턴은 상기 계단 영역 위에 위치되며, 상기 제1 패턴은 상기 제2 패턴보다 더 작은 임계 치수(critical dimension, CD)를 가지고 있음 ―;
    상기 마스크 스택의 제1 및 제2 패턴을 상기 3D-NAND 구조로 전사하기 위해 상기 마스크 스택에 형성된 제1 및 제2 패턴에 따라 상기 3D-NAND를 에칭하는 단계 ― 상기 마스크 스택의 제1 패턴은 상기 복수의 상단 채널 컨택을 노출시키고 상기 유전체층 내에 복수의 채널 컨택 개구를 형성하기 위해 상기 채널 영역으로 전사됨 ―;
    상기 3D-NAND 구조의 채널 영역 위에 위치되는 마스크 스택의 제1 패턴 위에 보호층을 형성하는 단계 ― 상기 보호층은 상기 채널 영역을 덮고 상기 복수의 채널 컨택 개구를 추가로 채움 ―;
    상기 마스크 스택의 제2 패턴을 상기 계단 영역으로 전사하기 위해 상기 3D-NAND 구조를 에칭하는 단계 ― 상기 마스크 스택의 제2 패턴은 상기 복수의 워드 라인을 노출시키고 상기 계단 영역에 복수의 워드 라인 컨택 개구를 형성하기 위해 상기 계단 영역으로 전사됨 ―; 및
    상기 3D-NAND 구조에서 상기 마스크 스택과 상기 보호층을 제거하는 단계
    를 포함하는 3D-NAND 구조를 처리하기 위한 방법.
  20. 제19항에 있어서,
    상기 제1 및 제2 에칭 공정과 상기 보호층의 형성은 동일한 처리 챔버에서 수행되는,
    3D-NAND 구조를 처리하기 위한 방법.
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