KR20210072939A - 패키지 기판 및 이를 포함하는 멀티 칩 패키지 - Google Patents

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KR20210072939A
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disposed
substrate
wiring layer
wiring
package
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KR1020190163279A
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지윤제
김태성
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삼성전기주식회사
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Abstract

본 개시는 기판; 상기 기판 상에 배치되며, 제1관통부를 갖는 제1구조체; 상기 기판 상에서 상기 제1관통부 내에 배치된 제1배선층; 상기 기판 상에서 상기 제1관통부 내에 배치되며, 제1배선층의 적어도 일부를 덮는 제1절연층; 및 상기 제1절연층 상에 배치된 제2배선층; 을 포함하는, 패키지 기판 및 이를 포함하는 멀티 칩 패키지에 관한 것이다.

Description

패키지 기판 및 이를 포함하는 멀티 칩 패키지{PACKAGE SUBSTRATE AND MULTI CHIP PACKAGE COMPRISING THE SAME}
본 개시는 패키지 기판 및 이를 포함하는 멀티 칩 패키지에 관한 것이다.
전체 시스템 칩을 단일의 실리콘 다이로 제작하는 것과 비교하여, 다이를 칩렛(Chiplet)화 하여 나누는 경우, 칩을 더 저렴하게 제조할 수 있으며, 수율 문제로 인한 폐기 비용도 저감시킬 수 있다. 최근에는 이러한 칩렛화의 트렌드(Trend)에 맞춰서, 칩렛간 인터커넥션 기술이 대두되고 있다. 예를 들면, 실리콘 인터포저를 포함하는 기판이나, 다이 투 다이의 전기적 연결이 가능한 실리콘계 인터커넥트 브리지를 포함하는 기판 등이 개발되고 있다. 다만, 이러한 기술들은 고가의 인터커넥션용 실리콘 다이의 제조가 필요하다. 또한, 실리콘계 인터커넥트 브리지의 경우 브리지의 실리콘 재료와 기판의 올가닉 재료간의 CTE(Coefficient of Thermal Expansion) 미스매치에 의한 신뢰성 이슈가 존재한다.
본 개시의 여러 목적 중 하나는 비교적 저렴하게 멀티 칩 인터커넥션을 제공할 수 있는 패키지 기판 및 이를 포함하는 멀티 칩 패키지를 제공하는 것이다.
본 개시의 여러 목적 중 하나는 수율 저하 리스크를 감소시킬 수 있는 패키지 기판 및 이를 포함하는 멀티 칩 패키지를 제공하는 것이다.
본 개시의 여러 목적 중 다른 하나는 배선 설계의 자유도가 높은 패키지 기판 및 이를 포함하는 멀티 칩 패키지를 제공하는 것이다.
본 개시의 여러 목적 중 다른 하나는 휨 제어에 유리하는 등 신뢰성이 우수한 패키지 기판 및 이를 포함하는 멀티 칩 패키지를 제공하는 것이다.
본 개시의 여러 목적 중 다른 하나는 슬림 구조가 가능한 패키지 기판 및 이를 포함하는 멀티 칩 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 기판 상에 댐 형태의 구조체를 형성하고, 구조체를 통하여 제공되는 관통부 내에 배선층 및 절연층 등을 순차적으로 형성하여, 미세회로를 구현하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 패키지 기판은, 기판; 상기 기판 상에 배치되며, 제1관통부를 갖는 제1구조체; 상기 기판 상에서 상기 제1관통부 내에 배치된 제1배선층; 상기 기판 상에서 상기 제1관통부 내에 배치되며, 제1배선층의 적어도 일부를 덮는 제1절연층; 및 상기 제1절연층 상에 배치된 제2배선층; 을 포함하는 것일 수 있다.
예를 들면, 본 개시에서 제안하는 일례에 따른 멀티 칩 패키지는, 기판, 상기 기판 상에 배치되며 제1관통부를 갖는 제1구조체, 상기 기판 상에서 상기 제1관통부 내에 배치된 제1배선층, 상기 기판 상에서 상기 제1관통부 내에 배치되며 제1배선층의 적어도 일부를 덮는 제1절연층, 및 상기 제1절연층 상에 배치된 제2배선층을 포함하는, 패키지 기판; 상기 패키지 기판 상에 배치되며, 제1접속패드들을 갖는 제1반도체칩; 및 상기 패키지 기판 상에서 상기 제1반도체칩 주위에 배치되며, 제2접속패드들을 갖는 제2반도체칩; 을 포함하며, 상기 제1접속패드들 중 적어도 하나 및 상기 제2접속패드들 중 적어도 하나는 상기 제1배선층을 통하여 서로 전기적으로 연결된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 비교적 저렴하게 멀티 칩 인터커넥션을 제공할 수 있는 패키지 기판 및 이를 포함하는 멀티 칩 패키지를 제공할 수 있다.
본 개시의 여러 효과 중 다른 일 효과로서 수율 저하 리스크를 감소시킬 수 있는 패키지 기판 및 이를 포함하는 멀티 칩 패키지를 제공할 수 있다
본 개시의 여러 효과 중 다른 일 효과로서 배선 설계의 자유도가 높은 패키지 기판 및 이를 포함하는 멀티 칩 패키지를 제공할 수 있다
본 개시의 여러 효과 중 다른 일 효과로서 휨 제어에 유리하는 등 신뢰성이 우수한 패키지 기판 및 이를 포함하는 멀티 칩 패키지를 제공할 수 있다
본 개시의 여러 효과 중 다른 일 효과로서 슬림 구조가 가능한 패키지 기판 및 이를 포함하는 멀티 칩 패키지를 제공할 수 있다
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 일례에 따른 멀티 칩 패키지를 개략적으로 나타낸 단면도다.
도 4는 도 3의 멀티 칩 패키지에 적용된 일례에 따른 패키지 기판을 위에서 바라 보았을 때의 개략적인 평면도다.
도 5 및 도 6은 도 3의 멀티 칩 패키지에 적용된 일례에 따른 패키지 기판의 제조 일례를 개략적으로 나타낸 공정도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 서로 조합될 수도 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camer), 디지털 스틸 카메라(digital still camer), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 메인보드(1110)가 수용되어 있으며, 이러한 메인보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 반도체 패키지(1121)는 인쇄회로기판 형태의 패키지 기판 상에 멀티 칩이 배치된 형태일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
도 3은 일례에 따른 멀티 칩 패키지를 개략적으로 나타낸 단면도다.
도 4는 도 3의 멀티 칩 패키지에 적용된 일례에 따른 패키지 기판을 위에서 바라 보았을 때의 개략적인 평면도다.
도면을 참조하면, 일례에 따른 멀티 칩 패키지(500)는 패키지 기판(100), 패키지 기판(100) 상에 배치된 제1반도체칩(310), 및 패키지 기판(100) 상에서 제1반도체칩(310) 주위에 배치된 제2반도체칩(320)을 포함한다. 패키지 기판(100)은 기판(110), 기판(110) 상에 배치되며 관통부(120H)를 갖는 구조체(120), 및 기판(110) 상에서 관통부(120H) 내에 배치된 절연층(130)과 배선층(140)과 배선비아층(150)을 포함한다. 제1 및 제2반도체칩(310, 320)은 각각 패키지 기판(100)의 배선층(140)과 전기적으로 연결될 수 있으며, 이를 통하여 서로 전기적으로 연결될 수 있다.
상술한 바와 같이, 최근에는 이러한 칩렛화의 트렌드에 맞춰서, 칩렛간 인터커넥션 기술이 대두되고 있다. 예를 들면, 실리콘 인터포저를 포함하는 기판이나, 다이 투 다이의 전기적 연결이 가능한 실리콘계 인터커넥트 브리지를 포함하는 기판 등이 개발되고 있다. 다만, 이러한 기술들은 고가의 인터커넥션용 실리콘 다이의 제조가 필요하다. 또한, 실리콘계 인터커넥트 브리지의 경우 브리지의 실리콘 재료와 기판의 올가닉 재료간의 CTE 미스매치에 의한 신뢰성 이슈가 존재한다.
반면, 일례에 따른 멀티 칩 패키지(500)는 올가닉 형태의 브리지 회로를 제공하는 패키지 기판(100)을 통하여 멀티 칩간 인터커넥션을 제공할 수 있다. 예를 들면, 일례에 따른 패키지 기판(100)은 기판(110) 상에 댐 형태의 구조체(120)를 형성하고, 구조체(120)를 통하여 제공되는 관통부(120H) 내에 배선층(140) 및 절연층(130) 등을 순차적으로 형성하여 제조될 수 있다. 이 경우, 기본적으로 실리콘 베이스가 아닌 올가닉 베이스로 공정이 진행될 수 있는바, 비용 저감이 가능하며, 공정 난이도를 낮출 수 있다. 또한, 별도의 브리지 다이 삽입이 불필요하기 때문에 수율 저하 리스크도 감소시킬 수 있다. 또한, 절연층(130)의 재료로는 액상의 감광성 재료를 이용할 수 있는바, 미세회로 구현이 가능하며, 디자인 자유도가 높다. 따라서, 멀티 칩간 인터커넥션을 위한 국부적인 미세회로가 필요할 때 용이하게 대응이 가능하다. 또한, 국부적으로만 이종재료를 적용할 수 있으며, 별도의 브리지 다이 삽입 등을 위한 캐비티 공정이 없는바, 휨 제어에도 유리하다. 또한, 별도의 인터포저 기판을 생략할 수 있는바, 제품의 슬림 구조에도 유리하다. 또한, 배선층(140) 등이 기판(110)에 일체화된 구조인바, 기판(110) 내부의 회로 배선을 배선층(140)과 용이하게 연결할 수 있으며, 따라서 신호적 손실이 적다.
한편, 일례에 따른 패키지 기판(100)은 구조체(120), 절연층(130), 배선층(140), 및 배선비아층(150)이 각각 복수 층으로 구성될 수 있다. 예를 들면, 일례에 따른 패키지 기판(100)은, 기판(100), 기판(100) 상에 배치되며 제1관통부(121H)를 갖는 제1구조체(121), 제1구조체(121) 상에 배치되며 제2관통부(122H)를 갖는 제2구조체(122), 기판(100) 상에서 제1관통부(121H) 내에 배치된 제1배선층(141), 기판(100) 상에서 제1관통부(121H) 내에 배치되며 제1배선층(141)의 적어도 일부를 덮는 제1절연층(131), 제1절연층(131) 상에서 제2관통부(122H) 내에 배치된 제2배선층(142), 제1관통부(121H) 내에서 제1절연층(131)을 관통하며 제1 및 제2배선층(141, 142)을 연결하는 제1배선비아층(151), 제1절연층(131) 상에서 제2관통부(122H) 내에 배치되며 제2배선층(142)의 적어도 일부를 덮는 제2절연층(132), 제2절연층(132) 상에 배치된 제3배선층(143), 및 제2관통부(122H) 내에서 제2절연층(132)을 관통하며 제2 및 제3배선층(142, 143)을 연결하는 제2배선비아층(152)을 포함할 수 있다. 이와 같이, 미세회로의 층수는 필요한 만큼 조정될 수 있다.
한편, 일례에 따른 패키지 기판(100)은 기판(110) 상에서 구조체(120)의 외측, 예컨대 제1구조체(121)의 외측에 배치된 제4배선층(145)을 더 포함할 수 있다. 제4배선층(145)은 제1배선층(141)과 대응되는 레벨에 배치될 수 있다. 제4배선층(145)은 브리지 회로가 아닌 별도의 회로일 수 있다. 제4배선층(145)의 적어도 일부는 제1배선층(141)의 적어도 일부와 전기적으로 연결될 수 있다. 제1 및 제2반도체칩(310, 320)은 각각 제4배선층(145)의 적어도 일부와 전기적으로 연결될 수 있다. 이와 같이, 디자인 자유도가 높은바, 기판(110) 상에 브리지 회로와는 별개로 일반 배선 회로도 설계할 수 있다. 이때, 제한되지 않는 일례로서, 배선층(140) 중 최상측의 배선층인 제3배선층(143)은 제1피치(P1)를 갖는 복수의 제1패드(143P)를 포함할 수 있고, 제4배선층(145)은 제2피치(P2)를 갖는 복수의 제2패드(145P)를 포함할 수 있으며, 제1피치(P1)는 제2피치(P2) 보다 작을 수 있다. 예컨대, 복수의 제1패드(143P)는 복수의 제2패드(145P) 대비 파인 피치의 미세 회로일 수 있다. 이러한 관계는, 배선층(140) 내의 다른 배선층도 마찬가지일 수 있다.
이하에서는, 도면을 참조하여 일례에 따른 멀티 칩 패키지 및 이에 포함된 일례에 따른 패키지 기판에 대하여 보다 자세히 설명한다.
기판(100)은 다층 인쇄회로기판(PCB: Printed Circuit Board)일 수 있다. 인쇄회로기판(PCB)은 코어 타입의 인쇄회로기판(Cored PCB)일 수 있고, 또는 코어리스 타입의 인쇄회로기판(Coreless PCB)일 수도 있다. 제한되지 않는 일례로서, 기판(100)은 볼 그리드 어레이(BGA: Ball Grid Array) 타입의 인쇄회로기판일 수 있다. 기판(100)은 복수 층의 절연층, 복수 층의 배선층, 및 복수 층의 비아층을 포함할 수 있다. 절연층, 배선층, 및 비아층의 층 수는 특별히 한정되지 않으며, 설계에 따라서 각각 다층일 수도 있고, 각각 단층일 수도 있다.
절연층의 재료로는 절연물질이 사용될 수 있으며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, CCL(Copper Clad Laminate), FCCL(Flexible Copper Clad Laminate), 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), PID(Photo Image-able Dielectric) 등이 사용될 수 있다. 다만, 이에 한정되는 것은 아니며, 특정 절연층, 예컨대 코어층의 재료로 유리판(glass plate)이 사용될 수도 있고, 세라믹 판(Ceramic plate)이 사용될 수도 있다. 필요에 따라서는, 유전 손실이 낮은 LCP(Liquid Crystal Polymer)가 사용될 수도 있다. 복수의 절연층이 이용되는 경우, 각각의 절연층의 재료는 동일하거나 또는 상이할 수 있다.
배선층의 재료로는 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 배선층은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 이들 패턴은 각각 라인(line) 패턴, 플레인(Plane) 패턴 및/또는 패드(Pad) 패턴을 포함할 수 있다.
비아층의 재료로도 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 비아층의 배선비아는 각각 금속물질로 완전히 충전될 수 있으며, 또는 금속물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼 형상, 모래시계 형상, 원통 형상 등 공지된 모든 형상이 적용될 수 있다. 비아층 역시 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 신호 연결을 위한 배선비아, 그라운드 연결을 위한 배선비아, 파워 연결을 위한 배선비아 등을 포함할 수 있다.
구조체(120)는 제1 및 제2구조체(121, 122)를 포함할 수 있다. 제1 및 제2구조체(121, 122)는 각각 제1 및 제2관통부(121H, 122H)를 가질 수 있다. 제1 및 제2관통부(121H, 122H)는 서로 연결되어 관통부(120H)를 구성할 수 있다. 제1 및 제2구조체(121, 122)의 재료는 특별히 한정되지 않으며, 댐 역할을 수행할 수 있는 것이면 무방하다. 제한되지 않는 일례로서, 제1 및 제2구조체(121, 122)는 각각 솔더 레지스트를 포함할 수 있으며, 이 경우 원하는 형태로의 패턴화가 용이한바, 제1 및 제2관통부(121H, 122H)의 구현이 보다 용이할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 및 제2구조체(121, 122)는 다른 공지의 절연재료를 포함할 수도 있고, 필요에 따라서는 금속재료나 세라믹 재료를 포함할 수도 있다.
구조체(120)는 복수 층으로 구성되는 경우 계단 형태를 가질 수 있다. 예를 들면, 제2구조체(122)는 제1구조체(121) 보다 평면적이 작을 수 있다. 따라서, 제1관통부(121H)의 내측 벽면과 제2관통부(122H)의 내측 벽면은 서로 단차를 가질 수 있다. 또한, 제1구조체(121)의 외측 측면과 제2구조체(122)의 외측 측면 역시 서로 단차를 가질 수 있다. 이러한 관점에서, 제2관통부(122H)는 제1관통부(121H) 보다 평면적이 더 넓을 수 있다. 이러한 계단 형태의 구현을 통하여 구조체(120)를 다층으로 구현할 때 얼라인이 보다 수월할 수 있고, 다층의 절연층(130)과 배선층(140)과 배선비아층(150)의 순차적 형성이 보다 용이할 수 있다.
절연층(130)은 제1 및 제2절연층(131, 132)을 포함할 수 있다. 제1 및 제2절연층(131, 132)은 절연재료를 포함할 수 있으며, 그 중에서도 특히 감광성 절연재료인 PID를 포함할 수 있다. PID는 액상 형태로 제공되어 경화될 수 있다. 이를 통하여 미세회로 구현이 용이할 수 있다. 제1 및 제2절연층(131, 132) 사이의 경계는 분명할 수도 있고, 경계가 불분명할 수도 있다.
배선층(140)은 제1 내지 제3배선층(141, 142, 143)을 포함할 수 있다. 제1 내지 제3배선층(141, 142, 143)은 금속물질을 포함할 수 있다. 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 제1 내지 제3배선층(141, 142, 143)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 이들 패턴은 각각 라인(line) 패턴, 플레인(Plane) 패턴 및/또는 패드(Pad) 패턴을 포함할 수 있다. 제4배선층(145)도 상술한 금속물질을 포함할 수 있으며, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 또한, 라인(line) 패턴, 플레인(Plane) 패턴 및/또는 패드(Pad) 패턴을 포함할 수 있다. 제1 내지 제3배선층(141, 142, 143)의 패턴들은 각각 제4배선층(145)의 패턴들 보다 고밀도의 미세회로로 형성될 수 있다.
배선비아층(150)은 제1 및 제2배선비아층(151, 152)을 포함할 수 있다. 제1 및 제2배선비아층(151, 152)은 금속물질을 포함할 수 있다. 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 제1 및 제2배선비아층(151, 152) 각각의 배선비아는 금속물질로 완전히 충전될 수 있으며, 또는 금속물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼 형상, 모래시계 형상, 원통 형상 등 공지된 모든 형상이 적용될 수 있다. 제1 및 제2배선비아층(151, 152) 역시 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 제11 및 제2배선비아층(151, 152)은 각각 신호 연결을 위한 배선비아, 그라운드 연결을 위한 배선비아, 파워 연결을 위한 배선비아 등을 포함할 수 있다.
제1반도체칩(310)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit) 형태의 다이(Die)일 수 있다. 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 제1반도체칩(310)의 제1접속패드(310P)는 제1반도체칩(310)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 구리(Cu)나 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 제1접속패드(310P)를 노출시키는 패시베이션막이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수도 있다. 필요에 따라서는, 제1반도체칩(310)은 바디 상에 제1접속패드(310P)를 재배선하는 재배선층이 형성된 칩 스케일의 패키지드 다이일 수도 있다.
제2반도체칩(320)도 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 다이일 수 있다. 필요에 따라서, 제2반도체칩(320)은 이러한 집적회로(IC)가 복수개 스택된 형태일 수도 있다. 스택된 집적회로(IC)는 TSV(Through Silicon Via) 등을 통하여 서로 전기적으로 연결될 수 있다. 제2반도체칩(320) 역시 다른 구성요소와 전기적으로 연결시키기 위한 제2접속패드(122P)를 가질 수 있으며, 패시베이션막, 절연막 등이 더 배치될 수도 있다. 필요에 따라서는, 제2반도체칩(320)도 칩 스케일의 패키지드 다이일 수 있다
제한되지 않는 일례로서, 제1반도체칩(310)은 어플리케이션 스페셔픽 집적회로(ASIC)일 수 있다. 또는, 제1반도체칩(310)은 필드 프로그래머블 게이트 어레이(FPGA)일 수 있다. 또는, 제1반도체칩(310)은 어플리케이션 스페셔픽 집적회로(ASIC) 및 필드 프로그래머블 게이트 어레이(FPGA)의 칩 세트일 수 있다. 또는, 제1반도체칩(310)은 그래픽스 프로세싱 유닛(GPU)일 수도 있다. 또는, 제1반도체칩(310)은 어플리케이션 스페셔픽 집적회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 및 그래픽스 프로세싱 유닛(GPU)의 칩 세트일 수도 있다. 또한, 제2반도체칩(320)은 각각 고대역폭 메모리(HBM)와 같은 스택 메모리(Stacked Memory)일 수 있다. 제1 및 제2반도체칩(310, 320)은 각각 수십 내지 수백 만개 이상의 I/O를 갖는 고가의 칩일 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2반도체칩(310, 320)은 각각 복수 개가 배치될 수 있으며, 이 경우 패키지 기판(100)의 구조체(120)와 절연층(130)과 배선층(140)과 배선비아층(150)을 통하여 제공되는 미세회로 영역은 복수 개가 국부적으로 서로 독립된 형태로 형성될 수 있다.
제1반도체칩(310)의 적어도 일부는 평면 상에서 배선층(140), 예컨대 제1 내지 제3배선층(141, 142, 143)과 적어도 일부가 중첩되도록 배치될 수 있다. 또한, 제1반도체칩(310)의 적어도 일부는 평면 상에서 제4배선층(145)과 적어도 일부가 중첩되도록 배치될 수 있다. 이때, 제1반도체칩(310)의 복수의 제1접속패드(310P) 중 적어도 하나는 제1연결부재(311, 313)를 통하여 제3배선층(143)의 복수의 제3패드(143P) 중 적어도 하나와 연결될 수 있다. 또한, 제1반도체칩(310)의 복수의 제1접속패드(310P) 중 적어도 하나는 제2연결부재(312, 314)를 통하여 제4배선층(145)의 복수의 제3패드(145P) 중 적어도 하나와 연결될 수 있다.
제2반도체칩(320)의 적어도 일부는 평면 상에서 배선층(140), 예컨대 제1 내지 제3배선층(141, 142, 143)과 적어도 일부가 중첩되도록 배치될 수 있다. 또한, 제2반도체칩(320)의 적어도 일부는 평면 상에서 제4배선층(145)과 적어도 일부가 중첩되도록 배치될 수 있다. 이때, 제2반도체칩(320)의 복수의 제2접속패드(320P) 중 적어도 하나는 제3연결부재(321, 323)를 통하여 제3배선층(143)의 복수의 제3패드(143P) 중 적어도 하나와 연결될 수 있다. 또한, 제2반도체칩(320)의 복수의 제2접속패드(320P) 중 적어도 하나는 제4연결부재(322, 324)를 통하여 제4배선층(145)의 복수의 제3패드(145P) 중 적어도 하나와 연결될 수 있다.
제1 내지 제4연결부재(311, 312, 313, 314, 321, 322, 323, 324)는 각각 제1 내지 제4금속범프(311, 312, 321, 322) 및 제1 내지 제4전기연결금속(313, 314, 323, 324) 중 적어도 하나를 포함할 수 있다. 제1 내지 제4연결부재(311, 312, 313, 314, 321, 322, 323, 324)는 각각 복수 개일 수 있으며, 각각의 피치는 연결된 복수의 패드(143P, 145P)의 피치에 대응될 수 있다. 제1 내지 제4금속범프(311, 312, 321, 322)는 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 기둥(Metal Post)일 수 있으나, 이에 한정되는 것은 아니다. 제1 내지 제4전기연결금속(313, 314, 323, 324)은 각각 구리(Cu)보다 융점이 낮은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금인 솔더(solder)로 형성될 수 있으나, 이는 일례에 불과하며 재질이 이에 한정되는 것은 아니다.
도 5 및 도 6은 도 3의 멀티 칩 패키지에 적용된 일례에 따른 패키지 기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 5을 참조하면, 먼저, 기판(110)을 준비하고, 기판(110) 상에 AP(Additive Process), SAP(Semi AP), MSAP(Modified SAP), TT(Tenting) 등의 도금 공정으로 제1배선층(141)을 형성한다. 필요에 따라서, 동일한 도금 공정으로 제4배선층(145)도 형성한다. 또한, 기판(110) 상에 솔더 레지스트 필름의 포토리소그래피 공정을 통한 패턴화나 ABF의 블라스트, 에칭, 또는 레이저 공정을 통한 패턴화 등으로, 구조체(120)를 형성한다. 구조체(120)는 설계에 따라 복수 층으로 형성할 수 있으며, 예컨대 제1 및 제2구조체(121, 122)를 포함하도록 형성할 수 있다. 제1 및 제4배선층(141, 145)과 구조체(120)의 형성 순서는 특별히 제한되지 않으며, 제1 및 제4배선층(141, 145)이 먼저 형성될 수 있고, 구조체(120)가 먼저 형성될 수도 있다. 다음으로, 제1구조체(121)의 제1관통부(121H)에 액상 형태의 감광정 절연재 등을 도포하고, 이를 경화하여 제1절연층(131)을 형성한다. 도포는 다양한 종류의 코팅 공정을 이용할 수 있다. 다음으로, 포토리소그래피 공정 등을 이용하여 제1절연층(131)에 배선비아층 형성을 위한 비아홀(151v)을 형성한다.
도 6을 참조하면, 다음으로, 상술한 도금 공정으로 제1절연층(131) 상에 제2배선층(142)을 형성한다. 이때, 비아홀(151v)을 채워 제1배선비아층(151)도 형성한다. 다음으로, 제2구조체(122)의 제2관통부(122H)에 액상 형태의 감광성 절연재 등을 도포하고, 이를 경화하여 제2절연층(132)을 형성한다. 도포는 마찬가지로 다양한 종류의 코팅 공정을 이용할 수 있다. 다음으로, 포토리소그래피 공정 등을 이용하여 제2절연층(132)에 제2배선비아층(152) 형성을 위한 비아홀을 형성하고, 그 후 상술한 도금 공정으로 제2절연층(132) 상에 제3배선층(143)을 형성하며, 이때 비아홀을 채워 제2배선비아층(152)도 형성한다. 구조체(120)의 층수에 따라서, 일련의 과정을 더 반복하여, 보다 다층으로 미세회로 영역을 형성할 수도 있다. 이를 통하여, 상술한 일례에 따른 패키지 기판(100)이 제조될 수 있다.
본 개시에서 측부, 측면 등의 표현은 편의상 제1방향 또는 제2방향을 향하는 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등의 표현은 편의상 제3방향을 향하는 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였으며, 하측, 하부, 하면 등은 편의상 제3방향의 반대 방향을 향하는 방향, 또는 그 방향에서의 면을 의미하는 것으로 사용하였다. 더불어, 측부, 상측, 상부, 하측, 또는 하부에 위치한다는 것은 대상 구성요소가 기준이 되는 구성요소와 해당 방향으로 직접 접촉하는 것뿐만 아니라, 해당 방향으로 위치하되 직접 접촉하지는 않는 경우도 포함하는 개념으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아니며, 상/하의 개념 등은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 기판;
    상기 기판 상에 배치되며, 제1관통부를 갖는 제1구조체;
    상기 기판 상에서 상기 제1관통부 내에 배치된 제1배선층;
    상기 기판 상에서 상기 제1관통부 내에 배치되며, 제1배선층의 적어도 일부를 덮는 제1절연층; 및
    상기 제1절연층 상에 배치된 제2배선층; 을 포함하는,
    패키지 기판.
  2. 제 1 항에 있어서,
    상기 제1구조체 상에 배치되며, 제2관통부를 갖는 제2구조체;
    상기 제1절연층 상에서 상기 제2관통부 내에 배치된 제2절연층; 및
    상기 제2절연층 상에 배치된 제3배선층; 을 더 포함하며,
    상기 제2배선층은 상기 제1절연층 상에서의 상기 제2관통부 내에 배치되며,
    상기 제2절연층은 상기 제2배선층의 적어도 일부를 덮는,
    패키지 기판.
  3. 제 2 항에 있어서,
    상기 제1 및 제2구조체는 각각 솔더 레지스트를 포함하는,
    패키지 기판.
  4. 제 2 항에 있어서,
    상기 제2구조체는 상기 제1구조체 보다 평면적이 더 작은,
    패키지 기판.
  5. 제 4 항에 있어서,
    상기 제1 및 제2관통부 각각의 내측 벽면은 서로 단차를 갖는,
    패키지 기판.
  6. 제 4 항에 있어서,
    상기 제2관통부는 상기 제1관통부 보다 평면적이 더 넓은,
    패키지 기판.
  7. 제 2 항에 있어서,
    상기 제1관통부 내에서 상기 제1절연층을 관통하며, 상기 제1 및 제2배선층을 연결하는 제1배선비아층; 및
    상기 제2관통부 내에서 상기 제2절연층을 관통하며, 상기 제2 및 제3배선층을 연결하는 제2배선비아층; 을 더 포함하는,
    패키지 기판.
  8. 제 7 항에 있어서,
    상기 기판 상에서 상기 제1구조체 외측에 배치된 제4배선층; 을 더 포함하며,
    상기 제1 및 제4배선층은 서로 대응되는 레벨에 배치된,
    패키지 기판.
  9. 제 8 항에 있어서,
    상기 제3배선층은 제1피치를 갖는 복수의 제1패드를 포함하고,
    상기 제4배선층은 제2피치를 갖는 복수의 제2패드를 포함하며,
    상기 제1피치는 상기 제2피치 보다 작은,
    패키지 기판.
  10. 기판, 상기 기판 상에 배치되며 제1관통부를 갖는 제1구조체, 상기 기판 상에서 상기 제1관통부 내에 배치된 제1배선층, 상기 기판 상에서 상기 제1관통부 내에 배치되며 제1배선층의 적어도 일부를 덮는 제1절연층, 및 상기 제1절연층 상에 배치된 제2배선층을 포함하는, 패키지 기판;
    상기 패키지 기판 상에 배치되며, 제1접속패드들을 갖는 제1반도체칩; 및
    상기 패키지 기판 상에서 상기 제1반도체칩 주위에 배치되며, 제2접속패드들을 갖는 제2반도체칩; 을 포함하며,
    상기 제1접속패드들 중 적어도 하나 및 상기 제2접속패드들 중 적어도 하나는 상기 제1배선층을 통하여 서로 전기적으로 연결된,
    멀티 칩 패키지.
  11. 제 10 항에 있어서,
    상기 제1 및 제2반도체칩 각각의 적어도 일부는 평면 상에서 상기 제1배선층과 적어도 일부가 중첩되도록 배치된,
    멀티 칩 패키지.
  12. 제 10 항에 있어서,
    상기 패키지 기판은, 상기 제1구조체 상에 배치되며 제2관통부를 갖는 제2구조체, 상기 제1절연층 상에서 상기 제2관통부 내에 배치된 제2절연층, 상기 제2절연층 상에 배치된 제3배선층을 더 포함하며,
    상기 제2배선층은 상기 제1절연층 상에서의 상기 제2관통부 내에 배치되며,
    상기 제2절연층은 상기 제2배선층의 적어도 일부를 덮는,
    멀티 칩 패키지.
  13. 제 12 항에 있어서,
    상기 패키지 기판은, 상기 기판 상에서 상기 제1구조체 외측에 배치된 제4배선층을 더 포함하며,
    상기 제1 및 제4배선층은 서로 대응되는 레벨에 배치된,
    멀티 칩 패키지.
  14. 제 13 항에 있어서,
    상기 제1 및 제2반도체칩 각각의 적어도 일부는 평면 상에서 상기 제4배선층과 적어도 일부가 중첩되도록 배치된,
    멀티 칩 패키지.
  15. 제 13 항에 있어서,
    상기 제3배선층은 제1피치를 갖는 제1패드들을 포함하고,
    상기 제4배선층은 제2피치를 갖는 제2패드들을 포함하며,
    상기 제1피치는 상기 제2피치 보다 작은,
    멀티 칩 패키지.
  16. 제 15 항에 있어서,
    상기 제1접속패드들 중 적어도 하나는 상기 제1패드들 중 적어도 하나와 제1연결부재를 통하여 연결되고, 상기 제1접속패드들 중 적어도 하나는 상기 제2패드들 중 적어도 하나와 제2연결부재를 통하여 연결되며,
    상기 제2접속패드들 중 적어도 하나는 상기 제1패드들 중 적어도 하나와 제3연결부재를 통하여 연결되고, 상기 제2접속패드들 중 적어도 하나는 상기 제2패드들 중 적어도 하나와 제4연결부재를 통하여 연결되며,
    상기 제1 내지 제4연결부재는 각각 금속범프 및 전기연결금속 중 적어도 하나를 포함하는,
    멀티 칩 패키지.
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