KR20210063459A - 반도체 프로세스를 위한 통합 시스템 - Google Patents

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후아 충
슈베르트 에스. 추
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Abstract

본 개시내용의 구현들은 일반적으로, 기판 표면들 상의 에피택셜 증착을 위한 방법들 및 장치들에 관한 것이다. 더 구체적으로, 본 개시내용의 구현들은 일반적으로, N형 금속 산화물 반도체(NMOS) 디바이스들을 처리하기 위한 통합 시스템에 관한 것이다. 일 구현에서, 기판을 처리하기 위한 클러스터 툴이 제공된다. 클러스터 툴은 사전 세정 챔버, 식각 챔버, 하나 이상의 패스 스루 챔버, 하나 이상의 가스방출 챔버, 제1 이송 챔버, 제2 이송 챔버, 및 하나 이상의 프로세스 챔버를 포함한다. 사전 세정 챔버 및 식각 챔버는 제1 이송 챔버에 결합된다. 하나 이상의 패스 스루 챔버는 제1 이송 챔버와 제2 이송 챔버 사이에 배치되고 그에 결합된다. 하나 이상의 가스방출 챔버는 제2 이송 챔버에 결합된다. 하나 이상의 프로세스 챔버는 제2 이송 챔버에 결합된다.

Description

반도체 프로세스를 위한 통합 시스템{INTEGRATED SYSTEM FOR SEMICONDUCTOR PROCESS}
본 개시내용의 구현들은 일반적으로, 기판 표면들 상의 에피택셜 증착을 위한 방법들 및 장치들에 관한 것이다.
집적 회로들은 규소 및 다른 반도체 기판들에 그리고 그들 상에 형성된다. 단결정 규소의 경우, 기판들은 용융 규소의 배쓰로부터 잉곳을 성장시킨 다음, 고체화된 잉곳을 다수의 웨이퍼들로 소잉(sawing)하는 것에 의해 만들어진다. 그 다음, 도핑되거나 도핑되지 않을 수 있는 무결함 규소 층을 형성하기 위해, 에피택셜 규소 층이 단결정질 규소 웨이퍼 상에 형성될 수 있다. 반도체 디바이스들, 예컨대, 트랜지스터들이 에피택셜 규소 층으로부터 제조된다. 형성된 에피택셜 규소 층의 전기적 특성들은 일반적으로, 단결정질 규소 기판의 특성들보다 더 양호할 것이다.
단결정질 규소 및 에피택셜 규소 층의 표면들은, 전형적인 웨이퍼 제조 설비 주위 조건들에 노출될 때 오염되기 쉽다. 예를 들어, 주위 환경에 존재하는 오염물질들이 단결정질 표면 상에 증착될 수 있다. 추가적으로, 반도체 구성요소들을 형성하는 데에 활용되는 다양한 화학적 상호작용들은 제조 동안에 상호작용할 수 있고, 챔버 구성요소들 및 기판 양쪽 모두를 오염시키거나 열화시킬 수 있다. 더욱이, 현재의 프로세스 시스템들은 진보된 디바이스 집적 방식들을 갖는 기판들을 제조할 때 낮은 처리량에 시달린다.
그러므로, 반도체 디바이스들을 제조하기 위한 통합 시스템이 필요하다.
본 개시내용은 일반적으로, 기판 표면들 상의 에피택셜 증착을 위한 방법들 및 장치들에 관한 것이다. 더 구체적으로, 본 개시내용의 구현들은 일반적으로, n형 금속 산화물 반도체(NMOS) 디바이스들을 처리하기 위한 통합 시스템에 관한 것이다. 일 구현에서, 기판을 처리하기 위한 클러스터 툴이 제공된다. 클러스터 툴은 제1 이송 챔버, 제1 이송 챔버에 결합된 사전 세정 챔버, 제1 이송 챔버에 결합된 식각 챔버, 제1 이송 챔버에 결합된 제2 이송 챔버, 제1 이송 챔버와 제2 이송 챔버 사이에 배치된 하나 이상의 패스 스루 챔버, 제2 이송 챔버에 결합된 하나 이상의 가스방출 챔버, 및 제2 이송 챔버에 결합된 하나 이상의 증착 챔버를 포함한다.
다른 구현에서, 클러스터 툴은 제1 이송 챔버, 제1 이송 챔버에 결합된 사전 세정 챔버, 제1 이송 챔버에 결합된 식각 챔버, 제1 이송 챔버에 결합된 제2 이송 챔버, 및 제2 이송 챔버에 결합된 4개의 에피택셜 증착 챔버들을 포함한다.
다른 구현에서, 클러스터 툴은 제1 이송 챔버, 제1 이송 챔버에 결합된 사전 세정 챔버, 제1 이송 챔버에 결합된 식각 챔버, 제1 이송 챔버에 결합된 제2 이송 챔버, 제1 이송 챔버와 제2 이송 챔버 사이에 배치된 2개의 패스 스루 챔버들, 제2 이송 챔버에 결합된 하나 이상의 가스방출 챔버, 및 제2 이송 챔버에 결합된 4개의 에피택셜 증착 챔버들을 포함한다.
본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있도록, 위에 간략히 요약된 구현들의 더 구체적인 설명이 구현들을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부 도면들에 예시된다. 그러나, 본 개시내용은 동등한 효과의 다른 구현들을 허용할 수 있으므로, 첨부 도면들은 본 개시내용의 전형적인 구현들만을 예시하며, 그러므로 그의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
도 1은 본 개시내용의 일 구현에 따른 방법을 예시하는 흐름도이다.
도 2는 본원에 설명된 구현들에 따라 도 1에 예시된 처리 순서를 완료하는 데에 사용될 수 있는 프로세스 시스템의 개략적인 평면도이다.
이해를 용이하게 하기 위해, 가능한 경우, 도면들에 공통된 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 사용되었다. 일 구현의 요소들 및 특징들이 추가의 언급 없이 다른 구현들에 유익하게 포함될 수 있다는 것이 고려된다. 그러나, 본 개시내용은 동등한 효과의 다른 구현들을 허용할 수 있으므로, 첨부 도면들은 본 개시내용의 예시적인 구현들만을 예시하며, 그러므로 그의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
이하의 개시내용은 일반적으로, 기판 표면들 상의 에피택셜 증착을 위한 방법들 및 장치들을 설명한다. 본원에 설명된 구현들은, 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드(Applied Materials, Inc.)로부터 입수가능한 시스템들을 사용하여 수행될 수 있는 세정, 식각 및 증착 프로세스들에 관하여 아래에서 설명될 것이다. 이러한 세정, 식각 및 증착 프로세스들을 수행할 수 있는 다른 툴들이 또한, 본원에 설명된 구현들로부터 혜택을 받도록 적응될 수 있다. 추가적으로, 본원에 설명된 세정, 식각 및 증착 프로세스들을 가능하게 하는 임의의 시스템이, 본원에 설명된 구현들에 따라 유리하게 활용될 수 있다. 본원에 설명된 장치는 예시적이며, 본원에 설명된 구현들의 범위를 제한하는 것으로서 해석되거나 이해되어서는 안 된다.
도 1은 본 개시내용의 일 구현에 따른 방법(100)을 예시한다. 방법(100)은 작동(110)으로 시작하고, 이 작동(110)에서 하나 이상의 기판이 시스템에 로딩된다. 일 구현에서, 기판들은 포드들을 사용하여 시스템 내에 로딩된다. 포드들은 전형적으로, 청정실로부터 접근가능한 전방 개방 통합 포드(FOUP)이다.
작동(120)에서, 기판은 세정 프로세스에 의해 기판의 표면 상의 자연 산화물을 제거하기 위해 제1 프로세스 챔버로 이송된다. 기판은 규소 함유 물질을 포함할 수 있고, 표면은 물질, 예컨대, 규소(Si), 게르마늄(Ge) 또는 규소 게르마늄 합금들(SiGe)을 포함할 수 있다. 일부 구현들에서, Si, Ge 또는 SiGe 표면은, 표면 상에 배치된 산화물 층, 예컨대, 자연 산화물 층을 가질 수 있다. 기판은, 기판 상에 디바이스들이 형성된 반도체 기판일 수 있다. 일 구현에서, 기판은 기판 상에 형성된 복수의 반도체 핀들을 갖고, 각각의 반도체 핀은 유전체 물질에 형성된 2개의 트렌치들 사이에 위치될 수 있다. 자연 산화물 층은 복수의 핀들 상에 그리고 트렌치들에 형성될 수 있다. 일 구현에서, 작동(120)은 제1 프로세스 챔버의 프로세스 영역에서 수행된다. 일 구현에서, 제1 프로세스 챔버는 기판을 (예를 들어, 진공 환경에서) 대기에 노출시키지 않고 기판의 이송을 허용하는 클러스터 툴 상에 위치된다.
기판을 상당히 손상시키지 않고 기판으로부터 산화물들을 제거하는 임의의 적합한 세정 프로세스가 사용될 수 있다. 적합한 세정 프로세스들은 스퍼터 식각 프로세스들, 플라즈마 건식 식각 프로세스들, 또는 이들의 조합들을 포함한다. 예시적인 세정 프로세스들은 NF3/NH3 플라즈마 기반 프로세스들 또는 NF3/NH3 유도 결합 플라즈마 프로세스들을 포함한다.
일 구현에서, 플라즈마 식각 프로세스는 NF3 및 NH3 플라즈마 부산물들에 대한 기판의 동시 노출을 수반하는 원격 플라즈마 보조 건식 식각 프로세스이다. 일 구현에서, 플라즈마 식각 프로세스는 유도 결합 플라즈마(ICP) 프로세스일 수 있다. 플라즈마 식각 프로세스는 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 시코니™(SiCoNi™) 챔버에서 수행될 수 있다. 제1 프로세스 챔버는 시코니™ 챔버일 수 있다. 원격 플라즈마 식각은 산화규소 층들에 대해 대체로 등각이고 선택적일 수 있으며, 따라서, 규소가 비정질인지, 결정질인지 또는 다결정질인지에 관계 없이 규소를 쉽게 식각하지 않는다. 플라즈마 식각 프로세스는, 기판 표면 상에 규소-수소(Si-H) 결합들을 갖는 기판 표면을 초래한다.
일 구현에서, 작동(120) 이후에, 기판은 제1 프로세스 챔버로부터 제거되고, 작동(130)이 수행되는 제2 프로세스 챔버로 이송된다. 제1 프로세스 챔버 및 제2 프로세스 챔버는 기판을 (예를 들어, 진공 환경에서) 대기에 노출시키지 않고 기판의 이송을 허용하는 클러스터 툴 상에 위치될 수 있다. 제2 프로세스 챔버는 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 셀렉트라™(Selectra™) 식각 챔버일 수 있다. 다른 구현에서, 작동(120) 및 작동(130) 둘 모두는 동일한 프로세스 챔버에서 수행된다. 작동(130)에서, 기판 상에 배치된 소스/드레인 영역으로부터 규소가 제거된다. 일 구현에서, 규소는 식각 프로세스를 사용하여 소스/드레인 영역으로부터 제거된다. 일 구현에서, 기판은 복수의 반도체 핀들 및 유전체 물질에 형성된 트렌치들을 포함하고, 각각의 트렌치 내에 위치된, 각각의 반도체 핀의 부분이 제거된다. 각각의 반도체 핀은 규소로 제조될 수 있다. 반도체 핀은 n-MOS 트랜지스터의 소스/드레인 영역일 수 있고, 반도체 핀의 부분들의 제거는 소스/드레인 연장 에치백으로 지칭될 수 있다. 규소 식각 프로세스는 플라즈마 기반 식각 프로세스일 수 있다.
플라즈마 기반 식각 프로세스 동안, 식각 프로세스 가스가 챔버 내로 도입된다. 식각 프로세스 가스는 하나 이상의 식각제를 포함할 수 있다. 식각제들은 RF 전력에 의해 여기될 수 있다. 식각제는 할로겐 함유 가스, 선택적으로 수소 함유 가스, 및 선택적으로 불활성 가스를 포함한다. 일 구현에서, 할로겐 함유 가스는 염소 가스이고, 수소 함유 가스는 수소 가스이고, 선택적 불활성 가스는 아르곤, 헬륨, 또는 양쪽 모두이다. 예시적인 염소 함유 가스들은 이원자 염소(Cl2) 가스를 포함한다. 불활성 가스는 아르곤, 헬륨, 네온, 크세논 등 중 적어도 하나를 포함할 수 있다.
작동(140)에서, 기판은 제2 프로세스 챔버로부터 제거되고, 에피택셜 층이 기판의 표면 상에 증착되는 제3 프로세스 챔버로 이송된다. 일 구현에서, 제2 프로세스 챔버 및 제3 프로세스 챔버 양쪽 모두는, 기판을 (예를 들어, 진공 환경에서) 대기에 노출시키지 않고 제2 프로세스 챔버로부터 제3 프로세스 챔버로의 기판의 이송을 허용하는 클러스터 툴 상에 위치된다. 제3 프로세스 챔버는 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 감압(RP) 에피(EPi) 챔버일 수 있다. 기판의 표면에는 실질적으로 또는 완전히 오염물질이 없고, 이는 후속하여 기판의 표면 상에 형성된 에피택셜 층의 품질을 개선한다. 일 구현에서, 에피택셜 층은 비화물로 도핑된 규소(Si:As)일 수 있다. 에피택셜 층은 2원 막, 3원 막 또는 4원 막일 수 있다. 에피택셜 층은 임의의 적합한 에피택셜 증착 기법, 예컨대, 선택적 에피택셜 증착을 사용하여 증착될 수 있다. 일 구현에서, 에피택셜 층은 Si:As 층이고, 각각의 트렌치의 내부에 있는, 각각의 반도체 핀의 부분 상에 증착된다. 에피택셜 층은 소스/드레인 연장 층으로 지칭될 수 있다.
작동(150)에서, 기판은 제4 프로세스 챔버로 이송되고, 에피택셜 층이 기판 상에 형성될 수 있다. 에피택셜 층은 에피택셜 증착 프로세스, 예컨대, 선택적 에피택셜 증착 프로세스에 의해 형성될 수 있다. 제4 프로세스 챔버는 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 RP 에피 챔버일 수 있다. 일 구현에서, 작동(140) 및 작동(150)은 동일한 프로세스 챔버, 예컨대, RP 에피 챔버에서 수행된다. 일 구현에서, 에피택셜 층은 인으로 도핑된 규소(Si:P)이다. 기판의 표면에는 오염물질이 없고, 이는 후속하여 기판의 표면 상에 형성된 에피택셜 층의 품질을 개선한다. 일 구현에서, 에피택셜 층은 Si:P 층이고, 유전체 물질에 형성된 각각의 트렌치에 증착되고, Si:P 층은 기판 상의 각각의 반도체 핀들 상에 형성된 Si:As 층과 접촉한다.
작동(160)에서, 기판은 제5 프로세스 챔버로 이송되고, 티타늄 실리사이드 층이 기판 상에 선택적으로 형성될 수 있다. 제5 프로세스 챔버는 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 RP 에피 챔버일 수 있다. 일 구현에서, 작동(140), 작동(150) 및 작동(160)은 동일한 프로세스 챔버, 예컨대, RP 에피 챔버에서 수행된다. 티타늄 실리사이드 층은 선택적 에피택셜 증착 프로세스에 의해 형성될 수 있다. 일 구현에서, 티타늄 및 규소 전구체들은 티타늄 실리사이드 층을 형성하기 위해 프로세스 챔버 내로 유동된다. 티타늄 및 규소 전구체들은 초기에 액체 형태일 수 있고, 프로세스 챔버 내로 유동하기 전에 증기를 형성하기 위해 기화될 수 있다. 일 구현에서, 하나 이상의 버블러가 액체 전구체들을 기화시키는 데에 활용된다.
작동(170)에서, 기판은 가스방출을 위해 챔버로 이송된다. 챔버는 제1, 제2, 제3, 제4 및 제5 프로세스 챔버들을 포함하는 클러스터 툴의 일부일 수 있다. 일 구현에서, 챔버는 로드 록 챔버일 수 있다. 다른 구현에서, 챔버는 패스 스루 챔버일 수 있다.
하나 이상의 프로세스 챔버에 대해 저감 프로세스가 수행될 수 있다. 일 구현에서, 저감 프로세스는 진보된 포어라인 세정 시스템, 건식 세정 흡수기, 및 가연성 시스템에 의해 수행된다. 포어라인 세정 시스템은, 포어라인의 임의의 비소 화합물들과 반응하고 이를 결합시키기 위해 플루오린화암모늄(NF3)을 활용할 수 있다. 그 다음, 건식 세정 흡수기는 비소 화합물들을 포어라인으로부터 제거할 수 있다. 가연성 시스템은 임의의 잔류 수소를 물로 변환하는 데에 활용된다. 3스테이지 배기 저감 시스템은 반도체 처리 이후에 챔버 구성요소들 내에 남아있는 부산물들의 깨끗하고 안전한 폐기를 제공한다.
도 2는, 본 개시내용의 구현들에 따라, 도 1에 예시된 방법(100)을 수행하는 데에 사용될 수 있는 프로세스 시스템(200)을 예시한다. 프로세스 시스템(200)의 일 예는, 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 센츄라®(Centura®) 시스템이다. 도 2에 도시된 바와 같이, 복수의 프로세스 챔버들(202)이 제1 이송 챔버(204)에 결합된다. 일 구현에서, 도 2에 도시된 바와 같이, 4개의 프로세스 챔버들(202)이 제1 이송 챔버(204)에 결합된다. 일 구현에서, 복수의 프로세스 챔버들(202)은 RP 에피 챔버들이다. 일 구현에서, 4개의 프로세스 챔버들(202) 중 하나는 작동(140)을 수행하는 데에 활용되는 한편, 나머지 3개의 프로세스 챔버들(202)은 작동들(150 및 160)을 수행하는 데에 활용된다. 다른 구현에서, 4개 모두의 프로세스 챔버들(202)이 작동들(140, 150 및 160)을 수행하는 데에 활용된다. 제1 이송 챔버(204)는 또한, 하나 이상의 패스 스루 챔버(206) 및 하나 이상의 사후 프로세스 챔버(220)에 결합된다. 일 구현에서, 2개의 패스 스루 챔버들(206)이 제1 이송 챔버(204)에 결합되고, 2개의 사후 프로세스 챔버들(220)이 제1 이송 챔버(204)에 결합된다. 하나 이상의 패스 스루 챔버(206)가 작동(170)을 수행하는 데에 활용될 수 있다. 사후 프로세스 챔버들(220)은 탈기, 냉각 또는 표면 부동태화 챔버들일 수 있다.
제1 이송 챔버(204)는 패스 스루 챔버들(206)과 프로세스 챔버들(202) 사이에서 기판들을 이송하기 위한 중앙 배치된 이송 로봇(218)을 갖는다. 패스 스루 챔버들(206)은 제2 이송 챔버(210)에 결합되고, 제2 이송 챔버는 기판을 사전 세정하기(작동(120)) 위한 세정 챔버(214) 및 기판을 식각하기(작동(130)) 위한 식각 챔버(216)에 결합된다. 세정 챔버(214)는 열 또는 플라즈마 기반 산화 프로세스 및/또는 플라즈마 보조 건식 식각 프로세스를 수행하는 데에 특히 유용할 수 있다. 일 구현에서, 세정 챔버(214)는 시코니™ 챔버이고, 식각 챔버(216)는 셀렉트라™ 식각 챔버이다. 일 구현에서, 작동들(120 및 130) 양쪽 모두는 단일 프로세스 챔버에서, 예컨대, 세정 챔버(214)에서 수행될 수 있다.
제2 이송 챔버(210)는 로드 록 챔버들(208)의 세트와 세정 챔버(214) 또는 식각 챔버(216) 사이에서 기판들을 이송하기 위한 중앙 배치된 이송 로봇(222)을 갖는다. 작동(170)은 로드 록 챔버들(208)에서 수행될 수 있다. 팩토리 인터페이스(212)는 로드 록 챔버들(208)에 의해 제2 이송 챔버(210)에 연결된다. 팩토리 인터페이스(212)는 로드 록 챔버들(208)의 대향 측 상의 하나 이상의 포드(224)에 결합된다. 포드들(224)은 전형적으로, 청정실로부터 접근가능한 전방 개방 통합 포드들(FOUP)이다.
작동 동안, 기판은 먼저, 자연 산화물 및 오염물질들, 예컨대, 탄소 또는 탄화수소들을 기판 표면으로부터 제거하기 위해 세정 프로세스가 수행되는 세정 챔버(214)로 이송된다. 세정 프로세스는 도 1에 작동(120) 하에 설명된다. 그 다음, 기판은 작동(130)이 수행되는 식각 챔버(216)로 이송된다. 일 구현에서, 작동들(120 및 130)은 단일 챔버(214)에서 수행될 수 있다.
그 다음, 기판은 작동들(140, 150, 및 160)이 수행되는 하나 이상의 프로세스 챔버(202)로 이송된다. 그 다음, 기판은, 작동(170) 하에 설명된 바와 같이, 가스방출을 위해 챔버(206) 또는 로드 록 챔버(208)로 이송될 수 있다. 작동들(120, 130, 140, 150, 160, 및 170)이, 동일한 프로세스 시스템 내에서 수행될 수 있기 때문에, 기판이 다양한 챔버들로 이송될 때 진공이 파괴되지 않고, 이는 오염의 기회를 감소시키고 증착된 에피택셜 막의 품질을 개선한다.
요약하면, 본 개시내용의 이점들은, 에피택셜 증착 이전에 규소 함유 기판을 사전 세정하는 것, 소스 드레인 에치백, 소스 드레인 연장을 활용한 에피택셜 증착, 에피택셜 증착, 및 웨이퍼 가스방출을 위한 통합 시스템 및 방법을 제공하며, 이는 개선된 반도체 디바이스를 초래한다. 진공 이송을 통해 프로세스 챔버들을 클러스터링화하는 것은, 대기에 대한 노출을 감소시키고, 대응적으로 산소 오염물질들에 대한 노출을 감소시킨다. 예를 들어, 식각과 증착 사이에 진공을 파괴하지 않고 에피택셜 증착 이전에 규소의 유도 결합 플라즈마 염소 식각을 수행하는 것은 산소 오염물질들에 대한 노출을 감소시킨다. 규소의 식각 및 에피택셜 증착과 함께 자연 산화물 제거 챔버를 클러스터링화하는 것이 또한, 산소 오염물질들의 감소로 이어진다. 따라서, 통합 시스템은 유리하게, 개선된 반도체 디바이스를 제공한다.
전술한 내용은 본 개시내용의 구현들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 구현들은 그의 기본 범위로부터 벗어나지 않고 안출될 수 있으며, 그의 범위는 이하의 청구항들에 의해 결정된다.

Claims (20)

  1. 기판 표면들 상의 에피택셜 증착을 위한 방법으로서,
    프로세스 시스템 내의 기판의 표면으로부터 오염물질들을 제거하는 단계 - 상기 기판은 하나 이상의 소스/드레인 영역을 포함함 -;
    상기 프로세스 시스템 내의 상기 기판의 상기 표면을 식각함으로써 식각된 소스/드레인 영역을 형성하는 단계;
    상기 프로세스 시스템 내에서 제1 에피택셜 증착 프로세스에 의해 상기 식각된 소스/드레인 영역 상에 소스/드레인 연장 층을 형성하는 단계;
    상기 프로세스 시스템 내에서 제2 에피택셜 증착 프로세스에 의해 상기 소스/드레인 연장 층 상에 에피택셜 층을 형성하는 단계;
    상기 프로세스 시스템 내에서 제3 에피택셜 증착 프로세스에 의해 상기 에피택셜 층 상에 실리사이드 층을 형성하는 단계; 및
    상기 프로세스 시스템 내에서 상기 기판 상에 가스방출 프로세스를 수행하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 소스/드레인 연장 층은 도핑된 규소를 포함하는, 방법.
  3. 제2항에 있어서,
    상기 소스/드레인 연장 층은 비화물로 도핑된 규소를 포함하는, 방법.
  4. 제2항에 있어서,
    상기 에피택셜 층은 도핑된 규소를 포함하는, 방법.
  5. 제4항에 있어서,
    상기 에피택셜 층은 인으로 도핑된 규소를 포함하는, 방법.
  6. 제4항에 있어서,
    상기 실리사이드 층은 티타늄 실리사이드를 포함하는, 방법.
  7. 제1항에 있어서,
    상기 오염물질들을 제거하는 단계, 상기 식각된 소스/드레인 영역을 형성하는 단계, 상기 소스/드레인 연장 층을 형성하는 단계, 상기 에피택셜 층을 형성하는 단계, 상기 실리사이드 층을 형성하는 단계, 및 상기 가스방출 프로세스를 수행하는 단계는 진공을 파괴하지 않고 수행되는, 방법.
  8. 기판 표면들 상의 에피택셜 증착을 위한 방법으로서,
    제1 프로세스 챔버 내에서, 규소를 포함하고 상부에 형성된 디바이스들을 갖는 기판의 표면을 사전 세정하는 단계;
    상기 사전 세정된 기판을 대기에 노출시키지 않고, 상기 기판을 상기 제1 프로세스 챔버로부터 제2 프로세스 챔버로 이송하는 단계;
    상기 제2 프로세스 챔버 내에서, 상기 사전 세정된 기판 상의 상기 디바이스들을 식각하는 단계;
    상기 식각된 기판을 대기에 노출시키지 않고, 상기 기판을 상기 제2 프로세스 챔버로부터 제3 프로세스 챔버로 이송하는 단계;
    상기 제3 프로세스 챔버 내에서, 상기 식각된 기판 상에 비화물-도핑된 규소 층을 에피택셜 증착하는 단계;
    상기 비화물-도핑된 규소 층을 상부에 갖는 상기 기판을 대기에 노출시키지 않고, 상기 기판을 상기 제3 프로세스 챔버로부터 제4 프로세스 챔버로 이송하는 단계;
    상기 제4 프로세스 챔버 내에서, 상기 기판 상의 상기 비화물-도핑된 규소 층 상에 인-도핑된 규소 층을 에피택셜 증착하는 단계;
    상기 인-도핑된 규소 층을 상부에 갖는 상기 기판을 상기 제4 프로세스 챔버로부터 제5 프로세스 챔버로 이송하는 단계;
    상기 제5 프로세스 챔버 내에서, 상기 기판의 상기 인-도핑된 규소 층 상에 티타늄 실리사이드 층을 에피택셜 증착하는 단계;
    상기 티타늄 실리사이드 층을 상부에 갖는 상기 기판을 상기 제5 프로세스 챔버로부터 제6 프로세스 챔버로 이송하는 단계; 및
    상기 제6 프로세스 챔버 내에서, 상기 티타늄 실리사이드 층을 상부에 갖는 상기 기판을 가스방출하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 기판의 상기 표면 상에 형성된 상기 디바이스들은 하나 이상의 소스/드레인 영역을 포함하고,
    상기 제2 프로세스 챔버 내에서 상기 디바이스들을 식각하는 단계는, 상기 하나 이상의 소스/드레인 영역으로부터 규소를 식각하는 단계를 포함하는, 방법.
  10. 제8항에 있어서,
    상기 기판의 상기 표면 상에 형성된 상기 디바이스들은 복수의 반도체 핀을 포함하고, 각각의 반도체 핀은 유전체 물질로 형성된 2개의 트렌치들 사이에 위치하며,
    상기 제2 프로세스 챔버 내에서 상기 디바이스들을 식각하는 단계는, 상기 복수의 반도체 핀의 각각의 반도체 핀의 부분을 제거하는 단계를 포함하고,
    상기 제3 프로세스 챔버 내에서 상기 비화물-도핑된 규소 층을 에피택셜 증착하는 단계는, 상기 복수의 반도체 핀의 각각의 반도체 핀의 상기 제거된 부분 상에 선택적으로 상기 비화물-도핑된 규소 층을 에피택셜 증착하는 단계를 포함하며,
    상기 제4 프로세스 챔버 내에서 상기 인-도핑된 규소 층을 에피택셜 증착하는 단계는, 상기 복수의 반도체 핀의 각각의 반도체 핀의 상기 제거된 부분 상에 증착된 상기 비화물-도핑된 규소 층 상에 선택적으로 상기 인-도핑된 규소 층을 에피택셜 증착하는 단계를 포함하는, 방법.
  11. 제8항에 있어서,
    상기 사전 세정 단계는, 스퍼터 식각 프로세스들에 의해 상기 기판의 상기 표면으로부터 산화물들을 제거하는 단계를 포함하는, 방법.
  12. 제8항에 있어서,
    상기 사전 세정 단계는, NF3/NH3 기반 플라즈마 건식 식각 프로세스에 의해 상기 기판의 상기 표면으로부터 산화물들을 제거하는 단계를 포함하는, 방법.
  13. 제8항에 있어서,
    상기 사전 세정 단계는, NF3/NH3 유도 결합 플라즈마 기반 플라즈마 건식 식각 프로세스에 의해 상기 기판의 상기 표면으로부터 산화물들을 제거하는 단계를 포함하는, 방법.
  14. 제8항에 있어서,
    상기 제5 프로세스 챔버 내에서 상기 티타늄 실리사이드 층을 에피택셜 증착하는 단계는, 기화된 티타늄 및 규소 전구체들을 상기 제5 프로세스 챔버 내로 유동시키는 단계를 포함하는, 방법.
  15. 기판 표면들 상의 에피택셜 증착을 위한 방법으로서,
    제1 프로세스 챔버 내에서, 규소를 포함하고 상부에 형성된 디바이스들을 갖는 기판의 표면을 사전 세정하는 단계;
    상기 제1 프로세스 챔버 내에서, 상기 사전 세정된 기판 상의 상기 디바이스들을 식각하는 단계;
    상기 식각된 기판을 대기에 노출시키지 않고, 상기 기판을 상기 제1 프로세스 챔버로부터 제2 프로세스 챔버로 이송하는 단계;
    상기 제2 프로세스 챔버 내에서, 상기 식각된 기판 상에 비화물-도핑된 규소 층을 에피택셜 증착하는 단계;
    상기 제2 프로세스 챔버 내에서, 상기 기판 상의 상기 비화물-도핑된 규소 층 상에 인-도핑된 규소 층을 에피택셜 증착하는 단계;
    상기 인-도핑된 규소 층을 상부에 갖는 상기 기판을 상기 제2 프로세스 챔버로부터 제3 프로세스 챔버로 이송하는 단계;
    상기 제3 프로세스 챔버 내에서, 상기 기판의 상기 인-도핑된 규소 층 상에 티타늄 실리사이드 층을 에피택셜 증착하는 단계;
    상기 티타늄 실리사이드 층을 상부에 갖는 상기 기판을 상기 제3 프로세스 챔버로부터 제4 프로세스 챔버로 이송하는 단계; 및
    상기 제4 프로세스 챔버 내에서, 상기 티타늄 실리사이드 층을 상부에 갖는 상기 기판을 가스방출하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    상기 기판의 상기 표면 상에 형성된 상기 디바이스들은 하나 이상의 소스/드레인 영역을 포함하고,
    상기 제1 프로세스 챔버 내에서 상기 디바이스들을 식각하는 단계는, 상기 하나 이상의 소스/드레인 영역으로부터 규소를 식각하는 단계를 포함하는, 방법.
  17. 제15항에 있어서,
    상기 기판의 상기 표면 상에 형성된 상기 디바이스들은 복수의 반도체 핀을 포함하고, 각각의 반도체 핀은 유전체 물질로 형성된 2개의 트렌치들 사이에 위치하며,
    상기 제1 프로세스 챔버 내에서 상기 디바이스들을 식각하는 단계는, 상기 복수의 반도체 핀의 각각의 반도체 핀의 부분을 제거하는 단계를 포함하고,
    상기 제2 프로세스 챔버 내에서 상기 비화물-도핑된 규소 층을 에피택셜 증착하는 단계는, 상기 복수의 반도체 핀의 각각의 반도체 핀의 상기 제거된 부분 상에 선택적으로 상기 비화물-도핑된 규소 층을 에피택셜 증착하는 단계를 포함하며,
    상기 제2 프로세스 챔버 내에서 상기 인-도핑된 규소 층을 에피택셜 증착하는 단계는, 상기 복수의 반도체 핀의 각각의 반도체 핀의 상기 제거된 부분 상에 증착된 상기 비화물-도핑된 규소 층 상에 선택적으로 상기 인-도핑된 규소 층을 에피택셜 증착하는 단계를 포함하는, 방법.
  18. 제15항에 있어서,
    상기 사전 세정 단계는, NF3/NH3 기반 플라즈마 건식 식각 프로세스에 의해 상기 기판의 상기 표면으로부터 산화물들을 제거하는 단계를 포함하는, 방법.
  19. 제15항에 있어서,
    상기 사전 세정 단계는, NF3/NH3 유도 결합 플라즈마 기반 플라즈마 건식 식각 프로세스에 의해 상기 기판의 상기 표면으로부터 산화물들을 제거하는 단계를 포함하는, 방법.
  20. 제15항에 있어서,
    상기 제3 프로세스 챔버 내에서 상기 티타늄 실리사이드 층을 에피택셜 증착하는 단계는, 기화된 티타늄 및 규소 전구체들을 상기 제3 프로세스 챔버 내로 유동시키는 단계를 포함하는, 방법.
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