KR20050062872A - 증착 접합을 갖는 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 언더컷 식각 기술없이 얕은 접합 깊이의 확장 구조의 소스/드레인접합을 갖는 트랜지스터의 제조 방법을 제공하기 위한 것으로, 반도체 기판의 제1표면 상에 게이트산화막과 폴리실리콘 게이트전극의 적층을 형성하는 단계, 상기 폴리실리콘 게이트전극의 양측벽에 접하면서 상기 제1표면보다 낮은 상기 반도체 기판의 제2표면에 접하는 산화막스페이서와 상기 산화막스페이서에 접하는 질화막스페이서의 복합 스페이서를 형성하는 단계, 상기 산화막스페이서 중에서 상기 제2표면에 접하는 일부분을 선택적으로 제거하여 상기 복합 스페이서 아래에 빈 공간을 형성하는 단계, 및 상기 빈 공간을 채우는 확장 소스/드레인접합을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 얕은 접합을 갖는 트랜지스터의 제조 방법에 관한 것이다.
반도체 소자 제조시 핫 캐리어 효과(Hot carrier effect)와 관련한 문제들을 극복하기 위해 LDD(Lightly Doped Drain) 구조의 트랜지스터가 제안되었다. LDD 구조는 전위를 드레인으로 흡수하고 트랜지스터의 포화 동작동안 드레인 부근의 전위 증감을 감소시키는 효과를 갖는다.
그러나, LDD 구조를 갖는 트랜지스터의 제조 공정에서는 LDD 영역을 형성하기 위한 저농도 불순물의 이온주입 및 고농도 소스/드레인 영역을 형성하기 위한 고농도 불순물의 이온주입 공정에서 실리콘기판의 표면결함은 불가피하며, 소스/드레인 이온 주입 공정 후에 진행되는 열처리(anneal) 공정은 선행된 LDD 공정에서 주입된 이온들을 확산시켜 실제의 채널 길이를 줄이는 숏채널 효과(short channel effect)를 초래하는 문제점이 있다.
위와 같은 숏채널 효과를 극복하기 위해 확장(Extension) 구조의 소스/드레인 구조가 제안되었다. 상기 확장구조의 소스/드레인 구조는 면저항 감소. 가파른 접합 형성, 낮은 콘택 저항, 낮은 열이력(reduced thermal budget) 그리고 실리사이드 형성의 용이성으로 인해 그 적용가능성이 높다.
도 1은 종래 기술에 따른 확장구조의 소스/드레인접합을 갖는 트랜지스터를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 게이트산화막(12)이 형성되고, 게이트산화막(12) 상에 게이트전극(13)이 형성되며, 게이트전극(13)의 양측벽에 스페이서(14)가 형성된다. 그리고, 스페이서(14) 외측의 반도체 기판(11) 내에 깊은 소스/드레인접합(Deep Source/Drain, 15)이 형성되고, 스페이서(14) 아래의 반도체 기판(11) 내에 확장구조의 소스/드레인접합(Extension Source/Drain, 16)이 형성된다.
그러나, 반도체 소자가 고집적화 및 고성능화되면서 게이트길이(Gate length; L)가 감소함에 따라 확장 구조의 소스/드레인접합(16)에 주입된 도펀트가 측면확산(Lateral diffusion, 17)하는 문제가 있다. 이로써 소스와 드레인간 길이가 감소하여 드레인쪽에 인가된 역바이어스(reverse bias)에 의한 공핍층(depletion; D)의 전하가 채널과 공유하거나, 이 공핍층(D)에 의해 전계가 커지기 때문에 문턱전압의 급격한 감소 및 소스와 채널간 배리어높이를 낮추므로써 오프상태의 전류를 증가시키게 되는 문제가 발생한다.
전술한 바와 같은 측면확산에 따른 문제점을 극복하기 위해서는 얕은 접합 깊이를 갖는 소스/드레인접합 개발이 필수적으로 진행되어야 한다.
접합깊이 감소를 위해 일반적인 이온주입법(Implantation)을 이용하는 경우에는 시트저항(Rs)을 증가시킬뿐만 아니라 아무리 이온주입시 도즈(dose)를 증가시킨다해도 용해도제한(solubility limit)때문에 원하는 활성화된 도펀트(activated dopant) 농도를 얻을 수 없다. 특히, 이러한 현상은 p+ 소스/드레인접합에서 심하게 발생하고 있다.
이러한 용해도제한의 향상을 위해서 후열처리에 대한 연구와 함께 증착된 접합(deposited junction) 기술이 제안되었다. 예컨대, 붕소(Boron)가 도핑된 도우프드 SiGe 기술이 개발되고 있다.
도 2a 및 도 2b는 종래 기술에 따른 증착된 접합 구조를 갖는 트랜지스터의 제조 방법을 간략히 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트산화막(22), 게이트전극(23)을 순차적으로 형성한 후, 게이트전극(23)의 양측벽에 접하는 스페이서(24)를 형성한다.
계속해서, 스페이서(24) 및 게이트전극(23)을 마스크로 스페이서(24) 하측의 노출된 반도체 기판(21), 즉 소스/드레인접합이 형성될 부분을 건식 또는 습식 식각 공정을 통해 소정 깊이만큼 식각하여 언더컷(Undercut, 25)을 형성한다.
도 2b에 도시된 바와 같이, 언더컷(25)에 붕소가 도핑된 SiGe 에피택셜층을 증착하여 소스/드레인 접합(26)을 형성한다.
위와 같은 종래 기술은 증착된 접합 구조를 형성하기 위해, 확장영역을 위한 언더컷(25)을 게이트전극(23) 아래에 확보한 후 선택적으로 붕소가 도핑된 도우프드 SiGe 에피택셜층을 증착하여 형성하고 있다.
상기 증착된 접합 기술은 SiGe막 증착시 이미 고농도의 활성화 도펀트가 존재하기 때문에 도펀트 활성화를 위한 후속 열공정이 필요없어 낮은 열이력이 필요한 고유전 게이트 트랜지스터에 적용될 수 있는 장점이 있다.
그러나, 언더컷(25) 구조를 형성하기 위해 적용되는 언더컷 식각(under etch)이 반도체 기판(21)을 직접 습식 또는 건식식각하기 때문에 소스/드레인접합의 깊이 및 형태를 설정된 값으로 구현하기가 매우 어렵다. 또한, 언더컷 식각 성능도 정확하지 않고, 구체적인 공정 집적화도 셋업되어 있지 않다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 언더컷 식각 기술없이 얕은 접합 깊이의 확장 구조의 소스/드레인접합을 갖는 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 트랜지스터의 제조 방법은 반도체 기판의 제1표면 상에 게이트산화막과 폴리실리콘 게이트전극의 적층을 형성하는 단계, 상기 폴리실리콘 게이트전극의 양측벽에 접하면서 상기 제1표면보다 낮은 상기 반도체 기판의 제2표면에 접하는 산화막스페이서와 상기 산화막스페이서에 접하는 질화막스페이서의 복합 스페이서를 형성하는 단계, 상기 산화막스페이서 중에서 상기 제2표면에 접하는 일부분을 선택적으로 제거하여 상기 복합 스페이서 아래에 빈 공간을 형성하는 단계, 및 상기 빈 공간을 채우는 확장 소스/드레인접합을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 트랜지스터의 제조 방법은 반도체 기판의 표면 상에 게이트산화막과 게이트전극의 적층을 형성하는 단계, 상기 이트전극의 양측벽에 제1스페이서를 형성하는 단계, 상기 제1스페이서 아래의 상기 반도체 기판을 선택적으로 비등방성 식각하여 상기 게이트전극의 에지와 일부분이 오버랩되는 언더컷 공간을 형성하는 단계, 상기 언더컷 공간에 도우프드 에피택셜층을 채워 확장 소스/드레인접합을 형성하는 단계, 상기 제1스페이서에 접하는 제2스페이서를 형성하는 단계, 및 상기 제2스페이서 외측에 노출된 상기 확장 소스/드레인접합 표면 위에 소스/드레인접합을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 제1실시예에 따른 트랜지스터의 제조 방법을 도시한 공정 단면도이다. 제1실시예에서는 CMOSFET의 제조 방법에 대해서 설명하기로 한다.
도 3a에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 정의된 반도체 기판(31)에 STI(Shallow Trench Isolation)법을 이용하여 필드산화막(32)을 형성한다. 이후 P웰(33a) 및 N웰(33b)을 형성하기 위한 이온주입을 한다. 후속 공정으로, 도시되지 않았지만, 필드스톱(field stop)을 위한 이온주입, 펀치쓰루스톱(punchthrough stop) 및 문턱전압(threshold voltage) 조절을 위한 이온주입을 순차적으로 진행한다.
다음에, 반도체 기판(31) 상에 게이트산화막(34)을 성장시키고, 게이트산화막(34) 상에 언도우프드 폴리실리콘막(undoped polysilicon)을 증착한 후, 인(P31) 및 붕소(B11)를 이온주입하여 언도우프드 폴리실리콘막을 도핑시킨다. 이때, 인(P31)은 PMOS 영역을 마스킹한 후 오픈된 NMOS 영역의 언도우프드 폴리실리콘막에만 주입하고, 붕소는 NMOS 영역을 마스킹한 후 오픈된 PMOS 영역의 언도우프드 폴리실리콘막에만 주입한다.
계속해서, 게이트 패터닝을 진행하여 NMOS 및 PMOS의 폴리실리콘 게이트전극(35, 36)을 형성한다. 따라서, NMOS 영역에는 인(P31)이 도핑된 N형 폴리실리콘 게이트전극(35)이 형성되고, PMOS 영역에는 붕소(B11)가 도핑된 P형 폴리실리콘 게이트전극(36)이 형성되며, N형 및 P형 폴리실리콘 게이트전극(35, 36)은 동일하게 'L1'의 폭으로 형성된다.
도 3b에 도시된 바와 같이, N형 및 P형 폴리실리콘 게이트전극(35, 36)을 산화시킨다. 이때, N형 및 P형 폴리실리콘 게이트전극(35, 36)과 동일하게 실리콘 성분이 함유된 반도체 기판(31)의 표면도 일정 두께만큼 동시에 산화된다. 즉, N형 및 P형 폴리실리콘 게이트전극(35, 36)의 실리콘성분과 반도체 기판(31)의 실리콘 성분이 산화 공정에 참여하게 되며, 이로써 실리콘산화막(37)이 N형 및 P형 폴리실리콘 게이트전극(35, 36)의 면적을 감소시키면서 반도체 기판(31)의 표면을 침투하는 형태로 형성된다. 즉, N형 및 P형 폴리실리콘 게이트전극(35, 36)은 'L1'보다 작은 'L2'의 폭을 갖는다.
결국, N형 및 P형 폴리실리콘 게이트전극(35, 36)의 산화 공정후에 반도체 기판(31) 표면은 게이트산화막(34) 아래의 제1표면(31a)과 실리콘 산화막(37) 아래의 제2표면(31b)을 갖게 되고, 제2표면(31b)은 제1표면(31a) 아래에 위치한다. 또한, 실리콘산화막(36)은 반도체 기판(31) 표면에서 측면방향과 수직방향으로 동일한 산화율로 산화되어 형성된다.
한편, N형 및 P형 폴리실리콘 게이트전극(35, 36)의 산화 공정시, 산화 타겟은 얕은 접합깊이 타겟에 맞춘다. N형 및 P형 폴리실리콘 게이트전극(35, 36)과 반도체 기판(31)의 산화율(Oxidation rate)이 차이나지 않기 때문에 저온(400℃∼800℃)에서 산화 공정을 진행하는 것이 바람직하다.
도 3c에 도시된 바와 같이, 산화 공정을 통해 형성된 실리콘산화막(37)을 포함한 반도체 기판(31)의 전면에 화학기상증착법(CVD)을 이용하여 질화막(nitride)을 형성한다. 이어서, 공지된 에치백 공정을 진행하여 N형 및 P형 폴리실리콘 게이트전극(35, 36)의 양측벽에 접하는 질화막 스페이서(38)를 형성한다. 이때, 실리콘산화막(36)도 동시에 에치백되어 N형 및 P형 폴리실리콘 게이트전극(35, 36)과 질화막 스페이서(38) 사이에 산화막스페이서(37a)가 형성된다. 따라서, 본 발명의 NMOS 및 PMOS는 'L자형(L type)' 산화막 스페이서(37a)와 '돔형(dome type)' 질화막스페이서(38)의 복합스페이서(composite spacer) 구조를 포함한다.
전술한 바와 같은 일련의 질화막 증착 및 에치백 공정후에 반도체 기판(31)의 제2표면(31b)이 노출된다.
도 3d에 도시된 바와 같이, 반도체 기판(31)의 전면에 400℃∼700℃에서 버퍼 질화막(buffer nitride, 39)을 증착한다. 이어서, 마스크(40) 공정을 통해 NMOS 영역을 오픈시킨 후 H3PO4를 이용하여 NMOS 영역의 버퍼질화막(39)을 제거한다. 이때, 반도체 기판(31) 표면 및 산화막스페이서(37a)는 H3PO4에 대해 선택비를 갖기 때문에 버퍼질화막(39) 제거시 손실이 없다.
계속해서, 마스크(40)를 남겨둔 상태에서 HF 또는 BOE 케미컬을 이용한 딥아웃(dip-out) 공정을 진행한다. 이때, NMOS 영역의 복합 스페이서 중에서 산화막 스페이서(36a)의 일부분이 제거되어 N형 확장 소스/드레인접합을 위한 공간(41)이 오픈된다. 공간(41) 형성시 질화막 스페이서(38)가 식각배리어 역할을 하므로 HF 또는 BOE 케미컬이 질화막 스페이서(38) 외측으로부터 측면방향으로 흘러들어가 산화막 스페이서(36a)의 아랫부분이 제거된다. 따라서, 산화막 스페이서(36a)는 L자형태를 잃고 돔 형태의 산화막 스페이서(37b)가 되며, 결국에는 딥아웃 공정후에 공간(41) 위에 산화막 스페이서(37b)와 질화막 스페이서(38)의 '돔형' 복합 스페이서가 잔류한다.
도 3e에 도시된 바와 같이, 복합 스페이서 아래에 오픈된 공간(41) 내에 선택적으로 N형 도우프드 에피택셜층(42)을 성장시킨다. 이때, N형 도우프드 에피택셜층(42)은 공간(41)을 채우는 N형 확장 소스/드레인 접합(42a)과 N형 엘리베이티드(elevated) 소스/드레인접합(42b)으로 형성된다. 여기서, N형 엘리베이티드 소스/드레인접합(42b)은 N형 도우프드 에피택셜층(42) 성장시 폴리실리콘 게이트전극(35)의 일정 높이만큼 성장시키면 가능하다.
상기한 N형 도우프드 에피택셜층(42)의 두께 타겟은 N형 엘리베이티드 소스/드레인접합(42b)의 두께가 500Å∼1500Å 범위에 있도록 조절하며, N형 도우프드 에피택셜층(42)에 도핑되는 도펀트는 NMOSFET의 소스/드레인으로 작용하기 위해 인(P) 또는 비소(As)가 바람직하다.
한편, N형 도우프드 에피택셜층(42)은 실리콘층 또는 SiGe층이 가능한데, 먼저 실리콘층은 SiH2Cl2 과 HCl을 기본 소스로 하고, N형 도핑을 위해 소스가스로 AsH3을 사용하며, 증착온도는 750℃∼900℃ 범위로 한다. 후속 공정으로, 수소 어닐(Hydrogen anneal) 및 진공 어닐(vacuum anneal)을 통해 실리콘층 표면위에 형성된 얇은 자연산화막을 제거하거나 깨뜨리며, 이때 어닐 온도는 750℃∼900℃이다. 다음으로, SiGe층은 SiH4Cl2, HCl 및 GeH4를 기본 소스로 하고, N형 도핑을 위해 소스가스로 PH3를 사용하며, 증착온도는 650℃∼800℃ 범위로 한다. 후속 공정으로, 수소 어닐 및 진공 어닐을 통해 SiGe 표면위에 형성된 얇은 자연산화막을 제거하거나 깨뜨리며, 이때 어닐 온도는 750℃∼800℃ 범위이다.
전술한 바와 같은 N형 도우프드 에피택셜층(42) 성장은 버퍼질화막(39)으로 덮여 있는 PMOS 영역과 산화막질인 필드산화막(32) 위에서는 진행되지 않는다.
도 3f에 도시된 바와 같이, 마스크(40) 및 버퍼질화막(39)을 제거한 후에, 도 3d 및 도 3e의 공정을 PMOS 영역에서 다시 진행하여 P형 확장 소스/드레인접합을 위한 공간 및 P형 도우프드 에피택셜층을 성장시킨다. 자세히 살펴보면, 먼저 전면에 버퍼질화막을 증착하고, NMOS 영역을 덮고 PMOS 영역을 오픈시킨 마스크를 형성한 후에 H3PO4를 이용하여 PMOS 영역의 버퍼질화막을 제거하며, HF 또는 BOE 케미컬을 이용한 딥아웃 공정을 통해 P형 확장 소스/드레인접합을 위한 공간을 형성한다. 그리고 나서, 공간 내에 선택적으로 P형 도우프드 에피택셜층(43)을 성장시킨다. 이때, P형 도우프드 에피택셜층(43)은 공간을 채우는 P형 확장 소스/드레인 접합(43a)과 P형 엘리베이티드 소스/드레인접합(43b)으로 형성된다. 여기서, N형 엘리베이티드 소스/드레인접합(42b)은 N형 도우프드 에피택셜층(42) 성장시 폴리실리콘 게이트전극(35)의 일정 높이만큼 성장시키면 가능하다. 상기한 P형 도우프드 에피택셜층(43)의 두께 타겟은 P형 엘리베이티드 소스/드레인접합(43b)의 두께가 500Å∼1500Å 범위에 있도록 조절하며, P형 도우프드 에피택셜층(43)에 도핑되는 도펀트는 PMOSFET의 소스/드레인으로 작용하기 위해 붕소(B)가 바람직하다.
한편, P형 도우프드 에피택셜층(43)은 실리콘층 또는 SiGe층이 가능한데, 먼저 실리콘층은 SiH2Cl2 과 HCl을 기본 소스로 하고, P형 도핑을 위해 소스가스로 B2H6을 사용하며, 증착온도는 750℃∼900℃ 범위로 한다. 후속 공정으로, 수소 어닐 및 진공 어닐을 통해 실리콘층 표면위에 형성된 얇은 자연산화막을 제거하거나 깨뜨리며, 이때 어닐 온도는 750℃∼900℃이다. 다음으로, SiGe층은 SiH4Cl2, HCl 및 GeH4를 기본 소스로 하고, P형 도핑을 위해 B2H6를 사용하며, 증착온도는 650℃∼800℃ 범위로 한다. 후속 공정으로, 수소 어닐 및 진공 어닐을 통해 SiGe 표면위에 형성된 얇은 자연산화막을 제거하거나 깨뜨리며, 이때 어닐 온도는 750℃∼800℃ 범위이다.
다음으로, 도 3g에 도시된 바와 같이, N형 도우프드 에피택셜층(42) 및 P형 도우푸드 에피택셜층(43)이 형성된 상태에서 실리사이드막(44) 형성 공정을 진행한다. 이때, N형 도우프드 에피택셜층(42), P형 도우프드 에피택셜층(43) 및 폴리실리콘 게이트전극(35, 36)의 상면에 실리사이드막(44)이 형성된다.
상기한 실리사이드막(44)은 코발트(Co), 니켈(Ni) 또는 티타늄(Ti)의 금속막을 증착한 후 1,2차 급속열처리(RTA)를 통해 형성한 코발트실리사이드(CoSi), 니켈실리사이드(NiSi) 또는 티타늄실리사이드(TiSi)이다. 여기서, 1차 급속열처리는 400℃∼500℃ 범위이고, 2차 급속열처리는 600℃∼800℃ 범위이다.
도 4a 내지 도 4g는 본 발명의 제2실시예에 따른 트랜지스터의 제조 방법을 도시한 공정 단면도이다. 제2실시예에서는 CMOSFET의 제조 방법에 대해서 설명한다.
도 4a에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 정의된 반도체 기판(51)에 STI법을 이용하여 필드산화막(52)을 형성한다. 이후 P웰(53a) 및 N웰(53b)을 형성하기 위한 이온주입을 한다. 후속 공정으로, 도시되지 않았지만, 필드스톱을 위한 이온주입, 펀치쓰루스톱 및 문턱전압 조절을 위한 이온주입을 순차적으로 진행한다.
다음에, 반도체 기판(51) 상에 게이트산화막(54)을 성장시키고, 게이트산화막(54) 상에 언도우프드 폴리실리콘막을 증착한 후, 인(P31) 및 붕소(B11)를 이온주입하여 언도우프드 폴리실리콘막을 도핑시킨다. 이때, 인(P31)은 PMOS 영역을 마스킹한 후 오픈된 NMOS 영역의 언도우프드 폴리실리콘막에만 주입하고, 붕소는 NMOS 영역을 마스킹한 후 오픈된 PMOS 영역의 언도우프드 폴리실리콘막에만 주입한다.
계속해서, 게이트 패터닝을 진행하여 NMOS 및 PMOS의 폴리실리콘 게이트전극(55, 56)을 형성한다. 따라서, NMOS 영역에는 인(P31)이 도핑된 N형 폴리실리콘 게이트전극(55)이 형성되고, PMOS 영역에는 붕소(B11)가 도핑된 P형 폴리실리콘 게이트전극(56)이 형성된다.
도 4b에 도시된 바와 같이, 폴리실리콘 게이트전극(55, 56)의 양측벽에 얇은 제1스페이서(57)를 형성한다. 이때, 얇은 제1스페이서(57)의 두께는 후속에 뒤따르는 선택적 비등방성 식각시 측면식각 깊이가 폴리실리콘 게이트전극(55, 56)과 ±50Å 정도에서 오버랩되도록 하는 범위에서 설정하되 최소 50Å 이상으로 한다. 상기한 제1스페이서(57)의 물질은 산화막, 질화막, 질화산화막(nitrided oxide)을 포함한다.
다음으로, CF4/O2/He의 혼합가스를 사용하여 선택적 비등방성 식각 공정을 진행한다. 이때, 이 선택적 비등방성 식각 공정은 산화막 대 실리콘, 질화막 대 실리콘간의 선택비가 40 이상으로 매우 크기 때문에 반도체 기판(51)만 언더컷 식각이 되어 확장 소스/드레인접합을 위한 언더컷 공간(58)을 형성하게 된다.
도 4c에 도시된 바와 같이, 반도체 기판(51)의 전면에 400℃∼700℃에서 버퍼 질화막(59)을 증착한다. 이어서, 마스크(60) 공정을 통해 NMOS 영역을 오픈시킨 후 H3PO4를 이용하여 NMOS 영역의 버퍼질화막(59)을 제거한다. 이때, 반도체 기판(51) 표면 및 제1스페이서(57)는 H3PO4에 대해 선택비를 갖기 때문에 버퍼질화막(59) 제거시 손실이 없다.
도 4d에 도시된 바와 같이, 제1스페이서(57) 아래에 오픈된 언더컷 공간(58) 내에 선택적으로 도우프드 에피택셜층을 성장시켜 언더컷 공간(58)을 채우는 N형 확장 소스/드레인접합(61)을 형성한다.
상기한 N형 확장 소스/드레인접합(61)에 도핑되는 도펀트는 NMOSFET의 소스/드레인으로 작용하기 위해 인(P) 또는 비소(As)가 바람직하다.
한편, N형 확장 소스/드레인접합(61)은 실리콘층 또는 SiGe층이 가능한데, 먼저 실리콘층은 SiH2Cl2 과 HCl을 기본 소스로 하고, N형 도핑을 위해 소스가스로 AsH3을 사용하며, 증착온도는 750℃∼900℃ 범위로 한다. 후속 공정으로, 수소 어닐 및 진공 어닐을 통해 실리콘층 표면위에 형성된 얇은 자연산화막을 제거하거나 깨뜨리며, 이때 어닐 온도는 750℃∼900℃이다. 다음으로, SiGe층은 SiH4Cl2, HCl 및 GeH4를 기본 소스로 하고, N형 도핑을 위해 소스가스로 PH3를 사용하며, 증착온도는 650℃∼800℃ 범위로 한다. 후속 공정으로, 수소 어닐 및 진공 어닐을 통해 SiGe 표면위에 형성된 얇은 자연산화막을 제거하거나 깨뜨리며, 이때 어닐 온도는 750℃∼800℃ 범위이다.
전술한 바와 같은 N형 확장 소스/드레인접합(61)의 성장은 버퍼질화막(59)으로 덮여 있는 PMOS 영역과 산화막질인 필드산화막(52) 위에서는 진행되지 않는다.
도 4e에 도시된 바와 같이, 마스크(60) 및 버퍼질화막(59)을 제거한 후에, 도 4c 및 도 4d의 공정을 PMOS 영역에서 다시 진행하여 P형 확장 소스/드레인접합을 위한 언더컷 공간내에 P형 확장 소스/드레인접합(62)을 성장시킨다. 자세히 살펴보면, 먼저 언더컷 공간이 형성된 구조 전면에 버퍼질화막을 증착하고, NMOS 영역을 덮고 PMOS 영역을 오픈시킨 마스크를 형성한 후에 H3PO4를 이용하여 PMOS 영역의 버퍼질화막을 제거한다. 그리고 나서, 언더컷 공간 내에 선택적으로 N형 확장 소스/드레인접합(62)을 성장시킨다. 이때, P형 확장 소스/드레인접합(62)에 도핑되는 도펀트는 PMOSFET의 소스/드레인으로 작용하기 위해 붕소(B)가 바람직하다.
한편, P형 확장 소스/드레인접합(62)은 실리콘층 또는 SiGe층이 가능한데, 먼저 실리콘층은 SiH2Cl2 과 HCl을 기본 소스로 하고, P형 도핑을 위해 소스가스로 B2H6을 사용하며, 증착온도는 750℃∼900℃ 범위로 한다. 후속 공정으로, 수소 어닐 및 진공 어닐을 통해 실리콘층 표면위에 형성된 얇은 자연산화막을 제거하거나 깨뜨리며, 이때 어닐 온도는 750℃∼900℃이다. 다음으로, SiGe층은 SiH4Cl2, HCl 및 GeH4를 기본 소스로 하고, P형 도핑을 위해 B2H6를 사용하며, 증착온도는 650℃∼800℃ 범위로 한다. 후속 공정으로, 수소 어닐 및 진공 어닐을 통해 SiGe 표면위에 형성된 얇은 자연산화막을 제거하거나 깨뜨리며, 이때 어닐 온도는 750℃∼800℃ 범위이다.
위와 같이 P형 확장 소스/드레인접합(62)을 형성한 후에 마스크 및 버퍼질화막을 제거한다.
도 4f에 도시된 바와 같이, 폴리실리콘 게이트전극(55, 56)의 양측벽에 접하는 제2스페이서(63)를 형성한다. 이때, 제2스페이서(57)의 물질은 산화막, 질화막, 질화산화막을 포함한다.
다음으로, 제2스페이서(63) 외측에 노출된 N형 확장 소스/드레인접합과 P형 소스/드레인접합 표면위에 에피택셜층을 선택적으로 성장시킨 후에, N형 소스/드레인접합(64)과 P형 소스/드레인접합(65)을 형성하기 위한 이온주입 공정을 진행한다. 이때, 이온주입 공정은 도펀트를 도핑시키기 위해 각 MOS 영역을 마스크 처리한 후에 진행하며, N형 도핑을 위해 인을 이온주입하고 P형 도핑을 위해 붕소를 이온주입한다.
한편, 에피택셜층 성장이 폴리실리콘 게이트전극(55, 56) 표면위에서도 진행되어 각 폴리실리콘 게이트전극 위에 에피택셜층(66)이 형성되며, N형 소스/드레인접합(64)과 P형 소스/드레인접합(65)을 형성하기 위한 이온주입시에도 에피택셜층(66)에 도핑이 진행된다.
도 4g에 도시된 바와 같이, N형 소스/드레인접합(64) 및 P형 소스/드레인접합(65)이 형성된 상태에서 실리사이드막(67) 형성 공정을 진행한다. 이때, 실리사이드막(67)은 N형 소스/드레인접합(64), P형 소스/드레인접합(65) 및 폴리실리콘 게이트전극(55, 56) 상면의 에피택셜층(66)에 각각 형성된다.
상기한 실리사이드막(66)은 코발트(Co), 니켈(Ni) 또는 티타늄(Ti)의 금속막을 증착한 후 1,2차 급속열처리(RTA)를 통해 형성한 코발트실리사이드(CoSi), 니켈실리사이드(NiSi) 또는 티타늄실리사이드(TiSi)이다. 여기서, 1차 급속열처리는 400℃∼500℃ 범위이고, 2차 급속열처리는 600℃∼800℃ 범위이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 고농도의 얕은 접합을 갖는 트랜지스터를 제조할 수 있으므로 게이트길이가 65nm 이하로 형성되는 로직 트랜지스터를 용이하게 구현할 수 있는 효과가 있다.
또한, 숏채널 트랜지스터 제조에 따른 속도 향상은 물론 가판른(abrupt) 접합 형성을 통해 숏채널 효과를 줄여주므로써 문턱전압 롤오프(roll-off) 및 오프전류(Ioff)가 작은 우수한 특성을 갖는 트랜지스터를 구현할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 확장구조의 소스/드레인접합을 갖는 트랜지스터를 도시한 도면,
도 2a 및 도 2b는 종래 기술에 따른 증착된 접합 구조를 갖는 트랜지스터의 제조 방법을 간략히 도시한 도면,
도 3a 내지 도 3g는 본 발명의 제1실시예에 따른 트랜지스터의 제조 방법을 도시한 공정 단면도,
도 4a 내지 도 4g는 본 발명의 제2실시예에 따른 트랜지스터의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
34 : 게이트산화막 35, 36 : 폴리실리콘 게이트전극
37a 37b: 산화막스페이서 38 : 질화막스페이서
41 : 공간 42a : 확장 소스/드레인접합
42b : 엘리베이티드 소스/드레인접합
Claims (11)
- 반도체 기판의 제1표면 상에 게이트산화막과 폴리실리콘 게이트전극의 적층을 형성하는 단계;상기 폴리실리콘 게이트전극의 양측벽에 접하면서 상기 제1표면보다 낮은 상기 반도체 기판의 제2표면에 접하는 산화막스페이서와 상기 산화막스페이서에 접하는 질화막스페이서의 복합 스페이서를 형성하는 단계;상기 산화막스페이서 중에서 상기 제2표면에 접하는 일부분을 선택적으로 제거하여 상기 복합 스페이서 아래에 빈 공간을 형성하는 단계; 및상기 빈 공간을 채우는 확장 소스/드레인접합을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 복합스페이서를 형성하는 단계는,상기 폴리실리콘 게이트전극을 산화시켜 상기 제1표면보다 낮은 제2표면을 갖도록 상기 폴리실리콘 게이트전극과 상기 반도체 기판의 전면에 산화막을 형성하는 단계;상기 산화막 상에 질화막을 형성하는 단계; 및상기 질화막의 에치백을 통해 상기 복합 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제2항에 있어서,상기 산화막은, 400℃∼800℃에서 산화시켜 형성하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 복합 스페이서 아래에 빈 공간을 형성하는 단계는,상기 질화막 스페이서를 식각배리어로 하여 HF 또는 BOE 케미컬을 이용한 딥아웃 공정을 통해 이루어지는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 확장 소스/드레인 접합은, 상기 빈 공간을 채우도록 선택적으로 도우프드 에피택셜층을 성장시켜 형성하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제5항에 있어서,상기 도우프드 에피택셜 성장시,상기 폴리실리콘 게이트전극의 일정 높이에 이르는 두께를 갖도록 추가로 성장시켜 엘리베이티드 소스/드레인접합을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 반도체 기판의 표면 상에 게이트산화막과 게이트전극의 적층을 형성하는 단계;상기 이트전극의 양측벽에 제1스페이서를 형성하는 단계;상기 제1스페이서 아래의 상기 반도체 기판을 선택적으로 비등방성 식각하여 상기 게이트전극의 에지와 일부분이 오버랩되는 언더컷 공간을 형성하는 단계;상기 언더컷 공간에 도우프드 에피택셜층을 채워 확장 소스/드레인접합을 형성하는 단계;상기 제1스페이서에 접하는 제2스페이서를 형성하는 단계; 및상기 제2스페이서 외측에 노출된 상기 확장 소스/드레인접합 표면 위에 소스/드레인접합을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 언더컷 공간을 형성하는 단계는,CF4/O2/He의 혼합가스를 이용하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 언더컷 공간과 상기 게이트전극의 에지가 오버랩되는 정도는 ±50Å 인 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 확장 소스/드레인접합은, 실리콘층 또는 SiGe층으로 형성하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 확장 소스/드레인접합은, 붕소, 인 또는 비소가 도핑된 것을 특징으로 하는 트랜지스터의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20031219 |
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| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20080923 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20031219 Comment text: Patent Application |
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| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20100928 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20110221 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20110323 Patent event code: PR07011E01D |
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| PR1002 | Payment of registration fee | ||
| PG1601 | Publication of registration | ||
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |