KR20210055028A - 정전류 설정 구성을 갖는 표시 장치 및 그 구동 방법 - Google Patents

정전류 설정 구성을 갖는 표시 장치 및 그 구동 방법 Download PDF

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KR20210055028A
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다이스케 카와
준이치 야마시타
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Abstract

복수의 화소 회로를 포함하고, 각각의 상기 복수의 화소 회로는, 발광 소자; 상기 발광 소자로의 전류 공급의 유무를 제어하는 PWM 제어부; 상기 발광 소자로 상기 전류를 공급하는 정전류 제어부를 포함하고, 제1 전원선과 제2 전원선 사이에 상기 정전류 제어부, 상기 PWM 제어부 및 상기 발광 소자를 직렬로 접속하여 상기 발광 소자로 상기 전류를 공급하고, 상기 제1 전원선과 상기 정전류 제어부 사이에, 정전류 설정 기간에 상기 발광 소자를 소등하기 위한 트랜지스터를 갖는 표시 장치가 제공된다.

Description

정전류 설정 구성을 갖는 표시 장치 및 그 구동 방법
본 개시의 실시예들은 표시 장치, 구동 회로, 표시 장치의 구동 방법, 및 표시 장치의 검사 방법에 관한 것이다.
자발광 디바이스인 액티브 매트릭스형 유기 EL 디스플레이나 LED 디스플레이 등의 표시 장치가 알려져 있다.
예컨대, 특허 문헌 1(일본특허공개 2014-109703호)에는, 이러한 표시 장치에 있어서, PWM(Pulse Width Modulation：펄스폭 변조) 발광 제어 및 정전류 구동, 즉, 정전류 PWM 구동을 수행하고, 시간 분할로 패널 계조 제어를 수행하는 것이 기재되어 있다.
한편, 고휘도(HDR), 고색역을 실현할 수 있는 마이크로 LED 디스플레이는 차세대 TV의 한 형태로 대두되고 있다. 또한, 현장감 및 몰입감을 실현할 수 있는 고화질 8K 해상도의 TV가 요구되고 있다.
특허 문헌 1에 기재된 표시 장치에서는, 콘트래스트 향상을 위해 제1 전원선 및 제2 전원선의 전압을 제어하여 정전류 설정 기간에 발광 디바이스를 비발광 상태로 하면서, RGB의 화소 회로마다 분리한 제1 전원선으로부터 정전류 설정을 위한 신호 성분을 각각 입력할 필요가 있고, 정전류 설정 기간에 발광 디바이스를 비발광 상태로 하기 위한 복잡한 구성이 필요하였다.
본 개시의 실시예들은 이러한 문제를 해결하기 위해 이루어진 것으로, 간소한 회로 구성을 구비하여 정전류 설정 기간에 발광 디바이스를 비발광 상태로 할 수 있는 표시 장치, 구동 회로, 및 표시 장치의 구동 방법을 제공하는 것을 목적으로 한다.
본 개시의 일 실시예의 일 측면에 따르면, 복수의 화소 회로를 포함하고, 각각의 상기 복수의 화소 회로는, 발광 소자; 상기 발광 소자로의 전류 공급의 유무를 제어하는 PWM 제어부; 상기 발광 소자로 상기 전류를 공급하는 정전류 제어부를 포함하고, 제1 전원선과 제2 전원선 사이에 상기 정전류 제어부, 상기 PWM 제어부 및 상기 발광 소자를 직렬로 접속하여 상기 발광 소자로 상기 전류를 공급하고, 상기 제1 전원선과 상기 정전류 제어부 사이에, 정전류 설정 기간에 상기 발광 소자를 소등하기 위한 트랜지스터를 갖는 표시 장치가 제공된다.
일 실시예에 따르면, 상기 표시 장치는 제3 게이트 라인에 게이트 단자가 접속된 제5 트랜지스터를 포함하는 발광 제어부를 더 포함하고, 상기 PWM 제어부는 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 단자에 일방의 단자가 접속된 제1 커패시터, 및 상기 제1 트랜지스터의 게이트 단자 및 상기 제1 커패시터의 상기 일방의 단자에 소스 단자가 접속되고, 제1 게이트 라인에 게이트 단자가 접속되며, 데이터 라인에 드레인 단자가 접속된 제2 트랜지스터를 포함하고, 상기 정전류 제어부는, 제3 트랜지스터, 상기 제3 트랜지스터의 게이트 단자에 일방의 단자가 접속되고, 상기 제3 트랜지스터의 소스 단자에 다른 일방의 단자가 접속된 제2 커패시터, 및 상기 제3 트랜지스터의 게이트 단자 및 상기 제2 커패시터의 상기 일방의 단자에 소스 단자가 접속되고, 제2 게이트 라인에 게이트 단자가 접속되며, 상기 데이터 라인에 드레인 단자가 접속된 제4 트랜지스터를 포함하고, 상기 제1 전원선과 상기 제2 전원선 사이에 상기 제5 트랜지스터, 상기 제3 트랜지스터, 상기 제1 트랜지스터, 상기 발광 소자를 이 순서로 직렬로 접속하여 상기 발광 소자로 상기 전류를 공급하고, 상기 발광 소자를 턴 오프하기 위한 상기 트랜지스터가 상기 제5 트랜지스터일 수 있다.
일 실시예에 따르면, 상기 발광 제어부는, 상기 복수의 화소 회로 중 소정 개수의 화소 회로에 대해 공통으로 접속될 수 있다.
일 실시예에 따르면, 상기 표시 장치는, 인버터 회로 또는 스위칭 소자를 포함하고, 상기 제1 게이트 라인에 접속된 타이밍 제어부를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터와, 상기 제5 트랜지스터는 서로 다른 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 정전류 제어부는 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 단자에 일방의 단자가 접속되고, 상기 제1 트랜지스터의 소스 단자에 다른 일방의 단자가 접속된 제1 커패시터, 및 상기 제1 트랜지스터의 게이트 단자 및 상기 제1 커패시터의 상기 일방의 단자에 소스 단자가 접속되고, 제1 게이트 라인에 게이트 단자가 접속되며, 데이터 라인에 드레인 단자가 접속된 제2 트랜지스터를 포함하고, 상기 PWM 제어부는 제3 트랜지스터, 상기 제3 트랜지스터의 게이트 단자에 일방의 단자가 접속된 제2 커패시터, 및 상기 제3 트랜지스터의 게이트 단자 및 상기 제2 커패시터의 상기 일방의 단자에 소스 단자가 접속되고, 제2 게이트 라인에 게이트 단자가 접속되며, 상기 데이터 라인에 드레인 단자가 접속된 제4 트랜지스터를 포함하고, 상기 제1 전원선과 상기 제2 전원선 사이에 상기 제3 트랜지스터, 상기 제1 트랜지스터, 상기 발광 소자를 이 순서로 직렬로 접속하여 상기 발광 소자로 상기 전류를 공급하고, 상기 발광 소자를 턴 오프하기 위한 상기 트랜지스터는 상기 제3 트랜지스터일 수 있다.
일 실시예에 따르면, 상기 표시 장치는, 인버터 회로 또는 스위칭 소자를 포함하고, 상기 제2 게이트 라인에 접속된 타이밍 제어부를 더 포함할 수 있다.
일 실시예에 따르면, 상기 데이터 라인에, 상기 PWM 제어부에 공급되는 디지털 신호와, 상기 정전류 제어부에 공급되는 아날로그 신호를 공급할 수 있다.
일 실시예에 따르면, 상기 정전류 제어부에 의한 정전류 설정은 상기 복수의 화소 회로에 대해 공통으로 수행하고, 상기 PWM 제어부에 의한 PWM 제어는 상기 복수의 화소 회로의 행 마다 수행할 수 있다.
일 실시예에 따르면, 상기 정전류 제어부는, 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 단자에 일방의 단자가 접속되고, 상기 제1 트랜지스터의 소스 단자 및 상기 발광 소자의 일방의 단자에 다른 일방의 단자가 접속된 제1 커패시터, 상기 제1 트랜지스터의 소스 단자 및 상기 제1 커패시터의 다른 일방의 단자에 소스 단자가 접속되고, 제1 게이트 라인에 게이트 단자가 접속되며, 데이터 라인에 드레인 단자가 접속된 제2 트랜지스터, 및 상기 제1 트랜지스터의 게이트 단자 및 상기 제1 커패시터의 일방의 단자에 소스 단자가 접속되고, 제2 게이트 라인에 게이트 단자가 접속되며, 상기 데이터 라인에 드레인 단자가 접속된 제3 트랜지스터를 포함하고, 상기 PWM 제어부는, 제4 트랜지스터, 상기 제4 트랜지스터의 게이트 단자에 일방의 단자가 접속되고, 제3 게이트 라인에 다른 일방의 단자가 접속된 제2 커패시터, 및 상기 제4 트랜지스터의 게이트 단자 및 상기 제2 커패시터의 일방의 단자에 소스 단자가 접속되며, 제4 게이트 라인에 게이트 단자가 접속되고, 상기 데이터 라인에 드레인 단자가 접속된 제5 트랜지스터를 포함하고, 제1 전원선과 제2 전원선 사이에 상기 제4 트랜지스터, 상기 제1 트랜지스터, 상기 발광 소자가 이 순서로 직렬 접속되어 상기 발광 소자로 상기 전류를 공급할 수 있다.
일 실시예에 따르면, 상기 데이터 라인은 제1 데이터 라인과 제2 데이터 라인을 포함하고, 상기 제2 트랜지스터의 드레인 단자는 상기 제1 데이터 라인에 접속되고, 상기 제3 트랜지스터의 드레인 단자는 상기 제1 데이터 라인 또는 상기 제2 데이터 라인 중 어느 하나에 접속되고, 상기 제5 트랜지스터의 드레인 단자는 상기 제2 데이터 라인에 접속될 수 있다.
일 실시예에 따르면, 상기 표시부는, 상기 제1 데이터 라인에 접속된 발광 소자 평가부를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터와 상기 제4 트랜지스터와는 다른 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 제1 전원선 및 상기 제2 전원선을 1 프레임 기간 동안 고정 전위로 설정할 수 있다.
본 개시의 일 실시예의 다른 측면에 따르면, 복수의 화소 회로를 포함하는 표시 장치를 제어하는 구동 회로에 있어서, 각각의 상기 복수의 화소 회로는, 제1 전원선과 제2 전원선 사이에 정전류 제어부, 발광 소자로 전류 공급의 유무를 제어하는 PWM 제어부, 및 상기 발광 소자를 직렬로 접속하여 상기 발광 소자로 상기 전류를 공급하고, 상기 제1 전원선과 상기 정전류 제어부 사이에, 정전류 설정 기간에 상기 발광 소자를 턴 오프하기 위한 트랜지스터를 포함하고, 상기 구동 회로는, 적어도 하나의 게이트 라인 및 적어도 하나의 데이터 라인을 통해 상기 복수의 화소 회로에 신호를 공급하고, 상기 정전류 설정 기간 개시 후에 상기 PWM 제어부의 트랜지스터를 초기화하고, 서브 프레임 기간 개시 전에 상기 PWM 제어부의 상기 트랜지스터를 상기 정전류 설정 기간 이전 상태로 되돌리는, 구동 회로가 제공된다.
일 실시예에 따르면, 상기 정전류 설정 기간은, 상기 발광 소자를 턴 오프하기 위한 트랜지스터를 턴 오프하고, 상기 PWM 제어부의 트랜지스터를 초기화하는 PWM 리셋 기간, 및 상기 PWM 리셋 이후에 상기 정전류 제어부의 트랜지스터의 게이트 소스간 전압을 문턱값 전압으로 초기화하는 정전류 초기화 기간을 포함할 수 있다.
일 실시예에 따르면, 상기 구동 회로는, 상기 정전류 초기화 기간 동안 상기 PWM 제어부의 상기 트랜지스터를 도통 상태로 할 수 있다.
본 개시의 일 실시예의 또 다른 측면에 따르면, 복수의 화소 회로를 포함하는 표시 장치의 구동 방법에 있어서, 각각의 상기 복수의 화소 회로는, 제1 전원선과 제2 전원선 사이에 정전류 제어부, 발광 소자로 전류 공급의 유무를 제어하는 PWM 제어부, 및 상기 발광 소자를 직렬로 접속하여 상기 발광 소자로 상기 전류를 공급하고, 상기 제1 전원선과 상기 정전류 제어부 사이에, 정전류 설정 기간에 상기 발광 소자를 턴 오프하기 위한 트랜지스터를 포함하고, 상기 표시 장치의 구동 방법은, 상기 정전류 설정 기간 개시 후에 상기 PWM 제어부의 트랜지스터를 초기화하는 단계; 및 서브 프레임 기간 개시 전에 상기 PWM 제어부의 상기 트랜지스터를 상기 정전류 설정 기간 이전 상태로 되돌리는 단계를 포함하는, 표시 장치의 구동 방법이 제공된다.
일 실시예에 따르면, 상기 정전류 제어부의 상기 트랜지스터의 게이트-소스간 전압을 설정하고 있을 때, 상기 PWM 제어부의 상기 트랜지스터를 도통 상태로 할 수 있다.
본 개시의 일 실시예의 또 다른 측면에 따르면, 발광 소자; 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 단자에 일방의 단자가 접속되고, 상기 제1 트랜지스터의 소스 단자 및 상기 발광 소자의 일방의 단자에 다른 일방의 단자가 접속된 제1 커패시터, 상기 제1 트랜지스터의 소스 단자 및 상기 제1 커패시터의 일방의 단자에 소스 단자가 접속되고, 제1 게이트 라인에 게이트 단자가 접속되며, 제1 데이터 라인에 드레인 단자가 접속된 제2 트랜지스터, 및 상기 제1 트랜지스터의 게이트 단자 및 상기 제1 커패시터의 일방의 단자에 소스 단자가 접속되고, 제2 게이트 라인에 게이트 단자가 접속되며, 상기 제1 데이터 라인 또는 제2 데이터 라인에 드레인 단자가 접속된 제3 트랜지스터를 포함하고, 상기 발광 소자로 소정의 전류를 공급하는 정전류 제어부; 및 제4 트랜지스터, 상기 제4 트랜지스터의 게이트 단자에 일방의 단자가 접속되고, 제3 게이트 라인에 다른 일방의 단자가 접속된 제2 커패시터, 및 상기 제4 트랜지스터의 게이트 단자 및 상기 제2 커패시터의 일방의 단자에 소스 단자가 접속되고, 제4 게이트 라인에 게이트 단자가 접속되며, 상기 제2 데이터 라인에 드레인 단자가 접속된 제5 트랜지스터를 포함하고, 상기 발광 소자로의 공급 전류의 유무를 제어하는 PWM 제어부를 포함하는 화소 회로를 구비하고, 제1 전원선과 제2 전원선 사이에 상기 제4 트랜지스터, 상기 제1 트랜지스터, 상기 발광 소자가 이 순서로 직렬 접속되어 상기 발광 소자로 상기 전류를 공급하는 표시 장치의 검사 방법으로서, 상기 발광 소자가 발광하고 있을 때, 상기 제1 데이터 라인을 통해 상기 발광 소자의 일방의 단자의 전위를 검출하는 표시 장치의 검사 방법이 제공된다.
본 개시의 실시예들에 따르면, 간소한 회로 구성을 구비하여 정전류 설정 기간에 발광 디바이스를 비발광 상태로 하여 표시 화상의 콘트래스트를 향상시키는 표시 장치, 구동 회로, 및 표시 장치의 구동 방법을 제공할 수 있다.
도 1은, 본 개시의 일 실시예에 따른 표시 장치(1)의 개략 구성을 나타내는 도면이다.
도 2는 본 개시의 일 실시예에 따른 수평 제어 회로(30)의 개략 구성을 나타내는 도면이다.
도 3은 본 개시의 일 실시예에 따른 화소 회로의 구조를 나타낸 도면이다.
도 4는 본 개시의 일 실시예에 따른 화소 회로 및 발광 제어부의 구성을 나타내는 회로도이다.
도 5는 본 개시의 일 실시예에 따른 발광 제어부와 복수의 화소 회로와의 접속 관계를 나타내는 회로도이다.
도 6은 본 개시의 일 실시예에 따른 표시 장치(1)의 구동 방법을 설명하기 위한 타이밍 차트이다.
도 7은 본 개시의 일 실시예에 따른 이동도(μ) 보정 방법을 설명하기 위한 타이밍 차트이다.
도 8은 본 개시의 일 실시예에 따른 타이밍 제어부의 구성을 나타내는 도면이다.
도 9는 본 개시의 다른 실시예에 따른 타이밍 제어부의 구성을 나타내는 도면이다.
도 10은 본 개시의 다른 실시예에 따른 화소 회로의 구성을 나타내는 회로도이다.
도 11은 도 10의 화소 회로를 이용하는 표시 장치의 구동 방법을 설명하기 위한 타이밍 차트이다.
도 12는 본 개시의 다른 실시예에 따른 이동도(μ) 보정 방법을 설명하기 위한 타이밍 차트이다.
도 13은 본 개시의 일 실시예에 따른 타이밍 제어부(1310a)의 구성을 나타내는 도면이다.
도 14는 본 개시의 다른 실시예에 따른 타이밍 제어부(1310b)의 구성을 나타내는 도면이다.
도 15는 본 개시의 또 다른 실시예에 따른 화소 회로를 나타낸 도면이다.
도 16은 본 개시의 또 다른 실시예에 따른 표시 장치(1)의 구동 방법을 설명하기 위한 타이밍 차트이다.
도 17은 본 개시의 또 다른 실시예에 따른 화소 회로(10c)의 구동 상태를 나타내는 도면이다.
도 18은 본 개시의 또 다른 실시예에 따른 화소 회로(10c)의 구동 상태를 나타내는 도면이다.
도 19은 본 개시의 또 다른 실시예에 따른 화소 회로(10c)의 구동 상태를 나타내는 도면이다.
도 20은 본 개시의 또 다른 실시예에 따른 화소 회로(10c)의 구동 상태를 나타내는 도면이다.
도 21은 본 개시의 또 다른 실시예에 따른 화소 회로(10c)의 구동 상태를 나타내는 도면이다.
도 22은 본 개시의 또 다른 실시예에 따른 화소 회로(10c)의 다른 구성을 나타내는 회로도이다.
도 23은 본 개시의 또 다른 실시예에 따른 화소 회로(10c)의 다른 구성을 나타내는 회로도이다.
도 24는 본 개시의 또 다른 실시예에 따른 실시예에 따른 화소 회로의 구조를 나타낸 도면이다.
도 25는 본 개시의 또 다른 실시예에 따른 표시 장치(1)의 구동 방법을 설명하기 위한 타이밍 차트이다.
도 26은 본 개시의 또 다른 실시예에 따른 화소 회로(10f)의 구동 상태를 나타내는 도면이다.
도 27은 본 개시의 또 다른 실시예에 따른 화소 회로(10f)의 구동 상태를 나타내는 도면이다.
도 28은 본 개시의 또 다른 실시예에 따른 화소 회로(10f)의 구동 상태를 나타내는 도면이다.
도 29은 본 개시의 또 다른 실시예에 따른 화소 회로(10f)의 구동 상태를 나타내는 도면이다.
도 30은 본 개시의 또 다른 실시예에 따른 화소 회로(10f)의 구동 상태를 나타내는 도면이다.
도 31은 본 개시의 또 다른 실시예에 따른 화소 회로(10f)의 구동 상태를 나타내는 도면이다.
도 32는 본 실시예에 따른 다른 화소 회로(10g)의 구성을 나타내는 회로도이다.
발명의 실시를 위한 최선의 형태
본 개시의 일 실시예의 일 측면에 따르면, 복수의 화소 회로를 포함하고, 각각의 상기 복수의 화소 회로는, 발광 소자; 상기 발광 소자로의 전류 공급의 유무를 제어하는 PWM 제어부; 상기 발광 소자로 상기 전류를 공급하는 정전류 제어부를 포함하고, 제1 전원선과 제2 전원선 사이에 상기 정전류 제어부, 상기 PWM 제어부 및 상기 발광 소자를 직렬로 접속하여 상기 발광 소자로 상기 전류를 공급하고, 상기 제1 전원선과 상기 정전류 제어부 사이에, 정전류 설정 기간에 상기 발광 소자를 소등하기 위한 트랜지스터를 갖는 표시 장치가 제공된다.
발명의 실시를 위한 형태
본 명세서는 청구항의 권리범위를 명확히 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 청구항에 기재된 실시예를 실시할 수 있도록, 실시예들의 원리를 설명하고 개시한다. 개시된 실시예들은 다양한 형태로 구현될 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 본 명세서가 실시예들의 모든 요소들을 설명하는 것은 아니며, 본 개시의 실시예들이 속하는 기술분야에서 일반적인 내용 또는 실시예들 간에 중복되는 내용은 생략한다. 명세서에서 사용되는 "모듈" 또는 "부"(unit)라는 용어는 소프트웨어, 하드웨어 또는 펌웨어 중 하나 또는 둘 이상의 조합으로 구현될 수 있으며, 실시예들에 따라 복수의 "모듈" 또는 "부"가 하나의 요소(element)로 구현되거나, 하나의 "모듈" 또는 "부"가 복수의 요소들을 포함하는 것도 가능하다. 이하 첨부된 도면들을 참고하여 본 개시의 실시예들의 작용 원리 및 다양한 실시예들에 대해 설명한다.
본 개시의 일 실시예에 따른 표시 장치는, 예컨대, 자발광형 액티브 매트릭스 디스플레이로서, 발광 소자 정전류 구동 및 펄스폭 변조에 의한 계조 표현을 수행하기 위해, 전원 사이에 발광 제어부, 정전류 제어부(정전류원), PWM 제어부, 및 발광 소자를 이 순서로 직렬로 접속한 것이다.
여기서, 발광 소자, PWM 제어부, 및 정전류 제어부가 하나의 화소 회로를 구성한다. 또한, PWM 제어부 및 정전류 제어부는 각각 2개의 트랜지스터 및 하나의 커패시터로 구성된다. 즉, 본 개시의 일 실시예에 따르면, 하나의 화소 회로는 발광 소자, 4개의 트랜지스터 및 2개의 커패시터(4Tr2C)의 최소 소자수로 구성된다. 또한, 발광 제어부는 복수의 화소 회로에 접속된(스위칭) 트랜지스터를 포함할 수 있다.
또한, 본 개시의 실시예들에 따르면, 정전류 제어부가 정전류 설정을 수행하고, PWM 제어부가 발광 소자의 발광/비발광의 2개 상태 천이를 제어하고, 발광 제어부가 정전류 설정 시의 발광 소자의 비발광을 제어한다. 또한, 본 개시의 실시예들은, 화소 회로의 정전류 제어부, PWM 제어부, 및 발광 제어부 각각에 입력하는 제어 펄스와 전원 펄스에 의해, 정전류 설정 및 PWM 발광 제어를 가능하게 한다. 본 개시의 실시예들에 따르면, 정전류 PWM 구동에 의해, 발광 디바이스의 전류-전압(I-V) 특성 격차, 전류-광출력(I-L) 특성의 비선형성, 및 색온도의 전류 의존 비선형성을 보정하여 높은 발광 균일성을 실현할 수 있고, 또한 디지털 신호 입력에 의해 발광 기간을 제어하여 패널 발광 시간을 길게 하고, 고휘도화를 실현할 수 있다.
본 개시의 실시예들은 75inch 8K 마이크로 LED TV를 구현하기 위해 이용될 수 있다. 마이크로 LED는 휘도 및 색도의 전류 의존성이 있어 고화질을 위해서는 정전류 및 시간 분할 구동으로 제어가 필요하다.
한편, 8K 디스플레이에서는 기존 4K와 비교해 화소 면적이 1/4로 줄어든다. 따라서 75inch 8K 마이크로 LED TV를 실현하기 위해, 소자수가 적은 정전류 시간 분할 구동이 요구된다. 본 개시의 실시예들에 따르면, 최소 화소수 4.3T2C(4.3개의 트랜지스터와 2개의 커패시터)로 정전류형 디지털 PWM 구동을 실현해, 패널의 고화질화를 가능하게 할 수 있다. 또한, 이와 동시에 정전류원을 형성하는 트랜지스터 특성 편차를 보정하여, 높은 균일성(uniformity) 표시를 실현할 수 있다.
이하, 도면을 참조하여 본 개시의 일 실시예에 따른 표시 장치 및 표시 장치의 구동 방법에 대해 설명한다.
우선, 본 개시의 일 실시예에 따른 표시 장치의 구성에 대해 설명한다.
도 1은, 본 개시의 일 실시예에 따른 표시 장치(1)의 개략 구성을 나타내는 도면이다.
본 개시의 일 실시예에 따른 표시 장치(1)는, 자발광 발광소자를 포함하는 다양한 형태의 표시 장치에 대응될 수 있다. 표시 장치(1)는 예를 들면, LED(Light Emitting Diode) 디스플레이, 유기 EL(Electro Luminescence) 디스플레이 등에 대응될 수 있다. 표시 장치(1)는 패널(6), 제어부(7), 및 패널(6)과 PCB(7)을 접속하는 연성회로기판(FPC, Flexible Printed Circuit, 8)을 포함한다.
또한, 패널(6)은 매트릭스 형태로 배치된 복수의 화소 회로(10)를 포함하는 화소 어레이(15), 수직 제어 회로(20), 및 수평 제어 회로(30) 등의 구동 회로를 포함한다. 또한, 패널(6)은 복수의 화소 회로(10) 각각에 배치되거나, 소정 개수의 화소 회로(10)의 그룹에 배치된 발광 제어부를 포함할 수 있다. 구동 회로를 구성하는 각 트랜지스터는, 예컨대, TFT(Thin Film Transistor：박막 트랜지스터)이다.
패널(6)의 각각의 화소 회로(10)는 하나의 화소를 구성하는 서브 화소에 대응될 수 있다. 하나의 화소는 복수의 서브 화소로 정의된다. 하나의 화소에 포함되는 서브 화소들은 각각 소정의 색 성분에 대응되고, 하나의 화소는 복수의 색 성분에 대응하는 서브 화소들을 포함한다. 예를 들면, 하나의 화소가 서브 화소 R(빨강), G(초록), 및 B(파랑)에 각각 대응하는 3개의 화소 회로(10)로 정의될 수 있다. 다른 예로서, 하나의 화소가 하나의 R 서브 화소, 2개의 G 서브 화소, 및 1개의 B 서브 화소로 이루어질 수 있다. 하나의 화소에 포함되는 서브 화소의 색 성분 조합은 실시예에 따라 다양하게 결정될 수 있다. 또한, 일 실시예에 따르면, 각 열에 다른 색에 대응하는 화소 회로(10)가 배치될 수 있다. 예컨대, 1열째로부터 차례로, R에 대응하는 화소 회로(10)의 열, G에 대응하는 화소 회로(10)의 열, B에 대응하는 화소 회로(10)의 열과 같이 다른 색에 대응하는 화소 회로(10)의 열이 반복적으로 나열될 수 있다.
수직 제어 회로(20)는 적어도 하나의 게이트 라인(CL1, CL2, CL3)을 통해 각 화소 회로(10)로 적어도 하나의 종류의 제어 신호를 출력한다. 예를 들면, 수직 제어 회로(20)는 제1 게이트 라인(CL1)을 선택하여 PWM 제어를 위한 신호를 화소 회로(10)의 행마다 공급한다. 수직 제어 회로(20)는 각 행에 대응하는 복수의 스테이지 회로를 포함하고, 복수의 스테이지 회로는 각 행에 대응하는 수직 제어 신호를 순차적으로 생성하여 출력할 수 있다.
수평 제어 회로(30)는 영상 데이터의 각 화소 값에 대응하는 데이터 신호를 생성하여 데이터 라인(DL1)을 통해 각 열의 화소 회로(10)로 출력한다. 수평 제어 회로(30)는 PCB(7)로부터 출력되어 FPC(8)를 통해 전달된 디지털 신호(영상 신호) 또는 아날로그 신호를 선택하여 각 열에 대응하는 데이터 라인(DL1)에 공급한다. 수평 제어 회로(30)는 PCB(7)로부터 각 열에 대응하는 데이터 신호를 순차적으로 입력 받고, 데이터 신호에 대응하는 열로 데이터 신호를 출력하기 위해, 셀렉터 제어, 디멀티플렉서 제어 등을 수행한다.
제어부(7)는 수평 제어 펄스(H펄스) 및 수직 제어 펄스(V펄스)를 생성하여 각각 수평 제어 회로(30) 및 수직 제어 회로(20)로 출력한다. 제어부(7)는 수평 제어 펄스 및 수직 제어 펄스를 이용하여 수평 제어 회로(30)와 수직 제어 회로(20)에서 각 화소 회로(10)로 데이터 신호 및 수직 제어 신호가 출력되는 타이밍을 제어할 수 있다. 또한, 제어부(7)는 데이터 신호를 다른 프로세서 또는 외부 장치로부터 수신하여, 수평 제어 회로(30)로 출력할 수 있다. 제어부(7)는 제어 IC를 탑재한 인쇄회로기판(PCB, Printed Circuit Board)의 형태로 구현될 수 있다.
도 2는 본 개시의 일 실시예에 따른 수평 제어 회로(30)의 개략 구성을 나타내는 도면이다.
수평 제어 회로(30)는 비디오 샘플링 회로(36) 및 정전류 제어 신호 스위칭 회로(37)를 포함한다. 비디오 샘플링 회로(36)는 입력 영상 신호에 대응하는 데이터 신호를 정전류 제어 신호 스위칭 회로(37)로 전달한다. 비디오 샘플링 회로(36)는 화소 어레이(12)의 복수의 열에 각각 대응하는 데이터 신호를 순차적으로 출력할 수 있다. 이를 위해, 비디오 샘플링 회로(36)는 데이터 신호를 화소 어레이의 복수의 열로 순차적으로 출력하기 위한 셀렉터 제어 또는 디멀티플렉서 제어를 수행할 수 있다. 비디오 샘플링 회로(36)는 다양한 구조의 셀렉터 회로 또는 디멀티플렉서 회로를 포함할 수 있다. 일 실시예에 따르면, 비디오 샘플링 회로(36)는 화소에 포함되는 서브 화소들의 색 성분 각각에 대응하는 샘플링 회로를 별도로 구비할 수 있다. 예를 들면, 화소가 R, G, B의 세가지 서브 화소를 포함하는 경우, 비디오 샘플링 회로(36)는 R 샘플링 회로, G 샘플링 회로, 및 B 샘플링 회로를 포함할 수 있다.
정전류 제어 신호 스위칭 회로(37)는 비디오 샘플링 회로(36)에서 출력된 데이터 신호를 수신하여, 화소 어레이(12)의 각 열에 대응하는 각각의 데이터 라인(DL1)으로 출력한다. 정전류 제어 신호 스위칭 회로(37)는 비디오 샘플링 회로(36)로부터 입력된 데이터 신호에 대응하는 열의 데이터 라인(DL1)을 선택하여 데이터 신호를 선택된 데이터 라인(DL1)으로 출력한다. 이와 같은 스위칭 제어에 의해, 정전류 제어 신호 스위칭 회로(37)는 서브 프레임 기간에 각 화소 회로(10)에 데이터 신호를 공급하고, 정전류 설정 기간에 각 화소 회로(10)에 오프셋 전압(기준 전압)(Vofs) 또는 참조 전압(Vref)을 갖는 아날로그 신호를 공급한다. 정전류 제어 신호 스위칭 회로(37)는 데이터 라인(DL1)을 선택하는 제1 선택 회로(TRsel1), 오프셋 전압(Vofs)을 인가하는 제2 선택 회로(TRsel2), 참조 전압(Vref)을 인가하는 제3 선택 회로(TRsel3)를 포함할 수 있다. 제1 선택 회로(TRsel1)는 각 데이터 라인(DL1)에 대응하는 스위칭 트랜지스터를 포함하고, SEL Video 제어 신호에 의해 각 스위칭 트랜지스터가 온/오프됨에 의해 데이터 라인(DL1)이 선택될 수 있다. 제2 선택 회로(TRsel2)는 제1 단자가 오프셋 전압(Vofs)의 전압원에 연결되고, 제2 단자가 각 데이터 라인(DL1)에 연결되고, 게이트 단자가 SEL ofs 신호 선에 연결된 복수의 스위칭 트랜지스터를 포함한다. 정전류 제어 신호 스위칭 회로(37)는 SEL ofs 신호에 의해 각 데이터 라인(DL1)에 오프셋 전압(Vofs)의 인가를 제어할 수 있다. 제3 선택 회로(TRsel3)는 제1 단자가 참조 전압(Vref) 전압원에 연결되고, 제2 단자가 각 데이터 라인(DL1)에 연결되고, 게이트 단자가 SEL ref 신호 선에 연결된 복수의 스위칭 트랜지스터를 포함한다. 참조 전압(Vref)은 각 색 성분에 대응하는 복수의 참조 전압 Vref R, Vref G, Vref B를 포함할 수 있다. 데이터 라인(DL1)은 R(red)에 대응하는 R 데이터 라인(DL1R), G(green)에 대응하는 G 데이터 라인(DL1G), B(blue)에 대응하는 B 데이터 라인(DL1B)을 포함할 수 있다. 각 데이터 라인(DL1)은 해당 데이터 라인(DL1)의 색 성분에 대응하는 참조 전압(Vref R, Vref G, 또는 Vref B)의 전압원에 연결될 수 있다. 정전류 제어 신호 스위칭 회로(37)는 SEL ref 신호에 의해 각 데이터 라인(DL1)에 참조 전압(Vref R, Vref G, Vref B)의 인가를 제어할 수 있다. 서브 프레임 기간, 정전류 설정 기간, 오프셋 전압(Vofs), 참조 전압(Vref)에 대해서는 후술한다.
도 3은 본 개시의 일 실시예에 따른 화소 회로의 구조를 나타낸 도면이다. 도 3의 화소 회로(10a)는 화소 어레이(12)의 m행 n열의 화소에 대응된다(m, n은 자연수).
화소 회로(10a)는 발광 소자(EL1), 제1 전류 제어부(310) 및 제2 전류 제어부(320)를 구비한다. 또한, 제1 전류 제어부(310)는 제3 트랜지스터(Tr3), 제4 트랜지스터(Tr4) 및 제2 커패시터(C2)를 포함하고, 제2 전류 제어부(320)는 제1 트랜지스터(Tr1), 제2 트랜지스터(Tr2) 및 제1 커패시터(C1)를 포함한다. 제1 전류 제어부(310) 및 제2 전류 제어부(320) 중 하나는 PWM 제어부에 대응하고, 다른 하나는 정전류 제어부에 대응한다. 본 개시의 실시예에 따라 제1 전원, PWM 제어부, 정전류 제어부, 발광 소자, 및 제2 전원의 순서로 직렬 연결되거나, 제1 전원, 정전류 제어부, PWM 제어부, 발광 소자, 및 제2 전원의 순서로 직렬 연결될 수 있다. 제1 전류 제어부(310) 및 제2 전류 제어부(320) 중 PWM 제어부에 대응하는 회로로 PWM 제어를 위한 제어 신호 및가 인가되고, 정전류 제어부에 대응하는 회로로 정전류 제어를 위한 제어 신호가 인가될 수 있다.
발광 소자(EL1)는 발광 다이오드(EL1)로서, 일반적인 용량 특성(용량 성분 C3)을 가지고 있고, 용량 디바이스로도 이용한다. 화소 회로(10a)는 발광 다이오드(EL1)가 용량 성분을 가지고 있지 않을 때는, 발광 다이오드(EL1)와는 별도로, TFT 디바이스의 상응하는 커패시터 C3를 구비하는 것이 바람직하다. 또한, 발광 다이오드(EL1)의 캐소드(cathode)은 제2 전원선(Vss)에 전기적으로 접속되고, 발광 다이오드(EL1)의 애노드(anode)는 제1 트랜지스터(Tr1)의 소스 단자에 전기적으로 접속된다.
제1 트랜지스터(Tr1)는 게이트 단자는 제2 트랜지스터(Tr2)의 소스 단자 및 제1 커패시터(C1)의 일방의 단자에 전기적으로 접속되고, 소스 단자는 발광 다이오드(EL1)의 애노드 및 제1 커패시터(C1)의 다른 일방의 단자에 전기적으로 접속되며, 드레인 단자는 제3 트랜지스터(Tr3)의 소스 단자 및 제2 커패시터(C2)의 다른 일방의 단자에 전기적으로 접속된다.
제2 트랜지스터(Tr2)는 데이터 라인(DL1)로부터 데이터 신호를 수신하는 타이밍을 제어하는 트랜지스터이고, 그 게이트 단자는 제1 게이트 라인(CL1)에 전기적으로 접속되고, 드레인 단자는 데이터 라인(DL1)에 전기적으로 접속되고, 소스 단자는 제1 트랜지스터(Tr1)의 게이트 단자 및 제1 커패시터(C1)의 일방의 단자에 전기적으로 접속된다.
제1 커패시터(C1)는 제1 트랜지스터(Tr1)의 게이트 전압(Vg)을 홀딩하는 소자이고, 그 일방의 단자는 제1 트랜지스터(Tr1)의 게이트 단자 및 제2 트랜지스터(Tr2)의 소스 단자에 전기적으로 접속된다. 또한, 제1 커패시터(C1)의 다른 일방의 단자는 제1 트랜지스터(Tr1)의 소스 단자에 전기적으로 접속될 수도 있고, 예컨대, 0V(접지) 등의 고정 전원에 전기적으로 접속될 수도 있다.
제3 트랜지스터(Tr3)는 게이트 단자는 제4 트랜지스터(Tr4)의 소스 단자 및 제2 커패시터(C2)의 일방의 단자에 전기적으로 접속되고, 소스 단자는 제1 트랜지스터(Tr1)의 드레인 단자에 전기적으로 접속되고, 드레인 단자는 제1 전원선(Vdd)에 전기적으로 접속된다. 제3 트랜지스터(Tr3)의 드레인 단자는 제1 전원선(Vdd)에 직접 접속되거나, 적어도 하나의 스위칭 트랜지스터를 통해 접속될 수 있다.
제4 트랜지스터(Tr4)는 데이터 라인(DL1)으로부터의 데이터 신호를 제3 트랜지스터(Tr3)로 전달하는 타이밍을 제어하는 트랜지스터이고, 그 게이트 단자는 제2 게이트 라인(CL2)에 전기적으로 접속되고, 드레인 단자는 데이터 라인(DL1)에 전기적으로 접속되며, 소스 단자는 제3 트랜지스터(Tr3)의 게이트 단자 및 제2 커패시터(C2)의 일방의 단자에 전기적으로 접속된다.
제2 커패시터(C2)는 제3 트랜지스터(Tr3)의 게이트 전압(Vg)을 홀딩하는 소자이고, 일방의 단자는 제3 트랜지스터(Tr3)의 게이트 단자 및 제4 트랜지스터(Tr4)의 소스 단자에 전기적으로 접속되며, 다른 일방의 단자는 제3 트랜지스터(Tr3)의 소스 단자에 전기적으로 접속되거나, 0V(접지) 등의 고정 전원에 전기적으로 접속될 수도 있다.
화소 회로(10a)는 제1 전원선(Vdd)과 정전류 제어부 사이에 정전류 설정 기간에 발광 소자(EL1)를 소등하기 위한 트랜지스터를 포함한다. 본 개시의 실시예들에 따른 표시 장치(1)는 정전류 제어부에 소스 팔로워형 트랜지스터를 포함한다. 표시 장치(1)는 소스 팔로워형 트랜지스터의 Vgs를 초기화하고, 트랜지스터의 Vgs를 정전류 제어부의 소스 팔로워형 트랜지스터의 문턱값 전압 Vgs로 설정하여 Vth 보상을 하기 위한 정전류 설정 기간을 포함한다. 정전류 설정 기간은 PWM 제어에 의한 발광 기간 전에 수행된다. 화소 회로(10a)는 정전류 설정 기간 동안 발광 소자(EL1)를 소등하기 위한 트랜지스터를 포함한다. 이러한 소등하기 위한 트랜지스터는 실시예에 따라, 도 3의 Tr1 내지 Tr4 이외의 별도의 트랜지스터로 구비되거나, PWM 제어부의 트랜지스터가 소등하기 위한 트랜지스터로 이용될 수 있다.
이하 본 개시의 다양한 실시예에 따른 다양한 구조의 화소 회로 및 그 구동 방법에 대해 설명한다.
도 4는 본 개시의 일 실시예에 따른 화소 회로 및 발광 제어부의 구성을 나타내는 회로도이다.
본 개시의 일 실시예에 따르면, 화소 회로(10a)는 발광 소자(EL1), PWM 제어부(310a) 및 정전류 제어부(320a)를 구비한다. 또한, PWM 제어부(310a)는 제4-1 트랜지스터(Tr401), 제4-2 트랜지스터(Tr402) 및 제4-1 커패시터(C401)를 포함한다. 정전류 제어부(320a)는 제4-3 트랜지스터(Tr403), 제4-4 트랜지스터(Tr404) 및 제4-2 커패시터(C402)를 포함한다. 발광 제어부(410a)는 제4-5 트랜지스터(Tr405)를 포함한다.
발광 소자(EL1)는, 여기서는 발광 다이오드(EL1)로서, 일반적인 용량 특성(용량 성분 C3)을 가지고 있고, 커패시터로도 이용한다. 화소 회로(10a)는 발광 다이오드(EL1)가 용량 성분을 가지고 있지 않을 때는, 발광 다이오드(EL1)와는 별도로, 제3 커패시터(C3)를 포함할 수 있다. 커패시터(C3)는 발광 다이오드(EL1) 양단에 발광 다이오드(EL1)와 병렬로 연결될 수 있다. 또한, 발광 다이오드(EL1)의 캐소드는 제2 전원선(Vss)에 전기적으로 접속되고, 발광 다이오드(EL1)의 애노드는 제4-1 트랜지스터(Tr401)의 소스 단자에 전기적으로 접속된다.
제4-1 트랜지스터(Tr401)는 발광 다이오드(EL1)로의 전류 공급의 유무를 스위칭하는 트랜지스터이고, 그 게이트 단자는 제4-2 트랜지스터(Tr402)의 소스 단자 및 제4-1 커패시터(C401)의 일방의 단자에 전기적으로 접속되고, 소스 단자는 발광 다이오드(EL1)의 애노드 및 제4-1 커패시터(C401)의 다른 일방의 단자에 전기적으로 접속되며, 드레인 단자는 제4-3 트랜지스터(Tr403)의 소스 단자 및 제4-2 커패시터(C402)의 다른 일방의 단자에 전기적으로 접속된다.
제4-2 트랜지스터(Tr402)는 데이터 라인(DL1)로부터 PWM 제어에 따른 신호를 수신하는 타이밍을 제어하는 트랜지스터이다. 제4-2 트랜지스터(Tr402)는 그 게이트 단자가 제4-1 게이트 라인(CL401)에 전기적으로 접속되고, 드레인 단자가 데이터 라인(DL1)에 전기적으로 접속되고, 소스 단자가 제4-1 트랜지스터(Tr401)의 게이트 단자 및 제4-1 커패시터(C401)의 일방의 단자에 전기적으로 접속된다.
제4-1 커패시터(C401)는 제4-1 트랜지스터(Tr401)의 게이트 전압(Vg)을 홀딩하는, 즉, PWM 제어부(310a)의 데이터를 홀딩하는 소자이고, 그 일방의 단자는 제4-1 트랜지스터(Tr401)의 게이트 단자 및 제4-2 트랜지스터(Tr402)의 소스 단자에 전기적으로 접속된다. 또한, 제4-1 커패시터(C401)의 다른 일방의 단자는 제4-1 트랜지스터(Tr401)의 소스 단자에 전기적으로 접속되거나, 접지 등의 고정 전원에 전기적으로 접속될 수도 있다.
또한, 제4-3 트랜지스터(Tr403)는 발광 다이오드(EL1)로의 공급 전류를 제어하는 트랜지스터이고, 그 게이트 단자는 제4-4 트랜지스터(Tr404)의 소스 단자 및 제4-2 커패시터(C402)의 일방의 단자에 전기적으로 접속되고, 소스 단자는 제4-1 트랜지스터(Tr401)의 드레인 단자 및 제4-2 커패시터(C402)의 다른 일방의 단자에 전기적으로 접속되고, 드레인 단자는 제4-5 트랜지스터(Tr405)의 소스 단자에 전기적으로 접속된다.
제4-4 트랜지스터(Tr404)는 데이터 라인(DL1)으로부터 정전류 설정에 따른 신호를 수신하는 타이밍을 제어하는 트랜지스터이고, 그 게이트 단자는 제4-2 게이트 라인(CL402)에 전기적으로 접속되고, 드레인 단자는 데이터 라인(DL401)에 전기적으로 접속되며, 소스 단자는 제4-3 트랜지스터(Tr403)의 게이트 단자 및 제4-2 커패시터(C402)의 일방의 단자에 전기적으로 접속된다.
제4-2 커패시터(C402)는 제4-3 트랜지스터(Tr403)의 게이트 전압(Vg)을 홀딩하는 소자이고, 일방의 단자는 제4-3 트랜지스터(Tr403)의 게이트 단자 및 제4-4 트랜지스터(Tr404)의 소스 단자에 전기적으로 접속되며, 다른 일방의 단자는 제4-3 트랜지스터(Tr403)의 소스 단자 및 제4-1 트랜지스터(Tr401)의 드레인 단자에 전기적으로 접속된다.
여기서는, 정전류 제어부(320a)는 게이트 접지형의 소스 팔로워형 회로이고, 제4-3 트랜지스터(Tr403)의 커플링 제어가 불필요하다는 점에서, 화소 회로(10a) 및 발광 제어부(410a)로 제어 신호를 전달하는 게이트 라인(CL401, CL402, CL403)의 수를 3개까지 줄일 수 있다. 또한, 제4-3 트랜지스터(Tr403)의 게이트에서 정전류 제어를 수행할 수 있으므로, 제2 전원선(Vss)을 고정 전위로 할 수 있다. 또한, 제4-3 트랜지스터(Tr403)의 게이트에서 정전류 제어를 수행함에 의해, 복수의 서브 화소들, 예를 들면 R 서브 화소, G 서브 화소, B 서브 화소의 화소 회로(10a)가 제2 전원선(Vss)을 공용할 수 있다. 또한, 제2 전원선(Vss)을 고정 전위로 하는 대신에, 제2 전원선(Vss)에 펄스를 공급할 수도 있다.
제4-5 트랜지스터(Tr405)는 정전류 설정 기간에 발광 다이오드(EL1)의 발광을 정지하는 전원 제어를 위한 트랜지스터이다. 제4-5 트랜지스터(Tr405)는 그 게이트 단자가 제4-3 게이트 라인(CL403)에 전기적으로 접속되고, 드레인 단자가 제1 전원선(Vdd)에 전기적으로 접속되며, 소스 단자는 하나 이상의 제4-3 트랜지스터(Tr403)의 드레인 단자에 전기적으로 접속된다. 즉, 제4-5 트랜지스터(Tr405)는 복수의 화소 회로(10a)에 공통으로 접속되고, 복수의 화소 회로(10a)는 제4-5 트랜지스터(Tr405)의 소스 단자에 병렬 접속될 수 있다. 또한, 하나의 제4-5 트랜지스터(Tr405)에 대해 하나의 화소 회로(10)를 접속시키는 것, 즉, 서브 화소에 대응하는 각각의 화소 회로(10a)에 대해 하나의 제4-5 트랜지스터(Tr405)를 마련하는 것도 물론 가능하다.
도 5는 본 개시의 일 실시예에 따른 발광 제어부와 복수의 화소 회로와의 접속 관계를 나타내는 회로도이다.
일 실시예에 따르면, 발광 제어부(410a)는 복수의 서브 화소들의 화소 회로(10a)에 대해 공통으로 접속될 수 있다. 즉, 복수의 화소 회로(10a)에 동일 제4-5 트랜지스터(Tr405)에 공통으로 접속되어, 복수의 화소 회로(10a) 대해 공통으로 발광 제어가 수행될 수 있다. 본 실시예에 따르면, 발광 제어부(410a)는 하나의 화소에 대응하는 복수의 서브 화소에 대해 공통으로 접속될 수 있다. 하나의 화소가 k개(k는 자연수)의 서브 화소를 포함하는 경우, 하나의 화소 회로(10a)에 대해 1/k개의 제4-5 트랜지스터(Tr405)가 대응되어, (4 + 1/k)개의 트랜지스터와 2개의 커패시터, 즉 (4 + 1/k)Tr2C 화소 회로로 구성할 수 있다. 예를 들면, 제4-5 트랜지스터(Tr405)는 R, G, B의 복수의 서브 화소 각각에 대응하는 화소 회로(10a)에서 공통화가 가능하고, 그 경우에 하나의 화소 회로(10a)에 대해 1/3개 분량의 제4-5 트랜지스터(Tr405)가 대응되게 된다. 즉, 하나의 화소 회로(10a)에 대해, 화소 회로(10a) 및 발광 제어부(410a)를 실질적으로 4.3Tr2C로 구성할 수 있다.
또한, 제4-5 트랜지스터(Tr405)는 n개의 화소 회로(10a)로도 공통화할 수 있고, 그 경우는 하나의 화소 회로(10a)에 대해 1/n개의 제4-5 트랜지스터(Tr405)가 대응되게 된다. 이 n을 크게 함으로써, 하나의 화소 회로(10a)에 대해, 화소 회로(10a) 및 발광 제어부(410a)를 실질적으로 4Tr2C로 구성할 수 있게 된다. 하나의 발광 제어부(410a)에 접속되는 화소 회로(10a)의 수는 실시예에 따라 다양하게 결정될 수 있다.
그리고, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 제4-5 트랜지스터(Tr405), 제4-3 트랜지스터(Tr403), 제4-1 트랜지스터(Tr401), 발광 다이오드(EL1)가 앞서 언급된 순서로 직렬로 전기적으로 접속하고, 발광 다이오드(EL1)로 전류를 공급한다. 일 실시예에 따르면, 표시 장치(1)는 제1 전원선(Vdd)에 펄스를 공급함으로써, 정전류 제어부(320a)에 의한 정전류의 제어를 보조할 수 있다.
또한, 표시 장치(1)는 3 종류의 게이트 라인(CL401, CL402, CL403)을 구비하고 있는데, 화소 어레이(15)의 행 마다 다르게 제어되는 신호를 입력하는 것은, 즉, 순차 주사하는 것은 제4-1 게이트 라인(CL401)뿐이고, 제4-2 게이트 라인(CL402), 제4-3 게이트 라인(CL403)은 패널 전체에 대해 일괄적으로 신호를 입력할 수 있다. 또한, 제1 전원선(Vdd)도 패널 전체에 대해 일괄적으로 신호를 입력할 수 있다. 이에 따라, 순차 주사에 필요한 회로는 하나면 충분하여 상기 수직 제어 회로(20) 등의 패널(6)에서의 주변 회로의 좁은 프레임화가 가능하다.
또한, 본 개시의 실시예들에 따르면, 이하에 설명하는 바와 같이, 정전류 설정은 전 화소 동시 타이밍으로 수행하고, 그 후의 PWM 제어는 화소 행 마다 수행하여 정전류 제어와 PWM 발광 제어를 시간적으로 분리하고, 정전류 설정을 위한 아날로그 신호의 데이터 라인과 PWM 발광 제어를 위한 디지털 신호의 데이터 라인을 공통화하여 하나의 데이터 라인(DL401)으로 구현 가능하여, 배선수를 더욱 삭감할 수 있는 효과가 있다.
이어서, 본 개시의 일 실시예에 따른 표시 장치(1)의 동작, 즉, 표시 장치(1)의 구동 방법에 대해, 여기서는 정전류 설정 방법을 중심으로 설명한다.
본 개시의 일 실시예에 따르면, 표시 장치(1)의 1 프레임 구동 구간은 정전류 설정 기간과 서브 프레임 기간을 포함하고, 표시 장치(1)의 정전류 설정은, 정전류 설정 기간에 수행된다. 예를 들면, 각각 길이가 다른 4개의 서브 프레임 기간이 배치되고, 이 서브 프레임 기간을 단위로 발광 다이오드(EL1)의 발광, 비발광이 제어될 수 있다. 이러한 발광 제어를 PWM 발광 제어라고 한다. 서브 프레임 기간의 수는 4개보다 많거나 적을 수 있고, 실시예에 따라 다양하게 결정될 수 있다. 또한, 각 서브 프레임 기간은 바이너리 코드로 가중화된 비율로 설정될 수 있고, 이외에도 다양하게 결정될 수 있다. 또한, 정전류 설정 기간은, 일반적으로 각 프레임의 수평 블랭킹 기간 내에 마련되는데, 복수 프레임의 각 수평 블랭킹 기간 중 하나의 기간에만 마련되도록 할 수도 있다. 정전류 설정의 주기는 실시예에 따라 다양하게 결정될 수 있다.
도 6은 본 개시의 일 실시예에 따른 표시 장치(1)의 구동 방법을 설명하기 위한 타이밍 차트이다. 도면의 상부에 나타낸 PWM 리셋(P612) 및 정전류 설정(P614)을 합한 기간(시각 t601~t608)이 상기 정전류 설정 기간(P610)에 해당한다. 표시 장치(1)는 정전류 제어부(320a)가 정전류를 공급할 수 있도록, 이 정전류 설정 기간(P610) 내에 각 정전류 제어부(320a)를 설정한다.
또한, 본 개시의 일 실시예에 따른 표시 장치(1)의 구동 방법에서는, 발광 제어부(410a)와 정전류 제어부(320a)를 직접 접속함으로써, 데이터 라인(DL401)를 통해 공급하는 디지털 신호의 진폭을, 발광 다이오드(EL1)의 문턱값 전압(Vth) 정도로까지 큰폭으로 저감할 수 있다.
정전류 설정 기간(P610)이 시작되면, 표시 장치(1)는 제4-3 게이트 라인(CL403)의 전위를 로우 레벨(이하, "L"이라 함)로 하여 제4-5 트랜지스터(Tr405)를 비도통 상태(오프 상태)로 하고, 발광 다이오드(EL1)로의 급전을 정지하여, 각 발광 다이오드(EL1)를 동시에 비발광 상태로 한다(시각 t601).
또한, 표시 장치(1)는 데이터 라인(DL401)의 전위를 하이 레벨(이하, "H"라고 함)로 하고, 제4-1 게이트 라인(CL401)의 전위도 H로 하여 제4-2 트랜지스터(Tr402)를 도통 상태(온 상태)로 하고, PWM 제어를 위한 제4-1 트랜지스터(Tr401)를 도통 상태로 하고, 제4-1 트랜지스터(Tr401)를 리셋(초기화)하여 정전류 설정 기간(P610)에 제4-1 트랜지스터(Tr401)를 스위칭 소자로서 이용 가능하게 한다(시각 t602).
정전류 설정 기간(P610) 개시 시(비발광 개시 시, 시각 t1)에는, 제4-1 트랜지스터(Tr401)의 게이트에는 PWM 신호가 기입되어 있고, 제4-1 트랜지스터(Tr401)의 도통 상태, 비도통 상태가 화소 회로(10a) 마다 다르다. 이 상태에서 그 후의 정전류 설정(P614)을 수행하면 화소 회로(10a)마다의 정전류 설정 동작에 차이가 생긴다. 따라서, 표시 장치(1)는 제4-1 트랜지스터(Tr401)에 상기 PWM 리셋(P612)을 수행함으로써, 제4-1 트랜지스터(Tr401)를 정전류 설정 기간(P610)에 스위칭 소자로서 이용하면서, 서브 프레임 기간에 표시 장치(1)의 보다 높은 발광 균일성을 실현할 수 있다.
이어서, 표시 장치(1)는 정전류 제어부(320a)의 정전류 설정(시각 t603~t608)을 수행한다. 화소 회로(10a)의 각 트랜지스터(Tr401~Tr405)는 n형 TFT로 형성되고, 문턱값 전압(Vth)에 격차를 가지므로, 이것을 보정하면서 정전류 설정(P614)을 수행한다.
우선, 제1 전원선(Vdd)의 전위를 제2 전원선(Vss)의 전위 이하의 L로 변화시키고, 제4-3 게이트 라인(CL403)에 접속된 제4-5 트랜지스터(Tr405)를 도통 상태로 한다(시각 t603). 이 때, 제4-1 트랜지스터(Tr401), 제4-3 트랜지스터(Tr403)도 도통 상태에 있고, 제1 전원선(Vdd)의 전위 L이 발광 다이오드(EL1)의 애노드 전위로서 기입되어 발광 다이오드(EL1)의 전위도 리셋된다.
또한, 제1 전원선(Vdd)의 L 전위가 제2 전원선(Vss)의 전위 이하이므로, 제4-5 트랜지스터(Tr405)를 도통 상태로 하더라도 발광 다이오드(EL1)는 비발광 상태로 할 수 있다. 또한, 제1 전원선(Vdd)의 전위를 제2 전원선(Vss)의 전위 이하의 L로 변화시키는 것은 정전류 설정 기간(P610) 이전, 즉, 시각 t601보다 전(前)일 수도 있고, 이것에 의해서도 각 발광 다이오드(EL1)를 동시에 비발광 상태로 할 수 있다.
다음으로, 표시 장치(1)는 데이터 라인(DL401)에 디지털 신호로부터 변환된 오프셋 전압(Vofs)을 갖는 아날로그 신호를 공급하고, 또한, 제4-2 게이트 라인(CL402)의 전위를 H로 하여 제4-2 게이트 라인(CL402)에 접속된 제4-4 트랜지스터(Tr404)를 도통 상태로 함으로써 정전류 제어를 위한 제4-3 트랜지스터(Tr403)의 게이트·소스간 전압(Vgs)을 초기화한다(시각 t604). 이 때, 오프셋 전압(Vofs)과 제1 전원선(Vdd)의 전위(L)와의 차이는, 제4-3 트랜지스터(Tr403)의 문턱값 전압(Vth) 이상의 크기가 되도록 한다.
이어서, 제1 전원선(Vdd)의 전위를 H로 변화시킨다(시각 t5). 이에 따라, 제4-3 트랜지스터(Tr403)에 전류가 흐르고, 제4-3 트랜지스터(Tr403)의 소스 전압(Vs)이 상승한다. 이 때, 제4-3 트랜지스터(Tr403)의 게이트는 오프셋 전압(Vofs)에 고정되어 있고, 제4-3 트랜지스터(Tr403)의 소스 전압(Vs)의 상승은 제4-3 트랜지스터(Tr403)가 컷 오프함으로써 정지한다. 그리고, 제4-3 트랜지스터(Tr403)의 게이트-소스간 전압(Vgs)은 제4-3 트랜지스터(Tr403)의 문턱값 전압(Vth)와 동일해지고, 제4-3 트랜지스터(Tr403)의 문턱값 전압 보정(Vth 보상)이 완료된다. 이 때, 제4-3 트랜지스터(Tr403)의 소스 전압(Vs)은 발광 다이오드(EL1)의 발광 문턱값 전압보다 커지지 않도록 한다.
이어서, 제4-2 게이트 라인(CL402)의 전위를 L로 하여 제4-2 게이트 라인(CL402)에 접속된 제4-4 트랜지스터(Tr404)를 비도통 상태로 하고, 계속해서 제4-3 게이트 라인(CL403)의 전위를 L로 하여 제4-3 게이트 라인(CL403)에 접속된 제4-5 트랜지스터(Tr405)도 비도통 상태로 한다(시각 t606).
이어서, 데이터 라인(DL401)의 전위를 오프셋 전압(Vofs)으로부터 참조 전압(Vref)으로 재기입하고, 그 후, 제4-2 게이트 라인(CL402)의 전위를 H로 하여 제4-2 게이트 라인(CL402)에 접속된 제4-4 트랜지스터(Tr404)를 도통 상태로 한다(시각 t607). 이에 따라, 참조 전압(Vref)을 갖는 아날로그 신호를 이용하여 각 정전류 제어부(320a)의 제4-3 트랜지스터(Tr403)에 정전류값에 대응하는 게이트-소스간 전압(Vgs)을 설정할 수 있다. 이 때, 참조 전압(Vref)은 제4-2 커패시터(C402)와 발광 다이오드(EL1)의 용량 성분(C3)으로 용량 분할하여 기입된다.
또한, 참조 전압(Vref)은 RGB의 데이터 라인(DL1R, DL1G, DL1B)에서 다른 값을 가질 수도 있다. 또한, 제4-3 게이트 라인(CL403)에 접속된 제4-5 트랜지스터(Tr405)는 비도통 상태로 되어 있고, 제1 전원선(Vdd)으로부터 제2 전원선(Vss)를 향해 전류는 흐르지 않기 때문에, 발광 다이오드(EL1)의 비발광 상태는 유지된다.
이어서, 각 화소행의 제4-1 게이트 라인(CL401)의 전위를 차례로 H로 하여 당해 제4-1 게이트 라인(CL401)에 접속된 제4-2 트랜지스터(Tr402)를 화소 행마다 도통 상태로 하고, 제4-1 트랜지스터(Tr401)에 PWM의 디지털 신호를 기입하여 제4-1 트랜지스터(Tr401)를 리셋(P612) 이전 상태, 즉, 정전류 설정 기간(P610) 이전 상태로 되돌림으로써, 발광 다이오드(EL1)의 발광 준비를 실행한다(시각 t608).
이어서, 제4-3 게이트 라인(CL403)의 전위를 H로 하여 제4-3 게이트 라인(CL403)에 접속된 제4-5 트랜지스터(Tr405)를 도통 상태로 하고, PWM의 발광을 각 화소 회로(10a)에서 동시에 개시한다(시각 t609).
그리고, 서브 프레임마다 제4-1 게이트 라인(CL401)의 전위를 H로 하여 PWM 신호를 제4-1 트랜지스터(Tr401)의 게이트에 기입하고, 정전류 제어부(320a)의 전류값을 시간 분할로 제어하여 발광 다이오드(EL1)의 발광 계조를 제어한다(시각 t610).
이와 같이, 본 개시의 일 실시예에 따른 표시 장치(1)는 제1 전원선(Vdd)과 정전류 제어부(320a) 사이에 발광 제어부(410a)의 제4-5 트랜지스터(Tr405)를 마련함으로써, 정전류 설정 기간(P610)에 발광 디바이스를 비발광 상태로 하여 표시 화상의 콘트래스트를 향상시킬 수 있다.
또한, 본 개시의 일 실시예에 따른 표시 장치(1)의 구동 방법에서는, 정전류 제어를 위한 제4-3 트랜지스터(Tr403)의 문턱값 격차 보정(Vth 보상, 시각 t605)에 더하여, 제4-3 트랜지스터(Tr403)의 이동도(μ)의 불균일도 보정할 수도 있다.
도 7은 본 개시의 일 실시예에 따른 이동도(μ) 보정 방법을 설명하기 위한 타이밍 차트이다. 도 7의 타이밍 차트는, 도 6에 도시한 타이밍 차트와는, 시각 t707에서 제4-2 게이트 라인(CL402)의 전위를 H로 한 후에, 제4-3 게이트 라인(CL403)의 전위를 H로 하는 점에서 다르다.
즉, 제4-3 트랜지스터(Tr403)의 게이트-소스간 전압(Vgs)을 설정하여 정전류 설정을 하고 있을 때, 제4-3 게이트 라인(CL403)의 전위를 H로 하여 제4-5 트랜지스터(Tr405)를 도통 상태로 함으로써, 제4-3 트랜지스터(Tr403)의 이동도(μ)의 불균일도 보정할 수 있다.
또한, 시각 t710 이후의 제4-1 게이트 라인(CL401)에 의한 PWM 신호 기입 시간은 필드 주기를 패널 단수와 계조수로 나눈 시간(예컨대, μs레벨)이 되고, 종래의 PWM 신호 기입 시간의 필드 주기를 패널 단수로 나눈 시간과 비교하여 1/10, 1/20 정도까지 짧아진다. 따라서, 패널(6) 내부에서, 제4-1 게이트 라인(CL401)에, 예컨대, 복수의 인버터 회로 또는 스위치 소자를 포함하는 타이밍 제어부를 접속함으로써, 서브 프레임 기간에 있어서 제4-1 게이트 라인(CL401)으로 공급되는 펄스의 둔함을 정형하여 그것들의 타이밍을 정렬할 수 있다.
도 8은 본 개시의 일 실시예에 따른 타이밍 제어부의 구성을 나타내는 도면이고, 도 9는 본 개시의 다른 실시예에 따른 타이밍 제어부의 구성을 나타내는 도면이다.
타이밍 제어부(810a, 810b)의 인버터 회로(INV1, INV2, INV3, INV4)는, 도 8, 도 9에 도시한 바와 같이 제4-1 게이트 라인(CL401)에 직렬로 접속될 수도 있고, 제4-1 게이트 라인(CL401)과 기타 제어선 또는 다른 게이트 라인과의 사이에 직렬로 접속될 수도 있다. 또한, 타이밍 제어부(810a, 810b)는 화소 회로(10a)마다 설치될 수도 있고, 복수의 화소 회로(10a)에 대해 1개 설치될 수도 있다.
또한, 본 개시의 일 실시예의 표시 장치(1)에서는, 구동 회로를 구성하는 트랜지스터가 모두 n형이었지만, 이러한 트랜지스터는 모두 p형일 수도 있고, n형 및 p형의 양측 모두일 수도 있다. 예컨대, 제4-5 트랜지스터(Tr405)만을 p형(또는, n형)으로 하고, 나머지 트랜지스터를 n형(또는, p형)으로 하는 것, 즉, 제4-5 트랜지스터(Tr405)와 다른 트랜지스터를 역도전형으로 할 수도 있고, 이에 따라, 제4-5 트랜지스터(Tr405)의 게이트 전위를 용이하게 설정할 수 있다.
이상 설명한 바와 같이, 본 개시의 일 실시예에 따른 표시 장치(1)는 발광 소자(EL1)와, 발광 소자(EL1)로의 전류 공급의 유무를 전환하는 PWM 제어부(310a)와, 발광 소자(EL1)에 소정의 전류를 공급하는 소스 팔로워형 정전류 제어부(320a)를 가지며, 제1 전원선(Vdd)과 제2 전원선(Vss)과의 사이에 정전류 제어부(320a), PWM 제어부(310a) 및 발광 소자(EL1)를 직렬로 접속하여 발광 소자(EL1)로 전류를 공급하는 화소 회로(10a)를 구비하고, 제1 전원선(Vdd)과 정전류 제어부(320a) 사이에 정전류 설정 기간에 발광 소자(EL1)를 턴 오프하기 위한 트랜지스터(Tr5)를 갖는 것이다.
이러한 구성에 의해, 간소한 회로 구성을 구비하여 정전류 설정 기간(P610)에 발광 디바이스를 비발광 상태로 할 수 있다.
또한, 본 개시의 일 실시예에 따른 표시 장치(1)는 발광 소자(EL1)와, 제4-1 트랜지스터(Tr401), 제4-1 트랜지스터(Tr401)의 게이트 단자에 일방의 단자가 접속된 제4-1 커패시터(C401), 및 제4-1 트랜지스터(Tr401)의 게이트 단자 및 제4-1 커패시터(C401)의 일방의 단자에 소스 단자가 접속되고, 제4-1 게이트 라인(CL401)에 게이트 단자가 접속되며, 데이터 라인(DL401)에 드레인 단자가 접속된 제4-2 트랜지스터(Tr402)를 포함하고, 발광 소자(EL1)로의 전류 공급의 유무를 전환하는 PWM 제어부(310a)와, 제4-3 트랜지스터(Tr403), 제4-3 트랜지스터(Tr403)의 게이트 단자에 일방의 단자가 접속되고, 제4-3 트랜지스터(Tr403)의 소스 단자에 다른 일방의 단자가 접속된 제4-2 커패시터(C402), 및 제4-3 트랜지스터(Tr403)의 게이트 단자 및 제4-2 커패시터(C402)의 일방의 단자에 소스 단자가 접속되고, 제4-2 게이트 라인(CL402)에 게이트 단자가 접속되며, 데이터 라인(DL401)에 드레인 단자가 접속된 제4-4 트랜지스터(Tr404)를 포함하고, 발광 소자(EL1)에 소정의 전류를 공급하는 정전류 제어부(320a)를 갖는 화소 회로(10a)와, 제4-3 게이트 라인(CL403)에 게이트 단자가 접속된 제4-5 트랜지스터(Tr405)를 포함하며, 복수의 발광 소자(EL1)를 정전류 설정 기간(시각 t601~t608)에 턴 오프하는 발광 제어부(410a)를 구비하고, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에, 제4-5 트랜지스터(Tr405), 제4-3 트랜지스터(Tr403), 제4-1 트랜지스터(Tr401), 발광 소자(EL1)를 이 순서로 직렬로 접속하여 발광 소자(EL1)에 전류를 공급하는 것이 바람직하다.
이러한 구성에 의해, 각 화소 회로(10a)를 최소 소자수, 최소 게이트 라인수로 구성하여 화상의 높은 정밀도와 세밀화를 더욱 실현할 수도 있다.
또한, 본 개시의 일 실시예에 따른 표시 장치(1)는 인버터 회로 INV 또는 스위칭 소자를 포함하고, 제4-1 게이트 라인(CL401)에 접속된 타이밍 제어부(810a)를 더 구비하는 것이 바람직하다.
이러한 구성에 의해, 서브 프레임 기간에 제1 게이트 라인(CL1)으로 공급되는 펄스의 둔함을 정형하여 그것들의 타이밍을 정렬할 수도 있다.
또한, 본 개시의 일 실시예에 따른 표시 장치(1)는, 제4-1 트랜지스터(Tr401), 제4-2 트랜지스터(Tr402), 제4-3 트랜지스터(Tr403) 및 제4-4 트랜지스터(Tr404)와 제4-5 트랜지스터(Tr405)는 다른 도전형을 갖는 것이 바람직하다.
이러한 구성에 의해, 제4-5 트랜지스터(Tr405)의 게이트 전위를 더욱 용이하게 설정할 수도 있다.
또한, 본 개시의 일 실시예에 따른 표시 장치(1)는 데이터 라인(DL401)에, PWM 제어부(310a)로 공급되는 디지털 신호와, 정전류 제어부(320a)로 공급되는 아날로그 신호를 공급하는 것이 바람직하다.
이러한 구성에 의해, 디지털 신호를 공급하는 데이터 라인과 아날로그 신호를 공급하는 데이터 라인을 하나의 데이터 라인으로 통합하여 배선수를 줄일 수도 있다.
또한, 본 개시의 일 실시예에 따른 표시 장치(1)는, 정전류 제어부(320a)에 의한 정전류 설정은 모든 화소 회로(10a)에서 동시에 수행하고, PWM 제어부(310a)에 의한 PWM 제어는 화소 회로의 행마다 수행하는 것이 바람직하다.
이러한 구성에 의해, 패널(6)의 주변 회로, 예컨대, 수직 제어 회로(20), 수평 제어 회로(30) 등의 크기를 줄이고, 프레임 내에서의 폭을 줄여, 표시 장치(1)의 크기를 줄일 수도 있다.
또한, 본 개시의 일 실시예에 따른 구동 회로는, 발광 소자(EL1)와, 발광 소자(EL1)로의 전류 공급의 유무를 전환하는 PWM 제어부(310a)와, 발광 소자(EL1)로 소정의 전류를 공급하는 소스 팔로워형 정전류 제어부(320a)를 가지며, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 정전류 제어부(320a), PWM 제어부(310a) 및 발광 소자(EL1)를 직렬로 접속하여 발광 소자(EL1)로 전류를 공급하는 화소 회로(10a)를 구비하고, 제1 전원선(Vdd)과 정전류 제어부(320a) 사이에 정전류 설정 기간에 발광 소자(EL1)를 턴 오프하기 위한 트랜지스터(Tr405)를 갖는 것이다.
이러한 구성에 의해, 본 개시의 실시예들에 따르면, 간소한 회로 구성을 구비하여 정전류 설정 기간에 발광 디바이스를 비발광 상태로 할 수 있는 있는 효과가 있다.
또한, 본 개시의 일 실시예에 따른 구동 회로는 발광 소자(EL1)와, 제4-1 트랜지스터(Tr401), 제4-1 트랜지스터(Tr401)의 게이트 단자에 일방의 단자가 접속된 제4-1 커패시터(C401), 및 제4-1 트랜지스터(Tr401)의 게이트 단자 및 제4-1 커패시터(C401)의 일방의 단자에 소스 단자가 접속되고, 제4-1 게이트 라인(CL401)에 게이트 단자가 접속되며, 데이터 라인(DL401)에 드레인 단자가 접속된 제4-2 트랜지스터(Tr402)를 포함하고, 발광 소자(EL1)로의 전류 공급의 유무를 전환하는 PWM 제어부(310a)와, 제4-3 트랜지스터(Tr403), 제4-3 트랜지스터(Tr403)의 게이트 단자에 일방의 단자가 접속되고, 제4-3 트랜지스터(Tr403)의 소스 단자에 다른 일방의 단자가 접속된 제4-2 커패시터(C402), 및 제4-3 트랜지스터(Tr403)의 게이트 단자 및 제4-2 커패시터(C402)의 일방의 단자에 소스 단자가 접속되고, 제4-2 게이트 라인(CL402)에 게이트 단자가 접속되며, 데이터 라인(DL401)에 드레인 단자가 접속된 제4-4 트랜지스터(Tr404)를 포함하고, 발광 소자(EL1)에 소정의 전류를 공급하는 정전류 제어부(320a)를 갖는 화소 회로(10a)와, 제4-3 게이트 라인(CL403)에 게이트 단자가 접속된 제4-5 트랜지스터(Tr405)를 포함하고, 복수의 발광 소자(EL1)를 정전류 설정 기간(시각 t601~t608)에 턴 오프하는 발광 제어부(410a)를 구비하고, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 제4-5 트랜지스터(Tr405), 제4-3 트랜지스터(Tr403), 제4-1 트랜지스터(Tr401), 발광 소자(EL1)를 이 순서로 직렬로 접속하여 발광 소자(EL1)에 전류를 공급하는 것이 바람직하다. 이러한 구성에 의해, 각 화소 회로(10a)를 최소 소자수, 최소 게이트 라인수로 구성하고, 화상의 정밀도와 세밀도를 높일 수 있는 효과가 있다.
또한, 본 개시의 일 실시예에 따른 표시 장치(1)의 구동 방법은, 발광 소자(EL1)와, 제4-1 트랜지스터(Tr401)를 포함하여 발광 소자(EL1)로의 전류 공급의 유무를 전환하는 PWM 제어부(310a)와, 제4-3 트랜지스터(Tr403)를 포함하여 발광 소자(EL1)에 소정의 전류를 공급하는 소스 팔로워형 정전류 제어부(320a)를 가지며, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 정전류 제어부(320a)의 제4-3 트랜지스터(Tr403), PWM 제어부(310a)의 제4-1 트랜지스터(Tr401) 및 발광 소자(EL1)를 직렬로 접속하여 발광 소자(EL1)로 전류를 공급하는 화소 회로(10a)를 구비하고, 제1 전원선(Vdd)과 정전류 제어부(320a) 사이에 정전류 설정 기간에 발광 소자(EL1)를 턴 오프하기 위한 제4-5 트랜지스터(Tr405)를 갖는 표시 장치(1)의 구동 방법이며, 정전류 설정 기간 개시 후(시각 t602)에 PWM 제어부(310a)의 제4-1 트랜지스터(Tr401)를 초기화하고, 서브 프레임 기간 개시 전(시각 t408)에 PWM 제어부(310a)의 제4-1 트랜지스터(Tr401)를 정전류 설정 기간 이전 상태로 되돌리는 것이다.
이러한 구성에 의해, 화소 회로(10a)는 간소한 회로 구성을 구비하여 정전류 설정 기간에 발광 디바이스를 비발광 상태로 하면서, 제4-1 트랜지스터(Tr401)를 정전류 설정 기간에 스위칭 소자로서 이용하여, 표시 장치(1)에서 보다 높은 발광 균일성을 실현할 수 있다.
또한, 본 개시의 일 실시예에 따른 표시 장치(1)의 구동 방법은, 발광 소자(EL1)와, 제4-1 트랜지스터(Tr401), 제4-1 트랜지스터(Tr401)의 게이트 단자에 일방의 단자가 접속된 제제4-1 커패시터(C401), 및 제4-1 트랜지스터(Tr401)의 게이트 단자 및 제4-1 커패시터(C401)의 일방의 단자에 소스 단자가 접속되고, 제4-1 게이트 라인(CL401)에 게이트 단자가 접속되며, 데이터 라인(DL401)에 드레인 단자가 접속된 제4-2 트랜지스터(Tr402)를 포함하고, 발광 소자(EL1)로의 전류 공급의 유무를 전환하는 PWM 제어부(310a)와, 제4-3 트랜지스터(Tr403), 제4-3 트랜지스터(Tr403)의 게이트 단자에 일방의 단자가 접속되고, 제4-3 트랜지스터(Tr403)의 소스 단자에 다른 일방의 단자가 접속된 제4-2 커패시터(C402), 및 제4-3 트랜지스터(Tr403)의 게이트 단자 및 제4-2 커패시터(C402)의 일방의 단자에 소스 단자가 접속되고, 제4-2 게이트 라인(CL402)에 게이트 단자가 접속되며, 데이터 라인(DL401)에 드레인 단자가 접속된 제4-4 트랜지스터(Tr404)를 포함하고, 발광 소자(EL1)에 소정의 전류를 공급하는 정전류 제어부(320a)를 갖는 화소 회로(10a)와, 제4-3 게이트 라인(CL403)에 게이트 단자가 접속된 제4-5 트랜지스터(Tr405)를 포함하고, 복수의 발광 소자(EL1)를 정전류 설정 기간(시각 t601~t608)에 턴 오프하는 발광 제어부(410a)를 구비하고, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 제4-5 트랜지스터(Tr405), 제4-3 트랜지스터(Tr403), 제4-1 트랜지스터(Tr401), 발광 소자(EL1)를 이 순서로 직렬로 접속하여 발광 소자(EL1)로 전류를 공급하는 표시 장치의 구동 방법으로서, 정전류 설정 기간 개시 후(시각 t602)에 제4-1 트랜지스터(Tr401)를 초기화하고, 서브 프레임 기간 개시 전(시각 t608)에 제4-1 트랜지스터(Tr401)를 정전류 설정 기간 이전 상태로 되돌리는 것이 바람직하다.
이러한 구성에 의해, 각 화소 회로(10a)를 최소 소자수, 최소 게이트 라인수로 구성하여 화상의 정밀도와 세밀도를 높일 수 있는 효과가 있다. 또한, 본 개시의 일 실시예에 따른 표시 장치(1)의 구동 방법은, 제4-3 트랜지스터(Tr403)의 게이트-소스간 전압을 설정하고 있을 때, 제4-5 트랜지스터(Tr405)를 도통 상태로 하는 것이 바람직하다.
이러한 구성에 의해, 표시 장치(1)는 정전류 구동을 위한 제4-3 트랜지스터(Tr403)에 대해 문턱값 보상 및 이동도 보정을 모두 실행하여 표시 장치(1)의 보다 높은 발광 균일성을 실현할 수도 있다.
도 10은 본 개시의 다른 실시예에 따른 화소 회로의 구성을 나타내는 회로도이다.
본 개시의 다른 실시예에 따르면, 표시 장치(1)는 예컨대, 자발광형 액티브 매트릭스 디스플레이로서, 발광 소자 정전류 구동 및 펄스폭 변조에 의한 계조 표시를 수행하기 위해 전원간에 PWM 제어부(310b), 정전류 제어부(320b), 및 발광 소자(EL1)를 이 순서로 직렬로 접속한 것이다.
본 실시예에서도, 정전류 제어부(320b), PWM 제어부(310b), 발광 소자(EL1)가 하나의 화소 회로(10b)를 구성한다. 또한, 정전류 제어부(320b) 및 PWM 제어부(310b)는 각각 2개의 트랜지스터와 하나의 커패시터로 구성되고, 하나의 화소 회로(10b)는 4개의 트랜지스터 및 2개의 커패시터(4Tr2C)의 최소 소자수로 구성된다.
그리고, 정전류 제어부(320b)가 정전류 설정을 수행하고, PWM 제어부(310b)가 발광 소자의 발광/비발광의 2가지 상태 천이와 정전류 설정시의 발광 소자의 비발광을 제어한다. 또한, 정전류 제어부(320b) 및 PWM 제어부(310b) 각각에 입력하는 제어 펄스와, 전원 펄스에 의해 정전류 설정 및 PWM 발광 제어가 수행된다.
본 실시예에 따른 표시 장치(1)는, PWM 제어부(310b)가 앞서 설명된 도 4에 따른 실시예의 PWM 제어부(310a) 및 발광 제어부(410a)의 역할을 모두 완수하고, 도 4의 실시예에 따른 제4-3 게이트 라인(CL403)과 제4-5 트랜지스터(Tr405)를 포함하는 발광 제어부(410a)를 생략할 수 있다.
이하, 도 10 내지 도 12를 참조하여 본 실시예에 따른 표시 장치(1) 및 표시 장치의 구동 방법에 대해 설명한다.
우선, 본 실시예에 따른 표시 장치(1)의 구성에 대해 설명한다.
본 실시예에 따른 표시 장치(1) 및 수평 제어 회로(30)의 개략 구성은 제3 게이트 라인(CL3)가 생략된 것 등을 제외하고, 도 1, 도 2에 도시한 표시 장치(1) 및 수평 제어 회로(30)에 따른 것과 유사하므로, 여기서는 도시 및 설명을 생략한다.
다음으로, 도 10을 참조하여 화소 회로(10b)의 구조를 설명한다.
본 실시예에 따른 화소 회로(10b)는 발광 소자(EL11), 정전류 제어부(320b), 및 PWM 제어부(310b)를 포함한다. 또한, 정전류 제어부(320b)는 제10-1 트랜지스터(Tr1001), 제10-2 트랜지스터(Tr1002) 및 제10-1 커패시터(C1001)를 구비하고, PWM 제어부(310b)는 제10-3 트랜지스터(Tr1003), 제10-4 트랜지스터(Tr1004) 및 제10-2 커패시터(C1002)를 구비한다. 제10-1 커패시터(C1001)는 일방의 단자가 제10-1 트랜지스터(Tr1001)의 게이트 단자 및 제10-2 트랜지스터(Tr1002)의 소스 단자에 전기적으로 접속되고, 다른 일방의 단자는 제10-1 트랜지스터(Tr1001)의 소스 단자에 전기적으로 접속된다. 제10-2 커패시터(C1002)는 일방의 단자가 제10-3 트랜지스터(Tr1003)의 게이트 단자 및 제10-4 트랜지스터(Tr1004)의 소스 단자에 전기적으로 접속되고, 다른 일방의 단자는 제10-3 트랜지스터(Tr1003)의 소스 단자 및 제10-1 트랜지스터(Tr1001)의 드레인 단자에 전기적으로 접속된다.
화소 회로(10b)의 구성은, 도 4에 도시한 실시예에 따른 화소 회로(10a)의 구성과 비교하였을 때, 도 4의 실시예에 따른 제4-5 트랜지스터(Tr405) 및 제4-3 게이트 라인(CL403)이 생략되고, 정전류 제어부(320b) 및 PWM 제어부(310b)의 배치가 도 4의 실시예에 따른 PWM 제어부(410a) 및 정전류 제어부(420a)의 배치와 반대로 되어 있는 점에서 차이가 있다. 이외에 도 4의 화소 회로(10a)의 실시예와 유사한 화소 회로(10b)의 구성에 대해 중복되는 설명은 생략한다.
또한, 본 실시예에 따른 제10-2 커패시터(C1002)는, 다른 일방의 단자가 접지 등의 고정 전원에 접속되거나, 제10-3 트랜지스터(Tr1003)의 소스 단자에 접속될 수 있다.
이어서, 본 실시예에 따른 표시 장치(1)의 동작, 즉, 표시 장치의 구동 방법에 대해, 설명한다.
도 11은 도 10의 화소 회로를 이용하는 표시 장치의 구동 방법을 설명하기 위한 타이밍 차트이다.
도면의 상부에 나타낸 PWM 리셋(P1112) 및 정전류 설정(P1114)을 합한 기간(시각 t1101~t1107)이 정전류 설정 기간(P1110)에 해당한다.
정전류 설정 기간(P1110)이 시작되면, 먼저 제1 전원선(Vdd)의 전위를 제2 전원선(Vss)의 전위 이하의 L로 변화시켜 발광 다이오드(EL1)를 비발광 상태로 한다(시각 t1101). 정전류 제어부(320b)가 정전류를 공급할 수 있도록, 이 정전류 설정 기간(P1110) 내에 각 정전류 제어부(320b)를 설정한다.
또한, 데이터 라인(DL1001)의 전위를 H로 하고, 제10-2 게이트 라인(CL1002)의 전위도 H로 하여 제10-4 트랜지스터(Tr1004)를 도통 상태로 하고, PWM 제어를 위한 제10-3 트랜지스터(Tr1003)를 도통 상태로 하며, 제10-3 트랜지스터(Tr1003)를 리셋하고, 정전류 설정 기간(P1110)에 제10-3 트랜지스터(Tr1003)를 스위칭 소자로서 이용 가능하게 한다(시각 t1102).
이어서, 데이터 라인(DL1001)에 디지털 신호로부터 변환된 오프셋 전압(Vofs)을 갖는 아날로그 신호를 공급하고, 또한 제10-1 게이트 라인(CL1001)의 전위를 H로 하여 제10-1 게이트 라인(CL1001)에 접속된 제10-2 트랜지스터(Tr1002)를 도통 상태로 함으로써 정전류 제어를 위한 제10-1 트랜지스터(Tr1001)의 게이트-소스간 전압(Vgs)을 초기화한다(시각 t1103).
이어서, 제1 전원선(Vdd)의 전위를 H로 변화시킨다(시각 t1104). 이에 따라, 제10-1 트랜지스터(Tr1001)로 전류가 흐르고, 제10-1 트랜지스터(Tr1001)의 소스 전압(Vs)이 상승한다. 이 때, 제10-1 트랜지스터(Tr1001)의 게이트는 오프셋 전압(Vofs)에 고정되어 있고, 제10-1 트랜지스터(Tr1001)의 소스 전압(Vs)의 상승은 제10-1 트랜지스터(Tr1001)가 컷 오프됨으로써 정지한다. 그리고, 제10-1 트랜지스터(Tr1001)의 게이트-소스간 전압(Vgs)은 제10-1 트랜지스터(Tr1001)의 문턱값 전압(Vth)과 동일해지고, 제10-1 트랜지스터(Tr1001)의 문턱값 전압 보정(Vth 보상)이 완료된다.
이어서, 제10-2 게이트 라인(CL1002)의 전위를 H로 하여 제10-2 게이트 라인(CL1002)에 접속된 제10-4 트랜지스터(Tr1004)를 도통 상태로 하고, 데이터 라인(DL1001)의 오프셋 전압(Vofs)에 의해 PWM 제어를 위한 제10-3 트랜지스터(Tr1003)를 비도통 상태로 한다(시각 t1105). 이에 따라, 제1 전원선(Vdd)과 정전류 제어를 위한 제10-1 트랜지스터(Tr1001)와는 전기적으로 분리된다.
이어서, 데이터 라인(DL1001)에 참조 전압(Vref)을 갖는 아날로그 신호를 공급하고, 또한 제10-1 게이트 라인(CL1001)의 전위를 H로 하여 제10-2 트랜지스터(Tr1002)를 도통 상태로 하고, 각 정전류 제어부(320b)의 제10-1 트랜지스터(Tr1001)에 정전류값에 대응하는 게이트-소스간 전압(Vgs)을 설정한다(시각 t1106). 이 때, 제10-3 트랜지스터(Tr1003)는 비도통 상태이고, 제1 전원선(Vdd)으로부터 제2 전원선(Vss)으로 전류가 흐르지 않기 때문에, 발광 다이오드(EL1)의 비발광 상태는 유지된다.
그 후의 발광 다이오드(EL1)의 발광 준비(시각 t1107)로부터 발광 다이오드(EL11)의 발광 계조 제어(시각 t1109)까지의 동작은, 도 4의 화소 회로(10a)의 실시예에 따른 구동 방법의 동작(시각 t608~t610)과 동일하므로, 여기서는, 설명을 생략한다.
이와 같이, 본 실시예에 따른 표시 장치(1)도, 제1 전원선(Vdd)과 정전류 제어부(320b) 사이의 PWM 제어부(310b)의 제10-3 트랜지스터(Tr1003)를 이용하여 정전류 설정 기간에 발광 디바이스를 비발광 상태로 하여 표시 화상의 콘트래스트를 향상시킬 수 있다.
또한, 본 실시예에 따른 구동 방법으로도, 정전류 제어를 위한 제10-1 트랜지스터(Tr1001)의 문턱값 격차 보정(Vth 보상)에 더하여, 제10-1 트랜지스터(Tr1001)의 이동도(μ)의 불균일도 보정할 수도 있다.
도 12는 본 개시의 다른 실시예에 따른 이동도(μ) 보정 방법을 설명하기 위한 타이밍 차트이다. 도 12의 타이밍 차트는 도 11에 도시한 타이밍 차트와 비교하였을 때, 시각 t1106에서 제10-1 게이트 라인(CL1001)의 전위를 H로 한 후에, 제10-2 게이트 라인(CL1002)의 전위를 H로 하는 점이 다르다.
즉, 제10-1 트랜지스터(Tr1001)의 게이트-소스간 전압(Vgs)을 설정하여 정전류 설정을 하고 있을 때, 제10-2 게이트 라인(CL1002)의 전위를 H로 하여 제10-3 트랜지스터(Tr1003)를 도통 상태로 함으로써, 제10-1 트랜지스터(Tr1001)의 이동도(μ)의 불균일도 보정할 수 있다.
또한, 본 실시예에 따른 표시 장치(1)에서도, 패널(6) 내부에 타이밍 제어부를 마련함으로써, 서브 프레임 기간에서 제10-2 게이트 라인(CL1002)에 공급되는 펄스의 둔함을 정형하여 펄스들의 타이밍을 정렬할 수 있다.
도 13은 본 개시의 일 실시예에 따른 타이밍 제어부(1310a)의 구성을 나타내는 도면이다.
도 14는 본 개시의 다른 실시예에 따른 타이밍 제어부(1310b)의 구성을 나타내는 도면이다.
도 8, 도 9에 도시한 타이밍 제어부(810a, 810b)의 인버터 회로(INV1~INV4)와 마찬가지로, 도 13 및 도 14의 타이밍 제어부(1310a, 1310b)의 인버터 회로(INV11, INV12, INV13, INV14)도 제10-2 게이트 라인(CL1002)에 직렬로 접속될 수도 있고, 제102 게이트 라인(CL1002)과 기타 제어선 사이에 직렬로 접속될 수도 있다.
이상 설명한 바와 같이, 본 실시예에 따른 표시 장치(1)는, 발광 소자(EL1)와, 발광 소자(EL1)로의 전류 공급의 유무를 전환하는 PWM 제어부(310b)와, 발광 소자(EL1)에 소정의 전류를 공급하는 소스 팔로워형 정전류 제어부(320b)를 가지며, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 PWM 제어부(310b), 정전류 제어부(320b), 및 발광 소자(EL1)를 직렬로 접속하여 발광 소자(EL1)로 전류를 공급하는 화소 회로(10b)를 구비하고, 제1 전원선(Vdd)과 정전류 제어부(320b) 사이에 정전류 설정 기간에 발광 소자(EL1)를 턴 오프하기 위한 제10-3 트랜지스터(Tr1003)를 갖는다.
이러한 구성에 의해, 간소한 회로 구성을 이용하여 정전류 설정 기간에 발광 디바이스를 비발광 상태로 할 수 있다.
또한, 본 실시예에 따른 표시 장치(1)는, 발광 소자(EL1)와, 제10-1 트랜지스터(Tr1001), 제10-1 트랜지스터(Tr1001)의 게이트 단자에 일방의 단자가 접속되고, 제10-1 트랜지스터(Tr1001)의 소스 단자에 다른 일방의 단자가 접속된 제10-1 커패시터(C1001), 및 제10-1 트랜지스터(Tr1001)의 게이트 단자 및 제10-1 커패시터(C1001)의 일방의 단자에 소스 단자가 접속되며, 제10-1 게이트 라인(CL1001)에 게이트 단자가 접속되고, 데이터 라인(DL1001)에 드레인 단자가 접속된 제10-2 트랜지스터(Tr1002)를 포함하고, 발광 소자(EL1)에 소정의 전류를 공급하는 정전류 제어부(320b)와, 제10-3 트랜지스터(Tr1003), 제10-3 트랜지스터(Tr1003)의 게이트 단자에 일방의 단자가 접속된 제10-2 커패시터(C1002), 및 제10-3 트랜지스터(Tr1003)의 게이트 단자 및 제10-2 커패시터(C1002)의 일방의 단자에 소스 단자가 접속되고, 제10-2 게이트 라인(CL1002)에 게이트 단자가 접속되며, 데이터 라인(DL1001)에 드레인 단자가 접속된 제10-4 트랜지스터(Tr1004)를 포함하고, 발광 소자(EL1)로의 전류 공급의 유무를 전환함과 더불어, 발광 소자(EL1)를 정전류 설정 기간(시각 t1101~t1107)에 턴 오프하는 PWM 제어부(310b)를 가지며, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 제10-3 트랜지스터(Tr1003), 제10-1 트랜지스터(Tr1001), 발광 소자(EL1)를 이 순서로 직렬로 접속하여 발광 소자(EL1)로 전류를 공급하는 화소 회로(10b)를 구비하는 것이 바람직하다.
이러한 구성에 의해, 각 화소 회로를 최소 소자수, 최소 게이트 라인수로 구성하고, 화상의 정밀도와 세밀도를 향상시킬 수 있다.
또한, 본 실시예에 따른 표시 장치(1)는, 인버터 회로 INV 또는 스위칭 소자를 포함하고, 제10-2 게이트 라인(CL1002)에 접속된 타이밍 제어부(1310a)를 더 구비하는 것이 바람직하다.
이러한 구성에 의해, 서브 프레임 기간에 제10-2 게이트 라인(CL1002)으로 공급되는 펄스의 둔함을 정형하여 그것들의 타이밍을 정렬할 수도 있다.
또한, 본 실시예에 따른 구동 회로는, 발광 소자(EL1)와, 제10-1 트랜지스터(Tr1001), 제10-1 트랜지스터(Tr1001)의 게이트 단자에 일방의 단자가 접속되고, 제10-1 트랜지스터(Tr1001)의 소스 단자에 다른 일방의 단자가 접속된 제10-1 커패시터(C1001), 및 제10-1 트랜지스터(Tr1001)의 게이트 단자 및 제10-1 커패시터(C1001)의 일방의 단자에 소스 단자가 접속되며, 제10-1 게이트 라인(CL1001)에 게이트 단자가 접속되고, 데이터 라인(DL1001)에 드레인 단자가 접속된 제10-2 트랜지스터(Tr1002)를 포함하고, 발광 소자(EL1)에 소정의 전류를 공급하는 정전류 제어부(320b)와, 제10-3 트랜지스터(Tr1003), 제10-3 트랜지스터(Tr1003)의 게이트 단자에 일방의 단자가 접속된 제10-2 커패시터(C1002), 및 제10-3 트랜지스터(Tr1003)의 게이트 단자 및 제10-2 커패시터(C1002)의 일방의 단자에 소스 단자가 접속되고, 제10-2 게이트 라인(CL1002)에 게이트 단자가 접속되며, 데이터 라인(DL1001)에 드레인 단자가 접속된 제10-4 트랜지스터(Tr1004)를 포함하고, 발광 소자(EL1)로의 전류 공급의 유무를 전환함과 더불어, 발광 소자(EL1)를 정전류 설정 기간(시각 t1101~t1107)에 턴 오프하는 PWM 제어부(310b)를 가지며, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 제10-3 트랜지스터(Tr1003), 제10-1 트랜지스터(Tr1001), 발광 소자(EL1)를 이 순서로 직렬로 접속하여 발광 소자(EL1)로 전류를 공급하는 화소 회로(10b)를 구비하는 것이 바람직하다.
이러한 구성에 의해, 각 화소 회로를 최소 소자수, 최소 게이트 라인수로 구성하여 화상의 정밀도와 세밀도를 향상시킬 수 있다. 또한, 본 실시예에 따른 표시 장치의 구동 방법은, 발광 소자(EL1)와, 제10-1 트랜지스터(Tr1001), 제10-1 트랜지스터(Tr1001)의 게이트 단자에 일방의 단자가 접속되고, 제10-1 트랜지스터(Tr1001)의 소스 단자에 다른 일방의 단자가 접속된 제10-1 커패시터(C1001), 및 제10-1 트랜지스터(Tr1001)의 게이트 단자 및 제10-1 커패시터(C1001)의 일방의 단자에 소스 단자가 접속되며, 제10-1 게이트 라인(CL1001)에 게이트 단자가 접속되고, 데이터 라인(DL1001)에 드레인 단자가 접속된 제10-2 트랜지스터(Tr1002)를 포함하고, 발광 소자(EL1)로 소정의 전류를 공급하는 정전류 제어부(320b)와, 제10-3 트랜지스터(Tr1003), 제10-3 트랜지스터(Tr1003)의 게이트 단자에 일방의 단자가 접속된 제10-2 커패시터(C1002), 및 제10-3 트랜지스터(Tr1003)의 게이트 단자 및 제10-2 커패시터(C1002)의 일방의 단자에 소스 단자가 접속되고, 제10-2 게이트 라인(CL1002)에 게이트 단자가 접속되며, 데이터 라인(DL1001)에 드레인 단자가 접속된 제10-4 트랜지스터(Tr1004)를 포함하고, 발광 소자(EL1)로의 전류 공급의 유무를 전환함과 더불어, 발광 소자(EL1)를 정전류 설정 기간(시각 t1101~t1107)에 턴 오프하는 PWM 제어부(310b)를 가지며, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 제10-3 트랜지스터(Tr1003), 제10-1 트랜지스터(Tr1001), 발광 소자(EL1)를 이 순서로 직렬로 접속하여 발광 소자(EL1)로 전류를 공급하는 화소 회로(10b)를 구비한 표시 장치의 구동 방법으로서, 정전류 설정 기간 개시 후(시각 t1102)에 제10-3 트랜지스터(Tr1003)를 초기화하고, 서브 프레임 기간 개시 전(시각 t1107)에 제10-3 트랜지스터(Tr1003)를 정전류 설정 기간 이전 상태로 되돌리는 것이 바람직하다.
이러한 구성에 의해, 각 화소 회로를 최소 소자수, 최소 게이트 라인수로 구성하여 화상의 정밀도와 세밀도를 향상시킬 수 있다.
또한, 본 실시예에 따른 표시 장치의 구동 방법은, 제10-1 트랜지스터(Tr1001)의 게이트-소스간 전압을 설정하고 있을 때, 제10-3 트랜지스터(Tr1003)를 도통 상태로 하는 것이 바람직하다.
도 15는 본 개시의 또 다른 실시예에 따른 화소 회로를 나타낸 도면이다.
본 개시의 또 다른 실시예에 따른 표시 장치(1)는, 예컨대, 유기 EL 디스플레이나 LED 디스플레이 등의 자발광형 액티브 매트릭스 디스플레이로서, 발광 소자 정전류 구동과 펄스폭 변조에 의한 계조 표현을 수행하기 위해, 전원간에 PWM 제어부(310c), 정전류 제어부(정전류원)(320c), 발광 소자(EL1)를 이 순서로 직렬 접속하고, 복수의 화소 회로(10c)에 전원선을 공통으로 연결한다.
화소 회로(10c)는 발광 소자(EL1), 정전류 제어부(320c), PWM 제어부(310c)를 포함한다.
또한, 정전류 제어부(320c)는 제15-1 트랜지스터(TR1501), 제15-2 트랜지스터(TR1502), 및 제15-3 트랜지스터(TR1503), 및 제15-1 커패시터(C1501)를 포함하여, 3개의 트랜지스터 및 1개의 커패시터로 구성된다. PWM 제어부(310c)는 제15-4 트랜지스터(TR1504), 제15-5 트랜지스터(TR1505), 및 제15-2 커패시터(C1502)를 포함하여, 2개의 트랜지스터 및 하나의 커패시터로 구성된다.
그리고, 정전류 제어부(320c)가 정전류 설정을 수행하고, PWM 제어부(310c)가 발광 소자(EL1)의 발광/비발광의 2개의 상태 천이를 제어한다.
이하, 도면을 참조하여 본 개시의 또 다른 실시예에 따른 표시 장치(1) 및 표시 장치의 구동 방법에 대해 설명한다.
우선, 본 실시예에 따른 표시 장치(1)의 구성에 대해 설명한다.
본 실시예에 따른 표시 장치(1) 및 수평 제어 회로(30)의 개략 구성은 제15-4 게이트 라인(CL1504)이 추가된 것 등을 제외하고, 도 1, 도 2에 도시한 표시 장치(1) 및 수평 제어 회로(30)에 따른 것과 유사하므로, 여기서는 도시 및 설명을 생략한다. 또한, 표시 장치(1)는 전원선에 전원 전압을 공급하는 전원 제어 회로를 포함할 수 있다.
도 15는 본 개시의 또 다른 실시예에 따른 화소 회로(10c)의 구성을 나타내는 회로도이다.
화소 회로(10c)는 발광 소자(EL1), 정전류 제어부(320c), 및 PWM 제어부(310c)를 구비한다. 또한, 정전류 제어부(320c)는 제15-1 트랜지스터(Tr1501), 제15-2 트랜지스터(Tr1502), 제15-3 트랜지스터(Tr1503) 및 제15-1 커패시터(C1515)를 포함하고, PWM 제어부(310c)는 제15-4 트랜지스터(Tr1504), 제15-5 트랜지스터(Tr1505) 및 제15-2 커패시터(C1502)를 포함한다. 즉, 화소 회로(10c)는, 하나의 발광 소자, 5개의 트랜지스터 및 2개의 커패시터(5Tr2C)로 구성된다.
또한, 화소 회로(10c)를 구성하는 각 트랜지스터는, 예컨대, n형 TFT(Thin Film Transistor：박막 트랜지스터)일 수 있다. 또한, 각 화소는 복수의 서브 화소를 포함하고, 각 서브 화소는 하나의 화소 회로(10c)에 대응한다. 서브 화소는 복수의 색 성분에 대응한다. 복수의 색 성분의 조합은 다양하게 결정될 수 있고, 예를 들면, R, G, B 등의 색 성분을 포함할 수 있다. 일 실시예에 따르면, 화소 회로는 R 서브 화소, G 서브 화소, 및 B 서브 화소를 포함할 수 있다.
발광 소자(EL1)는 여기서는 발광 다이오드(EL1)로서, 일반적인 용량 특성(용량 성분 C3)을 가지고 있고, 용량 디바이스로도 이용된다. 화소 회로(10c)는 발광 다이오드(EL1)가 용량 성분 C3을 가지고 있지 않을 때는, 발광 다이오드(EL1)와는 별도로 상응하는 커패시터를 구비하는 것이 바람직하다. 발광 다이오드(EL1)의 캐소드 단자(다른 일방의 단자)는 제2 전원선(Vss)에 전기적으로 접속되고, 애노드 단자(일방의 단자)는 제15-1 트랜지스터(Tr1501)의 소스 단자, 제15-2 트랜지스터(Tr1502)의 소스 단자에 전기적으로 접속된다.
제15-1 트랜지스터(Tr1501)는 발광 다이오드(EL1)로의 공급 전류를 제어하는 트랜지스터이고, 그 게이트 단자는 제15-3 트랜지스터(Tr1503)의 소스 단자 및 제1 커패시터(C1515)의 일방의 단자에 전기적으로 접속되고, 소스 단자는 발광 다이오드(EL1)의 애노드 단자, 제15-1 커패시터(C1501)의 다른 일방의 단자 및 제15-2 트랜지스터(Tr1502)의 소스 단자에 전기적으로 접속되고, 드레인 단자는 제15-4 트랜지스터(Tr1504)의 소스 단자 및 제15-2 커패시터(C1502)의 다른 일방의 단자에 전기적으로 접속된다.
제15-2 트랜지스터(Tr1502)는 데이터 라인(DL1)으로부터 제15-1 트랜지스터(Tr1501)(또는, 제15-1 커패시터(C1501))의 초기화에 따른 신호를 수신하는 타이밍을 제어하는 트랜지스터이고, 그 게이트 단자는 제1 게이트 라인(CL1501)에 전기적으로 접속되고, 드레인 단자는 데이터 라인(DL1)에 전기적으로 접속되며, 소스 단자는 제15-1 트랜지스터(Tr1501)의 소스 단자, 제15-1 커패시터(C1501)의 다른 일방의 단자 및 발광 다이오드(EL1)의 애노드 단자에 전기적으로 접속된다.
제15-3 트랜지스터(Tr1503)는 데이터 라인(DL1)으로부터 정전류 설정에 따른 신호를 수신하는 타이밍을 제어하는 트랜지스터이고, 그 게이트 단자는 제2 게이트 라인(CL1502)에 전기적으로 접속되고, 드레인 단자는 데이터 라인(DL1)에 전기적으로 접속되며, 소스 단자는 제15-1 트랜지스터(Tr1501)의 게이트 단자 및 제15-1 커패시터(C1501)의 일방의 단자에 전기적으로 접속된다.
제15-11 커패시터(C1501)는 제15-1 트랜지스터(Tr1501)의 게이트 전위(Vg)를 홀딩하는 소자이며, 그 일방의 단자는 제15-1 트랜지스터(Tr1501)의 게이트 단자 및 제15-3 트랜지스터(Tr1503)의 소스 단자에 전기적으로 접속되고, 다른 일방의 단자는 발광 다이오드(EL1)의 애노드 단자, 제15-1 트랜지스터(Tr1501)의 소스 단자 및 제15-2 트랜지스터(Tr1502)의 소스 단자에 전기적으로 접속된다.
또한, 제15-4 트랜지스터(Tr1504)는 발광 다이오드(EL1)로의 전류 공급의 유무를 전환하는 트랜지스터이며, 그 게이트 단자는 제15-5 트랜지스터(Tr1505)의 소스 단자 및 제15-2 커패시터(C1502)의 일방의 단자에 전기적으로 접속되고, 소스 단자는 제15-1 트랜지스터(Tr1501)의 드레인 단자에 전기적으로 접속되며, 드레인 단자는 제1 전원선(Vdd)에 전기적으로 접속된다.
제15-5 트랜지스터(Tr1505)는 데이터 라인(DL1)으로부터 PWM 신호를 수신하는 타이밍을 제어하는 트랜지스터이며, 그 게이트 단자는 제15-4 게이트 라인(CL1504)에 전기적으로 접속되고, 드레인 단자는 데이터 라인(DL1501)에 전기적으로 접속되며, 소스 단자는 제15-4 트랜지스터(Tr1504)의 게이트 단자 및 제15-2 커패시터(C1502)의 일방의 단자에 전기적으로 접속된다.
제15-2 커패시터(C1502)는 제15-4 트랜지스터(Tr1504)의 게이트 전위(Vg)를 홀딩하는, 즉, PWM 제어부(11C)의 데이터를 홀딩하는 소자이며, 그 일방의 단자는 제15-4 트랜지스터(Tr1504)의 게이트 단자 및 제15-5 트랜지스터(Tr1505)의 소스 단자에 전기적으로 접속되고, 다른 일방의 단자는 제15-3 게이트 라인(CL1503)에 전기적으로 접속된다. 또한, 본 실시의 형태 1에 있어서, 제15-2 커패시터(C1502)는 후술하는 정전류 설정 기간을 통해 PWM 제어부(310c)의 데이터를 계속 홀딩한다.
본 실시예의 표시 장치(1)는 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 제15-4 트랜지스터(Tr1504), 제15-1 트랜지스터(Tr1501), 및 발광 다이오드(EL1)가 이 순서로 전기적으로 직렬 접속되어, 발광 다이오드(EL1)에 전류를 공급한다. RGB의 각 화소 회로(10c)의 제1 전원선(Vdd) 및 제2 전원선(Vss)은 공통으로 구비될 수 있다.
이어서, 본 개시의 또 다른 실시예에 따른 표시 장치(1)의 동작, 즉, 표시 장치의 구동 방법에 대해, 정전류 설정 방법을 중심으로 설명한다.
본 실시예에 따른 표시 장치(1)의 정전류 설정은, 1 프레임을 정전류 설정 기간과 복수의 서브 프레임 기간(점등 기간)으로 나누었을 때의 정전류 설정 기간에 수행한다. 정전류 설정 기간은, 예컨대, 수평 블랭킹 기간 내에 설치되지만, 복수 프레임의 수평 블랭킹 기간 중 하나에만 설치되도록 할 수도 있다.
도 16은 본 개시의 또 다른 실시예에 따른 표시 장치(1)의 구동 방법을 설명하기 위한 타이밍 차트이다. 제1 전원선(Vdd) 및 제2 전원선(Vss)은 1 프레임 기간을 통해 고정 전위로 설정되어 있고, 여기서는 도시를 생략한다.
또한, 도 17 내지 도 21은, 본 실시예에 따른 화소 회로(10c)의 구동 상태를 나타내는 도면이며, 각각 시각 t1601, t1602, t1604, t1606, t1607에 있어서의 상태를 나타내고 있다.
정전류 설정 기간이 시작되면, 우선, 제제15-3 게이트 라인(CL1503)의 전위를 낮춤으로써, 제제15-2 커패시터(C1502)를 통한 용량 커플링 동작에 의해, 제15-4 트랜지스터(Tr1504)를 비도통 상태(오프 상태)로 하여 발광 다이오드(EL1)를 소등 상태로 한다(시각 t1601, 도 17). 이 때, 제15-2 커패시터(C1502)가 홀딩하고 있는 온/오프 정보에 의하지 않고, 제15-4 트랜지스터(Tr1504)를 비도통 상태로 하기 위해 적어도 PWM 신호의 진폭(PWM hi-PWM lo) 이상으로 제제15-3 게이트 라인(CL1503)의 전위를 낮춘다.
이어서, 제15-1 게이트 라인(CL1501)의 전위를 고레벨(이하, "H"라 함)로 하여 제15-2 트랜지스터(Tr1502)를 도통 상태(온 상태)로 하고, 데이터 라인(DL1501)으로부터 디지털 신호로부터 변환된 아날로그 신호의 초기화용 전위(Vinit)를 입력하고, 제1 커패시터(C1501), 즉, 제15-1 트랜지스터(Tr1501)의 소스측 전위를 초기화한다(시각 t1602, 도 18). 이 때, 초기화용 전위는, 후술하는 정전류 제어의 단계를 거친 후에도 발광 다이오드(EL1)의 소등 상태를 유지하기 위해 충분히 낮은 값으로 한다.
이어서, 제15-1 게이트 라인(CL1501)의 전위를 저레벨(이하, "L"이라 함)로 하여 제15-2 트랜지스터(Tr1502)를 비도통 상태로 한 후, 제15-2 게이트 라인(CL1502)의 전위를 H로 하여 제15-3 트랜지스터(Tr1503)를 도통 상태로 하고, 데이터 라인(DL1501)으로부터 정전류 설정 전의 아날로그 신호의 임의의 레퍼런스 전위(V1)를 제15-1 트랜지스터(Tr1501)의 게이트에 기입하고(시각 t1603), 제15-3 게이트 라인(CL1503)의 전위를 올려 제15-4 트랜지스터(Tr1504)를 강제적으로 도통 상태로 한다(시각 t1604, 도 19).
이에 따라, 제15-4 트랜지스터(Tr1504) 및 제15-1 트랜지스터(Tr1501)에 전류가 흘러 제15-1 트랜지스터(Tr1501)는 소스 팔로워형 문턱값 보상(Vth 보상) 동작을 실현하고, 충분히 시간을 들임으로써, 제15-1 트랜지스터(Tr1501)의 소스 단자에 (V1－Vth)의 전위가 나타난다. 여기서 Vth는 제15-1 트랜지스터(Tr1501)의 문턱값 전압이다. 그리고, 제15-1 커패시터(C1515)는 충전되어 제15-1 커패시터(C1501)에 제15-1 트랜지스터(Tr1501)의 문턱값 전압(Vth)이 홀딩된다.
또한, 시각 t1604에 있어서의 제15-3 게이트 라인(CL1503)의 전위 상승은, 제15-2 커패시터(C1525)의 홀딩 정보에 관계없이 제15-4 트랜지스터(Tr1504)를 도통 상태로 하기 위해, PWM 신호의 진폭의 2배, 즉, (PWM hi-PWM lo)Х2 정도로 하는 것이 바람직하다.
그리고, 충분히 시간을 들여 제15-1 트랜지스터(Tr1501)의 문턱값 Vth가 보상 또는 검출된 후에, 제15-3 게이트 라인(CL1503)의 전위를 L로 하여 제15-4 트랜지스터(Tr1504)를 강제적으로 비도통 상태로 하여 전류를 멈추고(시각 t1605), 데이터 라인(DL1)으로부터 아날로그 신호의 전위(V1＋△V)를 제15-1 트랜지스터(Tr1501)의 게이트에 기입하고, 제15-1 커패시터(C1515)의 일방의 단자의 전위를 정전류에 대응하는 전위△V만큼 상승시켜 정전류 제어부(320c)의 정전류 설정을 수행한다(시각 t1606, 도 20).
이 때, 제15-1 커패시터(C1501)의 일방의 단자는 발광 소자(EL1)의 용량 성분(C1503)과 직렬로 접속되어 있으므로, 제15-1 커패시터(C1501)에 걸리는 전압은, Vth＋△VХC1501/(C1501＋C1502)가 된다. 즉, 제15-1 트랜지스터(Tr1501)의 게이트-소스간 전압(Vgs)은 Vth＋△VХC1501/(C1501＋C1502)가 되고, 제15-1 트랜지스터(Tr1501)를 포화 영역에서 동작시킬 때의 전류값은 그 문턱값 Vth에 의존하지 않게 되며, 제15-1 트랜지스터(Tr1501)의 특성 불균일에 의한 문턱값 전압(Vth) 변동의 영향을 캔슬할 수 있다.
그리고, 제2 게이트 라인(CL1502)의 전위를 L로 하여 제15-3 트랜지스터(Tr1503)를 비도통 상태로 한 후, 제15-3 게이트 라인(CL1503)의 전위를 소등(시각 t1601) 이전의 값으로 되돌려 제15-4 트랜지스터(Tr1504)의 게이트 전위를 복원하고, 발광 다이오드(EL1)의 발광을 재개한다(시각 t1607, 도 21).
이와 같이, 본 실시예에 따른 표시 장치는 정전류 제어부(320c)에 제15-2 트랜지스터(Tr1502)를 추가함으로써, Vth 보상을 다이오드 접속형으로부터 소스 팔로워형으로 변경하고, 정전류 설정을 위한 신호를 전원선으로부터 입력할 필요가 없어졌다. 이에 따라, 복수의 화소 회로(10c)간에 전원 배선을 공통으로 할 수 있고, 배선 저항에 의한 전압 드롭의 영향을 저감할 수 있었다. 또한, 제1 전원선(Vdd), 제2 전원선(Vss) 모두 고정 전위로 설정하여 전원 제어 회로 등의 구동 회로를 작게 할 수 있었다.
또한, 본 실시예의 표시 장치(1)에서, 화소 회로(10c)를 구성하는 트랜지스터는 모두 n형이었지만, 화소 회로를 구성하는 트랜지스터에는 n형 및 p형이 모두 포함될 수도 있고, 모두 p형일 수도 있다.
도 22 및 도 23은, 본 실시예에 따른 화소 회로(10c)의 다른 구성을 나타내는 회로도이다. 도 22는 제15-4 트랜지스터(Tr1504)만을 p형으로 하고, 나머지 트랜지스터를 n형으로 한 CMOS형 화소 회로(10d)를 나타내고, 도 23은 모든 트랜지스터를 p형으로 한 화소 회로(10e)를 나타낸다.
제15-1 트랜지스터(Tr1501)를 n형(또는, p형)으로 하고, 제15-4 트랜지스터(Tr1504)를 p형(또는, n형)으로 하는 것, 즉, 제15-1 트랜지스터(Tr1501)와 제15-4 트랜지스터(Tr1504)를 역 도전형으로 함으로써, PWM 신호의 진폭을 저감하여 표시 장치의 소비 전력을 삭감할 수 있다.
또한, 본 실시예에 따른 제15-4 게이트 라인(CL1504)에 의한 PWM 신호 기입 시간은 종래에 비해 매우 짧다. 따라서, 제15-4 게이트 라인(CL1504)에, 예컨대, 복수의 인버터 회로 또는 스위치 소자를 포함하는 타이밍 제어부를 접속함으로써, 서브 프레임 기간에서 제15-4 게이트 라인(CL1504)에 공급되는 각 펄스의 둔함을 정형하여 그것들의 타이밍을 정렬할 수 있다.
이상 설명한 바와 같이, 본 개시의 또 다른 실시예에 따른 표시 장치(1)는, 발광 소자(EL1)와, 제15-1 트랜지스터(Tr1501), 제15-1 트랜지스터(Tr1501)의 게이트 단자에 일방의 단자가 접속되고, 제15-1 트랜지스터(Tr1501)의 소스 단자 및 발광 소자(EL1)의 일방의 단자에 다른 일방의 단자가 접속된 제15-1 커패시터(C1501), 제15-1 트랜지스터(Tr1501)의 소스 단자 및 제15-1 커패시터(C1501)의 다른 일방의 단자에 소스 단자가 접속되고, 제15-1 게이트 라인(CL1501)에 게이트 단자가 접속되며, 데이터 라인(DL1501)에 드레인 단자가 접속된 제15-2 트랜지스터(Tr1502), 및 제15-1 트랜지스터(Tr1501)의 게이트 단자 및 제15-1 커패시터(C1501)의 일방의 단자에 소스 단자가 접속되고, 제15-2 게이트 라인(CL1502)에 게이트 단자가 접속되며, 데이터 라인(DL1501)에 드레인 단자가 접속된 제15-3 트랜지스터(Tr1503)를 포함하고, 발광 소자(EL1)에 소정의 전류를 공급하는 정전류 제어부(310c)와, 제15-4 트랜지스터(Tr1504), 제15-4 트랜지스터(Tr1504)의 게이트 단자에 일방의 단자가 접속되고, 제15-3 게이트 라인(CL1503)에 다른 일방의 단자가 접속된 제15-2 커패시터(C1502), 및 제15-4 트랜지스터(Tr1504)의 게이트 단자 및 제15-2 커패시터(C1502)의 일방의 단자에 소스 단자가 접속되고, 제15-4 게이트 라인(CL1504)에 게이트 단자가 접속되며, 데이터 라인(DL1501)에 드레인 단자가 접속된 제15-5 트랜지스터(Tr1505)를 포함하고, 발광 소자(EL1)로의 공급 전류의 유무를 전환하는 PWM 제어부(310c)를 갖는 화소 회로(10c)를 구비하고, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 제15-4 트랜지스터(Tr1504), 제15-1 트랜지스터(Tr1501), 발광 소자(EL1)가 이 순서로 직렬 접속되고, 발광 소자(EL1)에 전류를 공급하는 것이다.
이러한 구성에 의해, 복수의 화소 회로(10c)간에 전원선(Vdd, Vss)을 공통으로 할 수 있고, 전원선(Vdd, Vss)의 전위 변동의 영향을 잘 받지 않게 할 수 있다.
또한, 본 개시의 또 다른 실시예에 따른 표시 장치(1)는 제15-1 트랜지스터(Tr1501)와 제15-4 트랜지스터(Tr1504)가 다른 도전형을 가질 수 있다. 이러한 구성에 의해, PWM 신호의 진폭을 저감하고, 표시 장치(1)의 소비 전력을 삭감할 수 있다.
또한, 본 실시예에 따른 구동 회로는, 발광 소자(EL1)와, 제15-1 트랜지스터(Tr1501), 제15-1 트랜지스터(Tr1501)의 게이트 단자에 일방의 단자가 접속되고, 제15-1 트랜지스터(Tr1501)의 소스 단자 및 발광 소자(EL1)의 일방의 단자에 다른 일방의 단자가 접속된 제15-1 커패시터(C1501), 제15-1 트랜지스터(Tr1501)의 소스 단자 및 제15-1 커패시터(C1501)의 다른 일방의 단자에 소스 단자가 접속되고, 제15-1 게이트 라인(CL1501)에 게이트 단자가 접속되며, 데이터 라인(DL1501)에 드레인 단자가 접속된 제15-2 트랜지스터(Tr1502), 및 제15-1 트랜지스터(Tr1501)의 게이트 단자 및 제15-1 커패시터(C1501)의 일방의 단자에 소스 단자가 접속되고, 제15-2 게이트 라인(CL1502)에 게이트 단자가 접속되며, 데이터 라인(DL1501)에 드레인 단자가 접속된 제15-3 트랜지스터(Tr1503)를 포함하고, 발광 소자(EL1)에 소정의 전류를 공급하는 정전류 제어부(320c)와, 제15-4 트랜지스터(Tr1504), 제15-4 트랜지스터(Tr1504)의 게이트 단자에 일방의 단자가 접속되고, 제15-3 게이트 라인(CL1503)에 다른 일방의 단자가 접속된 제15-2 커패시터(C1502), 및 제15-4 트랜지스터(Tr1504)의 게이트 단자 및 제15-2 커패시터(C1502)의 일방의 단자에 소스 단자가 접속되고, 제15-4 게이트 라인(CL1504)에 게이트 단자가 접속되며, 데이터 라인(DL1501)에 드레인 단자가 접속된 제15-5 트랜지스터(Tr1505)를 포함하고, 발광 소자(EL1)로의 공급 전류의 유무를 전환하는 PWM 제어부(310c)을 갖는 화소 회로(10c)를 구비하고, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 제15-4 트랜지스터(Tr1504), 제15-1 트랜지스터(Tr1501), 발광 소자(EL1)가 이 순서로 직렬 접속되어 발광 소자(EL1)로 전류를 공급하는 것이다.
이러한 구성에 의해, 복수의 화소 회로(10c)간에 전원선을 공통으로 할 수 있고, 전원선의 전위 변동의 영향을 잘 받지 않게 할 수 있다.
또한, 본 개시의 또 다른 실시예에 따른 표시 장치(1)의 구동 방법은, 발광 소자(EL1)와, 제15-1 트랜지스터(Tr1501), 제15-1 트랜지스터(Tr1501)의 게이트 단자에 일방의 단자가 접속되고, 제15-1 트랜지스터(Tr1501)의 소스 단자 및 발광 소자(EL1)의 일방의 단자에 다른 일방의 단자가 접속된 제15-1 커패시터(C1501), 제15-1 트랜지스터(Tr1501)의 소스 단자 및 제15-1 커패시터(C1501)의 다른 일방의 단자에 소스 단자가 접속되고, 제15-1 게이트 라인(CL1501)에 게이트 단자가 접속되며, 데이터 라인(DL1501)에 드레인 단자가 접속된 제15-2 트랜지스터(Tr1502), 및 제15-1 트랜지스터(Tr1501)의 게이트 단자 및 제15-1 커패시터(C1501)의 일방의 단자에 소스 단자가 접속되고, 제15-2 게이트 라인(CL1502)에 게이트 단자가 접속되며, 데이터 라인(DL1501)에 드레인 단자가 접속된 제15-3 트랜지스터(Tr1503)를 포함하고, 발광 소자(EL1)에 소정의 전류를 공급하는 정전류 제어부(320c)와, 제15-4 트랜지스터(Tr1504), 제15-4 트랜지스터(Tr1504)의 게이트 단자에 일방의 단자가 접속되고, 제15-3 게이트 라인(CL1503)에 다른 일방의 단자가 접속된 제15-2 커패시터(C1502), 및 제15-4 트랜지스터(Tr1504)의 게이트 단자 및 제15-2 커패시터(C1502)의 일방의 단자에 소스 단자가 접속되고, 제15-4 게이트 라인(CL1504)에 게이트 단자가 접속되며, 데이터 라인(DL1501)에 드레인 단자가 접속된 제15-5 트랜지스터(Tr1505)를 포함하고, 발광 소자(EL1)로의 공급 전류의 유무를 전환하는 PWM 제어부(310c)을 갖는 화소 회로(10c)를 구비하고, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 제15-4 트랜지스터(Tr1504), 제15-1 트랜지스터(Tr1501), 발광 소자(EL1)가 이 순서로 직렬 접속되고, 발광 소자(EL1)에 전류를 공급하는 표시 장치의 구동 방법으로서, 제1 전원선(Vdd) 및 제2 전원선(Vss)을 1 프레임 기간을 통해 고정 전위로 설정하는 것이다.
이러한 구성에 의해, 복수의 화소 회로(10c)간에 전원선을 공통으로 할 수 있고, 전원선의 전위 변동의 영향을 잘 받지 않게 할 수 있다.
도 24는 본 개시의 또 다른 실시예에 따른 화소 회로의 구조를 나타낸 도면이다.본 개시의 또 다른 실시예에 따른 표시 장치(1)도, 예컨대, 자발광형 액티브 매트릭스 디스플레이로서, 전원간에 PWM 제어부(310f), 정전류 제어부(320f), 발광 소자(EL1)를 이 순서로 직렬 접속하여 복수의 화소 회로의 전원선을 공통으로 함과 더불어, 각 화소 회로가 2개의 데이터 라인(DL2401, DL2402)을 구비하여 발광 중인 발광 소자의 특성을 평가할 수도 있다.
이하, 도면을 참조하여 본 개시의 또 다른 실시예에 따른 표시 장치(1) 및 표시 장치의 구동 방법에 대해 설명한다.
우선, 본 개시의 또 다른 실시예에 따른 표시 장치(1)의 구성에 대해 설명한다.
본 개시의 또 다른 실시예에 따른 표시 장치(1)의 개략 구성은, 각 화소 회로가 2개의 데이터 라인(DL2401, DL2402)을 구비하는 것 등을 제외하고, 도 15에 도시된 실시예에 따른 표시 장치(1)와 동일하므로, 여기서는 도시 및 설명을 생략한다.
도 24은 본 개시의 또 다른 실시예에 따른 화소 회로(10f)의 구성을 나타내는 회로도이다.
화소 회로(10f)도, 발광 소자(EL11), 정전류 제어부(320f), 및 PWM 제어부(310f)를 구비한다. 또한, 정전류 제어부(320f)는 제24-1 트랜지스터(Tr2401), 제24-2 트랜지스터(Tr2402), 제24-3 트랜지스터(Tr2403) 및 제24-1 커패시터(C2401)를 포함하고, PWM 제어부(310f)는 제24-4 트랜지스터(Tr2404), 제24-5 트랜지스터(Tr2405) 및 제24-2 커패시터(C2402)를 포함한다. 즉, 본 실시예에 따른 화소 회로(10f)는 하나의 발광 소자, 5개의 트랜지스터 및 2개의 커패시터(5Tr2C)로 구성된다. 화소 회로(10f)를 구성하는 각 트랜지스터는 형 TFT(Thin Film Transistor：박막 트랜지스터)에 대응될 수 있다.
화소 회로(10f)는, 도 15의 실시예에 따른 화소 회로(10c)와는, 아날로그 신호를 공급하는 제24-1 데이터 라인(DL2401)과 디지털 신호를 공급하는 제24-2 데이터 라인(DL2402)을 구비하고, 제24-2 트랜지스터(Tr2402) 및 제24-3 트랜지스터(Tr2403)의 드레인 단자가 제24-1 데이터 라인(DL2401)에 전기적으로 접속되고, 제24-5 트랜지스터(Tr2405)의 드레인 단자가 제24-2 데이터 라인(DL2402)에 전기적으로 접속되는 점에서 다르다.
이어서, 본 실시예에 따른 표시 장치(1)의 동작, 즉, 표시 장치의 구동 방법에 대해, 정전류 설정 방법을 중심으로 설명한다.
본 개시의 또 다른 실시예에 따른 표시 장치(1)의 정전류 설정도 정전류 설정 기간에 수행한다.
도 25는 본 개시의 또 다른 실시예에 따른 표시 장치(1)의 구동 방법을 설명하기 위한 타이밍 차트이다. 여기서도, 제1 전원선(Vdd) 및 제2 전원선(Vss)은 1 프레임 기간을 통해 고정 전위로 설정되어 있어 도시를 생략한다.
또한, 도 26 내지 도 31은, 본 개시의 또 다른 실시예에 따른 화소 회로(10f)의 구동 상태를 나타내는 도면이며, 각각 시각 t2501, t2502, t2504, t2506, t2508, t2509에 있어서의 상태를 나타내고 있다.
정전류 설정 기간이 시작되면, 우선, 제24-4 게이트 라인(CL2404)의 전위를 H로 하여 제24-5 트랜지스터(Tr2405)를 도통 상태로 하고, 제24-2 데이터 라인(DL2402)으로부터 디지털 신호의 L 전위를 제24-4 트랜지스터(Tr2404)의 게이트에 기입하여 제24-4 트랜지스터(Tr2404)를 비도통 상태로 하고, 발광 다이오드(EL1)를 소등 상태로 한다(시각 t2501, 도 26). 이에 따라, 정전류 설정 기간 전에 제24-2 커패시터(C2402)가 홀딩하고 있던 PWM 신호의 온/오프 정보는 일단 없어지고, 제24-4 트랜지스터(Tr2404)는 리셋되고, 제24-2 커패시터(C2402)는 오프 정보를 홀딩하게 된다.
이어서, 제24-4 게이트 라인(CL2404)의 전위를 L로 하여 제24-5 트랜지스터(Tr2405)를 비도통 상태로 한 후에, 제24-1 게이트 라인(CL2401)의 전위를 H로 하여 제24-2 트랜지스터(Tr2402)를 도통 상태로 하고, 제24-1 데이터 라인(DL2401)으로부터 아날로그 신호의 초기화용 전위(Vinit)를 입력하고, 제24-1 커패시터(C2401), 즉, 제24-1 트랜지스터(Tr2401)의 소스측 전위를 초기화한다(시각 t2502, 도 27). 이 때의 초기화용 전위도, 후술하는 정전류 제어의 단계를 거친 후에도 발광 다이오드(EL1)의 소등 상태를 유지하기 위해 충분히 낮은 값으로 한다.
이어서, 제24-1 게이트 라인(CL2401)의 전위를 L로 하여 제24-2 트랜지스터(Tr2402)를 비도통 상태로 한 후에, 제24-2 게이트 라인(CL2402)의 전위를 H로 하여 제24-3 트랜지스터(Tr2403)를 도통 상태로 하고, 제24-1 데이터 라인(DL2401)으로부터 아날로그 신호의 임의의 레퍼런스 전위(V1)를 제24-1 트랜지스터(Tr2401)의 게이트에 기입하고(시각 t2503), 그리고, 제24-3 게이트 라인(CL2403)의 전위를 높여 제24-4 트랜지스터(Tr2404)를 도통 상태로 한다(시각 t2504, 도 28).
이에 따라, 제24-4 트랜지스터(Tr2404) 및 제24-1 트랜지스터(Tr2401)에 전류가 흘러 제24-1 트랜지스터(Tr2401)도 소스 팔로워형 문턱값 보상(Vth 보상) 동작을 실현하고, 충분히 시간을 들임으로써, 제24-1 트랜지스터(Tr2401)의 소스 단자에 (V1－Vth)의 전위가 나타난다. 그리고, 제24-1 커패시터(C2401)는 충전되고, 제24-1 커패시터(C2401)에 제24-1 트랜지스터(Tr2401)의 문턱값 전압(Vth)이 홀딩된다.
또한, 시각 t2504에 있어서의 제24-3 게이트 라인(CL2403)의 전위의 상승은, 제24-2 커패시터(C2402)에 오프 정보가 홀딩되어 있으므로, PWM 신호의 진폭, 즉, PWM hi-PWM lo 정도로 하는 것이 바람직하다.
그리고, 충분히 시간을 들여 문턱값 Vth가 보상 및 검출된 후에, 제24-3 게이트 라인(CL2403)의 전위를 L로 하여 제24-4 트랜지스터(Tr2404)를 비도통 상태로 하여 전류를 멈추고(시각 t2504), 제24-1 데이터 라인(DL2401)으로부터 아날로그 신호의 전위(V1＋△V)를 제24-1 트랜지스터(Tr2401)의 게이트에 기입하고, 제24-1 커패시터(C2401)의 일방의 단자의 전위를 △V만큼 상승시켜 정전류 제어부(320f)의 정전류 설정을 수행한다(시각 t2506, 도 29).
이 때도, 제24-1 트랜지스터(Tr2401)의 게이트·소스간 전압(Vgs)은 Vth＋△VХC2401/(C2401＋C2402)가 되고, 제24-1 트랜지스터(Tr2401)를 포화 영역에서 동작시킬 때의 전류값은 그 문턱값 Vth에 의존하지 않게 되고, 제24-1 트랜지스터(Tr2401)의 특성 불균일에 의한 문턱값 전압(Vth)의 변동의 영향을 캔슬할 수 있다.
그리고, 제24-2 게이트 라인(CL2402)의 전위를 L로 하여 제24-3 트랜지스터(Tr2403)를 비도통 상태로 하고, 제24-1 게이트 라인(CL2401)의 전위를 H로 하여 제24-2 트랜지스터(Tr2402)를 도통 상태로 한(시각 t2507) 후, 각 화소행의 제24-4 게이트 라인(CL2404)의 전위를 차례로 H로 하여 제24-5 트랜지스터(Tr2405)를 화소행마다 도통 상태로 하고, 제24-4 트랜지스터(Tr2404)에 디지털의 PWM 신호를 기입하여 제24-4 트랜지스터(Tr2404)를 리셋 이전 상태, 즉, 정전류 설정 기간 이전 상태로 되돌림으로써, 발광 다이오드(EL1)의 발광 준비를 실행한다(시각 t2508, 도 30).
이 때, 정전류 설정 기간 전, 즉, 소등(시각 t2501) 전에 제24-4 트랜지스터(Tr2404)가 도통 상태였을 경우에는, 시각 t2508에서 제24-4 트랜지스터(Tr2404)에 PWM 신호를 재기입함으로써, 제24-4 트랜지스터(Tr2404) 및 제24-1 트랜지스터(Tr2401)에 전류가 흐르지만, 제24-1 데이터 라인(DL2401)의 전위를 발광 다이오드(EL1)의 캐소드측 전위와 동일한 정도로 하여 발광 다이오드(EL1)의 애노드-캐소드간 전압을 0V로 하고, 발광 다이오드(EL1)에 전류가 흐르지 않게 하고 있으므로, 발광 다이오드(EL1)의 소등 상태는 유지된다. 또한, 제24-2 트랜지스터(Tr2402)를 도통 상태로 하고 있으므로, 전류는 제24-2 트랜지스터(Tr2402)를 통해 제24-1 데이터 라인(DL2401)으로 흐른다.
그리고, 제24-1 게이트 라인(CL2401)의 전위를 L로 하여 제24-2 트랜지스터(Tr2402)를 비도통 상태로 하고, PWM에 의한 발광을 각 화소 회로(10f)에서 동시에 개시하고, 서브 프레임마다 제24-4 게이트 라인(CL2404)의 전위를 H로 하여 PWM 신호를 제24-4 트랜지스터(Tr2404)의 게이트에 기입하며, 정전류 제어부(320f)의 전류값을 시간 분할로 제어하여 발광 다이오드(EL1)의 발광 계조를 제어한다(시각 t2509, 도 31).
또한, 발광 다이오드(EL11)가 발광하고 있을 때, 제24-1 데이터 라인(DL2401)의 전위를 플로팅으로 하고, 제24-1 게이트 라인(CL2401)의 전위를 H로 하여 제24-2 트랜지스터(Tr2402)를 도통 상태로 함으로써, 발광 다이오드(EL1)를 소등하지 않고, 제24-1 데이터 라인(DL2401)을 통해 발광 다이오드(EL1)의 애노드 전위를 표시 장치 내부의 발광 소자 평가부 또는 표시 장치 외부의 발광 소자 평가 장치에 의해 검출할 수 있다.
즉, 실시예에 따른 표시 장치(1)는 데이터 라인을 제24-1 데이터 라인(DL2401) 및 제24-2 데이터 라인(DL2402)의 2개로 함으로써, 제24-2 데이터 라인(DL2402)을 통해 PWM 제어부(310f)에 PWM 신호를 공급하면서, 제24-1 데이터 라인(DL2401)를 통해 발광 다이오드(EL11)의 애노드 전위를 검출하여 발광하고 있는 발광 다이오드(EL1)의 특성을 평가할 수도 있다.
또한, 본 실시예에 따른 화소 회로(10f)는, 도 24에 나타낸 것과 다른 구성으로 할 수도 있다.
도 32는 본 실시예에 따른 다른 화소 회로(10g)의 구성을 나타내는 회로도이다.
화소 회로(10g)는, 도 24에 도시한 화소 회로(10f)의 구성과는, 제32-3 트랜지스터(Tr3203)의 드레인 단자가 제32-2 데이터 라인(DL3202)에 전기적으로 접속되고, 또한 제32-1 데이터 라인(DL3201)에는 초기화용 전위가 공급되고, 제32-2 데이터 라인(DL3202)에는 PWM 신호 및 정전류 설정 신호가 공급되는 점이 다르다.
이러한 구성이라 하더라도, 제32-2 데이터 라인(DL3202)을 통해 PWM 신호를 공급하고 있을 때, 제32-1 데이터 라인(DL3201)을 통해 발광 다이오드(EL1)의 애노드 전위를 검출하여 발광 다이오드(EL1)의 특성을 평가할 수 있다.
이상 설명한 바와 같이, 본 실시예에 따른 표시 장치(1)에 있어서, 데이터 라인은 제32-1 데이터 라인(DL3201)과 제32-2 데이터 라인(DL3202)을 포함하고, 제32-2 트랜지스터(Tr3202)의 드레인 단자는 제32-1 데이터 라인(DL3201)에 접속되고, 제32-3 트랜지스터(Tr3203)의 드레인 단자는 제32-1 데이터 라인(DL3201) 또는 제32-2 데이터 라인(DL3202) 중 어느 하나에 접속되고, 제32-5 트랜지스터(Tr3205)의 드레인 단자는 제32-2 데이터 라인(DL3202)에 접속되는 것이 바람직하다.
이러한 구성에 의하더라도, 복수의 화소 회로간에 전원선을 공통으로 할 수 있고, 전원선의 전위 변동의 영향을 잘 받지 않게 할 수 있다.
또한, 본 실시예 따른 표시 장치(1)는 제32-1 데이터 라인(DL3201)에 접속된 발광 소자 평가부를 더 포함할 수 있다.
이러한 구성에 의해, 발광 중인 발광 소자의 특성을 평가할 수 있다.
또한, 본 또 다른 실시예에 따른 표시 장치(1)의 검사 방법은, 발광 소자(EL1)와, 제32-1 트랜지스터(Tr3201), 제32-1 트랜지스터(Tr3201)의 게이트 단자에 일방의 단자가 접속되고, 제32-1 트랜지스터(Tr3201)의 소스 단자 및 발광 소자의 일방의 단자에 다른 일방의 단자가 접속된 제32-1 커패시터(C3201), 제32-1 트랜지스터(Tr3201)의 소스 단자 및 제32-1 커패시터(C3201)의 다른 일방의 단자에 소스 단자가 접속되고, 제32-1 게이트 라인(CL3201)에 게이트 단자가 접속되고, 제32-1 데이터 라인(DL3201)에 드레인 단자가 접속된 제32-2 트랜지스터(Tr3202), 및 제32-1 커패시터(C3201)의 게이트 단자 및 제32-1 커패시터(C3201)의 일방의 단자에 소스 단자가 접속되고, 제32-2 게이트 라인(CL3202)에 게이트 단자가 접속되며, 제32-1 데이터 라인(DL3201) 또는 제32-2 데이터 라인(DL3202)에 드레인 단자가 접속된 제32-3 트랜지스터(Tr3203)를 포함하고, 발광 소자(EL1)로 소정의 전류를 공급하는 정전류 제어부(320g)와, 제32-4 트랜지스터(Tr3204), 제32-4 트랜지스터(Tr3204)의 게이트 단자에 일방의 단자가 접속되고, 제32-3 게이트 라인(CL3203)에 다른 일방의 단자가 접속된 제32-2 커패시터(C3202), 및 제32-4 트랜지스터(Tr3204)의 게이트 단자 및 제32-2 커패시터(C3202)의 일방의 단자에 소스 단자가 접속되고, 제32-4 게이트 라인(CL3204)에 게이트 단자가 접속되며, 제32-2 데이터 라인(DL3202)에 드레인 단자가 접속된 제32-5 트랜지스터(Tr3205)를 포함하고, 발광 소자(EL1)로의 공급 전류의 유무를 전환하는 PWM 제어부(310g)를 갖는 화소 회로(10g)를 구비하고, 제1 전원선(Vdd)과 제2 전원선(Vss) 사이에 제32-4 트랜지스터(Tr3204), 제32-1 트랜지스터(Tr3201), 발광 소자(EL1)가 이 순서로 직렬 접속되어 발광 소자(EL1)로 전류를 공급하는 표시 장치의 검사 방법으로서, 발광 소자(EL1)가 발광하고 있을 때, 제32-1 데이터 라인(DL3201)을 통해 발광 소자(EL1)의 일방의 단자의 전위를 검출하는 것이다.
이러한 구성에 의해, 발광 소자(EL1)가 발광하고 있을 때 그 일방의 단자(예컨대, 애노드 단자)의 전위를 측정하여 발광 소자(EL1)의 특성을 평가할 수 있다.
이상에서와 같이 첨부된 도면을 참조하여 개시된 실시예들을 설명하였다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고도, 개시된 실시예들과 다른 형태로 본 발명이 실시될 수 있음을 이해할 것이다. 개시된 실시예들은 예시적인 것이며, 한정적으로 해석되어서는 안 된다.

Claims (20)

  1. 복수의 화소 회로를 포함하고, 각각의 상기 복수의 화소 회로는,
    발광 소자;
    상기 발광 소자로의 전류 공급의 유무를 제어하는 PWM 제어부;
    상기 발광 소자로 상기 전류를 공급하는 정전류 제어부를 포함하고,
    제1 전원선과 제2 전원선 사이에 상기 정전류 제어부, 상기 PWM 제어부 및 상기 발광 소자를 직렬로 접속하여 상기 발광 소자로 상기 전류를 공급하고,
    상기 제1 전원선과 상기 정전류 제어부 사이에, 정전류 설정 기간에 상기 발광 소자를 소등하기 위한 트랜지스터를 갖는 표시 장치.
  2. 제1항에 있어서,
    상기 표시 장치는 제3 게이트 라인에 게이트 단자가 접속된 제5 트랜지스터를 포함하는 발광 제어부를 더 포함하고,
    상기 PWM 제어부는 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 단자에 일방의 단자가 접속된 제1 커패시터, 및 상기 제1 트랜지스터의 게이트 단자 및 상기 제1 커패시터의 상기 일방의 단자에 소스 단자가 접속되고, 제1 게이트 라인에 게이트 단자가 접속되며, 데이터 라인에 드레인 단자가 접속된 제2 트랜지스터를 포함하고,
    상기 정전류 제어부는, 소스 팔로워형의 제3 트랜지스터, 상기 제3 트랜지스터의 게이트 단자에 일방의 단자가 접속되고, 상기 제3 트랜지스터의 소스 단자에 다른 일방의 단자가 접속된 제2 커패시터, 및 상기 제3 트랜지스터의 게이트 단자 및 상기 제2 커패시터의 상기 일방의 단자에 소스 단자가 접속되고, 제2 게이트 라인에 게이트 단자가 접속되며, 상기 데이터 라인에 드레인 단자가 접속된 제4 트랜지스터를 포함하고,
    상기 제1 전원선과 상기 제2 전원선 사이에 상기 제5 트랜지스터, 상기 제3 트랜지스터, 상기 제1 트랜지스터, 상기 발광 소자를 이 순서로 직렬로 접속하여 상기 발광 소자로 상기 전류를 공급하고,
    상기 발광 소자를 턴 오프하기 위한 상기 트랜지스터가 상기 제5 트랜지스터인 표시 장치.
  3. 제1항에 있어서,
    상기 발광 제어부는, 상기 복수의 화소 회로 중 소정 개수의 화소 회로에 대해 공통으로 접속되는, 표시 장치.
  4. 제1항에 있어서,
    인버터 회로 또는 스위칭 소자를 포함하고, 상기 제1 게이트 라인에 접속된 타이밍 제어부를 더 포함하는 표시 장치.
  5. 제2항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터와, 상기 제5 트랜지스터는 서로 다른 도전형을 갖는 표시 장치.
  6. 제1항에 있어서,
    상기 정전류 제어부는 소스 팔로워형의 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 단자에 일방의 단자가 접속되고, 상기 제1 트랜지스터의 소스 단자에 다른 일방의 단자가 접속된 제1 커패시터, 및 상기 제1 트랜지스터의 게이트 단자 및 상기 제1 커패시터의 상기 일방의 단자에 소스 단자가 접속되고, 제1 게이트 라인에 게이트 단자가 접속되며, 데이터 라인에 드레인 단자가 접속된 제2 트랜지스터를 포함하고,
    상기 PWM 제어부는 제3 트랜지스터, 상기 제3 트랜지스터의 게이트 단자에 일방의 단자가 접속된 제2 커패시터, 및 상기 제3 트랜지스터의 게이트 단자 및 상기 제2 커패시터의 상기 일방의 단자에 소스 단자가 접속되고, 제2 게이트 라인에 게이트 단자가 접속되며, 상기 데이터 라인에 드레인 단자가 접속된 제4 트랜지스터를 포함하고,
    상기 제1 전원선과 상기 제2 전원선 사이에 상기 제3 트랜지스터, 상기 제1 트랜지스터, 상기 발광 소자를 이 순서로 직렬로 접속하여 상기 발광 소자로 상기 전류를 공급하고,
    상기 발광 소자를 턴 오프하기 위한 상기 트랜지스터는 상기 제3 트랜지스터인 표시 장치.
  7. 제6항에 있어서,
    인버터 회로 또는 스위칭 소자를 포함하고, 상기 제2 게이트 라인에 접속된 타이밍 제어부를 더 포함하는 표시 장치.
  8. 제2항에 있어서,
    상기 데이터 라인에, 상기 PWM 제어부에 공급되는 디지털 신호와, 상기 정전류 제어부에 공급되는 아날로그 신호를 공급하는, 표시 장치.
  9. 제1항에 있어서,
    상기 정전류 제어부에 의한 정전류 설정은 상기 복수의 화소 회로에 대해 공통으로 수행하고, 상기 PWM 제어부에 의한 PWM 제어는 상기 복수의 화소 회로의 행 마다 수행하는 표시 장치.
  10. 제1항에 있어서,
    상기 정전류 제어부는, 소스 팔로워형의 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 단자에 일방의 단자가 접속되고, 상기 제1 트랜지스터의 소스 단자 및 상기 발광 소자의 일방의 단자에 다른 일방의 단자가 접속된 제1 커패시터, 상기 제1 트랜지스터의 소스 단자 및 상기 제1 커패시터의 다른 일방의 단자에 소스 단자가 접속되고, 제1 게이트 라인에 게이트 단자가 접속되며, 데이터 라인에 드레인 단자가 접속된 제2 트랜지스터, 및 상기 제1 트랜지스터의 게이트 단자 및 상기 제1 커패시터의 일방의 단자에 소스 단자가 접속되고, 제2 게이트 라인에 게이트 단자가 접속되며, 상기 데이터 라인에 드레인 단자가 접속된 제3 트랜지스터를 포함하고,
    상기 PWM 제어부는, 제4 트랜지스터, 상기 제4 트랜지스터의 게이트 단자에 일방의 단자가 접속되고, 제3 게이트 라인에 다른 일방의 단자가 접속된 제2 커패시터, 및 상기 제4 트랜지스터의 게이트 단자 및 상기 제2 커패시터의 일방의 단자에 소스 단자가 접속되며, 제4 게이트 라인에 게이트 단자가 접속되고, 상기 데이터 라인에 드레인 단자가 접속된 제5 트랜지스터를 포함하고,
    제1 전원선과 제2 전원선 사이에 상기 제4 트랜지스터, 상기 제1 트랜지스터, 상기 발광 소자가 이 순서로 직렬 접속되어 상기 발광 소자로 상기 전류를 공급하는, 표시 장치.
  11. 제10항에 있어서,
    상기 데이터 라인은 제1 데이터 라인과 제2 데이터 라인을 포함하고,
    상기 제2 트랜지스터의 드레인 단자는 상기 제1 데이터 라인에 접속되고,
    상기 제3 트랜지스터의 드레인 단자는 상기 제1 데이터 라인 또는 상기 제2 데이터 라인 중 어느 하나에 접속되고,
    상기 제5 트랜지스터의 드레인 단자는 상기 제2 데이터 라인에 접속되는, 표시 장치.
  12. 제11항에 있어서, 상기 제1 데이터 라인에 접속된 발광 소자 평가부를 더 포함하는 표시 장치.
  13. 제10항에 있어서,
    상기 제1 트랜지스터와 상기 제4 트랜지스터와는 다른 도전형을 갖는 표시 장치.
  14. 제10항에 있어서,
    상기 제1 전원선 및 상기 제2 전원선을 1 프레임 기간 동안 고정 전위로 설정하는, 표시 장치.
  15. 복수의 화소 회로를 포함하는 표시 장치를 제어하는 구동 회로에 있어서,
    각각의 상기 복수의 화소 회로는, 제1 전원선과 제2 전원선 사이에 정전류 제어부, 발광 소자로 전류 공급의 유무를 제어하는 PWM 제어부, 및 상기 발광 소자를 직렬로 접속하여 상기 발광 소자로 상기 전류를 공급하고,
    상기 제1 전원선과 상기 정전류 제어부 사이에, 정전류 설정 기간에 상기 발광 소자를 턴 오프하기 위한 트랜지스터를 포함하고,
    상기 구동 회로는,
    적어도 하나의 게이트 라인 및 적어도 하나의 데이터 라인을 통해 상기 복수의 화소 회로에 신호를 공급하고,
    상기 정전류 설정 기간 개시 후에 상기 PWM 제어부의 트랜지스터를 초기화하고,
    서브 프레임 기간 개시 전에 상기 PWM 제어부의 상기 트랜지스터를 상기 정전류 설정 기간 이전 상태로 되돌리는, 구동 회로.
  16. 제15항에 있어서,
    상기 정전류 설정 기간은,
    상기 발광 소자를 턴 오프하기 위한 트랜지스터를 턴 오프하고, 상기 PWM 제어부의 트랜지스터를 초기화하는 PWM 리셋 기간, 및
    상기 PWM 리셋 이후에 상기 정전류 제어부의 트랜지스터의 게이트 소스간 전압을 문턱값 전압으로 초기화하는 정전류 초기화 기간을 포함하는, 구동 회로.
  17. 제15항에 있어서,
    상기 구동 회로는, 상기 정전류 초기화 기간 동안 상기 PWM 제어부의 상기 트랜지스터를 도통 상태로 하는, 구동 회로.
  18. 복수의 화소 회로를 포함하는 표시 장치의 구동 방법에 있어서,
    각각의 상기 복수의 화소 회로는, 제1 전원선과 제2 전원선 사이에 정전류 제어부, 발광 소자로 전류 공급의 유무를 제어하는 PWM 제어부, 및 상기 발광 소자를 직렬로 접속하여 상기 발광 소자로 상기 전류를 공급하고, 상기 제1 전원선과 상기 정전류 제어부 사이에, 정전류 설정 기간에 상기 발광 소자를 턴 오프하기 위한 트랜지스터를 포함하고,
    상기 표시 장치의 구동 방법은,
    상기 정전류 설정 기간 개시 후에 상기 PWM 제어부의 트랜지스터를 초기화하는 단계; 및
    서브 프레임 기간 개시 전에 상기 PWM 제어부의 상기 트랜지스터를 상기 정전류 설정 기간 이전 상태로 되돌리는 단계를 포함하는, 표시 장치의 구동 방법.
  19. 제18항에 있어서,
    상기 정전류 제어부의 상기 트랜지스터의 게이트-소스간 전압을 설정하고 있을 때, 상기 PWM 제어부의 상기 트랜지스터를 도통 상태로 하는 표시 장치의 구동 방법.
  20. 제18항에 있어서,
    상기 정전류 설정 기간은,
    상기 발광 소자를 턴 오프하기 위한 트랜지스터를 턴 오프하고, 상기 PWM 제어부의 트랜지스터를 초기화하는 PWM 리셋 기간, 및
    상기 PWM 리셋 이후에 상기 정전류 제어부의 트랜지스터의 게이트 소스간 전압을 문턱값 전압으로 초기화하는 정전류 초기화 기간을 포함하고,
    상기 PWM 제어부의 트랜지스터를 초기화하는 단계는 상기 PWM 리셋 기간에 수행되는, 표시 장치의 구동 방법.
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