KR20240066064A

KR20240066064A - 공유 화소 회로

Info

Publication number: KR20240066064A
Application number: KR1020230130423A
Authority: KR
Inventors: 최병덕; 김용덕
Original assignee: 한양대학교 산학협력단
Priority date: 2022-11-07
Filing date: 2023-09-27
Publication date: 2024-05-14

Abstract

개시된 발명의 일 실시예에 따른 공유 화소 회로는 데이터 신호 및 게이트 신호를 입력 받도록 열 방향 또는 행 방향으로 나란하게 배치되며, 발광 소자를 각각 포함하는 복수의 화소 회로를 포함하고 상기 복수의 화소 회로는 N형 트랜지스터 및 P형 트랜지스터를 포함하는 제1 화소 회로 및 상기 제1 화소 회로와 열 방향으로 나란하게 배치되고, N형 트랜지스터 및 P형 트랜지스터를 포함하는 제2 화소 회로를 포함할 수 있다.

Description

공유 화소 회로{SHARED PIXEL CIRCUIT}

본 발명은 공유 화소 회로에 관한 발명으로서, 보다 상세하게는 화소 회로를 NMOS와 PMOS를 조합한 CMOS 화소 회로로 구현한 공유 화소 회로에 관한 발명이다.

유기 발광 디스플레이 장치는 전류 또는 전압에 의해 휘도가 제어되는 유기 발광 다이오드(Organic Light Emitting Diode, OLED)를 이용한다.

유기 발광 디스플레이 장치는 높은 콘트라스트 및 빠른 응답에 적합하므로, 휴대폰, 스마트 폰(smart phone), 랩탑 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트 PC(slate PC), 태블릿 PC(tablet PC), 울트라북(Ultrabook), 웨어러블 디바이스(wearable device), 디지털 TV, 데스크탑 컴퓨터, 디지털 사이니지 등에 사용되고 있다.

액티브 매트릭스형 유기 발광 디스플레이 장치는 복수개의 주사선, 복수개의 데이터선 및 복수개의 전원선과, 상기 선들에 연결되어 매트릭스 형태로 배열되는 복수개의 화소 회로를 구비한다. 또한, 상기 각 화소 회로는 통상적으로 유기 발광 소자, 2개의 트랜지스터, 즉 데이터 전압을 전달하기 위한 스위칭 트랜지스터와, 상기 데이터 전압에 따라 상기 유기 발광 소자를 구동시키기 위한 구동 트랜지스터와, 상기 데이터 전압을 유지시키기 위한 하나의 커패시터로 이루어진다.

다만, 이러한 화소 회로에 포함된 구동 트랜지스터는 문턱 전압 및 이동도 등의 소자 특성 변화가 발생될 수 있고, 이에 따라 구동 트랜지스터로부터 출력되는 전류량에 차이가 발생하게 된다.

따라서, 종래의 경우 7T 1C 구조의 내부 보상 회로 또는 3T 1C 구조의 외부 보상 회로를 통해 이러한 소자 특성에 기인한 전류량 차이를 해결하였다.

그러나, 종래 내부 보상 회로의 경우 저계조 전류에서 보상율이 낮고, 내부의 트랜지스터가 많이 필요하게 되어 회로의 고 집적이 어려운 단점이 존재하였다. 또한, 종래 외부 보상 회로의 경우에도, 외부 회로 자체의 복잡성이 증가할 뿐만 아니라 외부 보상용으로 인가되는 신호 수가 많아져 회로의 고 집적이 어려운 문제점이 존재한다.

즉, 기존의 내부 보상 회로 및 외부 보상 회로의 경우 많은 트랜지스터 및 신호 수로 인해 저면적 화소 회로를 구현하기 어려울 뿐 아니라, 보상 회로를 함께 구현하기 어려운 문제점이 존재하였다.

대한민국 등록특허 제10-212219호 (2020.06.08. 공개) - '표시 장치 및 구동 방법' 대한민국 공개특허 제10-2021-0055028호 (2021.05.14.) - ' 정전류 설정 구성을 갖는 표시 장치 및 그 구동 방법'

따라서, 일 실시예에 따른 공유 화소 회로는 상술한 문제점을 해결하기 위해 고안된 발명으로서, 구체적으로 PMOS와 NMOS를 조합한 CMOS 화소 회로를 구현함으로써, 보다 적은 수의 신호가 인가되는 공유 화소 회로를 제공하는 데 그 목적이 있다.

또한, 일 실시예에 따른 공유 화소 회로는 PMOS와 NMOS의 배치에 있어 필연적으로 발생하는 이격 거리에 커패시터를 배치함으로써 공간 효율성이 증대되고, 복수의 화소 회로로 구성되는 화소 회로 어레이의 면적을 줄일 수 있는 고집적 화소 회로를 제공하는 데 그 목적이 있다.

상기 제1 화소 회로와 상기 제2 화소 회로는 상기 제1 화소 회로에 포함된 상기 N형 트랜지스터와 상기 제2 화소 회로에 포함된 상기 N형 트랜지스터가 인접하도록 상호 대칭되게 배치될 수 있다.

상기 제1 화소 회로와 상기 제2 화소 회로는 상기 제1 화소 회로에 포함된 상기 P형 트랜지스터와 상기 제2 화소 회로에 포함된 상기 P형 트랜지스터가 인접하도록 상호 대칭으로 배치될 수 있다.

상기 복수의 화소 회로 각각은, 일 단은 데이터 신호선과 연결되고, 스캔 신호를 입력 받는 제1 트랜지스터, 일 단은 공급 전원과 연결되고, 상기 스캔 신호를 입력 받는 제2 트랜지스터, 일 단은 상기 발광 소자와 연결되고 타 단은 상기 제2 트랜지스터와 연결되는 제3 트랜지스터, 일 단은 상기 제3 트랜지스터의 상기 일 단과 연결되고 센싱 신호를 입력 받는 제4 트랜지스터 및 일 단은 상기 제1 트랜지스터의 타 단과 연결되고, 타 단은 상기 제2 트랜지스터의 일 단과 연결되는 커패시터를 포함할 수 있다.

상기 제1 트랜지스터는 상기 N형 트랜지스터로 구성되고, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 상기 P형 트랜지스터로 구성될 수 있다.

상기 제1 트랜지스터와 상기 제4 트랜지스터는 상기 N형 트랜지스터로 구성되고, 상기 제2 트랜지스터와 상기 제3 트랜지스터는 상기 P형 트랜지스터로 구성될 수 있다.

상기 제2 트랜지스터는 상기 N형 트랜지스터로 구성되고, 상기 제1 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 상기 P형 트랜지스터로 구성될 수 있다.

상기 N형 트랜지스터와 상기 P형 트랜지스터는 일정 거리만큼 이격된 상태로 배치될 수 있다.

상기 커패시터는 상기 N형 트랜지스터와 상기 P형 트랜지스터의 사이에 형성되는 이격 공간에 배치될 수 있다.

개시된 발명의 일 실시예에 따른 공유 화소 회로는 데이터 신호 및 게이트 신호를 입력 받도록 열 방향 및 행 방향으로 나란하게 배치되며, 발광 소자를 각각 포함하는 복수의 화소 회로를 포함하고 상기 복수의 화소 회로 각각은 일 단은 데이터 신호선과 연결되고, 스캔 신호를 입력 받는 제1 트랜지스터, 일 단은 공급 전원과 연결되고, 상기 스캔 신호를 입력 받는 제2 트랜지스터, 일 단은 상기 발광 소자와 연결되고 타 단은 상기 제2 트랜지스터와 연결되는 제3 트랜지스터, 일 단은 상기 제3 트랜지스터의 상기 일 단과 연결되고 센싱 신호를 입력 받는 제4 트랜지스터 및 일 단은 상기 제1 트랜지스터의 타 단과 연결되고, 타 단은 상기 제2 트랜지스터의 일 단과 연결되는 커패시터를 포함할 수 있다.

상기 제1 트랜지스터는 N형 트랜지스터로 구성되고, 상기 복수의 화소 회로 중 열 방향으로 인접한 임의의 2개의 화소 회로는 각각의 제1 트랜지스터가 인접하도록 상호 대칭되게 배치될 수 있다.

상기 제1 트랜지스터는 N형 트랜지스터로 구성되고, 상기 복수의 화소 회로 중 행 방향으로 인접한 임의의 2개의 화소 회로는 각각의 제1 트랜지스터가 인접하도록 상호 대칭되게 배치될 수 있다.

상기 제1 트랜지스터는 N형 트랜지스터로 구성되고, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 P형 트랜지스터로 구성될 수 있다.

상기 N형 트랜지스터와 상기 P형 트랜지스터는 일정 거리만큼 이격된 상태로 배치되고, 상기 커패시터는 상기 N형 트랜지스터와 상기 P형 트랜지스터의 사이에 형성되는 이격 공간에 배치될 수 있다.

개시된 발명의 일 실시예에 따른 공유 화소 회로는 데이터 신호 및 게이트 신호를 입력 받도록 열 방향 및 행 방향으로 나란하게 배치되며, 발광 소자를 각각 포함하는 복수의 화소 회로를 포함하고 상기 복수의 화소 회로 각각은 일 단은 데이터 신호선과 연결되며 스캔 신호를 입력 받고, N형 트랜지스터로 구성되는 제1 트랜지스터, 일 단은 공급 전원과 연결되며 상기 스캔 신호를 입력 받고, P형 트랜지스터로 구성되는 제2 트랜지스터, 일 단은 상기 발광 소자와 연결되며 타 단은 상기 제2 트랜지스터와 연결되고, P형 트랜지스터로 구성되는 제3 트랜지스터, 일 단은 상기 제3 트랜지스터의 상기 일 단과 연결되며 센싱 신호를 입력 받고, P형 트랜지스터로 구성되는 제4 트랜지스터 및 일 단은 상기 제1 트랜지스터의 타 단과 연결되고, 타 단은 상기 제2 트랜지스터의 일 단과 연결되는 커패시터를 포함할 수 있다.

일 실시예에 따른 공유 화소 회로는 PMOS와 NMOS를 조합한 CMOS 화소 회로를 구현하여 보다 적은 수의 신호를 이용하여 화소 회로를 구동함으로써 높은 집적성을 제고할 수 있는 장점이 존재한다.

또한, 일 실시예에 따른 공유 화소 회로는 CMOS 화소 회로 구현을 통해 내부에 다양한 기능의 디지털 로직을 내재할 수 있는 장점이 존재한다.

또한, 일 실시예에 따른 공유 화소 회로는 PMOS와 NMOS의 배치에 있어 필연적으로 발생하는 이격 공간에 커패시터를 배치함으로써 화소 회로의 공간 효율성을 증대시킬 수 있다.

또한, 일 실시예에 따른 공유 화소 회로는 서로 인접한 화소 회로의 경우 복수의 NMOS가 인접하게 배치되거나, 복수의 PMOS가 인접하게 배치되도록 화소 회로 어레이를 구현함으로써, 화소 회로 어레이 전체의 면적을 기존에 비해 줄여 높은 PPI를 갖는 화소 회로에 적용할 수 있는 장점이 존재한다.

도 1은 종래 기술에 따른 2T(Transistor) 1C(Capacitor) 화소 회로의 일 실시예를 나타낸 도면이다.
도 2는 종래 기술에 따른 내부 및 외부 하이브리드 보상 회로의 일 실시예에 따른 회로도 및 회로에 인가되는 신호를 나타낸 도면이다.
도 3은 개시된 발명의 일 실시예에 따른 공유 화소 회로의 회로도 및 회로에 인가되는 신호를 나타낸 도면이다.
도 4는 화소 회로 내 NMOS와 PMOS의 배치에 있어서, 필요한 N-well과 P-well 사이의 design rule에 의한 거리를 나타낸 도면이다.
도 5는 종래 기술에 따라 4개의 화소 회로가 인접하게 배치된 화소 회로 어레이를 나타낸 도면이다.
도 6은 개시된 발명의 일 실시예에 따라 4개의 화소 회로가 인접하게 배치된 화소 회로 어레이를 나타낸 도면이다.
도 7은 개시된 발명의 일 실시예에 따라 트랜지스터와 커패시터를 배치한 서브 픽셀의 도면이다.
도 8은 개시된 발명의 다른 실시예에 따른 공유 화소 회로의 회로도를 나타낸 도면이다.
도 9는 개시된 발명의 다른 실시예에 따라 트랜지스터와 커패시터를 배치한 서브 픽셀의 도면이다.
도 10은 개시된 발명의 또 다른 실시예에 따른 공유 화소 회로의 회로도를 나타낸 도면이다.
도 11은 개시된 발명의 또 다른 실시예에 따라 트랜지스터와 커패시터를 배치한 서브 픽셀의 도면이다.
도 12는 종래 기술에 따른 복수의 화소 회로가 8X3 배열로 배치된 경우의 어레이 면적을 나타낸 도면이다.
도 13은 개시된 발명에 따른 복수의 화소 회로가 8X3 배열로 배치된 경우의 어레이 면적을 나타낸 도면이다.

본 명세서에 기재된 실시예와 도면에 도시된 구성은 개시된 발명의 바람직한 일 예에 불과할 뿐이며, 본 출원의 출원시점에 있어서 본 명세서의 실시예와 도면을 대체할 수 있는 다양한 변형 예들이 있을 수 있다.

또한, 본 명세서의 각 도면에서 제시된 동일한 참조번호 또는 부호는 실질적으로 동일한 기능을 수행하는 부품 또는 구성요소를 나타낸다.

또한, 본 명세서에서 사용한 용어는 실시예를 설명하기 위해 사용된 것으로, 개시된 발명을 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.

또한, 본 명세서에서 사용한 "제1", "제2" 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않으며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

이하에서는 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 종래 기술에 따른 2T(Transistor) 1C(Capacitor) 화소 회로의 일 실시예를 나타낸 도면이다.

도 1을 참조하면, 스캔 트랜지스터인 제1트랜지스터(M1)는 게이트 신호(Gate(n))에 따라서 데이터 신호(Data(m))를 커패시터(C1)에 저장할 수 있다. 커패시터에 저장된 전압은 구동 트랜지스터인 제2트랜지스터(M2)를 이용하여 전류로 변환되어 발광 소자(OLED 및/또는 LED 등)를 구동시킬 수 있으며, 도 1에서 설명된 것과 같은 구동 방법은 전압을 인가받아 전류를 구동하는 화소 회로로, 전압 프로그래밍 전류 구동(voltage programming current driving) 방식으로 지칭될 수 있다.

한편, 도 1과 같은 화소 회로를 사용하는 경우, 대부분의 모바일 디스플레이 패널에서는 발광 소자의 종류와 상관없이, 일반적으로 p타입의 LTPS(저온 다결정 실리콘) 트랜지스터 또는 n 타입의 트랜지스터가 사용될 수 있다.

만일, 화소 회로에서 p타입의 트랜지스터를 사용하게 되면, p 타입의 트랜지스터는 높은 모빌리티(mobility) 특성을 가지고 있기 때문에, 전류 구동 능력이 높아 같은 전류 구동을 위해 작게 설계가 가능한 장점이 존재한다.

그러나, p타입의 트랜지스터는 폴리 실리콘(Poly-silicon)을 생성할 때, 그레인(grain) 단위로 제작하기 때문에 소자마다의 파라미터 변형성(parameter variation)이 큰 특성을 가지고 있다. 따라서, p 타입의 트랜지스터는 이를 보상하기 위한 보상 회로가 반드시 필요한 문제점이 존재한다. 또한, p 타입의 트랜지스터를 제작하기 위해서는 에너지가 높은 excimer LASER를 필요로 하기 때문에, 이러한 특성상 대형으로 제작이 어려워, 대형 패널에 제작이 불가능한 단점이 존재한다.

이와 반대로, n 타입의 트랜지스터를 이용하여 화소 회로를 구현하는 경우, OLED에서 발생하는 전류에 따라 소스 노드(source node)의 전압이 변경되기 때문에, OLED 소자의 변현성(variation)에 대해 적절하게 대응을 할 수 없는 문제점이 존재한다.

따라서, 일 실시예에 따른 공유 화소 회로는 상기 설명한 문제점을 해결하기 위해 고안된 발명으로서, 면적이 축소된 하이브리드 보상 회로를 구현하면서도 복수의 화소 회로 간 소자 및 신호 중 적어도 하나를 공유함으로써 종래 대비 저 면적의 화소 회로 어레이를 제공하는데 그 목적이 있다. 이하 도면을 통해 본 발명의 구성 및 작동 원리에 대해 자세히 알아본다.

한편, 이하에서 설명되는 장치는 p 타입 또는 n 타입의 트랜지스터를 포함하는 것을 기준으로 하여 설명하지만 이는 p 타입 트랜지스터 또는 n 타입과 p 타입이 함께 존재하는 형태로 구현될 수도 있다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 여기서, 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 따라서, 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다.

또한, 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.

n 타입 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가질 수 있다. 따라서, n 타입 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다.

이와 달리, p 타입 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높을 수 있다. 따라서, p 타입 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다.

그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 일단, 소스와 드레인 중 나머지 하나를 타단이라 지칭하여 설명한다.

도 2는 종래 기술에 따른 내부 및 외부 하이브리드 보상 회로의 일 실시예에 따른 회로도 및 회로에 인가되는 신호를 나타낸 도면이다.

도 2의 (a)를 참조하면, 종래 기술에 따른 내부 및 외부 하이브리드 보상 회로(2)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4)와 커패시터(Cs)를 포함할 수 있다.

또한, 종래 기술에 따른 내부 및 외부 하이브리드 보상 회로(2)는 인가되는 신호로서 스캔 신호(Scan(n)), 발광 신호(EM(n)), 센싱 신호(Sen(n)), 데이터 신호(Data(m)) 및 외부 신호(EXT(m))를 포함할 수 있다.

또한, 종래 기술에 따른 내부 및 외부 하이브리드 보상 회로(2)는 전원을 공급하는 공급 전원(ELVDD) 및 발광 소자(OLED)를 포함할 수 있다.

제1 트랜지스터(M1)는 스캔 트랜지스터로서, 게이트 단자를 통해 스캔 신호(Scan(n))를 입력 받도록 구성될 수 있다.

보다 상세하게는, 제1 트랜지스터(M1)의 일 단은 데이터 신호(Data(m))가 인가되는 데이터 신호(Data(m))선과 연결되고, 타 단은 커패시터(Cs)의 일 단 및 제3 트랜지스터(M3)의 게이트 단자와 전기적으로 연결될 수 있다.

제2 트랜지스터(M2)는 발광 트랜지스터로서, 게이트 단자를 통해 발광 신호(EM(n))를 입력 받도록 구성될 수 있다.

보다 상세하게는, 제2 트랜지스터(M2)의 일 단은 커패시터(Cs)의 타 단 및 제3 트랜지스터(M3)의 타 단과 전기적으로 연결될 수 있다. 또한, 제2 트랜지스터(M2)의 타 단은 공급 전원과 연결될 수 있다.

제3 트랜지스터(M3)는 화소 회로의 구동 트랜지스터 역할을 하는 트랜지스터로서, 제3 트랜지스터(M3)의 게이트-소스 간의 전압 차이에 따라 발광 소자에 인가되는 구동 전류가 제어될 수 있다.

보다 상세하게는, 제3 트랜지스터(M3)의 게이트 단자는 커패시터의 일 단과 연결되고, 제3 트랜지스터(M3)의 일 단은 발광 소자와 연결되며, 제3 트랜지스터(M3)의 타 단은 제2 트랜지스터(M2)의 일 단 및 커패시터의 타 단과 전기적으로 연결될 수 있다.

제4 트랜지스터(M4)는 센싱 트랜지스터로서, 게이트 단자를 통해 센싱 신호(Sen(n))를 입력 받도록 구성될 수 있다.

보다 상세하게는, 제4 트랜지스터(M4)의 일 단은 제3 트랜지스터(M3)의 일 단 및 발광 소자와 연결되고, 제4 트랜지스터(M4)의 타 단은 외부 신호(EXT(m))와 연결될 수 있다.

구체적으로, 제4 트랜지스터(M4)의 일 단은 제3 트랜지스터(M3)의 일 단 및 발광 소자와 전기적으로 연결되고, 제4 트랜지스터(M4)의 타 단은 외부 신호(EXT(m))와 연결될 수 있다.

또한, 제4 트랜지스터(M4)는 발광 소자의 애노드 전압을 초기화하도록 구성될 수 있다.

한편, 제1 트랜지스터(M1)의 타 단과 제3 트랜지스터(M3)의 일 단은 커패시터(Cs)의 일 단과 접속되어 전기적으로 연결될 수 있다.

커패시터(Cs)는 화소 회로에 입력되는 데이터를 임시적으로 저장하는 커패시터(Cs)로서, 커패시터(Cs)의 일 단은 제1 트랜지스터(M1)의 타 단 및 제3 트랜지스터(M3)의 게이트 단자와 전기적으로 연결될 수 있고, 커패시터(Cs)의 타 단은 제2 트랜지스터(M2)의 일 단 및 제3 트랜지스터(M3)의 타 단과 전기적으로 연결될 수 있다.

발광 소자는 일 예로 OLED소자로 구현될 수 있다. 구체적으로, 발광 소자는 구동 트랜지스터인 제3 트랜지스터(M3)로부터 공급되는 구동 전류에 의해 발광될 수 있다.

OLED 소자의 애노드 전극과 캐소드 전극 사이에는 다층의 유기 화합물층이 형성될 수 있다. 유기 화합물층은 정공 주입층(Hole Injection layer, HIL), 정공 수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron Injection layer, EIL)을 포함할 수 있다.

또한, OLED소자의 애노드 전극인 일 단은 제3트랜지스터(M3)의 일 단에 접속되고, OLED의 캐소드 전극인 타단은 저전위 구동전압(ELVSS)의 입력단에 접속될 수 있다.

종래 기술에 따른 화소 회로(2)는 스캔 신호(Scan(n)), 발광 신호(EM(n)), 센싱 신호(Sen(n)), 외부 신호(EXT(m)) 및 데이터 신호(Data(m))를 설정된 주기에 따라 인가받아 디스플레이 모드로 동작 할 수 있다.

예를 들어, 도 2의 (b)에 도시된 바와 같이, 종래 기술에 따른 화소 회로(2)는 디스플레이 구간에서, 스캔 신호(Scan(n)), 센싱 신호(Sen(n))는 ON 레벨로 인가되고, 발광 신호(EM(n))가 OFF 레벨로 인가될 수 있다.

이 때, 제2 트랜지스터(M2)는 OFF되고, 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)가 ON될 수 있다.

또한, 종래 기술에 따른 화소 회로(2)는 데이터 인풋 구간에서, 스캔 신호(Scan(n)), 센싱 신호(Sen(n))는 OFF 레벨로 인가되고, 발광 신호(EM(n))가 ON 레벨로 인가될 수 있다.

이 때, 제2 트랜지스터(M2)는 ON되고, 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)가 OFF될 수 있다.

이러한 종래 기술에 따른 화소 회로(2)의 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 모두 P형 트랜지스터(PMOS)로 구성될 수 있다.

일반적으로 화소 회로의 트랜지스터를 P형 트랜지스터로 구성하는 경우, 신호의 높은 전압 레벨을 표현할 수 있어 높은 신호 대 잡음 비율(SNR)을 구현할 수 있다. 다만, P형 트랜지스터의 경우 N형 트랜지스터보다 낮은 전도도를 가지므로 전압 전달 특성이 비교적 떨어질 수 있는 단점이 존재한다.

따라서, 개시된 발명은 구동 트랜지스터는 PMOS로 구성하되, 구동 트랜지스터를 제외한 나머지 복수의 트랜지스터 중 적어도 하나 이상의 트랜지스터를 NMOS로 구성함으로써 낮은 임계전압을 이용하여 저계조 영역에서 효과적으로 동작할 수 있으면서도 발광 소자의 발광 효율을 극대화시킬 수 있는 화소 회로를 제공한다.

더불어, 개시된 발명은 화소 회로에 포함된 PMOS와 NMOS의 이격 거리를 효율적으로 활용하고, 화소 회로 어레이의 면적을 줄일 수 있도록 복수의 화소 회로를 효율적으로 배치하는 기술을 제공하는 것을 목적으로 한다. 이와 관련한 자세한 내용은 후술한다.

도 3은 개시된 발명의 일 실시예에 따른 공유 화소 회로의 회로도 및 회로에 인가되는 신호를 나타낸 도면이다.

도 3의 (a)를 참조하면, 개시된 발명의 일 실시예에 따른 공유 화소 회로(1)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4)와 커패시터(Cs)를 포함할 수 있다.

또한, 개시된 발명의 일 실시예에 따른 공유 화소 회로(1)는 인가되는 신호로서 스캔 신호(Scan(n)), 센싱 신호(Sen(n)), 데이터 신호(Data(m)) 및 외부 신호(EXT(m))를 포함할 수 있다.

또한, 개시된 발명의 일 실시예에 따른 공유 화소 회로(1)는 전원을 공급하는 공급 전원 및 발광 소자를 포함할 수 있다.

개시된 발명의 일 실시예에 따른 공유 화소 회로(1)는 일 단은 데이터 신호선과 연결되고, 스캔 신호를 입력 받는 제1 트랜지스터(M1), 일 단은 공급 전원과 연결되고, 스캔 신호를 입력 받는 제2 트랜지스터(M2), 일 단은 발광 소자와 연결되고 타 단은 제2 트랜지스터(M2)와 연결되는 제3 트랜지스터(M3), 일 단은 제3 트랜지스터(M3)의 일 단과 연결되고 센싱 신호를 입력 받는 제4 트랜지스터(M4) 및 일 단은 제1 트랜지스터(M1)의 타 단과 연결되고, 타 단은 제2 트랜지스터(M2)의 일 단과 연결되는 커패시터(Cs)를 포함할 수 있다.

보다 상세하게는, 개시된 발명에 따른 공유 화소 회로(1)의 제1 트랜지스터(M1)는 일 단이 데이터 신호선과 연결되고 타 단이 제3 트랜지스터(M3)의 게이트 단자와 연결될 수 있다.

또한, 제1 트랜지스터(M1)는 게이트 단자를 통해 스캔 신호(Scan(n))를 입력 받을 수 있다. 제1 트랜지스터(M1)는 스캔 트랜지스터로 구성될 수 있다.

개시된 발명에 따른 공유 화소 회로(1)의 제2 트랜지스터(M2)는 일 단은 공급 전원(ELVDD)과 연결되고 타 단은 제3 트랜지스터(M3)의 타 단과 연결될 수 있다.

보다 상세하게는, 제2 트랜지스터(M2)는 게이트 단자를 통해 스캔 신호(Scan(n))를 입력 받도록 구성될 수 있다. 또한, 제2 트랜지스터(M2)는 발광 트랜지스터로 구성될 수 있다.

개시된 발명에 따른 공유 화소 회로(1)의 제3 트랜지스터(M3)는 일 단은 발광 소자(OLED)와 연결되고 타 단은 제2 트랜지스터(M2)의 타 단과 연결될 수 있다.

보다 상세하게는, 제3 트랜지스터(M3)는 게이트 단자가 커패시터(Cs) 및 제1 트랜지스터(M1)와 연결될 수 있다. 이러한 제3 트랜지스터(M3)는 구동 트랜지스터로 구성될 수 있다.

개시된 발명에 따른 공유 화소 회로(1)의 제4 트랜지스터(M4)는 일 단은 발광 소자(OLED) 및 제3 트랜지스터(M3)의 일 단과 연결되고, 타 단은 외부 신호(EXT(m))선과 연결될 수 있다.

보다 상세하게는, 제4 트랜지스터(M4)는 게이트 단자를 통해 센싱 신호(Sen(n))를 입력받도록 구성될 수 있다. 또한, 제4 트랜지스터(M4)는 센싱 트랜지스터로 구성될 수 있다.

이러한 제4 트랜지스터(M4)는 발광 소자(OLED)의 애노드 전압을 초기화하도록 구성될 수 있다.

한편, 제1 트랜지스터(M1)의 타 단과 제3 트랜지스터(M3)의 게이트 단자는 커패시터(Cs)와 접속되어 연결될 수 있다.

커패시터(Cs)는 화소 회로에 입력되는 데이터를 임시적으로 저장하는 소자로서, 커패시터(Cs)의 일 단은 제1 트랜지스터(M1)의 타 단과 연결되고 커패시터(Cs)의 타 단은 제2 트랜지스터(M2)의 일 단과 연결될 수 있다.

발광 소자(OLED)는 일 예로 OLED소자로 구현될 수 있다. 구체적으로, 발광 소자(OLED)는 구동 트랜지스터인 제3 트랜지스터(M3)로부터 공급되는 구동 전류에 의해 발광될 수 있다.

OLED 소자의 애노드 전극과 캐소드 전극 사이에는 다층의 유기 화합물층이 형성될 수 있다. 유기 화합물층은 정공 주입층(Hole Injection layer, HIL), 정공 수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron Injection layer, EIL)을 포함할 수 있다. OLED소자의 애노드 전극인 일단은 제3 트랜지스터(M3)의 일 단에 접속되고, OLED의 캐소드 전극인 타단은 저전위 구동전압(ELVSS)의 입력단에 접속될 수 있다.

도 3의 (b)를 참조하면, 개시된 발명에 따른 공유 화소 회로(1)는 스캔 신호(Scan(n)), 센싱 신호(Sen(n)), 외부 신호(EXT(m)) 및 데이터 신호(Data(m))를 설정된 주기에 따라 인가받아 디스플레이 모드를 동작할 수 있다.

개시된 발명에 따른 공유 화소 회로(1)에 있어서, 제1 트랜지스터(M1)는 N형 트랜지스터로 구성되고, 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 P형 트랜지스터로 구성될 수 있다.

즉, 개시된 발명에 따른 공유 화소 회로(1)는 제1 트랜지스터(M1)를 N형 트랜지스터로 구성하고, 나머지 트랜지스터를 P형 트랜지스터로 구성하여 CMOS 회로를 구현할 수 있다.

N형 트랜지스터의 경우 P형 트랜지스터보다 높은 전도도를 가지고 있으며, 더 빠른 전환 특성 및 더 높은 전송 특성을 가지는 트랜지스터이다. 이러한 N형 트랜지스터는 낮은 임계전압을 가지므로 회로가 더 낮은 전원 전압에서 동작할 수 있다.

따라서, 개시된 발명의 일 실시예에 따른 공유화소회로는 제1 트랜지스터(M1)를 N형 트랜지스터로 구성하고, 나머지 트랜지스터를 P형 트랜지스터로 구성함으로써 CMOS회로 구현을 통한 다기능의 디지털 로직을 내재할 수 있는 기술적 효과가 존재한다.

또한, 개시된 발명의 일 실시예에 따른 공유화소회로는 제1 트랜지스터(M1)를 N형 트랜지스터로 구성함에 따라 회로에 인가되는 신호의 개수를 감소시킬 수 있어 고집적의 화소 회로를 구현할 수 있고, 구동 트랜지스터인 제3 트랜지스터(M3)의 성능을 최대화할 수 있어 발광 소자(OLED)의 발광 성능을 증폭시킬 수 있는 기술적 효과가 존재한다.

다만, 상술한 바와 같이 화소 회로에 N형 트랜지스터와 P형 트랜지스터를 함께 구성하는 경우, N형 트랜지스터와 P형 트랜지스터가 일정 거리만큼 이격 되어야 하는 디자인 규칙이 존재한다. 이하에서는 이와 관련한 내용을 설명하도록 한다.

도 4는 화소 회로 내 NMOS와 PMOS의 배치에 있어서 필요한 N-well과 P-well 사이의 design rule에 의한 거리를 나타낸 도면이다. 도 5는 종래 기술에 따라 4개의 화소 회로가 인접하게 배치된 화소 회로 어레이를 나타낸 도면이다. 도 6은 개시된 발명의 일 실시예에 따라 4개의 화소 회로가 인접하게 배치된 화소 회로 어레이를 나타낸 도면이다.

도 4를 참조하면, NMOS 및 PMOS 트랜지스터를 사용하는 고집적 집적회로(IC) 디자인에서 PMOS의 N-Well과 NMOS의 P-well 사이의 거리는 디자인 규칙을 준수하는 중요한 요소이다. 이러한 규칙은 집적회로의 안정성과 신뢰성을 보장하며 부품간 간섭을 방지하기 위한 것으로서, N-Well과 P-well 사이의 거리가 필요하게 된다.

N-Well은 PMOS 트랜지스터를 구성하는 데 사용되며 NMOS 트랜지스터의 P-well과 인접할 수 있다. 이러한 경우에는 NMOS와 PMOS 간에 신호의 간섭이 발생할 수 있다. 따라서, N-Well과 P-well 사이에 충분한 거리를 확보하면 이러한 간섭을 방지하고 신호가 무결하게 전달될 수 있다.

만일, N-Well과 P-well 사이의 거리가 충분하지 않으면 N-Well에서 NMOS로 누설되는 전류가 발생할 수 있다. 이는 회로 전체의 전력 효율성을 감소시키고 배터리 소모를 높일 수 있다. 따라서 충분한 거리를 확보함으로써, 이러한 누설 전류를 방지할 수 있다.

따라서, N-Well과 P-well 사이의 거리를 충분히 유지하면 프로세스 변이가 전체 회로에 미치는 영향을 최소화할 수 있다.

즉, N-Well과 NMOS 사이의 거리는 디자인 규칙을 준수하고 회로의 안정성, 신뢰성, 성능을 보장하기 위해 필요하고, 이것은 고밀도 집적회로의 핵심 디자인 원칙 중 하나로 작용한다.

도 5를 참조하면, 종래의 기술에 따른 복수의 화소 회로를 배치한 화소 회로 어레이에 따르면, 각각의 화소 회로는 항상 동일한 방향의 배열로 배치된다.

보다 상세하게는, 종래의 기술에 따른 복수의 화소 회로를 배치한 화소 회로 어레이에 있어서, 열 방향으로 인접한 임의의 2개의 화소 회로는 상술한 신호 간섭을 방지하기 위한 디자인 규칙에 의해 상측 화소 회로의 PMOS와 하측 화소 회로의 NMOS가 일정 거리 이격 되어야 하고, 이에 따라 고집적의 화소 회로 어레이를 구현하기 힘든 문제점이 존재하였다.

그러나, 도 6에 도시된 바와 같은 개시된 발명의 일 실시예에 따른 공유 화소 회로(1)에 따라 복수의 화소 회로를 배치한 화소 회로 어레이에 따르면, 열 방향으로 인접한 임의의 2개의 화소 회로의 NMOS 소자가 인접하게 배치될 수 있다.

보다 상세하게는, 열 방향으로 인접한 임의의 2개의 화소 회로는 서로 간의 이격 거리가 필요하지 않도록 상호 대칭되게 배치될 수 있다.

즉, 개시된 발명은 NMOS는 NMOS끼리 집약되게 배치하고, PMOS는 PMOS끼리 집약되게 배치함으로써 복수의 화소 회로 어레이의 공간 효율성을 증대시킬 수 있는 기술적 효과를 가질 수 있다.

도 7은 개시된 발명의 일 실시예에 따라 트랜지스터와 커패시터를 배치한 서브 픽셀의 도면이다.

도 7을 참조하면, 개시된 발명의 일 실시예에 따른 화소회로는 제1 트랜지스터(M1)가 N형 트랜지스터로 구성되고, 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)가 P형 트랜지스터로 구성되며 N형 트랜지스터와 P형 트랜지스터는 일정 거리만큼 이격된 상태로 배치될 수 있다.

또한, 개시된 발명의 일 실시예에 따른 커패시터(Cs)는 N형 트랜지스터인 제1 트랜지스터(M1)와 P형 트랜지스터인 제4 트랜지스터(M4)의 사이에 형성되는 이격 공간에 배치될 수 있다.

따라서, 개시된 발명의 일 실시예에 따른 공유 화소 회로(1)는 하나의 서브픽셀 내에서 N형 트랜지스터와 P형 트랜지스터 및 커패시터(Cs)를 효율적으로 배치하여 공간 활용성을 증대시킬 수 있는 기술적 효과가 존재한다.

도 8은 개시된 발명의 다른 실시예에 따른 공유 화소 회로의 회로도를 나타낸 도면이다. 도 9는 개시된 발명의 다른 실시예에 따라 트랜지스터와 커패시터를 배치한 서브 픽셀의 도면이다.

도 8을 참조하면, 개시된 발명의 다른 실시예에 따른 공유 화소 회로(1a)는 개시된 발명의 일 실시예에 따른 공유 화소 회로(1a)와 동일하게 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4)와 커패시터(Cs)를 포함할 수 있다.

또한, 개시된 발명의 다른 실시예에 따른 공유 화소 회로(1a)는 인가되는 신호로서 스캔 신호(Scan(n)), 센싱 신호(Sen(n)), 데이터 신호(Data(m)) 및 외부 신호(EXT(m))를 포함할 수 있다.

또한, 개시된 발명의 다른 실시예에 따른 공유 화소 회로(1)는 전원을 공급하는 공급 전원 및 발광 소자를 포함할 수 있다.

개시된 발명의 다른 실시예에 따른 공유 화소 회로(1a)는 일 단은 데이터 신호선과 연결되고, 스캔 신호를 입력 받는 제1 트랜지스터(M1), 일 단은 공급 전원과 연결되고, 스캔 신호를 입력 받는 제2 트랜지스터(M2), 일 단은 발광 소자와 연결되고 타 단은 제2 트랜지스터(M2)와 연결되는 제3 트랜지스터(M3), 일 단은 제3 트랜지스터(M3)의 일 단과 연결되고 센싱 신호를 입력 받는 제4 트랜지스터(M4) 및 일 단은 제1 트랜지스터(M1)의 타 단과 연결되고, 타 단은 제2 트랜지스터(M2)의 일 단과 연결되는 커패시터(Cs)를 포함할 수 있다.

보다 상세하게는, 개시된 발명에 따른 공유 화소 회로(1a)의 제1 트랜지스터(M1)는 일 단이 데이터 신호선과 연결되고 타 단이 제3 트랜지스터(M3)의 게이트 단자와 연결될 수 있다.

개시된 발명에 따른 공유 화소 회로(1a)의 제2 트랜지스터(M2)는 일 단은 공급 전원(ELVDD)과 연결되고 타 단은 제3 트랜지스터(M3)의 타 단과 연결될 수 있다.

개시된 발명에 따른 공유 화소 회로(1a)의 제3 트랜지스터(M3)는 일 단은 발광 소자(OLED)와 연결되고 타 단은 제2 트랜지스터(M2)의 타 단과 연결될 수 있다.

개시된 발명에 따른 공유 화소 회로(1a)의 제4 트랜지스터(M4)는 일 단은 발광 소자(OLED) 및 제3 트랜지스터(M3)의 일 단과 연결되고, 타 단은 외부 신호(EXT(m))선과 연결될 수 있다.

개시된 발명에 따른 공유 화소 회로(1a)에 있어서, 제1 트랜지스터(M1)와 제4 트랜지스터(M4)는 N형 트랜지스터로 구성되고, 제2 트랜지스터(M2), 제3 트랜지스터(M3)는 P형 트랜지스터로 구성될 수 있다.

즉, 개시된 발명의 다른 실시예에 따른 공유 화소 회로(1a)는 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)를 N형 트랜지스터로 구성하고, 나머지 트랜지스터를 P형 트랜지스터로 구성하여 CMOS 회로를 구현할 수 있다.

도 9에 도시된 바와 같이, 개시된 발명의 다른 실시예에 따른 공유 화소 회로(1)는 제1 트랜지스터(M1) 및 제4 트랜지스터가 N형 트랜지스터로 구성되고, 제2 트랜지스터(M2), 제3 트랜지스터(M3)가 P형 트랜지스터로 구성되며 이러한 N형 트랜지스터와 P형 트랜지스터는 일정 거리만큼 이격된 상태로 배치될 수 있다.

또한, 개시된 발명의 다른 실시예에 따른 커패시터(Cs)는 N형 트랜지스터인 제4 트랜지스터(M4)와 P형 트랜지스터인 제3 트랜지스터(M3)의 사이에 형성되는 이격 공간에 배치될 수 있다.

따라서, 개시된 발명의 다른 실시예에 따른 공유 화소 회로(1a)는 하나의 서브픽셀 내에서 N형 트랜지스터와 P형 트랜지스터 및 커패시터(Cs)를 효율적으로 배치하여 공간 활용성을 증대시킬 수 있는 기술적 효과가 존재한다.

도 10은 개시된 발명의 또 다른 실시예에 따른 공유 화소 회로의 회로도를 나타낸 도면이다. 도 11은 개시된 발명의 또 다른 실시예에 따라 트랜지스터와 커패시터를 배치한 서브 픽셀의 도면이다.

도 10을 참조하면, 개시된 발명의 또 다른 실시예에 따른 공유 화소 회로(1b)는 개시된 발명의 일 실시예에 따른 공유 화소 회로(1)와 동일하게 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4)와 커패시터(Cs)를 포함할 수 있다.

또한, 개시된 발명의 또 다른 실시예에 따른 공유 화소 회로(1)는 인가되는 신호로서 스캔 신호(Scan(n)), 센싱 신호(Sen(n)), 데이터 신호(Data(m)) 및 외부 신호(EXT(m))를 포함할 수 있다.

또한, 개시된 발명의 또 다른 실시예에 따른 공유 화소 회로(1b)는 전원을 공급하는 공급 전원 및 발광 소자를 포함할 수 있다.

개시된 발명의 또 다른 실시예에 따른 공유 화소 회로(1b)는 일 단은 데이터 신호선과 연결되고, 스캔 신호를 입력 받는 제1 트랜지스터(M1), 일 단은 공급 전원과 연결되고, 스캔 신호를 입력 받는 제2 트랜지스터(M2), 일 단은 발광 소자와 연결되고 타 단은 제2 트랜지스터(M2)와 연결되는 제3 트랜지스터(M3), 일 단은 제3 트랜지스터(M3)의 일 단과 연결되고 센싱 신호를 입력 받는 제4 트랜지스터(M4) 및 일 단은 제1 트랜지스터(M1)의 타 단과 연결되고, 타 단은 제2 트랜지스터(M2)의 일 단과 연결되는 커패시터(Cs)를 포함할 수 있다.

보다 상세하게는, 개시된 발명에 따른 공유 화소 회로(1b)의 제1 트랜지스터(M1)는 일 단이 데이터 신호선과 연결되고 타 단이 제3 트랜지스터(M3)의 게이트 단자와 연결될 수 있다.

개시된 발명에 따른 공유 화소 회로(1b)의 제2 트랜지스터(M2)는 일 단은 공급 전원(ELVDD)과 연결되고 타 단은 제3 트랜지스터(M3)의 타 단과 연결될 수 있다.

개시된 발명에 따른 공유 화소 회로(1b)의 제3 트랜지스터(M3)는 일 단은 발광 소자(OLED)와 연결되고 타 단은 제2 트랜지스터(M2)의 타 단과 연결될 수 있다.

개시된 발명에 따른 공유 화소 회로(1b)에 있어서, 제2 트랜지스터(M2)는 N형 트랜지스터로 구성되고, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3)는 P형 트랜지스터로 구성될 수 있다.

즉, 개시된 발명의 또 다른 실시예에 따른 공유 화소 회로(1b)는 제2 트랜지스터(M2)를 N형 트랜지스터로 구성하고, 나머지 트랜지스터를 P형 트랜지스터로 구성하여 CMOS 회로를 구현할 수 있다.

도 11에 도시된 바와 같이, 개시된 발명의 또 다른 실시예에 따른 공유 화소 회로(1b)는 제2 트랜지스터(M2)가 N형 트랜지스터로 구성되고, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3)가 P형 트랜지스터로 구성되며 이러한 N형 트랜지스터와 P형 트랜지스터는 일정 거리만큼 이격된 상태로 배치될 수 있다.

또한, 개시된 발명의 또 다른 실시예에 따른 커패시터(Cs)는 N형 트랜지스터인 제2 트랜지스터(M2)와 P형 트랜지스터인 제3 트랜지스터(M3)의 사이에 형성되는 이격 공간에 배치될 수 있다.

따라서, 개시된 발명의 또 다른 실시예에 따른 공유 화소 회로(1b)는 하나의 서브픽셀 내에서 N형 트랜지스터와 P형 트랜지스터 및 커패시터(Cs)를 효율적으로 배치하여 공간 활용성을 증대시킬 수 있는 기술적 효과가 존재한다.

도 12는 종래 기술에 따른 복수의 화소 회로가 8X3 배열로 배치된 경우의 어레이 면적을 나타낸 도면이다. 도 13은 개시된 발명에 따른 복수의 화소 회로가 8X3 배열로 배치된 경우의 어레이 면적을 나타낸 도면이다.

도 12를 참조하면, 종래 기술에 따른 복수의 화소 회로는 8x3 배열로 배치된 경우 행 방향으로의 화소 회로 어레이의 전체 길이인 제1길이(L1)가 17.71 마이크로미터이고, 열 방향으로의 화소 회로 어레이의 전체 길이인 제2길이(L2)는 21.85마이크로미터인 것을 확인할 수 있다.

이 때, 종래 기술에 따른 화소 회로 어레이는 복수의 화소 회로를 모두 동일한 방향으로 배치하여 PMOS와 NMOS 간 간섭이 발생하지 않는 디자인 규칙에 의해 각각의 서브 픽셀을 일정 거리 이격한 상태로 배치한 화소 회로 어레이이다.

그러나, 도 13을 참조하면, 개시된 발명에 따른 공유 화소 회로(1)의 경우, 동일한 개수의 화소 회로를 배치한 화소 회로 어레이의 행 방향으로의 전체 길이인 제3길이(L3)는 16.60 마이크로미터이고, 열 방향으로의 전체 길이인 제4길이(L4)는 18.69 마이크로미터로 구현될 수 있다.

이는, 상술한 바와 같이 행 방향 또는 열 방향으로 인접한 서브 픽셀에 포함된 화소 회로 각각의 N타입 트랜지스터 또는 P타입 트랜지스터를 인접하게 배치함으로써 달성할 수 있다. 또한, 개시된 발명에 따른 공유 화소 회로(1)는 종래 기술에 따른 화소 회로 대비 약 20%의 면적 감소율을 달성할 수 있는 기술적 효과가 존재한다.

예를 들어, 열 방향으로 인접한 제1 화소 회로와 제2 화소 회로는 제1 화소 회로에 포함된 N형 트랜지스터와 제2 화소 회로에 포함된 N형 트랜지스터가 인접하도록 상호 대칭되게 배치될 수 있다.

또한, 열 방향으로 인접한 제1 화소 회로와 제2 화소 회로는 제1 화소 회로에 포함된 P형 트랜지스터와 제2 화소 회로에 포함된 P형 트랜지스터가 인접하도록 상호 대칭되게 배치될 수 있다.

또한, 이는 열 방향에 한정되지 않고, 복수의 화소 회로 중 행 방향으로 인접한 임의의 2개의 화소 회로는 각각의 N형 트랜지스터가 인접하도록 상호 대칭되게 배치될 수 있다.

또는, 복수의 화소 회로 중 행 방향으로 인접한 임의의 2개의 화소 회로는 각각의 P형 트랜지스터가 인접하도록 상호 대칭되게 배치될 수 있다.

상술한 바와 같이, 개시된 발명에 따른 공유 화소 회로는 행 방향 및 열 방향으로 인접하게 배치될 수 있다. 다만, 이는 평면 상의 배치에 한정되지 않고, 인접한 화소 회로들은 임의의 위치에 배치된 단일 화소 회로의 상, 하, 좌, 우 중 적어도 하나 이상의 방향으로 배치될 수 있음은 물론이다.

이상에서는 특정의 실시예에 대하여 도시하고 설명하였다. 그러나, 상기한 실시예에만 한정되지 않으며, 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 이하의 청구범위에 기재된 발명의 기술적 사상의 요지를 벗어남이 없이 얼마든지 다양하게 변경 실시할 수 있을 것이다.

1; 공유 화소 회로
Data(m); 데이터 신호
EXT(m); 외부 신호
Scan(n); 스캔 신호
EM(n); 발광 신호
Sen(n); 센싱 신호
M1; 제1 트랜지스터
M2; 제2 트랜지스터
M3; 제3 트랜지스터
M4; 제4 트랜지스터
OLED; 발광 소자
ELVDD; 공급 전원
Cs; 커패시터

Claims

데이터 신호 및 게이트 신호를 입력 받도록 열 방향 또는 행 방향으로 나란하게 배치되며, 발광 소자를 각각 포함하는 복수의 화소 회로;를 포함하고
상기 복수의 화소 회로는
N형 트랜지스터 및 P형 트랜지스터를 포함하는 제1 화소 회로; 및
상기 제1 화소 회로와 열 방향으로 나란하게 배치되고, N형 트랜지스터 및 P형 트랜지스터를 포함하는 제2 화소 회로;를 포함하는 것을 특징으로 하는 공유 화소 회로.
제1항에 있어서,
상기 제1 화소 회로와 상기 제2 화소 회로는 상기 제1 화소 회로에 포함된 상기 N형 트랜지스터와 상기 제2 화소 회로에 포함된 상기 N형 트랜지스터가 인접하도록 상호 대칭되게 배치되는 것을 특징으로 하는 공유 화소 회로.
제1항에 있어서,
상기 제1 화소 회로와 상기 제2 화소 회로는 상기 제1 화소 회로에 포함된 상기 P형 트랜지스터와 상기 제2 화소 회로에 포함된 상기 P형 트랜지스터가 인접하도록 상호 대칭으로 배치되는 것을 특징으로 하는 공유 화소 회로.
제1항에 있어서,
상기 복수의 화소 회로 각각은,
일 단은 데이터 신호선과 연결되고, 스캔 신호를 입력 받는 제1 트랜지스터;
일 단은 공급 전원과 연결되고, 상기 스캔 신호를 입력 받는 제2 트랜지스터;
일 단은 상기 발광 소자와 연결되고 타 단은 상기 제2 트랜지스터와 연결되며, 게이트 단자를 통해 상기 발광 소자를 구동하는 신호가 인가 되는 제3 트랜지스터;
일 단은 상기 제3 트랜지스터의 상기 일 단과 연결되고 센싱 신호를 입력 받는 제4 트랜지스터; 및
일 단은 상기 제1 트랜지스터의 타 단과 연결되고, 타 단은 상기 제2 트랜지스터의 일 단과 연결되는 커패시터;를 포함하는 것을 특징으로 하는 공유 화소 회로.
제4항에 있어서,
상기 제1 트랜지스터는 상기 N형 트랜지스터로 구성되고, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 상기 P형 트랜지스터로 구성되는 것을 특징으로 하는 공유 화소 회로.
제4항에 있어서,
상기 제1 트랜지스터와 상기 제4 트랜지스터는 상기 N형 트랜지스터로 구성되고, 상기 제2 트랜지스터와 상기 제3 트랜지스터는 상기 P형 트랜지스터로 구성되는 것을 특징으로 하는 공유 화소 회로.
제4항에 있어서,
상기 제2 트랜지스터는 상기 N형 트랜지스터로 구성되고, 상기 제1 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 상기 P형 트랜지스터로 구성되는 것을 특징으로 하는 공유 화소 회로.
제4항에 있어서,
상기 N형 트랜지스터와 상기 P형 트랜지스터는 일정 거리만큼 이격된 상태로 배치되는 것을 특징으로 하는 공유 화소 회로.
제8항에 있어서,
상기 커패시터는 상기 N형 트랜지스터와 상기 P형 트랜지스터의 사이에 형성되는 이격 공간에 배치되는 것을 특징으로 하는 공유 화소 회로.
데이터 신호 및 게이트 신호를 입력 받도록 열 방향 및 행 방향으로 나란하게 배치되며, 발광 소자를 각각 포함하는 복수의 화소 회로;를 포함하고
상기 복수의 화소 회로 각각은
일 단은 데이터 신호선과 연결되고, 스캔 신호를 입력 받는 제1 트랜지스터;
일 단은 공급 전원과 연결되고, 상기 스캔 신호를 입력 받는 제2 트랜지스터;
일 단은 상기 발광 소자와 연결되고 타 단은 상기 제2 트랜지스터와 연결되며, 게이트 단자를 통해 상기 발광 소자를 구동하는 신호가 인가 되는 제3 트랜지스터;
일 단은 상기 제3 트랜지스터의 상기 일 단과 연결되고 센싱 신호를 입력 받는 제4 트랜지스터; 및
일 단은 상기 제1 트랜지스터의 타 단과 연결되고, 타 단은 상기 제2 트랜지스터의 일 단과 연결되는 커패시터;를 포함하는 것을 특징으로 하는 공유 화소 회로.
제10항에 있어서,
상기 제1 트랜지스터는 N형 트랜지스터로 구성되고, 상기 복수의 화소 회로 중 열 방향으로 인접한 임의의 2개의 화소 회로는 각각의 제1 트랜지스터가 인접하도록 상호 대칭되게 배치되는 것을 특징으로 하는 공유 화소 회로.
제10항에 있어서,
상기 제1 트랜지스터는 N형 트랜지스터로 구성되고, 상기 복수의 화소 회로 중 행 방향으로 인접한 임의의 2개의 화소 회로는 각각의 제1 트랜지스터가 인접하도록 상호 대칭되게 배치되는 것을 특징으로 하는 공유 화소 회로.
제10항에 있어서,
상기 제1 트랜지스터는 N형 트랜지스터로 구성되고, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 P형 트랜지스터로 구성되는 것을 특징으로 하는 공유 화소 회로.
제13항에 있어서,
상기 N형 트랜지스터와 상기 P형 트랜지스터는 일정 거리만큼 이격된 상태로 배치되고, 상기 커패시터는 상기 N형 트랜지스터와 상기 P형 트랜지스터의 사이에 형성되는 이격 공간에 배치되는 것을 특징으로 하는 공유 화소 회로.
데이터 신호 및 게이트 신호를 입력 받도록 열 방향 및 행 방향으로 나란하게 배치되며, 발광 소자를 각각 포함하는 복수의 화소 회로;를 포함하고
상기 복수의 화소 회로 각각은
일 단은 데이터 신호선과 연결되며 스캔 신호를 입력 받고, N형 트랜지스터로 구성되는 제1 트랜지스터;
일 단은 공급 전원과 연결되며 상기 스캔 신호를 입력 받고, P형 트랜지스터로 구성되는 제2 트랜지스터;
일 단은 상기 발광 소자와 연결되며 타 단은 상기 제2 트랜지스터와 연결되고, P형 트랜지스터로 구성되는 제3 트랜지스터;
일 단은 상기 제3 트랜지스터의 상기 일 단과 연결되며 센싱 신호를 입력 받고, P형 트랜지스터로 구성되는 제4 트랜지스터; 및
일 단은 상기 제1 트랜지스터의 타 단과 연결되고, 타 단은 상기 제2 트랜지스터의 일 단과 연결되는 커패시터;를 포함하는 것을 특징으로 하는 공유 화소 회로.