KR20240067037A - 멀티 레이어 화소 회로 - Google Patents

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KR20240067037A
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최병덕
김용덕
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한양대학교 산학협력단
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Abstract

개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 데이터 신호 및 게이트 신호를 입력 받도록 수직 방향을 따라 배치되고 각각 발광 소자를 포함하는 복수의 화소 회로, 상기 데이터 신호를 상기 복수의 화소 회로로 인가하도록 상기 복수의 화소 회로의 아래에 배치되는 데이터 드라이버, 상기 게이트 신호를 상기 복수의 화소 회로로 인가하도록 상기 복수의 화소 회로의 아래에 배치되는 게이트 드라이버, 상기 데이터 드라이버와 연결되어 상기 복수의 화소 회로 각각에 상기 데이터 신호를 인가하도록 상기 복수의 화소 회로의 적층 방향인 상기 수직 방향을 따라 연장되는 데이터 신호 라인 및 상기 게이트 드라이버와 연결되어 상기 복수의 화소 회로 각각에 상기 게이트 신호를 인가하도록 상기 복수의 화소 회로의 적층 방향인 상기 수직 방향을 따라 연장되는 스캔 신호 라인을 포함할 수 있다.

Description

멀티 레이어 화소 회로{multi layer pixel circuit}
본 발명은 멀티 레이어 화소 회로에 관한 발명으로서, 보다 상세하게는 디스플레이의 휘도를 균일하게 구현하고, 높은 집적도를 가지는 멀티 레이어 화소 회로에 관한 발명이다.
유기 발광 디스플레이 장치는 전류 또는 전압에 의해 휘도가 제어되는 유기 발광 다이오드(Organic Light Emitting Diode, OLED)를 이용한다.
유기 발광 디스플레이 장치는 높은 콘트라스트 및 빠른 응답에 적합하므로, 휴대폰, 스마트 폰(smart phone), 랩탑 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트 PC(slate PC), 태블릿 PC(tablet PC), 울트라북(Ultrabook), 웨어러블 디바이스(wearable device), 디지털 TV, 데스크탑 컴퓨터, 디지털 사이니지 등에 사용되고 있다.
액티브 매트릭스형 유기 발광 디스플레이 장치는 복수개의 주사선, 복수개의 데이터선 및 복수개의 전원선과, 상기 선들에 연결되어 매트릭스 형태로 배열되는 복수개의 화소 회로를 구비한다. 또한, 상기 각 화소 회로는 통상적으로 유기 발광 소자, 2개의 트랜지스터, 즉 데이터 전압을 전달하기 위한 스위칭 트랜지스터와, 상기 데이터 전압에 따라 상기 유기 발광 소자를 구동시키기 위한 구동 트랜지스터와, 상기 데이터 전압을 유지시키기 위한 하나의 커패시터로 이루어진다.
다만, 종래의 화소 회로의 경우 픽셀 어레이 상의 화소 회로의 위치에 따라 데이터 드라이버와 게이트 드라이버 사이의 거리가 일정하게 구현되지 않고, 이에 따라 신호에 딜레이가 발생됨에 따라 디스플레이의 휘도가 불균일해지는 문제점이 존재 하였다.
또한, 마이크로 디스플레이의 경우 기존의 화소 회로를 보다 작은 사이즈로 설계하여 높은 집적도를 구현해야 하는데, 트랜지스터의 크기가 작아지면 이를 보상하기 위한 복잡한 보상 회로가 추가로 설계되어야 하는 문제점이 존재한다.
또한, 커패시터의 크기가 작아지는 경우 디스플레이에 표시되는 화면의 퀄리티가 저하되어 추가 커패시터가 필요한 문제점이 존재 하였다.
대한민국 등록특허 제10-212219호 (2020.06.08. 공개) - '표시 장치 및 구동 방법' 대한민국 공개특허 제10-2021-0055028호 (2021.05.14.) - ' 정전류 설정 구성을 갖는 표시 장치 및 그 구동 방법'
따라서, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 상술한 문제점을 해결하기 위해 창작된 발명으로서, 보다 상세하게는 화소 회로의 게이트 드라이버와 데이터 드라이버를 화소 회로의 아래에 배치함으로써 화소 회로 어레이와 각각의 드라이버의 거리 편차를 감소시킬 수 있는 멀티 레이어 화소 회로를 제공할 수 있다.
또한, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 복수의 화소 회로에 연결되는 신호 라인을 수평 방향이 아닌 수직 방향으로 배치함으로써 신호의 딜레이를 감소시킬 수 있는 멀티 레이어 화소 회로를 제공할 수 있다.
또한, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 화소 회로에 포함되는 각종 소자들을 복수의 레이어에 분리 배치함으로써 단일 화소 회로가 차지하는 면적을 줄일 수 있는 멀티 레이어 화소 회로를 제공할 수 있다.
개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 데이터 신호 및 게이트 신호를 입력 받도록 수직 방향을 따라 배치되고 각각 발광 소자를 포함하는 복수의 화소 회로, 상기 데이터 신호를 상기 복수의 화소 회로로 인가하도록 상기 복수의 화소 회로의 아래에 배치되는 데이터 드라이버, 상기 게이트 신호를 상기 복수의 화소 회로로 인가하도록 상기 복수의 화소 회로의 아래에 배치되는 게이트 드라이버, 상기 데이터 드라이버와 연결되어 상기 복수의 화소 회로 각각에 상기 데이터 신호를 인가하도록 상기 복수의 화소 회로의 적층 방향인 상기 수직 방향을 따라 연장되는 데이터 신호 라인 및 상기 게이트 드라이버와 연결되어 상기 복수의 화소 회로 각각에 상기 게이트 신호를 인가하도록 상기 복수의 화소 회로의 적층 방향인 상기 수직 방향을 따라 연장되는 스캔 신호 라인을 포함할 수 있다.
상기 복수의 화소 회로 각각은 센싱 신호를 게이트 노드로 입력 받는 제1트랜지스터, 스캔 신호를 게이트 노드로 입력 받는 제2트랜지스터, 상기 제2트랜지스터의 타 단에 게이트 노드가 연결되는 제3트랜지스터 및 상기 제3트랜지스터의 상기 게이트 노드와 일 단에 양 단이 연결되는 커패시터를 포함할 수 있다.
상기 복수의 화소 회로에 포함된 복수의 제1트랜지스터의 게이트 노드와 연결되고, 상기 센싱 신호를 인가하도록 상기 복수의 화소 회로의 적층 방향인 상기 수직 방향을 따라 연장되는 센싱 신호 라인을 포함할 수 있다.
상기 센싱 신호 라인은 상기 게이트 드라이버와 연결될 수 있다.
상기 멀티 레이어 화소 회로는 상기 복수의 화소 회로에 포함된 복수의 제1트랜지스터의 타 단과 연결되어 데이터를 읽어 내도록, 상기 복수의 화소 회로의 적층 방향인 상기 수직 방향을 따라 연장되는 외부 신호 라인을 더 포함할 수 있다.
상기 외부 신호 라인은 상기 데이터 드라이버와 연결될 수 있다.
상기 제1트랜지스터, 상기 제2트랜지스터 및 상기 제3트랜지스터는 상기 수직 방향을 따라 정렬되는 복수의 레이어에 각각 배치될 수 있다.
상기 데이터 드라이버와 상기 게이트 드라이버는 상기 복수의 화소 회로의 아래에 나란하게 배치될 수 있다.
개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 수직 방향을 따라 적층되는 복수의 레이어에 각각 하나씩 배치 되는 복수의 트랜지스터, 상기 복수의 트랜지스터 중 하나의 트랜지스터에 인가되는 데이터 신호를 저장하도록 구성되는 커패시터 및 상기 커패시터의 일 단에 연결되어 전류를 공급받는 발광소자를 포함할 수 있다.
상기 복수의 트랜지스터는 상기 커패시터에 일 단이 연결되고 타 단이 외부 신호 라인과 연결되는 제1트랜지스터, 스캔 신호를 게이트 노드로 입력 받는 제2트랜지스터 및 상기 제2트랜지스터의 일 단에 게이트 노드가 연결되고, 일 단이 상기 발광소자와 연결되는 제3트랜지스터를 포함할 수 있다.
상기 멀티 레이어 화소 회로는 상기 데이터 신호를 인가하도록 상기 복수의 레이어의 아래에 배치되는 데이터 드라이버 및 게이트 신호를 인가하도록 상기 복수의 레이어의 아래에 배치되는 게이트 드라이버를 더 포함할 수 있다.
상기 제1트랜지스터는 상기 복수의 레이어 중 상기 데이터 드라이버와 가장 가까운 레이어에 배치될 수 있다.
상기 커패시터는 상기 복수의 레이어에 여러 개의 커패시터로 분할되어 배치될 수 있다.
개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 공급 전원에 일 단이 연결되는 커패시터, 제 n 스캔 신호를 게이트 노드로 입력 받는 제1트랜지스터, 일 단이 상기 제1트랜지스터의 타 단과 연결되는 제2트랜지스터, 일 단이 상기 커패시터의 타 단과 연결되는 제3트랜지스터, 제 n-1 스캔 신호를 게이트 노드로 입력 받고 타 단이 상기 커패시터의 상기 타 단과 연결되는 제4트랜지스터, 일 단이 상기 공급 전원과 연결되고 타 단이 상기 제1트랜지스터의 타 단과 연결되는 제5트랜지스터, 일 단이 상기 제3트랜지스터의 타 단과 연결되는 제6트랜지스터, 상기 제 n-1 스캔 신호를 게이트 노드로 입력 받고 타 단이 상기 제6트랜지스터의 타 단과 연결되는 제7트랜지스터 및 수직 방향을 따라 적층되는 복수의 레이어를 포함할 수 있다.
상기 커패시터, 상기 제1트랜지스터, 상기 제2트랜지스터, 상기 제3트랜지스터, 상기 제4트랜지스터, 상기 제5트랜지스터, 상기 제6트랜지스터 및 상기 제7트랜지스터는 상기 수직 방향을 따라 적층되는 상기 복수의 레이어에 분산 배치될 수 있다.
상기 멀티 레이어 화소 회로는 데이터 신호 및 게이트 신호를 복수의 트랜지스터로 인가하도록 상기 복수의 레이어의 아래에 배치되는 데이터 드라이버 및 게이트 드라이버를 더 포함할 수 있다.
개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 게이트 드라이버와 데이터 드라이버를 화소 회로의 아래에 배치함으로써 화소 회로 어레이와 각각의 드라이버의 거리 편차를 감소 시켜 신호의 딜레이를 최소화 할 수 있는 장점이 존재한다.
개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 복수의 화소 회로에 연결되는 신호 라인을 수평 방향이 아닌 수직 방향으로 배치함으로써 신호의 딜레이를 감소시킬 수 있는 장점이 존재한다.
또한, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 화소 회로에 포함되는 각종 소자들을 복수의 레이어에 분리 배치함으로써 단일 화소 회로가 차지하는 면적을 저감하여 집적도를 높일 수 있는 장점이 존재한다.
도 1은 종래 기술에 따른 화소 회로 어레이와 데이터 드라이버 및 게이트 드라이버의 배치를 2차원으로 도시한 도면이다.
도 2는 도 1에 도시된 종래 기술에 따른 화소 회로 어레이와 데이터 드라이버 및 게이터 드라이버의 배치를 3차원으로 도시한 도면이다.
도 3은 종래 기술에 따른 화소 회로 어레이 및 드라이버의 배치에 의해 복수의 픽셀 간 거리의 편차가 존재하는 것을 도시한 도면이다.
도 4는 도 3에 도시된 배치 구조에 의해 디스플레이 패널 내의 근위 픽셀과 원위 픽셀에 신호의 딜레이가 발생하는 것을 도시한 도면이다.
도 5는 종래 기술에 따른 화소 회로와 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로의 배치를 비교하여 3차원으로 도시한 도면이다.
도 6은 종래 기술에 따른 내부 보상 화소 회로와 대비하여 개시된 발명에 따른 내부 보상 화소 회로가 구현되는 방식을 도시한 도면이다.
도 7은 종래 기술에 따른 4X4 화소 회로 어레이를 도시한 도면이다.
도 8은 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로에 있어서, 도 7에 도시된 화소 회로 어레이를 수직 방향을 따라 적층한 멀티 레이어 화소 회로의 배치를 도시한 도면이다.
도 9는 종래 기술에 따른 7T 1C 내부 보상 회로를 도시한 도면이다.
도 10은 개시된 발명의 다른 실시예에 따른 멀티 레이어 화소 회로에 있어서, 도 9에 도시된 내부 보상 회로의 소자를 복수의 레이어에 분리하여 배치한 멀티 레이어 화소 회로를 도시한 도면이다.
도 11은 종래 기술에 따른 3T 1C 외부 보상 회로를 도시한 도면이다.
도 12는 개시된 발명의 또 다른 실시예에 따른 멀티 레이어 화소 회로에 있어서, 도 11에 도시된 외부 보상 회로의 소자를 복수의 레이어에 분리하여 배치한 멀티 레이어 화소 회로를 도시한 도면이다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 개시된 발명의 바람직한 일 예에 불과할 뿐이며, 본 출원의 출원시점에 있어서 본 명세서의 실시예와 도면을 대체할 수 있는 다양한 변형 예들이 있을 수 있다.
또한, 본 명세서의 각 도면에서 제시된 동일한 참조번호 또는 부호는 실질적으로 동일한 기능을 수행하는 부품 또는 구성요소를 나타낸다.
또한, 본 명세서에서 사용한 용어는 실시예를 설명하기 위해 사용된 것으로, 개시된 발명을 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
또한, 본 명세서에서 사용한 "제1", "제2" 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않으며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
이하에서는 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 종래 기술에 따른 화소 회로 어레이와 데이터 드라이버 및 게이트 드라이버의 배치를 2차원으로 도시한 도면이다. 도 2는 도 1에 도시된 종래 기술에 따른 화소 회로 어레이와 데이터 드라이버 및 게이터 드라이버의 배치를 3차원으로 도시한 도면이다. 도 3은 종래 기술에 따른 화소 회로 어레이 및 드라이버의 배치에 의해 복수의 픽셀 간 거리의 편차가 존재하는 것을 도시한 도면이다. 도 4는 도 3에 도시된 배치 구조에 의해 디스플레이 패널 내의 근위 픽셀과 원위 픽셀에 신호의 딜레이가 발생하는 것을 도시한 도면이다.
도 1 및 도 2를 참조하면, 종래 기술에 따른 화소 회로 어레이(Pixel array)는 행 방향과 열 방향을 따라 나란하게 배치된 복수의 화소 회로를 포함할 수 있다.
보다 상세하게는, 복수의 화소 회로 각각은 트랜지스터와 커패시터로 구성될 수 있으며, 게이트 드라이버(Gate Driver)로부터 게이트 신호를 입력 받을 수 있고, 데이터 드라이버(Data Driver)로부터 데이터 신호를 입력 받을 수 있다.
한편, 도 1 및 도 2와 같은 화소 회로를 사용하는 경우, 대부분의 모바일 디스플레이 패널에서는 발광 소자의 종류와 상관없이, 일반적으로 p타입의 LTPS(저온 다결정 실리콘) 트랜지스터 또는 n 타입의 트랜지스터가 사용될 수 있다.
이러한 종래 기술에 따른 화소 회로 어레이, 게이트 드라이버 및 데이터 드라이버는 모두 동일한 레이어에 배치될 수 있다.
구체적으로, 종래 기술에 따른 디스플레이는 게이트 드라이버 및 화소 회로 어레이가 구현되는 TFT회로와, 데이터 드라이버가 구현되는 c-Si 회로를 단일 레이어에 구현하였다.
도 3 및 도 4를 참조하면, 이러한 종래 기술에 따라 단일 레이어에 게이트 드라이버, 데이터 드라이버 및 화소 회로 어레이가 배치되는 경우, 크게 두 가지 문제점이 발생할 수 있다.
첫째로, 종래 기술에 따른 화소 회로 어레이에 포함된 복수의 화소 회로 각각은 화소 회로의 위치에 따라 게이트 드라이버와의 상대적인 거리와 데이터 드라이버와의 상대적인 거리가 달라지게 되고, 화소 회로와 드라이버 간 거리에 따라 인가되는 신호에 딜레이가 발생하여 IR drop이 발생하게 된다.
디스플레이의 IR drop은 디스플레이 장치의 작동 중에 발생하는 전압 손실을 나타낸다.
보다 상세하게는, 디스플레이 장치에서 IR drop이 발생하는 주요 원인으로, 디스플레이 패널에 전력을 공급하는 전원 공급 회로 역할을 하는 레일의 전압이 저하되는 경우와, 회로의 전선에 존재하는 전기적인 저항에 의해 전압 손실이 발생하는 경우가 존재한다.
즉, 종래 기술에 따라 복수의 화소 회로를 배치하는 경우, 드라이버로부터 상대적으로 먼 위치에 배치되는 화소 회로에 도달하는 전압 및 신호에 손실이 발생하게 되고, 이에 따라 디스플레이 전체 휘도가 불균일해지는 문제점이 존재한다.
둘째로, 종래 기술에 따른 화소 회로 어레이의 경우 화소 회로가 차지하는 면적을 줄여 마이크로 디스플레이를 구현하는 경우, 트랜지스터의 크기가 작아짐에 따라 발생하는 트랜지스터 간 베리에이션(variation)을 보상하기 위한 복잡한 보상 회로가 추가되어야 하며, 커패시터의 크기가 작아짐에 따라 발생하는 화질 저하를 방지하기 위해 추가 커패시터가 필요하게 되는 문제점이 존재한다.
또한, 종래 기술에 따른 디스플레이는 화소 회로 어레이 외에도 드라이버의 배치를 위한 베젤의 두께가 일정 길이 이상 필요하게 되어, 디스플레이 장치 내에서 화면의 크기가 일정 비율 이상으로 구현될 수 없는 문제점이 존재한다.
따라서, 개시된 발명에 따른 멀티 레이어 화소 회로는 복수의 화소 회로와 드라이버 간의 거리 편차를 줄여 신호의 딜레이를 저감하면서도, 화소 회로 어레이의 면적을 줄여 집적도를 높일 수 있는 화소 회로를 제공할 수 있는 기술적 효과가 존재한다. 이와 관련한 자세한 내용은 후술한다.
한편, 이하에서 설명되는 장치는 p 타입 또는 n 타입의 트랜지스터를 포함하는 것을 기준으로 하여 설명하지만 이는 p 타입 트랜지스터 또는 n 타입과 p 타입이 함께 존재하는 형태로 구현될 수도 있다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 여기서, 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 따라서, 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다.
또한, 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.
n 타입 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가질 수 있다. 따라서, n 타입 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다.
이와 달리, p 타입 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높을 수 있다. 따라서, p 타입 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다.
그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 일단, 소스와 드레인 중 나머지 하나를 타단이라 지칭하여 설명한다.
도 5는 종래 기술에 따른 화소 회로와 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로의 배치를 비교하여 3차원으로 도시한 도면이다. 도 6은 종래 기술에 따른 내부 보상 화소 회로와 대비하여 개시된 발명에 따른 내부 보상 화소 회로가 구현되는 방식을 도시한 도면이다.
도 5 및 도 6을 참조하면, 개시된 발명에 따른 멀티 레이어 화소 회로는 화소 회로 어레이의 아래에 게이트 드라이버와 데이터 드라이버를 나란하게 배치함으로써 게이트 신호와 데이터 신호를 종래 기술과 같은 수평 방향이 아닌 수직 방향으로 인가하여, 복수의 화소 회로 각각과 드라이버 간 거리 편차를 최소화 할 수 있다.
구체적으로, 도 5 및 도 6의 상측에 도시된 종래 기술에 따른 데이터 드라이버는 화소 회로 어레이와 나란하게 수평 방향으로 위치하며, 각 화소 회로에 데이터 신호를 인가하는 역할을 수행할 수 있다.
이러한 데이터 드라이버는 화소 회로의 색상, 밝기 및 기타 속성 등을 제어할 수 있다.
또한, 종래 기술에 따른 게이트 드라이버는 화소 회로 어레이와 나란하게 수평 방향으로 위치하며, 화소의 활성화 및 비활성화를 제어하는 역할을 수행할 수 있다. 보다 상세하게는, 게이트 드라이버는 화소 회로 내의 트랜지스터를 ON 또는 OFF 할 수 있도록 화소 회로 각각으로 게이트 신호를 인가할 수 있다.
종래 기술의 경우, 게이트 드라이버는 TFT 회로로 구현되어 화소 회로 어레이의 일 측에 연결되어 배치되고, 데이터 드라이버는 c-Si회로로 구현되어 화소 회로 어레이의 다른 일 측에 배치되었다.
그러나, 도 5 및 도 6의 하측에 도시된 개시된 발명에 따른 멀티 레이어 화소 회로는 게이트 드라이버와 데이터 드라이버를 화소 회로 어레이의 아래에 나란하게 배치함으로써 화소 회로 어레이, 게이트 드라이버 및 데이터 드라이버가 차지하는 수평 면적을 저감할 수 있다.
또한, 개시된 발명에 따른 멀티 레이어 화소 회로는 게이트 드라이버와 데이터 드라이버를 모두 c-Si(Continuous Silicon Circuit) 회로로 구현함으로써 화소 회로 어레이의 아래에 나란히 배치하고, 이에 따라 전원 효율성을 높이고 거리에 따른 전압 드롭을 최소화 함으로써 전체 시스템의 에너지 소비를 줄일 수 있는 기술적 효과가 존재한다.
이러한 데이터 드라이버와 게이트 드라이버의 배치구조는 후술할 개시된 발명의 다양한 실시예에 따른 멀티 레이어 화소 회로(1a, 1b, 1c)에 공통적으로 적용되는 구조로서, 도 8, 도 10 및 도 12에서는 이러한 데이터드라이버와 게이트드라이버가 복수의 레이어의 아래에 배치되는 점은 별도로 도시하지 않고 설명하도록 한다.
도 7은 종래 기술에 따른 4X4 화소 회로 어레이를 도시한 도면이다. 도 8은 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로에 있어서, 도 7에 도시된 화소 회로 어레이를 수직 방향을 따라 적층한 멀티 레이어 화소 회로의 배치를 도시한 도면이다.
도 7을 참조하면, 종래 기술에 따른 4X4 화소 회로 어레이는 복수의 화소 회로(100)를 포함할 수 있다. 복수의 화소 회로(100) 각각은 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(C1)를 포함하는 3T 1C 구조의 외부 보상 화소 회로로 구성될 수 있다.
종래의 화소 회로 어레이에 포함된 복수의 화소 회로(100)는 하나의 레이어에 수평 방향으로 배치되는 스캔 신호 라인(Scan(n)), 데이터 신호 라인(Data(m)), 센싱 신호 라인(Sen(n)), 외부 신호 라인(Ext)을 공유하도록 배치될 수 있다. 이하에서는 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)의 상세 구조를 종래의 화소 회로 어레이와 비교하여 설명하도록 한다.
도 8을 참조하면, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)는 데이터 신호 및 게이트 신호를 입력 받도록 수직 방향을 따라 배치되고 각각 발광 소자를 포함하는 복수의 화소 회로(100)를 포함할 수 있다.
도 8에는 도시되지 않았으나, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)는 데이터 신호를 복수의 화소 회로(100)로 인가하도록 복수의 화소 회로(100)의 아래에 배치되는 데이터 드라이버 및 게이트 신호를 복수의 화소 회로(100)로 인가하도록 복수의 화소 회로(100)의 아래에 배치되는 게이트 드라이버를 포함할 수 있다.
또한, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)는 데이터 드라이버와 연결되어 복수의 화소 회로(100) 각각에 데이터 신호를 인가하도록 복수의 화소 회로(100)의 적층 방향인 수직 방향을 따라 연장되는 데이터 신호 라인(10)을 포함할 수 있다.
또한, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)는 게이트드라이버와 연결되어 복수의 화소 회로(100) 각각에 게이트 신호를 인가하도록 복수의 화소 회로(100)의 적층 방향인 수직 방향을 따라 연장되는 스캔 신호 라인(30)을 포함할 수 있다.
또한, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)는 복수의 화소 회로(100)에 포함된 복수의 제1 트랜지스터(M1)의 게이트 노드와 연결되고, 센싱 신호를 인가하도록 복수의 화소 회로(100)의 적층 방향인 수직 방향을 따라 연장되는 센싱 신호 라인(40)을 포함할 수 있다.
또한, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)는 복수의 화소 회로(100)에 포함된 제1 트랜지스터(M1)의 타 단과 연결되어 데이터를 읽어 내도록 복수의 화소 회로(100)의 적층 방향인 수직 방향을 따라 연장되는 외부 신호 라인(20)을 포함할 수 있다.
개시된 발명에 따른 복수의 화소 회로(100) 각각은 센싱 신호를 게이트 노드로 입력 받는 제1 트랜지스터(M1), 스캔 신호를 게이트 노드로 입력 받는 제2 트랜지스터(M2), 제2 트랜지스터(M2)의 타 단에 게이트 노드가 연결되는 제3 트랜지스터(M3) 및 제3 트랜지스터(M3)의 게이트 노드와 일 단에 양 단이 연결되는 커패시터(C1)를 포함할 수 있다.
다만, 도 8에 도시된 화소 회로의 구성은 예시적인 외부 보상 화소 회로의 구성일 뿐이며, 개시된 발명에 따른 멀티 레이어 화소 회로의 구성은 디스플레이의 설계 및 필요에 따라 달라질 수 있다.
개시된 발명의 멀티 레이어 화소 회로(1a)의 제1 트랜지스터(M1)는 게이트 노드에 센싱 신호 라인(40)이 연결될 수 있다. 또한, 개시된 발명의 멀티 레이어 화소 회로(1a)의 제1 트랜지스터(M1)의 일 단은 발광 소자(OLED)와 연결되고, 타 단은 외부 신호 라인(20)과 연결될 수 있다.
또한, 개시된 발명의 제2 트랜지스터(M2)는 게이트 노드에 스캔 신호 라인(30)이 연결될 수 있다. 또한, 개시된 발명의 제2 트랜지스터(M2)의 일 단은 데이터 신호 라인(10)과 연결되고 타 단은 제3 트랜지스터(M3)의 게이트 노드와 연결될 수 있다. 따라서, 개시된 발명의 제2 트랜지스터(M2)는 데이터 신호를 입력 받는 스캔 트랜지스터로 구성될 수 있다.
또한, 개시된 발명의 제3 트랜지스터(M3)는 일 단이 발광 소자(OLED)와 연결되고, 타 단이 공급 전원(ELVDD)과 연결될 수 있다. 또한, 개시된 발명의 제3 트랜지스터(M3)의 게이트 노드와 일 단에는 커패시터(C1)가 연결될 수 있다. 이러한 제3 트랜지스터(M3)는 발광 소자(OLED)에 흐르는 전류를 조절하는 구동 트랜지스터의 역할을 수행할 수 있다.
커패시터(C1)는 화소 회로에 입력되는 데이터를 임시적으로 저장하는 소자로서, 커패시터(C1)의 일 단은 제3 트랜지스터(M3)의 게이트노드 및 제2 트랜지스터(M2)의 타 단과 연결될 수 있고, 커패시터(C1)의 타 단은 제3 트랜지스터(M3)의 타 단과 제1 트랜지스터(M1)의 일 단에 연결될 수 있다.
발광 소자(OLED)는 일 예로 OLED소자로 구현될 수 있다. 구체적으로, 발광 소자는 구동 트랜지스터인 제3 트랜지스터(M3)로부터 공급되는 구동 전류에 의해 발광될 수 있다.
OLED 소자의 애노드 전극과 캐소드 전극 사이에는 다층의 유기 화합물층이 형성될 수 있다. 유기 화합물층은 정공 주입층(Hole Injection layer, HIL), 정공 수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron Injection layer, EIL)을 포함할 수 있다. OLED소자의 애노드 전극인 일단은 제6 트랜지스터(M6)의 타 단에 접속되고, OLED의 캐소드 전극인 타단은 저전위 구동전압(ELVSS)의 입력단에 접속될 수 있다.
개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)의 스캔 신호 라인(30)과 센싱 신호 라인(40)은 게이트드라이버와 연결될 수 있다. 또한, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)의 데이터 신호 라인(10)과 외부 신호 라인(20)은 데이터드라이버와 연결될 수 있다.
따라서, 도 8에 도시된 바와 같이, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)에 포함되는 복수의 화소 회로(100) 각각은 수직 방향을 따라 정렬되는 복수의 레이어(L1, L2, L3, L4)에 각각 배치될 수 있다.
또한, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)에 포함되는 스캔 신호 라인(30), 센싱 신호 라인(40), 데이터 신호 라인(10) 및 외부 신호 라인(20)은 복수의 레이어(L1, L2, L3, L4)와 직교하는 방향인 수직 방향으로 연장될 수 있다.
이에 따라, 개시된 발명은 복수의 화소 회로(100)와 게이트 드라이버 및 데이터 드라이버 간의 거리 편차를 최소화 할 수 있으며, 이에 따라 발생되는 신호의 딜레이 수준도 감소시킬 수 있어 균일한 휘도의 디스플레이 장치를 구현할 수 있는 기술적 효과가 존재한다.
도 9는 종래 기술에 따른 7T 1C 내부 보상 회로를 도시한 도면이다. 도 10은 개시된 발명의 다른 실시예에 따른 멀티 레이어 화소 회로에 있어서, 도 9에 도시된 내부 보상 회로의 소자를 복수의 레이어에 분리하여 배치한 멀티 레이어 화소 회로를 도시한 도면이다.
도 9를 참조하면, 종래 기술에 따른 7T 1C 내부 보상 회로는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6), 제7 트랜지스터(M7) 및 커패시터(C1)를 포함하는 7T 1C 내부 보상 회로로 구현될 수 있다.
도 9에서 확인할 수 있듯이, 종래 기술에 따른 화소 회로를 구성하는 소자들은 동일한 레이어에 나란하게 배치될 수 있다. 이하에서는 개시된 발명의 다른 실시예에 따른 멀티 레이어 화소 회로(1b)의 상세 구조를 종래의 화소 회로와 비교하여 설명하도록 한다.
도 10을 참조하면, 개시된 발명에 따른 멀티 레이어 화소 회로(1b)는 공급 전원(ELVDD)에 일 단이 연결되는 커패시터(C1), 제n 스캔 신호(Scan(n))를 게이트 노드로 입력 받는 제1 트랜지스터(M1), 일 단이 제1 트랜지스터(M1)의 타 단과 연결되는 제2 트랜지스터(M2), 일 단이 커패시터(C1)의 타 단과 연결되는 제3 트랜지스터(M3), 제n-1 스캔 신호(Scan(n-1))를 게이트 노드로 입력 받고 타 단이 커패시터(C1)의 타 단과 연결되는 제4 트랜지스터(M4), 일 단이 공급 전원(ELVDD)과 연결되고 타 단이 제1 트랜지스터(M1)의 타 단과 연결되는 제5 트랜지스터(M5), 일 단이 제3 트랜지스터(M3)의 타 단과 연결되는 제6 트랜지스터(M6) 및 제n-1 스캔 신호(Scan(n-1))를 게이트 노드로 입력 받고 타 단이 제6 트랜지스터(M6)의 타 단과 연결되는 제7 트랜지스터(M7)를 포함할 수 있다.
보다 상세하게는, 제1 트랜지스터(M1)는 게이트 노드를 통해 제n 스캔 신호(Scan(n))를 입력 받고, 일 단으로 데이터 신호를 인가 받고 타 단이 노드 C와 연결될 수 있다.
또한, 제2 트랜지스터(M2)는 게이트 노드가 노드 D와 연결되고, 일 단이 노드 C와 연결되고 타 단이 노드 B와 연결될 수 있다.
또한, 제3 트랜지스터(M3)는 게이트 노드를 통해 제n 스캔 신호(Scan(n))를 입력 받고, 일 단이 노드 D와 연결되고 타 단이 노드 B와 연결될 수 있다.
또한, 제4 트랜지스터(M4)는 제n-1 스캔 신호(Scan(n-1))를 입력 받고, 일 단이 초기화 신호를 입력 받도록 구성되며 타 단이 노드 D와 연결될 수 있다.
또한, 제5 트랜지스터(M5)는 게이트 노드로 발광 신호(Em(n))를 입력 받고, 일 단이 공급 전원(ELVDD)과 연결되고 타 단이 노드 C와 연결될 수 있다.
또한, 제6 트랜지스터(M6)는 게이트 노드로 발광 신호(Em(n))를 입력 받고, 일 단이 노드 B와 연결되며 타 단이 노드 A와 연결될 수 있다.
또한, 제7 트랜지스터(M7)는 게이트 노드로 제n-1 스캔 신호(Scan(n-1))를 입력 받고, 일 단이 초기화 신호를 입력 받도록 구성되며 타 단이 노드 A와 연결될 수 있다.
또한, 커패시터(C1)의 일 단은 공급 전원(ELVDD)에 연결되고 타 단은 노드 D에 연결될 수 있으며 발광 소자(OLED)의 일 단은 노드 A와 연결될 수 있다.
다만, 도 10에 도시된 화소 회로의 구성은 예시적인 내부 보상 화소 회로의 구성일 뿐이며, 개시된 발명에 따른 멀티 레이어 화소 회로의 구성은 디스플레이의 설계 및 필요에 따라 달라질 수 있다.
도 10에 도시된 바와 같이, 커패시터(C1), 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)는 수직 방향을 따라 적층되는 복수의 레이어(L1, L2, L3, L4, L5, L6, L7, L8)에 각각 하나씩 배치될 수 있다.
이에 따라, 복수의 레이어(L1, L2, L3, L4, L5, L6, L7, L8)는 소자의 개수에 대응하여 총 8개로 구성될 수 있다. 다만, 개시된 발명은 이에 한정되지 않고 하나의 레이어에 하나 이상의 소자가 포함되도록 복수의 레이어의 개수가 소자의 개수보다 작을 수도 있다.
도 10에는 도시되지 않았으나, 개시된 발명의 다른 실시예에 따른 멀티 레이어 화소 회로(1b)는 데이터 신호를 화소 회로의 소자로 인가하도록 복수의 레이어의 아래에 배치되는 데이터 드라이버 및 게이트 신호를 화소 회로의 소자로 인가하도록 복수의 레이어의 아래에 배치되는 게이트 드라이버를 포함할 수 있다.
도 10을 참조하면, 제1 레이어(L1)에는 제6 트랜지스터(M6)와 발광 소자(OLED)가 배치될 수 있다. 또한, 제1 레이어(L1)의 상부에 배치되는 제2 레이어(L2)에는 커패시터(C1)가 배치될 수 있다. 또한, 제2 레이어(L2)의 상부에 배치되는 제3 레이어(L3)에는 제5 트랜지스터(M5)가 배치될 수 있다.
또한, 제3 레이어(L3)의 상부에 배치되는 제4 레이어(L4)에는 제3 트랜지스터(M3)가 배치될 수 있다. 또한, 제4 레이어(L4)의 상부에 배치되는 제5 레이어(L5)에는 제2 트랜지스터(M2)가 배치될 수 있다. 또한, 제5 레이어(L5)의 상부에 배치되는 제6 레이어(L6)에는 제7 트랜지스터(M7)가 배치될 수 있다.
또한, 제6 레이어(L6)의 상부에 배치되는 제7 레이어(L7)에는 제4 트랜지스터(M4)가 배치될 수 있다. 또한, 제7 레이어(L7)의 상부에 배치되는 제8 레이어(L8)에는 제1 트랜지스터(M1)가 배치될 수 있다.
별도로 표시되지는 않았으나, 각 레이어에 표시된 노드 A, B, C, D 중 동일한 노드는 별도의 전선을 통해 전기적으로 연결될 수 있다.
다만, 개시된 발명은 이에 한정되지 않으며, 도 10에 도시된 각 레이어에 포함되는 소자의 종류는 예시적인 것일 뿐이다.
따라서, 개시된 발명에 따른 화소 회로의 내부 소자들은 하나의 레이어에 나란하게 배치되지 않고 수직 방향으로 배치되는 복수의 레이어에 각각 배치됨으로써, 화소 회로의 전기적 연결은 구현하되 하나의 화소 회로가 차지하는 수평 면적을 최소화 할 수 있어 보다 집적도 높은 디스플레이 장치를 구현할 수 있는 기술적 효과가 존재한다.
도 11은 종래 기술에 따른 3T 1C 외부 보상 회로를 도시한 도면이다. 도 12는 개시된 발명의 또 다른 실시예에 따른 멀티 레이어 화소 회로에 있어서, 도 11에 도시된 외부 보상 회로의 소자를 복수의 레이어에 분리하여 배치한 멀티 레이어 화소 회로를 도시한 도면이다.
도 11을 참조하면, 종래 기술에 따른 3T 1C 외부 보상 화소 회로는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(C1)를 포함하는 3T 1C 화소 회로로 구성될 수 있다.
도 11에서 확인할 수 있듯이, 종래 기술에 따른 화소 회로를 구성하는 소자들은 동일한 레이어에 나란하게 배치될 수 있다. 이하에서는 개시된 발명의 또 다른 실시예에 따른 멀티 레이어 화소 회로(1c)의 상세 구조를 종래의 화소 회로와 비교하여 설명하도록 한다.
도 12를 참조하면, 개시된 발명의 또 다른 실시예에 따른 화소 회로는 수직 방향을 따라 적층되는 복수의 레이어에 각각 하나씩 배치되는 복수의 트랜지스터, 복수의 트랜지스터 중 하나의 트랜지스터에 인가되는 데이터 신호를 저장하도록 구성되는 커패시터(C1) 및 커패시터(C1)의 일 단에 연결되어 전류를 공급받는 발광 소자(OLED)를 포함할 수 있다.
보다 상세하게는, 복수의 트랜지스터는 커패시터(C1)에 일 단이 연결되고 타 단이 외부 신호 라인(Ext)과 연결되는 제1 트랜지스터(M1), 스캔 신호를 게이트 노드로 입력 받는 제2 트랜지스터(M2) 및 제2 트랜지스터(M2)의 일 단에 게이트 노드가 연결되고, 일 단이 발광 소자(OLED)와 연결되는 제3 트랜지스터(M3)를 포함할 수 있다.
다만, 도 12에 도시된 화소 회로의 구성은 예시적인 외부 보상 화소 회로의 구성일 뿐이며, 개시된 발명에 따른 멀티 레이어 화소 회로(1c)의 구성은 디스플레이의 설계 및 필요에 따라 달라질 수 있다.
도 12에 도시된 바와 같이, 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)는 수직 방향을 따라 적층되는 복수의 레이어(L1, L2, L3)에 각각 하나씩 배치될 수 있다. 또한, 커패시터(C1)는 제3 트랜지스터(M3)와 같은 레이어에 배치될 수 있다.
이에 따라, 복수의 레이어(L1, L2, L3)는 트랜지스터의 개수에 대응하여 총 3개로 구성될 수 있다. 다만, 개시된 발명은 이에 한정되지 않고 하나의 레이어에 하나 이상의 소자가 포함되도록 복수의 레이어의 개수가 소자의 개수보다 작을 수도 있다.
도 12에는 도시되지 않았으나, 개시된 발명의 다른 실시예에 따른 멀티 레이어 화소 회로(1c)는 데이터 신호를 화소 회로의 소자로 인가하도록 복수의 레이어의 아래에 배치되는 데이터 드라이버 및 게이트 신호를 화소 회로의 소자로 인가하도록 복수의 레이어의 아래에 배치되는 게이트 드라이버를 포함할 수 있다.
도 12를 참조하면, 제1 레이어(L1)에는 제1 트랜지스터(M1)가 배치될 수 있다. 또한, 제1 레이어(L1)의 상부에 배치되는 제2 레이어(L2)에는 제3 트랜지스터(M3), 커패시터(C1) 및 발광 소자(OLED)가 배치될 수 있다. 또한, 제2 레이어(L2)의 상부에 배치되는 제3 레이어(L3)에는 제2 트랜지스터(M2)가 배치될 수 있다.
다만, 개시된 발명은 이에 한정되지 않으며, 도 12에 도시된 각 레이어에 포함되는 소자의 종류는 예시적인 것일 뿐이다.
다만, 개시된 발명의 또 다른 실시예에 있어서, 제1 트랜지스터(M1)는 복수의 레이어 중 데이터 드라이버와 가장 가까운 레이어에 배치될 수 있다. 보다 상세하게는, 제1 트랜지스터(M1)는 외부 신호 라인(Ext)과 연결되는 트랜지스터로서, 외부 신호 라인(Ext)은 복수의 레이어의 아래에 배치되는 데이터드라이버와 연결될 수 있다.
따라서, 제1 트랜지스터(M1)는 데이터 드라이버와 가장 가까운 레이어인 제1 레이어(L1)에 배치될 수 있다.
따라서, 개시된 발명에 따른 화소 회로의 내부 소자들은 하나의 레이어에 나란하게 배치되지 않고 수직 방향으로 배치되는 복수의 레이어에 각각 배치됨으로써, 화소 회로의 전기적 연결은 구현하되 하나의 화소 회로가 차지하는 수평 면적을 최소화 할 수 있어 보다 집적도 높은 디스플레이 장치를 구현할 수 있는 기술적 효과가 존재한다.
또한, 도 8에 도시된 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)의 복수의 화소 회로(100) 각각은, 도 12에 도시된 개시된 발명의 또 다른 실시예에 따른 멀티 레이어 화소 회로(1c)와 같이 각각의 소자가 별도의 레이어에 배치되는 것으로 확장 실시 될 수 있다.
이에 따라, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로(1a)는 수평 면적이 최소화되면서도 복수의 신호 라인이 수직으로 연장되어 신호의 딜레이를 저감할 수 있는 실시예로 구현될 수도 있음은 물론이다.
개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 게이트 드라이버와 데이터 드라이버를 화소 회로의 아래에 배치함으로써 화소 회로 어레이와 각각의 드라이버의 거리 편차를 감소 시켜 신호의 딜레이를 최소화 할 수 있는 장점이 존재한다.
개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 복수의 화소 회로에 연결되는 신호 라인을 수평 방향이 아닌 수직 방향으로 배치함으로써 신호의 딜레이를 감소시킬 수 있는 장점이 존재한다.
또한, 개시된 발명의 일 실시예에 따른 멀티 레이어 화소 회로는 화소 회로에 포함되는 각종 소자들을 복수의 레이어에 분리 배치함으로써 단일 화소 회로가 차지하는 면적을 저감하여 집적도를 높일 수 있는 장점이 존재한다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 컨트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disK)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
1a, 1b, 1c; 멀티 레이어 화소 회로
M1; 제1 트랜지스터
M2; 제2 트랜지스터
M3; 제3 트랜지스터
M4; 제4 트랜지스터
M5; 제5 트랜지스터
M6; 제6 트랜지스터
M7; 제7 트랜지스터
C1; 커패시터
ELVDD; 공급 전원
OLED; 발광 소자
Scan(n-1); 제 n-1 스캔 신호
Scan(n); 제 n 스캔 신호
Em(n); 발광 신호
EXT(m); 외부 신호
Data(m); 데이터 신호
10; 데이터 신호 라인
20; 외부 신호 라인
30; 스캔 신호 라인
40; 센싱 신호 라인
L1; 제1 레이어
L2; 제2 레이어
L3; 제3 레이어
L4; 제4 레이어
L5; 제5 레이어
L6; 제6 레이어
L7; 제7 레이어
L8; 제8 레이어
100; 복수의 화소 회로

Claims (16)

  1. 데이터 신호 및 게이트 신호를 입력 받도록 수직 방향을 따라 배치되고 각각 발광 소자를 포함하는 복수의 화소 회로;
    상기 데이터 신호를 상기 복수의 화소 회로로 인가하도록 상기 복수의 화소 회로의 아래에 배치되는 데이터 드라이버;
    상기 게이트 신호를 상기 복수의 화소 회로로 인가하도록 상기 복수의 화소 회로의 아래에 배치되는 게이트 드라이버;
    상기 데이터 드라이버와 연결되어 상기 복수의 화소 회로 각각에 상기 데이터 신호를 인가하도록 상기 복수의 화소 회로의 적층 방향인 상기 수직 방향을 따라 연장되는 데이터 신호 라인; 및
    상기 게이트 드라이버와 연결되어 상기 복수의 화소 회로 각각에 상기 게이트 신호를 인가하도록 상기 복수의 화소 회로의 적층 방향인 상기 수직 방향을 따라 연장되는 스캔 신호 라인;을 포함하는 것을 특징으로 하는 멀티 레이어 화소 회로.
  2. 제1항에 있어서,
    상기 복수의 화소 회로 각각은
    센싱 신호를 게이트 노드로 입력 받는 제1트랜지스터;
    스캔 신호를 게이트 노드로 입력 받는 제2트랜지스터;
    상기 제2트랜지스터의 타 단에 게이트 노드가 연결되는 제3트랜지스터; 및
    상기 제3트랜지스터의 상기 게이트 노드와 일 단에 양 단이 연결되는 커패시터;를 포함하는 것을 특징으로 하는 멀티 레이어 화소 회로.
  3. 제2항에 있어서,
    상기 복수의 화소 회로에 포함된 복수의 제1트랜지스터의 게이트 노드와 연결되고, 상기 센싱 신호를 인가하도록 상기 복수의 화소 회로의 적층 방향인 상기 수직 방향을 따라 연장되는 센싱 신호 라인;을 포함하는 것을 특징으로 하는 멀티 레이어 화소 회로.
  4. 제3항에 있어서,
    상기 센싱 신호 라인은 상기 게이트 드라이버와 연결되는 것을 특징으로 하는 멀티 레이어 화소 회로.
  5. 제2항에 있어서,
    상기 복수의 화소 회로에 포함된 복수의 제1트랜지스터의 타 단과 연결되어 데이터를 읽어 내도록, 상기 복수의 화소 회로의 적층 방향인 상기 수직 방향을 따라 연장되는 외부 신호 라인;을 더 포함하는 것을 특징으로 하는 멀티 레이어 화소 회로.
  6. 제5항에 있어서,
    상기 외부 신호 라인은 상기 데이터 드라이버와 연결되는 것을 특징으로 하는 멀티 레이어 화소 회로.
  7. 제2항에 있어서,
    상기 제1트랜지스터, 상기 제2트랜지스터 및 상기 제3트랜지스터는 상기 수직 방향을 따라 정렬되는 복수의 레이어에 각각 배치되는 것을 특징으로 하는 멀티 레이어 화소 회로.
  8. 제1항에 있어서,
    상기 데이터 드라이버와 상기 게이트 드라이버는 상기 복수의 화소 회로의 아래에 나란하게 배치되는 것을 특징으로 하는 멀티 레이어 화소 회로.
  9. 수직 방향을 따라 적층되는 복수의 레이어에 각각 하나씩 배치 되는 복수의 트랜지스터;
    상기 복수의 트랜지스터 중 하나의 트랜지스터에 인가되는 데이터 신호를 저장하도록 구성되는 커패시터; 및
    상기 커패시터의 일 단에 연결되어 전류를 공급받는 발광소자;를 포함하는 것을 특징으로 하는 멀티 레이어 화소 회로.
  10. 제9항에 있어서,
    상기 복수의 트랜지스터는
    상기 커패시터에 일 단이 연결되고 타 단이 외부 신호 라인과 연결되는 제1트랜지스터;
    스캔 신호를 게이트 노드로 입력 받는 제2트랜지스터; 및
    상기 제2트랜지스터의 일 단에 게이트 노드가 연결되고, 일 단이 상기 발광소자와 연결되는 제3트랜지스터;를 포함하는 것을 특징으로 하는 멀티 레이어 화소 회로.
  11. 제10항에 있어서,
    상기 데이터 신호를 인가하도록 상기 복수의 레이어의 아래에 배치되는 데이터 드라이버; 및
    게이트 신호를 인가하도록 상기 복수의 레이어의 아래에 배치되는 게이트 드라이버;를 더 포함하는 것을 특징으로 하는 멀티 레이어 화소 회로.
  12. 제11항에 있어서,
    상기 제1트랜지스터는 상기 복수의 레이어 중 상기 데이터 드라이버와 가장 가까운 레이어에 배치되는 것을 특징으로 하는 멀티 레이어 화소 회로.
  13. 제9항에 있어서,
    상기 커패시터는 상기 복수의 레이어에 여러 개의 커패시터로 분할되어 배치되는 것을 특징으로 하는 멀티 레이어 화소 회로.
  14. 공급 전원에 일 단이 연결되는 커패시터;
    제 n 스캔 신호를 게이트 노드로 입력 받는 제1트랜지스터;
    일 단이 상기 제1트랜지스터의 타 단과 연결되는 제2트랜지스터;
    일 단이 상기 커패시터의 타 단과 연결되는 제3트랜지스터;
    제 n-1 스캔 신호를 게이트 노드로 입력 받고 타 단이 상기 커패시터의 상기 타 단과 연결되는 제4트랜지스터;
    일 단이 상기 공급 전원과 연결되고 타 단이 상기 제1트랜지스터의 타 단과 연결되는 제5트랜지스터;
    일 단이 상기 제3트랜지스터의 타 단과 연결되는 제6트랜지스터;
    상기 제 n-1 스캔 신호를 게이트 노드로 입력 받고 타 단이 상기 제6트랜지스터의 타 단과 연결되는 제7트랜지스터; 및
    수직 방향을 따라 적층되는 복수의 레이어;를 포함하는 것을 특징으로 하는 멀티 레이어 화소 회로.
  15. 제14항에 있어서,
    상기 커패시터, 상기 제1트랜지스터, 상기 제2트랜지스터, 상기 제3트랜지스터, 상기 제4트랜지스터, 상기 제5트랜지스터, 상기 제6트랜지스터 및 상기 제7트랜지스터는 상기 수직 방향을 따라 적층되는 상기 복수의 레이어에 분산 배치되는 것을 특징으로 하는 멀티 레이어 화소 회로.
  16. 제14항에 있어서,
    데이터 신호 및 게이트 신호를 복수의 트랜지스터로 인가하도록 상기 복수의 레이어의 아래에 배치되는 데이터 드라이버 및 게이트 드라이버;를 더 포함하는 것을 특징으로 하는 멀티 레이어 화소 회로.

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