KR20210025744A - 기판 가장자리의 베벨 식각 장치 및 그를 이용한 반도체 소자의 제조 방법 - Google Patents

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이호진
임동찬
김진남
문광진
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Abstract

본 발명은 기판 가장자리의 베벨 식각 장치 및 그를 이용한 반도체 소자의 제조 방법을 개시한다. 그의 장치는, 기판을 수납하는 척 플레이트와, 상기 척 플레이트의 외주면 상의 하부 링과, 상기 척 플레이트 상의 커버 플레이트과, 상기 커버 플레이트의 외주면 상의 상부 링을 포함한다. 상기 하부 링은 링 베이스와, 상기 링 베이스의 가장자리 상에 배치되어 상기 기판의 하부 측벽을 둘러싸고, 상기 상부 링의 외측 측벽 방향으로 연장하는 돌출부를 포함할 수 있다.

Description

기판 가장자리의 베벨 식각 장치 및 그를 이용한 반도체 소자의 제조 방법{apparatus for etching bevel of substrate edge and manufacturing method of semiconductor device using}
본 발명은 반도체 소자의 제조 장치 및 그의 제조 방법에 관한 것으로, 상세하게는 기판 가장자리의 베벨 식각 장치 및 그를 이용한 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 증가함에 따라 상기 반도체 소자의 다양하고 새로운 패키지 기술이 등장하고 있다. 예를 들어, 반도체 소자는 어플리케이션 프로세서(application processor), 메모리 소자, 및 이미지 센서를 포함할 수 있다. 어플리케이션 프로세서, 메모리 소자, 및 이미지 센서는 패키지 기술을 통해 단일 소자로 제조될 수 있다.
본 발명이 이루고자 하는 과제는 플라즈마에 의한 기판 하부 면의 손상을 방지할 수 있는 베벨 식각 장치를 제공하는 데 있다.
또한, 본 발명의 다른 과제는 기판 가장자리의 결함을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명은 베벨 식각 장치를 개시한다. 그의 장치는 기판을 수납하는 척 플레이트; 상기 척 플레이트의 외주면 상의 하부 링; 상기 척 플레이트 상의 커버 플레이트; 및 상기 커버 플레이트의 외주면 상의 상부 링을 포함한다. 여기서, 상기 하부 링은: 링 베이스; 및 상기 링 베이스의 가장자리 상에 배치되어 상기 기판의 하부 측벽을 둘러싸고, 상기 상부 링의 외측 측벽 방향으로 연장하는 돌출부를 포함할 수 있다.
본 발명의 일 예에 따른 베벨 식각 장치는 챔버; 상기 챔버 내에 배치되어 기판을 수납하는 척 플레이트; 상기 척 플레이트의 외주면 상에 배치되고, 상기 기판의 하부 모서리를 둘러싸는 돌출부를 갖는 하부 링; 상기 척 플레이트 상에 배치되는 커버 플레이트; 상기 커버 플레이트의 외주면 상에 배치되고, 상기 하부 링 상에 배치되는 상부 링; 및 상기 상부 링 및 상기 하부 링의 외곽에 배치된 바이어스 전극을 포함한다.
본 발명의 일 예에 따른 반도체 소자의 제조 방법은, 제 1 기판 상에 제 1 반도체 소자를 형성하는 단계; 제 2 기판 상에 제 2 반도체 소자를 형성하는 단계; 상기 제 2 반도체 소자 외곽의 상기 제 2 기판의 상부 모서리를 식각하여 계단식 홈을 형성하는 단계; 및 상기 제 1 반도체 소자 상에 상기 제 2 반도체 소자를 본딩하는 단계를 포함한다.
상술한 바와 같이, 본 발명의 실시에 따른 베벨 식각 장치는 기판의 하부 모서리를 둘러싸는 돌출부를 갖는 하부 PEZ 링을 이용하여 플라즈마에 의한 기판 하부 면의 손상을 방지할 수 있다. 또한, 본 발명의 반도체 소자의 제조 방법은 기판의 상부 모서리를 식각하여 계단식 홈을 형성하고, 상기 기판 하부 면의 연마 시에 상기 계단식 홈을 이용하여 기판 가장자리의 결함을 감소시킬 수 있다.
도 1은 본 발명의 개념에 따른 반도체 소자의 제조 방법의 일 예를 보여주는 플로우 챠트이다.
도 2 내지 도 7은 도 1의 반도체 소자의 제조 방법을 보여주는 공정 단면도들이다.
도 8은 도 3의 제 2 기판의 상부 모서리를 식각하는 베벨 식각 장치를 보여주는 단면도이다.
도 9는 도 8의 척 플레이트, 하부 PEZ 링, 커버 플레이트, 및 상부 PEZ 링의 일 예를 보여주는 단면도이다.
도 10은 도 9의 하부 PEZ 링의 일 예를 보여주는 사시도이다.
도 1은 본 발명의 개념에 따른 반도체 소자의 제조 방법의 일 예를 보여준다. 도 2 내지 도 7은 도 1의 반도체 소자의 제조 방법을 보여주는 공정 단면도들이다.
도 1 및 도 2를 참조하면, 제 1 제조 장치(미도시)는 제 1 기판(W1) 상에 제 1 반도체 소자(102)를 형성한다(S10). 제 1 제조 장치는 박막증착장치, 포토리소그래피 장치 및 식각 장치를 포함할 수 있으며, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 제 1 기판(W1)은 실리콘 웨이퍼를 포함할 수 있다. 제 1 기판(W1)은 약 300mm의 제 1 직경(D1)을 가질 수 있으며, 본 발명은 이에 한정되지 않을 수 있다. 제 1 반도체 소자(102)는 제 1 기판(W1)의 상부 면 상에 형성될 수 있다. 일 예로, 제 1 반도체 소자(102)는 메모리 소자일 수 있다. 예를 들어, 제 1 반도체 소자(102)는 DRAM 소자 또는 NAND Flash 메모리 소자를 포함할 수 있다. 이와 달리, 제 1 반도체 소자(102)는 어플리케이션 프로세서를 포함할 수 있으며, 본 발명은 이에 한정되지 않을 수 있다.
도 1 및 도 3을 참조하면, 제 2 제조 장치(미도시)는 제 2 기판(W2) 상에 제 2 반도체 소자(112)를 형성한다(S20). 제 2 제조 장치는 제 1 제조 장치와 동일할 수 있다. 또한, 제 2 기판(W2)은 제 1 기판(W1)과 동일할 수 있다. 예를 들어, 제 2 기판(W2)은 실리콘 웨이퍼를 포함할 수 있다. 제 2 기판(W2)은 약 300mm의 제 2 직경(D2)을 가질 수 있다. 제 2 반도체 소자(112)는 제 2 기판(W2)의 상부 면 상에 형성될 수 있다. 일 예로, 제 2 반도체 소자(112)는 이미지 센서를 포함할 수 있다.
도 8은 도 3의 제 2 기판(W2)의 상부 모서리를 식각하는 베벨 식각 장치(100)를 보여준다.
도 1, 도 4 및 도 8을 참조하면, 베벨 식각 장치(100)는 제 2 기판(W2)의 상부 모서리를 식각(etch and/or trim)하여 계단식 홈(stepped groove, 114)을 형성한다(S30). 베벨 식각 장치(100)는 플라즈마(P)를 제 2 기판(W2)의 상부 모서리(upper corner)에 국부적으로 제공하여 계단식 홈(114)을 형성할 수 있다. 일 예로, 계단식 홈(114)은 L자 모양으로 형성될 수 있다. 예를 들어, 계단식 홈(114)은 약 0.5mm 내지 약 3mm의 제 1 폭(WD1)과 약 3㎛ 내지 약 30㎛의 제 1 높이(H1)를 가질 수 있다.
도 8을 참조하면, 베벨 식각 장치(100)는 챔버(10), 척 플레이트(20), 하부 PEZ 링(Plasma Exclusion Zone ring, 30), 바이어스 전극(40), 커버 플레이트(50), 및 상부 PEZ 링(60)을 포함할 수 있다.
챔버(10)는 제 2 기판(W2)에 대해 외부로부터 밀폐된 공간을 제공할 수 있다. 챔버(10)는 상압보다 낮은 진공압을 가질 수 있다.
척 플레이트(20)는 챔버(10) 내에 배치될 수 있다. 척 플레이트(20)는 제 2 기판(W2)을 수납할 수 있다. 척 플레이트(20)는 제 2 기판(W2)의 중심을 지지할 수 있다. 일 예로, 척 플레이트(20)는 척 베이스(22) 및 유전체 층(24)을 포함할 수 있다. 척 베이스(22)는 알루미늄 합금을 포함할 수 있다. 유전체 층(24)은 척 베이스(22) 상에 배치될 수 있다. 유전체 층(24)은 알루미늄 산화물(Al2O3)의 세라믹을 포함할 수 있으며 본 발명은 이에 한정되지 않을 수 있다.
소스 파워 공급부(26)가 챔버(10)의 외부에 제공될 수 있다. 소스 파워 공급부(26)는 척 베이스(22)에 연결되어 소스 파워(28)를 공급할 수 있다. 척 베이스(22)는 소스 파워(28)를 이용하여 제 2 기판(W2)의 가장자리 상에 플라즈마(P)를 생성할 수 있다. 예를 들어, 소스 파워(28)는 약 13.56MHz의 주파수를 가질 수 있다.
도 9는 도 8의 척 플레이트(20), 하부 PEZ 링(30), 커버 플레이트(50), 및 상부 PEZ 링(60)의 일 예를 보여준다.
도 9를 참조하면, 척 플레이트(20), 하부 PEZ 링(30), 커버 플레이트(50) 및 상부 PEZ 링(60)은 제 2 기판(W2)의 상부 모서리를 플라즈마(P)에 제한적 및/또는 선택적으로 노출시킬 수 있다. 하부 PEZ 링(30)은 척 플레이트(20)의 둘레에 배치되어 제 2 기판(W2)의 가장자리를 지지할 수 있다. 커버 플레이트(50)는 제 2 기판(W2)의 중심을 덮을 수 있다. 상부 PEZ 링(60)은 커버 플레이트(50)의 둘레에 배치되어 제 2 기판(W2)의 가장자리 일부를 덮을 수 있다.
이하, 하부 PEZ 링(30), 커버 플레이트(50) 및 상부 PEZ 링(60)에 대해 구체적으로 설명한다.
하부 PEZ 링(30)은 척 플레이트(20)의 측벽(sidewall) 및/또는 외주면(circumference) 상에 배치될 수 있다. 예를 들어, 하부 PEZ 링(30)은 Al2O3 또는 Y2O3의 세라믹을 포함할 수 있다. 일 예로, 하부 PEZ 링(30)은 L자 단면을 가질 수 있다. 하부 PEZ 링(30)은 제 2 기판(W2)의 하부 모서리(lower corner)를 둘러쌀 수 있다. 하부 PEZ 링(30)은 제 2 기판(W2) 가장지리의 하부 면 및 하부 모서리 상의 플라즈마(P)를 차단(block)시킬 수 있다.
도 10은 도 9의 하부 PEZ 링(30) 의 일 예를 보여준다.
도 9 및 도 10을 참조하면, 하부 PEZ 링(30)은 링 베이스(32)와 돌출부(34)를 포함할 수 있다.
링 베이스(32)는 제 2 기판(W2)의 가장자리를 지지할 수 있다. 링 베이스(32)의 상부 면은 척 플레이트(20)의 유전체 층(24)의 상부 면과 공면일 수 있다. 링 베이스(32)는 약 10mm 내지 약 50mm의 제 2 폭(WD2)을 가질 수 있다.
돌출부(34)는 링 베이스(32)의 가장자리 상에 배치될 수 있다. 돌출부(34)는 상부 PEZ 링(60)의 측벽 방향으로 연장할 수 있다. 돌출부(34)는 제 2 기판(W2)의 하부 측벽 및/또는 하부 모서리를 둘러싸고, 상기 제 2 기판(W2)의 상부 모서리를 플라즈마(P)에 노출시킬 수 있다. 돌출부(34)는 플라즈마(P)에 의한 제 2 기판(W2)의 하부 면 및 하부 모서리의 손상을 방지할 수 있다. 돌출부(34)는 제 2 기판(W2)의 제 2 직경(D2)과 동일한 내경(ID)을 가질 수 있다. 제 2 기판(W2)의 제 2 직경(D2)이 약 300mm일 경우, 돌출부(34)의 내경(ID)은 약 300mm일 수 있다. 제 2 기판(W2)이 약 775㎛의 두께를 가질 경우, 돌출부(34)는 링 베이스(32)의 상부 면으로부터 약 745㎛ 내지 약 772㎛의 제 2 높이(H2)를 가질 수 있다. 돌출부(34)는 제 2 기판(W2)의 상부 모서리를 약 3㎛ 내지 약 30㎛의 제 1 높이(H1)로 플라즈마(P)에 노출시킬 수 있다. 플라즈마(P)는 제 2 기판(W2)의 상부 모서리의 일부를 식각하여 계단식 홈(114)을 형성시킬 수 있다.
도 8 및 도 10을 참조하면, 바이어스 전극(40)은 하부 PEZ 링(30) 및/또는 상부 PEZ 링(60)의 외곽의 챔버(10) 내에 배치될 수 있다. 일 예로, 바이어스 전극(40)은 하부 PEZ 링(30) 및/또는 상부 PEZ 링(60)의 모서리들에 배치될 수 있다. 예를 들어, 바이어스 전극(40)은 링 모양을 가질 수 있다. 바이어스 전극(40)은 플라즈마(P)를 제 2 기판(W2)의 상부 모서리에 집중시킬 수 있다. 일 예로, 바이어스 전극(40)은 하부 전극(42)과 상부 전극(44)을 포함할 수 있다.
하부 전극(42)은 하부 PEZ 링(30) 아래에 배치될 수 있다. 플라즈마(P)가 하부 전극(42)과 상부 전극(44) 사이에 제공(accommodated)될 수 있다. 하부 전극(42)은 바이어스 파워 공급부(46)에 연결될 수 있다. 바이어스 파워 공급부(46)는 바이어스 파워(48)를 하부 전극(42)에 공급할 수 있다. 하부 전극(42)은 바이어스 파워(48)를 이용하여 플라즈마(P)를 제 2 기판(W2)의 상부 모서리에 집중시킬 수 있다. 바이어스 파워(48)는 약 2MHz 내지 약 60MHz의 주파수를 가질 수 있다. 이와 달리, 하부 전극(42)은 접지될 수 있으며, 본 발명은 이에 한정되지 않을 수 있다.
상부 전극(44)은 하부 전극(42) 상에 배치될 수 있다. 상부 전극(44)은 상부 PEZ 링(60) 상에 배치될 수 있다. 상부 전극(44)은 접지될 수 있다. 이와 달리, 상부 전극(44)은 바이어스 파워 공급부(46)에 연결될 수 있다. 상부 전극(44)은 바이어스 파워(48)를 이용하여 플라즈마(P)를 제 2 기판(W2)의 상부 모서리에 집중시킬 수 있다.
도 8 내지 도 10을 참조하면, 커버 플레이트(50)는 척 플레이트(20) 상의 챔버(10) 내에 배치될 수 있다. 일 예로, 커버 플레이트(50)는 척 플레이트(20)에 중첩될 수 있다. 예를 들어, 커버 플레이트(50)는 퀄츠를 포함할 수 있다. 이와 달리, 커버 플레이트(50)는 Al2O3 또는 Y2O3의 세라믹을 포함할 수 있으며, 본 발명은 이에 한정되지 않을 수 있다.
가스 공급부(52)가 커버 플레이트(50)에 연결될 수 있다. 가스 공급부(52)는 반응 가스(54)를 커버 플레이트(50)에 공급할 수 있다. 일 예로, 커버 플레이트(50)는 홀(51)을 가질 수 있다. 반응 가스(54)는 홀(51)을 통해 제 2 기판(W2)의 상부 면에 제공될 수 있다. 반응 가스(54)는 제 2 기판(W2)의 상부 면을 따라, 상부 PEZ 링(60) 외곽의 플라즈마(P) 내에 제공될 수 있다. 예를 들어, 커버 플레이트(50)와 제 2 기판(W2) 사이의 간격은 약 1mm이하일 수 있다. 커버 플레이트(50)의 하부 면과 제 2 기판(W2)의 상부 면 사이의 간격이 플라즈마(P)의 쉬스(sheath) 폭보다 작기 때문에 플라즈마(P)는 커버 플레이트(50) 및 제 2 기판(W2) 사이에 생성될 수 없다. 반응 가스(54)는 제 2 기판(W2)의 상부 모서리의 식각 반응을 활성화시킬 수 있다. 일 예로, 반응 가스(54)는 식각 가스일 수 있다. 예를 들어, 반응 가스(54)는 SF6, CF4, HF, 또는 NF3를 포함할 수 있다.
상부 PEZ 링(60)은 커버 플레이트(50)의 측벽 및/또는 외주면 상에 배치될 수 있다. 상부 PEZ 링(60)의 하부 면은 커버 플레이트(50)의 하부 면과 공면일 수 있다. 예를 들어, 상부 PEZ 링(60)은 Al2O3 또는 Y2O3의 세라믹을 포함할 수 있다. 상부 PEZ 링(60)은 제 2 기판(W2)의 가장자리를 덮을 수 있다. 상부 PEZ 링(60)의 하부 면과 제 2 기판(W2)의 상부 면 사이의 간격이 플라즈마(P)의 쉬스 폭보다 작기 때문에 플라즈마(P)는 상부 PEZ 링(60)과 제 2 기판(W2) 사이에 생성될 수 없다.
일 예로, 상부 PEZ 링(60)은 하부 PEZ 링(30)보다 두꺼울 수 있다. 상부 PEZ 링(60)은 하부 PEZ 링(30)의 제 2 폭(WD2)보다 좁은 제 3 폭(WD3)을 가질 수 있다. 상부 PEZ 링(60)은 돌출부(34)의 내경(ID)보다 작은 외경(OD)을 가질 수 있다. 즉, 돌출부(34)는 상부 PEZ 링(60)의 외경(OD)보다 큰 내경(ID)을 가질 수 있다. 예를 들어, 상부 PEZ 링(60)의 외경(OD)은 약 294mm 내지 약 299mm일 수 있다. 상부 PEZ 링(60)은 제 2 기판(W2)의 상부 모서리를 플라즈마(P)에 노출시킬 수 있다. 노출된 제 2 기판(W2)의 상부 모서리는 약 0.5mm 내지 약 3mm의 제 1 폭(WD1)을 가질 수 있다.
다시 도 1 및 도 5를 참조하면, 본딩 장치(미도시)는 제 2 반도체 소자(112)를 제 1 반도체 소자(102)에 본딩한다(S40). 일 예로, 제 2 반도체 소자(112)를 제 1 반도체 소자(102)에 본딩하는 단계(S40)는 웨이퍼 투 웨이퍼(wafer to wafer) 본딩 방법을 포함할 수 있다. 제 2 기판(W2)의 상부 면은 제 1 기판(W1)의 상부 면 상에 본딩될 수 있다. 도시되지는 않았지만, 제 1 반도체 소자(102)의 패드는 제 2 반도체 소자(112)의 패드 상에 본딩될 수 있다.
도 1 및 도 6을 참조하면, 연마 장치(미도시)는 제 2 기판(W2)의 하부 면을 연마하여 계단식 홈(114)을 노출한다(S50). 예를 들어, 계단식 홈(114)의 바닥은 제거되고, 상기 계단식 홈(114)의 측벽은 노출될 수 있다. 일 예로, 제 2 기판(W2)의 하부 면을 연마하는 단계(S50)는 제 2 기판(W2)의 백 랩 공정(back lap process) 또는 백 그라인드 공정(back grind process)일 수 있다. 제 2 기판(W2)은 약 3㎛ 내지 약 30㎛의 제 1 높이(H1)를 갖도록 연마될 수 있다. 계단식 홈(114)이 노출되면, 제 2 기판(W2)은 약 294mm 내지 299mm의 제 3 직경(D3)을 가질 수 있다. 계단식 홈(114)은 제 2 기판(W2) 하부 면의 연마 공정 중에 생성되는 제 2 기판(W2)의 크랙 파편(debris) 또는 파티클의 결함을 감소시킬 수 있다. 계단식 홈(114)이 없을 경우, 제 2 기판(W2)의 상부 모서리의 베벨(bevel)은 연마 공정 중에 크랙 파편 또는 파티클을 유발시킬 수 있었다.
도 1 및 도 7을 참조하면, 커팅 장치(120)는 제 1 기판(W1) 및 제 2 기판(W2)을 제 1 반도체 소자(102) 및 제 2 반도체 소자(112)에 따라 커팅하여 상기 제 1 기판(W1) 및 제 2 기판(W2)으로부터 반도체 칩(C)을 분리한다(S60). 커팅 장치(120)는 쏘잉 장치 및/또는 레이저 커팅 장치를 포함할 수 있다. 반도체 칩(C)은 제 1 반도체 소자(102) 및 제 2 반도체 소자(112)의 본딩 구조 또는 적층 구조를 가질 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판을 수납하는 척 플레이트;
    상기 척 플레이트의 외주면 상의 하부 링;
    상기 척 플레이트 상의 커버 플레이트; 및
    상기 커버 플레이트의 외주면 상의 상부 링을 포함하되,
    상기 하부 링은:
    링 베이스; 및
    상기 링 베이스의 가장자리 상에 배치되어 상기 기판의 하부 측벽을 둘러싸고, 상기 상부 링의 외측 측벽 방향으로 연장하는 돌출부를 포함하는 베벨 식각 장치.
  2. 제 1 항에 있어서,
    상기 돌출부는 상기 상부 링의 외경보다 큰 내경을 갖는 베벨 식각 장치.
  3. 제 2 항에 있어서,
    상기 돌출부의 내경은 300mm이고,
    상기 상부 링의 외경은 294mm 내지 299mm인 베벨 식각 장치.
  4. 제 1 항에 있어서,
    상기 링 베이스의 상부 면은 상기 척 플레이트의 상부 면과 공면인 베벨 식각 장치.
  5. 제 4 항에 있어서,
    상기 돌출부는 상기 링 베이스의 상부 면으로부터 745㎛ 내지 772㎛의 높이를 갖는 베벨 식각 장치.
  6. 제 1 항에 있어서,
    상기 커버 플레이트는 상기 척 플레이트에 중첩되는 베벨 식각 장치.
  7. 제 6 항에 있어서,
    상기 링 베이스는 상기 상부 링의 폭보다 큰 폭을 갖는 베벨 식각 장치.
  8. 제 1 항에 있어서,
    상기 상부 링은 상기 하부 링보다 두꺼운 베벨 식각 장치.
  9. 제 1 항에 있어서,
    상기 상부 링의 하부 면은 상기 커버 플레이트의 하부 면과 공면인 베벨 식각 장치.
  10. 제 1 항에 있어서,
    상기 상부 링 및 상기 하부 링은 상기 기판의 상부 모서리를 노출시키는 베벨 식각 장치.
  11. 챔버;
    상기 챔버 내에 배치되어 기판을 수납하는 척 플레이트;
    상기 척 플레이트의 외주면 상에 배치되고, 상기 기판의 하부 모서리를 둘러싸는 돌출부를 갖는 하부 링;
    상기 척 플레이트 상에 배치되는 커버 플레이트;
    상기 커버 플레이트의 외주면 상에 배치되고, 상기 하부 링 상에 배치되는 상부 링; 및
    상기 상부 링 및 상기 하부 링의 외곽에 배치된 바이어스 전극을 포함하는 베벨 식각 장치.
  12. 제 11 항에 있어서,
    상기 바이어스 전극은:
    상기 하부 링의 하부에 배치된 하부 전극; 및
    상기 하부 전극 및 상기 상부 링 상에 배치되는 상부 전극을 포함하는 베벨 식각 장치.
  13. 제 12 항에 있어서,
    상기 하부 전극에 연결되고, 상기 하부 전극에 바이어스 파워를 공급하는 바이어스 파워 공급 부를 더 포함하는 베벨 식각 장치.
  14. 제 11 항에 있어서,
    상기 척 플레이트는:
    척 베이스; 및
    상기 척 베이스 상의 유전 층을 포함하는 베벨 식각 장치.
  15. 제 14 항에 있어서,
    상기 척 베이스에 연결되고, 상기 척 베이스에 소스 파워를 공급하는 소스 파워 공급부를 더 포함하는 베벨 식각 장치.
  16. 제 1 기판 상에 제 1 반도체 소자를 형성하는 단계;
    제 2 기판 상에 제 2 반도체 소자를 형성하는 단계;
    상기 제 2 반도체 소자 외곽의 상기 제 2 기판의 상부 모서리를 식각하여 계단식 홈을 형성하는 단계; 및
    상기 제 1 반도체 소자 상에 상기 제 2 반도체 소자를 본딩하는 단계를 포함하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 2 기판의 하부 면을 연마하여 상기 계단식 홈을 노출하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  18. 제 16 항에 있어서,
    상기 계단식 홈은 L자 모양으로 형성되는 반도체 소자의 제조 방법.
  19. 제 16 항에 있어서,
    상기 제 1 반도체 소자는 메모리 소자를 포함하는 반도체 소자의 제조 방법.
  20. 제 16 항에 있어서,
    상기 제 2 반도체 소자는 이미지 센서를 포함하는 반도체 소자의 제조방법.

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