KR20210008016A - 공진 에너지 전달에 기초한 양자 도트 led 설계 - Google Patents

공진 에너지 전달에 기초한 양자 도트 led 설계 Download PDF

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Abstract

본 출원의 실시형태들은 발광 나노구조체들을 사용한 조명 디바이스들에 관한 것이다. 조명 디바이스는, 제 1 전도성 층, 제 2 전도성 층, 정공 수송 층, 전자 수송 층 및 복수의 발광 나노구조체들을 포함하는 재료 층을 포함한다. 정공 수송 층 및 전자 수송 층은 제 1 전도성 층과 제 2 전도성 층 사이에 각각 배치된다. 재료 층은 정공 수송 층과 전자 수송 층 사이에 배치되고 그 두께에 하나 이상의 불연속부들을 포함하여, 정공 수송 층 및 전자 수송 층이 하나 이상의 불연속부들에서 서로 콘택한다. 공진 에너지 전달이 불연속부들에서의 여기자들과 발광 나노구조체들 사이에서 발생한다.

Description

공진 에너지 전달에 기초한 양자 도트 LED 설계
본 출원은 양자 도트 (quantum dot) 방출 기술에 관한 것이고, 양자 도트들을 사용한 조명 디바이스들에 관한 것이다.
반경들이 벌크 여기자 보어 반경 (bulk exciton Bohr radius) 보다 작은 반도체 나노결정질들 (양자 도트들) 은 물질의 분자 형태와 벌크 형태의 중간인 재료들의 부류를 구성한다. 모든 3 차원들에서의 전자 및 정공 양자 모두의 양자 구속은 결정질 사이즈를 감소시킴에 따라 재료의 유효 밴드 갭의 증가를 야기한다. 결과적으로, 양자 도트들의 광 흡수 및 방출 양자 모두는 그 도트들의 사이즈가 작아짐에 따라 청색 (더 높은 에너지들) 으로 시프트한다. LCD들과 같은 디스플레이 디바이스들에 양자 도트들을 통합하면, 전체 전력 소비를 감소시키면서 매우 강렬한 컬러들을 생성하는 것으로 나타났다. 양자 도트들은, 그들의 낮은 전력 소비, 낮은 제조 비용, 및 매우 강렬한 광 출력으로 인해 바람직한 특성들을 제공한다.
최근에, 양자 도트들이 발광 다이오드들 (QD-LED들) 에 통합되었고, 여기서 그 양자 도트들을 포함하는 발광 층에 전자들 및 정공들 양자 모두를 주입하여, 양자 도트들의 에너지 상태들을 자극한다. CdSe 기반 적색 QD-LED들은, 외부 양자 효율들 (EQE) 이 QD-LED 효율에 대한 이론적 한계에 가까운 20% 이상인 것으로 보고되었다. 그에 반해서, 최상으로 보고된 InP 기반 QD-LED들은 EQE들이 2.3% (적색) 및 3.5% (녹색) 에 불과하였다. 이러한 차이는 부분적으로는, 근접 패킹된 필름들 내로 디포짓될 때 InP 양자 도트들이 나타내는 ??칭 (quenching) 으로 인한 것일 수도 있다. 양자 도트들의 낮은 양자 수율에 대응하기 위한 하나의 접근법은 코어 재료 주위의 쉘 두께를 증가시키는 것이다. 그러나, 쉘 두께를 증가시키면, 양자 도트들 내로의 및 사이의 전하 주입 및 수송 장벽도 증가하여, 관련 밝기 레벨들에 도달하기 위해 더 높은 전압들을 요구한다. 이러한 높은 동작 전압들은, 열악한 전력 효율 뿐만 아니라 감소된 안정성을 갖는 디바이스들을 초래한다.
본 출원의 실시형태들은 개선된 양자 수율 및 상대적으로 낮은 동작 전압들 양자 모두를 갖는 양자 도트들을 사용한 디바이스들에 관한 것이다.
일 실시형태에 따르면, 조명 디바이스는, 제 1 전도성 층, 제 2 전도성 층, 정공 수송 층, 전자 수송 층 및 복수의 발광 나노구조체들을 포함한다. 정공 수송 층 및 전자 수송 층은 제 1 전도성 층과 제 2 전도성 층 사이에 각각 배치된다. 하나의 실시형태에서, 복수의 발광 나노구조체들은 전자 수송 층과 정공 수송 층 사이의 별도의 층에 배치되며, 그 별도의 층은 별도의 층의 두께를 통해 복수의 불연속부들 (discontinuities) 을 가져, 정공 수송 층 및 전자 수송 층이 복수의 불연속부들에서 서로 콘택한다. 불연속부들은 랜덤 또는 규칙적 패턴을 형성할 수도 있다. 다른 실시형태에서, 복수의 발광 나노구조체들은 전자 수송 층에 배치된다. 다른 실시형태에서, 복수의 발광 나노구조체들은 정공 수송 층에 배치된다. 다른 실시형태에서, 복수의 발광 나노구조체들은 정공 수송 층 및 전자 수송 층 양자 모두를 포함하는 혼합 층에 배치된다.
다른 실시형태에 따르면, QD-LED 디바이스는 층 스택을 포함하고, 그 층 스택은, 제 1 전도성 층, 제 2 전도성 층, 정공 수송 층, 전자 수송 층 및 복수의 양자 도트들을 포함하는 층을 갖는다. 정공 수송 층 및 전자 수송 층은 제 1 전도성 층과 제 2 전도성 층 사이에 각각 배치된다. 하나의 실시형태에서, 복수의 양자 도트들은 전자 수송 층과 정공 수송 층 사이의 별도의 층에 배치되며, 그 별도의 층은 별도의 층의 두께를 통해 복수의 불연속부들을 가져, 정공 수송 층 및 전자 수송 층이 복수의 불연속부들에서 서로 콘택한다. 불연속부들은 랜덤 또는 규칙적 패턴을 형성할 수도 있다. 다른 실시형태에서, 복수의 양자 도트들은 전자 수송 층에 배치된다. 다른 실시형태에서, 복수의 양자 도트들은 정공 수송 층에 배치된다. 다른 실시형태에서, 복수의 양자 도트들은 정공 수송 층 및 전자 수송 층 양자 모두를 포함하는 혼합 층에 배치된다. QD-LED 디바이스는 또한, 제 1 전도성 층에 커플링된 제 1 콘택, 제 2 전도성 층에 커플링된 제 2 콘택, 및 층 스택을 둘러싸는 캡슐화 재료를 포함한다.
조명 디바이스를 형성하는 예시적인 방법은 제 1 재료 층을 형성하기 위해 전도성 기판 위에 제 1 재료를 배치하는 단계를 포함하고, 제 1 재료 층은 정공 수송 층 또는 전자 수송 층이다. 방법은 제 1 재료 층 위에 발광 나노구조체들의 층을 배치하는 단계를 더 포함한다. 발광 나노구조체들의 층은 발광 나노구조체들의 층의 두께에 복수의 불연속부들을 포함한다. 방법은 또한, 제 2 재료 층을 형성하기 위해 발광 나노구조체들의 층 위에 제 2 재료를 배치하는 단계를 포함하고, 제 2 재료는 전자 수송 층 또는 정공 수송 층이다. 제 2 재료 층은 발광 나노구조체들의 층의 복수의 불연속부들에서 제 1 재료 층에 콘택한다. 방법은 또한, 제 2 재료 층 위에 전도성 재료를 배치하는 단계를 포함한다.
조명 디바이스를 형성하는 다른 예시적인 방법은 제 1 재료 층을 형성하기 위해 전도성 기판 위에 제 1 재료를 배치하는 단계를 포함하고, 제 1 재료 층은 정공 수송 층이다. 방법은 제 2 재료 층을 형성하기 위해 제 1 재료 층 위에 제 2 재료를 배치하는 단계를 더 포함하고, 제 2 재료 층은 전자 수송 층이고 복수의 발광 나노구조체들을 포함한다. 방법은 또한, 제 2 재료 층 위에 전도성 재료를 배치하는 단계를 포함한다.
조명 디바이스를 형성하는 다른 예시적인 방법은 제 1 재료 층을 형성하기 위해 전도성 기판 위에 제 1 재료를 배치하는 단계를 포함하고, 제 1 재료 층은 정공 수송 층이고 복수의 발광 나노구조체들을 포함한다. 방법은 제 2 재료 층을 형성하기 위해 제 1 재료 층 위에 제 2 재료를 배치하는 단계를 더 포함하고, 제 2 재료 층은 전자 수송 층이다. 방법은 또한, 제 2 재료 층 위에 전도성 재료를 배치하는 단계를 포함한다.
조명 디바이스를 형성하는 다른 예시적인 방법은 전도성 기판 위에 혼합 재료 층을 배치하는 단계를 포함하고, 혼합 재료 층은 전자 수송 재료, 정공 수송 재료, 및 복수의 발광 나노구조체들을 포함한다. 방법은 또한, 혼합 재료 층 위에 전도성 재료를 배치하는 단계를 포함한다.
본 발명의 추가의 특징들 및 이점들 뿐만 아니라 본 발명의 다양한 실시형태들의 구조 및 동작은 첨부 도면들을 참조하여 이하에 상세히 설명된다. 본 발명은 본 명세서에서 설명된 특정 실시형태들에 한정되지 않음을 유의한다. 그러한 실시형태들은 본 명세서에서 오직 예시적인 목적들을 위해 제시된다. 추가적인 실시형태들은 본 명세서에 포함된 교시들에 기초하여 당업자에게 자명할 것이다.
본 명세서에 통합되고 명세서의 부분을 형성하는 첨부 도면들은, 본 실시형태들을 예시하고, 그리고, 그 설명과 함께, 추가로, 본 실시형태들의 원리들을 설명하도록 그리고 당업자로 하여금 본 실시형태들을 제조 및 이용할 수 있게 하도록 제공된다.
도 1 은 발광 나노입자들을 사용한 표준 LED 구조체를 예시한다.
도 2 는 일 실시형태에 따른, 발광 나노입자들을 사용한 LED 구조체를 예시한다.
도 3 은 일 실시형태에 따른, 발광 나노입자들을 사용한 다른 LED 구조체를 예시한다.
도 4 는 일 실시형태에 따른, 발광 나노입자들을 사용한 다른 LED 구조체를 예시한다.
도 5 는 일 실시형태에 따른, 발광 나노구조체들을 사용한 패키징된 LED 디바이스를 예시한다.
도 6 은 일 실시형태에 따른, 조명 디바이스에 대한 예시적인 제조 방법의 플로우차트를 예시한다.
도 7 은 일 실시형태에 따른, 나노구조체의 단면도의 개략도이다.
도 8 은 일 실시형태에 따른, 나노구조체 필름의 개략도이다.
도 9a 및 도 9b 는 일부 실시형태들에 따른, 발광 나노구조체들을 사용한 LED 디바이스들의 디바이스 특성들을 예시한다.
도 10 은 일 실시형태에 따른, 조명 디바이스의 부분의 주사 전자 현미경 (SEM) 이미지이다.
본 실시형태들의 특징들 및 이점들은 도면들과 함께 취해질 경우에 이하에 제시된 상세한 설명으로부터 더 자명하게 될 것이며, 도면들에 있어서 동일한 참조 부호들은 전반에 걸쳐 대응하는 엘리먼트들을 식별한다. 도면들에 있어서, 동일한 참조 부호들은 일반적으로 동일한, 기능적으로 유사한, 및/또는 구조적으로 유사한 엘리먼트들을 표시한다. 엘리먼트가 처음 나타나는 도면은 대응하는 참조 부호에서 최좌측 숫자(들)에 의해 표시된다.
특정 구성들 및 배열들이 논의될 수도 있지만, 이는 오직 예시적인 목적들을 위해 수행됨이 이해되어야 한다. 당업자는, 다른 구성들 및 배열들이 본 발명의 사상 및 범위로부터 일탈함 없이 사용될 수 있음을 인정할 것이다. 본 발명은 또한 본 명세서에서 구체적으로 언급된 것들을 넘어 다양한 다른 애플리케이션들에서 채용될 수 있음이 당업자에게 자명할 것이다.
"하나의 실시형태", "일 실시형태", "예시적인 실시형태" 등에 대한 명세서에서의 언급들은, 설명된 실시형태가 특정 특징, 구조, 또는 특성을 포함할 수도 있음을 나타내지만, 모든 실시형태가 그 특정 특징, 구조, 또는 특성을 반드시 포함하는 것은 아닐 수도 있음을 유의한다. 더욱이, 그러한 어구들이 반드시 동일한 실시형태를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성은, 일 실시형태와 관련하여 설명되는 경우, 그것은 명시적으로 설명되든 아니든 간에 다른 실시형태들과 관련하여 그러한 특징, 구조 또는 특성을 달성하기 위한 당업자의 지식 내일 것이다.
재료들의 양들, 비율들, 재료들의 물리적 특성들, 및/또는 사용을 나타내는 이 설명에서의 모든 수치들은, 달리 명시적으로 표시된 경우를 제외하고는 단어 "약" 에 의해 수식되는 것으로 이해되어야 한다.
본 명세서에서 사용된 용어들
실시형태들에 있어서, 용어 "디스플레이 디바이스" 는 디스플레이 스크린 상에의 데이터의 가시적 표현 (visible representation) 을 허용하는 엘리먼트들의 배열체를 지칭한다. 적합한 디스플레이 스크린들은 다양한 평면, 곡면 또는 달리 형상화된 스크린들, 필름들, 시트들 또는 사용자에게 시각적으로 정보를 디스플레이하기 위한 다른 구조체들을 포함할 수도 있다. 본 명세서에서 설명된 디스플레이 디바이스들은, 예를 들어, 액정 디스플레이 (LCD) 를 포괄하는 디스플레이 시스템들, 텔레비전들, 컴퓨터들, 모바일 폰들, 스마트 폰들, 개인 디지털 보조기들 (PDA들), 게이밍 디바이스들, 전자 판독 디바이스들, 디지털 카메라들, 태블릿들, 웨어러블 디바이스들, 카 내비게이션 시스템들 등에 포함될 수도 있다.
본 명세서에서 사용된 바와 같은 용어 "약" 은 주어진 양의 값이 그 값의 ±10% 만큼 변하는 것을 나타낸다. 예를 들어, "약 100 nm" 는 90 nm 로부터 110 nm 까지를 포함한 사이즈들의 범위를 포괄한다.
본 명세서에서 사용된 바와 같은 용어 "실질적으로" 는 주어진 양의 값이 그 값의 ±1% 내지 ±5% 만큼 변하는 것을 나타낸다.
실시형태들에 있어서, 용어 "반응 혼합물을 형성하는 것" 또는 "혼합물을 형성하는 것" 은 성분들이 서로 반응하여 제 3 성분을 형성하기에 적합한 조건들 하에서 적어도 2 개의 성분들을 용기 내에서 결합하는 것을 지칭한다.
본 명세서에서 사용된 바와 같은 용어 "나노구조체" 는 약 500 nm 미만의 치수를 갖는 적어도 하나의 영역 또는 특성 치수 (characteristic dimension) 를 갖는 구조체를 지칭한다. 일부 실시형태들에서, 나노구조체는 약 200 nm 미만, 약 100 nm 미만, 약 50 nm 미만, 약 20 nm 미만, 또는 약 10 nm 미만의 치수를 갖는다. 통상적으로, 영역 또는 특성 치수는 구조체의 가장 작은 축을 따라 있을 것이다. 그러한 구조체들의 예들은, 나노와이어들, 나노로드들, 나노튜브들, 분기된 나노구조체들, 나노테트라포드들, 트리포드들, 바이포드들, 나노결정들, 나노도트들, QD들, 나노입자들 등을 포함한다. 나노구조체들은, 예를 들면, 실질적으로 결정질, 실질적으로 단결정질, 다결정질, 비정질, 또는 이들의 조합일 수 있다. 일부 실시형태들에서, 나노구조체의 3 개의 치수들의 각각은 약 500 nm 미만, 약 200 nm 미만, 약 100 nm 미만, 약 50 nm 미만, 약 20 nm 미만, 또는 약 10 nm 미만의 치수를 갖는다.
본 명세서에서 사용된 바와 같은 용어 "QD" 또는 "나노결정" 은 실질적으로 단결정질인 나노구조체들을 지칭한다. 나노결정은 약 500 nm 미만의, 그리고 약 1 nm 미만의 정도에 이르기까지의 치수를 갖는 적어도 하나의 영역 또는 특성 치수를 갖는다. 용어들 "나노결정", "QD", "나노도트", 및 "도트" 는 당업자에 의해 동일한 구조들을 나타내는 것으로 용이하게 이해되고 본 명세서에서 상호교환가능하게 사용된다. 본 발명은 또한 다결정질 또는 비정질 나노결정들의 사용을 포괄한다.
나노구조체들을 참조하여 사용될 경우 용어 "헤테로구조체" 는 적어도 2 개의 상이한 및/또는 구별가능한 재료 타입들을 특징으로 하는 나노구조체들을 지칭한다. 통상적으로, 나노구조체의 하나의 영역은 제 1 재료 타입을 포함하는 한편, 나노구조체의 제 2 영역은 제 2 재료 타입을 포함한다. 소정의 실시형태들에서, 나노구조체는 제 1 재료의 코어 및 제 2 (또는 제 3 등) 재료의 적어도 하나의 쉘을 포함하고, 여기서 상이한 재료 타입들은, 예를 들어, 나노와이어의 장축, 분기된 나노와이어의 아암 (arm) 의 장축, 또는 나노결정의 중심에 관하여 방사상으로 분포된다. 쉘은, 헤테로구조체로 고려될 나노구조체에 대해 또는 쉘로 고려될 인접한 재료들을 완전히 커버할 수 있지만 그럴 필요는 없으며; 예를 들어, 제 2 재료의 소도들 (small islands) 로 커버된 하나의 재료의 코어를 특징으로 하는 나노결정은 헤테로구조체이다. 다른 실시형태들에서, 상이한 재료 타입들이 나노구조체 내의 상이한 위치들에 분포된다; 예를 들면, 나노와이어의 주 (장) 축을 따라 또는 분기된 나노와이어의 아암의 장축을 따라 분포된다. 헤테로구조체 내의 상이한 영역들은 완전히 상이한 재료들을 포함할 수 있거나, 또는 상이한 영역들은, 상이한 도펀트들 또는 동일한 도펀트의 상이한 농도들을 갖는 베이스 재료 (예를 들어, 실리콘) 를 포함할 수 있다.
본 명세서에서 사용된 바와 같이, 나노구조체의 용어 "직경" 은 나노구조체의 제 1 축에 직교하는 단면의 직경을 지칭하고, 여기서 제 1 축은 제 2 축 및 제 3 축에 대해 길이에 있어서 최대 차이를 갖는다 (제 2 축 및 제 3 축은 길이들이 가장 가깝게 서로 동일한 2 개의 축들임). 제 1 축은 반드시 나노구조체의 최장축일 필요는 없으며; 예컨대, 디스크 형상 나노구조체에 대해, 단면은 디스크의 짧은 종축에 직교하는 실질적으로 원형의 단면일 것이다. 단면이 원형이 아닌 경우, 직경은 그 단면의 장축 및 단축의 평균이다. 나노와이어와 같은, 세장형 또는 고 종횡비 나노구조체에 대해, 직경은 나노와이어의 최장축에 수직인 단면에 걸쳐 측정된다. 구형 나노구조체에 대해, 직경은, 구체 (sphere) 의 중심을 통해 일측으로부터 타측으로 측정된다.
용어들 "결정질" 또는 "실질적으로 결정질" 은, 나노구조체들에 대해 사용될 경우, 나노구조체들이 통상적으로 그 구조체의 하나 이상의 치수들에 걸친 장범위 규칙성 (long-range ordering) 을 나타낸다는 사실을 지칭한다. 용어 "장범위 규칙성" 은, 단결정에 대한 규칙성이 결정의 경계들을 넘어 확장될 수 없으므로, 특정 나노구조체들의 절대 사이즈에 의존할 것이라는 것이 당업자에 의해 이해될 것이다. 이 경우, "장범위 규칙성" 은 나노구조체의 치수의 적어도 대부분에 걸친 실질적인 규칙성을 의미할 것이다. 일부의 사례들에 있어서, 나노구조체는 산화물 또는 다른 코팅을 지닐 수 있거나, 또는 코어 및 적어도 하나의 쉘로 구성될 수 있다. 그러한 사례들에 있어서, 산화물, 쉘(들), 또는 다른 코팅은 그러한 규칙성을 나타낼 수 있지만 반드시 그럴 필요는 없음이 인식될 것이다 (예컨대, 그것은 비정질, 다결정질, 또는 다른 것일 수 있음). 그러한 사례들에 있어서, 어구 "결정질", 실질적으로 결정질", "실질적으로 단결정질", 또는 "단결정질" 은 (코팅 층들 또는 쉘들을 제외한) 나노구조체의 중심 코어를 지칭한다. 본 명세서에서 사용된 바와 같은 용어들 "결정질" 또는 "실질적으로 결정질" 은, 또한, 구조체가 실질적인 장범위 규칙성 (예컨대, 나노구조체 또는 그의 코어의 적어도 하나의 축의 길이의 적어도 약 80% 에 걸친 규칙성) 을 나타내는 한, 다양한 결점들, 적층 결함들 (stacking faults), 원자 치환들 (atomic substitutions) 등을 포함하는 구조체들을 포괄하도록 의도된다. 또한, 나노구조체의 코어와 외부 사이, 또는 코어와 인접 쉘 사이, 또는 쉘과 제 2 인접 쉘 사이의 계면은 비-결정질 영역들을 포함할 수도 있으며, 심지어 비정질일 수도 있음이 인식될 것이다. 이것은, 나노구조체가 본 명세서에서 정의된 바와 같이 결정질이거나 또는 실질적으로 결정질인 것을 방지하지 못한다.
나노구조체에 대해 사용될 경우, 용어 "단결정질" 은, 나노구조체가 실질적으로 결정질이고 실질적으로 단결정을 포함한다는 것을 나타낸다. 코어 및 하나 이상의 쉘들을 포함하는 나노구조 헤테로구조체에 관하여 사용될 경우, "단결정질" 은, 코어가 실질적으로 결정질이고 실질적으로 단결정을 포함한다는 것을 나타낸다.
본 명세서에서 사용된 바와 같은 용어 "리간드" 는, 예컨대, 나노구조체의 표면과 공유, 이온, 반 데르 발스, 또는 다른 분자 상호작용들을 통해, 나노구조체의 하나 이상의 면들과 (약하게든 또는 강하게든) 상호작용 가능한 분자를 지칭한다.
본 명세서에서 사용된 바와 같은 용어 "양자 수율" (QY) 은, 예컨대, 나노구조체 또는 나노구조체들의 개체군에 의해, 흡수된 광자들에 대한 방출된 광자들의 비율을 지칭한다. 당업계에 공지된 바와 같이, 양자 수율은 통상적으로, 공지된 양자 수율 값들을 갖는 잘 특성화된 표준 샘플들을 사용하는 비교 방법에 의해 결정된다.
본 명세서에서 사용된 바와 같은 용어 "프라이머리 방출 피크 파장" 은 방출 스펙트럼이 최고 강도를 나타내는 파장을 지칭한다.
본 명세서에서 사용된 바와 같은 용어 "반치전폭" (FWHM) 은 스펙트럼 폭의 측정치 (measure) 를 지칭한다. 방출 스펙트럼의 경우에, FWHM 은 피크 강도 값의 절반에서의 방출 스펙트럼의 폭을 지칭할 수 있다.
본 명세서에서 사용된 용어 포스터 (Forster) 반경은 또한 당업계에서 포스터 거리로 지칭된다.
용어들 "휘도" 및 "밝기" 는 본 명세서에서 상호교환가능하게 사용되며, 광 소스의 단위 면적 또는 조명된 표면 당 광도의 광도계 측정치를 지칭한다.
본 명세서에서 사용된 바와 같은 용어 "래디언스 (radiance)" 는 광 소스의 단위 면적 또는 조명된 표면 당 방사 강도의 방사선 측정치를 지칭한다.
용어 "나노구조체 (NS) 필름" 은 본 명세서에서 발광 나노구조체들을 갖는 필름을 지칭하는데 사용된다.
용어 "휘도" 는 본 명세서에서 방출 표면의 단위 면적 당 광 강도를 지칭하는데 사용된다.
본 명세서에서 언급된 공개 특허들, 특허 출원들, 웹사이트들, 회사 명칭들, 및 과학 논문은, 각각이 구체적으로 그리고 개별적으로 참조에 의해 통합되는 것으로 표시된 것과 동일한 정도로 그들의 전체가 참조에 의해 본 명세서에 통합된다. 본 명세서에 인용된 임의의 참조문헌과 이 명세서의 특정 교시들 사이의 임의의 충돌은 후자에게 유리하게 해석될 것이다. 마찬가지로, 단어 또는 어구의 기술분야에서 이해되는 정의와 이 명세서에서 구체적으로 교시된 바와 같은 그 단어 또는 어구의 정의 사이의 임의의 충돌은 후자에게 유리하게 해석될 것이다.
본 명세서에서 사용된 기술적 및 과학적 용어들은, 달리 정의되지 않으면, 본원이 속하는 기술분야에서의 통상의 기술자에 의해 통상적으로 이해되는 의미를 갖는다. 당업자에게 알려진 다양한 방법들 및 재료들에 대한 참조가 본 명세서에서 행해진다.
개관
본 개시는 디스플레이 디바이스들에서 사용될 수도 있는 나노구조체 기반 발광 다이오드들 (LED들) 의 다양한 실시형태들을 제공한다. 일부 실시형태들에서, LED들은 LED 의 상대적으로 낮은 동작 전압과 비교하여 상대적으로 높은 양자 수율을 나타내는 양자 도트들 (QD) 을 포함한다. QD-LED들을 제조하는 방법 및 구조의 다양한 실시형태들이 본 명세서에서 설명된다.
나노구조체 기반 LED 설계
도 1 은 광-생성 매체로서 발광 나노구조체들을 사용하는 LED 디바이스 (100) 의 예를 예시한다. LED 디바이스 (100) 는 양자 도트들과 같은, 복수의 발광 나노구조체들을 포함하는 폴리머 층에 걸쳐 전압을 제공하기 위해 상이한 층들의 적층된 구성을 포함한다. 양자 도트들이 발광 나노구조체들로서 사용되면, LED 디바이스 (100) 는 QD-LED 디바이스로 지칭될 수도 있다. LED 디바이스 (100) 는 추가 층들의 스택이 위에 형성되는 제 1 전도성 층 (102) 을 포함한다. 제 1 전도성 층 (102) 은 인듐 주석 산화물 (ITO) 과 같은 투명 전도성 재료일 수도 있다. 제 1 전도성 층 (102) 은 추가 층들의 구성에 따라 LED 디바이스 (100) 의 애노드 또는 캐소드 중 어느 하나로서 작용할 수도 있다. LED 디바이스 (100) 가 제 1 전도성 층 (102) 상에 전자 수송 층 (104) 을 포함하는 예에서, 제 1 전도성 층 (102) 은 LED 디바이스 (100) 의 캐소드로서 작용한다.
전자 수송 층 (104) 은 복수의 발광 나노구조체들을 포함하는 재료 층 (106) 에 인가된 전기장 하에서 전자들을 주입하도록 설계된다. 유사하게, 정공 수송 층 (108) 은 동일한 인가된 전기장 하에서 재료 층 (106) 에 정공들을 주입한다. 전기장은 제 1 전도성 층 (102) 과 층 스택의 상부에 형성된 제 2 전도성 층 (112) 사이에 인가된다. 제 2 전도성 층 (112) 은 알루미늄, 금, 또는 은과 같은 금속을 포함할 수도 있고, LED 디바이스 (100) 의 애노드로서 작용할 수도 있다. 일부 예들에서, 제 1 전도성 층 (102) 및 제 2 전도성 층 (112) 의 각각은 가시광에 대해 실질적으로 투명성이다. 재료 층 (106) 내의 발광 나노구조체들은, 재료 층 (106) 의 대향 측들을 통해 주입된 전하들이 재결합하여 밴드 갭 또는 트랩 사이트들에 특징적인 방출을 생성함에 따라 전계발광이 된다. LED 디바이스 (100) 의 일부 예들은 또한, 애노드로부터 정공 수송 층 (108) 으로의 정공 주입을 용이하게 하도록 설계된 정공 주입 층 (110) 을 포함한다.
발광 나노구조체들의 예들은 직접, 또는 거의 직접 밴드갭을 갖는 반도체 코어 재료를 갖는 양자 도트들을 포함한다. QD 코어 재료들의 예들은 다양한 III-V 반도체 화합물들, 예컨대 인듐 인화물 (InP), 카드뮴 셀렌화물 (CdSe), 및 갈륨 비소화물 (GaAs) 을 포함한다. 반도체 코어는 넓은 밴드갭을 갖는 쉘 재료에 의해 종종 둘러싸인다. 하나의 예시적인 쉘 재료는 아연 셀렌화물 (ZnSe) 이다. QD-LED 구조체들 내에서 사용될 QD들의 콜로이드 성장 및 조성에 관한 추가 상세들은 도 9-도 10 을 참조하여 본 명세서에서 논의된다.
재료 층 (106) 내의 발광 나노구조체들은 가시광에 대해 실질적으로 투명성인 재료에 현탁될 수도 있다. 재료 층 (106) 은 그 내에 현탁된 발광 나노구조체들을 캡슐화 및 보호하는 폴리머를 포함할 수도 있다. 재료 층 (106) 에서의 사용을 위한 예시적인 재료들은 아크릴레이트, 에폭시, 아크릴화 에폭시, 에틸렌-비닐 아세테이트, 티올-엔, 폴리우레탄, 폴리에테르, 폴리올, 및 폴리에스테르를 포함한다. 하나의 예에서, 발광 나노구조체들은 아미노 실리콘 액체 내에서 혼합되고 재료 층 (106) 을 형성하기 위해 코팅되는 에폭시 수지로 유화된다. 재료 층 (106) 의 일 예인, 양자 도트 강화 필름의 제조 및 동작에 관한 추가 상세들은, 미국 특허 제9,199,842호에서 발견될 수도 있으며, 그 개시는 본 명세서에 참조에 의해 통합된다.
통상의 QD-LED 구조체에서, 재료 층 (106) 으로의 전자들 및 정공들의 주입은 재료 층 (106) 에 존재하는 QD들을 자극하여, 쉘 구조체를 관통할 정도로 높은 활성화 전압을 요구한다. 더 두꺼운 쉘들은 QD들의 더 양호한 환경 보호 및 향상된 양자 수율을 제공하지만, 그들은 또한 더 높은 활성화 전압들을 요구하여, 더 높은 전력 소비 및 더 열악한 전체 효율을 야기한다.
일부 실시형태들에 따르면, 발광 나노구조체들 (예를 들어, 양자 도트들) 을 자극하기 위한 상이한 메커니즘을 활용하는 LED 구조체들이 설명된다. 발광 구조체들을 자극하기 위해 직접 캐리어 주입을 사용하는 것보다는, 발광 나노구조체들은 인접한 전자 수송 층에서의 여기자들의 생성으로부터의 공진 에너지 전달에 의해 대신 자극된다. 공진 에너지 전달은 발광 나노구조체들의 코어에 여기자를 형성하고, 그 후 방사적으로 (예를 들어, 생성된 광으로서) 재결합한다.
도 2 는 일 실시형태에 따른, 발광 나노구조체들을 활용하는 LED 구조체 (200) 의 예를 예시한다. LED 구조체 (200) 의 많은 층들은 LED 구조체 (100) 의 층들과, 기능적으로 유사하고 및/또는 동일한 라벨들을 공유한다. 명료성을 위해, 이들 층들은 다시 설명되지 않을 것이다. 일 실시형태에 따르면, LED 구조체 (200) 는 양자 도트들과 같은, 복수의 발광 나노구조체들을 갖는 재료 층 (202) 을 포함한다. 재료 층 (202) 은 매우 얇게, 예를 들어, 수개의 단층들 두께 미만, 또는 단 하나의 단층 두께로 형성될 수도 있고, 여기서 단층은 약 10 nm 두께일 수도 있다. 재료 층 (202) 의 낮은 두께는 일 실시형태에 따라, 재료 층 (202) 의 두께를 통한 불연속부들 (204) 의 형성을 용이하게 한다. 불연속부들 (204) 은 임의의 형상 또는 패턴을 가질 수도 있다. 일부 예들에서, 불연속부들 (204) 은 재료 층 (202) 의 표면에 걸쳐 랜덤으로 확산된다. 다른 예들에서, 불연속부들 (204) 은 에칭과 같은 하나 이상의 적용된 기법들을 사용하여, 특정 패턴으로 형성되거나, 또는 형성하도록 촉진된다. 다른 예에서, 재료 층 (202) 은 불연속부들의 형성을 촉진하기 위해 희석된 농도의 발광 나노구조체들을 함유하는 용액을 스핀-코팅함으로써 형성될 수도 있다.
불연속부들 (204) 의 존재 때문에, 전자 수송 층 (206) 및 정공 수송 층 (208) 은 불연속부들 (204) 을 통해 서로 콘택한다. 그 콘택은, 재료 층 (202) 위의 정공 수송 층 (208) 의 디포지션이 또한 불연속부들 (204) 내에 디포짓되어, 하부의 전자 수송 층 (206) 에 콘택할 때 형성될 수도 있다. 전통적으로 전자 및 정공 수송 층들 사이의 이러한 전기적 "단락" 은, 이러한 상황에서 재료 층 (202) 으로의 캐리어들의 주입이 발생하지 않기 (또는 거의 발생하지 않기) 때문에 회피된다. 그러나, 전자 수송 층 (206) 과 정공 수송 층 (208) 사이의 직접 콘택은 정공들이 전자 수송 층 (206) 에 중간 밴드갭 결함 상태들로 주입되게 하여, 캐소드로부터 주입된 전자들과 결합하여 여기자들을 형성한다. 발광 나노구조체들과 전자 수송 층 (206) 에서 생성된 여기자들 사이의 근접성으로 인해, 여기자들은 발광 나노구조체들에 에너지를 공진 전달하여, 전자 수송 층 (206) 의 결함 상태들로부터 기생 방출이 거의 없거나 전혀 없이 발광 나노구조체들로부터 매우 효율적인 방출을 산출한다. 전자 수송 층으로서 아연 마그네슘 산화물 (ZnMgO), 또는 전자 수송 층으로서 ZnMgO 나노입자들을 포함하는 재료를 사용하면, 형성된 여기자들과 발광 나노구조체들 사이에 매우 효율적인 에너지 전달을 제공하는 것으로 나타났다. 이는 ZnMgO 나노입자들의 소정의 특성들, 예컨대 그들의 활동적 분포 (energetic distribution), 느린 방사 붕괴, 및 상대적으로 높은 양자 수율에 기인할 수도 있다. 정공 수송 층 (208) 을 위한 재료들의 일부 예들은 OLED들에서 통상 사용되는 것들, 예컨대 폴리(9,9-디옥틸플루오렌-alt-N-(4-sec-부틸페닐)-디페닐아민) (TFB) 및 N,N'-디(1-나프틸)-N,N'-디페닐-(1,1'-비페닐)-4,4'-디아민 (NPB) 을 포함한다. 정공 수송 층 (208) 을 위한 무기 재료들의 일부 예들은 구리 산화물 (Cu2O) 또는 구리 갈륨 산화물 나노입자들 (CuxGa1-xO) 을 포함한다.
LED 구조체 (200) 를 형성하기 위해 층들을 디포짓하는 순서는 역전될 수도 있음을 이해해야 한다. 다시 말해서, 일 실시형태에 따르면, 재료 층 (202) 은 정공 수송 층 (208) 상에 형성될 수도 있고, 전자 수송 층 (206) 은 불연속부들 (204) 을 통해 기초를 이루는 정공 수송 층 (208) 에 콘택하도록 재료 층 (202) 위에 디포짓된다.
도 3 은 일 실시형태에 따른, 발광 나노구조체들을 활용하는 LED 구조체 (300) 의 다른 예를 예시한다. LED 구조체 (300) 의 많은 층들은 LED 구조체 (100) 의 층들과, 기능적으로 유사하고 및/또는 동일한 라벨들을 공유한다. 명료성을 위해, 이들 층들은 다시 설명되지 않을 것이다. 일 실시형태에 따르면, LED 구조체 (300) 는 동일한 층에 전자 수송 재료 및 발광 나노구조체들 양자 모두를 포함하는 혼합 층 (302) 을 포함한다. 예를 들어, 혼합 층 (302) 은 ZnMgO 나노입자들과 QD들의 혼합물을 포함할 수도 있다. 전자 수송 재료와 혼합된 QD들의 근접성은 공진 에너지 전달이 QD들과 형성된 여기자들 사이에서 발생하게 한다. 다른 실시형태에서, 혼합 층 (302) 은 정공 수송 재료 및 발광 나노구조체들 양자 모두를 포함하고, 정공 수송 층 (108) 은 전자 수송 층으로 대체된다. 정공 주입 층 (110) 은 또한, 정공 수송 재료 및 발광 나노구조체들 양자 모두를 갖는 혼합 층 (302) 에 인접하도록 이동될 수도 있다.
도 4 는 일 실시형태에 따른, 발광 나노구조체들을 활용하는 LED 구조체 (400) 의 다른 예를 예시한다. LED 구조체 (400) 의 많은 층들은 LED 구조체 (100) 의 층들과, 기능적으로 유사하고 및/또는 동일한 라벨들 공유한다. 명료성을 위해, 이들 층들은 다시 설명되지 않을 것이다. 일 실시형태에 따르면, LED 구조체 (400) 는 동일한 층에 다중 상이한 재료들을 포함하는 혼합 층 (402) 을 포함한다. 예를 들어, 혼합 층 (402) 은 정공 수송 재료, 전자 수송 재료, 및 발광 나노구조체들을 포함한다. 이 구조에서, 정공 생성, 전자 생성, 및 여기자 형성은 모두 동일한 혼합 층 (402) 에서 발생한다. 형성된 여기자들과 동일한 층에서의 발광 나노구조체들의 근접성은 공진 에너지 전달이 발광 나노구조체들과 여기자들 사이에서 발생하게 한다.
도 2 내지 도 4 를 참조하여 상기 설명된 공진 에너지 전달 기반 QD-LED 메커니즘은 직접 전하 주입에 비해 여러 이점들을 갖는다. 전자들 및 정공들은 더 이상 QD들로 개별적으로 주입되지 않기 때문에, QD들을 포함하는 재료 층 내의 낮은 전하 이동도 및 높은 전하 주입 장벽들은 디바이스 성능을 제한하지 않는다. 이는 QD들의 쉘 두께가 직렬 저항 또는 턴-온 전압의 증가 없이 상당히 증가되게 한다. 예를 들어, InP 코어 QD들은 그 (ZnSe/ZnS) 쉘 두께를 약 100-500% 만큼 증가시킬 수도 있다. 쉘 두께는 1 nm 내지 5 nm 일 수도 있다. 여기자들과 QD들 사이의 효율적인 에너지 전달을 유지하기 위하여, 쉘 두께는 20 nm 를 초과하지 않아야 하고, 바람직하게는 10 nm 미만이어야 한다. 일부 실시형태들에서, QD들의 쉘 재료는 실리콘 이산화물 또는 알루미늄 산화물을 포함한다. 본 개시의 실시형태들에 따른 QD-LED 디바이스들의 전류-전압 특성들은 아연 셀렌화물/아연 황화물 (ZnSe/ZnS) 쉘 두께에 대체로 독립적이다. QD-LED 디바이스들을 통한 전류 흐름은 정공 수송 층 및 전자 수송 층의 이동성 및 상대적인 활동적 정렬에 의존한다. 추가적으로, 여기자 전달에 의해 QD들을 여기시키면, 각각의 QD 코어가 동일한 수의 전자들 및 정공들을 함유함을 보장한다. 직접 주입 기반 QD-LED들의 열화는 통상적으로 전하 불균형을 발생시키는 오제 재결합 (Auger recombination) 에 기인하기 때문에, 공진 에너지 전달 기반 QD-LED들은 연속 동작 하에서 더 안정적이다.
도 5 는 일 실시형태에 따른, 패키징된 LED 디바이스 (500) 를 예시한다. LED 디바이스 (500) 는 도 2 내지 도 4 를 참조하여 논의된 이전에 설명된 층 스택들 중 임의의 것일 수도 있는 층 스택 (502) 을 포함한다. 층 스택 (502) 의 상부 전도성 층 (애노드 또는 캐소드) 은 콘택 (504) 을 포함할 수도 있고 층 스택 (502) 의 하부 전도성 층 (애노드 또는 캐소드) 은 콘택 (506) 을 포함할 수도 있다. 콘택 (504) 및 콘택 (506) 의 각각은 전류를 전달하기 위해 리드 (508) 및 리드 (510) 를 각각 포함하는 전도성 재료일 수도 있다. 일부 예들에서, 콘택 (504) 및/또는 콘택 (506) 은 솔더 조인트를 포함한다. 다른 예들에서, 콘택 (504) 및/또는 콘택 (506) 은 층 스택 (502) 이 형성되는 평면 금속 필름을 나타낸다. 콘택들 (504 및 506) 은 기초를 이루는 층과 양호한 오믹 콘택을 행하는 임의의 전도성 재료일 수도 있다. 콘택들 (504 및 506) 을 위한 예시적인 재료들은 주석 기반 솔더, 알루미늄, 구리 등을 포함한다.
일 실시형태에서, 층 스택 (502) 은 층 스택 (502) 을 환경으로부터 보호하는 캡슐화 재료 (512) 에 의해 둘러싸인다. 캡슐화 재료 (512) 는 산소 및 습기가 에폭시 수지를 통하여 침투하는 것을 방지하기 위해 경화되는 에폭시 수지일 수도 있다. 캡슐화 재료 (512) 는 또한, 콘택들 (504 및 506) 의 각각을 커버할 수도 있다.
도 6 은 조명 디바이스에 대한 예시적인 제조 방법 (600) 을 예시한다. 방법 (600) 은 조명 디바이스를 제조하기 위한 더 큰 프로세스의 부분으로서 수행될 수도 있다. 방법 (600) 은 완전한 것으로 의도되지 않고 다른 단계들이 본 명세서에서 설명된 실시형태들의 범위로부터 일탈함 없이 수행될 수도 있다. 더욱이, 방법 (600) 의 다양한 단계들은 예시된 것과는 상이한 순서로 수행될 수도 있다.
방법 (600) 은 전도성 기판이 제공되는 단계 (602) 에서 시작한다. 전도성 기판은 가시광에 대해 실질적으로 투명성일 수도 있다. 전도성 기판은 비-전도성 재료 상에 디포짓된 하나 이상의 전도성 층들을 포함할 수도 있다. 예를 들어, 전도성 기판은 기초를 이루는 글래스 기판 상에 디포짓된 ITO 의 층을 포함할 수도 있다. 일 실시형태에서, 전도성 기판은 조명 디바이스의 애노드로서 작용한다.
방법 (600) 은 정공 주입 층이 전도성 기판 위에 디포짓되는 선택적 단계 (604) 로 계속된다. 정공 주입 층은 폴리(3,4-에틸렌디옥시티오펜) 폴리스티렌 설포네이트 (PEDOT-PSS) 를 포함할 수도 있다. 일부 실시형태들에서, 정공 주입 층은 100 nm 미만, 75 nm 미만, 50 nm 미만, 25 nm 미만, 또는 10 nm 미만의 최종 두께로 스핀-코팅된다. 전도성 기판에의 디포지션 후, 정공 주입 층은 10 분 내지 20 분 동안 150 C 내지 250 C 의 온도에서 베이크될 수도 있다.
방법 (600) 은 정공 수송 층이 정공 주입 층 위에 (또는 정공 주입 층이 존재하지 않는 경우 전도성 기판 위에) 디포짓되는 단계 (606) 로 계속된다. 정공 수송 층은 TFB 또는 NPB 를 포함할 수도 있다. 일부 실시형태들에서, 정공 수송 층은 50 nm 미만, 25 nm 미만, 10 nm 미만, 5 nm 미만, 또는 1 nm 미만의 최종 두께로 스핀-코팅된다. 디포지션 후, 정공 수송 층은 25 분 내지 35 분 동안 150 C 내지 200 C 의 온도에서 베이크될 수도 있다.
방법 (600) 은 발광 나노구조체들을 갖는 재료 층이 디포짓되어 불연속부들이 재료 층의 두께를 통해 형성되는 단계 (608) 로 계속된다. 발광 나노구조체들은 인듐 인화물 (InP), 카드뮴 셀렌화물 (CdSe), 및 갈륨 비소화물 (GaAs) 과 같은 재료들을 갖는 QD들을 포함할 수도 있다. 일부 실시형태들에서, 재료 층은 10 nm 두께 미만, 5 nm 두께 미만, 1 nm 두께 미만, 또는 단 하나의 단층 두께의 최종 두께로 스핀-코팅된다. 재료 층은 15 mg/mL 내지 0.5 mg/mL 의 농도의 발광 나노구조체들을 함유하는 옥탄 용액으로부터 스핀-코팅될 수도 있다.
재료 층의 최종 두께 및 스핀-온된 용액 내의 발광 나노구조체들의 농도는 일 실시형태에 따라, 재료 층의 두께를 통한 불연속부들의 형성을 용이하게 하기 위해 조정될 수도 있다. 불연속부들은 임의의 형상 또는 패턴을 가질 수도 있다. 일부 예들에서, 불연속부들은 재료 층의 표면에 걸쳐 랜덤으로 확산된다. 다른 예들에서, 불연속부들은 재료 층의 에칭과 같은 하나 이상의 적용된 기법들을 사용하여, 특정 패턴으로 형성되거나, 또는 형성하도록 촉진된다.
방법 (600) 은, 전자 수송 층이 재료 층 위에 디포짓되는 단계 (610) 로 계속된다. 전자 수송 층은 콜로이드 나노결정들의 용액으로부터 스핀-코팅될 수도 있다. 콜로이드 나노결정들은 ZnMgO 나노입자들을 포함할 수도 있다. 일부 실시형태들에서, 전자 수송 층은 150 nm 미만, 125 nm 미만, 100 nm 미만, 75 nm 미만, 60 nm 미만, 또는 50 nm 미만의 최종 두께로 스핀-코팅된다.
재료 층을 통한 불연속부들의 존재 때문에, 전자 수송 층은 불연속부들을 통해 정공 수송 층에 콘택한다. 그 콘택은, 재료 층 위의 전자 수송 층의 디포지션이 또한 불연속부들 내에 디포짓되어, 하부 정공 수송 층에 콘택할 때 형성될 수도 있다.
방법 (600) 은 전도성 층이 전자 수송 층 위에 디포짓되는 단계 (612) 로 계속된다. 전도성 층은 일 실시형태에 따라, 조명 디바이스의 캐소드로서 작용한다. 전도성 층은 비-전도성 재료 상에 디포짓된 하나 이상의 전도성 층들을 포함할 수도 있다. 예를 들어, 전도성 층은 기초를 이루는 글래스 기판 상에 디포짓된 ITO 의 층을 포함할 수도 있다. 전도성 층은 가시광에 대해 실질적으로 투명성일 수도 있다. 다른 예에서, 전도성 층은 알루미늄, 금, 또는 은 중 하나를 포함한다. 전도성 층은 200 nm 미만, 175 nm 미만, 150 nm 미만, 125 nm 미만, 100 nm 미만, 또는 50 nm 미만의 최종 두께로 디포짓될 수도 있다. 일 실시형태에서, 전도성 층은 열 증착 (thermal evaporation) 을 사용하여 디포짓된다.
방법 (600) 에서의 디포짓된 층들의 순서는 변경 또는 역전될 수도 있음을 이해해야 한다. 예를 들어, 전자 수송 층이 먼저 전도성 기판 위에 디포짓되고, 뒤이어 순차적으로 재료 층 및 정공 수송 층이 디포짓될 수도 있다. 그러한 일 실시형태에서, 전도성 기판은 캐소드로서 작용하는 한편 전도성 층은 애노드로서 작용한다.
양자 도트들의 에시적인 실시형태들
본 명세서에서의 실시형태들에서 논의된 바와 같이, 조명 디바이스들은 발광 나노구조체들의 층을 포함할 수도 있다. 이들 발광 나노구조체들은 콜로이드 성장된 코어-쉘 QD들과 같은 QD들을 포함할 수도 있다.
도 7 은 일 실시형태에 따른, 배리어 층 코팅된 발광 나노구조체 (NS) (700) 의 단면 구조를 예시한다. 배리어 층 코팅된 NS (700) 는 NS (701) 및 배리어 층 (706) 을 포함한다. NS (701) 는 코어 (702) 및 쉘 (704) 을 포함한다. 코어 (702) 는 더 높은 에너지들의 흡수 시 광을 방출하는 반도체 재료를 포함한다. 코어 (702) 를 위한 반도체 재료의 예들은 인듐 인화물 (InP), 카드뮴 셀렌화물 (CdSe), 아연 황화물 (ZnS), 납 황화물 (PbS), 인듐 비소화물 (InAs), 인듐 갈륨 인화물, (InGaP), 카드뮴 아연 셀렌화물 (CdZnSe), 아연 셀렌화물 (ZnSe) 및 카드뮴 텔루르화물 (CdTe) 을 포함한다. 직접 밴드 갭을 나타내는 임의의 다른 II-VI, III-V, 3 차, 또는 4 차 반도체 구조체들이 물론 사용될 수도 있다. 일 실시형태에서, 코어 (702) 는 또한 일부 예들을 제공하기 위해 금속들, 합금들과 같은 하나 이상의 도펀트들을 포함할 수도 있다. 금속 도펀트의 예들은 아연 (Zn), 구리 (Cu), 알루미늄 (Al), 백금 (Pt), 크롬 (Cr), 텅스텐 (W), 팔라듐 (Pd), 또는 이들의 조합을 포함할 수도 있지만 이에 한정되지 않는다. 코어 (702) 에서의 하나 이상의 도펀트들의 존재는 도핑되지 않은 NS들과 비교하여 NS (701) 의 구조적 및 광학적 안정성 및 QY 를 개선시킬 수도 있다.
코어 (702) 는 일 실시형태에 따라, 직경에 있어서 20 nm 미만의 사이즈를 가질 수도 있다. 다른 실시형태에서, 코어 (702) 는 직경에 있어서 약 1 nm 내지 약 5 nm 의 사이즈를 가질 수도 있다. 나노미터 범위에서의 코어 (702) 의 사이즈 및 결과적으로 NS (701) 의 사이즈를 맞춤화하기 위한 능력은 전체 광학 스펙트럼에서의 광방출 커버리지를 가능하게 한다. 일반적으로, 더 큰 NS들이 스펙트럼의 적색 말단을 향하여 광을 방출하는 한편, 더 작은 NS들은 스펙트럼의 청색 말단을 향하여 광을 방출한다. 이러한 효과는, 더 큰 NS들이 더 작은 NS들보다 더 가깝게 이격되는 에너지 레벨들을 가질 때 발생한다. 이는 NS 로 하여금 더 적은 에너지를 포함하는 광자들, 즉, 스펙트럼의 적색 말단에 더 가까운 광자들을 흡수하게 한다.
쉘 (704) 은 코어 (702) 를 둘러싸고 코어 (702) 의 외부 표면 상에 배치된다. 쉘 (704) 은 카드뮴 황화물 (CdS), 아연 카드뮴 황화물 (ZnCdS), 아연 셀레나이드 황화물 (ZnSeS), 및 아연 황화물 (ZnS) 을 포함할 수도 있다. 일 실시형태에서, 쉘 (704) 은 두께 (704t), 예를 들어 하나 이상의 단층들을 가질 수도 있다. 다른 실시형태들에서, 쉘 (704) 은 약 1 nm 내지 약 5 nm 의 두께 (704t) 를 가질 수도 있다. 쉘 (704) 은 코어 (702) 와의 격자 불일치를 감소시키고 NS (701) 의 QY 를 개선하는 것을 돕도록 활용될 수도 있다. 쉘 (704) 은 또한, NS (701) 의 QY 를 증가시키기 위해 코어 (702) 상의 댕글링 본드들과 같은 표면 트랩 상태들을 패시베이션 및 제거하는 것을 도울 수도 있다. 표면 트랩 상태들의 존재는 비-방사 재결합 중심들을 제공하고 NS (701) 의 저감된 방출 효율에 기여할 수도 있다.
대안적인 실시형태들에 있어서, NS (701) 는 본 발명의 사상 및 범위로부터 일탈함 없이 쉘 (704) 상에 배치된 제 2 쉘 또는 코어 (702) 를 둘러싸는 2 초과의 쉘들을 포함할 수도 있다. 일 실시형태에서, 제 2 쉘은 2 개의 단층들 두께 정도일 수도 있고, 요구되지는 않지만, 통상적으로 또한 반도체 재료이다. 제 2 쉘은 코어 (702) 에 보호를 제공할 수도 있다. 제 2 쉘 재료는 아연 황화물 (ZnS) 일 수도 있지만, 본 발명의 범위 또는 사상으로부터 일탈함 없이 다른 재료들이 물론 사용될 수도 있다.
배리어 층 (706) 은 NS (701) 상의 코팅을 형성하도록 구성된다. 일 실시형태에서, 배리어 층 (706) 은 쉘 (704) 의 외부 표면 (704a) 상에 그리고 그와 실질적으로 콘택하여 배치된다. 하나 이상의 쉘들을 갖는 NS (701) 의 실시형태들에서, 배리어 층 (706) 은 NS (701) 의 최외각 쉘 상에 그리고 그와 실질적으로 콘택하여 배치될 수도 있다. 예시적인 실시형태에 있어서, 배리어 층 (706) 은, 예를 들어, 복수의 NS들을 갖는 용액, 조성물, 및/또는 필름에서의 하나 이상의 NS들과 NS (701) 사이의 스페이서로서 작용하도록 구성되며, 여기서, 복수의 NS들은 NS (701) 및/또는 배리어 층 코팅된 NS (700) 와 유사할 수도 있다. 그러한 NS 용액들, NS 조성물들, 및/또는 NS 필름들에 있어서, 배리어 층 (706) 은 인접한 NS들과의 NS (701) 의 응집을 방지하는 것을 도울 수도 있다. 인접한 NS들과 NS (701) 의 응집은 NS (701) 의 사이즈에서의 증가, 및 NS (701) 를 포함한 응집된 NS (도시 안됨) 의 광학 방출 특성들에서의 결과적인 감소 또는 ??칭을 야기할 수도 있다. 추가의 실시형태들에 있어서, 배리어 층 (706) 은, 예를 들어, NS (701) 의 구조적 및 광학적 특성들에 악영향을 줄 수도 있는 습기, 공기 및/또는 열악한 환경들 (예컨대, NS들의 리소그래픽 프로세싱 동안 및/또는 NS 기반 디바이스들의 제조 프로세스 동안에 사용되는 고온 및 화학물질들) 로부터 NS (701) 에 대한 보호를 제공한다.
배리어 층 (706) 은 비정질, 광학적 투명성 및/또는 전기적 비활성인 하나 이상의 재료들을 포함한다. 적합한 배리어 층들은 무기 산화물들 및/또는 질화물들과 같지만 이에 한정되지 않는 무기 재료들을 포함한다. 배리어 층 (706) 을 위한 재료들의 예들은 다양한 실시형태들에 따라 Al, Ba, Ca, Mg, Ni, Si, Ti, 또는 Zr 의 산화물들 및/또는 질화물들을 포함한다. 배리어 층 (706) 은, 다양한 실시형태들에 있어서, 약 8 nm 로부터 약 15 nm 까지의 범위에 이르는 두께 (706t) 를 가질 수도 있다.
도 7 에 예시된 바와 같이, 배리어 층 코팅된 NS (700) 는, 일 실시형태에 따라, 복수의 리간드들 또는 계면활성제들 (708) 을 추가적으로 또는 선택적으로 포함할 수도 있다. 리간드들 또는 계면활성제들 (708) 은, 일 실시형태에 따라, 배리어 층 (706) 의 외부 표면 상에와 같이 배리어 층 코팅된 NS (700) 의 외부 표면에 흡착되거나 또는 바인딩될 수도 있다. 복수의 리간드들 또는 계면활성제들 (708) 은 친수성 또는 극성 헤드들 (708a) 및 소수성 또는 비극성 테일들 (708b) 을 포함할 수도 있다. 친수성 또는 극성 헤드들 (708a) 은 배리어 층 (706) 에 바인딩될 수도 있다. 리간드들 또는 계면활성제들 (708) 의 존재는, 예를 들어, 그 형성 동안, 용액, 조성물, 및/또는 필름에서의 다른 NS들로부터 NS (700) 및/또는 NS (701) 를 분리하는 것을 도울 수도 있다. NS들이 그 형성 동안 응집하도록 허용되면, NS (700) 및/또는 NS (701) 와 같은 NS들의 양자 효율이 강하할 수도 있다. 리간드들 또는 계면활성제들 (708) 은 또한, 비극성 용매들에 혼화성을 제공하기 위한 또는 다른 화합물들이 바인딩하는 반응 사이트들 (예컨대, 역 미셀라 (micellar) 시스템들) 을 제공하기 위한 소수성과 같은 소정의 특성들을 배리어 층 코팅된 NS (700) 에 부여하는데 사용될 수도 있다.
리간드들 (708) 로서 사용될 수도 있는 아주 다양한 리간드들이 존재한다. 일부 실시형태들에 있어서, 리간드는 라우르 산, 카프로 산, 미리스트 산, 팔미트 산, 스테아르 산 및 올레산으로부터 선택된 지방산이다. 일부 실시형태들에서, 리간드는 트리옥틸포스핀 산화물 (TOPO), 트리옥틸포스핀 (TOP), 디페닐포스핀 (DPP), 트리페닐포스핀 산화물, 및 트리부틸포스핀 산화물로부터 선택된 유기 포스핀 또는 유기 포스핀 산화물이다. 일부 실시형태들에 있어서, 리간드는 도데실아민, 올레일아민, 헥사데실아민, 및 옥타데실아민으로부터 선택된 아민이다. 일부 실시형태들에 있어서, 리간드는 트리옥틸포스핀 (TOP) 이다. 일부 실시형태들에 있어서, 리간드는 올레일아민이다. 일부 실시형태에 있어서, 리간드는 디페닐포스핀이다.
계면활성제들 (708) 로서 사용될 수도 있는 매우 다양한 계면활성제들이 존재한다. 비이온성 계면활성제들이 일부 실시형태들에 있어서 계면활성제들 (708) 로서 사용될 수도 있다. 비이온성 계면활성제들의 일부 예들은 폴리옥시에틸렌 (5) 노닐페닐에테르 (상품명 IGEPAL CO-520), 폴리옥시에틸렌 (9) 노닐페닐에테르 (IGEPAL CO-630), 옥틸페녹시 폴리(에틸렌옥시)에탄올 (IGEPAL CA-630), 폴리에틸렌 글리콜 올레일 에테르 (Brij 93), 폴리에틸렌 글리콜 헥사데실 에테르 (Brij 52), 폴리에틸렌 글리콜 옥타데실 에테르 (Brij S10), 폴리옥시에틸렌 (10) 이소옥틸시클로헥실 에테르 (Triton X-100), 및 폴리옥시에틸렌 분기된 노닐시클로헥실 에테르 (Triton N-101) 를 포함한다.
아니온성 계면활성제들이 일부 실시형태들에 있어서 계면활성제들 (708) 로서 사용될 수도 있다. 아니온성 계면활성제들의 일부 예들은 나트륨 디옥틸 설포숙시네이트, 나트륨 스테아레이트, 나트륨 라우릴 설페이트, 나트륨 모노도데실 포스페이트, 나트륨 도데실벤젠설포네이트, 및 나트륨 미리스틸 설페이트를 포함한다.
일부 실시형태들에 있어서, NS들 (701 및/또는 700) 은 적색, 주황색, 및/또는 황색 범위와 같은 하나 이상의 다양한 컬러 범위들에서의 광을 방출하도록 합성될 수도 있다. 일부 실시형태들에서, NS들 (701 및/또는 700) 은 녹색 및/또는 황색 범위에서의 광을 방출하도록 합성될 수도 있다. 일부 실시형태들에 있어서, NS들 (701 및/또는 700) 은 청색, 남색, 자색, 및/또는 자외선 범위에서의 광을 방출하도록 합성될 수도 있다. 일부 실시형태들에 있어서, NS들 (701 및/또는 700) 은 약 605 nm 내지 약 650 nm, 약 510 nm 내지 약 550 nm, 또는 약 300 nm 내지 약 480 nm 의 프라이머리 방출 피크 파장을 갖도록 합성될 수도 있다.
NS들 (701 및/또는 700) 은 높은 QY 를 디스플레이하도록 합성될 수도 있다. 일부 실시형태들에 있어서, NS들 (701 및/또는 700) 은 80% 내지 95% 또는 85% 내지 90% 의 QY 를 디스플레이하도록 합성될 수도 있다.
따라서, 다양한 실시형태들에 따르면, NS들 (700) 은, NS들 (701) 상의 배리어 층 (706) 의 존재가 NS들 (701) 의 광학 방출 특성들을 실질적으로 변경 또는 ??칭하지 않도록 합성될 수도 있다.
도 8 은 일 실시형태에 따른, NS 필름 (800) 의 단면도를 예시한다. NS 필름 (800) 은 일 실시형태에 따라, 복수의 배리어 층 코팅된 코어-쉘 NS들 (700) (도 6) 및 매트릭스 재료 (810) 를 포함할 수도 있다. NS들 (700) 은, 일부 실시형태들에 따라, 매트릭스 재료 (810) 에 매립되거나 또는 그렇지 않으면 배치될 수도 있다. 본 명세서에서 사용된 바와 같이, 용어 "매립된 (embedded)" 은 NS들이 매트릭스의 주요 컴포넌트를 구성하는 매트릭스 재료 (810) 내에 인클로징되거나 또는 인케이싱됨을 표시하는데 사용된다. NS들 (700) 은 일 실시형태에 있어서 매트릭스 재료 (810) 전반에 걸쳐 균일하게 분포될 수도 있지만, 다른 실시형태들에 있어서, NS들 (700) 은 애플리케이션-특정 균일성 분포 함수에 따라 분포될 수도 있음을 유의해야 한다. NS들 (700) 이 직경에 있어서 동일한 사이즈를 갖도록 도시되지만, 당업자는 NS들 (700) 이 사이즈 분포를 가질 수도 있음을 이해할 것임을 유의해야 한다.
일 실시형태에 있어서, NS들 (700) 은 청색 가시 파장 스펙트럼에서, 녹색 가시 파장 스펙트럼에서, 또는 적색 가시 파장 스펙트럼에서 방출하는 사이즈들을 갖는 NS들의 동질 개체군을 포함할 수도 있다. 다른 실시형태들에 있어서, NS들 (700) 은 청색 가시 파장 스펙트럼에서 방출하는 사이즈들을 갖는 NS들의 제 1 개체군, 녹색 가시 파장 스펙트럼에서 방출하는 사이즈들을 갖는 NS들의 제 2 개체군, 및 적색 가시 파장 스펙트럼에서 방출하는 NS들의 제 3 개체군을 포함할 수도 있다.
매트릭스 재료 (810) 는 NS들 (700) 을 하우징 가능한 임의의 적합한 호스트 매트릭스 재료일 수도 있다. 적합한 매트릭스 재료들은, NS 필름 (800) 을 디바이스들에 적용하는데 사용되는 임의의 주변 패키징 재료들 또는 층들 및 NS들 (700) 과 화학적으로 및 광학적으로 양립가능할 수도 있다. 적합한 매트릭스 재료들은 프라이머리 및 세컨더리 광 양자 모두에 대해 투명성인 비-황변 광학 재료들을 포함할 수도 있고, 이에 의해, 프라이머리 광 및 세컨더리 광 양자 모두가 매트릭스 재료를 통해 투과하게 할 수도 있다. 일 실시형태에 있어서, 매트릭스 재료 (810) 는 NS들 (700) 의 각각을 완전히 둘러쌀 수도 있다. 매트릭스 재료 (810) 는, 가요성 또는 몰딩가능 NS 필름 (800) 이 요구되는 애플리케이션들에서 가요성일 수도 있다. 대안적으로, 매트릭스 재료 (810) 는 고강도, 비가요성 재료를 포함할 수도 있다.
매트릭스 재료 (810) 는 폴리머들 및 유기 및 무기 산화물들을 포함할 수도 있다. 매트릭스 재료 (810) 에서의 사용을 위한 적합한 폴리머들은, 그러한 목적을 위해 사용될 수 있는, 당업자에게 공지된 임의의 폴리머일 수도 있다. 폴리머는 실질적으로 반투명성이거나 실질적으로 투명성일 수도 있다. 매트릭스 재료 (810) 는 에폭시, 아크릴레이트, 노르보르넨, 폴리에틸렌, 폴리(비닐 부티랄): 폴리(비닐 아세테이트), 폴리우레아, 폴리우레탄; 아미노 실리콘 (AMS), 폴리페닐메틸실록산, 폴리페닐알킬실록산, 폴리디페닐실록산, 폴리디알킬실록산, 실세스퀴옥산, 플루오르화 실리콘, 및 비닐 및 하이드라이드 치환된 실리콘을 포함하지만 이에 한정되지 않는 실리콘 및 실리콘 유도체들; 메틸메타크릴레이트, 부틸메타크릴레이트, 및 라우릴메타크릴레이트를 포함하지만 이에 한정되지 않는 모노머들로부터 형성된 아크릴 폴리머들 및 코폴리머들; 폴리스티렌, 아미노 폴리스티렌 (APS), 및 폴리(아크릴로니트릴 에틸렌 스티렌) (AES) 과 같은 스티렌계 폴리머들; 디비닐벤젠과 같은 이관능성 모노머들과 가교된 폴리머들; 리간드 재료들을 가교시키는데 적합한 가교제들; 에폭시를 형성하기 위해 리간드 아민 (예컨대, APS 또는 PEI 리간드 아민) 과 결합하는 에폭시드 등을 포함할 수도 있지만 이에 한정되지 않는다.
일부 실시형태들에서, 매트릭스 재료 (810) 는 NS 필름 (800) 의 광 변환 효율을 개선시킬 수도 있는 TiO2 마이크로비드들, ZnS 마이크로비드들, 또는 글래스 마이크로비드들과 같은 산란 마이크로비드들을 포함한다. 일부 실시형태들에서, 매트릭스 재료 (810) 는 도 2-도 3 및 도 5 를 참조하여 상기 설명된 차광 엘리먼트들 (238 및/또는 548) 과 같은 차광 엘리먼트들을 포함할 수도 있다.
다른 실시형태에 있어서, 매트릭스 재료 (810) 는 낮은 산소 및 습기 투과성을 갖고, 높은 광 및 화학적 안정성을 나타내고, 양호한 굴절률을 나타내고, NS들 (700) 의 외부 표면들에 부착하고, 따라서, NS들 (700) 을 보호하기 위한 기밀 밀봉을 제공할 수도 있다. 다른 실시형태에 있어서, 매트릭스 재료 (810) 는 롤-투-롤 프로세싱을 용이하게 하기 위해 UV 또는 열 경화 방법들로 경화가능할 수도 있다.
일부 실시형태들에 따르면, NS 필름 (800) 은 폴리머 (예컨대, 포토레지스트) 에서 NS들 (700) 을 혼합하고 기판 상에 NS-폴리머 혼합물을 캐스팅하는 것, NS들 (700) 을 모노머들과 혼합하고 이들을 함께 중합하는 것, NS들 (700) 을 졸-겔에서 혼합하여 산화물을 형성하는 것, 또는 당업자에게 공지된 임의의 다른 방법에 의해 형성될 수도 있다.
일부 실시형태들에 따르면, NS 필름 (800) 의 형성은 필름 압출 프로세스를 포함할 수도 있다. 필름 압출 프로세스는 NS (700) 와 같은 배리어 층 코팅된 코어-쉘 NS들과 매트릭스 재료 (810) 의 동질 혼합물을 형성하여, 동질 혼합물을, 압출기에 공급되는 상부 장착 호퍼에 도입하는 것을 포함할 수도 있다. 일부 실시형태들에서, 동질 혼합물을 펠릿들의 형태일 수도 있다. 필름 압출 프로세스는 슬롯 다이로부터 NS 필름 (800) 을 압출하는 것 및 압출된 NS 필름 (800) 을 냉각 롤들을 통해 통과시키는 것을 더 포함할 수도 있다. 일부 실시형태들에서, 압출된 NS 필름 (800) 은 약 75 ㎛ 미만의, 예를 들어 약 70 ㎛ 내지 약 40 ㎛, 약 65 ㎛ 내지 약 40 ㎛, 약 60 ㎛ 내지 약 40 ㎛, 또는 약 50 ㎛ 내지 약 40 ㎛ 의 범위의 두께를 가질 수도 있다. 일부 실시형태들에서, NS 필름 (800) 은 약 10 μm 미만의 두께를 갖는다. 일부 실시형태들에서, NS 필름 (800) 의 형성은 선택적으로 2 차 프로세스 다음에 필름 압출 프로세스를 포함할 수도 있다. 2 차 프로세스는 NS 필름 (800) 의 상부 표면에 텍스처를 제공하기 위해 공압출, 열성형, 진공 성형, 플라즈마 처리, 몰딩, 및/또는 엠보싱과 같은 프로세스를 포함할 수도 있다. 텍스처링된 상부 표면 NS 필름 (800) 은 예를 들어 NS 필름 (800) 의 정의된 광학 확산 특성 및/또는 정의된 각도 광학 방출 특성을 개선하는 것을 도울 수도 있다.
조명 디바이스: 실시예 1
제 1 예시적인 조명 디바이스가 다양한 층들을 형성하기 위해 스핀-코팅 및 열 증착의 조합을 사용함으로써 제조되었다. 먼저, 정공 주입 재료 (PEDOT-PSS) 가 UV 오존 처리된 ITO 기판 위에 약 50 nm 의 두께로 스핀-코팅되고 200 C 에서 15 분 동안 베이크되었다. 디바이스는 불활성 분위기로 전달되었고 정공 수송 재료 (TFB) 가 그 후 약 20 nm 의 최종 두께로 스핀-코팅에 의해 디포짓되고 20 분 동안 135 C 에서 베이크되었다. InP/ZnSe/ZnS QD들의 하나의 단층이 그 후 9 mg/mL 옥탄 용액으로부터 스핀-코팅에 의해 디포짓되었다. 이 디바이스에서 사용된 QD들은 6.5 ML ZnSe 및 3 ML ZnS 의 공칭 쉘 조성을 갖는 3-4 nm InP 코어를 포함한다. HTL/QD/ETL 샌드위치 구조에서 측정할 때, InP/ZnSe/ZnS QD들은 ~40% 의 필름 QY 를 갖는다. QD 층의 디포지션 후, ZnMgO 전자 수송 층이 콜로이드 나노결정들의 용액으로부터 약 60 nm 의 최종 두께로 스핀-코팅에 의해 디포짓되었다. Al 캐소드가 그 후 약 150 nm 의 최종 두께로 열 증착에 의해 디포짓되었고, 디바이스가 캡-글래스, 게터, 및 에폭시 수지를 사용하여 캡슐화되었다.
도 9a 는 설명된 제 1 예시적인 조명 디바이스로부터 InP/ZnSe/ZnS QD들의 휘도에 대한 외부 양자 효율 (EQE) 을 나타내는 데이터 플롯을 예시한다. 12.3% 의 최대 달성 EQE 는 비-카드뮴 기반 QD들에 대해 이전에 보고된 어떤 것보다 상당히 더 높다. 도 9b 는 설명된 제 1 예시적인 조명 디바이스에 대한 인가된 전압에 대한 휘도를 나타내는 데이터 플롯을 예시한다. 고 효율 공진 에너지 전달의 결과로서, 약 1.5 V 의 낮은 턴-온 전압이 조명 디바이스에 대해 달성된다.
조명 디바이스: 실시예 2
제 2 예시적인 조명 디바이스가 다양한 층들을 형성하기 위해 스핀-코팅 및 열 증착의 조합을 사용함으로써 제조되었다. 먼저, 정공 주입 재료 (PEDOT-PSS) 가 UE 오존 처리된 ITO 기판 위에 약 50 nm 의 두께로 스핀-코팅되고 200 C 에서 15 분 동안 베이크되었다. 디바이스는 불활성 분위기로 전달되었고 정공 수송 재료 (HT2310) 가 그 후 약 25 nm 의 최종 두께로 스핀-코팅에 의해 디포짓되고 30 분 동안 170 C 에서 베이크되었다. InP/ZnSe/ZnS QD들의 하나의 단층이 그 후 0.09 mg/mL 옥탄 용액으로부터 스핀-코팅에 의해 디포짓되었다. 이 디바이스에서 사용된 QD들은 6.5 ML ZnSe 및 3 ML ZnS 의 공칭 쉘 조성을 갖는 3-4 nm InP 코어를 포함한다. HTL/QD/ETL 샌드위치 구조에서 측정할 때, InP/ZnSe/ZnS QD들은 ~40% 의 필름 QY 를 갖는다. QD 층의 디포지션 후, ZnMgO 전자 수송 층이 콜로이드 나노결정들의 용액으로부터 약 60 nm 의 최종 두께로 스핀-코팅에 의해 디포짓되었다. Al 캐소드가 그 후 약 150 nm 의 최종 두께로 열 증착에 의해 디포짓되었고, 디바이스가 캡-글래스, 게터, 및 에폭시 수지를 사용하여 캡슐화되었다.
도 10 은 InP/ZnSe/ZnS QD들의 디포지션 후 제 2 예시적인 조명 디바이스를 찍은 SEM 을 제공한다. 이미지는 옥탄 용액에서 더 낮은 농도의 QD들을 사용한 결과로서 총 픽셀 영역의 약 1% 를 커버하는 넓은 간격의 개별의 QD들을 나타낸다. 연속 단층의 QD들보다는, 제 2 예시적인 조명 디바이스에서의 각각의 QD 는 정공 수송 재료 및 전자 수송 재료 (예를 들어, ZnMgO) 에 의해 둘러싸인다. ZnMgO
Figure pct00001
QD 에너지 전달의 효율 때문에, 제 2 예시적인 조명 디바이스의 전계발광 스펙트럼은, 전자 수송 층으로부터의 기생 방출보다는, 여전히 거의 QD 방출로 구성된다.
개요 섹션 및 요약서 섹션이 아닌 상세한 설명 섹션은 청구항들을 해석하기 위해 사용되도록 의도됨이 인식될 것이다. 개요 섹션 및 요약서 섹션은 발명자(들)에 의해 고려되는 바와 같은 본 발명의 모두가 아닌 하나 이상의 예시적인 실시형태들을 제시할 수도 있고, 따라서, 본 발명 및 첨부된 청구항들을 어떤 방식으로든 한정하도록 의도되지 않는다.
본 발명은, 명시된 기능들의 구현 및 그 관계들을 예시하는 기능적 빌딩 블록들의 도움으로 상기 설명되었다. 이들 기능적 빌딩 블록들의 경계들은 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 명시된 기능들 및 그 관계들이 적절하게 수행되는 한, 대안적인 경계들이 정의될 수 있다.
특정 실시형태들의 전술한 설명은, 다른 사람들이, 지식을 당업계의 기술 내에 적용함으로써, 그러한 특정 실시형태들의 다양한 애플리케이션들을, 과도한 실험없이, 본 발명의 일반적인 개념으로부터 일탈함이 없이, 용이하게 수정하고/하거나 적응시킬 수 있는 본 발명의 일반적인 본성을 완전히 드러낼 것이다. 따라서, 그러한 적응들 및 수정들은, 본 명세서에서 제시된 교시 및 안내에 기초하여, 개시된 실시형태들의 균등물들의 의미 및 범위 내에 있도록 의도된다. 본 명세서에서의 어법 또는 전문용어는, 본 명세서의 전문용어 또는 어법이 본 교시들 및 안내의 관점에서 당업자에 의해 해석되게 하도록, 설명을 위한 것이지 한정을 위한 것은 아님이 이해될 것이다.
본 발명의 넓이 및 범위는 상기 설명된 예시적인 실시형태들 중 임의의 실시형태에 의해 한정되지 않아야 하며, 오직 다음의 청구항들 및 그 균등물에 따라서만 정의되어야 한다.

Claims (88)

  1. 조명 디바이스로서,
    제 1 전도성 층;
    제 2 전도성 층;
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 정공 수송 층;
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 전자 수송 층; 및
    복수의 발광 나노구조체들로서, 상기 복수의 발광 나노구조체들은 상기 전자 수송 층과 상기 정공 수송 층 사이의 별도의 층에 배치되며, 상기 별도의 층은 상기 별도의 층의 두께를 통해 복수의 불연속부들 (discontinuities) 을 가져, 상기 정공 수송 층 및 상기 전자 수송 층이 상기 복수의 불연속부들에서 서로 콘택하거나, 또는 상기 복수의 발광 나노구조체들은 상기 전자 수송 층에 배치되거나, 또는 상기 복수의 발광 나노구조체들은 상기 정공 수송 층에 배치되거나, 또는 상기 복수의 발광 나노구조체들은 상기 정공 수송 층 및 상기 전자 수송 층 양자 모두를 포함하는 혼합 층에 배치되는, 상기 복수의 발광 나노구조체들을 포함하는, 조명 디바이스.
  2. 제 1 항에 있어서,
    상기 복수의 발광 나노구조체들은 복수의 양자 도트들을 포함하는, 조명 디바이스.
  3. 제 2 항에 있어서,
    상기 복수의 양자 도트들은 코어-쉘 구조체 (core-shell structure) 를 갖는 양자 도트들을 포함하고, 상기 코어-쉘 구조체의 쉘은 1 나노미터 내지 5 나노미터의 두께를 갖는, 조명 디바이스.
  4. 제 3 항에 있어서,
    상기 복수의 양자 도트들은 상기 코어-쉘 구조체의, 인듐 인화물 (InP) 의 코어 재료를 갖는 양자 도트들을 포함하는, 조명 디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 별도의 층은 하나의 단층의 두께를 갖는, 조명 디바이스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 복수의 불연속부들은 랜덤 패턴을 형성하는, 조명 디바이스.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 복수의 불연속부들은 규칙적 패턴을 형성하는, 조명 디바이스.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 층과 상기 정공 수송 층 사이에 배치된 정공 주입 층을 더 포함하는, 조명 디바이스.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 전자 수송 층은 복수의 ZnMgO 나노결정들을 포함하는, 조명 디바이스.
  10. 양자 도트 발광 다이오드 (QD-LED) 디바이스로서,
    층 스택으로서,
    제 1 전도성 층,
    제 2 전도성 층,
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 정공 수송 층,
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 전자 수송 층, 및
    복수의 양자 도트들로서, 상기 복수의 양자 도트들은 상기 전자 수송 층과 상기 정공 수송 층 사이의 별도의 층에 배치되며, 상기 별도의 층은 상기 별도의 층의 두께를 통해 복수의 불연속부들을 가져, 상기 정공 수송 층 및 상기 전자 수송 층이 상기 복수의 불연속부들에서 서로 콘택하거나, 또는 상기 복수의 양자 도트들은 상기 전자 수송 층에 배치되거나, 또는 복수의 발광 나노구조체들은 상기 정공 수송 층에 배치되거나, 또는 상기 복수의 양자 도트들은 상기 정공 수송 층 및 상기 전자 수송 층 양자 모두를 포함하는 혼합 층에 배치되는, 상기 복수의 양자 도트들을 포함하는, 상기 층 스택;
    상기 제 1 전도성 층에 커플링된 제 1 콘택;
    상기 제 2 전도성 층에 커플링된 제 2 콘택; 및
    상기 층 스택을 둘러싸도록 구성된 캡슐화 재료를 포함하는, QD-LED 디바이스.
  11. 제 10 항에 있어서,
    상기 캡슐화 재료는 에폭시 수지를 포함하는, QD-LED 디바이스.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 복수의 양자 도트들은 코어-쉘 구조체를 갖는 양자 도트들을 포함하고, 상기 코어-쉘 구조체의 쉘은 1 나노미터 내지 5 나노미터의 두께를 갖는, QD-LED 디바이스.
  13. 제 12 항에 있어서,
    상기 복수의 양자 도트들은 상기 코어-쉘 구조체의, 인듐 인화물 (InP) 의 코어 재료를 갖는 양자 도트들을 포함하는, QD-LED 디바이스.
  14. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 별도의 층은 하나의 단층의 두께를 갖는, QD-LED 디바이스.
  15. 제 10 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 층 스택은 상기 제 1 전도성 층과 상기 정공 수송 층 사이에 배치된 정공 주입 층을 더 포함하는, QD-LED 디바이스.
  16. 제 10 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 전자 수송 층은 복수의 아연 마그네슘 산화물 (ZnMgO) 나노결정들을 포함하는, QD-LED 디바이스.
  17. 조명 디바이스를 형성하는 방법으로서,
    제 1 재료 층을 형성하기 위해 전도성 기판 위에 제 1 재료를 배치하는 단계로서, 상기 제 1 재료 층은 정공 수송 층 또는 전자 수송 층으로서 구성되는, 상기 제 1 재료를 배치하는 단계;
    상기 제 1 재료 층 위에 발광 나노구조체들의 층을 배치하는 단계로서, 상기 발광 나노구조체들의 층은 상기 발광 나노구조체들의 층의 두께에 하나 이상의 불연속부들을 포함하는, 상기 발광 나노구조체들의 층을 배치하는 단계;
    제 2 재료 층을 형성하기 위해 상기 발광 나노구조체들의 층 위에 제 2 재료를 배치하는 단계로서, 상기 제 2 재료는 전자 수송 층 또는 정공 수송 층으로서 구성되고, 상기 제 2 재료 층은 상기 발광 나노구조체들의 층의 상기 하나 이상의 불연속부들에서 상기 제 1 재료 층에 콘택하는, 상기 제 2 재료를 배치하는 단계; 및
    상기 제 2 재료 층 위에 전도성 재료를 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  18. 제 17 항에 있어서,
    상기 발광 나노구조체들의 층을 배치하는 단계는 복수의 양자 도트들을 포함하는 층을 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 발광 나노구조체들의 층을 배치하는 단계는 스핀-코팅을 사용하여 상기 층을 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  20. 제 17 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 2 재료를 배치하는 단계는 복수의 ZnMgO 나노입자들을 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  21. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 전도성 기판을 배치하는 단계는 인듐 주석 산화물 (ITO) 을 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  22. 제 17 항 내지 제 21 항 중 어느 한 항에 있어서,
    에폭시 수지를 포함하는 캡슐화 재료를 배치하는 단계를 더 포함하는, 조명 디바이스를 형성하는 방법.
  23. 조명 디바이스로서,
    제 1 전도성 층;
    제 2 전도성 층;
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 정공 수송 층;
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 전자 수송 층; 및
    복수의 발광 나노구조체들을 포함하는 별도의 층으로서, 상기 별도의 층은 상기 전자 수송 층과 상기 정공 수송 층 사이에 배치되고, 상기 별도의 층은 상기 별도의 층의 두께를 통해 복수의 불연속부들을 가져, 상기 정공 수송 층 및 상기 전자 수송 층이 상기 복수의 불연속부들에서 서로 콘택하는, 상기 별도의 층을 포함하는, 조명 디바이스.
  24. 제 23 항에 있어서,
    상기 복수의 발광 나노구조체들은 복수의 양자 도트들을 포함하는, 조명 디바이스.
  25. 제 24 항에 있어서,
    상기 복수의 양자 도트들은 코어-쉘 구조체를 갖는 양자 도트들을 포함하고, 상기 코어-쉘 구조체의 쉘은 1 나노미터 내지 5 나노미터의 두께를 갖는, 조명 디바이스.
  26. 제 25 항에 있어서,
    상기 복수의 양자 도트들은 상기 코어-쉘 구조체의, 인듐 인화물 (InP) 의 코어 재료를 갖는 양자 도트들을 포함하는, 조명 디바이스.
  27. 제 23 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 별도의 층은 하나의 단층의 두께를 갖는, 조명 디바이스.
  28. 제 23 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 복수의 불연속부들은 랜덤 패턴을 형성하는, 조명 디바이스.
  29. 제 23 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 복수의 불연속부들은 규칙적 패턴을 형성하는, 조명 디바이스.
  30. 제 23 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 층과 상기 정공 수송 층 사이에 배치된 정공 주입 층을 더 포함하는, 조명 디바이스.
  31. 제 23 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 전자 수송 층은 복수의 ZnMgO 나노결정들을 포함하는, 조명 디바이스.
  32. 조명 디바이스로서,
    제 1 전도성 층;
    제 2 전도성 층;
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 정공 수송 층; 및
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치되고 복수의 발광 나노구조체들을 포함하는 전자 수송 층을 포함하는, 조명 디바이스.
  33. 제 32 항에 있어서,
    상기 복수의 발광 나노구조체들은 복수의 양자 도트들을 포함하는, 조명 디바이스.
  34. 제 33 항에 있어서,
    상기 복수의 양자 도트들은 코어-쉘 구조체를 갖는 양자 도트들을 포함하고, 상기 코어-쉘 구조체의 쉘은 1 나노미터 내지 5 나노미터의 두께를 갖는, 조명 디바이스.
  35. 제 34 항에 있어서,
    상기 복수의 양자 도트들은 상기 코어-쉘 구조체의, 인듐 인화물 (InP) 의 코어 재료를 갖는 양자 도트들을 포함하는, 조명 디바이스.
  36. 제 32 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 층과 상기 정공 수송 층 사이에 배치된 정공 주입 층을 더 포함하는, 조명 디바이스.
  37. 제 32 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 전자 수송 층은 복수의 ZnMgO 나노결정들을 더 포함하는, 조명 디바이스.
  38. 조명 디바이스로서,
    제 1 전도성 층;
    제 2 전도성 층; 및
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 혼합 층으로서, 상기 혼합 층은 전자 수송 재료, 정공 수송 재료, 및 복수의 발광 나노구조체들을 포함하는, 상기 혼합 층을 포함하는, 조명 디바이스.
  39. 제 38 항에 있어서,
    상기 복수의 발광 나노구조체들은 복수의 양자 도트들을 포함하는, 조명 디바이스.
  40. 제 39 항에 있어서,
    상기 복수의 양자 도트들은 코어-쉘 구조체를 갖는 양자 도트들을 포함하고, 상기 코어-쉘 구조체의 쉘은 1 나노미터 내지 5 나노미터의 두께를 갖는, 조명 디바이스.
  41. 제 40 항에 있어서,
    상기 복수의 양자 도트들은 상기 코어-쉘 구조체의, 인듐 인화물 (InP) 의 코어 재료를 갖는 양자 도트들을 포함하는, 조명 디바이스.
  42. 제 38 항 내지 제 41 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 층과 정공 수송 층 사이에 배치된 정공 주입 층을 더 포함하는, 조명 디바이스.
  43. 제 38 항 내지 제 42 항 중 어느 한 항에 있어서,
    상기 전자 수송 재료는 복수의 ZnMgO 나노결정들을 포함하는, 조명 디바이스.
  44. 양자 도트 발광 다이오드 (QD-LED) 디바이스로서,
    층 스택으로서,
    제 1 전도성 층,
    제 2 전도성 층,
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 정공 수송 층,
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 전자 수송 층, 및
    복수의 양자 도트들을 포함하는 별도의 층으로서, 상기 별도의 층은 상기 전자 수송 층과 상기 정공 수송 층 사이에 배치되고, 상기 별도의 층은 상기 별도의 층의 두께를 통해 복수의 불연속부들을 가져, 상기 정공 수송 층 및 상기 전자 수송 층이 상기 복수의 불연속부들에서 서로 콘택하는, 상기 별도의 층을 포함하는, 상기 층 스택;
    상기 제 1 전도성 층에 커플링된 제 1 콘택;
    상기 제 2 전도성 층에 커플링된 제 2 콘택; 및
    상기 층 스택을 둘러싸도록 구성된 캡슐화 재료를 포함하는, QD-LED 디바이스.
  45. 제 44 항에 있어서,
    상기 캡슐화 재료는 에폭시 수지를 포함하는, QD-LED 디바이스.
  46. 제 44 항 또는 제 45 항에 있어서,
    상기 복수의 양자 도트들은 코어-쉘 구조체를 갖는 양자 도트들을 포함하고, 상기 코어-쉘 구조체의 쉘은 1 나노미터 내지 5 나노미터의 두께를 갖는, QD-LED 디바이스.
  47. 제 46 항에 있어서,
    상기 복수의 양자 도트들은 상기 코어-쉘 구조체의, 인듐 인화물 (InP) 의 코어 재료를 갖는 양자 도트들을 포함하는, QD-LED 디바이스.
  48. 제 44 항 내지 제 47 항 중 어느 한 항에 있어서,
    상기 별도의 층은 하나의 단층의 두께를 갖는, QD-LED 디바이스.
  49. 제 44 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 복수의 불연속부들은 랜덤 패턴을 형성하는, QD-LED 디바이스.
  50. 제 44 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 복수의 불연속부들은 규칙적 패턴을 형성하는, QD-LED 디바이스.
  51. 제 44 항 또는 제 45 항에 있어서,
    상기 층 스택은 상기 제 1 전도성 층과 상기 정공 수송 층 사이에 배치된 정공 주입 층을 더 포함하는, QD-LED 디바이스.
  52. 제 44 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 전자 수송 층은 복수의 아연 마그네슘 산화물 (ZnMgO) 나노결정들을 포함하는, QD-LED 디바이스.
  53. 양자 도트 발광 다이오드 (QD-LED) 디바이스로서,
    층 스택으로서,
    제 1 전도성 층,
    제 2 전도성 층,
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 정공 수송 층, 및
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치되고 복수의 양자 도트들을 포함하는 전자 수송 층을 포함하는, 상기 층 스택;
    상기 제 1 전도성 층에 커플링된 제 1 콘택;
    상기 제 2 전도성 층에 커플링된 제 2 콘택; 및
    상기 층 스택을 둘러싸도록 구성된 캡슐화 재료를 포함하는, QD-LED 디바이스.
  54. 제 53 항에 있어서,
    상기 캡슐화 재료는 에폭시 수지를 포함하는, QD-LED 디바이스.
  55. 제 53 항 또는 제 54 항에 있어서,
    상기 복수의 양자 도트들은 코어-쉘 구조체를 갖는 양자 도트들을 포함하고, 상기 코어-쉘 구조체의 쉘은 1 나노미터 내지 5 나노미터의 두께를 갖는, QD-LED 디바이스.
  56. 제 55 항에 있어서,
    상기 복수의 양자 도트들은 상기 코어-쉘 구조체의, 인듐 인화물 (InP) 의 코어 재료를 갖는 양자 도트들을 포함하는, QD-LED 디바이스.
  57. 제 53 항 내지 제 56 항 중 어느 한 항에 있어서,
    상기 층 스택은 상기 제 1 전도성 층과 상기 정공 수송 층 사이에 배치된 정공 주입 층을 더 포함하는, QD-LED 디바이스.
  58. 제 53 항 내지 제 57 항 중 어느 한 항에 있어서,
    상기 전자 수송 층은 복수의 아연 마그네슘 산화물 (ZnMgO) 나노결정들을 포함하는, QD-LED 디바이스.
  59. 양자 도트 발광 다이오드 (QD-LED) 디바이스로서,
    층 스택으로서,
    제 1 전도성 층,
    제 2 전도성 층, 및
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 혼합 층으로서, 상기 혼합 층은 전자 수송 재료, 정공 수송 재료, 및 복수의 양자 도트들을 포함하는, 상기 혼합 층을 포함하는, 상기 층 스택;
    상기 제 1 전도성 층에 커플링된 제 1 콘택;
    상기 제 2 전도성 층에 커플링된 제 2 콘택; 및
    상기 층 스택을 둘러싸도록 구성된 캡슐화 재료를 포함하는, QD-LED 디바이스.
  60. 제 59 항에 있어서,
    상기 캡슐화 재료는 에폭시 수지를 포함하는, QD-LED 디바이스.
  61. 제 59 항 또는 제 60 항에 있어서,
    상기 복수의 양자 도트들은 코어-쉘 구조체를 갖는 양자 도트들을 포함하고, 상기 코어-쉘 구조체의 쉘은 1 나노미터 내지 5 나노미터의 두께를 갖는, QD-LED 디바이스.
  62. 제 61 항에 있어서,
    상기 복수의 양자 도트들은 상기 코어-쉘 구조체의, 인듐 인화물 (InP) 의 코어 재료를 갖는 양자 도트들을 포함하는, QD-LED 디바이스.
  63. 제 59 항 내지 제 62 항 중 어느 한 항에 있어서,
    상기 층 스택은 상기 제 1 전도성 층과 정공 수송 층 사이에 배치된 정공 주입 층을 더 포함하는, QD-LED 디바이스.
  64. 제 59 항 내지 제 63 항 중 어느 한 항에 있어서,
    전자 수송 층은 복수의 아연 마그네슘 산화물 (ZnMgO) 나노결정들을 포함하는, QD-LED 디바이스.
  65. 조명 디바이스를 형성하는 방법으로서,
    제 1 재료 층을 형성하기 위해 전도성 기판 위에 제 1 재료를 배치하는 단계로서, 상기 제 1 재료 층은 정공 수송 층으로서 구성되는, 상기 제 1 재료를 배치하는 단계;
    제 2 재료 층을 형성하기 위해 상기 제 1 재료 층 위에 제 2 재료를 배치하는 단계로서, 상기 제 2 재료 층은 전자 수송 층으로서 구성되고, 상기 제 2 재료 층은 복수의 발광 나노구조체들을 포함하는, 상기 제 2 재료를 배치하는 단계; 및
    상기 제 2 재료 층 위에 전도성 재료를 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  66. 제 65 항에 있어서,
    상기 제 2 재료를 배치하는 단계는 복수의 양자 도트들을 포함하는 제 2 재료를 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  67. 제 65 항 또는 제 66 항에 있어서,
    상기 제 2 재료를 배치하는 단계는 스핀-코팅을 사용하여 상기 제 2 재료를 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  68. 제 65 항 내지 제 67 항 중 어느 한 항에 있어서,
    상기 제 2 재료를 배치하는 단계는 복수의 ZnMgO 나노입자들을 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  69. 제 65 항 내지 제 68 항 중 어느 한 항에 있어서,
    상기 전도성 기판을 배치하는 단계는 인듐 주석 산화물 (ITO) 을 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  70. 제 65 항 내지 제 69 항 중 어느 한 항에 있어서,
    에폭시 수지를 포함하는 캡슐화 재료를 배치하는 단계를 더 포함하는, 조명 디바이스를 형성하는 방법.
  71. 조명 디바이스를 형성하는 방법으로서,
    전도성 기판 위에 혼합 재료 층을 배치하는 단계로서, 상기 혼합 재료 층은 전자 수송 재료, 정공 수송 재료, 및 복수의 발광 나노구조체들을 포함하는, 상기 혼합 재료 층을 배치하는 단계; 및
    상기 혼합 재료 층 위에 전도성 재료를 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  72. 제 71 항에 있어서,
    상기 혼합 재료 층을 배치하는 단계는 복수의 양자 도트들을 포함하는 상기 혼합 재료 층을 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  73. 제 71 항 또는 제 72 항에 있어서,
    상기 혼합 재료 층을 배치하는 단계는 스핀-코팅을 사용하여 상기 혼합 재료 층을 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  74. 제 71 항 내지 제 73 항 중 어느 한 항에 있어서,
    상기 혼합 재료 층을 배치하는 단계는 복수의 ZnMgO 나노입자들을 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  75. 제 71 항 내지 제 74 항 중 어느 한 항에 있어서,
    상기 전도성 기판을 배치하는 단계는 인듐 주석 산화물 (ITO) 을 배치하는 단계를 포함하는, 조명 디바이스를 형성하는 방법.
  76. 제 71 항 내지 제 75 항 중 어느 한 항에 있어서,
    에폭시 수지를 포함하는 캡슐화 재료를 배치하는 단계를 더 포함하는, 조명 디바이스를 형성하는 방법.
  77. 조명 디바이스로서,
    제 1 전도성 층;
    제 2 전도성 층;
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치되고 복수의 발광 나노구조체들을 포함하는 정공 수송 층; 및
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 전자 수송 층을 포함하는, 조명 디바이스.
  78. 제 77 항에 있어서,
    상기 복수의 발광 나노구조체들은 복수의 양자 도트들을 포함하는, 조명 디바이스.
  79. 제 78 항에 있어서,
    상기 복수의 양자 도트들은 코어-쉘 구조체를 갖는 양자 도트들을 포함하고, 상기 코어-쉘 구조체의 쉘은 1 나노미터 내지 5 나노미터의 두께를 갖는, 조명 디바이스.
  80. 제 79 항에 있어서,
    상기 복수의 양자 도트들은 상기 코어-쉘 구조체의, 인듐 인화물 (InP) 의 코어 재료를 갖는 양자 도트들을 포함하는, 조명 디바이스.
  81. 제 77 항 내지 제 79 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 층과 상기 정공 수송 층 사이에 배치된 정공 주입 층을 더 포함하는, 조명 디바이스.
  82. 제 77 항 내지 제 81 항 중 어느 한 항에 있어서,
    상기 전자 수송 층은 복수의 ZnMgO 나노결정들을 더 포함하는, 조명 디바이스.
  83. 양자 도트 발광 다이오드 (QD-LED) 디바이스로서,
    층 스택으로서,
    제 1 전도성 층,
    제 2 전도성 층,
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치되고 복수의 양자 도트들을 포함하는 정공 수송 층, 및
    상기 제 1 전도성 층과 상기 제 2 전도성 층 사이에 배치된 전자 수송 층을 포함하는, 상기 층 스택;
    상기 제 1 전도성 층에 커플링된 제 1 콘택;
    상기 제 2 전도성 층에 커플링된 제 2 콘택; 및
    상기 층 스택을 둘러싸도록 구성된 캡슐화 재료를 포함하는, QD-LED 디바이스.
  84. 제 83 항에 있어서,
    상기 캡슐화 재료는 에폭시 수지를 포함하는, QD-LED 디바이스.
  85. 제 83 항 또는 제 84 항에 있어서,
    상기 복수의 양자 도트들은 코어-쉘 구조체를 갖는 양자 도트들을 포함하고, 상기 코어-쉘 구조체의 쉘은 1 나노미터 내지 5 나노미터의 두께를 갖는, QD-LED 디바이스.
  86. 제 85 항에 있어서,
    상기 복수의 양자 도트들은 상기 코어-쉘 구조체의, 인듐 인화물 (InP) 의 코어 재료를 갖는 양자 도트들을 포함하는, QD-LED 디바이스.
  87. 제 83 항 내지 제 86 항 중 어느 한 항에 있어서,
    상기 층 스택은 상기 제 1 전도성 층과 상기 정공 수송 층 사이에 배치된 정공 주입 층을 더 포함하는, QD-LED 디바이스.
  88. 제 83 항 내지 제 87 항 중 어느 한 항에 있어서,
    상기 전자 수송 층은 복수의 아연 마그네슘 산화물 (ZnMgO) 나노결정들을 포함하는, QD-LED 디바이스.
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