KR20210004183A

KR20210004183A - 병렬 카운팅 구조를 갖는 듀얼 슬로프 아날로그-디지털 변환기

Info

Publication number: KR20210004183A
Application number: KR1020190080185A
Authority: KR
Inventors: 천지범; 임준형; 김진
Original assignee: 삼성전기주식회사
Priority date: 2019-07-03
Filing date: 2019-07-03
Publication date: 2021-01-13
Also published as: KR102632360B1; CN112187275A; US10778238B1; CN112187275B

Abstract

본 발명의 일 실시 예에 따른 듀얼 슬로프 아날로그-디지털 변환기는, 충전동작을 위한 입력 전압과 방전동작을 위한 기준전압중 하나를 선택하는 스위치 회로; 상기 스위치 회로에 의해 선택된 상기 입력 전압의 크기에 기초한 제1 슬로프를 갖는 충전동작과, 상기 스위치 회로에 의해 선택된 상기 기준전압의 크기에 기초한 제2 슬로프를 갖는 방전동작을 수행하고, 상기 충전동작 및 방전동작 동안에 변하는 제1 전압을 출력하는 적분 회로; 상기 적분 회로로부터의 제1 전압과 제1 기준전압과 비교하여 제1 비교신호를 출력하고, 상기 제1 기준전압보다 높은 제2 기준전압과 상기 제1 전압을 비교하여 제2 비교신호를 출력하는 듀얼 비교회로; 및 상기 듀얼 비교회로로부터의 제1 비교신호에 기초한 제1 카운트값과, 상기 제2 비교신호에 기초한 제2 카운트값에 기초하여 상기 입력 전압의 크기에 대응되는 디지털 값을 출력하는 제어회로; 를 포함한다.

Description

병렬 카운팅 구조를 갖는 듀얼 슬로프 아날로그-디지털 변환기{DUAL SLOPE ANALOG TO DIGITAL CONVERTER WITH PARALLEL COUNTING STRUCTURE}

본 발명은 병렬 카운팅 구조를 갖는 듀얼 슬로프 아날로그-디지털 변환기에 관한 것이다.

일반적으로, 전압, 전류 등의 아날로그 신호를 측정하여 디지털 값으로 변환하기 위해서는 센서 및 ADC(ANALOG TO DIGITAL CONVERTER)가 필요하다.

ADC의 분해능(Resolution)은 전체 시스템의 성능중 주요 고려 사항으로, 통상 분해능은, 디지털 출력값을 변화시키기 위한 아날로그 입력의 최소 변화를 의미하고, 일반적으로는 ADC의 비트(Bit) 수가 클수록 유리하다. 즉, 분해능은 디지털 값으로 변환하기 위해, 입력되는 아날로그 량을 정밀하게 읽는 능력이다.

그런데, ADC의 분해능을 높이기 위해서는, 설계 난이도 높아질 수 있어서, 설계 난이도가 높지 않으면서 해상도를 높일 수 있도록 ADC에 대한 연구 및 개발이 필요하다.

기존의 ADC중 듀얼 슬로프 ADC(DUAL SLOPE ADC)는, 입력되는 전압의 크기에 대응되는 충전 슬로프에 기초하여 충전하고, 기준 전압의 크기에 대응되는 방전 슬로프에 기초하여 방전하고, 상기 충전에 따른 상승 시간과 방전에 따른 하강시간을 카운팅하여 입력 전압의 크기에 대응되는 디지털 카운트값을 출력할 수 있다.

이와 같은 듀얼 슬로프 ADC(DUAL SLOPE ADC)는, 상승 시간과 하강 시간을 카운트하여 출력이 결정되기 때문에 공정 편차에 무관하다는 장점이 있다.

그러나, 기존의 듀얼 슬로프 ADC(DUAL SLOPE ADC)는 클럭 신호를 이용하는 카운팅을 수행하므로, 사용하는 클럭 신호의 주파수에 따라 해상도가 결정되므로, 주파수가 높은 클럭 신호를 사용하여 해상도를 높일 수 있지만, 그 만큼 고가의 클럭 생성기를 이용하여야 하고 그 만큼 가격이 상승하는 단점이 있고, 이에 따라 동일한 클럭 신호를 이용하더라도 해상도를 높일 수 있는 기술이 필요하다.

(선행기술문헌)

(특허문헌 1) US 4,270,119 (1981.05.26)

본 발명의 일 실시 예는, 듀얼 슬로프 ADC에서, 병렬 카운팅 구조를 이용하여, 클럭의 주파수를 높이지 않고서도 해상도(resolution)를 향상시킬 수 있는 듀얼 슬로프 아날로그-디지털 변환기를 제공한다.

본 발명의 일 실시 예에 의해, 충전동작을 위한 입력 전압과 방전동작을 위한 기준전압중 하나를 선택하는 스위치 회로; 상기 스위치 회로에 의해 선택된 상기 입력 전압의 크기에 기초한 제1 슬로프를 갖는 충전동작과, 상기 스위치 회로에 의해 선택된 상기 기준전압의 크기에 기초한 제2 슬로프를 갖는 방전동작을 수행하고, 상기 충전동작 및 방전동작 동안에 변하는 제1 전압을 출력하는 적분 회로; 상기 적분 회로로부터의 제1 전압과 제1 기준전압과 비교하여 제1 비교신호를 출력하고, 상기 제1 기준전압보다 높은 제2 기준전압과 상기 제1 전압을 비교하여 제2 비교신호를 출력하는 듀얼 비교회로; 및 상기 듀얼 비교회로로부터의 제1 비교신호에 기초한 제1 카운트값과, 상기 제2 비교신호에 기초한 제2 카운트값에 기초하여 상기 입력 전압의 크기에 대응되는 디지털 값을 출력하는 제어회로; 를 포함하는 듀얼 슬로프 아날로그-디지털 변환기가 제안된다.

또한, 본 발명의 다른 일 실시 예에 의해, 충전동작을 위한 입력 전압과 방전동작을 위한 기준전압중 하나를 선택하는 스위치 회로; 상기 스위치 회로에 의해 선택된 상기 입력 전압의 크기에 기초한 제1 슬로프를 갖는 충전동작과, 상기 스위치 회로에 의해 선택된 상기 기준전압의 크기에 기초한 제2 슬로프를 갖는 방전동작을 수행하고, 상기 충전동작 및 방전동작 동안에 변하는 제1 전압을 출력하는 적분 회로; 상기 적분 회로로부터의 제1 전압과 제1 기준전압과 비교하여 제1 비교신호를 출력하고, 상기 제1 기준전압보다 높은 제2 기준전압과 상기 제1 전압을 비교하여 제2 비교신호를 출력하는 듀얼 비교회로; 및 제1 클럭 신호에 응답하여 상기 제1 비교신호를 카운트하여 생성한 제1 카운트값과, 상기 제1 클럭 신호의 위상과 다른 제2 클럭 신호에 응답하여 상기 제2 비교신호를 카운트하여 생성한 제2 카운트값에 기초하여 상기 입력 전압의 크기에 대응되는 디지털 값을 출력하는 제어회로; 를 포함하는 듀얼 슬로프 아날로그-디지털 변환기가 제안된다.

본 발명의 일 실시 예에 의하면, 듀얼 슬로프 ADC에서, 병렬 카운팅 구조를 이용하여, 기존과 동일한 주파수를 갖는 클럭을 사용하는 경우에도 해상도(resolution)를 향상시킬 수 있다.

또한, 선행 카운팅 동작 완료후, 병렬 카운팅 구조에 포함되는 비교기의 입력 전압을 고속으로 방전시킴으로써, 후행 카운팅 동작을 오류없이 보다 신속하게 개시할 수 있어서, 보다 고속의 카운팅 동작이 가능하다.

게다가, 선행 카운팅 동작 완료후, 적분 회로의 연산증폭기의 직류 옵셋 전압을 제거함으로써, 후행 카운팅 동작을 위한 충전동작 및 방전동작을 오류없이 보다 정확하게 수행할 수 있다.

도 1은 본 발명의 일 실시 예에 따른 듀얼 슬로프 아날로그-디지털 변환기의 블록 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 듀얼 슬로프 아날로그-디지털 변환기의 회로 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 스위치 회로의 일 예시도이다.
도 4는 도 2의 비교회로의 고속 방전 회로의 일 예시도이다.
도 5는 도 4의 적분 회로의 제1 전압, 비교회로의 제1 비교신호 및 제2 비교신호에 대한 예시도이다.
도 6은 도 4의 고속 방전 회로의 고속 방전 동작의 설명도이다.
도 7은 도 2의 적분 회로의 일 예시도이다.
도 8은 도 2의 제어회로의 일 예시도이다.
도 9는 도 8의 제1 클럭신호 및 제2 클럭신호의 예시도이다.

이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.

또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.

그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 일 실시 예에 따른 듀얼 슬로프 아날로그-디지털 변환기의 블록 예시도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 듀얼 슬로프 아날로그-디지털 변환기는, 스위치 회로(100), 적분 회로(200), 듀얼 비교회로(300), 제어회로(400)를 포함할 수 있다.

상기 스위치 회로(100)는, 충전동작을 위한 입력 전압(Vin)과 방전동작을 위한 기준전압(Vref)중 하나를 선택할 수 있다.

일 예로, 상기 스위치 회로(100)는, 제1 제어신호(SC1)에 응답하여, 충전동작을 위한 입력 전압(Vin)을 선택하고, 이후에는 방전동작을 위한 기준전압(Vref)을 선택할 수 있다.

상기 적분 회로(200)는, 상기 스위치 회로(100)에 의해 선택된 상기 입력 전압(Vin)의 크기에 기초한 제1 슬로프(SLV1)를 갖는 충전동작과, 상기 스위치 회로(100)에 의해 선택된 상기 기준전압(Vref)의 크기에 기초한 제2 슬로프(SL22)를 갖는 방전동작을 수행하고, 상기 충전동작 및 방전동작 동안에 변하는 제1 전압(Vx)을 출력할 수 있다.

일 예로, 상기 적분 회로(200)는, 제2 제어신호(SC2)에 응답하여, 상기 적분 회로(200)의 동작 리세트 및 상기 적분 회로(200)의 입력측의 직류 옵셋 전압을 제거할 수 있으며, 이에 대해서는 후술한다.

상기 듀얼 비교회로(300)는, 상기 적분 회로(200)로부터의 제1 전압(Vx)과 제1 기준전압(Vref1, 도 2)과 비교하여 제1 비교신호(VC1)를 출력하고, 상기 제1 기준전압(Vref1)보다 높은 제2 기준전압(Vref2, 도 2)과 상기 제1 전압(Vx)을 비교하여 제2 비교신호(VC2)를 출력할 수 있다.

일 에로, 상기 듀얼 비교회로(300)는, 제1 비교기(310) 및 제2 비교기(320)를 포함할 수 있다.

상기 제1 비교기(310)는, 상기 적분 회로(200)로부터의 제1 전압(Vx)과 제1 기준전압(Vref1, 도 2)과 비교하여 제1 비교신호(VC1)를 출력할 수 있다. 상기 제2 비교기(320)는, 상기 제1 기준전압(Vref1, 도 2)보다 높은 제2 기준전압(Vref2, 도 2)과 상기 제1 전압(Vx)을 비교하여 제2 비교신호(VC2)를 출력할 수 있다.

일 예로, 상기 듀얼 비교회로(300)는, 제3 제어신호(SC3)에 응답하여, 상기 적분회로(200)의 방전동작 완료 이후, 다음의 충전 및 방전동작을 위해, 상기 듀얼 비교회로(300)의 입력단의 전압, 특히 제2 비교기(310)의 입력단의 전압을 접지로 고속으로 방전할 수 있다.

상기 제어회로(400)는, 상기 듀얼 비교회로(300)로부터의 제1 비교신호(VC1)에 기초한 제1 카운트값(CV1)과, 상기 제2 비교신호(VC2)에 기초한 제2 카운트값(CV2)에 기초하여 상기 입력 전압(Vin)의 크기에 대응되는 디지털 값(Dout)을 출력할 수 있다.

일 예로, 상기 제어회로(400)는, 제1 카운터(410), 제2 카운터(420) 및 제어기(450)를 포함할 수 있다.

상기 제1 카운터(410)는, 상기 제1 비교신호(VC1)를 카운트하여 상기 제1 카운트값(CV1)을 출력할 수 있다. 상기 제2 카운터(420)는, 상기 제2 비교신호(VC2)를 카운트하여 상기 제2 카운트값(CV2)을 출력할 수 있다. 상기 제어기(450)는, 상기 제1 카운트값(CV1) 및 제2 카운트값(CV2)에 기초하여 상기 입력 전압(Vin)의 크기에 대응되는 디지털 값(Dout)을 출력할 수 있다.

본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.

도 2는 본 발명의 일 실시 예에 따른 듀얼 슬로프 아날로그-디지털 변환기의 회로 예시도이다.

도 2를 참조하면, 상기 스위치 회로(100)는, 입력 전압(Vin)을 입력받는 제1 단자(P1)와, 상기 기준전압(Vref)을 입력받는 제2 단자(P2)와, 상기 적분 회로(200)에 연결된 공통단자(PC)를 포함할 수 있다.

일 예로, 상기 스위치 회로(100)는, 제1 제어신호(SC1)에 응답하여, 상기 충전동작 동안에는 상기 공통단자(PC)가 제1 단자(P1)에 접속되고, 상기 방전동작 동안에는 상기 공통단자(PC)가 제2 단자(P2)에 접속된다.

상기 적분 회로(200)는, 일 예로, 적분기(210)를 포함할 수 있다.

상기 적분기(210)는, 제1 연산증폭기(OP1), 제1 저항(R1), 및 제1 커패시터(C1)를 포함할 수 있다. 추가로, 상기 적분 회로(200)는, 제1 스위치(SW1)를 포함할 수 있다.

상기 제1 연산증폭기(OP1)는, 상기 스위치 회로(100)의 출력단에 접속된 제1 입력단(예, +입력단)과 접지에 접속된 제2 입력단(예, -입력단)을 포함할 수 있다. 상기 제1 저항(R1)은, 상기 제1 연산증폭기(OP1)의 제1 입력단에 접속될 수 있다. 상기 제1 커패시터(C1)는, 상기 제1 연산증폭기(OP1)에 병렬로, 상기 제1 입력단과 상기 제1 연산증폭기(OP1)의 출력단 사이에 접속될 수 있다.

예를 들어, 상기 적분 회로(200)는, 상기 제1 슬로프(SLV1)를 갖는 충전동작을 제1 시간(T1) 까지 수행하여 상기 제1 슬로프(SLV1)로 증가하는 제1 전압(Vx)을 출력하고, 상기 제1 시간(T1) 이후 상기 제2 슬로프(SL22)를 갖는 방전동작을 수행하여 상기 제2 슬로프(SLV2)로 감소하는 제1 전압(Vx)을 출력할 수 있다.

상기 제1 스위치(SW1)는 상기 제1 커패시터(C1)에 병렬로 접속되어, 상기 적분 회로(200에 의한 일련의 충전동작 및 방전동작 완료 이후에, 이후이 일련의 동전동작 및 방전동작을 신속하게 개시할 수 있도록, 상기 제1 커패시터(C1)의 양단을 쇼트시킨다.

상기 제1 비교기(310)는, 일 예로, 상기 적분 회로(200)로부터의 제1 전압(Vx)과 제1 기준전압(Vref1)과 비교하여, 제1 전압(Vx)이 제1 기준전압(Vref1)(예, 영전압)보다 높으면 하이레벨의 전압을 갖는 제1 비교신호(VC1)를 출력할 수 있다.

상기 제2 비교기(320)는, 일 예로, 상기 적분 회로(200)로부터의 상기 제1 전압(Vx)과 제2 기준전압(Vref2)과 비교하여 제1 전압(Vx)이 제2 기준전압(Vref2)(예, 최대 입력전압의 1/2 전압)보다 높으면 하이레벨의 전압을 갖는 제2 비교신호(VC2)를 출력할 수 있다.

일 예로, 상기 고속 방전 회로(350)는, 제3 제어신호(SC3)에 응답하여, 상기 적분회로(200)의 방전동작 완료 이후, 상기 적분 회로(200)의 출력단과 상기 제2 비교기(320)의 입력단 사이의 제1 접속노드(N1)와 접지를 연결시켜, 상기 듀얼 비교회로(300)의 입력단의 전압, 특히 제2 비교기(310)의 입력단의 전압을 고속으로 방전할 수 있다.

상기 제1 카운터(410)는, 상기 제1 비교기(310)로부터 입력받은 제1 비교신호(VC1)를 제1 클럭신호(CLK1, 도 8)를 이용하여 카운트하여 상기 제1 카운트값(CV1)을 출력할 수 있다.

상기 제2 카운터(420)는, 상기 제2 비교기(320)로부터 입력받은 제2 비교신호(VC2)를 제2 클럭신호(CLK2, 도 8)를 이용하여 카운트하여 상기 제2 카운트값(CV2)을 출력할 수 있다.

상기 제어기(450)는, 상기 제1 카운트값(CV1) 및 제2 카운트값(CV2)에 기초하여 상기 입력 전압(Vin)의 크기에 대응되는 디지털 값(Dout)을 출력할 수 있다.

이와 같이, 병렬 카운팅 동작에 따른 상기 제1 카운트값(CV1) 및 제2 카운트값(CV2)을 이용하여 디지털 값(Dout)을 제공할 수 있으므로, 고속의 카운팅 동작을 수행할 수 있다.

도 3은 본 발명의 일 실시 예에 따른 스위치 회로의 일 예시도이다.

도 3을 참조하면, 예를 들어, 상기 스위치 회로(100)는, 제1 제어신호(SC1)에 응답하여, 제1 시간(T1) 까지는 상기 공통단자(PC)를 제1 단자(P1)에 접속하여, 충전동작을 위한 입력 전압(Vin)을 선택하여 상기 적분 회로(200)에 출력한다.

또한, 상기 스위치 회로(100)는, 제1 제어신호(SC1)에 응답하여, 상기 제1 시간(T1) 이후에는 상기 공통단자(PC)를 제2 단자(P2)에 접속하여, 방전동작을 위한 기준전압(Vref)을 선택하여 상기 적분 회로(200)에 출력한다.

일 예로, 상기 입력전압(Vin)이 0V 내지 3.3V가 될 수 있으나, 이에 한정되지는 않으며, 이 경우, 상기 기준전압(Vref)은 상기 입력 전압보다 낮게 설정될 수 있다.

도 4는 도 2의 비교회로의 고속 방전 회로의 일 예시도이다.

도 4를 참조하면, 상기 듀얼 비교회로(300)는, 제1 비교기(310), 제2 비교기(320) 및 고속 방전 회로(350)를 포함할 수 있다.

상기 고속 방전 회로(350)는, 상기 제어회로의 카운트 동작 이후에 상기 비교회로의 입력 전압을 방전을 수행할 수 있다.

일 예로, 상기 고속 방전 회로(350)는, 상기 제1 및 제2 비교기(310,320)의 공통 입력단과 상기 적분 회로(200)의 출력단과 사이의 제1 접속노드(N1)와 접지 사이에 직렬로 접속된 방전 스위치(SW-D) 방전 전류원(IS-D)을 포함할 수 있다.

일 예로, 상기 방전 스위치(SW-D)는, 적어도 하나의 스위칭 소자를 포함할 수 있고, 상기 방전동작 완료후 후행 카운트 동작 개시 이전에, 오프상태에서 온상태로 스위칭할 수 있다.

상기 방전 전류원(IS-D)은, 상기 방전 스위치(SW-D)의 온상태시 상기 제1 접속노드(N1)에서의 전압을 고속으로 접지로 방전할 수 있다.

이와 같은 고속 방전 회로(350)의 동작에 의해서, 선행 카운팅 동작 완료후, 병렬 카운팅 구조에 포함되는 비교기의 입력 전압을 고속으로 방전시킬 수 있으며, 이에 따라, 후행 카운팅 동작을 오류없이 보다 신속하게 개시할 수 있고, 보다 고속의 카운팅 동작이 가능하다.

도 5는 도 4의 적분 회로의 제1 전압, 비교회로의 제1 비교신호 및 제2 비교신호에 대한 예시도이다.

도 4 및 도 5를 참조라면, 상기 적분 회로(200)에서 출력되는 제1 전압(Vx)은, 제1 시간(T1) 까지 수행되는 충전동작 동안에, 상기 제1 슬로프(SLV1)를 갖고 상승하고, 상기 제1 시간(T1) 이후에 수행되는 방전동작 동안에, 상기 제2 슬로프(SLV2)를 갖고 하강한다.

일 예로, 제1 전압(Vx)의 제1 슬로프(SLV1)는 하기 수학식 1과 같이 표현될 수 있고, 제1 전압(Vx)의 제2 슬로프(SLV2)는 하기 수학식 2와 같이 표현될 수 있다.

[수학식 1]

SLV1 = Vin/(R*C)

[수학식 2]

SLV2 = Vref/(R*C)

상기 수학식 1 및 수학식 2에서, R은 제1 연산증폭기(OP1)의 제1 입력단에 접속된 제1 저항(R1)의 저항값이고, C는 제1 커패시터(C1)의 커패시턴스값이다.

상기 충전동작 동안, 제1 전압(Vx)의 제1 슬로프(SLV1)는 입력 전압(Vin)의 크기에 기초하므로 입력 전압(Vin)의 크기가 달라짐에 따라 달라질 수 있다. 방전동작 동안, 제1 전압(Vx)의 제2 슬로프(SLV2)는 기준전압(Vref)의 크기에 기초하여 기준전압(Vref)의 크기가 변하지 않고 동일하므로 동일하다.

예를 들어, 제1 전압(Vx)의 레벨이 점차 높아지는 6개의 Vx1, Vx2, Vx3, Vx4, Vx5, 및 Vx6에 대해 설명하면, Vx1, Vx2, Vx3, Vx4, Vx5, 및 Vx6 각각은 레벨이 점차 높아지는 입력전압 Vin1, Vin2, Vin3, Vin4, Vin5, 및 Vin6에 대응될 수 있다. 여기서, 입력전압중 가장 높은 Vin6은 입력 전압(Vin)의 최대 전압(Vin_max) 이하가 될 수 있다.

일 예로, 입력 최대전압(Vin_max)이 3.3V인 경우, 상기 입력전압 Vin1, Vin2, Vin3, Vin4, Vin5, 및 Vin6 각각은 0.5V, 1.0V, 1.5V , 2.0V , 2.5V , 3.0V가 될 수 있으며, 이에 한정되지는 않는다.

예를 들어, 상기 제1 비교기(310)는, 제1 기준전압(Vref1)(예, 0V)과 제2 기준전압(Vref2)(예, 1.65V) 사이의 전압크기에 해당되는 상기 입력전압 Vin1, Vin2, Vin3 각각에 대응되는 제1 비교신호(VC1)인 VC11, VC12, VC13을 출력할 수 있고, 여기서, 제1 비교신호(VC1) VC11, VC12, VC13 각각은 상기 제1 카운터(410)의 제1 카운트값인 ‘T1O+T11’,‘T1O+T12’,T10+T13’에 해당될 수 있다.

또한, 상기 제2 비교기(320)는, 제2 기준전압(Vref2)(예, 1.65V) 보다 높은 전압크기에 해당되는 상기 입력전압 Vin4, Vin5, 및 Vin6 각각에 대응되는 제2 비교신호(VC2)인 VC21, VC22, VC23을 출력할 수 있고, 여기서, 제2 카운트값 VC21, VC22, VC23 각각은 상기 제2 카운터(420)의 제2 카운트값‘T21’,‘T22’,T23’에 해당될 수 있다.

이 경우, 제어기(450)는, 상기 제1 카운터(410)의 제1 카운트값인 ‘T1O+T11’,‘T1O+T12’,T10+T13’와, 상기 제2 카운터(420)의 제2 카운트값‘T21’,‘T22’,T23’를 이용하여 상기 입력 전압(Vin)의 크기에 대응되는 디지털 값(Dout)을 출력할 수 있다.

일 예로, 입력 최대전압(Vin_max)이 3.3V인 경우, 상기 입력전압 Vin1이 0.5V인 경우에 대해 설명하면, 상기 제1 비교기(310)는, 제1 기준전압(Vref1)(예, 0V) 보다 높은 상기 입력전압 Vin1에 대응되는 제1 비교신호(VC1)인 VC11을 출력할 수 있고, 여기서, 제1 비교신호(VC1)인 VC11은 상기 제1 카운터(410)의 제1 카운트값인 ‘T1O+T11’에 해당될 수 있다. 이 경우, 상기 제2 비교기(320)는, 상기 입력전압(Vin1)이 0.5V로 제2 기준전압(Vref2)(예, 1.65V) 보다 높지 않으므로, 로우레벨의 제1 비교신호(VC1)가 출력되어 제1 카운트값은 0이 된다.

이 경우, 제어기(450)는, 상기 제1 카운터(410)의 제1 카운트값인 ‘T1O+T11’만을 이용하여 상기 입력 전압(Vin)의 크기에 대응되는 디지털 값(Dout)을 출력할 수 있다.

다른 일 예로, 입력 최대전압(Vin_max)이 3.3V인 경우, 상기 입력전압 Vin6 이 3.0V인 경우에 대해 설명하면, 상기 제1 비교기(310)는, 제1 기준전압(Vref1)(예, 0V)보다 높은 상기 입력전압 Vin6에 대응되는 제1 비교신호(VC1)인 VC13을 출력할 수 있고, 여기서, 제1 비교신호(VC1) VC13은 상기 제1 카운터(410)의 제1 카운트값인 ‘T1O+T13’에 해당될 수 있다. 또한, 상기 제2 비교기(320)는, 제2 기준전압(Vref2)(예, 1.65V) 보다 높은 상기 입력전압 Vin6에 대응되는 제2 비교신호(VC2)인 VC23을 출력할 수 있고, 여기서, 제2 카운트값인 VC23은 상기 제2 카운터(420)의 제2 카운트값인 T23’에 해당될 수 있다.

이 경우, 제어기(450)는, 상기 제1 카운터(410)의 제1 카운트값인 ‘T10+T13’와, 상기 제2 카운터(420)의 제2 카운트값인 ‘T23’를 이용하여 상기 입력 전압(Vin)의 크기에 대응되는 디지털 값(Dout)을 출력할 수 있다.

일 예로, 상기 제1 비교기(310)의 제1 기준전압(Vref1)은 제로전압이 될 수 있고, 상기 제2 비교기(320)의 제2 기준전압(Vref2)은, 입력 전압의 최대전압(Vin_max)의 1/2 크기의 전압(Vin_max/2)이 될 수 있다.

이 경우, 상기 제1 비교기(310)는 상기 적분 회로(200)로부터의 제1 전압(Vx)과 제로전압인 제1 기준전압(Vref1)과 비교하여, 제1 전압(Vx)이 제로전압인 제1 기준전압(Vref1)보다 높으면 도 5에 도시한 바와 같이 하이레벨의 전압을 갖는 제1 비교신호(VC1)를 출력할 수 있다.

상기 제2 비교기(320)는, 입력 전압의 최대전압(Vin_max)의 1/2 크기의 전압(Vin_max/2)인 제2 기준전압(Vref2)과 상기 제1 전압(Vx)을 비교하여, 상기 제1 전압(Vx)이 제2 기준전압(Vref2)보다 높으면 도 5에 도시한 바와 같이 하이레벨의 전압을 갖는 제2 비교신호(VC2)를 출력할 수 있다.

도 6은 도 4의 고속 방전 회로의 고속 방전 동작의 설명도이다.

도 4 및 도 6을 참조하면, 상기 고속 방전 회로(350)의 상기 방전 스위치(SW-D)는, 상기 방전동작 완료후 오프상태에서 온상태로 스위칭된다. 상기 방전 전류원(IS-D)은, 상기 방전 스위치(SW-D)의 온상태시 상기 제1 접속노드(N1)에서의 전압을 고속으로 접지로 방전한다.

이에 따라, 도 6에 도시된 전압 방전 그래프(FDG)와 같이, 상기 제2 비교기(310,320)의 입력단자에 연결된 제1 접속노드(N1)에서의 전압이 고속으로 방전되어 상기 제1 및 제2 비교기(310,320)의 입력단에서의 전압은 짧은 시간(Tfd)에 신속하게 접지전위가 될 수 있다.

도 7은 도 2의 적분 회로의 일 예시도이다.

도 2 및 도 7을 참조하면, 상기 적분 회로(200)는, 적분기(210), 및 옵셋 제거 회로(220)를 포함할 수 있다.

상기 옵셋 제거 회로(220)는, 상기 제1 연산증폭기(OP1)의 제1 입력단과 제2 입력단 사이에 접속되어, 상기 방전동작 완료후 상기 제1 연산증폭기(OP1)의 제1 입력단과 제2 입력단을 연결하여, 상기 제1 연산증폭기(OP1)의 입력측의 직류 옵셋 전압을 제거할 수 있다.

이러한 옵셋 제거 회로(220)에 의해서, 선행 카운팅 동작 완료후, 적분 회로의 연산증폭기의 직류 옵셋 전압을 제거함으로써, 후행 카운팅 동작을 위한 충전동작 및 방전동작을 오류없이 보다 정확하게 수행할 수 있다.

도 8은 도 2의 제어회로의 일 예시도이다.

도 8을 참조하면, 상기 제1 카운터(410)는, 제1 클럭 신호(CLK1)를 이용하여 상기 제1 비교신호(VC1)를 카운트하여 상기 제1 카운트값(CV1)을 출력할 수 있다.

상기 제2 카운터(420)는, 상기 제1 클럭 신호(CLK1)와 위상이 다른 제2 클럭신호(CLK2)를 이용하여 상기 제2 비교신호(VC2)를 카운트하여 상기 제2 카운트값(CV2)을 출력할 수 있다.

제1 카운터(410)의 카운트 동작과 제2 카운터(420)의 카운트 동작 사이의 간섭을 줄이기 위해서, 상기 제1 클럭 신호(CLK1)와 제2 클럭신호(CLK2)는, 위상이 서로 다르게 설정될 수 있다.

일 예로, 상기 제1 클럭 신호(CLK1)와 제2 클럭신호(CLK2)는 별도의 클럭 생성기에서 제공될 수 있거나, 상기 제어회로(400)가 제공할 수 있다.

일 예로, 상기 제1 클럭 신호(CLK1)와 제2 클럭신호(CLK2)간의 위상차는 90도 또는 180도가 될 수 있다.

도 9는 도 8의 제1 클럭신호 및 제2 클럭신호의 예시도이다.

도 9를 참조하면, 일 예로, 상기 제1 클럭 신호(CLK1)와 제2 클럭신호(CLK2)간의 위상차는 180도가 될 수 있다.

도 8 및 도 9를 참조하면, 상기 제1 카운터(410)는, 제1 클럭 신호(CLK1)에 응답하여 동작하고, 상기 제2 카운터(420)는, 제2 클럭신호(CLK2)에 응답하여 동작하도록 함으로서, 이와 같은 병렬 카운팅을 수행할 수 있는 제1 및 제2 클럭 신호의 위상 조절로 분해능을 개선할 수 있다.

예를 들어, 병렬 카운팅 동작에 필요한 제1 및 제2 클럭 신호 각각의 위상이 0도 및 180도인 경우, 전체 분해능이 1비트(bit) 증가될 수 있다.

다른 예로, 병렬구조인 4개의 카운터를 이용하는 경우, 개의 카운터에 공급하는 4개의 클럭 신호의 위상 각각이 0도, 90도 ,180도 , 270도인 경우에는, 전체 분해능이 3비트(bit)로 증가될 수도 있다.

한편, 본 발명의 일 실시 예에 따른 듀얼 슬로프 아날로그-디지털 변환기의 제어회로는, 프로세서(예: 중앙처리장치(CPU), 그래픽처리장치(GPU), 마이크로프로세서, 주문형 반도체(Application Specific Integrated Circuit, ASIC), Field Programmable Gate Arrays(FPGA) 등), 메모리(예: 휘발성 메모리(예를 들어, RAM 등), 비휘발성 메모리(예를 들어, ROM, 플래시 메모리 등), 입력 디바이스(예: 키보드, 마우스, 펜, 음성 입력 디바이스, 터치 입력 디바이스, 적외선 카메라, 비디오 입력 디바이스 등), 출력 디바이스(예: 디스플레이, 스피커, 프린터 등) 및 통신접속장치(예: 모뎀, 네트워크 인터페이스 카드(NIC), 통합 네트워크 인터페이스, 무선 주파수 송신기/수신기, 적외선 포트, USB 접속장치 등)가 서로 상호접속(예: 주변 구성요소 상호접속(PCI), USB, 펌웨어(IEEE 1394), 광학적 버스 구조, 네트워크 등)된 컴퓨팅 환경으로 구현될 수 있다.

상기 컴퓨팅 환경은 개인 컴퓨터, 서버 컴퓨터, 핸드헬드 또는 랩탑 디바이스, 모바일 디바이스(모바일폰, PDA, 미디어 플레이어 등), 멀티프로세서 시스템, 소비자 전자기기, 미니 컴퓨터, 메인프레임 컴퓨터, 임의의 전술된 시스템 또는 디바이스를 포함하는 분산 컴퓨팅 환경 등으로 구현될 수 있으나, 이에 한정되지 않는다.

이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.

100: 스위치 회로
200: 적분 회로
OP1: 제1 연산증폭기
R1; 제1 저항
C1; 제1 커패시터
220: 옵셋 제거 회로
300: 듀얼 비교회로
310: 제1 비교기
320: 제2 비교기
350: 고속 방전 회로
400; 제어회로
410; 제1 카운터
420: 제2 카운터
450: 제어기
SW2: 스위치
SW-D: 방전 스위치
IS-D: 방전 전류원

Claims

충전동작을 위한 입력 전압과 방전동작을 위한 기준전압중 하나를 선택하는 스위치 회로;
상기 스위치 회로에 의해 선택된 상기 입력 전압의 크기에 기초한 제1 슬로프를 갖는 충전동작과, 상기 스위치 회로에 의해 선택된 상기 기준전압의 크기에 기초한 제2 슬로프를 갖는 방전동작을 수행하고, 상기 충전동작 및 방전동작 동안에 변하는 제1 전압을 출력하는 적분 회로;
상기 적분 회로로부터의 제1 전압과 제1 기준전압과 비교하여 제1 비교신호를 출력하고, 상기 제1 기준전압보다 높은 제2 기준전압과 상기 제1 전압을 비교하여 제2 비교신호를 출력하는 듀얼 비교회로; 및
상기 듀얼 비교회로로부터의 제1 비교신호에 기초한 제1 카운트값과, 상기 제2 비교신호에 기초한 제2 카운트값에 기초하여 상기 입력 전압의 크기에 대응되는 디지털 값을 출력하는 제어회로;
를 포함하는 듀얼 슬로프 아날로그-디지털 변환기.
제1항에 있어서, 상기 스위치 회로는,
제1 시간 까지는 충전동작을 위한 입력 전압을 선택하고, 상기 제1 시간 이후에는 방전동작을 위한 기준전압을 선택하는
듀얼 슬로프 아날로그-디지털 변환기.
제2항에 있어서, 상기 적분 회로는,
상기 제1 슬로프를 갖는 충전동작을 제1 시간 까지 수행하여 상기 제1 슬로프로 증가하는 제1 전압을 출력하고, 상기 제1 시간 이후 상기 제2 슬로프를 갖는 방전동작을 수행하여 상기 제2 슬로프로 감소하는 제1 전압을 출력하는
듀얼 슬로프 아날로그-디지털 변환기.
제1항에 있어서, 상기 적분 회로는,
적분기를 포함하고,
상기 적분기는, 상기 스위치 회로의 출력단에 접속된 제1 입력단과 접지에 접속된 제2 입력단을 포함하는 제1 연산증폭기;
상기 제1 연산증폭기의 제1 입력단에 접속된 제1 저항;
상기 제1 연산증폭기에 병렬로, 상기 제1 입력단과 상기 제1 연산증폭기의 출력단 사이에 접속된 제1 커패시터; 및
상기 제1 커패시터에 병렬로 접속된 제1 스위치;
를 포함하는 듀얼 슬로프 아날로그-디지털 변환기.
제1항에 있어서, 상기 듀얼 비교회로는,
상기 적분 회로로부터의 제1 전압과 제1 기준전압과 비교하여 제1 비교신호를 출력하는 제1 비교기;
상기 제1 기준전압보다 높은 제2 기준전압과 상기 제1 전압을 비교하여 제2 비교신호를 출력하는 제2 비교기; 및
상기 제어회로의 카운트 동작 이후에 상기 비교회로의 입력 전압을 방전을 하는 고속 방전 회로;
를 포함하는 듀얼 슬로프 아날로그-디지털 변환기.
제1항에 있어서, 상기 고속 방전 회로는,
상기 적분 회로의 출력단과 상기 제2 비교기의 입력단 사이의 제1 접속노드와 접지 사이에 직렬로 접속된 방전 스위치 방전 전류원을 포함하고,
상기 방전 스위치는, 상기 적분 회로의 방전동작 완료후 제3 제어신호에 기초해 오프상태에서 온상태로 스위칭되고,
상기 방전 전류원은, 상기 방전 스위치의 온상태시 상기 제1 접속노드에서의 전압을 접지로 방전하는
듀얼 슬로프 아날로그-디지털 변환기.
제4항에 있어서, 상기 적분 회로는,
상기 제1 연산증폭기의 제1 입력단과 제2 입력단 사이에 접속되어, 상기 방전동작 완료후 상기 제1 입력단과 제2 입력단을 연결하여, 상기 제1 연산증폭기의 입력측의 직류 옵셋 전압을 제거하는 옵셋 제거 회로;
를 더 포함하는 듀얼 슬로프 아날로그-디지털 변환기.
제1항에 있어서, 상기 제어회로는
제1 클럭 신호를 이용하여 상기 제1 비교신호를 카운트하여 상기 제1 카운트값을 출력하는 제1 카운터;
상기 제1 클럭 신호와 위상이 90도 다른 제2 클럭신호를 이용하여 상기 제2 비교신호를 카운트하여 상기 제2 카운트값을 출력하는 제2 카운터; 및
상기 제1 카운트값 및 제2 카운트값에 기초하여 상기 입력 전압의 크기에 대응되는 디지털 값을 출력하는 제어기;
를 포함하는 듀얼 슬로프 아날로그-디지털 변환기.
충전동작을 위한 입력 전압과 방전동작을 위한 기준전압중 하나를 선택하는 스위치 회로;
상기 스위치 회로에 의해 선택된 상기 입력 전압의 크기에 기초한 제1 슬로프를 갖는 충전동작과, 상기 스위치 회로에 의해 선택된 상기 기준전압의 크기에 기초한 제2 슬로프를 갖는 방전동작을 수행하고, 상기 충전동작 및 방전동작 동안에 변하는 제1 전압을 출력하는 적분 회로;
상기 적분 회로로부터의 제1 전압과 제1 기준전압과 비교하여 제1 비교신호를 출력하고, 상기 제1 기준전압보다 높은 제2 기준전압과 상기 제1 전압을 비교하여 제2 비교신호를 출력하는 듀얼 비교회로; 및
제1 클럭 신호에 응답하여 상기 제1 비교신호를 카운트하여 생성한 제1 카운트값과, 상기 제1 클럭 신호의 위상과 다른 제2 클럭 신호에 응답하여 상기 제2 비교신호를 카운트하여 생성한 제2 카운트값에 기초하여 상기 입력 전압의 크기에 대응되는 디지털 값을 출력하는 제어회로;
를 포함하는 듀얼 슬로프 아날로그-디지털 변환기.
제9항에 있어서, 상기 스위치 회로는,
제1 시간 까지는 충전동작을 위한 입력 전압을 선택하고, 상기 제1 시간 이후에는 방전동작을 위한 기준전압을 선택하는
듀얼 슬로프 아날로그-디지털 변환기.
제10항에 있어서, 상기 적분 회로는,
상기 제1 슬로프를 갖는 충전동작을 제1 시간 까지 수행하여 상기 제1 슬로프로 증가하는 제1 전압을 출력하고, 상기 제1 시간 이후 상기 제2 슬로프를 갖는 방전동작을 수행하여 상기 제2 슬로프로 감소하는 제1 전압을 출력하는
듀얼 슬로프 아날로그-디지털 변환기.
제9항에 있어서, 상기 적분 회로는,
적분기를 포함하고,
상기 적분기는, 상기 스위치 회로의 출력단에 접속된 제1 입력단과 접지에 접속된 제2 입력단을 포함하는 제1 연산증폭기;
상기 제1 연산증폭기의 제1 입력단에 접속된 제1 저항;
상기 제1 연산증폭기에 병렬로, 상기 제1 입력단과 상기 제1 연산증폭기의 출력단 사이에 접속된 제1 커패시터; 및
상기 제1 커패시터에 병렬로 접속된 제1 스위치;
를 포함하는 듀얼 슬로프 아날로그-디지털 변환기.
제9항에 있어서, 상기 듀얼 비교회로는,
상기 적분 회로로부터의 제1 전압과 제1 기준전압과 비교하여 제1 비교신호를 출력하는 제1 비교기;
상기 제1 기준전압보다 높은 제2 기준전압과 상기 제1 전압을 비교하여 제2 비교신호를 출력하는 제2 비교기; 및
상기 제어회로의 카운트 동작 이후에 상기 비교회로의 입력 전압을 방전을 하는 고속 방전 회로;
를 포함하는 듀얼 슬로프 아날로그-디지털 변환기.
제9항에 있어서, 상기 고속 방전 회로는,
상기 적분 회로의 출력단과 상기 제2 비교기의 입력단 사이의 제1 접속노드와 접지 사이에 직렬로 접속된 방전 스위치 방전 전류원을 포함하고,
상기 방전 스위치는, 상기 적분 회로의 방전동작 완료후 제3 제어신호에 기초해 오프상태에서 온상태로 스위칭되고,
상기 방전 전류원은, 상기 방전 스위치의 온상태시 상기 제1 접속노드에서의 전압을 접지로 방전하는
듀얼 슬로프 아날로그-디지털 변환기.
제12항에 있어서, 상기 적분 회로는,
상기 제1 연산증폭기의 제1 입력단과 제2 입력단 사이에 접속되어, 상기 방전동작 완료후 상기 제1 입력단과 제2 입력단을 연결하여, 상기 제1 연산증폭기의 입력측의 직류 옵셋 전압을 제거하는 옵셋 제거 회로;
를 더 포함하는 듀얼 슬로프 아날로그-디지털 변환기.
제9항에 있어서, 상기 제어회로는
상기 제1 클럭 신호를 이용하여 상기 제1 비교신호를 카운트하여 상기 제1 카운트값을 출력하는 제1 카운터;
상기 제1 클럭 신호의 위상과 180도 다른 상기 제2 클럭신호를 이용하여 상기 제2 비교신호를 카운트하여 상기 제2 카운트값을 출력하는 제2 카운터; 및
상기 제1 카운트값 및 제2 카운트값에 기초하여 상기 입력 전압의 크기에 대응되는 디지털 값을 출력하는 제어기;
를 포함하는 듀얼 슬로프 아날로그-디지털 변환기.