KR20200142951A - 반도체 패키지 - Google Patents

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KR20200142951A
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Abstract

본 발명은, 반도체 칩(111)을 올리기 위한 메인 블럭(main block)(110)과 절연제(120)와 서브 블럭(sub block)(130)을 준비하는 단계와, 반도체 칩(111)을 준비하는 단계와, 반도체 칩(111)을 붙이기 위한 접착제(미도시)를 준비하는 단계와, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에 부착하는 단계와, 반도체 칩(111)의 전기적 연결을 수행하는 단계와, 전기적 연결이 가능한 패턴(141)이 있는 기판(140)을 준비하는 단계와, 메인 블럭(110)의 일측면을 기판(140)의 패턴(141)에 수직으로 부착하여 전기적으로 연결하는 단계에 의해 모듈화되어 제조되어서, 반도체 칩(111)의 수직배열구조에 의해 기판(140) 상에 집적률을 높이고, 방열면적을 높여 방열효과를 향상시킬 수 있는, 반도체 패키지를 개시한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이고, 방열면적을 높여 방열효과를 향상시킬 수 있는, 반도체 패키지에 관한 것이다.
통상, 반도체 패키지는, 도 1의 (a)에 도시된 바와 같이, 반도체 패키지 바디(60) 내측의 기판(10) 상에 반도체 칩(20)을 실장하고, 메탈 클립(31) 또는 전도성 와이어(32)에 의해 반도체 칩(20)과 기판(10)을 상호 연결하여 형성한다.
또는, 반도체 패키지는, 도 1의 (b)에 도시된 바와 같이, 반도체 패키지 바디 내측의 패턴 금속층(B)과 절연층(C)과 패턴 금속층(D)이 순차적으로 적층된 DBC(Direct Bonded Copper)구조의 하부기판(10B) 상에 반도체 칩(20)을 실장하며, 전도성 와이어(32)에 의해 반도체 칩(20)과 하부기판(10B)의 패턴 금속층(D)을 상호 연결하고, 메탈포스트(40)를 통해, 패턴 금속층(B)과 절연층(C)과 패턴 금속층(D)이 순차적으로 적층된 DBC구조의 상부기판(10A)에 접합시켜 상호 연결하여 형성한다.
한편, 반도체 칩(20)이 기판(10,10A,10B) 상에 수평방향으로 실장되도록 구성되어 메탈 클립(31) 또는 전도성 와이어(32)의 수평구조로 인해 열방출이 원활하지 않아서, 반도체 칩(20)으로부터의 발열을 저감시키기 위해 별도의 히트 슬러그(heat slug)를 추가하여 방열시켜야 한다.
이에, 반도체 칩의 수평실장구조를 근원적으로 개선하여, 반도체 패키지의 크기를 최소화하면서 별도의 방열구조를 추가하지 않고 반도체 칩의 발열을 효과적으로 저감시켜 수율을 높일 수 있는 패키징 기술이 요구된다.
한국 등록특허공보 제1920915호 (방열구조를 갖는 반도체 패키지, 2018.11.21) 한국 등록특허공보 제1899788호 (양면 방열구조를 갖는 반도체 패키지 및 그 제조 방법, 2018.11.05) 한국 등록특허공보 제1694657호 (방열 구조를 갖는 반도체 패키지, 2017.01.09)
본 발명의 사상이 이루고자 하는 기술적 과제는, 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이고, 방열면적을 높여 방열효과를 향상시킬 수 있는, 반도체 패키지를 제공하는 데 있다.
또한, 블럭을 관통하는 냉각관을 구비하여, 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이며, 방열면적을 높여 방열효과를 향상시키고, 냉각제를 순환시켜 반도체의 발열을 저감시킬 수 있는, 반도체 패키지를 제공하는 데 있다.
더 나아가, 상하부기판 사이에 반도체 칩을 수직배열하여서, 방열면적을 보다 확대하여 냉각효율을 보다 향상시킬 수 있는, 반도체 패키지를 제공하는 데 있다.
전술한 목적을 달성하고자, 본 발명의 제1실시예는, 반도체 칩을 올리기 위한 메인 블럭과 절연제와 하나 이상의 서브 블럭을 준비하는 단계; 상기 반도체 칩을 준비하는 단계; 상기 반도체 칩을 붙이기 위한 접착제를 준비하는 단계; 상기 반도체 칩을 상기 메인 블럭의 상면 또는 상하면에 부착하는 단계; 상기 반도체 칩의 전기적 연결을 수행하는 단계; 전기적 연결이 가능한 패턴이 있는 기판을 준비하는 단계; 및 상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 전기적으로 연결하는 단계;에 의해 모듈화되어 제조되는, 반도체 패키지를 제공한다.
또는, 본 발명의 제2실시예는, 반도체 칩을 올리고 냉각제가 순환하는 홀이 형성된, 메인 블럭과 절연제와 하나 이상의 서브 블럭을 준비하는 단계; 상기 반도체 칩을 준비하는 단계; 상기 반도체 칩을 붙이기 위한 접착제를 준비하는 단계; 상기 반도체 칩을 상기 메인 블럭의 상면 또는 상하면에 부착하는 단계; 상기 반도체 칩의 전기적 연결을 수행하는 단계; 전기적 연결이 가능한 패턴이 있는 기판을 준비하는 단계; 및 상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 전기적으로 연결하는 단계;에 의해 모듈화되어 제조되는, 반도체 패키지를 제공한다.
여기서, 상기 메인 블럭과 상기 서브 블럭은 전도성 금속을 포함할 수 있다.
또한, 상기 접착제는 솔더계열을 포함하거나, Ag 또는 Cu 신터링 소재를 포함할 수 있다.
또한, 상기 메인 블럭의 상면 또는 상하면에 적어도 하나 이상의 상기 반도체 칩을 부착하여 실장할 수 있다.
또한, 상기 반도체 칩은 메탈 클립에 의해 상호 전기적으로 연결하거나, 상기 반도체 칩과 상기 서브 블럭은 전도성 와이어에 의해 상호 전기적으로 연결될 수 있다.
또한, 상기 기판은, 절연물질과 상기 절연물질 위에 형성된 금속 패턴으로 구성될 수 있다.
또한, 초음파웰딩, 솔더링 또는 신터링 방식에 의해, 상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 전기적 연결할 수 있다.
또한, 상기 반도체 칩은 파워 다이오드와 파워 DVC로 구성되며, 상기 파워 다이오드와 상기 파워 DVC는 상기 메탈 클립에 의해 전기적으로 연결되며, 상기 파워 다이오드와 상기 서브 블럭은 상기 전도성 와이어에 의해 전기적으로 연결되어, 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭으로 구성된 그룹 블럭을 상기 기판의 패턴에 수직으로 부착하여 상호 전기적으로 연결할 수 있다.
또한, 상기 그룹 블럭의 서브 블럭과 상기 기판을 전도성 와이어에 의해 전기적으로 연결할 수 있다.
또한, 상기 그룹 블럭과 상기 기판을 반도체 패키지 바디에 형성하는 단계를 더 포함하며, 상기 기판에 연결된 상기 전도성 와이어에 연결된 터미널 핀이 형성되고, 상기 터미널 핀은, 상기 기판 상에 수직 형성되거나, 상기 반도체 패키지 바디에 삽입 형성되어 상기 기판과 전도성 와이어에 의해 전기적으로 연결될 수 있다.
또한, 상기 그룹 블럭의 메인 블럭의 타측면에 상호 전기적으로 연결된 다른 기판을 더 포함할 수 있다.
또한, 상기 냉각제로는 공기, 질소 또는 냉각수가 사용될 수 있다.
또한, 상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 메인 블럭의 홀로 연장 형성된 냉각관을 통해 순환할 수 있다.
또한, 상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 스페이서 블럭의 홀로 연장 형성된 냉각관을 통해 순환할 수 있다.
또는, 본 발명의 제3실시예는, 반도체 칩을 올리기 위한 메인 블럭과 절연제와 하나 이상의 서브 블럭을 준비하는 단계; 상기 반도체 칩을 준비하는 단계; 상기 반도체 칩을 붙이기 위한 접착제를 준비하는 단계; 상기 반도체 칩을 상기 메인 블럭의 상면 또는 상하면에 부착하는 단계; 상기 반도체 칩의 전기적 연결을 수행하는 단계; 전기적 연결이 가능한 패턴이 있는 상부기판과 하부기판을 각각 준비하는 단계; 및 상기 메인 블럭의 양측면을 상기 상부기판과 상기 하부기판의 패턴에 각각 수직으로 부착하여 전기적으로 연결하는 단계;에 의해 모듈화되어 제조되는, 반도체 패키지를 제공한다.
또한, 본 발명의 제4실시예는, 반도체 칩을 올리고 냉각제가 순환하는 홀이 형성된, 메인 블럭과 절연제와 하나 이상의 서브 블럭을 준비하는 단계; 상기 반도체 칩을 준비하는 단계; 상기 반도체 칩을 붙이기 위한 접착제를 준비하는 단계; 상기 반도체 칩을 상기 메인 블럭의 상면 또는 상하면에 부착하는 단계; 상기 반도체 칩의 전기적 연결을 수행하는 단계; 전기적 연결이 가능한 패턴이 있는 상부기판과 하부기판을 각각 준비하는 단계; 및 상기 메인 블럭의 양측면을 상기 상부기판과 상기 하부기판의 패턴에 각각 수직으로 부착하여 전기적으로 연결하는 단계;에 의해 모듈화되어 제조되는, 반도체 패키지를 제공한다.
여기서, 상기 상부기판과 상기 하부기판은, 하나 이상의 금속층과, 절연층과, 하나 이상의 금속층으로 순차적으로 적층되어 형성되거나, 하나 이상의 금속층과, 절연층으로 순차적으로 적층되어 형성될 수 있다.
또한, 상기 상부기판과 상기 하부기판은, 단일의 금속층으로 형성되고, 상기 금속층의 두께는 0.1㎜ 내지 10㎜일 수 있다.
또한, 상기 메인 블럭과 상기 서브 블럭은 전도성 금속을 포함할 수 있다.
또한, 상기 접착제는 솔더계열을 포함하거나, Ag 또는 Cu 신터링 소재를 포함할 수 있다.
또한, 상기 메인 블럭의 상면 또는 상하면에 적어도 하나 이상의 상기 반도체 칩을 부착하여 실장할 수 있다.
또한, 상기 반도체 칩은 메탈 클립에 의해 상호 전기적으로 연결하거나, 상기 반도체 칩과 상기 서브 블럭은 전도성 와이어에 의해 상호 전기적으로 연결될 수 있다.
또한, 초음파웰딩, 솔더링 또는 신터링 방식에 의해, 상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 전기적 연결할 수 있다.
또한, 상기 냉각제로는 공기, 질소 또는 냉각수가 사용될 수 있다.
또한, 상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 메인 블럭의 홀로 연장 형성된 냉각관을 통해 순환할 수 있다.
본 발명에 의하면, 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이고, 방열면적을 높여 방열효과를 향상시킬 수 있는 효과가 있다.
또한, 블럭을 관통하는 냉각관을 구비하여, 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이며, 방열면적을 높여 방열효과를 향상시키고, 냉각제를 순환시켜 반도체의 발열을 저감시킬 수 있는 효과가 있다.
더 나아가, 상하부기판 사이에 반도체 칩을 수직배열하여서, 방열면적을 보다 확대하여 냉각효율을 보다 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 의한 와이어 연결 모듈 패키지를 예시한 것이다.
도 2는 본 발명의 제1실시예에 의한 반도체 패키지의 사시도를 도시한 것이다.
도 3은 도 2의 반도체 패키지의 내부구조를 예시한 것이다.
도 4는 도 2의 반도체 패키지의 단면구조를 도시한 것이다.
도 5는 도 2의 반도체 패키지의 그룹 블럭을 분리하여 도시한 것이다.
도 6 및 도 7은 도 2의 반도체 패키지의 내부구조를 절단하여 각각 도시한 것이다.
도 8은 본 발명의 제2실시예에 의한 반도체 패키지의 사시도를 도시한 것이다.
도 9는 도 8의 반도체 패키지의 내부구조를 예시한 것이다.
도 10 내지 도 12는 도 8의 반도체 패키지의 내부구조를 절단하여 각각 도시한 것이다.
도 13은 도 8의 반도체 패키지의 그룹 블럭의 측면구조를 도시한 것이다.
도 14는 도 8의 반도체 패키지의 터미널 핀을 도시한 것이다.
도 15 및 도 16은 본 발명의 제3실시예에 의한 반도체 패키지의 단면구조를 도시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 7을 참조하면, 본 발명의 제1실시예에 의한 반도체 패키지는, 전체적으로, 반도체 칩(111)을 올리기 위한 메인 블럭(main block)(110)과 절연제(120)와 서브 블럭(sub block)(130)을 준비하는 단계와, 반도체 칩(111)을 준비하는 단계와, 반도체 칩(111)을 붙이기 위한 접착제(미도시)를 준비하는 단계와, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에 부착하는 단계와, 반도체 칩(111)의 전기적 연결을 수행하는 단계와, 전기적 연결이 가능한 패턴(141)이 있는 기판(140)을 준비하는 단계와, 메인 블럭(110)의 일측면을 기판(140)의 패턴(141)에 수직으로 부착하여 전기적으로 연결하는 단계에 의해 모듈화되어 제조되어서, 반도체 칩(111)의 수직배열구조에 의해 기판(140) 상에 집적률을 높이고, 방열면적을 높여 방열효과를 향상시킬 수 있는 것을 요지로 한다.
도 5의 (a)에 도시된 바와 같이, 메인 블럭(110)과 서브 블럭(130)은 전도성 금속을 포함하고, 메인 블럭(110)과 서브 블럭(130) 사이에 절연 접착제 또는 절연 에폭시의 절연제(120)를 개재하여 메인 블럭(110)과 서브 블럭(130)을 상호 절연시키면서 상호 부착하여 결합시킨다.
도 4, 도 5의 (a) 및 도 13에 도시된 바와 같이, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에, 솔더계열을 포함하거나 Ag 또는 Cu 신터링 소재를 포함하는 접착제에 의해 접착하여 부착할 수 있다.
여기서, 도 13을 참조하면, 메인 블럭(110)의 상면 또는 상하면에 적어도 하나 이상의 파워 반도체 칩(111)을 부착하여 필요에 따라 반도체 칩(111)의 집적률을 조절할 수 있다.
한편, 반도체 칩(111)은 메탈 클립(112)에 의해 상호 전기적으로 연결하거나, 반도체 칩(111)과, 필요에 따라 하나 이상의 제1서브블럭 또는 제2서브블럭의 서브 블럭(130)은 게이트 신호선인 전도성 와이어(113)에 의해 상호 전기적으로 연결될 수 있다.
예컨대, 반도체 칩(111)은 파워 다이오드(power diode)(111a)와 파워 DVC(IGBT 또는 MOSFET 또는 GaN)(111b)로 구성되며, 파워 다이오드(111a)와 파워 DVC(111b)는 메탈 클립(112)에 의해 전기적으로 연결되며, 파워 다이오드(111a)와 서브 블럭(130)은 전도성 와이어(113)에 의해 전기적으로 연결되어서, 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭(150)으로 구성된 그룹 블럭(A)을 측면으로 세워서 기판(140)의 패턴(141)에 수직으로 부착하여 상호 전기적으로 연결할 수 있다.
여기서, 초음파웰딩, 솔더링 또는 신터링(sintering) 방식에 의해, 메인 블럭(110)의 일측면을 기판(140)의 패턴(141)에 수직으로 부착하여 전기적 연결할 수 있다.
또한, 도 3, 도 4 및 도 6에 도시된 바와 같이, 기판(140)은, 절연물질과 절연물질 위에 형성된 금속 패턴(141)으로 구성되되, 열전도성이 우수하고 절연성이 있는 베이스 기판에 전기적 패턴을 형성하거나, 베이스 기판에 전기적 패턴이 형성된 절연기판을 부착하여 형성할 수 있다.
또한, 도 3 및 도 6에 도시된 바와 같이, 그룹 블럭의 서브 블럭(130)과 기판(140)을 게이트 신호선인 전도성 와이어(142)에 의해 전기적으로 연결하여서, 서브 블럭(130)과 기판(140)의 회로를 상호 연결한다.
또한, 그룹 블럭(A)과 기판(140)을 반도체 패키지 바디(160)에 형성하는 단계를 더 포함하는데, 기판(140)에 연결된 전도성 와이어(143)에 연결된 터미널 핀(144)이 형성되고, 참고로, 터미널 핀(144)은, 도 14에 도시된 바와 같이, 기판(140) 상에 수직 형성되거나, 도 2 및 도 3에 도시된 바와 같이, 반도체 패키지 바디(160)에 삽입 형성되어 기판(140)과 전도성 와이어(143)에 의해 전기적으로 연결될 수 있다.
또한, 도 4, 도 6 및 도 7에 도시된 바와 같이, 그룹 블럭(A)의 메인 블럭(110)의 타측면에 상호 전기적으로 연결된 다른 기판(170)을 더 포함할 수도 있다.
또는, 도 5와 도 8 내지 도 12를 참조하면, 본 발명의 제2실시예에 의한 반도체 패키지는, 전체적으로, 반도체 칩(111)을 올리고 냉각제가 순환하는 홀(114)이 형성된, 메인 블럭(110)과 절연제(120)와 서브 블럭(130)을 준비하는 단계와, 반도체 칩(111)을 준비하는 단계와, 반도체 칩(111)을 붙이기 위한 접착제를 준비하는 단계와, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에 부착하는 단계와, 반도체 칩(111)의 전기적 연결을 수행하는 단계와, 전기적 연결이 가능한 패턴(141)이 있는 기판(140)을 준비하는 단계와, 및 메인 블럭(110)의 일측면을 기판(140)의 패턴(141)에 수직으로 부착하여 전기적으로 연결하는 단계에 의해 모듈화되어 제조되어서, 반도체 칩(111)의 수직배열구조에 의해 기판(140) 상에 집적률을 높이며, 방열면적을 높여 방열효과를 향상시키고, 냉각제를 순환시켜 반도체의 발열을 저감시키는 것을 요지로 한다.
도 5의 (a)에 도시된 바와 같이, 메인 블럭(110)과 서브 블럭(130)은 전도성 금속을 포함하고, 메인 블럭(110)과 서브 블럭(130) 사이에 절연 접착제 또는 절연 에폭시의 절연제(120)를 개재하여 메인 블럭(110)과 서브 블럭(130)을 상호 절연시키면서 상호 부착하여 결합시킨다.
도 5의 (a), 도 12 및 도 13에 도시된 바와 같이, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에, 솔더계열을 포함하거나 Ag 또는 Cu 신터링 소재를 포함하는 접착제에 의해 접착하여 부착할 수 있다.
여기서, 도 13을 참조하면, 메인 블럭(110)의 상면 또는 상하면에 적어도 하나 이상의 파워 반도체 칩(111)을 부착하여 필요에 따라 반도체 칩(111)의 집적률을 조절할 수 있다.
한편, 반도체 칩(111)은 메탈 클립(112)에 의해 상호 전기적으로 연결하거나, 반도체 칩(111)과, 필요에 따라 하나 이상의 제1서브블럭 또는 제2서브블럭의 서브 블럭(130)은 게이트 신호선인 전도성 와이어(113)에 의해 상호 전기적으로 연결될 수 있다.
예컨대, 반도체 칩(111)은 파워 다이오드(111a)와 파워 DVC(IGBT 또는 MOSFET 또는 GaN)(111b)로 구성되며, 파워 다이오드(111a)와 파워 DVC(111b)는 메탈 클립(112)에 의해 전기적으로 연결되며, 파워 다이오드(111a)와 서브 블럭(130)은 전도성 와이어(113)에 의해 전기적으로 연결되어서, 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭(150)으로 구성된 그룹 블럭(A)을 측면으로 세워서 기판(140)의 패턴(141)에 수직으로 부착하여 상호 전기적으로 연결할 수 있다.
여기서, 초음파웰딩, 솔더링 또는 신터링(sintering) 방식에 의해, 메인 블럭(110)의 일측면을 기판(140)의 패턴(141)에 수직으로 부착하여 전기적 연결할 수 있다.
또한, 도 9 및 도 11에 도시된 바와 같이, 기판(140)은, 절연물질과 절연물질 위에 형성된 금속 패턴(141)으로 구성되되, 열전도성이 우수하고 절연성이 있는 베이스 기판에 전기적 패턴을 형성하거나, 베이스 기판에 전기적 패턴이 형성된 절연기판을 부착하여 형성할 수 있다.
또한, 도 9 및 도 10에 도시된 바와 같이, 그룹 블럭의 서브 블럭(130)과 기판(140)을 게이트 신호선인 전도성 와이어(142)에 의해 전기적으로 연결하여서, 서브 블럭(130)과 기판(140)의 회로를 상호 연결한다.
또한, 그룹 블럭(A)과 기판(140)을 반도체 패키지 바디(160)에 형성하는 단계를 더 포함하는데, 기판(140)에 연결된 전도성 와이어(143)에 연결된 터미널 핀(144)이 형성되고, 참고로, 터미널 핀(144)은, 도 14에 도시된 바와 같이, 기판(140) 상에 수직 형성되거나, 도 2 및 도 3에 도시된 바와 같이, 반도체 패키지 바디(160)에 삽입 형성되어 기판(140)과 전도성 와이어(143)에 의해 전기적으로 연결될 수 있다.
또한, 도 10 및 도 12에 도시된 바와 같이, 그룹 블럭(A)의 메인 블럭(110)의 타측면에 상호 전기적으로 연결된 다른 기판(170)을 더 포함할 수도 있다.
한편, 냉각제는 반도체 패키지 바디(160) 외부로부터 인입되어(inlet) 메인 블럭(110)의 홀(114)로 연장 형성된 냉각관(180)을 통해 외부로 인출되어(outlet) 순환하도록 구성된다.
여기서, 냉각제로는 공기, 질소 또는 냉각수가 사용될 수 있다.
또는, 도 10 및 도 11에 도시된 바와 같이, 냉각제는 반도체 패키지 바디(160) 외부로부터 스페이서 블럭(150)의 홀(114)로 연장 형성된 냉각관(180)을 통해 순환할 수 있다.
한편, 도 15 및 도 16은 본 발명의 제3실시예에 의한 반도체 패키지의 단면구조를 도시한 것이다. 이하, 도 15 및 도 16을 중심으로 제3실시예를 상술하나, 도 2 내지 도 7에 의한 제1실시예의 구성과 동일한 구성에 대해서는 도 2 내지 도 7을 참고하고자 한다.
도 15 및 도 16을 참조하면, 본 발명의 제3실시예에 의한 반도체 패키지는, 전체적으로, 반도체 칩(111)을 올리기 위한 메인 블럭(110)과 절연제(120)와 서브 블럭(130)을 준비하는 단계와, 반도체 칩(111)을 준비하는 단계와, 반도체 칩(111)을 붙이기 위한 접착제(미도시)를 준비하는 단계와, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에 부착하는 단계와, 반도체 칩(111)의 전기적 연결을 수행하는 단계와, 전기적 연결이 가능한 패턴(141a,b)이 있는 상부기판(140A)과 하부기판(140B)을 각각 준비하는 단계와, 메인 블럭(110)의 일측면을 상부기판(140A)의 패턴(141a)과 하부기판(140B)의 패턴(141b)에 각각 수직으로 부착하여 전기적으로 연결하는 단계에 의해 모듈화되어 제조되어서, 반도체 칩(111)의 수직배열구조에 의해 상하부기판(140A,B) 상에 집적률을 높이며 방열면적을 높여 방열효과를 향상시키고, 상하부기판에 의해 방열면적을 보다 확대할 수 있는 것을 요지로 한다.
한편, 상부기판(140A)과 하부기판(140B)은, 도 15에 도시된 바와 같이, 하나 이상의 금속층(B)과, 절연층(C)과, 하나 이상의 금속층(D)으로 순차적으로 적층되어 형성되거나, 하나 이상의 금속층(B)과, 절연층(C)으로 순차적으로 적층되어 형성될 수 있다. 여기서, 절연층(C)은 Al2O3(세라믹), AlN(Aluminium Nitride) 또는 Si3N4의 절연재질로 구성될 수 있다.
또는, 상부기판(140A)과 하부기판(140B)은, 도 16에 도시된 바와 같이, 단일의 금속층으로 형성되고, 금속층의 두께는 0.1㎜ 내지 10㎜일 수 있다.
도 5의 (a)에 도시된 바와 같이, 메인 블럭(110)과 서브 블럭(130)은 전도성 금속을 포함하고, 메인 블럭(110)과 서브 블럭(130) 사이에 절연 접착제 또는 절연 에폭시의 절연제(120)를 개재하여 메인 블럭(110)과 서브 블럭(130)을 상호 절연시키면서 상호 부착하여 결합시킨다.
도 4, 도 5의 (a) 및 도 13에 도시된 바와 같이, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에, 솔더계열을 포함하거나 Ag 또는 Cu 신터링 소재를 포함하는 접착제에 의해 접착하여 부착할 수 있다.
여기서, 도 13을 참조하면, 메인 블럭(110)의 상면 또는 상하면에 적어도 하나 이상의 파워 반도체 칩(111)을 부착하여 필요에 따라 반도체 칩(111)의 집적률을 조절할 수 있다.
한편, 반도체 칩(111)은 메탈 클립(112)에 의해 상호 전기적으로 연결하거나, 반도체 칩(111)과, 필요에 따라 하나 이상의 제1서브블럭 또는 제2서브블럭의 서브 블럭(130)은 게이트 신호선인 전도성 와이어(113)에 의해 상호 전기적으로 연결될 수 있다.
예컨대, 반도체 칩(111)은 파워 다이오드(power diode)(111a)와 파워 DVC(IGBT 또는 MOSFET 또는 GaN)(111b)로 구성되며, 파워 다이오드(111a)와 파워 DVC(111b)는 메탈 클립(112)에 의해 전기적으로 연결되며, 파워 다이오드(111a)와 서브 블럭(130)은 전도성 와이어(113)에 의해 전기적으로 연결되어서, 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭(150)으로 구성된 그룹 블럭(A)을 측면으로 세워서 상하부기판(140A,B)의 패턴(141a,b) 사이에 수직으로 부착하여 상호 전기적으로 연결할 수 있다.
여기서, 초음파웰딩, 솔더링 또는 신터링방식에 의해, 메인 블럭(110)의 양측면을 상하부기판(140A,B)의 패턴(141a,b)에 수직으로 부착하여 전기적 연결할 수 있다.
또한, 도 3, 도 4 및 도 6에 도시된 바와 같이, 기판(140)은, 절연물질과 절연물질 위에 형성된 금속 패턴(141)으로 구성되되, 열전도성이 우수하고 절연성이 있는 베이스 기판에 전기적 패턴을 형성하거나, 베이스 기판에 전기적 패턴이 형성된 절연기판을 부착하여 형성할 수 있다.
또한, 도 3 및 도 6에 도시된 바와 같이, 그룹 블럭의 서브 블럭(130)과 기판(140)을 게이트 신호선인 전도성 와이어(142)에 의해 전기적으로 연결하여서, 서브 블럭(130)과 기판(140)의 회로를 상호 연결한다.
또한, 그룹 블럭(A)과 기판(140)을 반도체 패키지 바디(160)에 형성하는 단계를 더 포함하는데, 기판(140)에 연결된 전도성 와이어(143)에 연결된 터미널 핀(144)이 형성되고, 참고로, 터미널 핀(144)은, 도 14에 도시된 바와 같이, 기판(140) 상에 수직 형성되거나, 도 2 및 도 3에 도시된 바와 같이, 반도체 패키지 바디(160)에 삽입 형성되어 기판(140)과 전도성 와이어(143)에 의해 전기적으로 연결될 수 있다.
또는, 도시되지는 않았으나, 본 발명의 제4실시예에 의한 반도체 패키지를 상술하면 다음과 같다. 이하, 제2실시예 및 제3실시예의 구성과 동일한 구성에 대해서는 도 8 내지 도 12, 및 도 15와 도 16을 참고하고자 한다.
본 발명의 제4실시예에 의한 반도체 패키지는, 전체적으로, 반도체 칩(111)을 올리고 냉각제가 순환하는 홀(114)이 형성된, 메인 블럭(110)과 절연제(120)와 서브 블럭(130)을 준비하는 단계와, 반도체 칩(111)을 준비하는 단계와, 반도체 칩(111)을 붙이기 위한 접착제를 준비하는 단계와, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에 부착하는 단계와, 반도체 칩(111)의 전기적 연결을 수행하는 단계와, 전기적 연결이 가능한 패턴(141a,b)이 있는 상부기판(140A)과 하부기판(140B)을 각각 준비하는 단계와, 메인 블럭(110)의 일측면을 상부기판(140A)의 패턴(141a)과 하부기판(140B)의 패턴(141b)에 각각 수직으로 부착하여 전기적으로 연결하는 단계에 의해 모듈화되어 제조되어서, 반도체 칩(111)의 수직배열구조에 의해 상하부기판(140A,B) 상에 집적률을 높이며 방열면적을 높여 방열효과를 향상시키며, 상하부기판(140A,B)에 의해 방열면적을 보다 확대하고, 냉각제를 순환시켜 반도체의 발열을 저감시키는 것을 요지로 한다.
한편, 상부기판(140A)과 하부기판(140B)은, 도 15에 도시된 바와 같이, 하나 이상의 금속층(B)과, 절연층(C)과, 하나 이상의 금속층(D)으로 순차적으로 적층되어 형성되거나, 하나 이상의 금속층(B)과, 절연층(C)으로 순차적으로 적층되어 형성될 수 있다. 여기서, 절연층(C)은 Al2O3(세라믹), AlN 또는 Si3N4의 절연재질로 구성될 수 있다.
또는, 상부기판(140A)과 하부기판(140B)은, 도 16에 도시된 바와 같이, 단일의 금속층으로 형성되고, 금속층의 두께는 0.1㎜ 내지 10㎜일 수 있다.
도 5의 (a)에 도시된 바와 같이, 메인 블럭(110)과 서브 블럭(130)은 전도성 금속을 포함하고, 메인 블럭(110)과 서브 블럭(130) 사이에 절연 접착제 또는 절연 에폭시의 절연제(120)를 개재하여 메인 블럭(110)과 서브 블럭(130)을 상호 절연시키면서 상호 부착하여 결합시킨다.
도 5의 (a), 도 12 및 도 13에 도시된 바와 같이, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에, 솔더계열을 포함하거나 Ag 또는 Cu 신터링 소재를 포함하는 접착제에 의해 접착하여 부착할 수 있다.
여기서, 도 13을 참조하면, 메인 블럭(110)의 상면 또는 상하면에 적어도 하나 이상의 파워 반도체 칩(111)을 부착하여 필요에 따라 반도체 칩(111)의 집적률을 조절할 수 있다.
한편, 반도체 칩(111)은 메탈 클립(112)에 의해 상호 전기적으로 연결하거나, 반도체 칩(111)과, 필요에 따라 하나 이상의 제1서브블럭 또는 제2서브블럭의 서브 블럭(130)은 게이트 신호선인 전도성 와이어(113)에 의해 상호 전기적으로 연결될 수 있다.
예컨대, 반도체 칩(111)은 파워 다이오드(111a)와 파워 DVC(IGBT 또는 MOSFET 또는 GaN)(111b)로 구성되며, 파워 다이오드(111a)와 파워 DVC(111b)는 메탈 클립(112)에 의해 전기적으로 연결되며, 파워 다이오드(111a)와 서브 블럭(130)은 전도성 와이어(113)에 의해 전기적으로 연결되어서, 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭(150)으로 구성된 그룹 블럭(A)을 측면으로 세워서 상하부기판(140A,B)의 패턴(141a,b) 사이에 수직으로 부착하여 상호 전기적으로 연결할 수 있다.
여기서, 초음파웰딩, 솔더링 또는 신터링방식에 의해, 메인 블럭(110)의 양측면을 상하부기판(140A,B)의 패턴(141a,b)에 수직으로 부착하여 전기적 연결할 수 있다.
또한, 도 9 및 도 11에 도시된 바와 같이, 기판(140)은, 절연물질과 절연물질 위에 형성된 금속 패턴(141)으로 구성되되, 열전도성이 우수하고 절연성이 있는 베이스 기판에 전기적 패턴을 형성하거나, 베이스 기판에 전기적 패턴이 형성된 절연기판을 부착하여 형성할 수 있다.
또한, 도 9 및 도 10에 도시된 바와 같이, 그룹 블럭의 서브 블럭(130)과 기판(140)을 게이트 신호선인 전도성 와이어(142)에 의해 전기적으로 연결하여서, 서브 블럭(130)과 기판(140)의 회로를 상호 연결한다.
또한, 그룹 블럭(A)과 기판(140)을 반도체 패키지 바디(160)에 형성하는 단계를 더 포함하는데, 기판(140)에 연결된 전도성 와이어(143)에 연결된 터미널 핀(144)이 형성되고, 참고로, 터미널 핀(144)은, 도 14에 도시된 바와 같이, 기판(140) 상에 수직 형성되거나, 도 2 및 도 3에 도시된 바와 같이, 반도체 패키지 바디(160)에 삽입 형성되어 기판(140)과 전도성 와이어(143)에 의해 전기적으로 연결될 수 있다.
한편, 냉각제는 반도체 패키지 바디(160) 외부로부터 인입되어(inlet) 메인 블럭(110)의 홀(114)로 연장 형성된 냉각관(180)을 통해 외부로 인출되어(outlet) 순환하도록 구성된다.
여기서, 냉각제로는 공기, 질소 또는 냉각수가 사용될 수 있다.
또는, 도 10 및 도 11에 도시된 바와 같이, 냉각제는 반도체 패키지 바디(160) 외부로부터 스페이서 블럭(150)의 홀(114)로 연장 형성된 냉각관(180)을 통해 순환할 수 있다.
한편, 제3 및 제4실시예에 의한 반도체 패키지의 상하부기판(140A,B)에 파워블럭과 그룹블럭을 리드프레임과 같이 붙힌 후, 봉지제(EMC;Epoxy Molding Compound)로 둘러싸 모듈을 최종 제조한다.
따라서, 전술한 바와 같은 반도체 패키지의 구성에 의해서, 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이고, 방열면적을 높여 방열효과를 향상시킬 수 있으며, 블럭을 관통하는 냉각관을 구비하여, 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이며, 방열면적을 높여 방열효과를 향상시키고, 냉각제를 순환시켜 반도체의 발열을 저감시킬 수 있고, 상하부기판 사이에 반도체 칩을 수직배열하여서, 방열면적을 보다 확대하여 냉각효율을 보다 향상시킬 수 있다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
110 : 메인 블럭 111 : 반도체 칩
112 : 메탈 클립 113 : 전도성 와이어
114 : 홀 120 : 절연제
130 : 서브 블럭 140 : 기판
140A : 상부기판 140B : 하부기판
141,141a,141b : 패턴 142,143 : 전도성 와이어
144 : 터미널 핀 150 : 스페이서 블럭
160 : 반도체 패키지 바디 170 : 기판
180 : 냉각관
10 : 기판 10A : 상부기판
10B : 하부기판 20 : 반도체 칩
31 : 메탈 클립 32 : 전도성 와이어
40 : 메탈 포스트 60 : 반도체 패키지 바디

Claims (26)

  1. 반도체 칩을 올리기 위한 메인 블럭과 절연제와 하나 이상의 서브 블럭을 준비하는 단계;
    상기 반도체 칩을 준비하는 단계;
    상기 반도체 칩을 붙이기 위한 접착제를 준비하는 단계;
    상기 반도체 칩을 상기 메인 블럭의 상면 또는 상하면에 부착하는 단계;
    상기 반도체 칩의 전기적 연결을 수행하는 단계;
    전기적 연결이 가능한 패턴이 있는 기판을 준비하는 단계; 및
    상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 전기적으로 연결하는 단계;에 의해 모듈화되어 제조되는,
    반도체 패키지.
  2. 반도체 칩을 올리고 냉각제가 순환하는 홀이 형성된, 메인 블럭과 절연제와 하나 이상의 서브 블럭을 준비하는 단계;
    상기 반도체 칩을 준비하는 단계;
    상기 반도체 칩을 붙이기 위한 접착제를 준비하는 단계;
    상기 반도체 칩을 상기 메인 블럭의 상면 또는 상하면에 부착하는 단계;
    상기 반도체 칩의 전기적 연결을 수행하는 단계;
    전기적 연결이 가능한 패턴이 있는 기판을 준비하는 단계; 및
    상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 전기적으로 연결하는 단계;에 의해 모듈화되어 제조되는,
    반도체 패키지.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 메인 블럭과 상기 서브 블럭은 전도성 금속을 포함하는 것을 특징으로 하는,
    반도체 패키지.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 접착제는 솔더계열을 포함하거나, Ag 또는 Cu 신터링 소재를 포함하는 것을 특징으로 하는,
    반도체 패키지.
  5. 제 3 항에 있어서,
    상기 메인 블럭의 상면 또는 상하면에 적어도 하나 이상의 상기 반도체 칩을 부착하여 실장하는 것을 특징으로 하는,
    반도체 패키지.
  6. 제 5 항에 있어서,
    상기 반도체 칩은 메탈 클립에 의해 상호 전기적으로 연결하거나, 상기 반도체 칩과 상기 서브 블럭은 전도성 와이어에 의해 상호 전기적으로 연결되는 것을 특징으로 하는,
    반도체 패키지.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은, 절연물질과 상기 절연물질 위에 형성된 금속 패턴으로 구성되는 것을 특징으로 하는,
    반도체 패키지.
  8. 제 1 항 또는 제 2 항에 있어서,
    초음파웰딩, 솔더링 또는 신터링 방식에 의해, 상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 전기적 연결하는 것을 특징으로 하는,
    반도체 패키지.
  9. 제 6 항에 있어서,
    상기 반도체 칩은 파워 다이오드와 파워 DVC로 구성되며, 상기 파워 다이오드와 상기 파워 DVC는 상기 메탈 클립에 의해 전기적으로 연결되며, 상기 파워 다이오드와 상기 서브 블럭은 상기 전도성 와이어에 의해 전기적으로 연결되어, 단위의 파워 블럭을 구성하고,
    제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭으로 구성된 그룹 블럭을 상기 기판의 패턴에 수직으로 부착하여 상호 전기적으로 연결하는 것을 특징으로 하는,
    반도체 패키지.
  10. 제 9 항에 있어서,
    상기 그룹 블럭의 서브 블럭과 상기 기판을 전도성 와이어에 의해 전기적으로 연결하는 것을 특징으로 하는,
    반도체 패키지.
  11. 제 10 항에 있어서,
    상기 그룹 블럭과 상기 기판을 반도체 패키지 바디에 형성하는 단계를 더 포함하며,
    상기 기판에 연결된 상기 전도성 와이어에 연결된 터미널 핀이 형성되고, 상기 터미널 핀은, 상기 기판 상에 수직 형성되거나, 상기 반도체 패키지 바디에 삽입 형성되어 상기 기판과 전도성 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는,
    반도체 패키지.
  12. 제 11 항에 있어서,
    상기 그룹 블럭의 메인 블럭의 타측면에 상호 전기적으로 연결된 다른 기판을 더 포함하는 것을 특징으로 하는,
    반도체 패키지.
  13. 제 2 항에 있어서,
    상기 냉각제로는 공기, 질소 또는 냉각수가 사용되는 것을 특징으로 하는,
    반도체 패키지.
  14. 제 11 항 또는 제 13 항에 있어서,
    상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 메인 블럭의 홀로 연장 형성된 냉각관을 통해 순환하는 것을 특징으로 하는,
    반도체 패키지.
  15. 제 11 항 또는 제 13 항에 있어서,
    상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 스페이서 블럭의 홀로 연장 형성된 냉각관을 통해 순환하는 것을 특징으로 하는,
    반도체 패키지.
  16. 반도체 칩을 올리기 위한 메인 블럭과 절연제와 하나 이상의 서브 블럭을 준비하는 단계;
    상기 반도체 칩을 준비하는 단계;
    상기 반도체 칩을 붙이기 위한 접착제를 준비하는 단계;
    상기 반도체 칩을 상기 메인 블럭의 상면 또는 상하면에 부착하는 단계;
    상기 반도체 칩의 전기적 연결을 수행하는 단계;
    전기적 연결이 가능한 패턴이 있는 상부기판과 하부기판을 각각 준비하는 단계; 및
    상기 메인 블럭의 양측면을 상기 상부기판과 상기 하부기판의 패턴에 각각 수직으로 부착하여 전기적으로 연결하는 단계;에 의해 모듈화되어 제조되는,
    반도체 패키지.
  17. 반도체 칩을 올리고 냉각제가 순환하는 홀이 형성된, 메인 블럭과 절연제와 하나 이상의 서브 블럭을 준비하는 단계;
    상기 반도체 칩을 준비하는 단계;
    상기 반도체 칩을 붙이기 위한 접착제를 준비하는 단계;
    상기 반도체 칩을 상기 메인 블럭의 상면 또는 상하면에 부착하는 단계;
    상기 반도체 칩의 전기적 연결을 수행하는 단계;
    전기적 연결이 가능한 패턴이 있는 상부기판과 하부기판을 각각 준비하는 단계; 및
    상기 메인 블럭의 양측면을 상기 상부기판과 상기 하부기판의 패턴에 각각 수직으로 부착하여 전기적으로 연결하는 단계;에 의해 모듈화되어 제조되는,
    반도체 패키지.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 상부기판과 상기 하부기판은, 하나 이상의 금속층과, 절연층과, 하나 이상의 금속층으로 순차적으로 적층되어 형성되거나, 하나 이상의 금속층과, 절연층으로 순차적으로 적층되어 형성되는 것을 특징으로 하는,
    반도체 패키지.
  19. 제 16 항 또는 제 17 항에 있어서,
    상기 상부기판과 상기 하부기판은, 단일의 금속층으로 형성되고, 상기 금속층의 두께는 0.1㎜ 내지 10㎜인 것을 특징으로 하는,
    반도체 패키지.
  20. 제 16 항 또는 제 17 항에 있어서,
    상기 메인 블럭과 상기 서브 블럭은 전도성 금속을 포함하는 것을 특징으로 하는,
    반도체 패키지.
  21. 제 16 항 또는 제 17 항에 있어서,
    상기 접착제는 솔더계열을 포함하거나, Ag 또는 Cu 신터링 소재를 포함하는 것을 특징으로 하는,
    반도체 패키지.
  22. 제 20 항에 있어서,
    상기 메인 블럭의 상면 또는 상하면에 적어도 하나 이상의 상기 반도체 칩을 부착하여 실장하는 것을 특징으로 하는,
    반도체 패키지.
  23. 제 22 항에 있어서,
    상기 반도체 칩은 메탈 클립에 의해 상호 전기적으로 연결하거나, 상기 반도체 칩과 상기 서브 블럭은 전도성 와이어에 의해 상호 전기적으로 연결되는 것을 특징으로 하는,
    반도체 패키지.
  24. 제 16 항 또는 제 17 항에 있어서,
    초음파웰딩, 솔더링 또는 신터링 방식에 의해, 상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 전기적 연결하는 것을 특징으로 하는,
    반도체 패키지.
  25. 제 17 항에 있어서,
    상기 냉각제로는 공기, 질소 또는 냉각수가 사용되는 것을 특징으로 하는,
    반도체 패키지.
  26. 제 25 항에 있어서,
    상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 메인 블럭의 홀로 연장 형성된 냉각관을 통해 순환하는 것을 특징으로 하는, 반도체 패키지.
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