KR20200128724A

KR20200128724A - 시간 인터리빙된 아날로그-디지털 변환기에서의 초핑 스위치 시간-스큐 교정

Info

Publication number: KR20200128724A
Application number: KR1020207028668A
Authority: KR
Inventors: 밥 더블유 베르브루겐; 크리스토프 에르드만; 브루노 미구엘 바즈
Original assignee: 자일링크스 인코포레이티드
Priority date: 2018-03-07
Filing date: 2019-03-06
Publication date: 2020-11-16
Also published as: CN111869110A; JP7374109B2; JP2021515495A; WO2019173540A1; US10291247B1; EP3738212A1; CN111869110B; KR102675695B1

Abstract

예시적인 시간-스큐 교정 회로는 복수의 제1 회로들(702)을 포함하고, 제1 회로들 각각은 제1 누산기(720)와 제2 누산기(722)를 포함한다. 시간-스큐 교정 회로는 복수의 제2 회로들(704)을 더 포함하고, 제2 회로들 각각은, 제1 누산기와 제2 누산기의 출력들에 결합된 제1 가산기(724), 및 제1 누산기와 제2 누산기의 출력들에 결합된 제1 감산기(726)를 포함한다. 시간-스큐 교정 회로는, 제1 가산기의 출력과 제1 감산기의 출력을 결합시키도록 구성된 결정 회로(727)를 더 포함한다.

Description

시간 인터리빙된 아날로그-디지털 변환기에서의 초핑 스위치 시간-스큐 교정

정부 계약

본 발명은 국방부 첨단연구 프로젝트국이 수여한 협정 번호 제HR0011-16-3-0004호에 따라 정부의 지원으로 고안되었다. 정부는 본 발명에 대해 일정 권리를 갖는다.

기술분야

본 개시의 예시들은 일반적으로 전자 회로에 관한 것이고, 특히 시간 인터리빙된 아날로그-디지털 변환기(ADC)에서의 초핑 스위치 시간-스큐 교정(chopping switch time-skew calibration)에 관한 것이다.

시간 인터리빙은 RF(무선 주파수) 샘플링 아날로그-디지털 변환기(analog-to-digital converter; ADC)에서 거의 보편적으로 사용된다. 시간 인터리빙된 ADC는 ADC 채널들에 걸쳐 고르게 분산된 샘플링 포인트들을 가지면서 여러 ADC 채널들을 병렬로 인스턴스화한다. 주요 이점은 전체적인 ADC 샘플링 레이트가 단일 채널을 사용하는 것보다 N배 더 높다는 것이다(여기서 N은 채널 수이다).

시간 인터리빙의 한계는 불가피한 부정합이 존재하는 경우, 출력 스펙트럼이 손상된다는 것이다. 오프셋, 이득, 및 타이밍 부정합 오류는 허용가능한 수준으로 감소되도록 교정될 수 있다. 그러나, ADC 채널들 내에서의 플리커 노이즈는 상향 변환되어 오프셋 스퍼(offset spur) 주변에 나타난다. 이 플리커 노이즈는 교정될 수 없으며, 심층적으로 스케일링된 CMOS(Complementary Metal Oxide Semiconductor) 디바이스에서 증가하고 있는 문제이다.

초핑(chopping)은 회로 성능에 미치는 영향을 최소화하기 위한 목적을 두고 회로 비 이상성을 주파수 변환시키기 위한 기술이다. 시간 인터리빙된 ADC에 적용될 때, 초핑은 주파수에 걸쳐 오프셋 오류 또는 플리커 노이즈를 확산시켜서, ADC 오프셋 주파수 근처에서의 스펙트럼의 심각한 손상을 방지할 수 있다. 이 초핑은 원래 세트의 샘플링 스위치들과 반대 극성을 갖는 신호를 샘플링하는 제2 세트의 샘플링 스위치들을 추가함으로써 모든 ADC 아키텍처에 추가될 수 있다. 하나 또는 다른 세트의 스위치들을 사용하여 입력 신호를 선택적으로 획득하고 적절한 경우 출력 신호를 반전시킴으로써, 초핑 동작이 달성된다. 초핑이 필요하지 않은 경우, 추가적인 스위치들은 단순히 비활성화될 수 있으며 어떤식으로든 성능에 악영향을 미치지 않는다. 그러나, 이 기술의 한가지 단점은 새롭게 추가된 스위치들이 샘플링 시간 부정합을 겪기 쉬워서, 변환기 노이즈 플로어의 심각한 저하를 초래할 수 있다는 것이다.

시간 인터리빙된 아날로그-디지털 변환기(ADC)에서 초핑 스위치 시간-스큐 교정을 위한 기술들이 설명된다. 예시에서, 시간-스큐 교정 회로는, 복수의 제1 회로들 - 각각의 제1 회로는 제1 누산기(accumulator)와 제2 누산기를 포함함 -; 복수의 제2 회로들 - 각각의 제2 회로는, 제1 누산기와 제2 누산기의 출력들에 결합된 제1 가산기(adder); 제1 누산기와 제2 누산기의 출력들에 결합된 제2 가산기; 제1 가산기의 출력에 결합된 제3 가산기; 제3 가산기의 출력에 결합된 제1 승산기(multiplier); 제2 가산기의 출력에 결합된 제2 승산기; 제1 승산기와 제2 승산기의 출력들에 결합된 제3 누산기; 및 제1 승산기와 제2 승산기의 출력들에 결합된 제4 누산기를 포함함 -; 및 제1 누산기와 제2 누산기의 출력들에 그리고 제3 가산기의 입력에 결합된 평균 회로를 포함한다.

다른 예시에서, 아날로그-디지털 변환기(ADC)는, 초핑 회로를 각각 포함하는 복수의 채널들; 및 복수의 채널들에 결합된 시간-스큐 교정 회로를 포함하고, 시간-스큐 교정 회로는, 복수의 제1 회로들 - 각각의 제1 회로는 제1 누산기와 제2 누산기를 포함함 -; 복수의 제2 회로들 - 각각의 제2 회로는, 제1 누산기와 제2 누산기의 출력들에 결합된 제1 가산기; 제1 누산기와 제2 누산기의 출력들에 결합된 제2 가산기; 제1 가산기의 출력에 결합된 제3 가산기; 제3 가산기의 출력에 결합된 제1 승산기; 제2 가산기의 출력에 결합된 제2 승산기; 제1 승산기와 제2 승산기의 출력들에 결합된 제3 누산기; 및 제1 승산기와 제2 승산기의 출력들에 결합된 제4 누산기를 포함함 -; 및 제1 누산기와 제2 누산기의 출력들과 제3 가산기의 입력에 결합된 평균 회로를 포함한다.

다른 예시에서, 시간 인터리빙된 아날로그-디지털 변환기(ADC)를 위한 시간-스큐 교정의 방법은, ADC의 채널들 내의 초핑 회로들에 적용된 초핑 시퀀스를 시간-스큐 교정 관찰 윈도우에 동기화시키는 단계; 초핑 시퀀스의 극성을 시간-스큐 교정 관찰 윈도우 내 중간에서(half-way) 반전시키는 단계; 및 ADC의 채널들의 출력들에 대해 이중 루프 시간-스큐 교정을 실행하는 단계를 포함한다.

이들 및 다른 양태들이 다음의 상세한 설명을 참조하여 이해될 수 있다.

상기 언급된 특징들이 상세히 이해될 수 있도록 하는, 위에서 간략하게 요약된 보다 구체적인 설명은 예시적인 구현예들을 참조하여 얻어질 수 있으며, 이 구현예들 중 몇몇은 첨부된 도면에 도시되어 있다. 그러나, 첨부된 도면은 단지 전형적인 구현예를 도시할 뿐이며, 이에 따라 그 범위를 한정하는 것으로 간주되어서는 안 된다는 점에 유념해야 한다.
도 1은 예시에 따른 아날로그-디지털 시스템을 도시하는 블록도이다.
도 2는 예시에 따른 ADC 회로부를 도시하는 블록도이다.
도 3은 예시에 따른 ADC 채널을 도시하는 블록도이다.
도 4a와 도 4b는 초핑 스위치들에 적용된 의사랜덤 시퀀스에 대한 신호를 나타내는 타이밍도들이다.
도 5a는 예시적인 샘플링 파형을 나타낸다.
도 5b는 초핑 회로의 사용을 통한 예시적인 샘플링 파형을 나타낸다.
도 6은 예시에 따른 초핑 샘플링을 통한 시간 인터리빙된 ADC의 백그라운드 교정의 방법을 도시하는 흐름도이다.
도 7a는 예시에 따른 TSC 회로를 도시하는 블록도이다.
도 7b는 예시에 따른 TSC 회로의 부분들을 보다 자세히 도시하는 블록도이다.
도 8은 본 명세서에서 설명된 기술들이 이용될 수 있는 프로그래밍가능 집적 회로(IC)를 도시하는 블록도이다.
도 9는 본 명세서에서 설명된 기술들이 이용될 수 있는 필드 프로그래밍가능 게이트 어레이(field programmable gate array; FPGA) 아키텍처의 개략도이다.
이해를 돕기 위해, 가능한 경우, 도면들에 공통되는 동일한 엘리먼트들을 지정하는 데에 동일한 참조번호들을 사용하였다. 하나의 예시의 엘리먼트들은 다른 예시들에서 유익하게 병합될 수 있다는 것이 고려된다.

이하, 도면들을 참조하여 다양한 특징들을 설명한다. 도면들은 실척도로 도시될 수 있거나 또는 실척도로 도시될 수 있다는 것과, 유사한 구조들 또는 기능들의 엘리먼트들은 도면 전체에 걸쳐 유사한 참조 번호들로 표시된다는 점에 유의해야 한다. 도면들은 본 특징들의 설명을 용이하게 하도록 의도된 것일 뿐임을 유의해야 한다. 도면들은 청구된 발명의 완전한 설명으로서 또는 청구된 발명의 범위에 대한 제한으로서 의도된 것은 아니다. 또한, 예제된 예시는 도시된 모든 양태들 또는 이점들을 가질 필요는 없다. 특정 예시와 관련하여 설명된 양태 또는 이점은 해당 예시로 반드시 제한되지는 않으며, 그렇게 예시되지 않거나 그렇게 명시적으로 설명되지 않더라도 임의의 다른 예시들에서 실시될 수 있다.

위에서 설명한 것처럼, 많은 시간 인터리빙된 아날로그-디지털 변환기(ADC)에는 백그라운드에서 시간-스큐 오류를 감지하고 정정하는 일종의 시간-스큐 교정 회로가 포함되어 있다. 다양한 알려진 알고리즘들이 존재하지만, 이러한 알고리즘들은 초핑 스위치들의 시간-스큐를 교정하도록 쉽게 확장될 수 없다. 4채널 시간 인터리빙된 ADC를 고려해본다. 이러한 ADC에서의 각 채널은 입력 신호를 차례로 샘플링한다. 이러한 ADC에서, 샘플링 이벤트들의 시퀀스는 고정되어 있는데, 채널 1은 항상 채널 0에 뒤따르고; 채널 2는 항상 채널 1에 뒤따른다. 각 샘플링 스위치는 고정된 간격(클럭 주기의 4배)으로 사용된다. 각 채널마다, 시간-스큐 교정 알고리즘은 현재 채널 출력과 이전 채널 출력 간의 차이의 절대 값을 결정하고, 이 절대 값을 누산기에서 누적시킨다. 모든 채널들에 걸친 이러한 누산기들의 평균을 각 개별 누산기 출력으로부터 감산하고, 이어서 결과적인 차이들을 특정 이득을 갖는 제2 누산기에 가산시킨다. 제2 누산기들의 출력은 채널들 간 시간-스큐에 대한 수치이며, 라운딩(rounding) 후 정정 회로(예컨대, 샘플링 에지(sampling edge)를 지연시키는 DTC(Digital-to-Time Converter))에 적용될 수 있다. 이 알고리즘은, 제1(또는 임의의 다른 홀수) 나이퀴스트 영역의 신호들에 대해, 연속 샘플들 간의 차이의 절대 값이 이러한 샘플링 포인트들 간의 시간에 비례한다는 사실을 활용한다. 제2(또는 임의의 다른 짝수) 나이퀴스트 영역의 신호들에 대해서는, 피드백의 부호를 단순히 반전시킬 필요만이 있다.

이제 초핑 샘플링 스위치들을 갖는 4채널 시간 인터리빙된 ADC를 고려해본다. 각 채널은 여전히 신호를 차례로 샘플링하지만, 각 채널에 대해, 이제 약간 상이한 샘플링 시간들을 갖는 두 개의 상이한 샘플링 스위치들 간에 (의사) 랜덤 선택이 있다. 초핑 샘플링 스위치들의 추가는 교정 알고리즘에 있어서 두가지 중요한 결과들을 갖는다: 1) 교정될 샘플링 시간들의 수가 4채널 시간 인터리빙된 ADC에서 4개에서 8개로 두 배가 된다는 것; 그리고 2) 각 세트의 스위치들의 샘플링 위치들이 더 이상 정기적 간격들로 발생하지 않는다는 것이다. 난수 발생기에 따라, 하나의 샘플링 극성은 다른 샘플링 극성에 유리하도록 연장된 시간량 동안 사용되지 않을 수 있다. 이것은 입력 신호와 초핑 시퀀스 간의 상호작용을 유발시켜서, 처리할 필요가 있는 교정 알고리즘에 상당한 노이즈를 추가시킬 수 있다. 본 명세서에서 설명된 예시적인 기술들은 임의의 입력 신호의 존재 하에서 신뢰할 수 있는 백그라운드 교정을 가능케 한다.

도 1은 예시에 따른 아날로그-디지털 시스템(100)을 도시하는 블록도이다. 시스템(100)은 하나 이상의 아날로그 회로(102), 아날로그-디지털 변환기(ADC) 회로부(104), 및 하나 이상의 디지털 회로(106)를 포함한다. 아날로그 회로(들)(102)은 출력으로서 하나 이상의 아날로그 신호(예를 들어, 연속 시간 신호, 연속 진폭 신호)를 생성한다. ADC 회로부(104)는 아날로그 신호(들)를 처리하고, 하나 이상의 디지털 신호(예를 들어, 이산 시간 신호, 이산 진폭 신호)를 출력으로서 생성한다. 디지털 회로(들)(106)는 추가 처리를 위해 디지털 신호(들)를 수신한다. 예를 들어, 아날로그 회로(들)(102)는 온도 센서, 전압 센서, 전류 센서 등과 같은, 집적 회로(IC) 상에 배치된 센서일 수 있다. ADC 회로부(104)와 디지털 회로(들)(106)는 센서들에 의해 출력되는 아날로그 신호들을 모니터링하고 다양한 동작들을 수행하도록 구성된 모니터 회로 등의 일부일 수 있다. ADC 회로부(104)에 대한 수많은 다른 응용들이 있다는 것을 이해해야 한다. 예시에서, ADC 회로부(104)는 시간 스큐 교정(time-skew calibration; TSC) 회로(108)를 포함하는 시간 인터리빙된 ADC를 포함한다. TSC 회로(108)는 아래에서 더 설명하는 바와 같이, 백그라운드에서 시간-스큐 오류를 감지하고 정정하도록 구성된다.

도 2는 예시에 따른 ADC 회로부(104)를 도시하는 블록도이다. 예시에서, ADC 회로부(104)는 입력으로서 차동 아날로그 신호를 수신한다. 차동 아날로그 신호는 양의 성분(Inp)과 음의 성분(Inn)을 포함한다. ADC 회로부(104)는 복수의 ADC 채널들, 예를 들어, ADC 채널들(202₁… 202_N)을 포함하며, 여기서 N은 1보다 큰 정수이다. ADC 회로부(104)는 이득 교정(gain calibration; GC) 회로(204)와 TSC 회로(108)를 더 포함한다. 각 ADC 채널(202₁… 202_N)의 입력들은 차동 아날로그 입력 신호의 양의 성분과 음의 성분을 수신한다. ADC 채널들(202₁… 202_N)의 디지털 출력들은 GC 회로(204)의 입력에 결합된다. GC 회로(204)의 출력은 TSC 회로(108)의 입력에 결합된다. TSC 회로(108)의 출력은 ADC 회로부(104)의 디지털 출력 신호를 제공한다. ADC 채널들(202₁… 202_N)은 아래에서 더 설명되는 바와 같이, 아날로그 입력 신호의 극성을 의사 랜덤 방식으로 교호(alternate)시키도록 구성된 초핑 회로(206)를 포함한다. ADC 회로부(104)는 제어 회로(208)를 더 포함한다. 제어 회로(208)의 출력은 ADC 채널들(202₁… 202_N)과 TSC 회로(108) 각각의 제어 입력들에 결합된다.

동작 중에, ADC 채널들(202₁… 202_N) 각각은 차동 아날로그 입력 신호를 샘플링한다. ADC 채널들(202₁… 202_N)은 제어 회로(208)로부터 클럭 신호들을 수신하고, 시간 인터리빙 방식으로 차동 아날로그 신호를 샘플링한다. 예를 들어, 각 ADC 채널(202)은 주어진 클럭 신호의 상이한 위상에서 차동 아날로그 신호를 샘플링할 수 있다. GC 회로(204)는 각 ADC 채널(202)의 RMS(root mean squared) 파워를 비교하고, 그 출력들을 기준에 대해 조정하도록 구성된다. TSC 회로(108)는 아래에서 더 설명되는 바와 같이 동작한다.

도 3은 예시에 따른 ADC 채널(202)을 도시하는 블록도이다. ADC 채널(202)은 초핑 회로(206), ADC(304), OC 회로(306), 승산기(308), 및 PRBS(pseudorandom binary sequence) 회로(312)를 포함한다. 초핑 회로(206)의 입력들은 차동 아날로그 신호를 입력으로서 수신한다. 초핑 회로(206)의 차동 출력은 ADC(304)의 차동 입력에 결합된다. ADC(304)의 출력은 OC 회로(306)의 입력에 결합된다. OC 회로(306)의 출력은 승산기(308)의 입력에 결합되며, 승산기(308)는 ADC 채널(202)의 출력을 제공한다. PRBS 회로(312)의 출력은 초핑 회로(206)의 입력 및 승산기(308)의 입력에 결합된다.

동작시, 초핑 회로(206)는 차동 아날로그 입력 신호를 샘플링한다. 초핑 회로(206)는 PRBS 회로(312)에 의해 출력되는 신호에 기초하여 Inn 및 Inp를 ADC(304)의 비 반전(+) 및 반전(-) 단자들에 교호적으로 결합한다. 이러한 방식으로, ADC(304)에 의해 출력되는 디지털 신호는 랜덤화된다. 또한, 초핑 회로(206)는 ADC 채널(202)의 샘플링 주파수의 아날로그 입력 신호가 DC로서 보이는 것을 방지한다. OC 회로(306)는 ADC(304)의 오프셋을 제거한다. 승산기(308)는 PRBS 회로(312)로부터 출력된 동일한 PRBS 신호를 사용하여 OC 회로(306)의 출력을 "언초핑(un-chop)"한다. 이 구성은, 샘플링 주파수의 신호들의 존재를 활성화하는 것 외에도, 플리커 노이즈의 영향을 감소시키는 능력을 또한 갖는다. OC 회로(306)의 주파수 응답이 충분히 낮으면, OC 회로(306)는 플리커 노이즈를 따라갈 수 없으며, 이는 채널 샘플링 주파수의 배수로 나타나는 대신에 스펙트럼에 걸쳐 스크램블링되는 결과를 낳는다.

초핑 회로(206)의 추가는 시간-스큐 교정 알고리즘에 있어서 두가지 중요한 결과들을 갖는다. N(채널 수)이 4인 경우를 고려해본다. 초핑 회로(206)가 생략되면, 샘플링 이벤트들의 시퀀스는 고정된다. 도 5a는 예시적인 샘플링 파형을 나타낸다. 각 채널(202)은 파형 상의 마커들로 나타낸 바와 같이, 입력 신호를 차례로 샘플링한다. 도 5a에서 도시된 바와 같이, 채널 1은 항상 채널 0에 뒤따르고; 채널 2는 항상 채널 1에 뒤따르며; 채널 3은 항상 채널 2에 뒤따른다. 각 샘플링 스위치는 클럭 주기(T_CLK)의 4배의 고정된 간격으로 사용된다. N이 4이고 도 3에서 도시된 바와 같은 초핑 회로(206)가 존재하는 또 다른 경우를 고려한다. 도 5b는 초핑 회로(206)의 사용을 통한 예시적인 샘플링 파형을 나타낸다. 각 채널(202)은 여전히 신호를 차례로 샘플링하지만, 각 채널에 대해, 이제 약간 상이한 샘플링 시간들을 갖는 두 개의 상이한 스위치들 간에 의사랜덤 선택이 있다. 이것들은 도 5b에서 도시된 바와 같이 CHx와 CHx'로서 표시된다. 초핑 회로(206)의 추가는 예시에서 교정될 샘플링 시간들의 수를 4개에서 8개로 두 배로 늘린다. 또한, 샘플링 위치들은 더 이상 일정한 간격으로 발생하지 않는다. PRBS 회로(312)에 따라, CHx'는 연장된 시간량 동안 사용되지 않을 수 있으며, 대신 CHx가 사용된다. 이것은 입력 신호와 초핑 시퀀스 간의 상호작용을 유발시켜서, 교정 알고리즘에 상당한 노이즈를 추가시킬 수 있다.

도 6은 예시에 따른 초핑 샘플링을 통한 시간 인터리빙된 ADC의 백그라운드 교정의 방법(600)을 도시하는 흐름도이다. 방법(600)은 초핑 시퀀스가 교정 관찰 윈도우에 동기화되는 단계(602)로 시작한다. 달리 말하면, TSC 회로(108)가 각 업데이트 전에 N개의 샘플들을 관찰하면, 초핑 시퀀스는 이 윈도우에서 정수 횟수만큼 반복해야 한다(603). 이것은 시간-스큐 교정의 각 반복이 동일한 초핑 시퀀스로 발생하는 것을 보장한다. (예컨대, 교정 로직에서의 일부 계산 사이클들로 인한) 시퀀스의 회전은 문제가 되지 않는다. 시퀀스의 시작시 손실된 임의의 초핑 시퀀스 비트들은 윈도우의 끝에서 발생할 것이다. 2^M회 사이클들의 TSC 관찰을 위해, 이 주파수 잠금은 시퀀스 어딘가에 단일 0(zero)이 삽입된 PRBS 회로(312)로서 M 비트 선형 피드백 시프트 레지스터(linear feedback shift register; LFSR)를 사용하여 달성될 수 있다. 이 추가적인 0은 반복 주기를 2^M-1회 사이클들로 증가시키고, 0과 1의 수를 밸런싱시켜서, 양자의 초핑 극성들이 동일하게 유지되도록 한다. 수정된 시퀀스는 2^M회 사이클들의 각 TSC 관찰에서 두 번 반복된다. 도 4a는 초핑 시퀀스와 입력 신호 간의 관계를 나타내는 타이밍도이다. 신호는 2^M-1개 샘플들 후에 반복된다. 초핑 시퀀스는 입력 신호와 동기화되어 이에 따라 반복된다. 제어 회로(208)는 전술한 초핑 시퀀스 동기화를 달성하기 위해 PRBS 회로(312)를 제어할 수 있다.

단계(604)에서, 초핑 시퀀스의 극성은 TSC 관찰 윈도우 내 중간에서 반전된다. 이러한 반전은 입력 신호가 TSC 관찰 윈도우의 절반과 코히어런트일 가능성이 있을 때 사용될 수 있다. 극성 교환 및 신호 반복(단계 602)으로 인해, 윈도우의 전반부 동안 스위치(CHx)에 의해 샘플링된 입력들은 또한 후반부 동안 CHx'에 의해 샘플링되고 그 반대의 경우도 마찬가지이다. 결과적으로, 각 샘플링 스위치는 신호의 하나의 반복을 규칙적인 간격으로 효과적으로 샘플링하여, 이 등급의 신호에 대해 균일하지 않은 샘플링 포인트들의 문제를 방지한다. 도 4b는 제1 반복과 제2 반복 사이에서의 초핑 시퀀스 반전을 나타내는 타이밍도를 도시한다. 제어 회로(208)는 전술한 초핑 시퀀스 반복을 달성하기 위해 PRBS 회로(312)를 제어할 수 있다.

단계(606)에서, 제어 회로(208)의 제어 하에 TSC 회로(108)에 의해 이중 루프 시간-스큐 교정 프로세스가 실행된다. TSC 관찰 윈도우의 절반과 코히어런트하지 않은 신호들의 경우, 각 CHx/CHx' 쌍의 평균 및 차이에 대해 독립적인 루프들을 구현함으로써 각 스위치 세트의 불균일한 샘플링의 효과를 최소화할 수 있다. TSC 회로(108)와 이중 루프 시간-스큐 교정 프로세스는 아래에서 더 설명된다. 예시에서, 단계(607)에서, 도 7a와 도 7b에 대해 아래에서 더 설명되는 바와 같이, 각 채널에서의 초핑 회로들의 출력 신호는 TSC 회로(108)를 통해 처리된다.

도 7a는 예시에 따른 TSC 회로(108)를 도시하는 블록도이다. 도 7b는 예시에 따른 TSC 회로(108)의 부분들을 보다 자세히 도시하는 블록도이다. TSC 회로(108)는 복수의 제1 회로들(702)(예를 들어, 제1 회로들(7021… 702N)), 복수의 제2 회로들(704)(예를 들어, 제2 회로들(7021… 704N)), 및 정정 회로부(706)를 포함한다. TSC 회로(108)는 시간 인터리빙된 ADC의 각 채널(예를 들어, 본 예시에서 N개)마다 제1 회로(702)와 제2 회로(704)를 포함한다. 제1 회로들(7021… 702N)의 입력들은 ADC 채널들(202)의 출력들에 결합된다. 제1 회로들(7021… 702N)의 출력들은 제2 회로들(7041… 704N)의 입력들에 결합된다. 제2 회로들(7041… 704N)의 출력들은 정정 회로부(706)의 입력들에 결합된다. TSC 회로(108)는 제2 회로들(7041… 704N)에 결합된 평균 회로(708)를 더 포함한다. 제어 회로(208)는 제1 회로들(702)과 제2 회로들(704)의 제어 입력들에 결합된다. 동작시에, 제1 회로들(702)은 2^M회 사이클(TSC 관찰 윈도우) 동안 ADC 채널들(202)로부터의 디지털 입력 신호들을 처리한다. 2^M회 사이클들 후에, 제1 회로들(702)은 리셋된다. 제2 회로들(704)은 각각의 2^M회 사이클 주기 후에 제1 회로들(702)의 출력들을 처리한다.

도 7b에서 도시된 바와 같이, 제1 회로(702)는 감산기(subtractor)(710), 지연 회로(712), 절대 값 회로(714), 승산기(716), 디멀티플렉서(demultiplexer)(718), 누산기(720), 및 누산기(722)를 포함한다. 대응하는 제2 회로(704)는 가산기(724), 감산기(726), 및 결정 회로(727)를 포함한다. 결정 회로(727)는 감산기(728), 승산기(730), 승산기(732), 누산기(734), 누산기(736), 라운딩 회로(738), 및 라운딩 회로(740)를 포함한다.

제1 회로(702)에서, 감산기(710)와 지연 회로(712)는 ADC 채널(202)로부터 신호(dout)를 수신한다. 감산기(710)는 또한 지연 회로(712)의 출력에 결합된다. 감산기(710)의 출력은 절대 값 회로(714)의 입력에 결합된다. 절대 값 회로(714)의 출력은 승산기(716)의 입력에 결합된다. 승산기(716)의 다른 입력은 나이퀴스트 영역 신호를 수신한다. 승산기(716)의 출력은 디멀티플렉서(718)의 입력에 결합된다. 디멀티플렉서(718)의 출력들은 각각 누산기들(720, 722)에 결합된다. 디멀티플렉서(718)의 제어 입력은 PRBS 회로(312)로부터 초핑 신호를 수신하도록 결합된다.

동작시, 감산기(710)는 신호(dout)로부터 지연 회로(712)의 출력을 감산한다. 절대 값 회로(714)는 감산기(710)에 의해 출력된 결과의 절대 값을 취한다. 승산기(716)는 절대 값 연산의 결과와, 나이퀴스트 영역 신호에 의해 결정된 1 또는 -1을 곱한다. 디멀티플렉서는 초핑 신호의 값에 따라 승산기(716)의 출력을 누산기(720) 또는 누산기(722)에 결합한다. 이 동작은 2^M회 사이클들 동안 진행된다. 각각의 ADC 채널(202)에 대해, CHx 및 CHx'로부터의 특정 개수의 샘플들은, 입력 신호가 홀수 또는 짝수 나이퀴스트 영역에 있는지의 여부에 따라 부호 반전을 갖고, 누산기(720) 및 누산기(722)에 독립적으로 누적된다.

제2 회로에서, 가산기(724)의 입력들은 누산기(720)의 출력 및 누산기(722)의 출력에 결합된다. 감산기(726)의 입력들은 누산기(720)의 출력 및 누산기(722)의 출력에 결합된다. 가산기(724)의 출력은 감산기(728)의 입력에 결합된다. 감산기(726)의 출력은 승산기(732)의 입력에 결합된다. ADC 채널들(202) 각각에 대한 제1 회로(702) 내의 누산기들(720, 722)의 출력들은 평균 회로(708)의 입력들에 결합된다. 평균 회로(708)의 출력은 제2 회로(704)의 각 인스턴스에서 감산기(728)의 다른 입력에 결합된다. 감산기(728)의 출력은 승산기(730)의 입력에 결합된다. 승산기(730)의 다른 입력은 신호(μ_CM)을 수신하도록 구성된다. 승산기(732)의 다른 입력은 신호(μ_DIFF)을 수신하도록 구성된다. 승산기(730)의 출력은 누산기(734)와 누산기(736)의 입력들에 결합된다. 승산기(732)의 출력은 누산기(734)와 누산기(736)의 입력들에 결합된다. 누산기(734)의 출력은 라운딩 회로(738)에 결합된다. 누산기(736)의 출력은 라운딩 회로(740)에 결합된다. 라운딩 회로들(738, 740)의 출력들은 정정 회로부(706)에 결합된다.

동작시, 누산기들(720, 722)에서 2^M회 사이클들이 누적된 후, 두 개의 누산기들(720, 722)의 합계와 차이는 각각 가산기(724)와 감산기(726)에 의해 계산된다. 또한, 모든 채널들에 걸친 평균 누산기 출력은 평균 회로(708)에 의해 계산된다. (가산기(724)에 의한 출력된) 합계와 (평균 회로(708)에 의해 출력된) 평균 사이의 차이는 값(μ_CM)과 곱해지고, 각 누산기(734, 736)에 가산된다. 양쪽의 누산기들(720, 722) 사이의 차이는 μ_DIFF와 곱해지고, 누산기(734)에 가산되고, 누산기(736)로부터 감산된다. 이러한 배열은 누산기(734)와 누산기(736)에 동일하게 영향을 미치는 공통 모드 루프뿐만이 아니라, 누산기들(734, 736) 간의 차이에 영향을 미치는 차동 루프를 구현한다는 것을 살펴볼 수 있다. 공통 모드 루프는 CHx와 CHx' 양자로부터 데이터를 가져오므로, 샘플링 포인트 불확실성에 의해 영향을 받지 않는다. 이 루프는 초핑 스위치없이 ADC를 교정하는 데 사용되는 루프와 동일하다. 반면에, 차동 루프는 샘플링 포인트 불확실성에 의해 영향을 받으며: ADC 입력 신호와 초핑 신호 간의 랜덤한 상호작용은 시간-스큐의 추출시 많은 양의 노이즈를 유발할 수 있다. 이러한 노이즈는 초기에 안정화되는 데 더 오래 걸리고 환경 변화에 덜 반응할 수 있는 더 느린 루프를 희생시켜서 μ_DIFF에 대해 매우 작은 값을 선택함으로써 억제될 수 있다. 전술한 배열의 장점은 노이즈 억제를 위해 누산기들(734, 736) 간의 차이만을 감속(slow down)시킬 필요가 있는 반면, 공통 모드 루프는 빠를 수 있다는 것이다.

도 8은 본 명세서에서 설명된 인라인 ADC 회로부(104)가 사용될 수 있는 예시에 따른 프로그래밍가능 IC(1)를 도시하는 블록도이다. 프로그래밍가능 IC(1)는 프로그래밍가능 로직(3), 구성 로직(25), 및 구성 메모리(26)를 포함한다. 프로그래밍가능 IC(1)는 비휘발성 메모리(27), DRAM(28), 및 다른 회로들(29)과 같은 외부 회로들에 결합될 수 있다. 프로그래밍가능 로직(3)은 로직 셀(30), 지원 회로(31), 및 프로그래밍가능 상호연결부(32)를 포함한다. 로직 셀(30)은 복수의 입력들의 일반적인 로직 기능들을 구현하도록 구성될 수 있는 회로들을 포함한다. 지원 회로(31)는 트랜스시버, 입력/출력 블록들, 디지털 신호 프로세서, 메모리 등과 같은 전용 회로들을 포함한다. 로직 셀 및 지원 회로(31)는 프로그래밍가능 상호연결부(32)를 사용하여 상호연결될 수 있다. 로직 셀(30)을 프로그래밍하고, 지원 회로(31)의 파라미터들을 설정하며, 프로그래밍가능 상호연결부(32)를 프로그래밍하기 위한 정보는 구성 로직(25)에 의해 구성 메모리(26)에 저장된다. 구성 로직(25)은 비휘발성 메모리(27) 또는 임의의 다른 소스로부터 (예를 들어, DRAM(28) 또는 다른 회로(29)로부터) 구성 데이터를 획득할 수 있다. 일부 예시들에서, 프로그래밍가능 IC(1)는 프로세싱 시스템(2)을 포함한다. 프로세싱 시스템(2)은 마이크로프로세서(들), 메모리, 지원 회로, IO 회로 등을 포함할 수 있다.

도 9는 트랜스시버(37), 구성가능 로직 블록(configurable logic block; "CLB")(33), 랜덤 액세스 메모리 블록(random access memory block; "BRAM")(34), 입력/출력 블록(input/output block; "IOB")(36), 구성 및 클럭킹 로직("CONFIG/CLOCKS")(42), 디지털 신호 프로세싱 블록(digital signal processing block; "DSP")(35), 특수화된 입력/출력 블록(input/output block; "I/O")(41)(예컨대, 구성 포트 및 클럭 포트), 및 디지털 클럭 관리기, 아날로그-디지털 변환기, 시스템 모니터링 로직 등과 같은 기타 프로그래밍가능 로직(39)을 비롯한 방대한 수의 상이한 프로그래밍가능 타일들을 포함한 프로그래밍가능 IC(1)의 필드 프로그래밍가능 게이터 어레이(FPGA) 구현을 나타낸다. FPGA는 또한 ADC 회로부(104)를 비롯한, PCIe 인터페이스(40), 아날로그-디지털 변환기(ADC)(38) 등을 포함할 수 있다.

일부 FPGA에서, 각각의 프로그래밍가능 타일은 도 9의 상단에 포함된 예시들에 의해 도시된 바와 같이, 동일한 타일 내의 프로그래밍가능 로직 엘리먼트의 입력 및 출력 단자들(48)에 대한 연결부들을 갖는 적어도 하나의 프로그래밍가능 상호연결 엘리먼트("INT")(43)를 포함할 수 있다. 각각의 프로그래밍가능 상호연결 엘리먼트(43)는 또한 동일한 타일 또는 다른 타일(들)에서 인접한 프로그래밍가능 상호연결 엘리먼트(들)의 상호연결 세그먼트(49)에 대한 연결부들을 포함할 수 있다. 각각의 프로그래밍가능 상호연결 엘리먼트(43)는 또한 로직 블록들(도시되지 않음) 사이의 일반적인 라우팅 자원들의 상호연결 세그먼트(50)에 대한 연결부들을 포함할 수 있다. 일반적인 라우팅 자원들은 상호연결 세그먼트들(예를 들어, 상호연결 세그먼트(50))의 트랙들을 포함하는 로직 블록들(도시되지 않음)과 상호연결 세그먼트들을 결합하기 위한 스위치 블록들(도시되지 않음) 사이의 라우팅 채널들을 포함할 수 있다. 일반 라우팅 자원들의 상호연결 세그먼트들(예를 들어, 상호연결 세그먼트(50))는 하나 이상의 로직 블록에 걸쳐 있을 수 있다. 일반적인 라우팅 자원들과 함께 취해진 프로그래밍가능 상호연결 엘리먼트들(43)은 예시된 FPGA를 위한 프로그래밍가능 상호연결 구조물("프로그래밍가능 상호연결부")을 구현한다.

예시적인 구현예서, CLB(33)는 사용자 로직을 구현하도록 프로그래밍될 수 있는 구성가능 로직 엘리먼트("CLE")(44) 및 단일 프로그래밍가능 상호연결 엘리먼트("INT")(43)를 포함할 수 있다. BRAM(34)은 하나 이상의 프로그래밍가능 상호연결 엘리먼트들에 더하여 BRAM 로직 엘리먼트("BRL")(45)를 포함할 수 있다. 일반적으로, 타일 내에 포함된 상호연결 엘리먼트들의 개수는 타일의 높이에 좌우된다. 도시된 예시에서, BRAM 타일은 다섯 개의 CLB와 동일한 높이를 가지지만, 다른 갯수들(예컨대, 네 개)이 또한 이용될 수 있다. DSP 타일(35)은 적절한 개수의 프로그래밍가능한 상호연결 엘리먼트들에 더하여 DSP 로직 엘리먼트("DSPL")(46)를 포함할 수 있다. IOB(36)는, 예컨대 프로그래밍가능 상호연결 엘리먼트들(43)의 하나의 인스턴스에 더하여 입력/출력 엘리먼트("IOL")(47)의 두 개의 인스턴스들을 포함할 수 있다. 본 발명분야의 당업자에게 자명한 바와 같이, 일반적으로 I/O 로직 엘리먼트(47)에 결합된 실제의 I/O 패드들은 입력/출력 로직 엘리먼트(47)의 영역으로 한정되지 않는다.

도시된 예시에서, (도 9에서 도시된) 다이의 중심 근처의 수평 영역은 구성 로직, 클럭 로직, 및 기타 제어 로직을 위해 이용된다. 이러한 수평 영역 또는 컬럼으로부터 연장하는 수직 컬럼들(51)은 FPGA의 폭에 걸쳐 클럭 및 구성 신호들을 분배하는데 이용된다.

도 9에서 도시된 아키텍쳐를 활용한 몇몇의 FPGA들은 FPGA의 대부분을 구성하는 정규의 컬럼식 구조를 분열시키는 추가적인 로직 블록들을 포함한다. 추가적인 로직 블록들은 프로그래밍가능한 블록들 및/또는 전용 로직일 수 있다.

도 9는 단지 예시적인 FPGA 아키텍쳐를 도시하려고 의도한 것임을 주목하라. 예를 들어, 행 내의 로직 블록들의 갯수, 행들의 상대적 폭, 행들의 갯수 및 순서, 행들 내에 포함된 로직 블록들의 유형, 로직 블록들의 상대적 크기, 및 도 9의 최상단에서 포함된 상호연결/로직 구현부들은 단순한 예시에 불과하다. 예를 들어, 실제의 FPGA에서는, 일반적으로 사용자 로직의 효율적인 구현을 촉진시키기 위해, CLB가 나타나는 곳이라면 어디라도 CLB들의 하나 보다 많은 인접한 행이 포함되지만, 인접한 CLB 행들의 갯수는 FPGA의 총체적인 크기에 따라 달라진다.

시간 인터리빙된 아날로그-디지털 변환기(ADC)에서 초핑 스위치 시간-스큐 교정을 위한 기술들이 제공될 수 있다. 일 예에서, 시간-스큐 교정 회로는, 복수의 제1 회로들 - 각각의 제1 회로는 제1 누산기와 제2 누산기를 포함함 -; 복수의 제2 회로들을 포함하며, 각각의 제2 회로는, 제1 누산기와 제2 누산기의 출력들에 결합된 제1 가산기; 제1 누산기와 제2 누산기의 출력들에 결합된 제1 감산기; 및 제1 가산기의 출력과 제1 감산기의 출력을 결합시키도록 구성된 결정 회로를 포함한다.

그러한 일부 시간-스큐 교정 회로에서, 결정 회로는, 제1 가산기의 출력에 결합된 제2 감산기; 제2 감산기의 출력에 결합된 제1 승산기; 및 제1 감산기의 출력에 결합된 제2 승산기를 포함할 수 있다.

그러한 일부 시간-스큐 교정 회로에서, 결정 회로는, 제1 승산기와 제2 승산기의 출력들에 결합된 제3 누산기; 및 제1 승산기와 제2 승산기의 출력들에 결합된 제4 누산기를 더 포함할 수 있다.

그러한 일부 시간-스큐 교정 회로에서, 복수의 제1 회로들 각각은, 제3 감산기; 제3 감산기의 출력에 결합된 절대 값 회로; 절대 값 회로의 출력에 결합된 제3 승산기; 및 제3 승산기의 출력에 결합된 입력, 및 제1 누산기와 제2 누산기의 입력들에 결합된 출력들을 갖는 디멀티플렉서를 더 포함할 수 있다.

그러한 일부 시간-스큐 교정 회로에서는, 제1 누산기와 제2 누산기의 출력들에 그리고 제2 감산기의 입력에 결합된 평균 회로를 더 포함할 수 있다.

그러한 일부 시간-스큐 교정 회로에서, 복수의 제2 회로들 각각은, 제3 누산기와 제4 누산기의 출력들에 각각 결합된 제1 및 제2 라운딩 회로들을 더 포함할 수 있다.

그러한 일부 시간-스큐 교정 회로는, 복수의 제2 회로들의 출력들에 각각 결합된 복수의 정정 회로들을 더 포함할 수 있다.

다른 예시에서, 아날로그-디지털 변환기(ADC)가 제공될 수 있다. 그러한 ADC는, 초핑 회로를 각각 포함하는 복수의 채널들; 및 복수의 채널들에 결합된 시간-스큐 교정 회로를 포함할 수 있고, 시간-스큐 교정 회로는, 복수의 제1 회로들 - 각각의 제1 회로는 제1 누산기와 제2 누산기를 포함함 -; 복수의 제2 회로들을 포함할 수 있고, 각각의 제2 회로는, 제1 누산기와 제2 누산기의 출력들에 결합된 제1 가산기; 제1 누산기와 제2 누산기의 출력들에 결합된 제1 감산기; 및 제1 가산기의 출력과 제1 감산기의 출력을 결합시키도록 구성된 결정 회로를 포함할 수 있다.

그러한 일부 ADC에서, 결정 회로는, 제1 가산기의 출력에 결합된 제2 감산기; 제2 감산기의 출력에 결합된 제1 승산기; 및 제1 감산기의 출력에 결합된 제2 승산기를 포함할 수 있다.

그러한 일부 ADC에서, 결정 회로는, 제1 승산기와 제2 승산기의 출력들에 결합된 제3 누산기; 및 제1 승산기와 제2 승산기의 출력들에 결합된 제4 누산기를 더 포함할 수 있다.

그러한 일부 ADC에서, 복수의 제1 회로들 각각은, 제3 감산기; 제3 감산기의 출력에 결합된 절대 값 회로; 절대 값 회로의 출력에 결합된 제3 승산기; 및 제3 승산기의 출력에 결합된 입력, 및 제1 누산기와 제2 누산기의 입력들에 결합된 출력들을 갖는 디멀티플렉서를 더 포함할 수 있다.

그러한 일부 ADC는, 제1 누산기와 제2 누산기의 출력들에 그리고 제2 감산기의 입력에 결합된 평균 회로를 더 포함할 수 있다.

그러한 일부 ADC에서, 복수의 제2 회로들 각각은, 제3 누산기와 제4 누산기의 출력들에 각각 결합된 제1 및 제2 라운딩 회로들을 포함할 수 있다.

그러한 일부 ADC는, 복수의 제2 회로들의 출력들에 각각 결합된 복수의 정정 회로들을 더 포함할 수 있다.

또 다른 예시에서, 시간 인터리빙된 아날로그-디지털 변환기(ADC)를 위한 시간-스큐 교정의 방법이 제공될 수 있다. 이러한 방법은, ADC의 채널들 내의 초핑 회로들에 적용된 초핑 시퀀스를 시간-스큐 교정 관찰 윈도우에 동기화시키는 단계; 초핑 시퀀스의 극성을 시간-스큐 교정 관찰 윈도우 내 중간에서(half-way) 반전시키는 단계; 및 ADC의 채널들의 출력들에 대해 이중 루프 시간-스큐 교정을 실행하는 단계를 포함할 수 있다.

그러한 일부 방법에서, 초핑 시퀀스를 동기화하는 단계는, 시간-스큐 교정 관찰 윈도우에서 초핑 시퀀스를 정수 횟수만큼 반복하는 단계를 포함할 수 있다.

그러한 일부 방법에서, 이중 루프 시간-스큐 교정을 실행하는 단계는, 복수의 제1 회로들과 복수의 제2 회로들을 통해 채널들 각각에서 초핑 회로들의 출력 신호를 처리하는 단계를 포함할 수 있고, 복수의 제1 회로들 각각은 제1 누산기와 제2 누산기를 포함하고, 복수의 제2 회로들 각각은, 제1 누산기와 제2 누산기의 출력들에 결합된 제1 가산기; 제1 누산기와 제2 누산기의 출력들에 결합된 제1 감산기; 및 제1 가산기의 출력과 제1 감산기의 출력을 결합시키도록 구성된 결정 회로를 포함한다.

그러한 일부 방법에서, 결정 회로는, 제1 가산기의 출력에 결합된 제2 감산기, 제2 감산기의 출력에 결합된 제1 승산기, 및 제1 감산기의 출력에 결합된 제2 승산기를 포함할 수 있다.

그러한 일부 방법에서, 결정 회로는, 제1 승산기와 제2 승산기의 출력들에 결합된 제3 누산기, 및 제1 승산기와 제2 승산기의 출력들에 결합된 제4 누산기를 더 포함할 수 있다.

그러한 일부 방법에서, 복수의 제1 회로들 각각은, 제3 감산기, 제3 감산기의 출력에 결합된 절대 값 회로, 절대 값 회로의 출력에 결합된 제3 승산기; 및 제3 승산기의 출력에 결합된 입력, 및 제1 누산기와 제2 누산기의 입력들에 결합된 출력들을 갖는 디멀티플렉서를 더 포함할 수 있다.

전술한 내용은 특정 예시들에 관한 것이지만, 그 기본적인 범위를 벗어나지 않고도 다른 예시들과 추가적인 예시들이 고안될 수 있으며, 그 범위는 후속 청구범위에 의해 결정된다.

Claims

시간-스큐 교정(time-skew calibration) 회로에 있어서,
복수의 제1 회로들 - 각각의 제1 회로는 제1 누산기(accumulator)와 제2 누산기를 포함함 -;
복수의 제2 회로들
을 포함하며,
각각의 제2 회로는,
상기 제1 누산기와 상기 제2 누산기의 출력들에 결합된 제1 가산기(adder);
상기 제1 누산기와 상기 제2 누산기의 출력들에 결합된 제1 감산기(subtractor); 및
상기 제1 가산기의 출력과 상기 제1 감산기의 출력을 결합시키도록 구성된 결정 회로
를 포함한 것인 시간-스큐 교정 회로.
제1항에 있어서,
상기 결정 회로는,
상기 제1 가산기의 출력에 결합된 제2 감산기;
상기 제2 감산기의 출력에 결합된 제1 승산기(multiplier); 및
상기 제1 감산기의 출력에 결합된 제2 승산기
를 포함한 것인 시간-스큐 교정 회로.
제2항에 있어서,
상기 결정 회로는,
상기 제1 승산기와 상기 제2 승산기의 출력들에 결합된 제3 누산기; 및
상기 제1 승산기와 상기 제2 승산기의 출력들에 결합된 제4 누산기
를 더 포함한 것인 시간-스큐 교정 회로.
제2항 또는 제3항에 있어서,
상기 복수의 제1 회로들 각각은,
제3 감산기;
상기 제3 감산기의 출력에 결합된 절대 값 회로;
상기 절대 값 회로의 출력에 결합된 제3 승산기; 및
상기 제3 승산기의 출력에 결합된 입력, 및 상기 제1 누산기와 상기 제2 누산기의 입력들에 결합된 출력들을 갖는 디멀티플렉서
를 더 포함한 것인 시간-스큐 교정 회로.
제2항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 누산기와 상기 제2 누산기의 출력들에 그리고 상기 제2 감산기의 입력에 결합된 평균 회로
를 더 포함한 것인 시간-스큐 교정 회로.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 복수의 제2 회로들 각각은,
상기 제3 누산기와 상기 제4 누산기의 출력들에 각각 결합된 제1 및 제2 라운딩(rounding) 회로들
을 포함한 것인 시간-스큐 교정 회로.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 복수의 제2 회로들의 출력들에 각각 결합된 복수의 정정 회로들
을 더 포함한 것인 시간-스큐 교정 회로.
아날로그-디지털 변환기(analog-to-digital converter; ADC)에 있어서,
초핑(chopping) 회로를 각각 포함하는 복수의 채널들; 및
상기 복수의 채널들에 결합된 시간-스큐 교정 회로
를 포함하고,
상기 시간-스큐 교정 회로는,
복수의 제1 회로들 - 각각의 제1 회로는 제1 누산기와 제2 누산기를 포함함 -;
복수의 제2 회로들
을 포함하며,
각각의 제2 회로는,
상기 제1 누산기와 상기 제2 누산기의 출력들에 결합된 제1 가산기;
상기 제1 누산기와 상기 제2 누산기의 출력들에 결합된 제1 감산기; 및
상기 제1 가산기의 출력과 상기 제1 감산기의 출력을 결합시키도록 구성된 결정 회로
를 포함한 것인 아날로그-디지털 변환기(ADC).
제8항에 있어서,
상기 결정 회로는,
상기 제1 가산기의 출력에 결합된 제2 감산기;
상기 제2 감산기의 출력에 결합된 제1 승산기; 및
상기 제1 감산기의 출력에 결합된 제2 승산기
를 포함한 것인 아날로그-디지털 변환기(ADC).
제9항에 있어서,
상기 결정 회로는,
상기 제1 승산기와 상기 제2 승산기의 출력들에 결합된 제3 누산기; 및
상기 제1 승산기와 상기 제2 승산기의 출력들에 결합된 제4 누산기
를 더 포함한 것인 아날로그-디지털 변환기(ADC).
시간 인터리빙된 아날로그-디지털 변환기(ADC)를 위한 시간-스큐 교정의 방법에 있어서,
ADC의 채널들 내의 초핑 회로들에 적용된 초핑 시퀀스를 시간-스큐 교정 관찰 윈도우에 동기화시키는 단계;
상기 초핑 시퀀스의 극성을 상기 시간-스큐 교정 관찰 윈도우 내 중간에서(half-way) 반전시키는 단계; 및
상기 ADC의 채널들의 출력들에 대해 이중 루프 시간-스큐 교정을 실행하는 단계
를 포함한 것인 시간 인터리빙된 아날로그-디지털 변환기(ADC)를 위한 시간-스큐 교정의 방법.
제11항에 있어서,
상기 초핑 시퀀스를 동기화시키는 단계는,
상기 시간-스큐 교정 관찰 윈도우에서 상기 초핑 시퀀스를 정수 횟수만큼 반복하는 단계
를 포함한 것인 시간 인터리빙된 아날로그-디지털 변환기(ADC)를 위한 시간-스큐 교정의 방법.
제11항 또는 제12항에 있어서,
상기 이중 루프 시간-스큐 교정을 실행하는 단계는,
복수의 제1 회로들과 복수의 제2 회로들을 통해 상기 채널들 각각에서 상기 초핑 회로들의 출력 신호를 처리하는 단계
를 포함하고,
상기 복수의 제1 회로들 각각은 제1 누산기와 제2 누산기를 포함하고,
상기 복수의 제2 회로들 각각은,
상기 제1 누산기와 상기 제2 누산기의 출력들에 결합된 제1 가산기;
상기 제1 누산기와 상기 제2 누산기의 출력들에 결합된 제1 감산기; 및
상기 제1 가산기의 출력과 상기 제1 감산기의 출력을 결합시키도록 구성된 결정 회로
를 포함한 것인 시간 인터리빙된 아날로그-디지털 변환기(ADC)를 위한 시간-스큐 교정의 방법.
제13항에 있어서,
상기 결정 회로는,
상기 제1 가산기의 출력에 결합된 제2 감산기,
상기 제2 감산기의 출력에 결합된 제1 승산기, 및
상기 제1 감산기의 출력에 결합된 제2 승산기
를 포함한 것인 시간 인터리빙된 아날로그-디지털 변환기(ADC)를 위한 시간-스큐 교정의 방법.
제14항에 있어서,
상기 결정 회로는,
상기 제1 승산기와 상기 제2 승산기의 출력들에 결합된 제3 누산기, 및
상기 제1 승산기와 상기 제2 승산기의 출력들에 결합된 제4 누산기
를 더 포함한 것인 시간 인터리빙된 아날로그-디지털 변환기(ADC)를 위한 시간-스큐 교정의 방법.